WO2019010816A1 - 一种goa电路及液晶显示器 - Google Patents

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曾丽媚
陈书志
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Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
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Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Definitions

  • the present invention relates to the field of liquid crystal display, and in particular to a GOA circuit and a liquid crystal display.
  • the driving of the horizontal scanning line of the active liquid crystal display panel is mainly performed by an external integrated circuit (Integrated Circuit, IC) is completed, and the external IC is used to supply a voltage to the corresponding gate line, so that the corresponding thin film transistor (TFT) generates an on/off action to drive the horizontal scanning lines of each level.
  • GOA technology Gate Driver on Array
  • the driving circuit of the horizontal scanning line can be fabricated on the non-display area of the substrate by using the original process of the liquid crystal display panel, so that it can replace the external IC to complete the driving of the horizontal scanning line.
  • GOA technology can reduce the bonding process of external ICs, and has the opportunity to increase production capacity and reduce product costs.
  • the existing GOA circuit generally uses an inverter to pull down the pull-down maintenance module, and the pull-down speed is slow, which is not conducive to the normal display of the liquid crystal display.
  • the invention mainly provides a GOA circuit and a liquid crystal display, which can improve the reaction speed of the pull-down maintenance module, and make the pull-down of the pull-down maintenance module more rapid and effective.
  • a technical solution adopted by the present invention is to provide a GOA circuit for a liquid crystal display, the GOA circuit includes a plurality of cascaded GOA units, wherein the Nth level GOA unit includes: a pull-up control module , a pull-up module, a downlink module, a bootstrap capacitor module, a pull-down maintenance module, a pull-down module, and a control module; the pull-up control module is configured to receive the N-2th level transmission signal and the N-2th level scan signal, and according to The N-2th level transmission signal and the N-2th stage scanning signal output an internal control signal at the Nth stage gate signal point; the pull-up module is configured to receive the internal control signal and the clock signal, and according to the internal control signal and the clock signal Pulling up the Nth-level scan signal; the downlink module is configured to receive the internal control signal and the clock signal to output the Nth stage level signal; the bootstrap capacitor module is used to raise the high level of the internal control signal; the pull-
  • the pull-down module is configured to receive the internal control signal, the first low level signal, the second low level signal, the N+2th level scan signal, and according to the internal control signal, The first low level signal, the second low level signal, and the N+2th scan signal pull down the Nth stage scan signal;
  • the control module is respectively connected to the pull down maintenance module and the adjacent lower level GOA unit for passing the phase The next lower level GOA unit increases the discharge path of the pull-down maintenance module to speed up the pull-down speed of the pull-down maintenance module;
  • the pull-down maintenance module includes a sixth transistor, a seventh transistor, an eighth transistor, a ninth transistor, a tenth transistor, and an eleventh transistor.
  • the first end of the sixth transistor, the second end, and the second end of the eighth transistor are electrically connected to receive an external control signal, and the third end of the sixth transistor is respectively connected to the second end of the seventh transistor and the eighth transistor One end is electrically connected, and the first end of the seventh transistor is electrically connected to the first end of the ninth transistor to receive an internal control signal, and the third end of the eighth transistor is respectively connected to the second end of the ninth transistor,
  • the first end of the transistor, the first end of the eleventh transistor are electrically connected, the second end of the tenth transistor is connected to the Nth stage scan signal, and the second end of the eleventh transistor is electrically connected to the Nth stage gate signal point
  • the third end of the seventh transistor and the eleventh transistor are electrically connected to the first low level signal, and the third end of the ninth transistor and the tenth transistor are electrically connected to the second low level signal;
  • the control module includes the twelfth a transistor; the first end of the twelfth transistor is electrically connected to the gate
  • the present invention is to provide a GOA circuit for a liquid crystal display, the GOA circuit including a plurality of cascaded GOA units, wherein the Nth stage GOA unit includes: a pull-up control a module, a pull-up module, a downlink module, a bootstrap capacitor module, a pull-down maintenance module, a pull-down module, and a control module;
  • the pull-up control module is configured to receive the N-2th level signal and the N-2th level scan signal, and Outputting an internal control signal at the Nth stage gate signal point according to the N-2th stage signal and the N-2th stage scanning signal;
  • the pull-up module is configured to receive the internal control signal and the clock signal, and according to the internal control signal and the clock The signal pulls up the Nth level scan signal;
  • the downlink module is configured to receive the internal control signal and the clock signal to output the Nth stage level signal;
  • the bootstrap capacitor module is used to raise the high level of the internal control signal;
  • a liquid crystal display including a GOA circuit including a plurality of cascaded GOA units
  • the Nth stage GOA unit includes: a pull-up control module , a pull-up module, a downlink module, a bootstrap capacitor module, a pull-down maintenance module, a pull-down module, and a control module
  • the pull-up control module is configured to receive the N-2th level transmission signal and the N-2th level scan signal, and according to The N-2th level transmission signal and the N-2th stage scanning signal output an internal control signal at the Nth stage gate signal point
  • the pull-up module is configured to receive the internal control signal and the clock signal, and according to the internal control signal and the clock signal Pulling up the Nth-level scan signal
  • the downlink module is configured to receive the internal control signal and the clock signal to output the Nth stage level signal
  • the bootstrap capacitor module is used to raise the high level of the internal control signal
  • the pull-down maintenance module is used to
  • the beneficial effects of the present invention are that the GOA circuit and the liquid crystal display of the present invention comprise a plurality of cascaded GOA units, and the Nth-level GOA unit comprises:
  • the pull-up control module is configured to receive the N-2th stage transmission signal and the N-2th stage scan signal, and according to the N-2th stage level transmission signal and the N-2th stage scan signal at the Nth stage gate signal point
  • the internal control signal is output;
  • the pull-up module is configured to receive the internal control signal and the clock signal, and pull up the Nth-level scan signal according to the internal control signal and the clock signal;
  • the downlink module is configured to receive the internal control signal and the clock signal to output the first N-level signal transmission;
  • the bootstrap capacitor module is used to raise the high level of the internal control signal;
  • the pull-down maintenance module is configured to receive the internal control signal, the external control signal, the first low level signal and the second low level signal, and And maintaining a low level of the Nth scan signal according to the internal control signal, the
  • FIG. 1 is a schematic structural diagram of a GOA circuit according to an embodiment of the present invention.
  • Figure 2 is a circuit schematic diagram of a first embodiment of a GOA unit in the GOA circuit of Figure 1;
  • FIG. 3 is a timing chart showing the operation of the GOA unit shown in Figure 2;
  • Figure 4 is a circuit schematic diagram of a second embodiment of a GOA unit in the GOA circuit of Figure 1;
  • FIG. 5 is a timing chart showing the operation of the GOA unit shown in Figure 4.
  • FIG. 6 is a schematic structural view of a liquid crystal display device according to an embodiment of the present invention.
  • FIG. 1 is a schematic structural diagram of a GOA circuit according to an embodiment of the present invention.
  • the GOA circuit 10 includes a plurality of cascaded GOA units 11.
  • the Nth stage GOA unit 11 is used for the clock signal CK, the N-2th stage transmission signal ST(N-2), the lower N+2 level scanning signal G(N+2), and the N-2th stage. Under the control of the scanning signal G(N-2) and the external control signal K2, the Nth scanning signal G(N) is output to charge the corresponding Nth horizontal scanning line.
  • the transistor in the GOA circuit is IGZO TFT.
  • FIG. 2 is a circuit schematic diagram of a first embodiment of a GOA unit in the GOA circuit of Figure 1.
  • the Nth stage GOA unit 11 includes a pull-up control module 100, a pull-up module 201, a downlink module 202, a bootstrap capacitor module 203, a pull-down maintenance module 300, a pull-down module 400, and a control module 500.
  • the pull-up control module 100 is configured to receive the N-2th level transmission signal ST(N-2) and the N-2th level scanning signal G(N-2), and transmit the signal ST(N according to the N-2th stage level signal -2) and the N-2th scanning signal G(N-2) outputs an internal control signal K1 at the Nth stage gate signal point Q(N).
  • the pull-up module 201 is configured to receive the internal control signal K1 and the clock signal CK, and pull up the N-th scan signal G(N) according to the internal control signal K1 and the clock signal CK.
  • the downlink module 202 is configured to receive the internal control signal K1 and the clock signal CK, and output the Nth stage pass signal ST(N) according to the internal control signal K1 and the clock signal CK.
  • the bootstrap capacitor module 203 is used to raise the high level of the internal control signal K1.
  • the pull-down maintaining module 300 is configured to receive the internal control signal K1, the external control signal K2, the first low level signal VSS1, the second low level signal VSS2, and according to the internal control signal K1, the external control signal K2, the first low level The signal VSS1 and the second low level signal VSS2 maintain the low level of the Nth-th scan signal G(N).
  • the pull-down module 400 is configured to receive the internal control signal K1, the first low level signal VSS1, the second low level signal VSS2, the N+2 level-level signal ST(N+2), and according to the internal control signal K1, A low level signal VSS1, a second low level signal VSS2, and an N+2th stage scanning signal G(N+2) pull down the Nth stage scanning signal G(N).
  • the control module 500 is connected to the pull-down maintaining module 300 and the adjacent GOA unit, respectively, for increasing the discharge path of the pull-down maintaining module 300 by the adjacent GOA unit, that is, the N+2th GOA unit, to speed up the pull-down speed of the pull-down maintaining module 300. .
  • the pull-up control module 100 includes a first transistor T1, the first end of the first transistor T1 receives the N-2th stage pass signal ST(N-2), and the second end of the first transistor T1 receives the Nth -2 level scan signal G(N-2), the third end of the first transistor T1 is electrically connected to the Nth stage gate signal point Q(N) for outputting the internal control signal K1 to the Nth stage gate signal point Q(N).
  • the pull-up module 201 includes a third transistor T3, the downstream module 202 includes a second transistor T2, and the bootstrap capacitor module 203 includes a capacitor C.
  • the second transistor T2 and the third transistor T3 are electrically connected to receive the internal control signal K1, and the second transistor T2 and the third transistor T3 are electrically connected to receive the clock signal CK, and the second transistor T2 is
  • the third terminal outputs the Nth stage pass signal ST(N), the third end of the third transistor T3 is connected to the Nth stage scan signal G(N), and the two ends of the capacitor C are respectively connected to the first end of the second transistor T2.
  • the third terminal of the third transistor T3 is electrically connected.
  • the pull-down maintaining module 300 includes a sixth transistor T6, a seventh transistor T7, an eighth transistor T8, a ninth transistor T9, a tenth transistor T10, and an eleventh transistor T11.
  • the first end, the second end of the sixth transistor T6 and the second end of the eighth transistor T8 are electrically connected to receive an external control signal K2, and the third end of the sixth transistor T6 and the second end of the seventh transistor T7 are respectively
  • the first end of the eighth transistor T8 is electrically connected, and the first end of the seventh transistor T7 is electrically connected to the first end of the ninth transistor T9 to receive the internal control signal K1, and the third end of the eighth transistor T8 is respectively connected to the ninth transistor T9.
  • the second end, the first end of the tenth transistor T10, the first end of the eleventh transistor T11 are electrically connected, and the second end of the tenth transistor T10 is connected to the Nth-order scan signal G(N), the eleventh transistor The second end of the T11 is electrically connected to the Nth gate signal point Q(N), and the third end of the seventh transistor T7 and the eleventh transistor T11 is electrically connected to the first low level signal VSS1, and the ninth transistor T9, The third end of the tenth transistor T10 is electrically connected to the second low level signal VSS2.
  • the pull-down maintaining module 300 includes an inverter, the input end of the inverter is the Nth-level gate signal point Q(N), and the output end of the inverter is the tenth transistor T10, A common connection terminal of the eight transistor T8 and the ninth transistor T9.
  • the pull-down module 400 includes a fourth transistor T4 and a fifth transistor T5.
  • the first terminal of the fourth transistor T4 and the fifth transistor T5 is electrically connected to receive the N+2th scanning signal G(N+2), and the second terminal of the fourth transistor T4 receives the internal control signal K1, and the fifth transistor T5
  • the second end is connected to the Nth stage scan signal G(N)
  • the third end of the fourth transistor T4 is electrically connected to the first low level signal VSS1
  • the third end of the fifth transistor T5 is connected to the second low level signal VSS2. Electrical connection.
  • the control module 500 includes a twelfth transistor T12.
  • the first end of the twelfth transistor T12 is electrically connected to the first end of the twelfth transistor of the N+2th stage GOA unit, and is electrically connected to the Nth stage gate signal point, and the second end of the twelfth transistor T12 is The third end of the sixth transistor T6 is electrically connected, and the third end of the twelfth transistor T13 is electrically connected to the first low level signal VSS1.
  • the common node of the second end of the twelfth transistor T12 and the third end of the sixth transistor T6 is recorded as a pull-down node S. (N).
  • the number of the pull-down maintaining module 300 and the control module 500 is two, and one of the two pull-down maintaining modules 300 is the first low-frequency signal LC1, and the other external control signal K2 is The second low frequency signal LC2, wherein the first low frequency signal LC1 and the second low frequency signal LC2 are mutually inverted signals.
  • the absolute value of the first low level signal VSS1 is greater than the absolute value of the second low level signal VSS2.
  • the transistor connected to the Nth-level gate signal Q(N), that is, the seventh transistor T7 and the eleventh transistor T11 are pulled down to the first low-level signal VSS1
  • the ninth transistor is turned T9 and the tenth transistor T10 are pulled down to the second low level signal VSS2
  • the absolute value of the first low level signal VSS1 is greater than the absolute value of the second low level signal VSS2, which can further increase the pull-down speed of the pull-down maintaining module 300.
  • FIG. 3 is a timing chart of the operation of the GOA unit shown in FIG. 2.
  • H represents a high potential
  • L represents a low potential
  • the clock signal CK includes four clock signals, and four clock signals are sequentially cyclically applied to adjacent four GOA units, and the four clock signals are respectively the first clock.
  • the clock signal CK acts on the GOA unit of the even-numbered stage
  • the operation timing diagram takes the clock signal CK as the GOA unit of the third clock signal CLK3 as an example. Be explained.
  • the third clock signal CLK3 is at a high level
  • the N-2th stage pass signal ST(N-2) and the N-2th stage scan signal G(N-2) are at a low level
  • first The thin film transistor T1 is turned off
  • the Nth gate signal point Q(N) is at a low level
  • the pull-up module 201 is turned off
  • the N-th scan signal G(N) outputs a low level signal.
  • the third clock signal CLK3 is at a low level, and the N-2th stage pass signal ST(N-2) and the N-2th stage scan signal G(N-2) are at a high level, first
  • the thin film transistor T1 is turned on, the voltage of the Nth gate signal point Q(N) is at a high level, the capacitor C is charged, and the second thin film transistor T2 and the third thin film transistor T3 are turned on, because the third clock signal CLK3 Low level, the Nth-level scan signal G(N) outputs a low level signal.
  • the third clock signal CLK3 is at a high level, and the gate voltages of the second and third thin film transistors T2 and T3 are raised to a higher level due to the presence of the capacitor C (after charging),
  • the three clock signal CLK3 is at a high level, and the Nth stage scan signal G(N) outputs a high level signal.
  • the third clock signal CLK3 is at a low level
  • the N+2 stage-level signal ST(N+2) is a high level signal
  • the pull-down module 400 sets the Nth-level gate signal point Q(N) The voltage is pulled down so that the Nth-order scan signal G(N) outputs a low level signal.
  • the N-th gate signal point Q(N) is high level, and the node S is pulled down. (N) corresponds to a low level.
  • the pull-down node S (N) has become a low level before the Nth-th gate signal point Q(N) becomes a high level, so that the reaction speed of the pull-down maintaining module 300 can be increased, so that the pull-down of the pull-down maintaining module 300 is more efficient and effective.
  • FIG. 4 is a circuit schematic diagram of a second embodiment of a GOA unit in the GOA circuit of FIG. 1. As shown in FIG. 4, the second embodiment shown in FIG. 4 differs from the first embodiment shown in FIG. 2 in that the GOA unit shown in FIG. 4 includes only one pull-down maintaining circuit 300'.
  • pull-down sustain circuit 300' the thirteenth transistor T13 and the fourteenth transistor T14 are further electrically connected, and the first end of the thirteenth transistor T13 and the fourteenth transistor T14 are electrically connected, and the second end of the thirteenth transistor T13 and the Nth stage gate signal Q ( N) electrical connection, the second end of the fourteenth transistor T14 is electrically connected to the second end of the tenth transistor T10, and the third end of the thirteenth transistor T13 and the fourteenth transistor T14 is connected with the first low level signal VSS1 or The second low level signal VSS2 is connected.
  • the first low level signal VSS1 and the second low level signal VSS2 are electrically connected. In other words, the first low level signal VSS1 and the second low level signal VSS2 are the same low level signal.
  • the control module 500' The first connection line L1 and the second connection line L2 are included. One end of the first connection line L1 is connected to the first end of the tenth transistor T10 in the pull-down maintaining module 300', and the other end is connected to the first end of the fourteenth transistor T14 in the N+2 stage GOA unit; the second connection One end of the line L2 is connected to the first end of the thirteenth transistor T13 in the pull-down maintaining module 300', and the other end is connected to the first end of the eleventh transistor T11 in the N+2 stage GOA unit.
  • each set of GOA units that is, the Nth-level GOA unit and the N+2-th GOA unit share a set of control modules 500' .
  • the external control signal K2 in the pull-down maintaining module 300' of the Nth-level GOA unit is the first low-frequency signal LC1
  • the external control signal K2 in the pull-down maintaining module 300' of the N+2-th GOA unit is The second low frequency signal LC2, wherein the first low frequency signal LC1 and the second low frequency signal LC2 are mutually inverted signals.
  • the pull-down transistors of the Nth stage GOA unit that is, the tenth transistor T10 and the thirteenth transistor T13 are directly connected to the next stage, that is, the first The pull-down transistors of the N+2 stage GOA unit, that is, the fourteenth transistor T14 and the eleventh transistor T11, cause the eighth transistor T8 to be always on, thereby increasing the pull-down speed of the pull-down maintaining module 300'.
  • FIG. 5 is a timing chart of the operation of the GOA unit shown in FIG. 4.
  • the difference between the operation timing shown in FIG. 5 and the operation timing shown in FIG. 3 is that at the time T2 and T3, the first end of the tenth transistor (denoted as P(N)) is a low level signal, at other times. , P (N) is a high level signal.
  • the first end of the fourteenth transistor (denoted as K(N)) continues to be a high level signal.
  • FIG. 6 is a schematic structural view of a liquid crystal display device according to an embodiment of the present invention. As shown in FIG. 6, the liquid crystal display 1 includes the above-described GOA circuit 10.
  • the beneficial effects of the present invention are that the GOA circuit and the liquid crystal display of the present invention comprise a plurality of cascaded GOA units, and the Nth-level GOA unit comprises:
  • the pull-up control module is configured to receive the N-2th stage transmission signal and the N-2th stage scan signal, and according to the N-2th stage level transmission signal and the N-2th stage scan signal at the Nth stage gate signal point
  • the internal control signal is output;
  • the pull-up module is configured to receive the internal control signal and the clock signal, and pull up the Nth-level scan signal according to the internal control signal and the clock signal;
  • the downlink module is configured to receive the internal control signal and the clock signal to output the first N-level signal transmission;
  • the bootstrap capacitor module is used to raise the high level of the internal control signal;
  • the pull-down maintenance module is configured to receive the internal control signal, the external control signal, the first low level signal and the second low level signal, and And maintaining a low level of the Nth scan signal according to the internal control signal, the

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Abstract

一种GOA电路(10)及液晶显示器(1)，GOA电路(10)包括级联的多个GOA单元(11)，其中，第N级GOA单元(11)包括：上拉控制模块(100)、上拉模块(201)、下传模块(202)、自举电容模块(203)、下拉维持模块(300)、下拉模块(400)和控制模块(500)，其中，控制模块(500)分别与下拉维持模块(300)和相邻的GOA单元(11)相连，用于通过相邻的GOA单元(11)增加下拉维持模块(300)的放电路径以加快下拉维持模块(300)的下拉速度。这样能够提高下拉维持模块(300)的反应速度，使得下拉维持模块(300)的下拉更加快速有效。

Description

一种GOA电路及液晶显示器
【技术领域】
本发明涉及液晶显示领域，特别是涉及一种GOA电路及液晶显示器。
【背景技术】
目前主动式液晶显示面板水平扫描线的驱动(即栅极驱动)主要由外接的集成电路(Integrated Circuit，IC)来完成，外接的IC用于给相应的栅极线提供电压，使对应的薄膜晶体管（TFT）产生开/关动作以实现对各级水平扫描线的驱动。而GOA技术(Gate Driver on Array)即阵列基板行驱动技术，可以运用液晶显示面板的原有制程将水平扫描线的驱动电路制作在基板的非显示区上，使之能替代外接IC来完成水平扫描线的驱动。GOA技术能减少外接IC的焊接(bonding)工序，有机会提升产能并降低产品成本。
现有的GOA电路一般利用反相器对下拉维持模块进行下拉，下拉的速度较慢，不利于液晶显示器的正常显示。
【发明内容】
本发明主要提供一种GOA电路及液晶显示器，能够提高下拉维持模块的反应速度，使得下拉维持模块的下拉更加快速有效。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种GOA电路，用于液晶显示器，该GOA电路包括级联的多个GOA单元其中，第N级GOA单元包括：上拉控制模块、上拉模块、下传模块、自举电容模块、下拉维持模块、下拉模块和控制模块；上拉控制模块用于接收第N-2级级传信号和第N-2级扫描信号，并根据第N-2级级传信号和第N-2级扫描信号在第N级栅极信号点输出内部控制信号；上拉模块用于接收内部控制信号和时钟信号，并根据内部控制信号和时钟信号拉升第N级扫描信号；下传模块，用于接收内部控制信号和时钟信号以输出第N级级传信号；自举电容模块用于抬升内部控制信号的高电平；下拉维持模块用于接收内部控制信号、外部控制信号、第一低电平信号和第二低电平信号，并根据内部控制信号、外部控制信号、第一低电平信号和第二低电平信号以维持第N级扫描信号的低电平；下拉模块用于接收内部控制信号、第一低电平信号、第二低电平信号、第N+2级扫描信号，并根据内部控制信号、第一低电平信号、第二低电平信号和第N+2级扫描信号拉低第N级扫描信号；控制模块分别与下拉维持模块和相邻下一级GOA单元相连，用于通过相邻下一级GOA单元增加下拉维持模块的放电路径以加快下拉维持模块的下拉速度；下拉维持模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管和第十一晶体管；第六晶体管的第一端、第二端和第八晶体管的第二端电连接后接收外部控制信号，第六晶体管的第三端分别与第七晶体管的第二端、第八晶体管的第一端电连接，第七晶体管的第一端与第九晶体管的第一端电连接后接收内部控制信号，第八晶体管的第三端分别与第九晶体管的第二端、第十晶体管的第一端、第十一晶体管的第一端电连接，第十晶体管的第二端与第N级扫描信号连接，第十一晶体管的第二端与第N级栅极信号点电连接，第七晶体管、第十一晶体管的第三端与第一低电平信号电连接，第九晶体管、第十晶体管的第三端与第二低电平信号电连接；控制模块包括第十二晶体管；第十二晶体管的第一端与相邻的GOA单元的第十二晶体管的栅极电连接后与第N级栅极信号点电连接，第十二晶体管的第二端与第六晶体管的第三端电连接，第十二晶体管的第三端与第一低电平信号电连接；其中，第一低电平信号的绝对值大于第二低电平信号的绝对值；上拉控制模块包括第一晶体管，第一晶体管的第一端接收第N-2级级传信号，第一晶体管的第二端接收第N-2级扫描信号，第一晶体管的第三端与第N级栅极信号点电连接，用于输出内部控制信号至第N级栅极信号点。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种GOA电路，用于液晶显示器，该GOA电路包括级联的多个GOA单元其中，第N级GOA单元包括：上拉控制模块、上拉模块、下传模块、自举电容模块、下拉维持模块、下拉模块和控制模块；上拉控制模块用于接收第N-2级级传信号和第N-2级扫描信号，并根据第N-2级级传信号和第N-2级扫描信号在第N级栅极信号点输出内部控制信号；上拉模块用于接收内部控制信号和时钟信号，并根据内部控制信号和时钟信号拉升第N级扫描信号；下传模块，用于接收内部控制信号和时钟信号以输出第N级级传信号；自举电容模块用于抬升内部控制信号的高电平；下拉维持模块用于接收内部控制信号、外部控制信号、第一低电平信号和第二低电平信号，并根据内部控制信号、外部控制信号、第一低电平信号和第二低电平信号以维持第N级扫描信号的低电平；下拉模块用于接收内部控制信号、第一低电平信号、第二低电平信号、第N+2级扫描信号，并根据内部控制信号、第一低电平信号、第二低电平信号和第N+2级扫描信号拉低第N级扫描信号；控制模块分别与下拉维持模块和相邻下一级GOA单元相连，用于通过相邻下一级GOA单元增加下拉维持模块的放电路径以加快下拉维持模块的下拉速度。
为解决上述技术问题，本发明采用的再一个技术方案是：提供一种液晶显示器，包括GOA电路，该GOA电路包括级联的多个GOA单元其中，第N级GOA单元包括：上拉控制模块、上拉模块、下传模块、自举电容模块、下拉维持模块、下拉模块和控制模块；上拉控制模块用于接收第N-2级级传信号和第N-2级扫描信号，并根据第N-2级级传信号和第N-2级扫描信号在第N级栅极信号点输出内部控制信号；上拉模块用于接收内部控制信号和时钟信号，并根据内部控制信号和时钟信号拉升第N级扫描信号；下传模块，用于接收内部控制信号和时钟信号以输出第N级级传信号；自举电容模块用于抬升内部控制信号的高电平；下拉维持模块用于接收内部控制信号、外部控制信号、第一低电平信号和第二低电平信号，并根据内部控制信号、外部控制信号、第一低电平信号和第二低电平信号以维持第N级扫描信号的低电平；下拉模块用于接收内部控制信号、第一低电平信号、第二低电平信号、第N+2级扫描信号，并根据内部控制信号、第一低电平信号、第二低电平信号和第N+2级扫描信号拉低第N级扫描信号；控制模块分别与下拉维持模块和相邻下一级GOA单元相连，用于通过相邻下一级GOA单元增加下拉维持模块的放电路径以加快下拉维持模块的下拉速度。
本发明的有益效果是：本发明的GOA电路及液晶显示器包括级联的多个GOA单元，第N级GOA单元包括: 上拉控制模块用于接收第N-2级级传信号和第N-2级扫描信号，并根据第N-2级级传信号和第N-2级扫描信号在第N级栅极信号点输出内部控制信号；上拉模块用于接收内部控制信号和时钟信号，并根据内部控制信号和时钟信号拉升第N级扫描信号；下传模块，用于接收内部控制信号和时钟信号以输出第N级级传信号；自举电容模块用于抬升内部控制信号的高电平；下拉维持模块用于接收内部控制信号、外部控制信号、第一低电平信号和第二低电平信号，并根据内部控制信号、外部控制信号、第一低电平信号和第二低电平信号以维持第N级扫描信号的低电平；下拉模块用于接收内部控制信号、第一低电平信号、第二低电平信号、第N+2级扫描信号，并根据内部控制信号、第一低电平信号、第二低电平信号和第N+2级扫描信号拉低第N级扫描信号；控制模块分别与下拉维持模块和相邻下一级GOA单元相连，用于通过相邻下一级GOA单元增加下拉维持模块的放电路径以加快下拉维持模块的下拉速度。通过上述方式，本发明能够提高下拉维持模块的反应速度，使得下拉维持模块的下拉更加快速有效。
【附图说明】
图1是本发明实施例的GOA电路的结构示意图；
图2是图1所示GOA电路中GOA单元的第一实施例的电路原理图；
图3是图2所示GOA单元的工作时序图；
图4是图1所示GOA电路中GOA单元的第二实施例的电路原理图；
图5是图4所示GOA单元的工作时序图；
图6是本发明实施例的液晶显示器的结构示意图。
【具体实施方式】
在说明书及权利要求书当中使用了某些词汇来指称特定的组件，所属领域中的技术人员应可理解，制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的基准。下面结合附图和实施例对本发明进行详细说明。
图1是本发明实施例的GOA电路的结构示意图。如图1所示，GOA电路10包括级联的多个GOA单元11。
其中，第N级GOA单元11用于在时钟信号CK、第N-2级级传信号ST（N-2）、下第N+2级扫描信号G（N+2）、第N-2级扫描信号G（N-2）、外部控制信号K2的控制下，输出第N级扫描信号G（N）以对对应的第N条水平扫描线进行充电。其中，GOA电路中的晶体管为IGZO TFT。
图2是图1所示GOA电路中GOA单元的第一实施例的电路原理图。如图2所示，第N级GOA单元11包括上拉控制模块100、上拉模块201、下传模块202、自举电容模块203、下拉维持模块300、下拉模块400和控制模块500。
上拉控制模块100用于接收第N-2级级传信号ST（N-2）和第N-2级扫描信号G（N-2），并根据第N-2级级传信号ST（N-2）和第N-2级扫描信号G（N-2）在第N级栅极信号点Q（N）输出内部控制信号K1。
上拉模块201用于接收内部控制信号K1和时钟信号CK，并根据内部控制信号K1和时钟信号CK拉升第N级扫描信号G（N）。
下传模块202用于接收内部控制信号K1和时钟信号CK，并根据内部控制信号K1和时钟信号CK输出第N级级传信号ST（N）。
自举电容模块203用于抬升内部控制信号K1的高电平。
下拉维持模块300用于接收内部控制信号K1、外部控制信号K2、第一低电平信号VSS1、第二低电平信号VSS2，并根据内部控制信号K1、外部控制信号K2、第一低电平信号VSS1和第二低电平信号VSS2维持第N级扫描信号G（N）的低电平。
下拉模块400用于接收内部控制信号K1、第一低电平信号VSS1、第二低电平信号VSS2、第N+2级级传信号ST（N+2），并根据内部控制信号K1、第一低电平信号VSS1、第二低电平信号VSS2和第N+2级扫描信号G（N+2）拉低第N级扫描信号G（N）。
控制模块500分别与下拉维持模块300和相邻GOA单元相连，用于通过相邻的GOA单元也即第N+2级GOA单元增加下拉维持模块300的放电路径以加快下拉维持模块300的下拉速度。
具体来说，上拉控制模块100包括第一晶体管T1，第一晶体管T1的第一端接收第N-2级级传信号ST（N-2），第一晶体管T1的第二端接收第N-2级扫描信号G（N-2），第一晶体管T1的第三端与第N级栅极信号点Q（N）电连接，用于输出内部控制信号K1至第N级栅极信号点Q（N）。
上拉模块201包括第三晶体管T3，下传模块202包括第二晶体管T2，自举电容模块203包括电容C。
其中，第二晶体管T2和第三晶体管T3的第一端电连接后接收内部控制信号K1，第二晶体管T2和第三晶体管T3的第二端电连接后接收时钟信号CK，第二晶体管T2的第三端输出第N级级传信号ST（N），第三晶体管T3的第三端与第N级扫描信号G（N）连接，电容C的两端分别与第二晶体管T2的第一端和第三晶体管T3的第三端电连接。
下拉维持模块300包括第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10和第十一晶体管T11。第六晶体管T6的第一端、第二端和第八晶体管T8的第二端电连接后接收外部控制信号K2，第六晶体管T6的第三端分别与第七晶体管T7的第二端、第八晶体管T8的第一端电连接，第七晶体管T7的第一端与第九晶体管T9的第一端电连接后接收内部控制信号K1，第八晶体管T8的第三端分别与第九晶体管T9的第二端、第十晶体管T10的第一端、第十一晶体管T11的第一端电连接，第十晶体管T10的第二端与第N级扫描信号G（N）连接，第十一晶体管T11的第二端与第N级栅极信号点Q（N）电连接，第七晶体管T7、第十一晶体管T11的第三端与第一低电平信号VSS1电连接，第九晶体管T9、第十晶体管T10的第三端与第二低电平信号VSS2电连接。
本领域的技术人员可以理解，下拉维持模块300包括一反相器，反相器的输入端为第N级栅极信号点Q（N），反相器的输出端为第十晶体管T10、第八晶体管T8和第九晶体管T9的公共连接端。
下拉模块400包括第四晶体管T4和第五晶体管T5。第四晶体管T4和第五晶体管T5的第一端电连接后接收第N+2级扫描信号G（N+2），第四晶体管T4的第二端接收内部控制信号K1，第五晶体管T5的第二端与第N级扫描信号G（N）连接，第四晶体管T4的第三端与第一低电平信号VSS1电连接，第五晶体管T5的第三端与第二低电平信号VSS2电连接。
控制模块500包括第十二晶体管T12。第十二晶体管T12的第一端与第N+2级GOA单元的第十二晶体管的第一端电连接后与第N级栅极信号点电连接，第十二晶体管T12的第二端与第六晶体管T6的第三端电连接，第十二晶体管T13的第三端与第一低电平信号VSS1电连接。其中，第十二晶体管T12的第二端与第六晶体管T6的第三端的公共节点记为下拉节点S (N)。
优选地，在本实施例中，下拉维持模块300、控制模块500的数量为两个，两个下拉维持模块300中的一个外部控制信号K2为第一低频信号LC1，另一个外部控制信号K2为第二低频信号LC2，其中第一低频信号LC1和第二低频信号LC2互为反相信号。
优选地，在本实施例中，第一低电平信号VSS1的绝对值大于第二低电平信号VSS2的绝对值。
在本实施例中，由于第十二晶体管T12的引入且第十二晶体T12的第一端与相邻的GOA单元的第十二晶体T12的第一端电连接后与第N级的栅极信号点Q（N）电连接，可以更好地对下拉节点S (N)进行下拉，从而提高下拉维持模块300的反应速度，使得下拉维持模块300的下拉更加快速有效。另外，在下拉维持模块300中，将连接到第N级栅极信号Q（N）的晶体管也即第七晶体管T7、第十一晶体管T11下拉至第一低电平信号VSS1，将第九晶体管T9、第十晶体管T10下拉至第二低电平信号VSS2，且第一低电平信号VSS1的绝对值大于第二低电平信号VSS2的绝对值，能进一步提高下拉维持模块300的下拉速度。
请一并参考图3，图3是图2所示GOA单元的工作时序图。如图3所示，H表示高电位，L表示低电位，时钟信号CK包括四个时钟信号，四个时钟信号依次循环作用于相邻的四个GOA单元，四个时钟信号分别为第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3、第四时钟信号CLK4，其中，当时钟信号CK为第一时钟信号CLK1、第三时钟信号CLK3时，时钟信号CK作用于奇数级的GOA单元，当时钟信号CK为第二时钟信号CLK2、第四时钟信号CLK4时，时钟信号CK作用于偶数级的GOA单元，本工作时序图以时钟信号CK为第三时钟信号CLK3的GOA单元为例进行说明。
在T1时刻内，第三时钟信号CLK3为高电平，第N-2级级传信号ST（N-2）和第N-2级扫描信号G（N-2）为低电平，第一薄膜晶体管T1关闭，第N级栅极信号点Q（N）处于低电平，上拉模块201断开，第N级扫描信号G（N）输出低电平信号。
在T2时刻内，第三时钟信号CLK3为低电平，第N-2级级传信号ST（N-2）和第N-2级扫描信号G（N-2）为高电平，第一薄膜晶体管T1导通，第N级栅极信号点Q（N）的电压为高电平，电容C进行充电，同时第二薄膜晶体管T2和第三薄膜晶体管T3导通，由于第三时钟信号CLK3为低电平，第N级扫描信号G（N）输出低电平信号。
在T3时刻内，第三时钟信号CLK3为高电平，由于电容C（充电后）的存在使第二、第三薄膜晶体管T2、T3的栅极电压被提升到更高的电平，由于第三时钟信号CLK3为高电平，第N级扫描信号G（N）输出高电平信号。
在T4时刻内，第三时钟信号CLK3为低电平，第N+2级级传信号ST（N+2）为高电平信号，下拉模块400将第N级栅极信号点Q（N）的电压下拉，使得第N级扫描信号G（N）输出低电平信号。
本领域的技术人员可以理解，若GOA单元中没有控制模块500，则第N级栅极信号点Q（N）为高电平时，下拉节点S (N)对应为低电平。而在本实施例中，如图3所示，由于GOA单元中存在控制模块500，则下拉节点S (N)在第N级栅极信号点Q（N）变为高电平之前已变为低电平，从而可以提高下拉维持模块300的反应速度，使得下拉维持模块300的下拉更加快速有效。
图4是图1所示GOA电路中GOA单元的第二实施例的电路原理图。如图4所示，图4所示的第二实施例与图2所示的第一实施例的区别在于：图4所示的GOA单元仅仅包括一个下拉维持电路300’ ，下拉维持电路300’ 进一步包括第十三晶体管T13和第十四晶体管T14，第十三晶体管T13和第十四晶体管T14的第一端电连接，第十三晶体管T13的第二端与第N级栅极信号Q（N）电连接，第十四晶体管T14的第二端与第十晶体管T10的第二端电连接，第十三晶体管T13和第十四晶体管T14的第三端与第一低电平信号VSS1或第二低电平信号VSS2连接。
在本实施例中，第一低电平信号VSS1和第二低电平信号VSS2电连接。换个角度来说，第一低电平信号VSS1和第二低电平信号VSS2为同一个低电平信号。
在本实施例中，控制模块500’ 包括第一连接线L1和第二连接线L2。第一连接线L1的一端与下拉维持模块300’中的第十晶体管T10的第一端连接，另一端与N+2级GOA单元中的第十四晶体管T14的第一端连接；第二连接线L2的一端与下拉维持模块300’中的第十三晶体管T13的第一端连接，另一端与N+2级GOA单元中的第十一晶体管T11的第一端连接。
也就是说，在本实施例中，每两组GOA单元也即第N级GOA单元和第N+2级GOA单元共用一组控制模块500’ 。
在本实施例中，第N级GOA单元的下拉维持模块300’中的外部控制信号K2为第一低频信号LC1，第N+2级GOA单元的下拉维持模块300’中的外部控制信号K2为第二低频信号LC2，其中第一低频信号LC1和第二低频信号LC2互为反相信号。
在本实施例中，由于第一连接线L1和第二连接线L2的引入，第N级GOA单元的下拉晶体管也即第十晶体管T10和第十三晶体管T13直接连接到下一级也即第N+2级GOA单元的下拉晶体管也即第十四晶体管T14和第十一晶体管T11，使得第八晶体管T8一直处于开启状态，从而提高了下拉维持模块300’的下拉速度。
请一并参考图5，图5是图4所示GOA单元的工作时序图。图5所示的工作时序和图3所示的工作时序的差别在于：在T2时刻和T3时刻，第十晶体管的第一端（记为P（N））为低电平信号，在其它时刻，P（N）为高电平信号。第十四晶体管的第一端（记为K（N））持续为高电平信号。
其它信号线的工作时序和图3相似，为简约起见，在此不再赘述。
图6是本发明实施例的液晶显示器的结构示意图。如图6所示，液晶显示器1包括了上述GOA电路10。
本发明的有益效果是：本发明的GOA电路及液晶显示器包括级联的多个GOA单元，第N级GOA单元包括: 上拉控制模块用于接收第N-2级级传信号和第N-2级扫描信号，并根据第N-2级级传信号和第N-2级扫描信号在第N级栅极信号点输出内部控制信号；上拉模块用于接收内部控制信号和时钟信号，并根据内部控制信号和时钟信号拉升第N级扫描信号；下传模块，用于接收内部控制信号和时钟信号以输出第N级级传信号；自举电容模块用于抬升内部控制信号的高电平；下拉维持模块用于接收内部控制信号、外部控制信号、第一低电平信号和第二低电平信号，并根据内部控制信号、外部控制信号、第一低电平信号和第二低电平信号以维持第N级扫描信号的低电平；下拉模块用于接收内部控制信号、第一低电平信号、第二低电平信号、第N+2级扫描信号，并根据内部控制信号、第一低电平信号、第二低电平信号和第N+2级扫描信号拉低第N级扫描信号；控制模块分别与下拉维持模块和相邻下一级GOA单元相连，用于通过相邻下一级GOA单元增加下拉维持模块的放电路径以加快下拉维持模块的下拉速度。通过上述方式，本发明能够提高下拉维持模块的反应速度，使得下拉维持模块的下拉更加快速有效。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (20)

  1. 一种GOA电路，用于液晶显示器，其特征在于，所述GOA电路包括级联的多个GOA单元，其中，第N级GOA单元包括：上拉控制模块、上拉模块、下传模块、自举电容模块、下拉维持模块、下拉模块和控制模块；
    所述上拉控制模块用于接收第N-2级级传信号和第N-2级扫描信号，并根据所述第N-2级级传信号和所述第N-2级扫描信号在第N级栅极信号点输出内部控制信号；
    所述上拉模块用于接收所述内部控制信号和时钟信号，并根据所述内部控制信号和所述时钟信号拉升第N级扫描信号；
    所述下传模块用于接收所述内部控制信号和时钟信号，并根据所述内部控制信号和所述时钟信号输出第N级级传信号；
    所述自举电容模块用于抬升所述内部控制信号的高电平；
    所述下拉维持模块用于接收所述内部控制信号、外部控制信号、第一低电平信号和第二低电平信号，并根据所述内部控制信号、所述外部控制信号、所述第一低电平信号和所述第二低电平信号维持第N级扫描信号的低电平；
    所述下拉模块用于接收所述内部控制信号、所述第一低电平信号、所述第二低电平信号、第N+2级扫描信号，并根据所述内部控制信号、所述第一低电平信号、所述第二低电平信号和所述第N+2级扫描信号拉低第N级扫描信号；
    所述控制模块分别与所述下拉维持模块和相邻的GOA单元相连，用于通过所述相邻的GOA单元增加所述下拉维持模块的放电路径以加快所述下拉维持模块的下拉速度；
    所述下拉维持模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管和第十一晶体管；
    所述第六晶体管的第一端、第二端和第八晶体管的第二端电连接后接收外部控制信号，所述第六晶体管的第三端分别与所述第七晶体管的第二端、所述第八晶体管的第一端电连接，所述第七晶体管的第一端与所述第九晶体管的第一端电连接后接收所述内部控制信号，所述第八晶体管的第三端分别与所述第九晶体管的第二端、所述第十晶体管的第一端、所述第十一晶体管的第一端电连接，所述第十晶体管的第二端与第N级扫描信号连接，所述第十一晶体管的第二端与所述第N级栅极信号点电连接，所述第七晶体管、所述第十一晶体管的第三端与所述第一低电平信号电连接，所述第九晶体管、所述第十晶体管的第三端与所述第二低电平信号电连接；
    所述控制模块包括第十二晶体管；所述第十二晶体管的第一端与所述相邻的GOA单元的第十二晶体管的栅极电连接后与第N级栅极信号点电连接，所述第十二晶体管的第二端与所述第六晶体管的第三端电连接，所述第十二晶体管的第三端与所述第一低电平信号电连接；其中，所述第一低电平信号的绝对值大于第二低电平信号的绝对值；
    所述上拉控制模块包括第一晶体管，所述第一晶体管的第一端接收所述第N-2级级传信号，所述第一晶体管的第二端接收所述第N-2级扫描信号，所述第一晶体管的第三端与所述第N级栅极信号点电连接，用于输出所述内部控制信号至所述第N级栅极信号点。
  2. 根据权利要求1所述的GOA电路，其特征在于，所述下拉维持模块、所述控制模块的数量为两个，两个所述下拉维持模块中的一个所述外部控制信号为第一低频信号，另一个所述外部控制信号为第二低频信号。
  3. 一种GOA电路，用于液晶显示器，其特征在于，所述GOA电路包括级联的多个GOA单元，其中，第N级GOA单元包括：上拉控制模块、上拉模块、下传模块、自举电容模块、下拉维持模块、下拉模块和控制模块；
    所述上拉控制模块用于接收第N-2级级传信号和第N-2级扫描信号，并根据所述第N-2级级传信号和所述第N-2级扫描信号在第N级栅极信号点输出内部控制信号；
    所述上拉模块用于接收所述内部控制信号和时钟信号，并根据所述内部控制信号和所述时钟信号拉升第N级扫描信号；
    所述下传模块用于接收所述内部控制信号和时钟信号，并根据所述内部控制信号和所述时钟信号输出第N级级传信号；
    所述自举电容模块用于抬升所述内部控制信号的高电平；
    所述下拉维持模块用于接收所述内部控制信号、外部控制信号、第一低电平信号和第二低电平信号，并根据所述内部控制信号、所述外部控制信号、所述第一低电平信号和所述第二低电平信号维持第N级扫描信号的低电平；
    所述下拉模块用于接收所述内部控制信号、所述第一低电平信号、所述第二低电平信号、第N+2级扫描信号，并根据所述内部控制信号、所述第一低电平信号、所述第二低电平信号和所述第N+2级扫描信号拉低第N级扫描信号；
    所述控制模块分别与所述下拉维持模块和相邻的GOA单元相连，用于通过所述相邻的GOA单元增加所述下拉维持模块的放电路径以加快所述下拉维持模块的下拉速度。
  4. 根据权利要求3所述的GOA电路，其特征在于，所述下拉维持模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管和第十一晶体管；
    所述第六晶体管的第一端、第二端和第八晶体管的第二端电连接后接收外部控制信号，所述第六晶体管的第三端分别与所述第七晶体管的第二端、所述第八晶体管的第一端电连接，所述第七晶体管的第一端与所述第九晶体管的第一端电连接后接收所述内部控制信号，所述第八晶体管的第三端分别与所述第九晶体管的第二端、所述第十晶体管的第一端、所述第十一晶体管的第一端电连接，所述第十晶体管的第二端与第N级扫描信号连接，所述第十一晶体管的第二端与所述第N级栅极信号点电连接，所述第七晶体管、所述第十一晶体管的第三端与所述第一低电平信号电连接，所述第九晶体管、所述第十晶体管的第三端与所述第二低电平信号电连接。
  5. 根据权利要求4所述的GOA电路，其特征在于，所述控制模块包括第十二晶体管；
    所述第十二晶体管的第一端与所述相邻的GOA单元的第十二晶体管的栅极电连接后与第N级栅极信号点电连接，所述第十二晶体管的第二端与所述第六晶体管的第三端电连接，所述第十二晶体管的第三端与所述第一低电平信号电连接；
    其中，所述第一低电平信号的绝对值大于第二低电平信号的绝对值。
  6. 根据权利要求5所述的GOA电路，其特征在于，所述下拉维持模块、所述控制模块的数量为两个，两个所述下拉维持模块中的一个所述外部控制信号为第一低频信号，另一个所述外部控制信号为第二低频信号。
  7. 根据权利要求4所述的GOA电路，其特征在于，所述下拉维持模块进一步包括第十三晶体管和第十四晶体管；
    所述第十三晶体管和所述第十四晶体管的第一端电连接，所述第十三晶体管的第二端与所述第N级栅极信号点电连接，所述第十四晶体管的第二端与所述第十晶体管的第二端电连接，所述第十三晶体管和所述第十四晶体管的第三端与所述第一低电平信号或所述第二低电平信号连接；
    其中，所述第一低电平信号和所述第二低电平信号电连接。
  8. 根据权利要求7所述的GOA电路，其特征在于，所述控制模块包括第一连接线和第二连接线；
    所述第一连接线的一端与所述下拉维持模块中的第十晶体管的第一端连接，另一端与所述相邻GOA单元中的第十四晶体管的第一端连接；
    所述第二连接线的一端与所述下拉维持模块中的第十三晶体管的第一端连接，另一端与所述相邻GOA单元中的第十一晶体管的第一端连接。
  9. 根据权利要求3所述的GOA电路，其特征在于，所述上拉控制模块包括第一晶体管，所述第一晶体管的第一端接收所述第N-2级级传信号，所述第一晶体管的第二端接收所述第N-2级扫描信号，所述第一晶体管的第三端与所述第N级栅极信号点电连接，用于输出所述内部控制信号至所述第N级栅极信号点。
  10. 根据权利要求3所述的GOA电路，其特征在于，所述上拉模块包括第三晶体管，所述下传模块包括第二晶体管，所述自举电容模块包括电容；
    所述第二晶体管和所述第三晶体管的第一端电连接后接收所述内部控制信号，所述第二晶体管和所述第三晶体管的第二端电连接后接收所述时钟信号，所述第二晶体管的第三端输出所述第N级级传信号，所述第三晶体管的第三端与第N级扫描信号连接；
    所述电容的两端分别与所述第二晶体管的第一端和所述第三晶体管的第三端电连接。
  11. 根据权利要求3所述的GOA电路，其特征在于，所述下拉模块包括第四晶体管和第五晶体管；
    其中，所述第四晶体管和第五晶体管的第一端电连接后接收所述第N+2级扫描信号，所述第四晶体管的第二端接收所述内部控制信号，所述第五晶体管的第二端与第N级扫描信号连接，所述第四晶体管的第三端与所述第一低电平信号电连接，所述第五晶体管的第三端与所述第二低电平信号电连接。
  12. 一种液晶显示器，其特征在于，包括GOA电路，所述GOA电路包括级联的多个GOA单元，其中，第N级GOA单元包括：上拉控制模块、上拉模块、下传模块、自举电容模块、下拉维持模块、下拉模块和控制模块；
    所述上拉控制模块用于接收第N-2级级传信号和第N-2级扫描信号，并根据所述第N-2级级传信号和所述第N-2级扫描信号在第N级栅极信号点输出内部控制信号；
    所述上拉模块用于接收所述内部控制信号和时钟信号，并根据所述内部控制信号和所述时钟信号拉升第N级扫描信号；
    所述下传模块用于接收所述内部控制信号和时钟信号，并根据所述内部控制信号和所述时钟信号输出第N级级传信号；
    所述自举电容模块用于抬升所述内部控制信号的高电平；
    所述下拉维持模块用于接收所述内部控制信号、外部控制信号、第一低电平信号和第二低电平信号，并根据所述内部控制信号、所述外部控制信号、所述第一低电平信号和所述第二低电平信号维持第N级扫描信号的低电平；
    所述下拉模块用于接收所述内部控制信号、所述第一低电平信号、所述第二低电平信号、第N+2级扫描信号，并根据所述内部控制信号、所述第一低电平信号、所述第二低电平信号和所述第N+2级扫描信号拉低第N级扫描信号；
    所述控制模块分别与所述下拉维持模块和相邻的GOA单元相连，用于通过所述相邻的GOA单元增加所述下拉维持模块的放电路径以加快所述下拉维持模块的下拉速度。
  13. 根据权利要求12所述的液晶显示器，其特征在于，所述下拉维持模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管和第十一晶体管；
    所述第六晶体管的第一端、第二端和第八晶体管的第二端电连接后接收外部控制信号，所述第六晶体管的第三端分别与所述第七晶体管的第二端、所述第八晶体管的第一端电连接，所述第七晶体管的第一端与所述第九晶体管的第一端电连接后接收所述内部控制信号，所述第八晶体管的第三端分别与所述第九晶体管的第二端、所述第十晶体管的第一端、所述第十一晶体管的第一端电连接，所述第十晶体管的第二端与第N级扫描信号连接，所述第十一晶体管的第二端与所述第N级栅极信号点电连接，所述第七晶体管、所述第十一晶体管的第三端与所述第一低电平信号电连接，所述第九晶体管、所述第十晶体管的第三端与所述第二低电平信号电连接。
  14. 根据权利要求13所述的液晶显示器，其特征在于，所述控制模块包括第十二晶体管；
    所述第十二晶体管的第一端与所述相邻的GOA单元的第十二晶体管的栅极电连接后与第N级栅极信号点电连接，所述第十二晶体管的第二端与所述第六晶体管的第三端电连接，所述第十二晶体管的第三端与所述第一低电平信号电连接；
    其中，所述第一低电平信号的绝对值大于第二低电平信号的绝对值。
  15. 根据权利要求14所述的液晶显示器，其特征在于，所述下拉维持模块、所述控制模块的数量为两个，两个所述下拉维持模块中的一个所述外部控制信号为第一低频信号，另一个所述外部控制信号为第二低频信号。
  16. 根据权利要求13所述的液晶显示器，其特征在于，所述下拉维持模块进一步包括第十三晶体管和第十四晶体管；
    所述第十三晶体管和所述第十四晶体管的第一端电连接，所述第十三晶体管的第二端与所述第N级栅极信号点电连接，所述第十四晶体管的第二端与所述第十晶体管的第二端电连接，所述第十三晶体管和所述第十四晶体管的第三端与所述第一低电平信号或所述第二低电平信号连接；
    其中，所述第一低电平信号和所述第二低电平信号电连接。
  17. 根据权利要求16所述的液晶显示器，其特征在于，所述控制模块包括第一连接线和第二连接线；
    所述第一连接线的一端与所述下拉维持模块中的第十晶体管的第一端连接，另一端与所述相邻GOA单元中的第十四晶体管的第一端连接；
    所述第二连接线的一端与所述下拉维持模块中的第十三晶体管的第一端连接，另一端与所述相邻GOA单元中的第十一晶体管的第一端连接。
  18. 根据权利要求12所述的液晶显示器，其特征在于，所述上拉控制模块包括第一晶体管，所述第一晶体管的第一端接收所述第N-2级级传信号，所述第一晶体管的第二端接收所述第N-2级扫描信号，所述第一晶体管的第三端与所述第N级栅极信号点电连接，用于输出所述内部控制信号至所述第N级栅极信号点。
  19. 根据权利要求12所述的液晶显示器，其特征在于，所述上拉模块包括第三晶体管，所述下传模块包括第二晶体管，所述自举电容模块包括电容；
    所述第二晶体管和所述第三晶体管的第一端电连接后接收所述内部控制信号，所述第二晶体管和所述第三晶体管的第二端电连接后接收所述时钟信号，所述第二晶体管的第三端输出所述第N级级传信号，所述第三晶体管的第三端与第N级扫描信号连接；
    所述电容的两端分别与所述第二晶体管的第一端和所述第三晶体管的第三端电连接。
  20. 根据权利要求12所述的液晶显示器，其特征在于，所述下拉模块包括第四晶体管和第五晶体管；
    其中，所述第四晶体管和第五晶体管的第一端电连接后接收所述第N+2级扫描信号，所述第四晶体管的第二端接收所述内部控制信号，所述第五晶体管的第二端与第N级扫描信号连接，所述第四晶体管的第三端与所述第一低电平信号电连接，所述第五晶体管的第三端与所述第二低电平信号电连接。
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