WO2018116458A1 - 半導体装置、インバータおよび自動車 - Google Patents

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switching device
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gate
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日山　一明
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三菱電機株式会社
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    • H03K17/163—Soft switching

Definitions

  • the present invention relates to a semiconductor device including a dead time generation circuit that generates a dead time in driving of switching devices connected in series and operating in a complementary manner.
  • the high potential side switching device connected to the high potential power supply terminal and the low potential power supply terminal In drive control of a switching device that is connected totem pole between the high potential power supply terminal and the low potential power supply terminal and operates complementarily, the high potential side switching device connected to the high potential power supply terminal and the low potential power supply terminal The low-potential side switching device connected to is simultaneously turned on, and the high-potential power supply terminal and the low-potential power supply terminal are short-circuited. Conventionally, it is required to prevent a through current from flowing.
  • Patent Document 1 has a monitor circuit that monitors the on / off states of the high-potential side switching device and the low-potential side switching device, and inputs the monitor signal to the determination circuit.
  • a configuration is disclosed in which the ON / OFF signal of the corresponding switching device and the monitor signal of the opposite switching device are input to each determination circuit, and the ON / OFF signal is output to the corresponding switching device based on the monitor signal. ing.
  • the determination circuit disclosed in Patent Document 1 is configured not to give an on signal to a switching device corresponding to itself when an on signal is given to an opposing switching device.
  • a protection circuit including a detection circuit that detects an abnormality such as an output current becoming excessive due to a short circuit of a load, and a soft cutoff circuit for safely turning off the switching device It has a circuit.
  • JP-A-3-169273 Japanese Patent No. 5801001
  • the protection circuit detects an abnormality and the soft shutoff function is activated, the time from the start of shutoff of the switching device to the shutoff becomes longer than the normal turn-off. Therefore, if the protection circuit operates immediately before switching on / off of the switching device, the other switching is performed before the switching device is completely shut down during the soft shutoff operation, even if an appropriate dead time is provided.
  • the high potential power supply terminal and the low potential power supply terminal are short-circuited (arm short circuit), and an excessive through current may flow through the high potential side switching device and the low potential side switching device.
  • the present invention has been made to solve the above-described problem, and includes a dead time generation circuit that can reliably prevent an arm short circuit even when the soft cutoff function of the protection circuit is operating.
  • An object is to provide a semiconductor device.
  • the semiconductor device includes a first switching device and a second switching device that are connected in series between a first potential and a second potential lower than the first potential, and operate complementarily.
  • a first gate drive circuit that controls the drive of the first switching device; a second gate drive circuit that controls the drive of the second switching device; and whether the first switching device is in a turn-off operation
  • a first status detection circuit having a function of detecting whether or not and outputting as a first status signal, and a function of generating a dead time of the on / off operation of the first and second switching devices; , Having a function of detecting whether or not the second switching device is in a turn-off operation and outputting the second switching device as a second status signal;
  • a second status detection circuit having a function of generating a dead time for on / off operation of the first and second switching devices, and a first command for instructing the first and second switching devices to turn on / off, respectively.
  • a first logic circuit that outputs the first on / off command signal as a signal for turning on the first switching device, only when indicating that the second on / off command signal, and the second 1 status signal is input and the first status signal indicates that the second switching device is not in a turn-off operation.
  • a second logic circuit for outputting the second on-off command signal as a signal for turning on the second switching device only if.
  • the semiconductor device of the present invention it is possible to obtain a semiconductor device including a dead time generation circuit that can reliably prevent an arm short circuit.
  • FIG. 1 is a circuit diagram showing the configuration of the half-bridge circuit 90. When two sets of the half-bridge circuit in FIG. 1 are connected in parallel, an H-bridge circuit is obtained, and when three sets are connected in parallel, a three-phase inverter is obtained.
  • the half-bridge circuit 90 is connected to a high-voltage power supply V3 and is connected between PN lines (high potential main power supply line P (upper arm) and low potential main power supply line N) as main power supply lines.
  • Transistors Q1 and Q2 which are switching devices such as MOS (Metal Oxide Semiconductor) transistors, are connected in series (between (lower arm)).
  • the transistor Q1 is an N-channel MOS transistor whose drain is connected to the positive electrode of the high-voltage power supply V3, and the transistor Q2 is an N-channel MOS transistor whose source is connected to the negative electrode of the high-voltage power supply V3.
  • a connection node between the drain of Q1 and the source of the transistor Q2 is an output node PO1.
  • Transistors Q1 and Q2 are voltage-controlled power devices, and are controlled to be turned on and off by a gate voltage applied to the gate electrode.
  • Diodes D1 and D2 are connected in antiparallel to transistors Q1 and Q2, respectively, and both function as freewheeling diodes that flow freewheeling current when an inductive load is connected.
  • the transistors Q1 and Q2 are MOS transistors, the built-in parasitic diode (body diode) can also be used as a free wheel diode, so that the diodes D1 and D2 may not be provided.
  • the gate resistors R1 and R2 for adjusting the switching speed of the transistors Q1 and Q2 are connected to the gates of the transistors Q1 and Q2, respectively. Then, gate signals S11 and S21 are applied to the gates of the transistors Q1 and Q2 from the gate drive buffers U3 and U8 (gate drive circuit) via the gate resistors R1 and R2, respectively.
  • the transistors Q1 and Q2 connected to the high voltage power source V3 and the respective gate drive buffers U3 and U8 are on the high voltage side with respect to the high voltage power source V3, and the sources of the transistors Q1 and Q2 are each based on the high voltage power source V3. Since it is connected to the reference potentials HGD and LGD, it is referred to as a high voltage portion and is electrically insulated from the low voltage portion on the low potential side.
  • Digital isolators U2 and U7 are used as insulating elements in order to give the gate on / off command signals S1 and S2 respectively input from the signal input terminals HG1 and LG1 of the low voltage section to the gate drive buffers U3 and U8 of the high voltage section.
  • gate on / off command signals S1 and S2 are given to the inputs of the digital isolators U2 and U7 from the signal input terminals HG1 and LG1, respectively, and the gate drive buffers U3 and U8 are connected via the digital isolators U2 and U7.
  • Gate on / off command signals S1 and S2 that are insulated from the low voltage section are applied to the inputs.
  • Digital isolators are categorized as a type of magnetic coupler, and realize an insulation function similar to that of a photocoupler and perform isolation using magnetic coupling.
  • a digital isolator is used as an insulating element.
  • a photocoupler may be used for electrical insulation between the low voltage part and the high voltage part. It is not limited to couplers (including digital isolators).
  • Digital isolators transmit signals by a pair of magnetic coils facing each other with a microcoil created in the semiconductor manufacturing process across an insulator.
  • FIG. 2 schematically shows an example of the configuration of the digital isolator.
  • the digital isolator includes a primary side coil TR1 and a secondary side coil TR2 that are arranged to face each other, a driver circuit DR that is connected to the primary side coil TR1, and a secondary side coil TR2. And a receiver circuit RV connected to. Note that an insulator between the primary side coil TR1 and the secondary side coil TR2 is omitted.
  • the driver circuit DR detects the rising edge or falling edge of the input digital signal to generate a pulse signal, and the magnetic signal is transmitted between the primary coil TR1 and the secondary coil TR2. To the secondary coil TR2.
  • the receiver circuit RV restores the rising edge or falling edge of the digital signal according to the received pulse signal.
  • the configuration of the digital isolator is not limited to the above, and the configurations and functions of the driver circuit and the receiver circuit are not limited to the above.
  • FIG. 3 is a timing chart for explaining the switching operation of the half-bridge circuit 90.
  • a switching device has a longer turn-off time (turn-off time toff) for switching from an on-state to an off-state than a turn-on time for switching from an off-state to an on-state (turn-on time ton), and the resistance of the gate resistors R1 and R2 As the value increases, the turn-on time ton and the turn-off time toff increase. Further, the turn-on time ton and the turn-off time toff also increase / decrease due to variations in electrical characteristics of the transistors Q1 and Q2 and operating conditions such as the junction temperature.
  • the transistors Q1 and Q2 are turned on alternately (complementarily), but the on and off states of the transistors Q1 and Q2 are switched simultaneously. In this case, both the transistors Q1 and Q2 are simultaneously turned on, thereby causing an arm short circuit.
  • PWM pulse width modulation
  • the gate on / off command signals S1 and S2 are turned off until a certain time (dead time) elapses after one gate on / off command signal is turned off.
  • the timings of the gate on / off command signals S1 and S2 are controlled so that one gate on / off command signal is not turned on.
  • the dead time is set based on the worst case in consideration of variations in characteristics of switching devices and all operating conditions during the design and development of electric power equipment. Since the dead time affects the output voltage waveform and output current waveform of the inverter, the shorter the dead time, the better. That is, the inverter outputs an alternating voltage and current by pulse width modulation, but the increase or decrease of the output voltage is set by increasing or decreasing the ratio of the on time and the off time of the pulse width modulation. Therefore, when the dead time becomes a value that cannot be ignored with respect to the period of the pulse width modulation, the off-time of the switching device increases and the output voltage decreases.
  • the transmission delay time in the digital isolator U2 and the gate drive buffer U3 d1 the gate signal S11 is supplied to the transistor Q1 started falling drain voltage Q1v D, until the drain current Q1I D starts to rise toff the turn delay time tdon, the transmission delay time in the digital isolator U7 and the gate drive buffer U8 d2, turn-off time of transistor Q2 from the start falling gate signal S21 of the transistor Q2 until the falling drain current Q2I D of
  • the minimum dead time required when the transistor Q2 is turned off and the transistor Q1 is turned on is given by (d2 + toff) ⁇ (d1 + tdon).
  • the dead time dT is set larger than the minimum dead time as shown in FIG. As a result, there is an actual dead time dT1 in which both transistors Q1 and Q2 are off.
  • the dead time is determined during the design and development of electric power equipment, and is set to a fixed value.However, if the variation in the electrical characteristics of the switching device becomes larger than expected during development, There is a possibility that an arm short circuit occurs due to insufficient time.
  • FIG. 4 is a circuit diagram showing a configuration of a half bridge circuit 100 having a dead time generating circuit according to the present invention.
  • the same components as those in the half-bridge circuit 90 described with reference to FIG. 1 are denoted by the same reference numerals, and redundant description is omitted.
  • the half-bridge circuit 100 includes transistors Q1 and Q2 connected to a high-voltage power supply V3 and connected in series between PN lines serving as main power supply lines.
  • the transistors Q1 and Q2 connected to the high voltage power source V3 and the respective gate drive buffers U3 and U8 (gate drive circuit) are on the high voltage side with respect to the high voltage power source V3, and the sources of the transistors Q1 and Q2 are the high voltage power source V3 Is referred to as a high voltage unit, and is electrically insulated from a low voltage unit that operates with a low voltage power source.
  • the transistor Q1, the diode D1, the gate drive buffer U3, and the gate resistor R1 are collectively referred to as an upper device
  • the transistor Q2, the diode D2, the gate drive buffer U8, and the gate resistor R2 are collectively referred to as a lower device.
  • the gate on / off command signals S1 and S2 input from the signal input terminals HG1 and LG1 of the low voltage part respectively pass through the logic circuits U1 and U6, respectively, and then the gate drive buffer of the high voltage part using the digital isolators U2 and U7. To U3 and U8.
  • the high voltage section of the half-bridge circuit 100 includes an upper status detection circuit STH including a comparator U5, an inverter U11, a logic circuit U12, and a reference power supply V1, and a comparator U10, an inverter U14, a logic circuit U15, and a reference power supply V2.
  • a lower status detection circuit STL, protection circuits PCH and PCL, and logic circuits U13 and U16 are provided.
  • the upper status detection circuit STH is a circuit that outputs a status signal S13 indicating that the transistor Q1 is in a turn-off operation.
  • the comparator U5 has a non-inverting input (+) connected to the gate of the transistor Q1, and the reference power supply V1.
  • the inverting input ( ⁇ ) is connected to the positive electrode of the circuit, and the output is connected to the input of the logic circuit U12. Note that the negative electrode of the reference power source V1 is connected to the reference potential HGD.
  • the input of the inverter U11 is commonly connected to the input of the gate drive buffer U3, receives and inverts the output of the digital isolator U2, and outputs an inverted gate drive signal S12.
  • the inverted gate drive signal S12 is input to another input of the logic circuit U12, performs an AND operation with the output of the comparator U5, and outputs a status signal S13.
  • the protection circuit PCH has a function of detecting an abnormality such as an excessive output current of the transistor Q1 due to a load short circuit, an overheating of the transistor Q1 and a power supply voltage drop of the gate drive circuit, and the presence / absence of an abnormality is indicated by an error signal S14.
  • an abnormality such as an excessive output current of the transistor Q1 due to a load short circuit, an overheating of the transistor Q1 and a power supply voltage drop of the gate drive circuit, and the presence / absence of an abnormality is indicated by an error signal S14.
  • the transistor Q1 has a soft shut-off function for soft shut-off.
  • the soft cutoff is an operation of turning off the transistor Q1 at a switching speed slower than the turn-off of the transistor Q1 by the gate drive buffer U3, and the transistor Q1 can be safely turned off by performing the soft cutoff.
  • protection circuit PCH function and configuration of the protection circuit PCH are included in the scope of well-known technology, and since the relationship with the present invention is thin, detailed description is omitted, and specific connection with the transistor Q1 is also omitted.
  • the logic circuit U13 receives the status signal S13 and the error signal S14, performs a NOR operation, synthesizes both signals, and inputs the output to the digital isolator U4.
  • the digital isolator U4 is an insulating element that transmits a signal of the high voltage section to the low voltage section, and a status signal S15 is output from the digital isolator U4.
  • the lower status detection circuit STL is a circuit that outputs a status signal S23 indicating that the transistor Q2 is in a turn-off operation.
  • the comparator U10 has a non-inverting input (+) connected to the gate of the transistor Q2, and the reference power supply The inverting input ( ⁇ ) is connected to the positive electrode of V2, and the output is connected to the input of the logic circuit U15. Note that the negative electrode of the reference power supply V2 is connected to the reference potential LGD.
  • the input of the inverter U14 is commonly connected to the input of the gate drive buffer U8, receives and inverts the output of the digital isolator U7, and outputs an inverted gate drive signal S22.
  • the inverted gate drive signal S22 is input to another input of the logic circuit U15, performs an AND operation with the output of the comparator U10, and outputs a status signal S23.
  • the protection circuit PCL has a function of detecting an abnormality such as an excessive output current of the transistor Q2 due to a load short circuit, an overheating of the transistor Q2, and a power supply voltage drop of the gate drive circuit, and the presence / absence of the abnormality is indicated by an error signal S24.
  • an abnormality such as an excessive output current of the transistor Q2 due to a load short circuit, an overheating of the transistor Q2, and a power supply voltage drop of the gate drive circuit, and the presence / absence of the abnormality is indicated by an error signal S24.
  • the soft cutoff is an operation of turning off the transistor Q2 at a switching speed slower than the turn-off of the transistor Q2 by the gate drive buffer U8, and the transistor Q2 can be safely turned off by performing the soft cutoff.
  • protection circuit PCL function and configuration of the protection circuit PCL are included in the scope of well-known technology, and since the relationship with the present invention is thin, detailed description is omitted, and specific connection with the transistor Q2 is also omitted.
  • the logic circuit U16 receives the status signal S23 and the error signal S24, performs a NOR operation to synthesize both signals, and inputs the output to the digital isolator U9.
  • the digital isolator U9 is an insulating element that transmits a signal of the high voltage section to the low voltage section, and a status signal S25 is output from the digital isolator U9.
  • the logic circuit U1 in the low voltage section of the half-bridge circuit 100 is only in the case where the gate on / off command signal S1 commands the transistor Q1 to turn on and the status signal S25 indicates that the transistor Q2 is in the off state, that is, the transistor Q2 When the transistor is not in the on state or in the turn-off operation, the gate drive output command signal S10 for turning on the transistor Q1 is output.
  • the logic circuit U6 in the low-voltage portion of the half-bridge circuit 100 is only in the case where the gate on / off command signal S2 commands the transistor Q2 to turn on and the status signal S15 indicates that the transistor Q1 is in the off state, that is, the transistor Q1. Is not in the on state and is not in the turn-off operation, a gate drive output command signal S20 for turning on the transistor Q2 is output.
  • a low-pass filter composed of a resistor R3 and a capacitor C1 is connected to the output of the digital isolator U4.
  • the capacitor C1 is connected between the end of the resistor R3 on the error signal output terminal FO1 side and the reference potential GD of the low voltage portion.
  • This low-pass filter separates the error signal S14 output from the protection circuit PCH from the status signal S13 output from the status detection circuit STH, and outputs only the error signal S14 from the error signal output terminal FO1. That is, while the general turn-off operation period is several hundreds nsec to several ⁇ s sec, the pulse width of the error signal S24 output from the protection circuit PCH is several tens ⁇ s to several tens msec, so the pulse width is defined in the turn-off operation period.
  • the status signal S13 and the error signal S14 are different in pulse width and can be easily separated by a low-pass filter.
  • a low-pass filter composed of a resistor R4 and a capacitor C2 is connected to the output of the digital isolator U9.
  • the capacitor C2 is connected between the end of the resistor R4 on the error signal output terminal FO1 side and the reference potential GD of the low voltage portion.
  • This low-pass filter separates the error signal S24 output from the protection circuit PCL from the status signal S23 output from the status detection circuit STL, and outputs only the error signal S24 from the error signal output terminal FO2. That is, while the general turn-off operation period is several hundred nsec to several ⁇ s sec, the pulse width of the error signal S24 output from the protection circuit PCL is several tens ⁇ s to several tens msec, so the pulse width is defined in the turn-off operation period.
  • the status signal S23 and the error signal S24 having different pulse widths can be easily separated by a low-pass filter.
  • the gate on / off command signals S1 and S2 are generated with a dead time AdT added.
  • the gate on / off command signals S1 and S2 are generated by a microcontroller or DSP (not shown in FIG. 4) and input to the half bridge circuit 100.
  • the dead time AdT includes the logic circuit U1, the digital isolator U2, the inverter U11, the logic circuits U12 and U13, the transmission delay time of the path passing through the digital isolator U2, and the logic circuit U6, the digital isolator U7, and the inverter U14 in FIG. ,
  • the transmission delay time of the path passing through the logic circuits U15 and U16 and the digital isolator U9 is set longer.
  • the logic circuit U6 outputs regardless of the potential state of the gate on / off command signal S1.
  • the gate drive output command signal S20 becomes Lo that commands the transistor Q2 to turn off, and the transistor Q2 is turned off.
  • the lower status detection circuit STL compares the gate voltage of the transistor Q2 with the reference voltage V2 of the reference power source V2 (equivalent to the threshold voltage of the transistor Q2) by the comparator U10, and inputs the comparison result to the logic circuit U15.
  • the logic circuit U15 performs an AND operation with the inverted gate drive signal S22 output from the inverter U14. Note that the inverted gate drive signal S22 is output with a delay of the transmission delay time d2 in the digital isolator U7.
  • the period during which the inverted gate drive signal S22 is Hi and the gate voltage of the transistor Q2 is higher than the reference voltage is set as the turn-off operation, and the status signal S23 is output as the high potential state (Hi).
  • the status signal S23 is set to Lo.
  • the status signal S23 is input to the error signal S24 and the logic circuit U16, and when the status signal S23 is Hi by the NOR operation, the output is Lo. Therefore, when the status signal S23 is Hi, the status signal S25 obtained by inverting the status signal S23 is output with a delay of the transmission delay time d4 in the digital isolator U9.
  • the status signal S25 is input to the logic circuit U1, and is also input to a low-pass filter including a resistor R4 and a capacitor C2, so that the status signal S23 is separated, and only the error signal S24 is output from the error signal output terminal FO2. Is output.
  • the gate on / off command signal S1 becomes Hi after a dead time AdT from the fall of the gate on / off command signal S2, but the transistor Q2 is already in the turn-off operation (Lo). Therefore, as a result of the AND operation in the logic circuit U1, the gate drive output command signal S10 output from the logic circuit U1 maintains Lo instructing the transistor Q1 to turn off.
  • the transistor Q2 When the gate signal S21 becomes less than the threshold voltage (equivalent to the reference power supply V2 2), the transistor Q2 is turned off, the status signal S23 output from the logic circuit U15 is inverted and becomes Lo, and the digital isolator U9 outputs it.
  • the status signal S25 is also inverted and becomes Hi.
  • the gate drive output command signal S10 output from the logic circuit U1 is inverted to Hi which commands the transistor Q1 to turn on, and the transistor Q1 is turned on.
  • the upper status detection circuit STH compares the gate voltage of the transistor Q1 with the reference voltage V1 of the reference power source V1 (equivalent to the threshold voltage of the transistor Q1) by the comparator U5, and inputs the comparison result to the logic circuit U12.
  • the logic circuit U12 performs an AND operation with the inverted gate drive signal S12 output from the inverter U11. Note that the inverted gate drive signal S12 is output with a delay of the transmission delay time d1 in the digital isolator U2.
  • FIG. 5 does not show the timing at which the transistor Q1 is turned off, so that the status signal S13 indicating that the transistor Q1 is in the turn-off operation maintains Lo and the status signal S15 maintains Hi.
  • the transistor Q1 is turned on when the gate signal S11 is equal to or higher than the threshold voltage (equivalent to the reference power supply V1), and the transistor Q1 is turned on in the status signal S15. After that, the transistor Q1 is turned on with a delay of the transmission delay time d3 in the digital isolator U4.
  • a predetermined dead time AdT may be added to the gate on / off command signals S1 and S2 given from the outside, and the gate drive output command signal S10 output from the logic circuit U1 and the logic circuit U6 output.
  • the dead time PdT generated by switching the gate drive output command signal S20 on and off becomes the actual dead time.
  • the dead time added to the gate on / off command signals S1 and S2 It was necessary to adjust each time.
  • the actual dead time PdT expands and contracts according to the increase and decrease of the turn-on and turn-off times of the transistors Q1 and Q2, so the dead time added to the gate on / off command signals S1 and S2 No adjustment is required.
  • the reason is that it includes an upper status detection circuit STH and a lower status detection circuit STL, and determines whether or not the transistors Q1 and Q2 are in a turn-off operation based on the gate voltages of the transistors Q1 and Q2, respectively. This is because the inverted gate drive signals of the gate drive output command signals S10 and S20 and the gate voltages of the transistors Q1 and Q2 are used.
  • the soft cutoff function by the protection circuit works immediately before the transistors Q1 and Q2 are turned off.
  • the dead time of the arm can be extended and arm short circuit can be prevented.
  • the upper status detection circuit STH and the lower status detection circuit STL generate the actual dead time PdT, they can be called dead time generation circuits.
  • the reference voltage V1 of the reference power supply V1 (equivalent to the threshold voltage of the transistor Q1) and the reference voltage V2 of the reference power supply V2 (equivalent to the threshold voltage of the transistor Q2) are set when the transistors Q1 and Q2 are turned off.
  • the width of the actual dead time PdT to be generated can be minimized by setting the output current to be equal to or lower than the gate voltage when the output current is sufficiently attenuated.
  • the reference voltages V1 and V2 are lowered, the actual dead time PdT generated is extended, and when the reference voltages V1 and V2 are increased, the actual dead time PdT is reduced.
  • the dead time can be finely adjusted by changing the voltages V1 and V2.
  • Examples of the configurations of the reference voltages V1 and V2 include a configuration in which the voltage of the fixed voltage source is divided by a variable resistor and a configuration in which the voltage is a variable voltage source.
  • the variable is to divide the voltage of the built-in reference voltage source.
  • the output voltage is adjusted by adjusting the resistance.
  • the DA converter is used as a built-in reference voltage source, and the digital signal input to the DA converter is adjusted to adjust the output voltage of the DA converter.
  • the digital isolators U4 and U9 are connected to the protection circuit PCH.
  • the half bridge circuit 100 can be reduced in size and cost because it is shared with the insulating elements for transmitting the error signals S14 and S24 from the PCL.
  • the transmission delay time of the photocoupler is several ⁇ s to several tens of ⁇ sec, whereas the transmission delay time of the digital isolator is several tens of nsec, the signal transmission delay can be reduced.
  • FIG. 6 is a circuit diagram showing a configuration of a half bridge circuit 200 having a dead time generating circuit according to the present invention.
  • the same components as those of the half bridge circuit 100 according to the first embodiment described with reference to FIG. 4 are denoted by the same reference numerals, and redundant description is omitted.
  • the upper status detection circuit STH and the lower status detection circuit STL are configured only by comparators U5 and U10, respectively.
  • the non-inverting input (+) is connected to the gate of the transistor Q1
  • the inverting input ( ⁇ ) is connected to the output of the gate drive buffer U3
  • the output is connected to the input of the logic circuit U13.
  • the error signal S14 output from the protection circuit PCH is input to the other input of the logic circuit U13.
  • the comparator U10 has a non-inverting input (+) connected to the gate of the transistor Q2, an inverting input ( ⁇ ) connected to the output of the gate drive buffer U8, and an output connected to the input of the logic circuit U16.
  • the error signal S24 output from the protection circuit PCL is input to the other input of the logic circuit U16.
  • the switching operation of the half bridge circuit 200 is basically the same as the switching operation of the half bridge circuit 100 described with reference to FIG. 5, but the comparators U5 and U10 output status signals. That is, during the turn-off period of transistors Q1 and Q2, gate drive buffers U3 and U8 discharge the gate charges of transistors Q1 and Q2 via gate resistors R1 and R2, respectively. Therefore, a large voltage drop occurs in the gate resistance (R1 or R2) connected to the transistors Q1 and Q2 during the turn-off period. Comparators U5 and U10 detect the voltage drop, and output a status signal indicating whether transistors Q1 and Q2 are in a turn-off period.
  • each of the gate drive buffers U3 and U8 includes an inverter composed of a switching device connected in series between the power supply potential and the reference potential, and when the transistors Q1 and Q2 are turned off, The transistor on the power supply potential side is turned off, the transistor on the reference potential side is turned on, and the gate charges of the transistors Q1 and Q2 are discharged, thereby turning off the transistors Q1 and Q2.
  • the comparators U5 and U10 output a status signal that becomes Hi only when a large potential difference occurs between both ends of the gate resistors R1 and R2, the waveforms thereof are similar to those of the status signals S13 and S23 shown in FIG. Become. Note that the potential difference generated between both ends of the gate resistors R1 and R2 while the transistors Q1 and Q2 are turned on and off is not detected because it is small.
  • the upper status detection circuit STH and the lower status detection circuit STL generate the actual dead time PdT (FIG. 5) as in the first embodiment, and can be referred to as a dead time generation circuit.
  • the upper status detection circuit STH and the lower status detection circuit STL are respectively provided with only the comparators U5 and U10. With this configuration, the circuit scale can be further reduced and the cost can be further reduced.
  • FIG. 7 is a diagram showing a configuration of a three-phase inverter 300 having a built-in dead time generation circuit according to the third embodiment.
  • a three-phase inverter 300 shown in FIG. 7 includes a U-phase inverter UIV, a V-phase inverter VIV, and a W-phase inverter WIV that are connected to a high-voltage power supply V3 and connected in parallel between PN lines serving as main power supply lines. Yes.
  • a smoothing capacitor C3 is connected between the PN lines.
  • a portion including the U-phase inverter UIV, the V-phase inverter VIV, and the W-phase inverter WIV is referred to as an inverter unit IVC in a narrow sense.
  • the U-phase inverter UIV includes transistors Q1 and Q2 connected in series between the PN lines, and diodes D1 and D2 connected in antiparallel to the transistors Q1 and Q2, respectively.
  • the sources of the transistors Q1 and Q2 are connected to reference potentials HGD and LGD, respectively, with reference to the high voltage power supply V3.
  • a connection node between the drain of the transistor Q1 and the source of the transistor Q2 serves as an output node POU and is connected to the U-phase coil of the external three-phase motor MT.
  • the V-phase inverter VIV has transistors Q3 and Q4 connected in series between the PN lines, and diodes D3 and D4 connected in antiparallel to the transistors Q3 and Q4, respectively.
  • the sources of the transistors Q3 and Q4 are connected to reference potentials HGD and LGD, respectively, with reference to the high-voltage power supply V3.
  • a connection node between the drain of the transistor Q3 and the source of the transistor Q4 serves as an output node POV, and is connected to the V-phase coil of the external three-phase motor MT.
  • the W-phase inverter WIV has transistors Q5 and Q6 connected in series between the PN lines, and diodes D5 and D6 connected in antiparallel to the transistors Q5 and Q6, respectively.
  • the sources of the transistors Q5 and Q6 are connected to reference potentials HGD and LGD, respectively, with reference to the high voltage power supply V3.
  • a connection node between the drain of the transistor Q5 and the source of the transistor Q6 serves as an output node POW and is connected to the W-phase coil of the external three-phase motor MT.
  • the U-phase inverter UIV is driven by the U-phase driver UD, and the output terminals UHO and ULO of the U-phase driver UD are connected to the gates of the transistors Q1 and Q2, respectively.
  • the input terminals UHI and ULI of the U-phase driver UD are connected to the U-phase PWP signal terminals UHPO and ULPO of the PWM signal generation device PWP, respectively.
  • V-phase inverter VIV is driven by V-phase driver VD, and output terminals VHO and VLO of V-phase driver VD are connected to the gates of transistors Q3 and Q4, respectively.
  • the input terminals VHI and VLI of the V-phase driver VD are respectively connected to the V-phase PWP signal terminals VHPO and VLPO of the PWM signal generation device PWP.
  • the W-phase inverter WIV is driven by the W-phase driver WD, and the output terminals WHO and WLO of the W-phase driver WD are connected to the gates of the transistors Q3 and Q4, respectively.
  • the input terminals WHI and WLI of the W-phase driver VD are connected to the W-phase PWP signal terminals WHPO and WLPO of the PWM signal generation device PWP, respectively.
  • the U-phase inverter UIV corresponds to, for example, the inverter of the half bridge circuit 100 shown in FIG. 4, and the U-phase driver UD corresponds to a portion other than the inverter of the half bridge circuit 100.
  • FIG. 8 shows the internal configuration of the U-phase inverter UIV. In FIG. 8, the same components as those of the half bridge circuit 100 described with reference to FIG.
  • the signal input terminals HG1 and LG1 of the low voltage section shown in FIG. 4 correspond to the input terminals UHI and ULI, respectively, and the output terminal UHO is connected to the wiring to which the gate signals S11 and S21 are applied.
  • ULO are connected to each other. 8 shows the error signal output terminals FO1 and FO2, but they are omitted in FIG.
  • the internal structures of V-phase driver VD and W-phase driver WD are the same as U-phase driver UD.
  • the three-phase inverter 300 has a built-in dead time generation circuit, so that the turn-on and turn-off time of each transistor can be increased or decreased even when the switching speed of the inverter of each phase of the inverter unit IVC is different. Accordingly, since the dead time expands and contracts, it is unnecessary to adjust the dead time added to the gate on / off command signal output from the PWM signal generation device PWP. For this reason, dead time correction processing by software on a PWM signal generation device PWP such as a microcontroller or DSP (Digital Signal Processor) becomes unnecessary, and the development cost spent for software development or the like is reduced. Further, since the load on the PWM signal generation device PWP becomes light, it can be replaced with a slower and cheaper device, and the manufacturing cost can be reduced.
  • a PWM signal generation device PWP such as a microcontroller or DSP (Digital Signal Processor) becomes unnecessary, and the development cost spent for software development or the like is reduced.
  • FIG. 9 is a conceptual diagram showing a configuration of a vehicle 400 according to the fourth embodiment in which a motor is controlled using a three-phase inverter 300 having a built-in dead time generation circuit.
  • FIG. 9 shows a configuration in which a three-phase inverter 300 having a built-in dead time generation circuit is used for driving control of these three-phase motors MT.
  • a hybrid vehicle, a plug-in hybrid vehicle, an electric vehicle, a fuel cell vehicle, a starter generator, and other vehicles equipped with a motor with an output of 1 kW or more have large motor load fluctuations, and repeated power running and regeneration alternately.
  • a coasting state in which neither power running nor regeneration is performed frequently occurs. In such a state, the inverter that drives the motor is close to no-load operation, and the output current does not flow at all, or it is a slight value that is a few tenths to one hundredths of the rated current.
  • the switching speed of the switching device in the inverter becomes faster than that during normal power running and regeneration, and an induced current may be generated in each part of the inverter, causing malfunction.
  • the three-phase inverter 300 having a built-in dead time generation circuit for driving control of the three-phase motor MT, a malfunction occurs immediately before the switching device that constitutes the inverter is switched on / off by the gate on / off command signal. Even when the soft cutoff function of the protection circuit works and the turn-off time of the switching device increases, the dead time is automatically extended to prevent an arm short circuit. Further, since the three-phase inverter 300 can reduce the development cost and the manufacturing cost, it is possible to reduce the development and manufacturing costs of the electric vehicle and the automobile.

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Abstract

本発明はデッドタイム生成回路を備えた半導体装置に関し、それぞれが、第１、第２のスイッチングデバイスがターンオフ動作中であるか否かを検出して、第１、第２のステータス信号を出力する機能を有し、第１、第２のスイッチングデバイスのオン、オフ動作のデッドタイムを生成する機能を有する第１、第２のステータス検出回路と、第１のスイッチングデバイスにオン、オフを指令する第１のオン・オフ指令信号と、第２のステータス信号とが入力され、第２のスイッチングデバイスがターンオフ動作中でない場合のみ第１のスイッチングデバイスをオンさせる信号を出力する第１の論理回路と、第２のスイッチングデバイスにオン、オフを指令する第１のオン・オフ指令信号と、第１のステータス信号とが入力され、第１のスイッチングデバイスがターンオフ動作中でない場合のみ第２のスイッチングデバイスをオンさせる信号を出力する第２の論理回路とを備えている。

Description

半導体装置、インバータおよび自動車
　本発明は、直列に接続され、相補的に動作するスイッチングデバイスの駆動におけるデッドタイムを生成するデッドタイム生成回路を備えた半導体装置に関する。
　高電位電源端子と低電位電源端子との間にトーテムポール接続され、相補的に動作するスイッチングデバイスの駆動制御においては、高電位電源端子に接続された高電位側スイッチングデバイスと、低電位電源端子に接続された低電位側スイッチングデバイスとが同時にオン状態となって、高電位電源端子と低電位電源端子との間が短絡状態となって、高電位側スイッチングデバイスおよび低電位側スイッチングデバイスに過大な貫通電流が流れることを防止することが従来から求められている。
　例えば特許文献１においては、高電位側スイッチングデバイスおよび低電位側スイッチングデバイスのオン／オフ状態をそれぞれモニタするモニタ回路を有し、モニタ信号を判定回路に入力する。それぞれの判定回路には、対応するスイッチングデバイスのオン/オフ信号と、対向するスイッチングデバイスのモニタ信号が入力され、モニタ信号に基づいて対応するスイッチングデバイスにオン/オフ信号を出力する構成が開示されている。
　特許文献１に開示の判定回路は、対向するスイッチングデバイスにオン信号が与えられている場合には、自らに対応するスイッチングデバイスにはオン信号を与えないように構成されているが、最近の電力機器では、特許文献２に開示されるように、負荷の短絡により出力電流が過大になる等の異常を検出する検出回路と、スイッチングデバイスを安全にターンオフさせるためのソフト遮断回路とを備えた保護回路を備えている。
　ソフト遮断を行う方法としては、特許文献２に開示されるように、通常のターンオフ時よりもゲート抵抗値を大きくする方法が多く用いられている。
特開平３－１６９２７３号公報 特許第５８０１００１号公報
　保護回路が異常を検出し、ソフト遮断機能が働くと、スイッチングデバイスの遮断開始から遮断までの時間は通常のターンオフよりも長くなる。そのため、スイッチングデバイスのオン、オフの切り替えの直前に保護回路が動作した場合、適切なデッドタイムが設けられていても、ソフト遮断動作中のスイッチングデバイスの遮断が完了する前に、もう一方のスイッチングデバイスがターンオンし、高電位電源端子と低電位電源端子との間が短絡状態（アーム短絡）となり、高電位側スイッチングデバイスおよび低電位側スイッチングデバイスに過大な貫通電流が流れる可能性があった。
　本発明は上記のような問題を解決するためになされたものであり、保護回路のソフト遮断機能が動作している場合であっても、アーム短絡を確実に防止できるデッドタイム生成回路を備えた半導体装置を提供することを目的とする。
　本発明に係る半導体装置は、第１の電位と前記第１の電位よりも低い第２の電位との間に直列に接続され、相補的に動作する第１および第２のスイッチングデバイスと、前記第１のスイッチングデバイスの駆動制御を行う第１のゲート駆動回路と、前記第２のスイッチングデバイスの駆動制御を行う第２のゲート駆動回路と、前記第１のスイッチングデバイスがターンオフ動作中であるか否かを検出して、第１のステータス信号として出力する機能を有すると共に、前記第１および第２のスイッチングデバイスのオン、オフ動作のデッドタイムを生成する機能を有する第１のステータス検出回路と、前記第２のスイッチングデバイスがターンオフ動作中であるか否かを検出して、第２のステータス信号として出力する機能を有すると共に、前記第１および第２のスイッチングデバイスのオン、オフ動作のデッドタイムを生成する機能を有する第２のステータス検出回路と、前記第１および第２のスイッチングデバイスにそれぞれオン、オフを指令する第１および第２のオン・オフ指令信号と、前記第１のオン・オフ指令信号と、前記第２のステータス信号とが入力され、前記第２のステータス信号が前記第２のスイッチングデバイスがターンオフ動作中ではないことを示す場合のみ前記第１のオン・オフ指令信号を前記第１のスイッチングデバイスをオンさせる信号として出力する第１の論理回路と、前記第２のオン・オフ指令信号と、前記第１のステータス信号とが入力され、前記第１のステータス信号が前記第２のスイッチングデバイスがターンオフ動作中ではないことを示す場合のみ前記第２のオン・オフ指令信号を前記第２のスイッチングデバイスをオンさせる信号として出力する第２の論理回路と、を備えている。
　本発明に係る半導体装置によれば、アーム短絡を確実に防止できるデッドタイム生成回路を備えた半導体装置を得ることができる。
相補的に動作するスイッチングデバイスの駆動におけるデッドタイムを説明する図である。 デジタル・アイソレータの構成を模式的に示す図である。 相補的に動作するスイッチングデバイスの駆動におけるデッドタイムを説明するタイミングチャートである。 本発明に係る実施の形態１のデッドタイム生成回路を有するハーフブリッジ回路の構成を示す回路図である。 本発明に係る実施の形態１のデッドタイム生成回路を有するハーフブリッジ回路のスイッチング動作を説明するタイミングチャートである。 本発明に係る実施の形態２のデッドタイム生成回路を有するハーフブリッジ回路の構成を示す回路図である。 本発明に係る実施の形態３のデッドタイム生成回路を有する３相インバータの構成を示す図である。 Ｕ相インバータの内部構成を示す回路図である。 本発明に係る実施の形態４の車両の構成を示す概念図である。
　＜はじめに＞
　発明の実施の形態の説明に先立って、相補的に動作するスイッチングデバイスの駆動におけるデッドタイムについて説明する。
　図１は、ハーフブリッジ回路９０の構成を示す回路図である。なお、図１のハーフブリッジ回路を２組並列に接続するとＨブリッジ回路となり、３組並列に接続すると３相インバータとなる。
　図１に示すように、ハーフブリッジ回路９０は、高圧電源Ｖ３に接続され、主電源ラインとなるＰ－Ｎ線間（高電位の主電源線Ｐ（上アーム）と低電位の主電源線Ｎ（下アーム）との間）に、ＭＯＳ（Metal Oxide Semiconductor）トランジスタなどのスイッチングデバイスであるトランジスタＱ１およびＱ２が直列に接続されている。
　トランジスタＱ１は、高圧電源Ｖ３の正電極にドレインが接続されたＮチャネル型のＭＯＳトランジスタであり、トランジスタＱ２は高圧電源Ｖ３の負電極にソースが接続されたＮチャネル型のＭＯＳトランジスタであり、トランジスタＱ１のドレインと、トランジスタＱ２のソースとの接続ノードが出力ノードＰＯ１となっている。
　トランジスタＱ１およびＱ２は電圧制御型のパワーデバイスであり、ゲート電極に印加するゲート電圧でオン、オフを制御する。トランジスタＱ１およびＱ２には、それぞれダイオードＤ１およびＤ２が逆並列に接続され、両者は、誘導性負荷を接続した際のフリーホイール電流を流すフリーホイールダイオードとして機能する。なお、トランジスタＱ１およびＱ２をＭＯＳトランジスタとした場合は、内蔵する寄生ダイオード（ボディダイオード）をフリーホイールダイオードとして使用することもできるため、ダイオードＤ１およびＤ２を設けない場合もある。
　トランジスタＱ１およびＱ２のゲートには、それぞれトランジスタＱ１およびＱ２のスイッチング速度を調整するゲート抵抗Ｒ１およびＲ２が接続されている。そして、ゲート駆動バッファＵ３およびＵ８（ゲート駆動回路）のそれぞれから、ゲート抵抗Ｒ１およびＲ２を介して、ゲート信号Ｓ１１およびＳ２１がトランジスタＱ１およびＱ２のゲートに与えられる。
　高圧電源Ｖ３に接続されるトランジスタＱ１およびＱ２と、それぞれのゲート駆動バッファＵ３およびＵ８は高圧電源Ｖ３を基準とする高圧側にあり、トランジスタＱ１およびＱ２のソースは、それぞれ高圧電源Ｖ３を基準とした基準電位ＨＧＤおよびＬＧＤに接続されているので高圧部と呼称し、低電位側となる低圧部から電気的に絶縁されている。
　低圧部の信号入力端子ＨＧ１およびＬＧ１からそれぞれ入力されるゲートオン・オフ指令信号Ｓ１およびＳ２を高圧部のゲート駆動バッファＵ３およびＵ８に与えるには、絶縁素子として、デジタル・アイソレータＵ２およびＵ７を用いる。すなわち、デジタル・アイソレータＵ２およびＵ７の入力には、それぞれ信号入力端子ＨＧ１およびＬＧ１からゲートオン・オフ指令信号Ｓ１およびＳ２が与えられ、デジタル・アイソレータＵ２およびＵ７を介して、ゲート駆動バッファＵ３およびＵ８の入力に低圧部と絶縁されたゲートオン・オフ指令信号Ｓ１およびＳ２が与えられる。
　デジタル・アイソレータは、磁気カプラの一種に分類され、フォトカプラと同様の絶縁機能を実現し、磁気的結合を利用してアイソレーションを行う。なお、以下の説明では、絶縁素子としてデジタル・アイソレータを用いる例について説明するが、本発明においては低圧部と高圧部との電気的な絶縁にはフォトカプラを用いても良く、絶縁素子は磁気カプラ（デジタル・アイソレータを含む）に限定されるものではない。
　デジタル・アイソレータは、半導体製造工程で作成したマイクロコイルが絶縁体を挟んで対向する一対の磁気コイルによって信号を伝達する。
　図２には、デジタル・アイソレータの構成の一例を模式的に示している。図２に示すように、デジタル・アイソレータは、対向して配置された１次側コイルＴＲ１および２次側コイルＴＲ２と、１次側コイルＴＲ１に接続されたドライバ回路ＤＲと、２次側コイルＴＲ２に接続されたレシーバ回路ＲＶとを備えている。なお、１次側コイルＴＲ１と２次側コイルＴＲ２との間の絶縁体は省略している。
　信号（デジタル信号）伝達は、入力されたデジタル信号の立ち上がり、または立ち下りエッジをドライバ回路ＤＲで検出してパルス信号とし、１次側コイルＴＲ１と２次側コイルＴＲ２との磁気的結合を介して２次側コイルＴＲ２に伝達する。レシーバ回路ＲＶでは受信したパルス信号に従ってデジタル信号の立ち上がり、または立ち下りエッジを復元する。なお、デジタル・アイソレータの構成は上記に限定されるものではなく、また、ドライバ回路およびレシーバ回路の構成および機能も上記に限定されるものではない。
　図３は、ハーフブリッジ回路９０のスイッチング動作を説明するタイミングチャートである。一般にスイッチングデバイスはオフ状態からオン状態に切り替わるターンオンに要する時間（ターンオン時間ｔｏｎ）より、オン状態からオフ状態に切り替わるターンオフに要する時間（ターンオフ時間ｔｏｆｆ）の方が長く、ゲート抵抗Ｒ１およびＲ２の抵抗値が大きくなるとターンオン時間ｔｏｎおよびターンオフ時間ｔｏｆｆが増加する。また、トランジスタＱ１およびＱ２の電気的特性のばらつき、およびジャンクション温度等の動作条件によっても、ターンオン時間ｔｏｎおよびターンオフ時間ｔｏｆｆが増減する。
　パルス幅変調（ＰＷＭ）等によりハーフブリッジ回路の出力電圧を制御する場合、トランジスタＱ１とトランジスタＱ２とを交互に（相補的に）オンさせるが、トランジスタＱ１およびＱ２のオン、オフ状態が同時に切り替わった場合は、トランジスタＱ１およびＱ２の両方が同時にオンすることで、アーム短絡が生じる。
　アーム短絡を防止するため、図３に示すように、ゲートオン・オフ指令信号Ｓ１およびＳ２のうち、一方のゲートオン・オフ指令信号がオフしてから一定の時間（デッドタイム）が経過するまで、もう一方のゲートオン・オフ指令信号がオンにならないようにゲートオン・オフ指令信号Ｓ１およびＳ２のタイミングが制御されている。
　一般的に、デッドタイムは電力機器の設計および開発時に、スイッチングデバイスの特性のばらつきと全動作条件を考慮したワーストケースに基づいて設定される。デッドタイムは、インバータの出力電圧波形および出力電流波形に影響を及ぼすため、短いほど好ましい。すなわち、インバータはパルス幅変調により交流の電圧および電流を出力するが、出力電圧の増減は、パルス幅変調のオンとオフ時間の比率の増減により設定される。従って、デッドタイムがパルス幅変調の周期に対して無視できない大きさになると、スイッチングデバイスのオフ時間が増加し、出力電圧が低下することとなる。
　図３に示すように、デジタル・アイソレータＵ２およびゲート駆動バッファＵ３における伝達遅延時間をｄ１、トランジスタＱ１にゲート信号Ｓ１１が与えられてドレイン電圧Ｑ１ＶＤが立ち下がり始め、ドレイン電流Ｑ１ＩＤが立ち上がり始めるまでのターンオン遅れ時間をｔｄｏｎ、デジタル・アイソレータＵ７およびゲート駆動バッファＵ８における伝達遅延時間をｄ２、トランジスタＱ２のゲート信号Ｓ２１が立ち下がり始めてからドレイン電流Ｑ２ＩＤが立ち下がるまでのトランジスタＱ２のターンオフ時間をｔｏｆｆとした場合、トランジスタＱ２がターンオフし、トランジスタＱ１がターンオンするときに必要な最小デッドタイムは（ｄ２＋ｔｏｆｆ）－（ｄ１＋ｔｄｏｎ）で与えられる。
　しかし、トランジスタＱ１およびＱ２の電気特性のばらつきおよび動作条件により、ターンオフ時間ｔｏｆｆおよびターンオン遅れ時間ｔｄｏｎが増減するため、図３に示すようにデッドタイムｄＴは最小デッドタイムより大きく設定されており、その結果、トランジスタＱ１およびＱ２の両方がオフ状態となる実際のデッドタイムｄＴ１が存在することとなる。
　ＰＷＭ制御を行う場合、そのキャリアの１周期に対し、実際のデッドタイムｄＴ１が占める割合が大きくなると、出力電圧の低下および出力電圧波形、出力電流波形が理想値から外れるため、デッドタイムの補償等の補正処理を、ゲートオン・オフ指令信号を生成する図示されないマイクロコントローラまたはＤＳＰ（Digital Signal Processor）上のソフトウェアで行う必要がある。
　一般的に、デッドタイムは電力機器の設計および開発時に決定され、固定値に設定されるが、電力機器の量産時に、開発時に想定した以上にスイッチングデバイスの電気的特性のばらつきが大きくなると、デッドタイムが不足しアーム短絡が発生する可能性が生じる。
　＜実施の形態１＞
　　＜装置構成＞
　図４は、本発明に係るデッドタイム生成回路を有するハーフブリッジ回路１００の構成を示す回路図である。なお、なお、図４においては、図１を用いて説明したハーフブリッジ回路９０と同一の構成については同一の符号を付し、重複する説明は省略する。
　図４に示すように、ハーフブリッジ回路１００は、高圧電源Ｖ３に接続され、主電源ラインとなるＰ－Ｎ線間に直列に接続されたトランジスタＱ１およびＱ２を有している。
　高圧電源Ｖ３に接続されるトランジスタＱ１およびＱ２と、それぞれのゲート駆動バッファＵ３およびＵ８（ゲート駆動回路）は高圧電源Ｖ３を基準とする高圧側にあり、トランジスタＱ１およびＱ２のソースは、高圧電源Ｖ３を基準とした基準電位ＨＧＤに接続されているので高圧部と呼称し、低電圧電源で動作する低圧部から電気的に絶縁されている。なお、高圧部のうち、トランジスタＱ１、ダイオードＤ１、ゲート駆動バッファＵ３およびゲート抵抗Ｒ１を上側デバイスと総称し、トランジスタＱ２、ダイオードＤ２、ゲート駆動バッファＵ８およびゲート抵抗Ｒ２を下側デバイスと総称する。
　低圧部の信号入力端子ＨＧ１およびＬＧ１からそれぞれ入力されるゲートオン・オフ指令信号Ｓ１およびＳ２は、それぞれ論理回路Ｕ１およびＵ６を介した後、デジタル・アイソレータＵ２およびＵ７を用いて高圧部のゲート駆動バッファＵ３およびＵ８に与えられる。
　ハーフブリッジ回路１００の高圧部は、コンパレータＵ５、インバータＵ１１、論理回路Ｕ１２および参照電源Ｖ１で構成される上側ステータス検出回路ＳＴＨと、コンパレータＵ１０、インバータＵ１４、論理回路Ｕ１５および参照電源Ｖ２で構成される下側ステータス検出回路ＳＴＬと、保護回路ＰＣＨおよびＰＣＬと、論理回路Ｕ１３およびＵ１６を備えている。
　上側ステータス検出回路ＳＴＨは、トランジスタＱ１がターンオフ動作中であることを示すステータス信号Ｓ１３を出力する回路であり、コンパレータＵ５は、トランジスタＱ１のゲートに非反転入力（＋）が接続され、参照電源Ｖ１の正極に反転入力（－）が接続され、出力が論理回路Ｕ１２の入力に接続されている。なお、参照電源Ｖ１の負極は基準電位ＨＧＤに接続されている。
　インバータＵ１１の入力は、ゲート駆動バッファＵ３の入力に共通に接続され、デジタル・アイソレータＵ２の出力を受けて反転させ、反転ゲート駆動信号Ｓ１２を出力する。
　反転ゲート駆動信号Ｓ１２は、論理回路Ｕ１２のもう１つの入力に入力され、コンパレータＵ５の出力とのＡＮＤ演算を行い、ステータス信号Ｓ１３を出力する。
　保護回路ＰＣＨは、負荷短絡等によるトランジスタＱ１の過大な出力電流、トランジスタＱ１の過熱およびゲート駆動回路の電源電圧低下等の異常を検出する機能を有し、異常の有無をエラー信号Ｓ１４で示すと共に、異常を検出した場合にはトランジスタＱ１をソフト遮断させるソフト遮断機能を有している。
　ここで、ソフト遮断とは、ゲート駆動バッファＵ３によるトランジスタＱ１のターンオフよりも遅いスイッチング速度でトランジスタＱ１をターンオフさせる動作であり、ソフト遮断を行うことでトランジスタＱ１を安全にターンオフさせることができる。
　なお、保護回路ＰＣＨの機能および構成は周知技術の範囲に含まれ、本発明との関係が薄いので詳細な説明は割愛し、トランジスタＱ１との具体的な接続も省略する。
　論理回路Ｕ１３には、ステータス信号Ｓ１３およびエラー信号Ｓ１４が入力され、ＮＯＲ演算を行って両信号を合成し、その出力をデジタル・アイソレータＵ４に入力する。デジタル・アイソレータＵ４は、高圧部の信号を低圧部に伝達する絶縁素子であり、デジタル・アイソレータＵ４からはステータス信号Ｓ１５が出力される。
　絶縁素子を用いることで、高圧部の信号を低圧部に伝達すること、および低圧部の信号を高圧部に伝達することが容易となる。
　下側ステータス検出回路ＳＴＬは、トランジスタＱ２がターンオフ動作中であることを示すステータス信号Ｓ２３を出力する回路であり、コンパレータＵ１０は、トランジスタＱ２のゲートに非反転入力（＋）が接続され、参照電源Ｖ２の正極に反転入力（－）が接続され、出力が論理回路Ｕ１５の入力に接続されている。なお、参照電源Ｖ２の負極は基準電位ＬＧＤに接続されている。
　インバータＵ１４の入力は、ゲート駆動バッファＵ８の入力に共通に接続され、デジタル・アイソレータＵ７の出力を受けて反転させ、反転ゲート駆動信号Ｓ２２を出力する。
　反転ゲート駆動信号Ｓ２２は、論理回路Ｕ１５のもう１つの入力に入力され、コンパレータＵ１０の出力とのＡＮＤ演算を行い、ステータス信号Ｓ２３を出力する。
　保護回路ＰＣＬは、負荷短絡等によるトランジスタＱ２の過大な出力電流、トランジスタＱ２の過熱およびゲート駆動回路の電源電圧低下等の異常を検出する機能を有し、異常の有無をエラー信号Ｓ２４で示すと共に、異常を検出した場合にはトランジスタＱ２をソフト遮断させる機能を有している。ここで、ソフト遮断とは、ゲート駆動バッファＵ８によるトランジスタＱ２のターンオフよりも遅いスイッチング速度でトランジスタＱ２をターンオフさせる動作であり、ソフト遮断を行うことでトランジスタＱ２を安全にターンオフさせることができる。
　なお、保護回路ＰＣＬの機能および構成は周知技術の範囲に含まれ、本発明との関係が薄いので詳細な説明は割愛し、トランジスタＱ２との具体的な接続も省略する。
　論理回路Ｕ１６には、ステータス信号Ｓ２３およびエラー信号Ｓ２４が入力され、ＮＯＲ演算を行って両信号を合成し、その出力をデジタル・アイソレータＵ９に入力する。デジタル・アイソレータＵ９は、高圧部の信号を低圧部に伝達する絶縁素子であり、デジタル・アイソレータＵ９からはステータス信号Ｓ２５が出力される。
　絶縁素子を用いることで、高圧部の信号を低圧部に伝達すること、および低圧部の信号を高圧部に伝達することが容易となる。
　ハーフブリッジ回路１００の低圧部の論理回路Ｕ１は、ゲートオン・オフ指令信号Ｓ１がトランジスタＱ１のオンを指令し、かつ、ステータス信号Ｓ２５がトランジスタＱ２がオフ状態にあることを示す場合のみ、すなわちトランジスタＱ２がオン状態でもなくターンオフ動作中でもない場合にトランジスタＱ１をオンさせるゲート駆動出力指令信号Ｓ１０を出力する。
　ハーフブリッジ回路１００の低圧部の論理回路Ｕ６は、ゲートオン・オフ指令信号Ｓ２がトランジスタＱ２のオンを指令し、かつ、ステータス信号Ｓ１５がトランジスタＱ１がオフ状態にあることを示す場合のみ、すなわちトランジスタＱ１がオン状態でもなくターンオフ動作中でもない場合にトランジスタＱ２をオンさせるゲート駆動出力指令信号Ｓ２０を出力する。
　また、デジタル・アイソレータＵ４の出力には抵抗Ｒ３とキャパシタＣ１とで構成されるローパスフィルタが接続されている。なお、キャパシタＣ１は、抵抗Ｒ３のエラー信号出力端子ＦＯ１側の端部と低圧部の基準電位ＧＤとの間に接続されている。
　このローパスフィルタは、保護回路ＰＣＨが出力するエラー信号Ｓ１４とステータス検出回路ＳＴＨが出力するステータス信号Ｓ１３とを分離し、エラー信号Ｓ１４のみをエラー信号出力端子ＦＯ１から出力する。すなわち、一般的なターンオフ動作期間は数１００ｎｓｅｃ～数μｓｓｅｃであるのに対し、保護回路ＰＣＨが出力するエラー信号Ｓ２４のパルス幅は数１０μｓｅｃから数１０ｍｓｅｃであるので、ターンオフ動作期間でパルス幅が規定されるステータス信号Ｓ１３とエラー信号Ｓ１４とではパルス幅が異なり、ローパスフィルタにより容易に分離できる。
　また、デジタル・アイソレータＵ９の出力には抵抗Ｒ４とキャパシタＣ２とで構成されるローパスフィルタが接続されている。なお、キャパシタＣ２は、抵抗Ｒ４のエラー信号出力端子ＦＯ１側の端部と低圧部の基準電位ＧＤとの間に接続されている。
　このローパスフィルタは、保護回路ＰＣＬが出力するエラー信号Ｓ２４とステータス検出回路ＳＴＬが出力するステータス信号Ｓ２３とを分離し、エラー信号Ｓ２４のみをエラー信号出力端子ＦＯ２から出力する。すなわち、一般的なターンオフ動作期間は数１００ｎｓｅｃ～数μｓｓｅｃであるのに対し、保護回路ＰＣＬが出力するエラー信号Ｓ２４のパルス幅は数１０μｓｅｃから数１０ｍｓｅｃであるので、ターンオフ動作期間でパルス幅が規定されるステータス信号Ｓ２３とエラー信号Ｓ２４とではパルス幅が異なり、ローパスフィルタにより容易に分離できる。
　　＜動作＞
　次に、図４を参照しつつ、図５に示すタイミングチャートを用いてハーフブリッジ回路１００のスイッチング動作を説明する。なお、図５においては、トランジスタＱ２がターンオフし、トランジスタＱ１がターンオンする際の各タイミングが示されている。また、図４に示したハーフブリッジ回路１００においては、各論理回路における伝達遅延時間は各絶縁素子における伝達遅延時間よりも短く、無視できるので、図５に示すタイミングチャートでは各絶縁素子での伝達遅延時間のみを考慮した結果を示している。
　図５に示されるように、ゲートオン・オフ指令信号Ｓ１およびＳ２は、デッドタイムＡｄＴが付加されて生成されている。なお、ゲートオン・オフ指令信号Ｓ１およびＳ２は、図４において図示されないマイクロコントローラまたはＤＳＰで生成されてハーフブリッジ回路１００に入力される。
　デッドタイムＡｄＴは、図４における論理回路Ｕ１、デジタル・アイソレータＵ２、インバータＵ１１、論理回路Ｕ１２およびＵ１３、デジタル・アイソレータＵ２を通る経路の伝達遅延時間、および論理回路Ｕ６、デジタル・アイソレータＵ７、インバータＵ１４、論理回路Ｕ１５およびＵ１６、デジタル・アイソレータＵ９を通る経路の伝達遅延時間よりも長く設定される。
　図５に示されるように、ゲートオン・オフ指令信号Ｓ２がトランジスタＱ２のオフを指令する低電位状態（Ｌｏ）になると、ゲートオン・オフ指令信号Ｓ１の電位状態に関わらず、論理回路Ｕ６が出力するゲート駆動出力指令信号Ｓ２０がトランジスタＱ２のオフを指令するＬｏとなり、トランジスタＱ２がターンオフする。
　下側ステータス検出回路ＳＴＬは、トランジスタＱ２のゲート電圧と参照電源Ｖ２の参照電圧Ｖ２（トランジスタＱ２のしきい値電圧と同等）とをコンパレータＵ１０で比較し、比較結果を論理回路Ｕ１５に入力して、論理回路Ｕ１５で、インバータＵ１４が出力する反転ゲート駆動信号Ｓ２２とのＡＮＤ演算を行う。なお、反転ゲート駆動信号Ｓ２２は、デジタル・アイソレータＵ７での伝達遅延時間ｄ２分だけ遅れて出力される。
　論理回路Ｕ１５では、反転ゲート駆動信号Ｓ２２がＨｉで、トランジスタＱ２のゲート電圧が参照電圧より高いことが満たされる期間をターンオフ動作中とし、ステータス信号Ｓ２３を高電位状態（Ｈｉ）として出力する。トランジスタＱ２がターンオフ動作中ではない場合は、ステータス信号Ｓ２３をＬｏとする。
　ステータス信号Ｓ２３はエラー信号Ｓ２４と論理回路Ｕ１６に入力され、ＮＯＲ演算により、ステータス信号Ｓ２３がＨｉの場合は、出力をＬｏとする。従って、ステータス信号Ｓ２３がＨｉの場合は、ステータス信号Ｓ２３が反転したステータス信号Ｓ２５が、デジタル・アイソレータＵ９での伝達遅延時間ｄ４分だけ遅れて出力される。ステータス信号Ｓ２５は、論理回路Ｕ１に入力され、また、抵抗Ｒ４とキャパシタＣ２とで構成されるローパスフィルタにも入力されて、ステータス信号Ｓ２３が分離され、エラー信号Ｓ２４のみがエラー信号出力端子ＦＯ２から出力される。
　図５に示されるように、ゲートオン・オフ指令信号Ｓ１は、ゲートオン・オフ指令信号Ｓ２の立ち下がりよりデッドタイムＡｄＴ分遅れてＨｉとなるが、既にトランジスタＱ２はターンオフ動作中（Ｌｏ）になっているため、論理回路Ｕ１でのＡＮＤ演算の結果、論理回路Ｕ１が出力するゲート駆動出力指令信号Ｓ１０は、トランジスタＱ１にオフを指令するＬｏを維持する。
　ゲート信号Ｓ２１がしきい値電圧（参照電源Ｖ２と同等２）未満となることでトランジスタＱ２がターンオフし、論理回路Ｕ１５が出力するステータス信号Ｓ２３が反転してＬｏとなり、デジタル・アイソレータＵ９が出力するステータス信号Ｓ２５も反転してＨｉとなる。
　その結果、論理回路Ｕ１が出力するゲート駆動出力指令信号Ｓ１０は、トランジスタＱ１にオンを指令するＨｉに反転し、トランジスタＱ１がターンオンする。
　上側ステータス検出回路ＳＴＨは、トランジスタＱ１のゲート電圧と参照電源Ｖ１の参照電圧Ｖ１（トランジスタＱ１のしきい値電圧と同等）とをコンパレータＵ５で比較し、比較結果を論理回路Ｕ１２に入力して、論理回路Ｕ１２で、インバータＵ１１が出力する反転ゲート駆動信号Ｓ１２とのＡＮＤ演算を行う。なお、反転ゲート駆動信号Ｓ１２は、デジタル・アイソレータＵ２での伝達遅延時間ｄ１分だけ遅れて出力される。
　なお、図５では、トランジスタＱ１がターンオフするタイミングは示していないので、トランジスタＱ１がターンオフ動作中であることを示すステータス信号Ｓ１３はＬｏを維持し、ステータス信号Ｓ１５はＨｉを維持する。なお、ステータス信号Ｓ１３はＬｏを維持するが、ゲート信号Ｓ１１がしきい値電圧（参照電源Ｖ１と同等）以上となることでトランジスタＱ１はオン状態となり、ステータス信号Ｓ１５はトランジスタＱ１がオン状態となった後、デジタル・アイソレータＵ４での伝達遅延時間ｄ３分だけ遅れてトランジスタＱ１のオン状態を示すこととなる。
　以上説明したように、外部から与えられるゲートオン・オフ指令信号Ｓ１およびＳ２には既定のデッドタイムＡｄＴを付加すれば良く、論理回路Ｕ１が出力するゲート駆動出力指令信号Ｓ１０と論理回路Ｕ６が出力するゲート駆動出力指令信号Ｓ２０のオンとオフの切り替わりによって生成されたデッドタイムＰｄＴが、実際のデッドタイムとなる。
　従来の技術では、保護回路のソフト遮断機能によりゲート抵抗Ｒ１およびＲ２の抵抗値を変更し、トランジスタＱ１およびＱ２のターンオン、ターンオフ時間が変わると、ゲートオン・オフ指令信号Ｓ１およびＳ２に付加するデッドタイムをその都度調整する必要があった。しかし、実施の形態１のハーフブリッジ回路１００では、実際のデッドタイムＰｄＴがトランジスタＱ１およびＱ２のターンオン、ターンオフ時間の増減に応じて伸縮するため、ゲートオン・オフ指令信号Ｓ１およびＳ２に付加するデッドタイムの調整が不要となる。
　その理由は、上側ステータス検出回路ＳＴＨおよび下側ステータス検出回路ＳＴＬを備え、それぞれトランジスタＱ１およびＱ２のゲート電圧に基づいて、トランジスタＱ１およびＱ２がターンオフ動作中であるか否かを判定し、判定条件として、ゲート駆動出力指令信号Ｓ１０およびＳ２０の反転ゲート駆動信号と、トランジスタＱ１およびＱ２のゲート電圧を用いるためである。保護回路のソフト遮断機能によりゲート抵抗Ｒ１およびＲ２の抵抗値が変わり、トランジスタＱ１およびＱ２のターンオン、ターンオフ時間が変わった場合には、それに応じてターンオフ動作中を示すステータス信号Ｓ１５およびＳ２５の期間が伸縮し、ステータス信号Ｓ１５およびＳ２５に基づいて生成されるゲート駆動出力指令信号Ｓ１０およびＳ２０が自動的に変更されるためである。
　このため、ゲートオン・オフ指令信号Ｓ１およびＳ２に基づいてトランジスタＱ１およびＱ２のオン、オフが切り替わる直前に、保護回路によるソフト遮断機能が働き、トランジスタＱ１およびＱ２のターンオフ時間が増加した場合でも、実際のデッドタイムが伸長しアーム短絡を防止することができる。
　上述したように、上側ステータス検出回路ＳＴＨおよび下側ステータス検出回路ＳＴＬは、実際のデッドタイムＰｄＴを生成するので、デッドタイム生成回路と呼称することができる。
　ここで、参照電源Ｖ１の参照電圧Ｖ１（トランジスタＱ１のしきい値電圧と同等）および参照電源Ｖ２の参照電圧Ｖ２（トランジスタＱ２のしきい値電圧と同等）は、トランジスタＱ１およびＱ２がターンオフする際に、その出力電流が十分に減衰した時点のゲート電圧以下に設定することで、生成される実際のデッドタイムＰｄＴの幅を最小化できる。また、参照電圧Ｖ１およびＶ２の電圧を低くすると、生成される実際のデッドタイムＰｄＴが伸長し、参照電圧Ｖ１およびＶ２の電圧を高くすると、生成される実際のデッドタイムＰｄＴが縮小するので、参照電圧Ｖ１およびＶ２の変更によるデッドタイムの微調整が可能となる。
　参照電圧Ｖ１およびＶ２の構成としては、例えば固定電圧源の電圧を可変抵抗で分圧する構成および可変電圧源とする構成が挙げられ、前者の場合は、内蔵する基準電圧源の電圧を分圧する可変抵抗を調整することで出力電圧を調整し、後者の場合は、内蔵する基準電圧源にＤＡコンバータを用い、ＤＡコンバータに入力するデジタル信号を調整することでＤＡコンバータの出力電圧を調整する。
　また、従来は、ステータス信号を高圧部から低圧部に伝送するための独立した絶縁素子（例えばフォトカプラ）を設ける必要があるが、本実施の形態ではデジタル・アイソレータＵ４およびＵ９を、保護回路ＰＣＨおよびＰＣＬからのエラー信号Ｓ１４およびＳ２４の伝達用絶縁素子と共用するので、ハーフブリッジ回路１００の小型化と低コスト化を実現することができる。
　また、フォトカプラの伝達遅延時間は数μｓｅｃから数十μｓｅｃであるのに対し、デジタル・アイソレータの伝達遅延時間は数十ｎｓｅｃであるので、信号の伝達遅延を低減できる。
　＜実施の形態２＞
　　＜装置構成＞
　図６は、本発明に係るデッドタイム生成回路を有するハーフブリッジ回路２００の構成を示す回路図である。なお、なお、図６においては、図４を用いて説明した実施の形態１のハーフブリッジ回路１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図６に示すハーフブリッジ回路２００においては、上側ステータス検出回路ＳＴＨおよび下側ステータス検出回路ＳＴＬを、それぞれコンパレータＵ５およびＵ１０のみで構成している。
　すなわち、コンパレータＵ５は、トランジスタＱ１のゲートに非反転入力（＋）が接続され、ゲート駆動バッファＵ３の出力に反転入力（－）が接続され、出力が論理回路Ｕ１３の入力に接続されている。論理回路Ｕ１３のもう１つの入力には保護回路ＰＣＨから出力されるエラー信号Ｓ１４が入力される。
　コンパレータＵ１０は、トランジスタＱ２のゲートに非反転入力（＋）が接続され、ゲート駆動バッファＵ８の出力に反転入力（－）が接続され、出力が論理回路Ｕ１６の入力に接続されている。論理回路Ｕ１６のもう１つの入力には保護回路ＰＣＬから出力されるエラー信号Ｓ２４が入力される。
　　＜動作＞
　ハーフブリッジ回路２００のスイッチング動作は、図５を用いて説明したハーフブリッジ回路１００のスイッチング動作と基本的には同じであるが、コンパレータＵ５およびＵ１０がステータス信号を出力する。すなわち、トランジスタＱ１およびＱ２のターンオフ期間中は、トランジスタＱ１およびＱ２のゲート電荷を、それぞれゲート抵抗Ｒ１およびＲ２を介してゲート駆動バッファＵ３およびＵ８が放電させる。そのため、ターンオフ期間中のトランジスタＱ１およびＱ２に接続されるゲート抵抗（Ｒ１またはＲ２）で大きな電圧降下が生じる。コンパレータＵ５およびＵ１０は、その電圧降下を検出し、トランジスタＱ１およびＱ２がターンオフ期間中であるか否かのステータス信号を出力する。
　なお、ゲート駆動バッファＵ３およびＵ８は、何れも電源電位と基準電位との間に直列に接続されたスイッチングデバイスで構成されるインバータを含み、トランジスタＱ１およびＱ２をターンオフさせる場合には、当該インバータの電源電位側のトランジスタをオフして、基準電位側のトランジスタをオンして、トランジスタＱ１およびＱ２のゲート電荷を放電させることで、トランジスタＱ１およびＱ２をターンオフさせる。
　コンパレータＵ５およびＵ１０は、ゲート抵抗Ｒ１およびＲ２の両端で大きな電位差が生じている場合のみＨｉとなるステータス信号を出力するので、その波形は図５に示したステータス信号Ｓ１３およびＳ２３と同様の波形となる。なお、トランジスタＱ１およびＱ２のオン中およびオフ中にゲート抵抗Ｒ１およびＲ２の両端で生じる電位差は小さいので検出されない。
　なお、上側ステータス検出回路ＳＴＨおよび下側ステータス検出回路ＳＴＬは、実施の形態１と同様に実際のデッドタイムＰｄＴ（図５）を生成するので、デッドタイム生成回路と呼称することができる。
　以上説明した実施の形態２のハーフブリッジ回路２００によれば、実施の形態１のハーフブリッジ回路１００における効果に加え、上側ステータス検出回路ＳＴＨおよび下側ステータス検出回路ＳＴＬを、それぞれコンパレータＵ５およびＵ１０のみで構成することで、回路規模のさらなる縮小とさらなる低コスト化を実現できる。
　＜実施の形態３＞
　以上説明した実施の形態１および２においては、ハーフブリッジ回路にデッドタイム生成回路を内蔵した例を示したが、ハーフブリッジ回路を２組並列に接続するとＨブリッジ回路となり、３組並列に接続すると３相インバータとなる。図７は、実施の形態３に係るデッドタイム生成回路を内蔵した３相インバータ３００の構成を示す図である。
　図７に示す３相インバータ３００は、高圧電源Ｖ３に接続され、主電源ラインとなるＰ－Ｎ線間に並列に接続されたＵ相インバータＵＩＶ、Ｖ相インバータＶＩＶおよびＷ相インバータＷＩＶを備えている。また、Ｐ－Ｎ線間には平滑キャパシタＣ３が接続されている。なお、Ｕ相インバータＵＩＶ、Ｖ相インバータＶＩＶおよびＷ相インバータＷＩＶを含む部分を狭義の意味でインバータ部ＩＶＣと呼称する。
　Ｕ相インバータＵＩＶは、Ｐ－Ｎ線間に直列に接続されたトランジスタＱ１およびＱ２と、トランジスタＱ１およびＱ２にそれぞれ逆並列に接続されたダイオードＤ１およびＤ２を有している。トランジスタＱ１およびＱ２のソースは、それぞれ高圧電源Ｖ３を基準とした基準電位ＨＧＤおよびＬＧＤに接続されている。トランジスタＱ１のドレインと、トランジスタＱ２のソースとの接続ノードが出力ノードＰＯＵとなり、外部の３相モータＭＴのＵ相コイルに接続されている。
　Ｖ相インバータＶＩＶは、Ｐ－Ｎ線間に直列に接続されたトランジスタＱ３およびＱ４と、トランジスタＱ３およびＱ４にそれぞれ逆並列に接続されたダイオードＤ３およびＤ４を有している。トランジスタＱ３およびＱ４のソースは、それぞれ高圧電源Ｖ３を基準とした基準電位ＨＧＤおよびＬＧＤに接続されている。トランジスタＱ３のドレインと、トランジスタＱ４のソースとの接続ノードが出力ノードＰＯＶとなり、外部の３相モータＭＴのＶ相コイルに接続されている。
　Ｗ相インバータＷＩＶは、Ｐ－Ｎ線間に直列に接続されたトランジスタＱ５およびＱ６と、トランジスタＱ５およびＱ６にそれぞれ逆並列に接続されたダイオードＤ５およびＤ６を有している。トランジスタＱ５およびＱ６のソースは、それぞれ高圧電源Ｖ３を基準とした基準電位ＨＧＤおよびＬＧＤに接続されている。トランジスタＱ５のドレインと、トランジスタＱ６のソースとの接続ノードが出力ノードＰＯＷとなり、外部の３相モータＭＴのＷ相コイルに接続されている。
　Ｕ相インバータＵＩＶはＵ相ドライバＵＤによって駆動され、Ｕ相ドライバＵＤの出力端子ＵＨＯおよびＵＬＯは、それぞれトランジスタＱ１およびＱ２のゲートに接続されている。そして、Ｕ相ドライバＵＤの入力端子ＵＨＩおよびＵＬＩは、ＰＷＭ信号生成デバイスＰＷＰのＵ相ＰＷＰ信号端子ＵＨＰＯおよびＵＬＰＯにそれぞれ接続されている。
　Ｖ相インバータＶＩＶはＶ相ドライバＶＤによって駆動され、Ｖ相ドライバＶＤの出力端子ＶＨＯおよびＶＬＯは、それぞれトランジスタＱ３およびＱ４のゲートに接続されている。そして、Ｖ相ドライバＶＤの入力端子ＶＨＩおよびＶＬＩは、ＰＷＭ信号生成デバイスＰＷＰのＶ相ＰＷＰ信号端子ＶＨＰＯおよびＶＬＰＯにそれぞれ接続されている。
　Ｗ相インバータＷＩＶはＷ相ドライバＷＤによって駆動され、Ｗ相ドライバＷＤの出力端子ＷＨＯおよびＷＬＯは、それぞれトランジスタＱ３およびＱ４のゲートに接続されている。そして、Ｗ相ドライバＶＤの入力端子ＷＨＩおよびＷＬＩは、ＰＷＭ信号生成デバイスＰＷＰのＷ相ＰＷＰ信号端子ＷＨＰＯおよびＷＬＰＯにそれぞれ接続されている。
　Ｕ相インバータＵＩＶは、例えば、図４に示したハーフブリッジ回路１００のインバータに対応し、Ｕ相ドライバＵＤは、ハーフブリッジ回路１００のインバータ以外の部分に対応する。図８には、Ｕ相インバータＵＩＶの内部構成を示す。なお、図８においては、図４を用いて説明したハーフブリッジ回路１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図８に示すＵ相インバータＵＩＶにおいては、図４に示した低圧部の信号入力端子ＨＧ１およびＬＧ１が、それぞれ入力端子ＵＨＩおよびＵＬＩに対応し、ゲート信号Ｓ１１およびＳ２１が与えられる配線に出力端子ＵＨＯおよびＵＬＯがそれぞれ接続されている。なお、図８ではエラー信号出力端子ＦＯ１およびＦＯ２を示しているが、図７では省略している。なお、Ｖ相ドライバＶＤおよびＷ相ドライバＷＤの内部構造も、Ｕ相ドライバＵＤと同様である。
　以上説明したように、３相インバータ３００は、デッドタイム生成回路を内蔵することで、インバータ部ＩＶＣの各相のインバータのスイッチング速度が異なるような場合でも、各トランジスタのターンオン、ターンオフ時間の増減に応じてデッドタイムが伸縮するため、ＰＷＭ信号生成デバイスＰＷＰから出力されるゲートオン・オフ指令信号に付加するデッドタイムの調整が不要となる。このため、マイクロコントローラ、ＤＳＰ（Digital Signal Processor）等のＰＷＭ信号生成デバイスＰＷＰ上のソフトウェアによるデッドタイム補正処理が不要となり、ソフトウェアの開発などに費やす開発コストが低減する。またＰＷＭ信号生成デバイスＰＷＰの負荷が軽くなることで、より低速で安価なデバイスに置き換えることが可能となり、製造コストの低減が可能となる。
　なお、上記では、Ｕ相ドライバＵＤに、実施の形態１のハーフブリッジ回路１００を適用した例を説明したが、実施の形態２のハーフブリッジ回路２００を適用しても良いことは言うまでもない。
　＜実施の形態４＞
　図９は、デッドタイム生成回路を内蔵した３相インバータ３００を用いてモータを制御する実施の形態４の車両４００の構成を示す概念図である。
　ハイブリッド車、プラグインハイブリッド車、電気自動車、燃料電池車等の電動車両およびスタータ・ジェネレータ等の回生用モータを備えた内燃機関を駆動源とする自動車は、車両走行のための走行用モータおよび電力回生用モータを備えており、図９は、これらの３相モータＭＴの駆動制御にデッドタイム生成回路を内蔵した３相インバータ３００を使用した構成を示している。
　ハイブリッド自動車、プラグインハイブリッド車、電気自動車、燃料電池自動車およびスタータ・ジェネレータ等を備えた自動車では、出力１ｋＷ以上のモータを備えているが、モータの負荷変動が大きく、力行と回生を交互に繰り返し、また、力行も回生も行わない惰行状態が頻繁に生じる。このような状態ではモータを駆動するインバータは無負荷運転に近く、その出力電流は全く流れないか定格電流の数十分の一から数百分の一程度のわずかな値となる。
　このような惰行状態では、インバータ内のスイッチングデバイスのスイッチング速度が通常の力行、回生時に比べ速くなり、インバータの各部に誘導電流が発生し誤動作を引き起こす可能性がある。
　しかし、３相モータＭＴの駆動制御にデッドタイム生成回路を内蔵した３相インバータ３００を使用することで、ゲートオン・オフ指令信号によりインバータを構成するスイッチングデバイスのオン、オフが切り替わる直前に、誤動作によって保護回路のソフト遮断機能が働き、スイッチングデバイスのターンオフ時間が増加した場合でも、デッドタイムが自動的に伸長しアーム短絡を防止することができる。また、３相インバータ３００は、開発コストおよび製造コストを低減できるので、電動車両および自動車の開発・製造コストの低減が可能となる。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

Claims (9)

  1. 　第１の電位と前記第１の電位よりも低い第２の電位との間に直列に接続され、相補的に動作する第１および第２のスイッチングデバイスと、
    　前記第１のスイッチングデバイスの駆動制御を行う第１のゲート駆動回路と、
    　前記第２のスイッチングデバイスの駆動制御を行う第２のゲート駆動回路と、
    　前記第１のスイッチングデバイスがターンオフ動作中であるか否かを検出して、第１のステータス信号として出力する機能を有すると共に、前記第１および第２のスイッチングデバイスのオン、オフ動作のデッドタイムを生成する機能を有する第１のステータス検出回路と、
    　前記第２のスイッチングデバイスがターンオフ動作中であるか否かを検出して、第２のステータス信号として出力する機能を有すると共に、前記第１および第２のスイッチングデバイスのオン、オフ動作のデッドタイムを生成する機能を有する第２のステータス検出回路と、
    　前記第１および第２のスイッチングデバイスにそれぞれオン、オフを指令する第１および第２のオン・オフ指令信号と、
    　前記第１のオン・オフ指令信号と、前記第２のステータス信号とが入力され、前記第２のステータス信号が前記第２のスイッチングデバイスがターンオフ動作中ではないことを示す場合のみ前記第１のオン・オフ指令信号を前記第１のスイッチングデバイスをオンさせる信号として出力する第１の論理回路と、
    　前記第２のオン・オフ指令信号と、前記第１のステータス信号とが入力され、前記第１のステータス信号が前記第２のスイッチングデバイスがターンオフ動作中ではないことを示す場合のみ前記第２のオン・オフ指令信号を前記第２のスイッチングデバイスをオンさせる信号として出力する第２の論理回路と、を備える、半導体装置。
  2. 　前記第１のステータス検出回路は、
    　前記第１のスイッチングデバイスのゲート電圧と、予め定めた第１の参照電圧とを比較する第１のコンパレータと、
    　前記第１のオン・オフ指令信号を反転させた第１の反転信号と、前記第１のコンパレータの出力信号とが入力され、前記第１の反転信号が第１のスイッチングデバイスをオフさせる信号であることと、前記第１のスイッチングデバイスのゲート電圧が前記第１の参照電圧よりも高いこととが満たされる期間を前記第１のスイッチングデバイスがターンオフ動作中とする前記第１のステータス信号を出力する第３の論理回路、とを有し、
    　前記第２のステータス検出回路は、
    　前記第２のスイッチングデバイスのゲート電圧と、予め定めた第２の参照電圧とを比較する第２のコンパレータと、
    　前記第２のオン・オフ指令信号を反転させた第２の反転信号と、前記第２のコンパレータの出力信号とが入力され、前記第２の反転信号が第２のスイッチングデバイスをオフさせる信号であることと、前記第２のスイッチングデバイスのゲート電圧が前記第２の参照電圧よりも高いこととが満たされる期間を前記第２のスイッチングデバイスがターンオフ動作中とする前記第２のステータス信号を出力する第４の論理回路と、を有する、請求項１記載の半導体装置。
  3. 　前記第１のステータス検出回路は、
    　前記第１のスイッチングデバイスのゲートに接続された第１のゲート抵抗の両端の電圧を比較する第１のコンパレータを有し、前記第１のコンパレータは、前記第１のゲート抵抗で電圧降下が生じている期間に、前記第１のスイッチングデバイスがターンオフ動作中とする前記第１のステータス信号を出力し、
    　前記第２のステータス検出回路は、
    　前記第２のスイッチングデバイスのゲートに接続された第２のゲート抵抗の両端の電圧を比較する第２のコンパレータを有し、前記第２のコンパレータは、前記第２のゲート抵抗で電圧降下が生じている期間に、前記第２のスイッチングデバイスがターンオフ動作中とする前記第２のステータス信号を出力する、請求項１記載の半導体装置。
  4. 　前記第１のスイッチングデバイスの異常を検出し、前記第１のスイッチングデバイスが異常であることを示す第１のエラー信号を出力する第１の保護回路と、
    　前記第１のステータス信号と、前記第１のエラー信号とを合成して前記第１のステータス信号として出力する第５の論理回路と、
    　前記第２のスイッチングデバイスの異常を検出し、前記第２のスイッチングデバイスが異常状態であることを示す第２のエラー信号を出力する第２の保護回路ＰＣＨと、
    　前記第２のステータス信号と、前記第２のエラー信号とを合成して前記第２のステータス信号として出力する第６の論理回路と、
    　前記第１のエラー信号が合成された前記第１のステータス信号から、前記第１のエラー信号を分離して出力する第１のフィルタ回路と、
    　前記第２のエラー信号が合成された前記第２のステータス信号から、前記第２のエラー信号を分離して出力する第２のフィルタ回路と、を備える、請求項１記載の半導体装置。
  5. 　前記第１の保護回路は、
    　前記第１のスイッチングデバイスの異常を検出した場合に、前記第１のゲート駆動回路によるターンオフよりも遅いスイッチング速度で前記第１のスイッチングデバイスをターンオフさせるソフト遮断機能を備え、
    　前記第２の保護回路は、
    　前記第２のスイッチングデバイスの異常を検出した場合に、前記第２のゲート駆動回路によるターンオフよりも遅いスイッチング速度で前記第２のスイッチングデバイスをターンオフさせるソフト遮断機能を備える、請求項４記載の半導体装置。
  6. 　前記第１のエラー信号が合成された前記第１のステータス信号は、第１の絶縁素子を介して、前記第１のフィルタ回路に入力され、
    　前記第２のエラー信号が合成された前記第２のステータス信号は、第２の絶縁素子を介して、前記第２のフィルタ回路に入力される、請求項４記載の半導体装置。
  7. 　前記第１および第２の絶縁素子は、磁気的結合によりアイソレーションを行う磁気カプラで構成される、請求項６記載の半導体装置。
  8. 　請求項１記載の半導体装置で構成されるインバータ。
  9. 　請求項８記載のインバータを用いて走行用モータおよび電力回生用モータを制御する自動車。
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