DE112016007541T5

DE112016007541T5 - Halbleitervorrichtung, Inverter und Automobil

Info

Publication number: DE112016007541T5
Application number: DE112016007541.3T
Authority: DE
Inventors: Kazuaki Hiyama
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2016-12-22
Filing date: 2016-12-22
Publication date: 2019-09-19
Also published as: US10833669B2; CN110168912A; CN110168912B; WO2018116458A1; JPWO2018116458A1; US20200067502A1; JP6615384B2

Abstract

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, die mit einer Totzeit-Erzeugungsschaltung versehen ist, wobei die Halbleitervorrichtung umfasst: erste und zweite Status-Detektionsschaltungen, die jeweils eine Funktion aufweisen, um zu detektieren, ob erste und zweite Schaltvorrichtungen in einer Ausschalt-Operation sind, um erste bzw. zweite Statussignale abzugeben, und jeweils eine Funktion aufweisen, um eine Totzeit einer Ein-Aus-Operation der Entsprechenden der ersten und zweiten Schaltvorrichtungen zu erzeugen; eine erste Logikschaltung, die ein erstes Ein-Aus-Befehlssignal empfängt, das anweist, dass die erste Schaltvorrichtung ein- oder ausgeschaltet wird, und das zweite Statussignal, um ein Signal abzugeben, das erlaubt, dass die erste Schaltvorrichtung eingeschaltet wird, nur wenn die zweite Schaltvorrichtung nicht in einer Ausschalt-Operation ist; und eine zweite Logikschaltung, die das erste Ein-Aus-Befehlssignal empfängt, das anweist, dass die zweite Schaltvorrichtung ein- oder ausgeschaltet wird, und das erste Statussignal, um ein Signal abzugeben, das erlaubt, dass die zweite Schaltvorrichtung eingeschaltet wird, nur wenn die erste Schaltvorrichtung nicht in einer Ausschalt-Operation ist.

Description

Technisches Gebiet
Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, die eine Totzeit-Erzeugungsschaltung enthält, die in Reihe geschaltet ist, um eine Totzeit beim Ansteuern einer Schaltvorrichtung, die komplementär arbeitet, zu erzeugen.
Allgemeiner Stand der Technik
Bei der Ansteuerung (engl. driving control) einer Schaltvorrichtung, die zwischen einen Stromversorgungsanschluss auf hohem Potential und einen Stromversorgungsanschluss auf niedrigem Potential geschaltet ist, um eine Totempfahl-Verbindung zu bilden und komplementär zur arbeiten, ist es herkömmlicherweise erforderlich, ein Problem zu verhindern, dass eine Schaltvorrichtung auf der Seite hohen Potentials, die mit dem Stromversorgungsanschluss auf hohem Potential verbunden ist, und eine Schaltvorrichtung auf der Seite niedrigen Potentials, die mit dem Stromversorgungsanschluss auf niedrigem Potential verbunden ist, zur gleichen Zeit eingeschaltet werden, was einen Kurzschluss zwischen dem Stromversorgungsanschluss auf hohem Potential und dem Stromversorgungsanschluss auf niedrigem Potential verursacht, wodurch bewirkt wird, dass ein übermäßig großer Durchgangsstrom in die Schaltvorrichtung auf der Seite hohen Potentials und die Schaltvorrichtung auf der Seite niedrigen Potentials fließt.
Beispielsweise sind in Patentdokument 1 Überwachungsschaltungen vorgesehen, die jeweilige Ein-Aus-Zustände einer Schaltvorrichtung auf der Seite hohen Potentials und einer Schaltvorrichtung auf der Seite niedrigen Potentials überwachen, um Überwachungssignale in jeweilige Bestimmungsschaltungen einzuspeisen. Dort ist eine Konfiguration offenbart, in der jede der Bestimmungsschaltungen ein Ein-Aus-Signal der Entsprechenden der Schaltvorrichtungen und ein Überwachungssignal der gegenüberliegenden Schaltvorrichtung empfängt, um auf der Basis des Überwachungssignals ein Ein-Aus-Signal an die Entsprechende der Schaltvorrichtungen abzugeben.
Während die im Patentdokument 1 offenbarte Bestimmungsschaltung dafür konfiguriert ist, ein EIN-Signal nicht an eine ihr selbst entsprechende Schaltvorrichtung zu liefern, wenn ein EIN-Signal an eine gegenüberliegende Schaltvorrichtung geliefert wird, enthält eine neueste elektrische Leistungseinrichtung eine Schutzschaltung mit einer Detektionsschaltung, um eine Anomalie wie etwa einen übermäßigen Ausgangsstrom aufgrund eines Kurzschlusses einer Last zu detektieren, und eine Schaltung zur sanften Abschaltung, um eine Schaltvorrichtung sicher auszuschalten, wie in Patentdokument 2 offenbart ist.
Als ein Verfahren zum Durchführen einer sanften Abschaltung wird oft, wie in Patentdokument 2 offenbart ist, ein Verfahren genutzt, um einen Gatewiderstandswert mehr als denjenigen bei einem normalen Ausschalten zu erhöhen.
Dokumente nach dem Stand der Technik
Patentdokumente

Patentdokument 1: offengelegte japanische Patentanmeldung Nr. 03-169273
Patentdokument 2: japanisches Patent Nr. 5801001

Zusammenfassung
Durch die Erfindung zu lösendes Problem
Wenn die Schutzschaltung eine Anomalie detektiert und eine Funktion zur sanften Abschaltung tätig ist, nimmt eine Zeit vom Beginn einer Ausführung der Abschaltung der Schaltvorrichtung mehr zu als eine normale Ausschaltzeit. Wenn die Schutzschaltung betrieben wird, unmittelbar bevor ein Ein-Aus-Zustand der Schaltvorrichtung geschaltet wird, kann, selbst wenn eine geeignete Totzeit vorgesehen ist, folglich ein übermäßiger Durchgangsstrom in der Schaltvorrichtung auf der Seite hohen Potentials und der Schaltvorrichtung auf der Seite niedrigen Potentials aufgrund eines Kurzschlusses (Arm- bzw. Zweig-Kurzschlusses) (engl. arm short) zwischen dem Stromversorgungsanschluss auf hohem Potential und dem Stromversorgungsanschluss auf niedrigem Potential fließen, was durch eine andere Schaltvorrichtung hervorgerufen wird, die, bevor eine Abschaltung der Schaltvorrichtung abgeschlossen ist, während einer Operation zur sanften Abschaltung eingeschaltet wird.
Die vorliegende Erfindung wurde gemacht, um das oben beschriebene Problem zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung vorzusehen, die eine Totzeit-Erzeugungsschaltung enthält, die imstande ist, einen Zweig-Kurzschluss sogar während einer Operation einer Funktion zur sanften Abschaltung einer Schutzschaltung zuverlässig zu verhindern.
Mittel, um das Problem zu lösen
Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst das Folgende: erste und zweite Schaltvorrichtungen, die zwischen ein erstes Potential und ein zweites Potential, das niedriger als das erste Potential ist, in Reihe geschaltet sind, um komplementär zu arbeiten; eine erste Gate-Ansteuerschaltung, die eine Ansteuerung der ersten Schaltvorrichtung durchführt; eine zweite Gate-Ansteuerschaltung, die eine Ansteuerung der zweiten Schaltvorrichtung durchführt; eine erste Status-Detektionsschaltung mit Funktionen, um nicht nur zu detektieren, ob die erste Schaltvorrichtung in einer Ausschalt-Operation ist, um ein Ergebnis der Detektion als ein erstes Statussignal abzugeben, sondern auch eine Totzeit einer Ein-Aus-Operation jeder der ersten und zweiten Schaltvorrichtungen zu erzeugen; eine zweite Status-Detektionsschaltung mit Funktionen, um nicht nur zu detektieren, ob die zweite Schaltvorrichtung in einer Ausschalt-Operation ist, um ein Ergebnis der Detektion als ein zweites Statussignal abzugeben, sondern auch eine Totzeit einer Ein-Aus-Operation jeder der ersten und zweiten Schaltvorrichtungen zu erzeugen; erste und zweite Ein-Aus-Befehlssignale, um die erste bzw. zweite Schaltvorrichtung ein- und auszuschalten; eine erste Logikschaltung, die das erste Ein-Aus-Befehlssignal und das zweite Statussignal empfängt und die das erste Ein-Aus-Befehlssignal als ein Signal abgibt, um die erste Schaltvorrichtung einzuschalten, nur wenn das zweite Statussignal anzeigt, dass die zweite Schaltvorrichtung nicht in einer Ausschalt-Operation ist; und eine zweite Logikschaltung, die das zweite Ein-Aus-Befehlssignal und das erste Statussignal empfängt und die das zweite Ein-Aus-Befehlssignal als ein Signal abgibt, um die zweite Schaltvorrichtung einzuschalten, nur wenn das erste Statussignal anzeigt, dass die erste Schaltvorrichtung nicht in einer Ausschalt-Operation ist.
Effekte der Erfindung
Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ermöglicht, eine Halbleitervorrichtung zu erhalten, die eine Totzeit-Erzeugungsschaltung enthält, die imstande ist, einen Zweig-Kurzschluss zuverlässig zu verhindern.
Figurenliste

1 ist ein Diagramm, das eine Totzeit beim Ansteuern einer Schaltvorrichtung veranschaulicht, die komplementär arbeitet.
2 ist ein Diagramm, das eine Konfiguration eines digitalen Isolators schematisch veranschaulicht.
3 ist ein Zeitsteuerungsdiagramm, das eine Totzeit beim Ansteuern einer Schaltvorrichtung veranschaulicht, die komplementär arbeitet.
4 ist ein Schaltungsdiagramm, das eine Konfiguration einer Halbbrückenschaltung mit einer Totzeit-Erzeugungsschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung veranschaulicht.
5 ist ein Zeitsteuerungsdiagramm, das eine Schaltoperation der Halbbrückenschaltung mit der Totzeit-Erzeugungsschaltung gemäß der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht.
6 ist ein Schaltungsdiagramm, das eine Konfiguration einer Halbbrückenschaltung mit einer Totzeit-Erzeugungsschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung veranschaulicht.
7 ist ein Diagramm, das eine Konfiguration eines Dreiphasen-Inverters mit einer Totzeit-Erzeugungsschaltung gemäß einer dritten Ausführungsform der vorliegenden Erfindung veranschaulicht.
8 ist ein Schaltungsdiagramm, das eine interne Konfiguration eines U-Phase-Inverters veranschaulicht.
9 ist ein konzeptionelles Diagramm, das eine Konfiguration eines Fahrzeugs gemäß einer vierten Ausführungsform der vorliegenden Erfindung veranschaulicht.

Beschreibung von Ausführungsformen
<Einführung>
Vor einer Beschreibung von Ausführungsformen der vorliegenden Erfindung wird eine Totzeit beim Ansteuern einer Schaltvorrichtung, die komplementär arbeitet, beschrieben.
1 ist ein Schaltungsdiagramm, das eine Konfiguration einer Halbbrückenschaltung 90 veranschaulicht. Zwei Sätze der Halbbrückenschaltung von 1 werden parallel verbunden, um eine H-Brückenschaltung zu bilden, und drei Sätze davon werden parallel verbunden, um einen Dreiphasen-Inverter auszubilden.
Wie in 1 veranschaulicht ist, umfasst die Halbbrückenschaltung 90 Transistoren Q1 und Q2, die Schaltvorrichtungen wie etwa Metall-Oxid-Halbleiter-(MOS)-Transistoren sind und zwischen P-N-Drähte (zwischen einem Hauptstromversorgungsdraht P (oberer Arm bzw. Zweig) eines hohen Potentials und einem Hauptstromversorgungsdraht N (unterer Arm bzw. Zweig) eines niedrigen Potentials), die mit einer Hochspannungs-Stromversorgung V3 verbunden sind, um als Hauptstromversorgungsleitungen zu dienen, in Reihe geschaltet sind.
Die Transistor Q1 ist ein MOS-Transistor vom N-Kanaltyp, der an seinem Drain mit einer positiven Elektrode der Hochspannungs-Stromversorgung V3 verbunden ist, und der Transistor Q2 ist ein MOS-Transistor vom N-Kanaltyp, der an seiner Source mit einer negativen Elektrode der Hochspannungs-Stromversorgung V3 verbunden ist. Ein Verbindungsknoten zwischen der Source des Transistors Q1 und dem Drain des Transistors Q2 ist ein Ausgangsknoten PO1.
Die Transistoren Q1 und Q2 sind jeweils eine Leistungsvorrichtung vom Spannungssteuerungstyp und werden durch eine Steuerung unter Verwendung einer an eine Gateelektrode angelegten Gatespannung ein- und ausgeschaltet. Dioden D1 und D2 sind mit den Transistoren Q1 bzw. Q2 antiparallel verbunden. Jede der Dioden dient als eine Freilaufdiode, durch welche ein Freilaufstrom fließt, wenn eine induktive Last verbunden ist. Wenn die Transistoren Q1 und Q2 jeweils ein MOS-Transistor sind, kann eine eingebaute parasitäre Diode (Bodydiode) als Freilaufdiode genutzt werden, und folglich können die Dioden D1 und D2 in einigen Fällen nicht vorgesehen sein.
Die Transistoren Q1 und Q2 sind an ihren Gates mit Gatewiderständen R1 und R2 verbunden, um eine Schaltgeschwindigkeit der Transistoren Q1 bzw. Q2 einzustellen. Gatesignale S11 und S21 werden dann an die Gates der Transistoren Q1 und Q2 von einem Gate-Ansteuerpuffer U3 und U8 (Gate-Ansteuerschaltung) über die Gatewiderstände R1 bzw. R2 gegeben.
Die mit der Hochspannungs-Stromversorgung V3 verbundenen Transistoren Q1 und Q2 und die Gate-Ansteuerpuffer U3 und U8 der entsprechenden Transistoren liegen auf einer Hochspannungsseite in Bezug auf die Hochspannungs-Stromversorgung V3. Die Transistoren Q1 und Q2 sind dann an ihren Sources mit Referenzpotentialen HGD bzw. LGD in Bezug auf die Hochspannungs-Stromversorgung V3 verbunden, so dass sie jeweils als Hochspannungssektion bezeichnet werden und von einer Niederspannungssektion, die auf einer Seite niedrigen Potentials liegt, jeweils elektrisch isoliert sind.
Um Gate-Ein-Aus-Befehlssignale S1 und S2, die von Signaleingangsanschlüssen HG1 und LG1 der Niederspannungssektion empfangen werden, an die Gate-Ansteuerpuffer U3 bzw. U8 der Hochspannungssektion zu liefern, werden digitale Isolatoren U2 und U7 jeweils als isolierendes Element verwendet. Das heißt, Eingänge der digitalen Isolatoren U2 und U7 werden mit den Gate-Ein-Aus-Befehlssignalen S1 und S2 von den Signaleingangsanschlüssen HG1 bzw. LG1 versorgt, und Eingänge der Gate-Ansteuerpuffer U3 und U8 werden mit den von der Niederspannungssektion isolierten Gate-Ein-Aus-Befehlssignalen S1 und S2 über die digitalen Isolatoren U2 bzw. U7 versorgt.
Ein digitaler Isolator wird klassifiziert als ein Typ eines Magnetkopplers und erzielt eine isolierende Funktion ähnlich derjenigen eines Fotokopplers, um eine Isolierung zu vollbringen, indem eine magnetische Kopplung genutzt wird. Während ein Beispiel, in welchem ein digitaler Isolator als ein isolierendes Element verwendet wird, in der folgenden Beschreibung beschrieben wird, kann für eine elektrische Isolierung zwischen der Niederspannungssektion und der Hochspannungssektion in der vorliegenden Erfindung ein Fotokoppler verwendet werden, und das isolierende Element ist nicht auf einen (einen digitalen Isolator enthaltenden) Magnetkoppler beschränkt.
Der digitale Isolator ist dafür konfiguriert, ein Signal unter Verwendung eines Paars Magnetspulen zu übertragen, worin in einem Halbleiter-Herstellungsprozess erzeugte Mikrospulen mit einem dazwischen angeordneten Isolator einander gegenüberliegen.
2 veranschaulicht schematisch ein Beispiel einer Konfiguration des digitalen Isolators. Wie in 2 veranschaulicht ist, enthält der digitale Isolator eine primärseitige Spule TR1 und eine sekundärseitige Spule TR2, die einander gegenüberliegen, eine Treiberschaltung DR, die mit der primärseitigen Spule TR1 verbunden ist, und eine Empfängerschaltung RV, die mit der sekundärseitigen Spule TR2 verbunden ist. Der Isolator zwischen der primärseitigen Spule TR1 und der sekundärseitigen Spule TR2 ist eliminiert.
Eine Übertragung eines Signals (digitalen Signals) wird so durchgeführt, dass die Treiberschaltung DR eine ansteigende Flanke oder eine abfallende Flanke eines digitalen Signals detektiert, das empfangen wird, um es als ein Impulssignal zur sekundärseitigen Spule TR2 unter Verwendung der magnetischen Kopplung zwischen der primärseitigen Spule TR1 und der sekundärseitigen Spule TR2 zu übertragen. Die Empfängerschaltung RV stellt die ansteigende Flanke oder die abfallende Flanke des digitalen Signals gemäß dem empfangenen Impulssignal wieder her. Die Konfiguration des digitalen Isolators ist nicht auf die Obige beschränkt, und die Konfigurationen und Funktionen der Treiberschaltung und der Empfängerschaltung sind ebenfalls nicht auf die Obigen beschränkt.
3 ist ein Zeitsteuerungsdiagramm, das eine Schaltoperation der Halbbrückenschaltung 90 veranschaulicht. Typischerweise ist eine zum Ausschalten erforderliche Zeit (Ausschalt-Zeit taus), um eine Schaltvorrichtung von einem Ein-Zustand in einen Aus-Zustand zu schalten, länger als eine zum Einschalten erforderliche Zeit (Einschalt-Zeit tein), um die Schaltvorrichtung vom Aus-Zustand in den Ein-Zustand zu schalten. Während ein Widerstandswert jedes der Gatewiderstände R1 und R2 zunimmt, nehmen dann die Einschalt-Zeit tein und die Ausschalt-Zeit taus zu. Außerdem nehmen in Abhängigkeit von Variationen von elektrischen Charakteristiken der Transistoren Q1 und Q2 und Betriebsbedingungen wie etwa einer Übergangstemperatur die Einschalt-Zeit tein und die Ausschalt-Zeit taus zu oder ab.
Der Transistor Q1 und der Transistor Q2 werden abwechselnd (komplementär) eingeschaltet, um eine Ausgangsspannung der Halbbrückenschaltung unter Verwendung einer Pulsweitenmodulation (PWM) zu steuern, und, wenn Ein-Aus-Zustände der jeweiligen Transistoren Q1 und Q2 zur gleichen Zeit geschaltet werden, werden die beiden Transistoren Q1 und Q2 zur gleichen Zeit eingeschaltet, was einen Zweig-Kurzschluss verursacht.
Um einen Zweig-Kurzschluss zu verhindern, wird eine Zeitlage bzw. Zeitsteuerung der Gate-Ein-Aus-Befehlssignale S1 und S2 so gesteuert, dass eines der Gate-Ein-Aus-Befehlssignale nicht eingeschaltet wird, bis eine bestimmte Zeit (Totzeit) verstreicht, nachdem das andere der Gate-Ein-Aus-Befehlssignale S1 und S2 ausgeschaltet ist, wie in 3 veranschaulicht ist.
Typischerweise wird eine Totzeit zur Zeit einer Auslegung und einer Entwicklung einer elektrischen Leistungseinrichtung auf der Basis des ungünstigsten Falls unter Berücksichtigung von Variationen in Charakteristiken einer Schaltvorrichtung und gesamten Betriebsbedingungen festgelegt. Die Totzeit beeinflusst eine Ausgangsspannungs-Wellenform des Inverters und eine Ausgangsstrom-Wellenform, so dass eine kürzere Totzeit vorzuziehen ist. Das heißt, ein Inverter gibt AC-Spannung und -Strom unter Verwendung einer Pulsweitenmodulation ab, und eine Zunahme oder Abnahme der Ausgangsspannung wird gemäß einer Zunahme und Abnahme eines Verhältnisses einer Ein-Zeit zur Aus-Zeit der Pulsweitenmodulation festgelegt. Wenn die Totzeit eine Größenordnung wird, die nicht ignoriert werden kann, bezüglich eines Zyklus der Pulsweitenmodulation, nimmt folglich eine Aus-Zeit der Schaltvorrichtung zu und die Ausgangsspannung nimmt ab.
Wie in 3 veranschaulicht ist, ist die minimale Totzeit, die erforderlich ist, wenn der Transistor Q2 ausgeschaltet wird und der Transistor Q1 eingeschaltet wird, durch den folgenden Ausdruck gegeben: $(d 2 + taus) - (d 1 + tdein),$
wobei eine Übertragungs-Verzögerungszeit in jedem des digitalen Isolators U2 und des Gate-Ansteuerpuffers U3 als d1 angegeben ist, eine Einschalt-Verzögerungszeit, bis das Gatesignal S11 an den Transistor Q1 geliefert wird, um zu ermöglichen, dass die Drainspannung Q1V_D zu fallen beginnt und ein Drainstrom Q1I_D zu steigen beginnt, als tdein angegeben ist, eine Übertragungs-Verzögerungszeit in jedem des digitalen Isolators U7 und des Gate-Ansteuerpuffers U8 als d2 angegeben ist und eine Ausschalt-Zeit des Transistors Q2 von einem Zeitpunkt, zu dem das Gatesignal S21 des Transistors Q2 zu fallen beginnt, bis zu einem Zeitpunkt, zu dem der Drainstrom Q2I_D zu fallen beginnt, als taus angegeben ist.
Die Ausschalt-Zeit taus und die Einschalt-Verzögerungszeit tdein nehmen jedoch in Abhängigkeit von Variationen in elektrischen Charakteristiken der Transistoren Q1 und Q2 und Betriebsbedingungen zu und ab, so dass eine Totzeit dT so festgelegt wird, dass sie größer als die minimale Totzeit ist, wie in 3 veranschaulicht ist. Als Folge gibt es eine tatsächliche Totzeit dT1, in der die beiden Transistoren Q1 und Q2 ausgeschaltet sind.
Wenn eine PWM-Steuerung durchgeführt wird, bewirkt eine Zunahme in einem Verhältnis der tatsächlichen Totzeit dT1 zu einem Zyklus eines Trägers der PWM-Steuerung eine Abnahme in der Ausgangsspannung und eine Abweichung in einer Ausgangsspannungs-Wellenform und einer Ausgangsstrom-Wellenform von jeweiligen idealen Werten. Als Folge ist es notwendig, eine Korrekturverarbeitung wie etwa eine Kompensation für die Totzeit unter Verwendung einer Software in einem Mikrocontroller oder einem Digitalsignalprozessor (DSP) durchzuführen, der ein Gate-Ein-Aus-Befehlssignal erzeugt und nicht veranschaulicht ist.
Typischerweise wird die Totzeit zur Zeit eines Entwurfs bzw. einer Auslegung und einer Entwicklung einer elektrischen Leistungseinrichtung bestimmt, und sie wird auf einen festen Wert festgelegt. Jedoch kann eine Zunahme in einer Variation elektrischer Charakteristiken einer Schaltvorrichtung um mehr als einen Wert, der zur Zeit der Entwicklung angenommen wurde, bei der Massenproduktion der elektrischen Leistungseinrichtung aufgrund der Totzeit, die unzureichend ist, einen Zweig-Kurzschluss hervorrufen.
<Erste Ausführungsform>
<Vorrichtungskonfiguration>
4 ist ein Schaltungsdiagramm, das eine Konfiguration einer Halbbrückenschaltung 100 mit einer Totzeit-Erzeugungsschaltung gemäß der vorliegenden Erfindung veranschaulicht. In 4 sind die gleichen Komponenten wie jene der unter Bezugnahme auf 1 beschriebenen Halbbrückenschaltung 90 durch die gleichen Bezugszeichen bezeichnet, und eine wiederholte Beschreibung ist eliminiert.
Wie in 4 veranschaulicht ist, enthält die Halbbrückenschaltung 100 Transistoren Q1 und Q2, die zwischen P-N-Drähte in Reihe geschaltet sind, die mit einer Hochspannungs-Stromversorgung V3 verbunden sind, um als Hauptstromversorgungsleitungen zu dienen.
Die mit der Hochspannungs-Stromversorgung V3 verbundenen Transistoren Q1 und Q2 und jeweiligen Gate-Ansteuerpuffer U3 und U8 (Gate-Ansteuerschaltung) liegen auf einer Hochspannungsseite in Bezug auf die Hochspannungs-Stromversorgung V3. Die Transistoren Q1 und Q2 sind jeweils an ihrer Source mit einem Referenzpotential HGD bzw. LGD verbunden, so dass sie als Hochspannungssektion bezeichnet wird und von einer Niederspannungssektion elektrisch isoliert ist, die mit einer Niederspannungs-Stromversorgung arbeitet. In der Hochspannungssektion wird auf den Transistor Q1, eine Diode D1, den Gate-Ansteuerpuffer U3 und einen Gatewiderstand R1 gemeinsam als eine obere Vorrichtung verwiesen, und auf den Transistor Q2, eine Diode D2, den Gate-Ansteuerpuffer U8 und einen Gatewiderstand R2 wird gemeinsam als eine untere Vorrichtung verwiesen.
Von den Signaleingangsanschlüssen HG1 und LG1 der Niederspannungssektion eingespeiste Gate-Ein-Aus-Befehlssignale S1 und S2 werden an die Gate-Ansteuerpuffer U3 und U8 der Hochspannungssektion unter Verwendung digitaler Isolatoren U2 und U7 über Logikschaltungen U1 bzw. U6 geliefert.
Die Hochspannungssektion der Halbbrückenschaltung 100 umfasst das Folgende: eine obere Status-Detektionsschaltung STH, die aus einem Komparator U5, einem Inverter U11, einer Logikschaltung U12 und einer Referenz-Stromversorgung V1 besteht; eine untere Status-Detektionsschaltung STL, die aus einem Komparator U10, einem Inverter U14, einer Logikschaltung U15 und einer Referenz-Stromversorgung V2 besteht; Schutzschaltungen PCH und PCL; und Logikschaltungen U13 und U16.
Die obere Status-Detektionsschaltung STH gibt ein Statussignal S13 ab, das anzeigt, dass der Transistor Q1 in einer Ausschalt-Operation ist. Der Komparator U5 hat einen nicht-invertierenden Eingang (+), der mit dem Gate des Transistors Q1 verbunden ist, einen invertierenden Eingang (-), der mit einer positiven Elektrode einer Referenz-Stromversorgung V1 verbunden ist, und einen Ausgang, der mit dem Eingang der Logikschaltung U12 verbunden ist. Die Referenz-Stromversorgung V1 ist an ihrer negativen Elektrode mit dem Referenzpotential HGD verbunden.
Der Inverter U11 ist an seinem Eingang gemeinsam mit einem Eingang des Gate-Ansteuerpuffers U3 verbunden, um eine Ausgabe des digitalen Isolators U2 zu empfangen und zu invertieren, und gibt ein Ansteuersignal S12 für ein invertierendes Gate ab.
Das Ansteuersignal S12 für ein invertierendes Gate wird in einen anderen Eingang der Logikschaltung U12 eingespeist, um eine UND-Berechnung mit einer Ausgabe des Komparators U5 durchzuführen, und gibt das Statussignal S13 ab.
Die Schutzschaltung PCH hat eine Funktion, um eine Anomalie wie etwa einen übermäßigen Ausgangsstrom des Transistors Q1 aufgrund eines Lastkurzschlusses, eine Überhitzung des Transistors Q1 und eine Spannungsreduzierung in einer Stromversorgung in der Gate-Ansteuerschaltung zu detektieren, um mit einem Fehlersignal S14 anzuzeigen, das eine Anomalie vorliegt, und weist auch eine Funktion zur sanften Abschaltung zum sanften Abschalten des Transistors Q1 auf, wenn eine Anomalie detektiert wird.
Die sanfte Abschaltung ist eine Operation, um den Transistor Q1 mit einer langsameren Schaltgeschwindigkeit als derjenigen eines Ausschaltens des Transistors Q1 unter Verwendung des Gate-Ansteuerpuffers U3 auszuschalten, und der Transistor Q1 kann sicher ausgeschaltet werden, indem die sanfte Abschaltung durchgeführt wird.
Die Schutzschaltung PCH weist Funktionen und Konfigurationen auf, die innerhalb eines Bereichs einer allgemein bekannten Technik enthalten sind und die mit der vorliegenden Erfindung entfernt zusammenhängen, so dass deren detaillierte Beschreibung eliminiert ist, und eine spezifische Verbindung mit dem Transistor Q1 ist ebenfalls eliminiert.
Die Logikschaltung U13 empfängt das Statussignal S13 und das Fehlersignal S14, um die beiden Signale zu synthetisieren, indem eine NOR-Berechnung durchgeführt wird, und speist eine Ausgabe des synthetisierten Signals in einen digitalen Isolator U4 ein. Der digitale Isolator U4 ist ein isolierendes Element, um ein Signal der Hochspannungssektion zur Niederspannungssektion zu übertragen, und ein Statussignal S15 wird von dem digitalen Isolator U4 abgegeben.
Eine Verwendung eines isolierenden Elements ermöglicht eine Übertragung eines Signals der Hochspannungssektion zur Niederspannungssektion und eine Übertragung eines Signals der Niederspannungssektion zur Hochspannungssektion.
Die untere Status-Detektionsschaltung STL gibt ein Statussignal S23 ab, das anzeigt, dass der Transistor Q2 in einer Ausschalt-Operation ist. Der Komparator U10 ist an seinem nicht-invertierenden Eingang (+) mit einem Gate des Transistors Q2, an seinem invertierenden Eingang (-) mit einer Anode der Referenz-Stromversorgung V2 und an seinem Ausgang mit einem Eingang der Logikschaltung U15 verbunden. Die Referenz-Stromversorgung V2 ist an ihrer Kathode mit einem Referenzpotential LGD verbunden.
Der Inverter U14 ist an seinem Eingang gemeinsam mit einem Eingang des Gate-Ansteuerpuffers U8 verbunden, um eine Ausgabe des digitalen Isolators U7 zu empfangen und zu invertieren, und gibt ein Ansteuersignal S22 für ein invertierendes Gate ab.
Das Ansteuersignal S22 für ein invertierendes Gate wird in einen anderen Eingang der Logikschaltung U15 eingespeist, um eine UND-Berechnung mit einer Ausgabe des Komparators U10 durchzuführen, und gibt das Statussignal S23 ab.
Die Schutzschaltung PCL hat eine Funktion, um eine Anomalie wie etwa einen übermäßigen Ausgangsstrom des Transistors Q2 aufgrund eines Lastkurzschlusses, ein Überhitzen des Transistors Q2 und einen Stromversorgungs-Spannungsabfall in der Gate-Ansteuerschaltung zu detektieren, um mit einem Fehlersignal S24 anzuzeigen, ob eine Anomalie vorliegt, und hat auch eine Funktion, um den Transistor Q2 sanft abzuschalten, wenn eine Anomalie detektiert wird. Die sanfte Abschaltung ist eine Operation, um den Transistor Q2 mit einer langsameren Schaltgeschwindigkeit als derjenigen eines Ausschaltens des Transistors Q2 unter Verwendung des Gate-Ansteuerpuffers U8 auszuschalten, und der Transistor Q2 kann sicher ausgeschaltet werden, indem die sanfte Abschaltung durchgeführt wird.
Die Schutzschaltung PCL hat Funktionen und Konfigurationen, die innerhalb eines Bereichs einer allgemein bekannten Technik enthalten sind und die mit der vorliegenden Entfernung entfernt zusammenhängen, so dass deren detaillierte Beschreibung eliminiert ist, und eine spezifische Verbindung mit dem Transistor Q2 ist ebenfalls eliminiert.
Die Logikschaltung U16 empfängt das Statussignal S23 und das Fehlersignal S24, um die beiden Signale zu synthetisieren, indem eine NOR-Berechnung durchgeführt wird, und speist eine Ausgabe des synthetisierten Signals in einen digitalen Isolator U9 ein. Der digitale Isolator U9 ist ein isolierendes Element, um ein Signal der Hochspannungssektion zur Niederspannungssektion zu übertragen, und ein Statussignal S25 wird vom digitalen Isolator U9 abgegeben.
Eine Verwendung eines isolierenden Elements ermöglicht eine Übertragung eines Signals der Hochspannungssektion zur Niederspannungssektion und eine Übertragung eines Signals der Niederspannungssektion zur Hochspannungssektion.
Die Logikschaltung U1 der Niederspannungssektion der Halbbrückenschaltung 100 gibt ein Ausgabe-Befehlssignal S10 zur Gate-Ansteuerung zum Einschalten des Transistors Q1 ab, nur wenn das Gate-Ein-Aus-Befehlssignal S1 anweist, dass der Transistor Q1 eingeschaltet wird, und das Statussignal S25 anzeigt, dass der Transistor Q2 ausgeschaltet ist, d.h. wenn der Transistor Q2 nicht eingeschaltet ist und nicht in einer Ausschalt-Operation ist.
Die Logikschaltung U6 der Niederspannungssektion der Halbbrückenschaltung 100 gibt ein Ausgabe-Befehlssignal S20 zur Gate-Ansteuerung zum Einschalten des Transistors Q2 ab, nur wenn das Gate-Ein-Aus-Befehlssignal S2 anweist, dass der Transistor Q2 eingeschaltet wird, und das Statussignal S15 anzeigt, dass der Transistor Q1 ausgeschaltet ist, d.h. wenn der Transistor Q1 nicht eingeschaltet ist und nicht in einer Ausschalt-Operation ist.
Der digitale Isolator U4 ist an seinem Ausgang mit einem Tiefpassfilter verbunden, der aus einem Widerstand R3 und einem Kondensator C1 besteht. Der Kondensator C1 ist zwischen ein Ende des Widerstands R3 auf einer Seite eines Fehlersignal-Ausgangsanschlusses FO1 und ein Referenzpotential GD der Niederspannungssektion geschaltet.
Dieser Tiefpassfilter trennt das von der Schutzschaltung PCH abgegebene Fehlersignal S14 und das von der Status-Detektionsschaltung STH abgegebene Statussignal S13, um nur das Fehlersignal S14 vom Fehlersignal-Ausgangsanschluss FO1 abzugeben. Das heißt, während eine typische Periode einer Ausschalt-Operation einige hundert ns bis einige µss beträgt, hat das von der Schutzschaltung PCH abgegebene Fehlersignal S14 eine Impulsbreite von einigen zehn µs bis einige zehn ms. Somit sind das Statussignal S13 mit einer in der Periode einer Ausschalt-Operation definierten Impulsbreite und das Fehlersignal S14 in der Impulsbreite voneinander verschieden und können durch den Tiefpassfilter leicht getrennt werden.
Der digitale Isolator U9 ist an seinem Ausgang mit einem Tiefpassfilter verbunden, der aus einem Widerstand R4 und einem Kondensator C2 besteht. Der Kondensator C2 ist zwischen ein Ende des Widerstands R4 auf einer Seite des Fehlersignal-Ausgangsanschlusses FO1 und ein Referenzpotential GD der Niederspannungssektion geschaltet.
Dieser Tiefpassfilter trennt das von der Schutzschaltung PCL abgegebene Fehlersignal S24 und das von der Status-Detektionsschaltung STL abgegebene Statussignal S23, um nur das Fehlersignal S24 vom Fehlersignal-Ausgangschluss FO2 abzugeben. Das heißt, während eine typischen Periode einer Ausschalt-Operation einige hundert ns bis einige µss beträgt, hat das von der Schutzschaltung PCL abgegebene Fehlersignal S24 eine Impulsbreite von mehreren zehn µs bis einige zehn ms. Folglich sind das Statussignal S23 mit einer in der Periode einer Ausschalt-Operation definierten Impulsbreite und das Fehlersignal S24 in der Impulsbreite voneinander verschieden und können durch den Tiefpassfilter leicht getrennt werden.
<Operation>
Als Nächstes wird Bezug nehmend auf 4 eine Schaltoperation der Halbbrückenschaltung 100 unter Verweis auf das in 5 veranschaulichte Zeitsteuerdiagramm beschrieben. 5 veranschaulicht jede Zeitsteuerung, wenn der Transistor Q2 ausgeschaltet wird oder der Transistor Q1 eingeschaltet wird. In der in 4 veranschaulichten Halbbrückenschaltung 100 ist eine Übertragungs-Verzögerungszeit in jeder Logikschaltung kürzer als eine Übertragungs-Verzögerungszeit in jedem Isolationselement und kann vernachlässigt werden. Folglich zeigt das in 5 veranschaulichte Zeitsteuerungsdiagramm ein Ergebnis einer Betrachtung allein einer Übertragungs-Verzögerungszeit in jedem isolierenden Element.
Wie in 5 veranschaulicht ist, werden die Gate-Ein-Aus-Befehlssignale S1 und S2 jeweils erzeugt, indem eine Totzeit AdT addiert wird. Die Gate-Ein-Aus-Befehlssignale S1 und S2 werden durch einen Mikrocontroller oder einen DSP (in 4 nicht veranschaulicht) erzeugt und in die Halbbrückenschaltung 100 eingespeist.
Die Totzeit AdT ist länger als eine Übertragungs-Verzögerungszeit in einem Pfad festgelegt, der über die Logikschaltung U1, den digitalen Isolator U2, den Inverter U11, die Logikschaltungen U12 und U13 und den digitalen Isolator U4 in 4 verläuft, sowie eine Übertragungs-Verzögerungszeit in einem Pfad, der über die Logikschaltung U6, den digitalen Isolator U7, den Inverter U14, die Logikschaltungen U15 und U16 und den digitalen Isolator U9 in 4 verläuft.
Wie in 5 veranschaulicht ist, wird, wenn das Gate-Ein-Aus-Befehlssignal S2 ein Zustand (Lo) mit niedrigem Potential wird, der anweist, dass der Transistor Q2 ausgeschaltet wird, das von der Logikschaltung U6 abgegebene Ausgangs-Befehlssignal S20 zur Gate-Ansteuerung der Lo, der anweist, dass der Transistor Q2 ausgeschaltet wird, ungeachtet eines Potentialzustands des Gate-Ein-Aus-Befehlssignals S1, und der Transistor Q2 wird dann ausgeschaltet.
Die untere Status-Detektionsschaltung STL vergleicht eine Gatespannung des Transistors Q2 und eine Referenzspannung V2 (äquivalent einer Schwellenspannung des Transistors Q2) der Referenz-Stromversorgung V2 unter Verwendung des Komparators U10, um ein Vergleichsergebnis in die Logikschaltung U15 einzugeben, und führt eine UND-Berechnung mit dem Ansteuersignal S22 für ein invertierendes Gate, das vom Inverter U14 abgegeben wird, in der Logikschaltung U15 durch. Das Ansteuersignal S22 für ein invertierendes Gate wird abgegeben, nachdem es im digitalen Isolator U7 um die Übertragungs-Verzögerungszeit d2 verzögert ist.
Die Logikschaltung U15 gibt das Statussignal S23 als einen Zustand (Hi) mit hohem Potential ab, der angibt, dass der Transistor Q2 in einer Ausschalt-Operation ist, in einer Periode, die die folgenden Bedingungen erfüllt: das Ansteuersignal S22 für ein invertierendes Gate ist der Hi; und die Gatespannung des Transistors Q2 ist höher als die Referenzspannung. Wenn der Transistor Q2 nicht in der Ausschalt-Operation ist, wird das Statussignal S23 auf den Lo gesetzt.
Das Statussignal S23 wird zusammen mit dem Fehlersignal S24 in die Logikschaltung U16 eingespeist. Wenn das Statussignal S23 der Hi gemäß der NOR-Berechnung ist, wird eine Ausgabe auf den Lo gesetzt. Wenn das Statussignal S23 der Hi ist, wird somit das durch Invertieren des Statussignals S23 erzeugte Statussignal S25 abgegeben, nachdem es im digitalen Isolator U9 um die Übertragungs-Verzögerungszeit d4 verzögert ist. Das Statussignal S25 wird in die Logikschaltung U1 eingespeist und wird auch in den aus dem Widerstand R4 und dem Kondensator C2 bestehenden Tiefpassfilter eingespeist, um zu ermöglichen, dass das Statussignal S23 getrennt wird, so dass nur das Fehlersignal S24 vom Fehlersignal-Ausgangsanschluss FO2 abgegeben wird.
Wie in 5 veranschaulicht ist, wird das Gate-Ein-Aus-Befehlssignal S1 der Hi nach einer Verzögerung der Totzeit AdT von der abfallenden Flanke des Gate-Ein-Aus-Befehlssignals S2 an. Der Transistor Q2 ist jedoch schon in der Ausschalt-Operation (Lo) als Folge der UND-Berechnung in der Logikschaltung U1, und das von der Logikschaltung U1 abgegebene Ausgangs-Befehlssignal S10 zur Gate-Ansteuerung behält den Lo bei, der anweist, dass der Transistor Q1 ausgeschaltet wird.
Wenn das Gatesignal S21 geringer als die Schwellenspannung (2 äquivalent der Referenz-Stromversorgung V2) wird, wird der Transistor Q2 ausgeschaltet. Das von der Logikschaltung U15 abgegebene Statussignal S23 wird dann in den Lo invertiert, und das vom digitalen Isolator U9 abgegebene Statussignal S25 wird ebenfalls in den Hi invertiert.
Als Folge wird das von der Logikschaltung U1 abgegebene Ausgangs-Befehlssignal S10 zur Gate-Ansteuerung in den Hi invertiert, der anweist, dass der Transistor Q1 eingeschaltet wird, und der Transistor Q1 wird eingeschaltet.
Die obere Status-Detektionsschaltung STH vergleicht eine Gatespannung des Transistors Q1 und eine Referenzspannung V1 (äquivalent einer Schwellenspannung des Transistors Q1) der Referenz-Stromversorgung V1 unter Verwendung des Komparators U5, um ein Vergleichsergebnis in die Logikschaltung U12 einzugeben, und führt eine UND-Berechnung mit dem vom Inverter U11 abgegebenen Ansteuersignal S12 für ein invertierendes Gate in der Logikschaltung U12 durch. Das Ansteuersignal S12 für ein invertierendes Gate wird abgegeben, nachdem es in dem digitalen Isolator U2 um die Übertragungs-Verzögerungszeit d1 verzögert ist.
5 zeigt einen Zeitpunkt nicht an, zu dem der Transistor Q1 ausgeschaltet wird, so dass das Statussignal S13, das anzeigt, dass der Transistor Q1 in einer Ausschalt-Operation ist, den Lo beibehält und das Statussignal S15 den Hi beibehält. Wenn das Statussignal S13 den Lo beibehält, wird der Transistor Q1 eingeschaltet, wenn das Gatesignal S11 gleich der oder höher als die Schwellenspannung (gleich der Referenz-Stromversorgung V1) wird. Das Statussignal S15 zeigt dann an, dass der Transistor Q1 eingeschaltet ist, nachdem es im digitalen Isolator U4 um die Übertragungs-Verzögerungszeit d3 verzögert ist, nachdem der Transistor Q1 eingeschaltet ist.
Wie oben beschrieben wurde, kann die vorbestimmte Totzeit AdT zu den Gate-Ein-Aus-Befehlssignalen S1 und S2, die extern angelegt werden, addiert werden, und es gibt eine tatsächliche Totzeit, das heißt eine Totzeit PdT, die durch Ein- und Ausschalten des von der Logikschaltung U1 abgegebenen Ausgangs-Befehlssignals S10 zur Gate-Ansteuerung und des von der Logikschaltung U6 abgegebenen Ausgangs-Befehlssignals S20 zur Gate-Ansteuerung erzeugt wird.
Gemäß dem Stand der Technik muss, wenn ein Widerstandswert jedes der Gatewiderstände R1 und R2 durch die Funktion zur sanften Abschaltung der Schutzschaltung geändert wird, um die Einschalt- und Ausschalt-Zeiten des Entsprechenden der Transistoren Q1 und Q2 zu ändern, jedes Mal eine zu jedem der Gate-Ein-Aus-Befehlssignale S1 und S2 zu addierende Totzeit eingestellt werden. Im Gegensatz dazu ermöglicht die Halbbrückenschaltung 100 der ersten Ausführungsform, dass sich die tatsächliche Totzeit PdT gemäß der Zunahme und Abnahme der Einschalt- und Ausschalt-Zeiten von jedem der Transistoren Q1 und Q2 ausdehnt oder verkürzt, so dass eine zu jedem der Gate-Ein-Aus-Befehlssignale S1 und S2 zu addierende Totzeit nicht eingestellt werden muss.
Dies gilt, da die obere Status-Detektionsschaltung STH und die untere Status-Detektionsschaltung STL vorgesehen sind, um zu bestimmen, ob die entsprechenden Transistoren Q1 und Q2 in einer Ausschalt-Operation sind, auf der Basis von Gatespannungen der jeweiligen Transistoren Q1 und Q2 unter Bestimmungsbedingungen, die die Ansteuersignale für ein invertierendes Gate der jeweiligen Ausgangs-Befehlssignale S10 und S20 zur Gate-Ansteuerung und die Gatespannungen der jeweiligen Transistoren Q1 und Q2 nutzen. Wenn die Widerstandswerte der jeweiligen Gate-Widerstände R1 und R2 sich aufgrund der Funktion zur sanften Abschaltung der Schutzschaltung ändern, um die Einschalt- und Ausschalt-Zeiten der entsprechenden Transistoren Q1 und Q2 zu ändern, dehnen sich die Perioden der jeweiligen Statussignale S15 und S25, die anzeigen, dass sie in einer Ausschaltoperation sind, aus oder verkürzen sich dementsprechend, um die Ausgangs-Befehlssignale S10 und S20 zur Gate-Ansteuerung automatisch zu ändern, die auf der Basis der Statussignale S15 bzw. S25 erzeugt werden.
Dies bewirkt, dass die Funktion zur sanften Abschaltung durch die Schutzschaltung tätig ist, unmittelbar bevor die Transistoren Q1 und Q2 auf der Basis der entsprechenden Gate-Ein-Aus-Befehlssignale S1 und S2 ein- und ausgeschaltet werden. Selbst wenn die Ausschalt-Zeit jedes der Transistoren Q1 und Q2 zunimmt, dehnt sich folglich die tatsächliche Totzeit aus, um eine Vermeidung eines Zweig-Kurzschlusses zu ermöglichen.
Wie oben beschrieben wurde, erzeugen die obere Status-Detektionsschaltung STH und die untere Status-Detektionsschaltung STL jeweils die tatsächliche Totzeit PdT, so dass auf sie jeweils als Totzeit-Erzeugungsschaltung verwiesen werden kann.
Wenn die Referenzspannung V1 (äquivalent der Schwellenspannung des Transistors Q1) der Referenz-Stromversorgung V1 und die Referenzspannung V2 (äquivalent der Schwellenspannung des Transistors Q2) der Referenz-Stromversorgung V2 jeweils gleich der Gatespannung oder niedriger als diese zu der Zeit festgelegt werden, zu der die Transistoren Q1 und Q2 jeweils ausgeschaltet werden, um deren Ausgangsstrom ausreichend zu dämpfen, kann die zu erzeugende tatsächliche Totzeit PdT in der Weite minimiert werden. Außerdem dehnt eine Abnahme in den Spannungen der Referenzspannungen V1 und V2 die tatsächliche Totzeit PdT aus, und eine Zunahme in den Spannungen der Referenzspannungen V1 und V2 reduziert die zu erzeugende tatsächliche Totzeit PdT. Dies ermöglicht, dass die Totzeit durch Ändern der Referenzspannungen V1 und V2 fein eingestellt wird.
Beispiele der Konfiguration der Referenzspannungen V1 und V2 umfassen eine Konfiguration, in der eine Spannung einer festen Spannungsversorgung durch einen variablen Widerstand geteilt wird, und eine Konfiguration, die eine variable Spannungsversorgung nutzt. Im erstgenannten Fall wird die Ausgangsspannung eingestellt, indem der variable Widerstand eingestellt wird, der eine Spannung seiner eingebauten Referenz-Spannungsversorgung teilt. Im letztgenannten Fall wird ein DA-Wandler als eingebaute Referenz-Spannungsversorgung genutzt, um eine Ausgangsspannung des DA-Wandlers durch Einstellen eines in den DA-Wandler eingespeisten digitalen Signals einzustellen.
Während es herkömmlicherweise notwendig ist, ein unabhängiges isolierendes Element (z.B. einen Fotokoppler) zum Übertragen eines Statussignals von der Hochspannungssektion zur Niederspannungssektion vorzusehen, werden die digitalen Isolatoren U4 und U9 zusammen mit isolierenden Elementen zum Übertragen der jeweiligen Fehlersignale S14 und S24 von den entsprechenden Schutzschaltungen PCH und PCL in der vorliegenden Ausführungsform genutzt, wodurch ermöglicht wird, dass die Halbbrückenschaltung 100 größen- und kostenmäßig reduziert wird.
Während eine Übertragungs-Verzögerungszeit des Fotokopplers mehrere µs bis einige zehn µs beträgt, beträgt außerdem eine Übertragungs-Verzögerungszeit des digitalen Isolators mehrere zehn ns, und somit kann die Verzögerung einer Signalübertragung reduziert werden.
<Zweite Ausführungsform>
<Vorrichtungskonfiguration>
6 ist ein Schaltungsdiagramm, das eine Konfiguration einer Halbbrückenschaltung 200 mit einer Totzeit-Erzeugungsschaltung gemäß der vorliegenden Erfindung veranschaulicht. In 6 sind die gleichen Komponenten wie jene der Halbbrückenschaltung 100 der ersten Ausführungsform, die unter Bezugnahme auf 4 beschrieben wurde, durch die gleichen Bezugszeichen bezeichnet, und eine wiederholte Beschreibung ist eliminiert.
Die in 6 veranschaulichte Halbbrückenschaltung 200 umfasst eine obere Status-Detektionsschaltung STH und eine untere Status-Detektionsschaltung STL, die jeweils aus nur dem Entsprechenden der Komparatoren U5 und U10 bestehen.
Das heißt, der Komparator U5 ist an seinem invertierenden Eingang (-) mit einem Gate eines Transistors Q1, an seinem nicht-invertierenden Eingang (+) mit einem Ausgang eines Gate-Ansteuerpuffers U3 und an seinem Ausgang mit einem Eingang einer Logikschaltung U13 verbunden. Die Logikschaltung U13 weist den anderen Eingang auf, in den ein von einer Schutzschaltung PCH abgegebenes Fehlersignal S14 eingespeist wird.
Der Komparator U10 ist an seinem invertierenden Eingang (-) mit einem Gate eines Transistors Q2, an seinem nicht-invertierenden Eingang (+) mit einem Ausgang eines Gate-Ansteuerpuffers U8 und an seinem Ausgang mit einem Eingang einer Logikschaltung U16 verbunden. Die Logikschaltung U16 weist den anderen Eingang auf, in den ein von einer Schutzschaltung PCL abgegebenes Fehlersignal S24 eingespeist wird.
<Operation>
Während eine Schaltoperation der Halbbrückenschaltung 200 grundsätzlich die Gleiche wie die unter Bezugnahme auf 5 beschriebene Schaltoperation der Halbbrückenschaltung 100 ist, geben die Komparatoren U5 und U10 jeweils ein Statussignal ab. Das heißt, während Ausschalt-Perioden der jeweiligen Transistoren Q1 und Q2 entladen die Gate-Ansteuerpuffer U3 und U8 Gateladungen der Transistoren Q1 und Q2 über die Gatewiderstände R1 bzw. R2. Dies bewirkt einen großen Spannungsabfall am Gatewiderstand (R1 oder R2), der mit dem Entsprechenden der Transistoren Q1 und Q2 verbunden ist, während dessen Ausschalt-Periode. Die Komparatoren U5 und U10 detektieren jeweils den Spannungsabfall und geben ein Statussignal ab, das anzeigt, ob der Entsprechende der Transistoren Q1 und Q2 in der Ausschalt-Periode ist.
Jeder der Gate-Ansteuerpuffer U3 und U8 enthält einen Inverter, der aus seiner Schaltvorrichtung besteht, die zwischen ein Stromversorgungspotential und ein Referenzpotential in Reihe geschaltet ist. Wenn die Transistoren Q1 und Q2 jeweils ausgeschaltet werden, wird ein Transistor auf einer Seite des Stromversorgungspotentials des Inverters ausgeschaltet und ein Transistor auf dessen Seite des Referenzpotentials wird eingeschaltet, um Gateladungen der jeweiligen Transistoren Q1 und Q2 zu entladen, wodurch die Transistoren Q1 und Q2 ausgeschaltet werden.
Die Komparatoren U5 und U10 geben jeweils ein Statussignal, das der Hi sein soll, ab, nur wenn eine große Potentialdifferenz über jeden der Gatewiderstände R1 und R2 erzeugt wird, so dass das Statussignal eine Wellenform ähnlich derjenigen jedes der in 5 veranschaulichten Statussignale S13 und S23 hat. Eine über jeden der Gatewiderstände R1 und R2 während eines Einschaltens und Ausschaltens des Entsprechenden der Transistoren Q1 und Q2 erzeugte Potentialdifferenz ist klein, so dass sie nicht detektiert wird.
Die obere Status-Detektionsschaltung STH und die untere Status-Detektionsschaltung STL erzeugen jeweils eine tatsächliche Totzeit PdT (5) wie bei der ersten Ausführungsform, so dass auf sie jeweils als Totzeit-Erzeugungsschaltung verwiesen werden kann.
Gemäß der Halbbrückenschaltung 200 der zweiten Ausführungsform, die oben beschrieben wurde, sind zusätzlich zum Effekt der Halbbrückenschaltung 100 der ersten Ausführungsform die obere Status-Detektionsschaltung STH und die untere Status-Detektionsschaltung STL jeweils mit nur den Komparatoren U5 und U10 vorgesehen, um die Erzielung einer weiteren Reduzierung der Schaltungsdimension und -kosten zu ermöglichen.
<Dritte Ausführungsform>
Während ein Beispiel, in welchem eine Totzeit-Erzeugungsschaltung in eine Halbbrückenschaltung eingebaut ist, in den oben beschriebenen ersten und zweiten Ausführungsformen veranschaulicht ist, werden zwei Sätze der Halbbrückenschaltung parallel verbunden, um eine H-Brückenschaltung zu bilden, und drei Sätze davon werden parallel verbunden, um einen Dreiphasen-Inverter auszubilden. 7 ist ein Diagramm, das eine Konfiguration eines Dreiphasen-Inverters 300 veranschaulicht, der eine Totzeit-Erzeugungsschaltung gemäß einer dritten Ausführungsform enthält.
Der in 7 veranschaulichte Dreiphasen-Inverter 300 umfasst einen U-Phase-Inverter UIV, einen V-Phase-Inverter VIV und einen W-Phase-Inverter WIV, die zwischen P-N-Drähte parallel geschaltet sind, die mit einer Hochspannungs-Stromversorgung V3 verbunden sind, um als Hauptstromversorgungsleitungen zu dienen. Zwischen die P-N-Drähte ist ein Glättungskondensator C3 geschaltet. Auf eine Sektion, die den U-Phase-Inverter UIV, den V-Phase-Inverter VIV und den W-Phase-Inverter WIV enthält, wird in einem engen Sinne als Invertersektion IVC verwiesen.
Der U-Phase-Inverter UIV umfasst Transistoren Q1 und Q2, die zwischen die P-N-Drähten in Reihe geschaltet sind, und Dioden D1 und D2, die mit den Transistoren Q1 bzw. Q2 antiparallel verbunden sind. Die Transistoren Q1 und Q2 sind an ihren Sources mit Referenzpotentialen HGD bzw. LGD in Bezug auf die Hochspannungs-Stromversorgung V3 verbunden. Ein Verbindungsknoten zwischen einer Source des Transistors Q1 und einem Drain des Transistors Q2 dient als Ausgangsknoten POU und ist mit einer U-Phase-Spule eines externen Dreiphasen-Motors MT verbunden.
Der V-Phase-Inverter VIV umfasst Transistoren Q3 und Q4, die zwischen die P-N-Drähte in Reihe geschaltet sind, und Dioden D3 und D4, die mit den Transistoren Q3 bzw. Q4 antiparallel verbunden sind. Die Transistoren Q3 und Q4 sind an ihren Sources mit Referenzpotentialen HGD bzw. LGD in Bezug auf die Hochspannungs-Stromversorgung V3 verbunden. Ein Verbindungsknoten zwischen einer Source des Transistors Q3 und einem Drain des Transistors Q4 dient als Ausgangsknoten POV und ist mit einer V-Phase-Spule des externen Dreiphasen-Motors MT verbunden.
Der W-Phase-Inverter WIV umfasst Transistoren Q5 und Q6, die zwischen die P-N-Drähte in Reihe geschaltet sind, und Dioden D5 und D6, die mit den Transistoren Q5 bzw. Q6 antiparallel verbunden sind. Die Transistoren Q5 und Q6 sind an ihren Sources mit Referenzpotentialen HGD bzw. LGD in Bezug auf die Hochspannungs-Stromversorgung V3 verbunden. Ein Verbindungsknoten zwischen einer Source des Transistors Q5 und einem Drain des Transistors Q6 dient als Ausgangsknoten POW und ist mit einer W-Phase-Spule des externen Dreiphasen-Motors MT verbunden.
Der U-Phase-Inverter UIV wird durch einen U-Phase-Treiber UD angesteuert, und der U-Phase-Treiber UD ist an seinen Ausgangsanschlüssen UHO und ULO mit Gates der Transistoren Q1 bzw. Q2 verbunden. Der U-Phase-Treiber UD ist dann an seinen Eingangsanschlüssen UHI und ULI mit PWP-Signalanschlüssen UHPO bzw. ULPO der U-Phase einer ein PWM-Signal erzeugenden Vorrichtung PWP verbunden.
Der V-Phase-Inverter VIV wird durch einen V-Phase-Treiber VD angesteuert, und der V-Phase-Treiber VD ist an seinen Ausgangsanschlüssen VHO und VLO mit Gates der Transistoren Q3 bzw. Q4 verbunden. Der V-Phase-Treiber VD ist dann an seinen Eingangsanschlüssen VHI und VLI mit PWP-Signalanschlüssen VHPO bzw. VLPO der V-Phase der ein PWM-Signal erzeugenden Vorrichtung PWP verbunden.
Der W-Phase-Inverter WIV wird durch einen W-Phase-Treiber WD angesteuert, und der W-Phase-Treiber WD ist an seinen Ausgangsanschlüssen WHO und WLO mit Gates der Transistoren Q5 bzw. Q6 verbunden. Der W-Phase-Treiber WD ist dann an seinen Eingangsanschlüssen WHI und WLI mit PWP-Signalanschlüssen WHPO bzw. WLPO der W-Phase der ein PWM-Signal erzeugenden Vorrichtung PWP verbunden.
Beispielsweise entspricht der U-Phase-Inverter UIV dem Inverter der in 4 veranschaulichten Halbbrückenschaltung 100, und der U-Phase-Treiber UD entspricht einer anderen Sektion als dem Inverter der Halbbrückenschaltung 100. 8 veranschaulicht eine interne Konfiguration des U-Phase-Inverters UIV. In 8 sind die gleichen Komponenten wie jene der unter Bezugnahme auf 4 beschriebenen Halbbrückenschaltung 100 durch die gleichen Bezugszeichen bezeichnet, und eine wiederholte Beschreibung ist eliminiert.
In dem in 8 veranschaulichten U-Phase-Inverter UIV entsprechen die Signaleingangsanschlüsse HG1 und LG1 der in 4 veranschaulichten Niederspannungssektion den Eingangsanschlüssen UHI bzw. ULI, und die Ausgangsanschlüsse UHO und ULO sind jeweils mit Drähten verbunden, an die die entsprechenden Gatesignale S11 und S21 geliefert werden. Während 8 die Fehlersignal-Ausgangsanschlüsse FO1 und FO2 veranschaulicht, eliminiert 7 sie. Der V-Phase-Treiber VD und der W-Phase-Treiber WD weisen jeweils ebenfalls eine interne Struktur ähnlich derjenigen des U-Phase-Treibers UD auf.
Wie oben beschrieben wurde, enthält der Dreiphasen-Inverter 300 die Totzeit-Erzeugungsschaltung, so dass eine Totzeit sich gemäß einer Zunahme und Abnahme in der Einschalt-Zeit und der Ausschalt-Zeit jedes Transistors ausdehnt oder verkürzt, selbst wenn sich jeder Phaseninverter in einer Invertersektion IVC in der Schaltgeschwindigkeit unterscheidet. Als Folge ist es unnötig, die Totzeit, die zu einem von der ein PWM-Signal erzeugenden Vorrichtung PWP abgegebenen Gate-Ein-Aus-Befehlssignal addiert werden soll, einzustellen. Somit wird eine Totzeit-Korrekturverarbeitung durch eine Software in der ein PWM-Signal erzeugenden Vorrichtung PWP wie etwa einem Mikrocontroller, einem Digitalsignalprozessor (DSP) oder dergleichen unnötig, so dass für eine Softwareentwicklung und dergleichen aufgewandte Entwicklungskosten reduziert werden. Außerdem ermöglicht eine Reduzierung der Last der ein PWM-Signal erzeugenden Vorrichtung PWP, dass die Vorrichtung durch eine Vorrichtung mit einer geringeren Geschwindigkeit und geringeren Kosten substituiert wird, so das Herstellungskosten reduziert werden können.
Obwohl ein Beispiel des U-Phase-Treibers UD, auf den die Halbbrückenschaltung 100 der ersten Ausführungsform angewendet wird, oben beschrieben ist, kann selbstverständlich die Halbbrückenschaltung 200 der zweiten Ausführungsform angewendet werden.
<Vierte Ausführungsform>
9 ist ein konzeptionelles Diagramm, das eine Konfiguration eines Fahrzeugs 400 gemäß einer vierten Ausführungsform veranschaulicht, in welchem ein Motor unter Verwendung des eine Totzeit-Erzeugungsschaltung enthaltenden Dreiphasen-Inverters 300 gesteuert wird.
Ein Elektrofahrzeug wie etwa ein Hybridfahrzeug, ein Plug-in-Hybridfahrzeug, ein Elektrofahrzeug, ein Brennstoffzellenfahrzeug oder dergleichen sowie ein von einem Verbrennungsmotor angetriebenes Automobil, das mit einem regenerativen Motor wie etwa einem Starter-Generator versehen ist, enthält einen arbeitenden Motor und einen elektrische Leistung regenerierenden Motor. 9 veranschaulicht eine Konfiguration, die den eine Totzeit-Erzeugungsschaltung enthaltenden Dreiphasen-Inverter 300 zur Ansteuerung eines Dreiphasen-Motors MT von jedem von ihnen nutzt.
Während ein Hybridfahrzeug, ein Plug-in-Hybridfahrzeug, ein Elektrofahrzeug, ein Brennstoffzellenfahrzeug und ein mit einem Starter-Generator versehenes Automobil oder dergleichen jeweils einen Motor mit einer Ausgangsleistung von 1 kW oder mehr enthalten, weist der Motor eine große Lastschwankung auf und wiederholt abwechselnd einen Betrieb unter Leistung und eine Regenerierung. Außerdem tritt häufig ein Leerlauf- bzw. Nachlaufzustand ohne Betrieb unter Leistung und Regenerierung auf. In solch einem Zustand ist ein den Motor ansteuernder Inverter nahe einem lastfreien Betrieb, und dessen Ausgangsstrom fließt überhaupt nicht oder hat einen kleinen Wert von einigen Zehntel eines Nennstroms bis einige Hundertstel davon.
Solch ein Leerlauf- bzw. Nachlaufzustand kann bewirken, dass eine Schaltgeschwindigkeit einer Schaltvorrichtung im Inverter schneller als diejenige während eines normalen Betriebs unter Leistung und einer Regenerierung ist, so dass in jedem Teil des Inverters ein induzierter Strom erzeugt werden kann, was eine Fehlfunktion verursacht.
Im Gegensatz dazu arbeitet, wenn der eine Totzeit-Erzeugungsschaltung enthaltende Dreiphasen-Inverter 300 zur Ansteuerung des Dreiphasen-Motors MT verwendet wird, eine Funktion zur sanften Abschaltung einer Schutzschaltung aufgrund einer Fehlfunktion, unmittelbar bevor der Ein- und Aus-Zustand einer den Inverter bildenden Schaltvorrichtung durch ein Gate-Ein-Aus-Befehlssignal geschaltet wird. Dies ermöglicht, dass sich eine Totzeit automatisch ausdehnt, um einen Zweig-Kurzschluss zu verhindern, selbst wenn eine Ausschalt-Zeit der Schaltvorrichtung zunimmt. Außerdem kann der Dreiphasen-Inverter 300 Entwicklungskosten und Herstellungskosten reduzieren, um eine Reduzierung der Entwicklungs- und Fertigungskosten von Elektrofahrzeugen und Automobilen zu ermöglichen.
In der vorliegenden Erfindung kann jede der Ausführungsformen frei kombiniert werden, und jede beliebige der Ausführungsformen kann innerhalb des Umfangs der Erfindung geeignet modifiziert und eliminiert werden.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

JP 3169273 [0005]
JP 5801001 [0005]

Claims

Halbleitervorrichtung, umfassend: erste und zweite Schaltvorrichtungen, die zwischen ein erstes Potential und ein zweites Potential, das niedriger als das erste Potential ist, in Reihe geschaltet sind, um komplementär zu arbeiten; eine erste Gate-Ansteuerschaltung, die eine Ansteuerung der ersten Schaltvorrichtung durchführt; eine zweite Gate-Ansteuerschaltung, die eine Ansteuerung der zweiten Schaltvorrichtung durchführt; eine erste Status-Detektionsschaltung mit Funktionen, um nicht nur zu detektieren, ob die erste Schaltvorrichtung in einer Ausschalt-Operation ist, um ein Ergebnis der Detektion als ein erstes Statussignal auszugeben, sondern auch eine Totzeit einer Ein-Aus-Operation jeder der ersten und zweiten Schaltvorrichtungen zu erzeugen; eine zweite Status-Detektionsschaltung mit Funktionen, um nicht nur zu detektieren, ob die zweite Schaltvorrichtung in einer Ausschalt-Operation ist, um ein Ergebnis der Detektion als ein zweites Statussignal auszugeben, sondern auch eine Totzeit einer Ein-Aus-Operation jeder der ersten und zweiten Schaltvorrichtungen zu erzeugen; erste und zweite Ein-Aus-Befehlssignale, um die erste bzw. zweite Schaltvorrichtung ein- und auszuschalten; eine erste Logikschaltung, die das erste Ein-Aus-Befehlssignal und das zweite Statussignal empfängt und die das erste Ein-Aus-Befehlssignal als ein Signal zum Einschalten der ersten Schaltvorrichtung abgibt, nur wenn das zweite Statussignal anzeigt, dass die zweite Schaltvorrichtung nicht in einer Ausschalt-Operation ist; und eine zweite Logikschaltung, die das zweite Ein-Aus-Befehlssignal und das erste Statussignal empfängt und die das zweite Ein-Aus-Befehlssignal als ein Signal zum Einschalten der zweiten Schaltvorrichtung abgibt, nur wenn das erste Statussignal anzeigt, dass die erste Schaltvorrichtung nicht in einer Ausschalt-Operation ist.
Halbleitervorrichtung nach Anspruch 1, wobei die erste Status-Detektionsschaltung umfasst einen ersten Komparator, der eine Gatespannung der ersten Schaltvorrichtung mit einer vorbestimmten ersten Referenzspannung vergleicht, und eine dritte Logikschaltung, die ein erstes Inversionssignal, das durch Invertieren des ersten Ein-Aus-Befehlssignals erzeugt wird, und ein Ausgangssignal des ersten Komparators empfängt und die das erste Statussignal abgibt, das anzeigt, dass die erste Schaltvorrichtung in einer Ausschalt-Operation ist, in einer Periode, die die folgenden Bedingungen erfüllt: das erste Inversionssignal ist ein Signal zum Ausschalten der ersten Schaltvorrichtung; und die erste Schaltvorrichtung hat eine höhere Gatespannung als die erste Referenzspannung, die zweite Status-Detektionsschaltung umfasst einen zweiten Komparator, der eine Gatespannung der zweiten Schaltvorrichtung mit einer vorbestimmten zweiten Referenzspannung vergleicht, und eine vierte Logikschaltung, die ein zweites Inversionssignal, das durch Invertieren des zweiten Ein-Aus-Befehlssignals erzeugt wird, und ein Ausgangssignal des zweiten Komparators empfängt und die das zweite Statussignal abgibt, das anzeigt, dass die zweite Schaltvorrichtung in einer Ausschalt-Operation ist, in einer Periode, die die folgenden Bedingungen erfüllt: das zweite Inversionssignal ist ein Signal zum Ausschalten der zweiten Schaltvorrichtung; und die zweite Schaltvorrichtung hat eine höhere Gatespannung als die zweite Referenzspannung.
Halbleitervorrichtung nach Anspruch 1, wobei die erste Status-Detektionsschaltung einen ersten Komparator enthält, der Spannungen an beiden Enden eines ersten Gatewiderstands vergleicht, der mit einem Gate der ersten Schaltvorrichtung verbundenen ist, wobei der erste Komparator das erste Statussignal abgibt, das anzeigt, dass die erste Schaltvorrichtung in einer Ausschalt-Operation ist, in einer Periode, in der der erste Gatewiderstand einen Spannungsabfall aufweist, und die zweite Status-Detektionsschaltung einen zweiten Komparator enthält, der Spannungen an beiden Enden eines zweiten Gatewiderstands vergleicht, der mit einem Gate der zweiten Schaltvorrichtung verbunden ist, wobei der zweite Komparator das zweite Statussignal abgibt, das anzeigt, dass die zweite Schaltvorrichtung in einer Ausschalt-Operation ist, in einer Periode, in der der zweite Gatewiderstand einen Spannungsabfall aufweist.
Halbleitervorrichtung nach Anspruch 1, ferner umfassend: eine erste Schutzschaltung, die eine Anomalie der ersten Schaltvorrichtung detektiert, um ein erstes Fehlersignal abzugeben, das anzeigt, dass die erste Schaltvorrichtung anormal ist; eine fünfte Logikschaltung, die das erste Statussignal und das erste Fehlersignal synthetisiert, um das synthetisierte Signal als das erste Statussignal abzugeben; eine zweite Schutzschaltung PCH, die eine Anomalie der zweiten Schaltvorrichtung detektiert, um ein zweites Fehlersignal abzugeben, das anzeigt, dass die zweite Schaltvorrichtung anormal ist, eine sechste Logikschaltung, die das zweite Statussignal und das zweite Fehlersignal synthetisiert, um das synthetisierte Signal als das zweite Statussignal abzugeben; eine erste Filterschaltung, die das erste Fehlersignal von dem ersten Statussignal trennt, in welchem das erste Fehlersignal synthetisiert ist, und das resultierende Signal abgibt, und eine zweite Filterschaltung, die das zweite Fehlersignal von dem zweiten Statussignal trennt, in welchem das zweite Fehlersignal synthetisiert ist, und das resultierende Signal abgibt.
Halbleitervorrichtung nach Anspruch 4, wobei die erste Schutzschaltung eine Funktion zur sanften Abschaltung aufweist, um die erste Schaltvorrichtung mit einer langsameren Schaltgeschwindigkeit als derjenigen zum Ausschalten durch die erste Gate-Ansteuerschaltung auszuschalten, wenn eine Anomalie der ersten Schaltvorrichtung detektiert wird, und die zweite Schutzschaltung eine Funktion zur sanften Abschaltung aufweist, um die zweite Schaltvorrichtung mit einer langsameren Schaltgeschwindigkeit als derjenigen zum Ausschalten durch die zweite Gate-Ansteuerschaltung auszuschalten, wenn eine Anomalie der zweiten Schaltvorrichtung detektiert wird.
Halbleitervorrichtung nach Anspruch 4, wobei das erste Statussignal, in welchem das erste Fehlersignal synthetisiert ist, über ein erstes isolierendes Element in die erste Filterschaltung eingespeist wird, und das zweite Statussignal, in welchem das zweite Fehlersignal synthetisiert ist, über ein zweites isolierendes Element in die zweite Filterschaltung eingespeist wird.
Halbleitervorrichtung nach Anspruch 6, wobei die ersten und zweiten isolierenden Elemente jeweils aus einem Magnetkoppler bestehen, der eine Isolierung unter Ausnutzung einer magnetischen Kopplung vornimmt.
Inverter, umfassend die Halbleitervorrichtung nach Anspruch 1.
Automobil, das einen arbeitenden Motor und einen elektrische Leistung regenerierenden Motor unter Verwendung des Inverters nach Anspruch 8 steuert.