WO2018066322A1 - エピタキシャルシリコンウェーハおよびエピタキシャルシリコンウェーハの製造方法 - Google Patents

エピタキシャルシリコンウェーハおよびエピタキシャルシリコンウェーハの製造方法 Download PDF

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Definitions

  • the present invention relates to an epitaxial silicon wafer and a method for manufacturing an epitaxial silicon wafer.
  • distortion may be added in the vicinity of the wafer surface, which is a device active layer, as a measure for improving device characteristics.
  • a strained silicon wafer obtained by epitaxially growing a SiGe layer on a single crystal silicon substrate and epitaxially growing a strained Si layer on the SiGe layer, a wafer by surface nitriding instead of the SiGe layer, and an SOI wafer have been proposed. .
  • the tensile strain is generated in the strained Si layer due to the SiGe layer having a larger lattice constant than that of Si, and this strain changes the band structure of Si and the degeneracy is released, thereby increasing the carrier mobility. For this reason, by using this strained Si layer as a channel region, the carrier movement speed can be increased by 1.5 times or more compared to the case of a semiconductor substrate using normal bulk silicon. Therefore, the strained silicon wafer is suitable for high-speed MOSFET, MODFET, HEMT and the like.
  • An object of the present invention is to provide an epitaxial silicon wafer and an epitaxial silicon wafer manufacturing method capable of suppressing the occurrence of dislocations.
  • the present inventors have found that when the nitrogen concentration on the surface of the epitaxial film is increased, the occurrence of dislocations can be suppressed even when film stress is generated due to the formation of a strained layer. And this reason was guessed as follows.
  • a strained layer is formed in the epitaxial film, it is considered that a small dislocation is first generated at the interface between the strained layer and the epitaxial film due to the film stress at this time, and then this small dislocation extends to the epitaxial film. Therefore, it was speculated that when the nitrogen concentration of the epitaxial film is increased, nitrogen is fixed to small dislocations at the interface, and this fixing suppresses the extension of the dislocations to the epitaxial film.
  • the present invention has been completed based on the above findings.
  • the epitaxial silicon wafer of the present invention is an epitaxial silicon wafer in which an epitaxial film made of silicon is provided on the surface of the silicon wafer, and the nitrogen concentration of the epitaxial film surface is 5.0 ⁇ 10 13 atoms / cm. It is 3 or more.
  • the epitaxial silicon wafer which can suppress generation
  • the nitrogen concentration on the surface of the epitaxial film in the present invention is a nitrogen concentration obtained by measuring a depth profile with a secondary ion mass spectrometer (SIMS) at a depth of 80 nm to 200 nm, preferably at a position of 100 nm. Means. This is because, in SIMS measurement, the nitrogen concentration cannot be measured on the outermost surface of the silicon wafer due to the influence of sample contamination, so that this is excluded and the influence of inward diffusion is accurately determined.
  • SIMS secondary ion mass spectrometer
  • the nitrogen concentration at a position where the depth from the surface of the epitaxial film is 3 ⁇ m is preferably 5.0 ⁇ 10 13 atoms / cm 3 or more.
  • the nitrogen concentration at the depth can be maintained at a level at which dislocation generation can be suppressed.
  • a strained layer that generates a film stress of 10 MPa or more and 1000 MPa is provided on the surface of the epitaxial film.
  • an epitaxial silicon wafer capable of increasing the speed of carrier movement and suppressing the occurrence of dislocations.
  • the oxygen concentration of the silicon wafer is 10 ⁇ 10 17 atoms / cm 3 or more and 15 ⁇ 10 17 atoms / cm 3 or less (ASTM 1979).
  • the epitaxial silicon wafer manufacturing method of the present invention includes an epitaxial film forming step of forming an epitaxial film composed of silicon on a surface of a silicon wafer in a gas atmosphere of trichlorosilane, and the epitaxial film is formed by the epitaxial film forming step. And a nitrogen concentration setting step of forming a nitride film on the epitaxial film by heat-treating the silicon wafer in a nitrogen atmosphere, and setting a nitrogen concentration on the surface of the epitaxial film using inward diffusion from the nitride film. It is characterized by.
  • an epitaxial film may be formed on a silicon wafer having an increased nitrogen concentration, and outward diffusion from the silicon wafer may be used.
  • the diffusion rate of nitrogen is relatively high, in such a method, the outwardly diffused nitrogen passes through the epitaxial film and escapes to the outside, and the nitrogen concentration on the surface of the epitaxial film cannot be sufficiently increased.
  • the nitrogen concentration on the surface of the epitaxial film is reduced to a level at which dislocation generation can be suppressed even if a strained layer is formed. Can be increased.
  • the epitaxial silicon wafer manufacturing method of the present invention includes a natural oxide film removing step of removing a natural oxide film on the surface of the epitaxial film before forming the nitride film, and the nitrogen concentration setting step includes removing the natural oxide film. It is preferable to be performed on a silicon wafer.
  • an epitaxial silicon wafer is moved to a heat treatment apparatus for forming a nitride film
  • a natural oxide film is formed on the surface. If a natural oxide film exists on the surface of the epitaxial film, inward diffusion of nitrogen into the epitaxial film may be hindered.
  • nitrogen can be easily diffused inward into the epitaxial film by removing the natural oxide film on the surface of the epitaxial film before forming the nitride film.
  • the natural oxide film removing step is heat-treated in any of an argon atmosphere, an ammonia atmosphere, and a hydrogen atmosphere using the same heat treatment apparatus as the nitrogen concentration setting step. Preferably, it is done.
  • a nitride film can be formed without exposing the epitaxial film to an oxygen atmosphere by a simple method of changing the atmosphere of the heat treatment apparatus after removing the natural oxide film.
  • the method includes a nitride film removing step for removing the entire nitride film.
  • the nitride film is useful for adjusting the nitrogen concentration of the epitaxial film, but must be removed before forming the device.
  • the nitride film removal process at the device manufacturer can be omitted.
  • the epitaxial silicon wafer manufacturer can inspect the surface of the epitaxial film, and a product whose quality is guaranteed can be delivered to the device manufacturer.
  • a strained layer forming step of forming a strained layer that generates a film stress of 10 MPa or more and 1000 MPa on the surface of the epitaxial film exposed after the nitride film removing step is provided.
  • the heat treatment temperature X (° C.) is 850 ° C. or more and 1400 ° C. or less, and the heat treatment time Y (second) is 1 second or more, and
  • the heat treatment is preferably performed so as to satisfy the following formula (1). Y ⁇ 1 ⁇ 10 34 exp ( ⁇ 0.084X) (1)
  • the nitrogen concentration on the surface of the epitaxial film can be increased to a level at which dislocation generation can be suppressed even if a strained layer is formed by a simple method using only the above formula (1).
  • FIG. 1 is a cross-sectional view of an epitaxial silicon wafer according to an embodiment of the present invention.
  • the flowchart which shows the manufacturing method of the said epitaxial silicon wafer.
  • Explanatory drawing which shows an example of the semiconductor substrate in which the distortion layer was formed in the device process with which the said epitaxial wafer is provided.
  • the graph which shows the relationship between the temperature and time of heat processing in the nitrogen concentration setting process which concerns on the Example of this invention, and the presence or absence of a dislocation
  • the epitaxial silicon wafer EW includes a silicon wafer WF and an epitaxial film EP provided on the surface of the silicon wafer WF.
  • the film thickness T of the epitaxial film EP is preferably 0.1 ⁇ m or more and 20 ⁇ m or less.
  • the reason why the thickness is preferably 0.1 ⁇ m or more is that the STI structure is generally formed at a depth of 0.1 ⁇ m or more from the surface of the epitaxial film EP.
  • the reason why the thickness is preferably 20 ⁇ m or less is that when the thickness exceeds 20 ⁇ m, the influence of the warpage on the film stress due to the crystal lattice mismatch between the silicon wafer WF and the epitaxial film EP increases on the surface. This is because there is a possibility that the effect of suppressing dislocation due to the direction diffusion is reduced.
  • the film thickness T is more preferably more than 3 ⁇ m and not more than 10 ⁇ m.
  • the nitrogen concentration on the surface of the epitaxial film EP is preferably 5.0 ⁇ 10 13 atoms / cm 3 or more and 5.0 ⁇ 10 15 atoms / cm 3 or less, preferably 1 ⁇ 10 14 atoms / cm 3 or more and 3 ⁇ 10 15 atoms / cm 3. More preferred is cm 3 or less. It is preferable to introduce nitrogen below the solid solubility limit of the silicon crystal. However, since defects due to nitrogen may occur in the epitaxial film EP due to long-time heat treatment in the device process, the above concentration range is set. preferable.
  • the measurement position of the nitrogen concentration is preferably a position where the depth D from the surface is 80 nm or more and 200 nm or less, and more preferably a position of 100 nm.
  • the nitrogen concentration at a position where the depth D is 3 ⁇ m from the surface of the epitaxial film EP is preferably 5.0 ⁇ 10 13 atoms / cm 3 or more.
  • the position where the depth D is 3 ⁇ m is within the epitaxial film EP when the film thickness T of the epitaxial film EP exceeds 3 ⁇ m, and is within the silicon wafer WF when the film thickness T is 3 ⁇ m or less.
  • the nitrogen concentration at the position where the depth D is 3 ⁇ m is 5.0 ⁇ 10 13 atoms / cm 3 or more, the surface of the epitaxial film EP is temporarily treated by heat treatment or the like in the device process. Even when nitrogen escapes by outward diffusion, nitrogen is supplied to the surface of the epitaxial film EP from a position where the depth D is 3 ⁇ m, and dislocation can be suppressed.
  • the oxygen concentration of the silicon wafer WF is preferably 10 ⁇ 10 17 atoms / cm 3 or more and 15 ⁇ 10 17 atoms / cm 3 or less (ASTM 1979). By setting the oxygen concentration within the above range, a sufficient strength of the epitaxial film EP can be obtained, and the occurrence of oxygen-induced defects can be suppressed in the epitaxial film EP.
  • the manufacturing method of the epitaxial silicon wafer EW having the above characteristics includes a wafer preparation step S1, an epitaxial film formation step S2, a natural oxide film removal step S3, a nitrogen concentration setting step S4, and a nitride film.
  • a removal step S5, a strained layer formation step S6, and a heat treatment step S7 are provided. Note that at least one of the natural oxide film removal step S3, the nitride film removal step S5, the strained layer formation step S6, and the heat treatment step S7 may not be performed.
  • the wafer preparation step S1 is a process of slicing, chamfering, grinding, lapping, etching, polishing, cleaning the silicon single crystal ingot pulled up by the CZ (Czochralski) method, the MCZ (magnetic field applied Czochralski) method, etc.
  • a silicon wafer WF whose surface is mirror-polished by a necessary process among heat treatments such as DK (donor killer) is prepared.
  • an epitaxial film EP having a predetermined thickness T is formed on the silicon wafer WF to obtain an epitaxial silicon wafer EW.
  • film formation is performed under a processing condition of 1150 ° C. or higher and 1280 ° C. or lower in a gas atmosphere such as trichlorosilane. Necessary dopants such as boron and phosphorus can also be added.
  • the natural oxide film formed on the epitaxial film EP is removed.
  • the epitaxial silicon wafer EW is placed in the heat treatment apparatus used in the nitrogen concentration setting step S4, and heat treatment is performed in any one of an argon atmosphere, an ammonia atmosphere, and a hydrogen atmosphere. Then, the natural oxide film may be removed.
  • the heat treatment temperature is preferably 1000 ° C. or higher and 1350 ° C. or lower.
  • the heat treatment time is preferably 1 second or more and 60 seconds or less. In order to completely remove the natural oxide film, it is preferable to perform a heat treatment for 1 second or longer. In view of productivity, the heat treatment time is preferably short.
  • the heat treatment temperature is 1000 ° C. or higher and 1350 ° C. or lower, it is considered that the natural oxide film can be sufficiently removed by the heat treatment for 60 seconds or shorter.
  • the epitaxial silicon wafer EW from which the natural oxide film has been removed is heat-treated in a nitrogen atmosphere to form a nitride film on the epitaxial film EP, and epitaxial diffusion is performed using inward diffusion from the nitride film.
  • the nitrogen concentration on the surface of the film EP is set.
  • the nitrogen concentration of the silicon wafer WF is also set.
  • the heat treatment temperature X (° C.) is 850 ° C. or higher and 1400 ° C. or lower
  • the heat treatment time Y (second) is 1 second or longer, and the following formula (1) is satisfied. It is preferable to carry out.
  • the heat treatment method can be any method such as a batch type treatment in a vertical furnace or a rapid heating / cooling heat treatment in a single wafer furnace. Good.
  • the atmosphere gas for the heat treatment may be ammonia alone or a mixed gas such as argon and ammonia.
  • the heat treatment apparatus used in the nitrogen concentration setting step S4 is preferably the same as the natural oxide film removal step S3 because the nitride film can be formed only by changing the atmosphere of the heat treatment apparatus after the natural oxide film is removed.
  • the entire nitride film used for setting the nitrogen concentration of the epitaxial film EP is removed.
  • the surface side of the epitaxial film EP may be removed together with the nitride film.
  • the nitrogen concentration on the surface of the epitaxial film EP after the removal needs to be maintained at a level at which dislocation generation can be suppressed during formation of the strained layer.
  • Examples of the method for removing the nitride film include a method by polishing or etching.
  • a strained layer that generates a film stress of 10 MPa or more and 1000 MPa is formed on the EP surface exposed after the nitride film removing step S5.
  • the strained layer is partially formed on the EP surface and becomes part of the device.
  • the strained layer is formed as the source region SC and the drain region DR except for the region directly below the gate region GT, and generates a film stress in the surface direction of the EP surface indicated by the arrow TE. It is composed of a SiGe film, SiC or the like.
  • the strained layer is not limited to the configuration shown in FIG. 3 as long as it generates film stress, and the formation method thereof is not particularly limited. Note that the strained layer forming step S6 may be included in the device manufacturing process, and the epitaxial silicon wafer EW in the present embodiment is subjected to such a device process.
  • the heat treatment step S7 is performed under substantially the same conditions as the heat treatment in the device step, for example. Since the nitrogen concentration on the EP surface is set in the above-described range, even when a film stress of 10 MPa or more and 1000 MPa is generated by the strained layer in this heat treatment step S7, the occurrence of dislocation can be suppressed.
  • Example manufacturing method [Experimental Example 1] After being cut from a 300 mm silicon single crystal grown by the Czochralski method (CZ method), an epitaxial film was grown to a thickness of 2 ⁇ m at a temperature of about 1100 ° C. on a mirror-finished silicon wafer. . Thereafter, as shown in Table 1, a natural oxide film removal step was performed as necessary, and a heat treatment (nitrogen concentration setting step) under the conditions shown in the same table was performed in a nitrogen atmosphere. When the processing time was 180 seconds or less, it was processed in an RTA (Rapid Thermal Annealing) furnace, and when it was longer than 180 seconds, it was processed in a vertical furnace.
  • RTA Rapid Thermal Annealing
  • the nitrogen concentration was less than the detection lower limit.
  • the nitrogen concentration setting step was performed under the same conditions as these and the natural oxide film removal step was also performed. From this, it was confirmed that by performing the natural oxide film removing step before the nitrogen concentration setting step, it becomes easy to inwardly diffuse nitrogen into the epitaxial film, and the nitrogen concentration can be increased to a desired level.
  • the nitrogen concentration in the epitaxial film surface is also more than a detection lower limit.
  • the nitrogen concentration decreases toward the surface of the epitaxial silicon wafer.
  • a nitride film is formed on the surface of the epitaxial silicon wafer, and inward diffusion from there is performed. This is because the nitrogen concentration increases toward the surface layer for use.
  • dislocation pits are detected under all conditions where the nitrogen concentration at a depth of 3 ⁇ m from the epitaxial film surface is below the detection lower limit, and under all conditions above the detection lower limit, dislocation pits are detected. Not detected. This is because when stress is applied to a line-shaped depression formed on the surface of a silicon wafer by a three-point bending test, stress is concentrated there and dislocation occurs. This is thought to be because the critical stress for the generation of dislocations increased, and as a result, the generation of dislocations was suppressed. In Examples 1 and 3, it can be estimated that the same result as in Table 1 is obtained because the nitrogen concentration is the same.
  • dislocation generation can be suppressed by setting the nitrogen concentration at a depth of 3 ⁇ m from the epitaxial film surface to 5.0 ⁇ 10 13 atoms / cm 3 or more.
  • the nitrogen concentration at the depth of 3 ⁇ m within the above range, even if the nitrogen on the surface of the epitaxial film escapes by outward diffusion due to heat treatment in the device process, the depth of 3 ⁇ m Since nitrogen is supplied from the position to the surface of the epitaxial film, a desired strength can be obtained, and as a result, the occurrence of dislocations can be suppressed.
  • EP Epitaxial film
  • EW Epitaxial silicon wafer
  • WF Silicon wafer.

Abstract

トリクロロシランのガス雰囲気において、エピタキシャルシリコンウェーハの製造方法は、シリコンウェーハの表面にシリコンで構成されたエピタキシャル膜を形成するエピタキシャル膜形成工程と、エピタキシャル膜形成工程でエピタキシャル膜が形成されたシリコンウェーハを窒素雰囲気で熱処理してエピタキシャル膜上に窒化膜を形成し、この窒化膜からの内方拡散を利用してエピタキシャル膜表面の窒素濃度を設定する窒素濃度設定工程とを備えている。

Description

エピタキシャルシリコンウェーハおよびエピタキシャルシリコンウェーハの製造方法
 本発明は、エピタキシャルシリコンウェーハおよびエピタキシャルシリコンウェーハの製造方法に関する。
 微細化が進むシリコンデバイスでは、デバイス特性の向上策として、デバイス活性層であるウェーハ表面近傍に歪みが付加されることがある。
 例えば、単結晶シリコン基板上にSiGe層をエピタキシャル成長させ、当該SiGe層の上に歪みSi層をエピタキシャル成長させた歪みシリコンウェーハや、SiGe層に換えて表面窒化によるウェーハや、SOIウェーハが提案されている。
 上記歪みSi層には、Siに比べて格子定数が大きいSiGe層によって、引っ張り歪みが生じており、この歪みによって、Siのバンド構造が変化し縮退が解けてキャリア移動度が高まる。このため、この歪みSi層をチャネル領域として用いることによって、通常のバルクシリコンを用いた半導体基板の場合と比べて、1.5倍以上のキャリア移動の高速化が可能となる。したがって、歪みシリコンウェーハは、高速MOSFET、MODFET、HEMT等に好適である。
 しかし、歪みシリコンウェーハでは、ウェーハ表面近傍に付加される歪みによって発生する膜応力は非常に大きいため、この歪みからウェーハ表面側に向けて転位が発生することがある。そこで、このような転位を抑制するための検討がなされている(例えば、特許文献1参照)。
 特許文献1に記載の方法では、エピタキシャル成長後に酸素濃度設定熱処理を行い、バルクからの外方拡散と表面酸化膜からの内方拡散とを利用して、エピタキシャル膜表面の酸素濃度を高めることで強度向上を図っている。
特開2013-70091号公報
 しかし、近年三次元デバイス構造の採用によりエピタキシャル膜に付加される応力が増加しており、特許文献1のような酸素濃度を高める方法では、十分な強度を得られないおそれがある。
 本発明の目的は、転位の発生を抑制できるエピタキシャルシリコンウェーハおよびエピタキシャルシリコンウェーハの製造方法を提供することにある。
 本発明者らは、鋭意研究を重ねた結果、エピタキシャル膜表面の窒素濃度を高くすると、歪み層の形成により膜応力が発生しても、転位の発生を抑制できることを見出した。そして、この理由を以下のように推測した。
 エピタキシャル膜に歪み層が形成されると、このときの膜応力により、まず、歪み層とエピタキシャル膜との界面で小さな転位が発生し、その後、この小さな転位がエピタキシャル膜に伸展すると考えられる。そこで、エピタキシャル膜の窒素濃度を高くすると、上記界面の小さな転位に窒素が固着し、この固着によりエピタキシャル膜への転位の伸展が抑制されると推測した。
 本発明は、上記知見に基づき完成されたものである。
 すなわち、本発明のエピタキシャルシリコンウェーハは、シリコンウェーハの表面にシリコンで構成されたエピタキシャル膜が設けられたエピタキシャルシリコンウェーハであって、前記エピタキシャル膜表面の窒素濃度が5.0×1013atoms/cm以上であることを特徴とする。
 本発明によれば、エピタキシャル膜に歪み層が形成されても転位発生を抑制可能なエピタキシャルシリコンウェーハを提供できる。
 なお、本発明におけるエピタキシャル膜表面の窒素濃度とは、二次イオン質量分析装置(SIMS)でデプスプロファイルを測定した窒素濃度のうち、深さ80nm以上200nm以下の位置、好ましくは100nmの位置におけるものを意味する。これは、SIMS測定においては、シリコンウェーハ最表面においては試料汚染の影響により窒素濃度を測定できないためこれを排除するとともに、内方拡散による影響を正確に判定するという目的による。
 本発明のエピタキシャルシリコンウェーハにおいて、前記エピタキシャル膜表面からの深さが3μmでの位置の窒素濃度が5.0×1013atoms/cm以上であることが好ましい。
 本発明によれば、仮にデバイス工程における熱処理などで、エピタキシャル膜表面の窒素濃度が下がったとしても、上記深さでの窒素濃度を転位発生が抑制可能なレベルに維持できる。
 本発明のエピタキシャルシリコンウェーハにおいて、前記エピタキシャル膜表面に、10MPa以上1000MPaの膜応力を生じる歪み層が設けられていることが好ましい。
 本発明によれば、キャリア移動の高速化が可能かつ転位の発生が抑制されたエピタキシャルシリコンウェーハを提供できる。
 本発明のエピタキシャルシリコンウェーハにおいて、前記シリコンウェーハの酸素濃度が10×1017atoms/cm以上15×1017atoms/cm以下(ASTM1979)であることが好ましい。
 シリコンウェーハの酸素濃度が10×1017atoms/cm未満の場合、エピタキシャル膜の十分な強度を得られないおそれがあり、15×1017atoms/cmを超える場合、エピタキシャル膜において酸素起因の欠陥が発生するおそれがある。
 本発明によれば、上記不具合の発生を抑制できる。
 本発明のエピタキシャルシリコンウェーハの製造方法は、トリクロロシランのガス雰囲気において、シリコンウェーハの表面にシリコンで構成されたエピタキシャル膜を形成するエピタキシャル膜形成工程と、前記エピタキシャル膜形成工程でエピタキシャル膜が形成されたシリコンウェーハを窒素雰囲気で熱処理して前記エピタキシャル膜上に窒化膜を形成し、この窒化膜からの内方拡散を利用して前記エピタキシャル膜表面の窒素濃度を設定する窒素濃度設定工程とを備えていることを特徴とする。
 エピタキシャル膜表面の窒素濃度を高めるための方法としては、例えば窒素濃度を高めたシリコンウェーハにエピタキシャル膜を形成し、このシリコンウェーハからの外方拡散を利用することが考えられる。しかし、窒素の拡散速度は比較的速いため、このような方法では、外方拡散する窒素がエピタキシャル膜を通過して外部に抜けてしまい、エピタキシャル膜表面の窒素濃度を十分に高められない。
 これに対し、本願発明では、エピタキシャル膜上に形成された窒化膜からの内方拡散を利用するため、エピタキシャル膜表面の窒素濃度を、歪み層が形成されても転位発生を抑制可能なレベルまで高めることができる。
 本発明のエピタキシャルシリコンウェーハの製造方法において、前記窒化膜形成前の前記エピタキシャル膜表面の自然酸化膜を除去する自然酸化膜除去工程を備え、前記窒素濃度設定工程は、前記自然酸化膜が除去されたシリコンウェーハに対して行われることが好ましい。
 例えば、エピタキシャルシリコンウェーハを窒化膜形成用の熱処理装置に移動させるとき、エピタキシャル膜が酸素を含む雰囲気に曝されるとその表面には自然酸化膜が形成されてしまう。エピタキシャル膜表面に自然酸化膜が存在すると、エピタキシャル膜への窒素の内方拡散が阻害されるおそれがある。
 本発明では、窒化膜形成前にエピタキシャル膜表面の自然酸化膜を除去することで、エピタキシャル膜へ窒素を内方拡散させやすくできる。
 本発明のエピタキシャルシリコンウェーハの製造方法において、前記自然酸化膜除去工程は、前記窒素濃度設定工程と同じ熱処理装置を用い、アルゴン雰囲気、アンモニア雰囲気、および、水素雰囲気のいずれかの雰囲気で熱処理して行われることが好ましい。
 本発明によれば、自然酸化膜の除去後、熱処理装置の雰囲気を変更するだけの簡単な方法で、エピタキシャル膜を酸素雰囲気に曝すことなく窒化膜を形成できる。
 本発明のエピタキシャルシリコンウェーハの製造方法において、前記窒化膜全体を除去する窒化膜除去工程を備えていることが好ましい。
 窒化膜は、エピタキシャル膜の窒素濃度の調整に有用であるが、デバイス形成前に除去する必要がある。
 本発明によれば、デバイス製造メーカでの窒化膜除去処理を省略できる。また、エピタキシャルシリコンウェーハ製造メーカにおいて、エピタキシャル膜表面の検査を行うことができ、品質が保証された製品をデバイス製造メーカに納品できる。
 本発明のエピタキシャルシリコンウェーハの製造方法において、前記窒化膜除去工程後に露出した前記エピタキシャル膜表面に、10MPa以上1000MPaの膜応力を生じる歪み層を形成する歪み層形成工程を備えていることが好ましい。
 本発明のエピタキシャルシリコンウェーハの製造方法において、前記窒素濃度設定工程は、前記熱処理の温度X(℃)が850℃以上1400℃以下、前記熱処理の時間Y(秒)が1秒以上であり、かつ、以下の式(1)を満たすように、前記熱処理を行うことが好ましい。
  Y≧1×1034exp(-0.084X) … (1)
 本発明によれば、上記式(1)を用いるだけの簡単な方法で、エピタキシャル膜表面の窒素濃度を、歪み層が形成されても転位発生を抑制可能なレベルまで高めることができる。
本発明の一実施形態に係るエピタキシャルシリコンウェーハの断面図。 前記エピタキシャルシリコンウェーハの製造方法を示すフローチャート。 前記エピタキシャルウェーハが供されるデバイス工程で歪み層が形成された半導体基板の一例を示す説明図。 本発明の実施例に係る窒素濃度設定工程における熱処理の温度と時間と転位発生の有無との関係を示すグラフ。
 本発明の一実施形態を、図面を参照して説明する。
[エピタキシャルシリコンウェーハの構成]
 図1に示すように、エピタキシャルシリコンウェーハEWは、シリコンウェーハWFと、このシリコンウェーハWFの表面に設けられたエピタキシャル膜EPとを備えている。
 エピタキシャル膜EPの膜厚Tは、0.1μm以上20μm以下が好ましい。0.1μm以上が好ましい理由は、一般的に、STI構造がエピタキシャル膜EPの表面から深さ0.1μm以上の位置に形成されるためである。また、20μm以下が好ましい理由は、20μmを超えるような厚さの場合、シリコンウェーハWFとエピタキシャル膜EPとの結晶格子不整合による、そりの膜応力への影響が表面で大きくなり、窒素の内方拡散による転位の抑制効果が低減してしまう可能性が考えられるためである。なお、膜厚Tは、3μmを超え10μm以下であることがさらに好ましい。
 エピタキシャル膜EPの表面の窒素濃度は、5.0×1013atoms/cm以上5.0×1015atoms/cm以下が好ましく、1×1014atoms/cm以上3×1015atoms/cm以下がより好ましい。シリコン結晶の固溶限以下で窒素を導入することが好ましいが、エピタキシャル膜EPにデバイス工程での長時間の熱処理による窒素起因の欠陥が発生する場合もあるので、上記の濃度範囲とすることが好ましい。この窒素濃度の測定位置は、表面からの深さDが80nm以上200nm以下の位置が好ましく、100nmの位置がより好ましい。
 また、エピタキシャル膜EPの表面から深さDが3μmの位置での窒素濃度は、5.0×1013atoms/cm以上であることが好ましい。深さDが3μmの位置は、エピタキシャル膜EPの膜厚Tが3μmを超える場合は、エピタキシャル膜EP内となり、膜厚Tが3μm以下の場合は、シリコンウェーハWF内となる。
 たとえ、シリコンウェーハWF内であっても、深さDが3μmの位置での窒素濃度が5.0×1013atoms/cm以上あれば、仮に、デバイス工程における熱処理などでエピタキシャル膜EP表面の窒素が外方拡散で抜けた場合であっても、深さDが3μmの位置から窒素がエピタキシャル膜EP表面に供給され、転位を抑制することが可能となる。
 シリコンウェーハWFの酸素濃度は、10×1017atoms/cm以上15×1017atoms/cm以下(ASTM1979)であることが好ましい。酸素濃度を上記範囲に設定することで、エピタキシャル膜EPの十分な強度を得られ、エピタキシャル膜EPにおいて酸素起因の欠陥の発生を抑制できる。
[エピタキシャルシリコンウェーハの製造方法]
 図2に示すように、上記特性を有するエピタキシャルシリコンウェーハEWの製造方法は、ウェーハ準備工程S1と、エピタキシャル膜形成工程S2と、自然酸化膜除去工程S3と、窒素濃度設定工程S4と、窒化膜除去工程S5と、歪み層形成工程S6と、熱処理工程S7とを備えている。
 なお、自然酸化膜除去工程S3、窒化膜除去工程S5、歪み層形成工程S6、熱処理工程S7のうち、少なくとも1つの工程を行わなくてもよい。
 ウェーハ準備工程S1は、CZ(チョクラルスキー)法や、MCZ(磁場印加チョクラルスキー)法等によって、引き上げられたシリコン単結晶インゴットを、スライス、面取り、研削、ラッピング、エッチング、研磨、洗浄、DK(ドナーキラー)等の熱処理等のうち、必要な工程によって表面が鏡面研磨されたシリコンウェーハWFを準備する。
 エピタキシャル膜形成工程S2は、所定の膜厚Tのエピタキシャル膜EPをシリコンウェーハWFに成膜して、エピタキシャルシリコンウェーハEWを得る。この際、トリクロロシラン等のガス雰囲気で、1150℃以上1280℃以下の処理条件で成膜を行う。なお、ボロン、リン等の必要なドーパントを添加することもできる。
 自然酸化膜除去工程S3は、エピタキシャル膜EPに形成された自然酸化膜を除去する。自然酸化膜除去工程S3は、例えば、窒素濃度設定工程S4で用いる熱処理装置にエピタキシャルシリコンウェーハEWを投入し、アルゴン雰囲気と、アンモニア雰囲気と、水素雰囲気とのうちいずれか1つの雰囲気で熱処理を行って、自然酸化膜を除去してもよい。
 アルゴン雰囲気、アンモニア雰囲気、水素雰囲気、あるいはこれらのうち少なくとも2つの混合雰囲気のいずれの場合であっても、熱処理温度は1000℃以上1350℃以下が好ましい。1000℃より温度が低い場合、自然酸化膜を完全に除去できない可能性があり、また、熱処理装置の制約を考慮すると、上限は1350℃となる。また、熱処理時間は、1秒以上60秒以下が好ましい。自然酸化膜を完全に除去するためには1秒以上の熱処理を施すことが好ましい。また、生産性を考慮すると熱処理時間は短い方が好ましい。熱処理温度を1000℃以上1350℃以下とした場合、60秒以下の熱処理で自然酸化膜を十分に除去できると考えられる。
 窒素濃度設定工程S4は、自然酸化膜が除去されたエピタキシャルシリコンウェーハEWを、窒素雰囲気で熱処理してエピタキシャル膜EP上に窒化膜を形成し、この窒化膜からの内方拡散を利用してエピタキシャル膜EP表面の窒素濃度を設定する。このとき、エピタキシャル膜EP表面とその内部に加えて、シリコンウェーハWFの窒素濃度も設定される。
 窒素濃度設定工程S4において、熱処理の温度X(℃)が850℃以上1400℃以下、熱処理の時間Y(秒)が1秒以上であり、かつ、以下の式(1)を満たすように、熱処理を行うことが好ましい。
  Y≧1×1034exp(-0.084X) … (1)
 熱処理方式は、エピタキシャル膜EPの窒素濃度が上述の範囲に設定可能であれば、縦型炉によるバッチ式の処理や、枚葉炉における急速加熱・急速冷却熱処理等、いずれの方式であってもよい。熱処理の雰囲気ガスは、アンモニアのみでもよいし、アルゴンとアンモニアなどの混合ガスであってもよい。窒素濃度設定工程S4で用いる熱処理装置は、自然酸化膜の除去後、この熱処理装置の雰囲気を変更するだけで窒化膜を形成できることから、自然酸化膜除去工程S3と同じであることが好ましい。
 窒化膜除去工程S5は、エピタキシャル膜EPの窒素濃度設定に利用した窒化膜全体を除去する。窒化膜除去工程S5は、窒化膜とともにエピタキシャル膜EPの表面側も除去してもよい。この場合、除去後におけるエピタキシャル膜EP表面の窒素濃度は、歪み層形成時の転位発生を抑制可能なレベルを維持する必要がある。窒化膜を除去する方法としては、研磨やエッチングによる方法が例示できる。
 歪み層形成工程S6は、窒化膜除去工程S5後に露出したEP表面に10MPa以上1000MPaの膜応力を生じる歪み層を形成する。
 歪み層は、EP表面に部分的に形成され、デバイスの一部分となる。具体的には、歪み層は、図3に示すように、ゲート領域GTの直下を除いて、ソース領域SC,ドレイン領域DRとして形成され、矢印TEで示すEP表面の面方向に膜応力を生じるSiGe膜、SiC等で構成されている。歪み層は、膜応力を発生するものであれば、図3に示す構成に限定されるものではなく、またその形成方法も特に限定されるものではない。
 なお、歪み層形成工程S6はデバイス製造工程に含まれてもよく、本実施形態におけるエピタキシャルシリコンウェーハEWは、このようなデバイス工程に供される。
 熱処理工程S7は、例えばデバイス工程における熱処理とほぼ同じ条件で行われる。EP表面の窒素濃度が上述した範囲に設定されているため、この熱処理工程S7において、歪み層により10MPa以上1000MPaの膜応力が生じた場合でも、転位が発生することを抑制できる。
[実施形態の作用効果]
 上述したように、エピタキシャルシリコンウェーハEWにおけるエピタキシャル膜EP表面の窒素濃度を5.0×1013atoms/cm以上にしたため、エピタキシャル膜EPに歪み層が形成されても転位発生を抑制できる。
 また、上記エピタキシャルシリコンウェーハEWの窒素濃度を設定する際に、エピタキシャル膜EP上に形成された窒化膜からの内方拡散を利用するため、エピタキシャル膜EP表面の窒素濃度を、転位発生を抑制可能なレベルまで高められる製造方法を提供できる。
 次に、本発明を実施例により更に詳細に説明するが、本発明はこれらの例によってなんら限定されるものではない。
[サンプルの製造方法]
〔実験例1〕
 チョクラルスキー法(CZ法)により成長させた300mmシリコン単結晶から切り出された後、鏡面加工が施されたシリコンウェーハに、1100℃程度の温度で、エピタキシャル膜を2μmの厚さに成長させた。
 その後、表1に示すように、必要に応じて自然酸化膜除去工程を実施し、窒素雰囲気で同表に示す条件の熱処理(窒素濃度設定工程)を実施した。処理時間が180秒以下の場合はRTA(Rapid Thermal Annealing)炉にて、180秒より長い場合は縦型炉にて処理した。熱処理後、形成した窒化膜を全て除去し、表1に示す25条件の実験例1のエピタキシャルシリコンウェーハを得た。
 なお、自然酸化膜除去工程では、窒素濃度設定工程で用いた熱処理装置を用い、1000℃の水素雰囲気中で60秒の熱処理を行った。
〔実験例2,3〕
 エピタキシャル膜を4μmの厚さに成長させたこと以外は、実験例1と同様のプロセスにより、表1に示す25条件の実験例2のエピタキシャルシリコンウェーハを得た。
 エピタキシャル膜を6μmの厚さに成長させたこと以外は、実験例1と同様のプロセスにより、表1に示す25条件の実験例3のエピタキシャルシリコンウェーハを得た。
Figure JPOXMLDOC01-appb-T000001
[評価]
〔エピタキシャルシリコンウェーハの窒素濃度〕
 実験例1,2,3のプロセスにより準備したエピタキシャルシリコンウェーハのエピタキシャル膜表層、具体的には、エピタキシャル膜表面から深さ3μmの位置での窒素濃度をSIMSにより測定した。
 測定結果は、実験例1,2,3で同じであった。その結果を表1に示す。
 なお、実験例1のエピタキシャル膜の厚さは2μmであることから、表1の結果は、シリコンウェーハ内の窒素濃度である。また、実験例2,3のエピタキシャル膜の厚さはそれぞれ4,6μmであることから、表1の結果は、エピタキシャル膜内の窒素濃度である。検出下限は、5.0×1013atoms/cmである。
 表1に示すように、自然酸化膜除去工程を実施していない条件7,12,14,17,20,23では、窒素濃度が検出下限未満であった。一方、これらと同じ条件で窒素濃度設定工程を実施し、かつ、自然酸化膜除去工程も実施した条件8,13,15,18,21,24では、いずれも窒素濃度が検出下限以上であった。
 このことから、窒素濃度設定工程前に自然酸化膜除去工程を実施することで、エピタキシャル膜へ窒素を内方拡散させやすくなり、窒素濃度を所望のレベルまで高められることが確認できた。
 なお、表1の窒素濃度が検出下限以上の条件については、エピタキシャル膜表面での窒素濃度も検出下限以上であると推定できる。その理由は、以下の通りである。
 シリコンウェーハからの外方拡散を利用する場合、エピタキシャルシリコンウェーハの表層側ほど窒素濃度が低くなってしまうが、本実施例ではエピタキシャルシリコンウェーハ表面に窒化膜を形成し、そこからの内方拡散を利用するため、表層側ほど窒素濃度は高くなるからである。
〔エピタキシャルシリコンウェーハの転位発生抑制効果〕
 実験例2のエピタキシャルシリコンウェーハに対し、応力負荷試験を行った。
 まず、エピタキシャルシリコンウェーハから、長さ3cm、幅1.5cm程度の測定用サンプルを切り出した。次に、測定用サンプルの表面(エピタキシャル膜の表面)側に、深さ100nm、幅50μm、長さ1mmのライン状のくぼみを形成した。そして、測定用サンプルを支点間距離2cm、試験温度800℃にて3点曲げ試験を実施した。この際、2Nの荷重を加え、測定用サンプルの表面側に引張応力を作用させた。
 その後、室温まで冷却した測定用サンプルに対し、ライトエッチングを1μm程度実施し、ライン状くぼみから発生した転位ピットの有無を光学顕微鏡により観察した。
 その結果を表1に示す。なお、転位ピットが検出された場合を「NG」と表記し、検出されなかった場合を「OK」と表記した。
 表1に示すように、エピタキシャル膜表面から深さ3μmの位置での窒素濃度が検出下限未満の全ての条件で、転位ピットが検出されており、検出下限以上の全ての条件で、転位ピットが検出されなかった。
 これは、シリコンウェーハ表面に形成したライン状くぼみに、3点曲げ試験により応力を負荷した際に、そこに応力が集中して転位が発生するが、窒素濃度が高い場合には、応力集中部で転位発生の臨界応力が増大し、その結果、転位発生が抑制されたためと考えられる。なお、実験例1,3でも、窒素濃度が同じであることから、表1と同じ結果が得られると推定できる。
 以上のことから、エピタキシャル膜表面から深さ3μmの位置での窒素濃度を5.0×1013atoms/cm以上にすることで、転位発生を抑制できることが確認できた。
 また、深さ3μmの位置での窒素濃度を上述の範囲にすることで、仮に、デバイス工程における熱処理などでエピタキシャル膜表面の窒素が外方拡散で抜けた場合であっても、深さ3μmの位置から窒素がエピタキシャル膜表面に供給されるため、所望の強度を得ることができ、その結果、転位発生を抑制できると考えられる。
〔窒素濃度設定工程における熱処理条件の数式化〕
 表1における自然酸化膜除去工程を実施していない条件7,12,14,17,20,23以外の条件について、図4に示すように、窒素濃度設定工程における熱処理の温度Xと時間Yとの関係をグラフ化した。このグラフ化に際し、3点曲げ試験結果が「NG」の場合を「×」で示し、「OK」の場合を「○」で示した。
 そして、「OK」と「NG」との境界を表す近似直線を求めたところ、以下の式(2)が得られ、上記近似直線よりも左側が「NG」の範囲で、右側が「OK」の範囲となった。
  Y=1×1034exp(-0.084X) … (2)
 このことから、上記式(1)を満たすように、窒素濃度設定工程における熱処理を行うことで、エピタキシャル膜表面から深さ3μmの位置での窒素濃度を5.0×1013atoms/cm以上にすることができることがわかった。
 EP…エピタキシャル膜、EW…エピタキシャルシリコンウェーハ、WF…シリコンウェーハ。

Claims (10)

  1.  シリコンウェーハの表面にシリコンで構成されたエピタキシャル膜が設けられたエピタキシャルシリコンウェーハであって、
     前記エピタキシャル膜表面の窒素濃度が5.0×1013atoms/cm以上であることを特徴とするエピタキシャルシリコンウェーハ。
  2.  請求項1に記載のエピタキシャルシリコンウェーハにおいて、
     前記エピタキシャル膜表面からの深さが3μmでの位置の窒素濃度が5.0×1013atoms/cm以上であることを特徴とするエピタキシャルシリコンウェーハ。
  3.  請求項1または請求項2に記載のエピタキシャルシリコンウェーハにおいて、
     前記エピタキシャル膜表面に、10MPa以上1000MPaの膜応力を生じる歪み層が設けられていることを特徴とするエピタキシャルシリコンウェーハ。
  4.  請求項1から請求項3のいずれか一項に記載のエピタキシャルシリコンウェーハにおいて、
     前記シリコンウェーハの酸素濃度が10×1017atoms/cm以上15×1017atoms/cm以下(ASTM 1979)であることを特徴とするエピタキシャルシリコンウェーハ。
  5.  トリクロロシランのガス雰囲気において、シリコンウェーハの表面にシリコンで構成されたエピタキシャル膜を形成するエピタキシャル膜形成工程と、
     前記エピタキシャル膜形成工程でエピタキシャル膜が形成されたシリコンウェーハを窒素雰囲気で熱処理して前記エピタキシャル膜上に窒化膜を形成し、この窒化膜からの内方拡散を利用して前記エピタキシャル膜表面の窒素濃度を設定する窒素濃度設定工程とを備えていることを特徴とするエピタキシャルシリコンウェーハの製造方法。
  6.  請求項5に記載のエピタキシャルシリコンウェーハの製造方法において、
     前記窒化膜形成前の前記エピタキシャル膜表面の自然酸化膜を除去する自然酸化膜除去工程を備え、
     前記窒素濃度設定工程は、前記自然酸化膜が除去されたシリコンウェーハに対して行われることを特徴とするエピタキシャルシリコンウェーハの製造方法。
  7.  請求項6に記載のエピタキシャルシリコンウェーハの製造方法において、
     前記自然酸化膜除去工程は、前記窒素濃度設定工程と同じ熱処理装置を用い、アルゴン雰囲気、アンモニア雰囲気、および、水素雰囲気のいずれかの雰囲気で熱処理して行われることを特徴とするエピタキシャルシリコンウェーハの製造方法。
  8.  請求項5から請求項7のいずれか一項に記載のエピタキシャルシリコンウェーハの製造方法において、
     前記窒化膜全体を除去する窒化膜除去工程を備えていることを特徴とするエピタキシャルシリコンウェーハの製造方法。
  9.  請求項8に記載のエピタキシャルシリコンウェーハの製造方法において、
     前記窒化膜除去工程後に露出した前記エピタキシャル膜表面に、10MPa以上1000MPaの膜応力を生じる歪み層を形成する歪み層形成工程を備えていることを特徴とするエピタキシャルシリコンウェーハの製造方法。
  10.  請求項5から請求項9のいずれか一項に記載のエピタキシャルシリコンウェーハの製造方法において、
     前記窒素濃度設定工程は、前記熱処理の温度X(℃)が850℃以上1400℃以下、前記熱処理の時間Y(秒)が1秒以上であり、かつ、以下の式(1)を満たすように、前記熱処理を行うことを特徴とするエピタキシャルシリコンウェーハの製造方法。
      Y≧1×1034exp(-0.084X) … (1)
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