WO2018047635A1 - 固体撮像素子および製造方法、並びに電子機器 - Google Patents

固体撮像素子および製造方法、並びに電子機器 Download PDF

Info

Publication number
WO2018047635A1
WO2018047635A1 PCT/JP2017/030463 JP2017030463W WO2018047635A1 WO 2018047635 A1 WO2018047635 A1 WO 2018047635A1 JP 2017030463 W JP2017030463 W JP 2017030463W WO 2018047635 A1 WO2018047635 A1 WO 2018047635A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor substrate
support substrate
electrode
solid
state imaging
Prior art date
Application number
PCT/JP2017/030463
Other languages
English (en)
French (fr)
Inventor
駒井　尚紀
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to KR1020197005817A priority Critical patent/KR102493216B1/ko
Priority to CN201780047587.3A priority patent/CN109564929A/zh
Priority to US16/329,454 priority patent/US20190221602A1/en
Priority to JP2018538352A priority patent/JPWO2018047635A1/ja
Publication of WO2018047635A1 publication Critical patent/WO2018047635A1/ja
Priority to JP2022109699A priority patent/JP2022132350A/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/10—Circuitry of solid-state image sensors [SSIS]; Control thereof for transforming different wavelengths into image signals
    • H04N25/11—Arrangement of colour filter arrays [CFA]; Filter mosaics

Definitions

  • the present disclosure relates to a solid-state imaging device, a manufacturing method, and an electronic device, and more particularly, to a solid-state imaging device, a manufacturing method, and an electronic device that can further reduce the chip size.
  • a solid-state imaging device such as a CCD (Charge Coupled Device) or a CMOS (Complementary Metal Oxide Semiconductor) image sensor is used.
  • the solid-state imaging device has a pixel in which a photodiode that performs photoelectric conversion and a plurality of transistors are combined, and outputs a pixel signal that is output from a plurality of pixels arranged on an image plane on which an object image is formed. Based on this, an image is constructed.
  • the structure of the solid-state imaging device a front side irradiation type in which light is irradiated on the surface of the semiconductor substrate on which the photodiode is formed, and a back side irradiation type in which light is irradiated on the back surface of the semiconductor substrate on which the photodiode is formed.
  • the back-illuminated solid-state imaging device has a structure in which a wiring layer is provided on the opposite side to the light receiving surface, the photodiode can receive more light.
  • an electrode pad is provided outside a pixel region of a semiconductor substrate and electrically connected to the outside using a wire, or electrically connected to the outside using a solder ball.
  • a wire or electrically connected to the outside using a solder ball.
  • flip chip bonding is used.
  • Patent Document 1 glass is bonded to a light receiving surface of a semiconductor substrate on which a color filter and an on-chip lens are formed, and a through hole is formed from the back surface side of the semiconductor substrate toward the electrode pad.
  • a solid-state imaging device having a structure in which rewiring is formed on the opposite side of the light receiving surface and solder balls are mounted is disclosed.
  • an electrode pad is disposed at a location where the pixel region of the solid-state imaging device is removed, and a through hole is formed from the back side so as to penetrate the semiconductor substrate up to the electrode pad.
  • the mounting method of taking out the electrode on the back surface can reduce the chip size of the solid-state imaging device as compared with the mounting method of taking out the electrode by wire bonding, it does not significantly reduce the chip size of the solid-state imaging device. It was difficult.
  • the present disclosure has been made in view of such circumstances, and is intended to enable further reduction in chip size.
  • a solid-state imaging device includes a semiconductor substrate provided with a pixel region in which a plurality of pixels are arranged in a plane, and a wiring that is stacked on the semiconductor substrate and connected to the plurality of pixels. And a support substrate bonded to the wiring layer and supporting the semiconductor substrate, the wiring layer being externally positioned at a position overlapping the pixel region when the semiconductor substrate is viewed in plan view.
  • a plurality of electrode pads used for electrical connection with the plurality of electrode pads are disposed, and through holes are provided in the support substrate at locations corresponding to the plurality of electrode pads.
  • a manufacturing method includes a semiconductor substrate provided with a pixel region in which a plurality of pixels are arranged in a plane, and a wiring stacked on the semiconductor substrate and connected to the plurality of pixels.
  • a method for manufacturing a solid-state imaging device comprising: a wiring layer; and a support substrate that is bonded to the wiring layer and supports the semiconductor substrate, the wiring layer has the pixel region when the semiconductor substrate is viewed in plan. Forming a plurality of electrode pads used for electrical connection with the outside at overlapping positions, and forming through holes in the support substrate at locations corresponding to the plurality of electrode pads.
  • An electronic device includes a semiconductor substrate provided with a pixel region in which a plurality of pixels are arranged in a plane, and a wiring that is stacked on the semiconductor substrate and connected to the plurality of pixels.
  • the wiring layer has an external position at a position overlapping the pixel region when the semiconductor substrate is viewed in a plan view.
  • a plurality of electrode pads used for electrical connection with the plurality of electrode pads are disposed, and the support substrate includes a solid-state imaging device provided with through holes at locations corresponding to the plurality of electrode pads.
  • the wiring layer includes a plurality of electrode pads used for electrical connection to the outside at a position overlapping the pixel region when the semiconductor substrate is viewed in plan, and is disposed on the support substrate. Are provided with through holes at locations corresponding to the plurality of electrode pads.
  • the chip size can be further reduced.
  • FIG. 1 is a diagram illustrating a configuration example of a first embodiment of an image sensor to which the present technology is applied.
  • FIG. 1 shows a schematic cross-sectional configuration of the image sensor 11.
  • the imaging device 11 includes a support substrate 12, a multilayer wiring layer 13, a semiconductor substrate 14, a color filter layer 15, an on-chip lens layer 16, a glass seal resin layer 17, and a glass protective substrate 18 in order from the lower side of FIG. Configured.
  • the imaging element 11 is a backside illumination type solid-state imaging element in which light is emitted from the back side of the semiconductor substrate 14 (upper side in FIG. 1) to the pixels formed on the semiconductor substrate 14.
  • the support substrate 12 is a substrate for supporting the semiconductor substrate 14 that has been thinned so that light emitted from the back side can be received by the pixels.
  • the multilayer wiring layer 13 is a wiring layer in which wiring connected to pixels formed on the semiconductor substrate 14 is formed in a multilayer structure.
  • the multilayer wiring layer 13 has a two-layer structure in which a first wiring layer 21-1 and a second wiring layer 21-2 are stacked from the semiconductor substrate 14 side.
  • the wiring is formed by a connection conductor having conductivity such as copper, for example.
  • the electrode pad layer 22 is provided on the support substrate 12 side with respect to the first wiring layer 21-1 and the second wiring layer 21-2.
  • the first wiring layer 21-1, the second wiring layer 21-2, the electrode pad layer 22, and the through electrode connecting the respective layers are insulated by the interlayer insulating film 23. It is comprised so that.
  • the plurality of electrode pads 24 constituting the electrode pad layer 22 are formed of a connection conductor having conductivity such as aluminum, for example.
  • a through hole 25 formed so as to penetrate is provided. Accordingly, the electrode pad 24 is opened by the through hole 25 and can be used for electrical connection with the outside of the imaging element 11.
  • three electrode pads 24-1 to 24-3 are arranged on the electrode pad layer 22, and three electrodes corresponding to the electrode pads 24-1 to 24-3 are provided on the support substrate 12, respectively. Two through holes 25-1 to 25-3 are formed.
  • the semiconductor substrate 14 is a wafer in which a material such as single crystal silicon is thinly formed. A plurality of pixels are arranged in a matrix on the semiconductor substrate 14.
  • the color filter layer 15 has a planar filter for transmitting light of colors (for example, three primary colors of red, green, and blue) received by each pixel for each of a plurality of pixels arranged on the semiconductor substrate 14. Arranged and configured.
  • the on-chip lens layer 16 is configured by arranging, in a planar manner, microlenses for condensing light on each pixel for each of a plurality of pixels arranged on the semiconductor substrate 14.
  • the glass seal resin layer 17 is a layer made of a transparent resin for bonding the glass protective substrate 18 to the semiconductor substrate 14 without cavity.
  • the glass protective substrate 18 is a substrate formed of transparent glass for protecting the light receiving surface of the image sensor 11.
  • the imaging element 11 configured as described above is arranged directly below the pixel area where the pixels are formed on the semiconductor substrate 14, that is, in an arrangement so as to overlap the pixel area when the imaging element 11 is viewed in a plan view.
  • the pad 24 is formed.
  • FIG. 2 shows a schematic configuration of the image sensor 11 as viewed from the support substrate 12 side.
  • the image pickup device 11 has a configuration in which almost the entire range in the center is a pixel region 31 in a plan view, and an optical black region 32 is provided on the side of the pixel region 31. It has become.
  • the pixel region 31 is a region where pixels that output pixel signals that constitute an image captured by the image sensor 11 are formed on the semiconductor substrate 14. In the pixel region 31, a plurality of pixels are arranged in a plane.
  • the optical black area 32 is optically shielded, and is an area where pixels that output a pixel signal used as a black reference when an image captured by the image sensor 11 is constructed are arranged.
  • the several electrode pad 24 is arrange
  • the imaging device 11 can reduce the chip size by arranging the plurality of electrode pads 24 so as to overlap the pixel region 31 when viewed in plan.
  • the electrode pad is arranged outside the pixel region in plan view so as not to overlap the pixel region, only an area necessary for forming the electrode pad outside the pixel region is obtained. It was necessary to design a large chip size.
  • the imaging element 11 is provided with an electrode pad 24 made of aluminum on the support substrate 12 side of the multilayer wiring layer 13, and the through hole 25 is opened to the electrode pad 24.
  • the electrode pad 24 can be disposed directly below the pixel region 31.
  • the image sensor 11 does not adversely affect the pixels arranged in the pixel region 31, that is, does not adversely affect the image picked up by the image sensor 11, and the chip size is made smaller than before. be able to.
  • the image pickup device 11 can draw out the wiring in the direction directly below the pixel region 31. Miniaturization can be realized. Further, since the image sensor 11 can shorten the wiring, the power supply can be stabilized and the power consumption can be reduced.
  • the image pickup device 11 can be flip-chip mounted on another substrate (for example, a logic circuit substrate 62 in FIG. 28 described later) having a different chip size directly below the pixel without increasing the chip size. , High functionality can be achieved.
  • the electrode pads 24 are arranged at positions overlapping the pixel region 31.
  • some of the electrode pads 24 are arranged outside the pixel region 31. Also good. That is, the chip size of the image sensor 11 can be reduced by adopting a configuration in which at least a part of the plurality of electrode pads 24 is arranged at a position overlapping the pixel region 31.
  • the electrode pad 24 is made of aluminum, unlike the wirings constituting the first wiring layer 21-1 and the second wiring layer.
  • the same copper as the wirings constituting the first wiring layer 21-1 and the second wiring layer may be employed.
  • FIG. 3 is a cross-sectional view showing a second configuration example of the image sensor 11. Note that in the image sensor 11A shown in FIG. 3, the same reference numerals are given to the same components as those in the image sensor 11 shown in FIG. 1, and detailed description thereof is omitted.
  • the image pickup device 11 ⁇ / b> A includes a support substrate 12, a multilayer wiring layer 13 ⁇ / b> A, a semiconductor substrate 14, a color filter layer 15, an on-chip lens layer 16, a glass seal resin layer 17, in order from the lower side of FIG.
  • the glass protective substrate 18 is laminated.
  • the multilayer wiring layer 13A has a configuration in which the first wiring layer 21-1 and the second wiring layer 21-2 are formed, but the electrode pad layer 22 shown in FIG. 1 is not provided.
  • electrode pads 26-1 to 26-3 are arranged on a part of the second wiring layer 21-2.
  • the electrode pads 26-1 to 26-3 can be formed simultaneously with the patterning of the wiring that constitutes the second wiring layer 21-2, and the wiring that constitutes the second wiring layer 21-2. The same copper is used.
  • the image pickup device 11A as in the image pickup device 11 of FIG. 1, through holes 25-1 to 25-3 penetrating the support substrate 12 are provided so that the electrode pads 26-1 to 26-3 are opened. Is formed. And the electrode pad 26 is arrange
  • the imaging element 11A is closest to the support substrate 12, for example, without providing the electrode pad layer 22 (FIG. 1) only for use in electrical connection with the outside in the multilayer wiring layer 13A.
  • a part of the wiring layer 21 is structured to be used as the electrode pad 26.
  • a part of the wiring layer 21 other than the wiring layer 21 closest to the support substrate 12 may be used as the electrode pad 26. In this case, a through hole 25 that opens to the electrode pad 26 is formed.
  • the image pickup device 11A configured as described above has a chip size larger than that of the conventional one due to the structure in which the electrode pad 26 is disposed immediately below the pixel region 31 (FIG. 2) of the semiconductor substrate 14 as in the case of the image pickup device 11 of FIG. Can be miniaturized.
  • the multilayer wiring layer 13A is laminated on the surface of the semiconductor substrate 14, and the support substrate 12 is bonded from above the semiconductor substrate 14 via the multilayer wiring layer 13A.
  • the plurality of electrode pads 26 formed in the multilayer wiring layer 13A are formed so as to overlap the pixel region 31 in the arrangement so as to be directly above the pixel region 31 (FIG. 2) of the semiconductor substrate 14 at the time of manufacture. Is done.
  • the intermediate structure composed of the support substrate 12, the multilayer wiring layer 13A, and the semiconductor substrate 14 is inverted to thin the semiconductor substrate 14 from the back surface side.
  • the color filter layer 15 and the on-chip lens layer 16 are laminated on the back surface of the semiconductor substrate 14.
  • an adhesive that becomes the glass seal resin layer 17 is applied to the entire back surface of the semiconductor substrate 14 including the on-chip lens layer 16, and the glass protective substrate 18 is adhered.
  • the glass protective substrate 18 and the semiconductor substrate 14 are bonded together in a cavityless structure via the glass seal resin layer 17.
  • the support substrate 12, the multilayer wiring layer 13A, the semiconductor substrate 14, the color filter layer 15, the on-chip lens layer 16, the glass seal resin layer 17, and the glass protection is inverted.
  • the support substrate 12 is thinned to about 100 ⁇ m by using a back grinding technique such as grinding or polishing.
  • a resist pattern 33 is formed on the support substrate 12 as shown in the second stage of FIG.
  • the resist pattern 33 is formed by forming a resist film on the entire surface of the support substrate 12 and then performing patterning so that portions corresponding to the electrode pads 26-1 to 26-3 are opened.
  • the support substrate 12 is processed using a dry etching method or the like so as to penetrate the support substrate 12 to the multilayer wiring layer 13A at locations corresponding to the electrode pads 26-1 to 26-3. A perforated hole. Then, by removing a part of the interlayer insulating film 23 of the multilayer wiring layer 13A using the support substrate 12 as a mask, the electrode pads 26-1 to 26-3 are penetrated as shown in the third row of FIG. Through holes 25-1 to 25-3 are formed.
  • the imaging element 11A can be manufactured by a manufacturing method in which the color filter layer 15 and the on-chip lens layer 16 are stacked on the light receiving surface side of the semiconductor substrate 14 and then the through holes 25 are formed in the support substrate 12. it can.
  • the 15th paragraph to the 15th paragraph of JP-A-2009-277732 are disclosed. This is described in detail in the 21st paragraph.
  • a forming method for forming the color filter layer 15 and the on-chip lens layer 16 in the backside-illuminated imaging device 11A will be described in detail in paragraphs 22 to 30 of JP-A-2009-277732. Has been.
  • FIG. 6 is a cross-sectional view illustrating a third configuration example of the image sensor 11. Note that in the image sensor 11B shown in FIG. 6, the same reference numerals are given to configurations common to the image sensor 11A in FIG. 3, and detailed description thereof is omitted.
  • the image sensor 11B is similar to the image sensor 11A in FIG. 3 in that the support substrate 12, the multilayer wiring layer 13A, the semiconductor substrate 14, the color filter layer 15, the on-chip lens layer 16, and the glass seal resin layer. 17 and a glass protective substrate 18 are laminated.
  • the image pickup device 11B is a through-hole in which the electrode pads 26-1 to 26-3 are arranged in the multilayer wiring layer 13A and the electrode pads 26-1 to 26-3 are opened. Holes 25-1 to 25-3 are formed in the support substrate 12.
  • the insulating film 41 is formed on the entire side surface of the through hole 25 and the upper surface of the support substrate 12, and is insulated from the support substrate 12 by the insulating film 41.
  • through electrodes 42-1 to 42-3 are provided which are electrically connected to 26-3.
  • the insulating film 41 is made of, for example, an insulating SiO 2 film or SiN film, and insulates the support substrate 12 and the through electrodes 42-1 to 42-3.
  • the through electrode 42 is formed so as to be electrically connected to the electrode pads 26-1 to 26-3 at the bottom surface portion of the through hole 25 and to extend to the upper surface of the support substrate 12 through the through hole 25.
  • the portion of the through electrode 42 on the upper surface side of the support substrate 12 is used for electrical connection with the outside of the imaging element 11B.
  • the image sensor 11B configured as described above has a conventional structure in which the electrode pad 26 and the through electrode 42 are disposed immediately below the pixel region 31 (FIG. 2) of the semiconductor substrate 14 as in the image sensor 11A of FIG. As a result, the chip size can be reduced.
  • steps similar to the first to sixth steps described with reference to FIGS. 4 and 5 are performed, and thereby the support substrate 12 is formed so that the electrode pads 26-1 to 26-3 are opened.
  • An intermediate structure in which the through holes 25-1 to 25-3 are formed is manufactured.
  • the entire upper surface of the support substrate 12 including the bottom surface and side surfaces of the through hole 25 is insulated by, for example, plasma CVD (Chemical Vapor Deposition) method.
  • a film 41 is formed.
  • the electrode pad 26 is exposed by removing the insulating film 41 on the bottom surface of the through hole 25 using, for example, an etch back method. To do.
  • a barrier metal film (not shown) is formed on the entire top surface of the support substrate 12 including the bottom surface and side surfaces of the through hole 25 by using a sputtering method.
  • the seed layer 43 is formed.
  • the barrier metal film is formed in order to prevent diffusion of the connection conductor (copper forming the through electrode 42 in the configuration example of the image sensor 11B).
  • the barrier metal film for example, titanium (Ti) or tungsten (W), an oxide film of titanium or tungsten, or the like can be used. Moreover, you may use those alloys as a barrier metal film. In the image sensor 11B, it is preferable to use titanium as the barrier metal film.
  • the seed layer 43 is used as an electrode when the connection conductor is embedded by, for example, an electroplating method.
  • a resist pattern 33 is formed in a predetermined region where the through electrodes 42-1 to 42-3 are not formed on the upper surface of the seed layer 43, as shown in the first row of FIG.
  • the fifteenth step as shown in the second stage of FIG. 8, by electroplating the connection conductor until the thickness of the through electrode 42 is reached, the seed layer 43 where the resist pattern 33 is not formed is formed. Then, the plating layer 44 is formed.
  • the seed layer 43 and the barrier metal film (not shown) formed under the resist pattern 33 are removed by, for example, wet etching.
  • the plating layer 44 that is continuous by the seed layer 43 is independent, and the through electrodes 42-1 to 42-3 are formed as shown in the third row of FIG.
  • rewiring is also formed on the upper surface of the support substrate 12.
  • the image pickup device 11B as shown in FIG. 6 is manufactured by cutting out so as to have a prescribed outer shape.
  • the imaging element 11B forms the through hole 25 in the support substrate 12 after laminating the color filter layer 15 and the on-chip lens layer 16 on the light receiving surface side of the semiconductor substrate 14, and then the through electrode 42 is formed. It can manufacture with the manufacturing method to form.
  • the imaging element 11B can be used in a state as shown in FIG. 6, but may be used as a configuration in which a solder ball is provided for the through electrode 42 as necessary. .
  • FIG. 9 shows a modification of the image sensor 11B.
  • a portion of the through electrode 42 on the upper surface side of the support substrate 12 is used as a land portion for mounting solder balls. Open.
  • the solder balls 35-1 to 35-3 are mounted on the land portions and are electrically connected to the through electrodes 42-1 to 42-3, respectively. .
  • FIG. 10 is a cross-sectional view showing a fourth configuration example of the image sensor 11. Note that in the image sensor 11C shown in FIG. 10, the same reference numerals are given to configurations common to the image sensor 11B of FIG. 6, and detailed description thereof is omitted.
  • the image sensor 11 ⁇ / b> C is similar to the image sensor 11 ⁇ / b> B in FIG. 6.
  • the support substrate 12, the multilayer wiring layer 13 ⁇ / b> A, the semiconductor substrate 14, the color filter layer 15, the on-chip lens layer 16, and the glass seal resin layer. 17 and a glass protective substrate 18 are laminated.
  • the image sensor 11C is a through-hole in which the electrode pads 26-1 to 26-3 are arranged in the multilayer wiring layer 13A and the electrode pads 26-1 to 26-3 are opened. Holes 25-1 to 25-3 are formed in the support substrate 12, and an insulating film 41 is formed.
  • the imaging element 11C has a configuration in which an embedded through electrode 45 is formed inside the through hole 25.
  • the embedded through electrode 45 can be formed by embedding the through hole 25 with a connection conductor when performing electroplating in the fifteenth step (second stage in FIG. 8) described above.
  • the image sensor 11C configured as described above has a structure in which the electrode pad 26 and the embedded through electrode 45 are arranged immediately below the pixel region 31 (FIG. 2) of the semiconductor substrate 14 as in the image sensor 11B of FIG.
  • the chip size can be reduced as compared with the conventional case.
  • FIG. 11 is a cross-sectional view showing a sixth configuration example of the image sensor 11.
  • the same reference numerals are given to the same components as those of the image sensor 11A in FIG. 3, and detailed description thereof is omitted.
  • the imaging device 11D includes a support substrate 12D, a multilayer wiring layer 13D, a semiconductor substrate 14, a color filter layer 15, an on-chip lens layer 16, a glass seal resin layer 17, and a glass protective substrate 18. Configured.
  • the image sensor 11D has a configuration in which electrode pads 26-1 to 26-6 provided on the second wiring layer 21-2 are formed so as to be exposed on the surface of the multilayer wiring layer 13D.
  • the through electrodes 46-1 to 46-6 formed so as to penetrate the support substrate 12D are connected to the electrode pads 26-1 to 26-6 at the joint surface between the support substrate 12D and the multilayer wiring layer 13D. Is done.
  • the imaging device 11D is configured by hybrid bonding a support substrate 12D in which through electrodes 46-1 to 46-6 are embedded in through holes in advance through an insulating film (not shown) and a multilayer wiring layer 13D.
  • the imaging element 11D is embedded on the surface of the support substrate 12D corresponding to the through electrodes 46-1 to 46-6 so as to be embedded in the insulating film 51 formed on the entire surface of the support substrate 12D. 1 to 52-6 are formed.
  • the imaging device 11D configured as described above has a structure in which the electrode pad 26 and the embedded electrode pad 52 are arranged immediately below the pixel region 31 (FIG. 2) of the semiconductor substrate 14 as in the imaging device 11A of FIG.
  • the chip size can be made smaller than before.
  • non-through vias 47-1 to 47-6 having a length not penetrating the support substrate 12D are formed in the support substrate 12D.
  • a resist pattern that can provide an opening having a diameter of about 2.0 ⁇ m to 10.0 ⁇ m is formed on the upper surface of the support substrate 12D, and dry etching is performed using the resist pattern as a mask to obtain a depth of about 30 ⁇ m to 80 ⁇ m.
  • a via is formed.
  • a thermal oxide film is formed by a diffusion furnace, or an LP-SiN film is formed by a CVD apparatus.
  • a tungsten-based barrier metal film is formed by sputtering, a copper seed layer is formed, and then the via is filled with copper by using an electroplating method.
  • the non-through vias 47-1 to 47-6 can be formed in the support substrate 12D.
  • electrode pads 26-1 to 26-6 connected to the non-through vias 47-1 to 47-6 of the support substrate 12D are directly below the pixel region 31 of the semiconductor substrate 14. It is formed using a damascene method at a position (directly above in the process).
  • the support substrate 12D is bonded to the multilayer wiring layer 13D stacked on the semiconductor substrate.
  • the electrode pads 26-1 to 26-6 of the multilayer wiring layer 13D and the non-through vias 47-1 to 47-6 of the support substrate 12D are joined by the same conductor (Cu-Cu joining).
  • hybrid bonding is performed to join the surfaces of the support substrate 12D and the interlayer insulating film 23 together.
  • the intermediate structure composed of the support substrate 12D, the multilayer wiring layer 13D, and the semiconductor substrate 14 is inverted.
  • the semiconductor substrate 14 is thinned from the back side.
  • the color filter layer 15 and the on-chip lens layer 16 are laminated on the back surface of the semiconductor substrate 14.
  • an adhesive that becomes the glass seal resin layer 17 is applied to the entire back surface of the semiconductor substrate 14 including the on-chip lens layer 16, and the glass protective substrate 18. Glue.
  • the glass protective substrate 18 and the semiconductor substrate 14 are bonded together with a cavityless structure via the glass seal resin layer 17.
  • the support substrate 12D, the multilayer wiring layer 13D, the semiconductor substrate 14, the color filter layer 15, the on-chip lens layer 16, the glass seal resin layer 17, and the glass protection As shown in the third row of FIG. 13, the support substrate 12D, the multilayer wiring layer 13D, the semiconductor substrate 14, the color filter layer 15, the on-chip lens layer 16, the glass seal resin layer 17, and the glass protection
  • the intermediate structure composed of the substrate 18 is inverted.
  • the support substrate 12D is thinned by using a back grinding technique such as grinding or polishing, and the heads of the non-penetrating vias 47-1 to 47-6 are formed. Further, the wet etching method or the dry etching method is used. The entire surface of the support substrate 12D is dug. As a result, the non-penetrating vias 47-1 to 47-6 penetrate the support substrate 12D and become the through electrodes 46-1 to 46-6 as shown in the first stage of FIG. The tips of the through electrodes 46-1 to 46-6 may be formed so as to protrude from the support substrate 12D.
  • an insulating film 51 is formed on the entire surface of the support substrate 12D.
  • the insulating film 51 is formed by using a low-temperature CVD method of 200 ° C. or less that does not damage the color filter layer 15.
  • a resist pattern is formed on the insulating film 51, and grooves are formed in the insulating film 51 by dry etching. Then, as in the damascene method, a barrier metal film and a seed layer are formed by a sputtering method, and then, as shown in the third stage of FIG. 52-6 is formed.
  • the image pickup device 11D as shown in FIG. 11 is manufactured by cutting out to a prescribed outer shape.
  • the image pickup device 11D has the color filter layer 15 and the on-chip on the light receiving surface side of the semiconductor substrate 14 after the support substrate 12D on which the non-through vias 47 to be the through electrodes 46 are formed is joined to the semiconductor substrate 14. It can be manufactured by a manufacturing method in which the lens layer 16 is laminated. As a result, the imaging element 11D can apply a high temperature process when forming the non-through via 47 to be the through electrode 46, and can further improve the reliability.
  • the insulating film for insulating the through electrode 46 from the support substrate 12D can be formed by a high-temperature process.
  • an insulating film silicon isolation film
  • the imaging element 11D can avoid a decrease in reliability as a result of the insulating property of the through electrode 46 with respect to the support substrate 12D being improved by forming an insulating film having high insulation resistance.
  • the manufacturing method of the image sensor 11D is not limited to the steps described with reference to FIGS.
  • the thinning is stopped before cueing the non-through vias 47-1 to 47-6.
  • a resist pattern 33 having openings provided so as to correspond to the buried electrode pads 52-1 to 52-6 is formed on the support substrate 12D, and the support substrate 12D is dug by dry etching. Include. At this time, the non-through vias 47-1 to 47-6 are protected by oxidation. Further, an insulating film (not shown) is formed by using a low temperature CVD method at 200 ° C. or lower which does not cause damage to the color filter layer 15. Subsequently, the entire substrate is etched back as long as the oxide film on the surface of the support substrate 12D is not lost, so that the non-through vias 47-1 to 47-6 penetrate the support substrate 12D, as shown in the upper side of FIG. Through electrodes 46-1 to 46-6.
  • the image sensor 11D can be manufactured by such a manufacturing method.
  • the thinning is stopped before cueing the non-through vias 47-1 to 47-6.
  • the support substrate 12D is etched back by wet etching, for example, so that the non-penetrating vias 47-1 to 47-6 penetrate the support substrate 12D, as shown in the upper side of FIG. Through electrodes 46-1 to 46-6.
  • the through electrodes 46-1 to 46-6 are protected by oxidation, and etching is performed so that the tips of the through electrodes 46-1 to 46-6 protrude from the support substrate 12D.
  • an insulating film 53 made of an organic resin such as a solder resist is formed on the entire surface of the support substrate 12D.
  • the cueing of the through electrodes 46-1 to 46-6 is performed. Is done. In this way, it is possible to form a structure in which the tip surfaces of the through electrodes 46-1 to 46-6 are used as electrode pads with the tip surfaces exposed from the insulating film 53.
  • the image sensor 11D can be manufactured by such a manufacturing method.
  • the multilayer wiring layer 13D stacked on the semiconductor substrate 14 is applied to the multilayer wiring layer 13D stacked on the semiconductor substrate 14 as in the 22nd process (second stage of FIG. 12). Then, the support substrate 12D is bonded.
  • the support substrate 12D is thinned, and the thinning is stopped before the non-through vias 47-1 to 47-6 are exposed.
  • the thinning may be stopped when the non-through vias 47-1 to 47-6 are exposed.
  • a resist pattern 33 provided with openings so as to correspond to the non-through vias 47-1 to 47-6 is formed on the support substrate 12D, and the resist pattern 33 is used as a mask to support the resist pattern 33. Groove processing is performed on the substrate 12D. As a result, the non-penetrating vias 47-1 to 47-6 penetrate the support substrate 12D, and become through electrodes 46-1 to 46-6 as shown in the third row of FIG.
  • an insulating film 51 is formed on the support substrate 12D.
  • the insulating film 51 can be formed, for example, at a temperature of about 400 ° C. used for forming a general copper wiring.
  • the entire surface is etched back to the extent that the surface of the support substrate 12D is not exposed, and the through electrodes 46-1 to 46-6 are exposed as shown in the fourth row of FIG.
  • the embedded electrode pad 52-1 that is embedded in the support substrate 12D by the electrolytic plating method and the CMP method is used.
  • To 52-6 are formed and planarized. Subsequently, as shown in the first stage of FIG. 18, the embedded electrode pads 52-1 to 52-6 are capped with the insulating film 51.
  • a temporary substrate 54 made of, for example, a silicon substrate is bonded to the insulating film 51 as shown in the second stage of FIG.
  • the intermediate structure composed of the support substrate 12D, the multilayer wiring layer 13D, the semiconductor substrate 14, the insulating film 51, and the temporary substrate 54 is inverted.
  • the semiconductor substrate 14 is thinned from the back surface side.
  • the color filter layer 15 and the on-chip lens layer 16 are laminated on the back surface of the semiconductor substrate 14.
  • an adhesive that becomes the glass seal resin layer 17 is applied to the entire back surface of the semiconductor substrate 14 including the on-chip lens layer 16, and the glass protective substrate 18. Glue.
  • the glass protective substrate 18 and the semiconductor substrate 14 are bonded together with a cavityless structure via the glass seal resin layer 17.
  • the temporary substrate 54 is removed from the intermediate structure.
  • the support substrate 12D, the multilayer wiring layer 13D, the semiconductor substrate 14, the color filter layer 15, the on-chip lens layer 16, the glass seal resin layer 17, and the glass protective substrate 18 and the intermediate structure composed of the insulating film 51 is inverted.
  • a resist pattern is formed on the insulating film 51 so that the buried electrode pads 52-1 to 52-6 are exposed, and insulation is performed by dry etching. Groove processing is performed on the film 51. Alternatively, the buried electrode pads 52-1 to 52-6 may be exposed by performing etch back on the entire surface of the insulating film 51.
  • the image sensor 11D can be manufactured by such a manufacturing method.
  • a high-temperature process can be applied around the through electrodes 46-1 to 46-3, and the reliability of the imaging element 11D can be improved.
  • FIG. 21 is a cross-sectional view showing a sixth configuration example of the image sensor 11.
  • the same reference numerals are given to the same components as those in the image sensor 11A shown in FIG. 3, and the detailed description thereof is omitted.
  • the imaging device 11E includes a support substrate 12E, a multilayer wiring layer 13A, a semiconductor substrate 14, a color filter layer 15, an on-chip lens layer 16, a glass seal resin layer 17, and a glass protective substrate 18. Configured.
  • electrode pads 55-2 and 55-3 are formed so as to be exposed on the surface of the support substrate 12E, and the electrode pad 55-2 is electrically connected to the through electrode 46-2. 55-3 is configured to be electrically connected to the through electrode 46-3.
  • the image sensor 11E has a configuration in which solder balls 56-1 to 56-3 are formed so as to protrude from the insulating film 51 formed on the entire surface of the support substrate 12E.
  • the solder ball 56-1 is electrically connected to the through electrode 46-1
  • the solder ball 56-2 is electrically connected to the electrode pad 55-2
  • the solder ball 56-3 is connected to the electrode pad 55-3. And are electrically connected. That is, in the image sensor 11D, the electrode pads 26-1 to 26-3 are connected to the outside via the solder balls 56-1 to 56-3, respectively.
  • the imaging device 11D configured as described above has an electrode pad 26 and solder balls 56-1 to 56-3 directly below the pixel region 31 (FIG. 2) of the semiconductor substrate 14 as in the imaging device 11A of FIG.
  • the chip size can be reduced as compared with the conventional structure by the arrangement structure.
  • the imaging device 11D can be mounted on another substrate by flip chip bonding using solder balls 56-1 to 56-3.
  • FIGS. 22 and 26 a method for manufacturing the image sensor 11E of FIG. 21 will be described.
  • a multilayer wiring layer 13A is laminated on the surface of the semiconductor substrate.
  • the support substrate 12E is bonded from above the semiconductor substrate 14 via the multilayer wiring layer 13A.
  • the support substrate 12E is thinned to about 100 ⁇ m, for example, by using a back grinding technique such as grinding or polishing. Then, as shown in the third row of FIG. 22, through holes are formed in the support substrate 12E at locations corresponding to the electrode pads 26-1 to 26-3 to embed the through electrodes 46-1 to 46-3, The surface of the support substrate 12E is grooved to form electrode pads 55-2 and 55-3.
  • the insulating film 51 is formed on the entire surface of the support substrate 12E.
  • the insulating film 51 can be formed, for example, at a temperature of about 400 ° C. used for forming a general copper wiring.
  • an opening is formed in the insulating film 51 so as to provide a land portion on which the solder balls 56-1 to 56-3 are mounted in the subsequent step.
  • the electrode 46-1 and the electrode pads 55-2 and 55-3 are exposed.
  • a silicon oxide film 57 is formed on the entire surface of the insulating film 51 so as to fill the land portion, and the surface thereof is flattened.
  • a temporary substrate 54 made of, for example, a silicon substrate is bonded to the silicon oxide film 57 as shown in the first stage of FIG.
  • the intermediate structure composed of the support substrate 12E, the multilayer wiring layer 13A, the semiconductor substrate 14, the insulating film 51, the silicon oxide film 57, and the temporary substrate 54 is inverted. To do.
  • the semiconductor substrate 14 is thinned from the back surface side.
  • the color filter layer 15 and the on-chip lens layer 16 are laminated on the back surface of the semiconductor substrate 14.
  • an adhesive that becomes the glass seal resin layer 17 is applied to the entire back surface of the semiconductor substrate 14 including the on-chip lens layer 16, and the glass protective substrate 18. Glue. As a result, the glass protective substrate 18 and the semiconductor substrate 14 are bonded together with a cavityless structure via the glass seal resin layer 17.
  • the temporary substrate 54 is removed from the intermediate structure.
  • the silicon oxide film 57 is removed and the land portion is opened.
  • the solder balls 56-1 to 56-1 through 55 are electrically connected to the through electrode 46-1 and the electrode pads 55-2 and 55-3, respectively. 56-3 is formed.
  • the image pickup device 11E as shown in FIG. 21 is manufactured by cutting out to a prescribed outer shape.
  • the image pickup device 11E after the through electrodes 46-1 to 46-3 are formed so as to penetrate the support substrate 12E, the color filter layer 15 and the on-chip lens layer 16 are formed on the light receiving surface side of the semiconductor substrate. It can manufacture with the manufacturing method which laminates
  • a seventh configuration example of the image sensor 11 will be described with reference to FIGS.
  • the image sensor 11 can constitute a wafer level CSP (Chip Size Package) in which a chip-on-wafer is stacked on a semiconductor substrate on which a logic circuit, a memory circuit, and the like are formed.
  • CSP Chip Size Package
  • solder balls 56-1 to 56-6 are provided, the support substrate 12, the multilayer wiring layer 13A, the semiconductor substrate 14, and the color filter layer 15 are provided.
  • -1 and 15-2, on-chip lens layers 16-1 and 16-2, a glass seal resin layer 17, and a glass protective substrate 18 are formed.
  • the chip is cut into two chips 61-1 and 61-2 used as an image pickup device, and cut into a prescribed outer shape.
  • the color filter layers 15-1 and 15-2 and the on-chip lens layers 16-1 and 16-2 are formed so as to be discontinuous at the portions separated in this way.
  • the chip 61-1 is mounted on the logic circuit board 62.
  • the logic circuit board 62 has a configuration in which a multilayer wiring layer 72 is laminated on a semiconductor substrate 71 on which a logic circuit is formed, and electrode pads 73-1 to 73-6 are formed on the surface of the multilayer wiring layer 72. Yes.
  • the chip 61-1 is, for example, flip-chip bonded to the electrode pads 73-1 to 73-3 of the logic circuit board 62 by using the solder balls 56-1 to 56-3, thereby providing logic. Mounted on the circuit board 62.
  • the chip 61-2 is mounted on the logic circuit board 62.
  • the chip 61-2 is, for example, flip-chip bonded to the electrode pads 73-4 to 73-6 of the logic circuit board 62 by using the solder balls 56-4 to 56-6, thereby Mounted on the circuit board 62.
  • the wafer level CSP 81 having the configuration in which the chips 61-1 and 61-2 are mounted on the logic circuit board 62 is manufactured.
  • a configuration in which chips 61-1 and 61-2 are mounted on a memory circuit board on which a memory circuit is formed may be employed instead of the logic circuit board 62.
  • a wafer level CSP may be configured by mounting a logic circuit board, a memory circuit board, or the like smaller than the image sensor 11 on the image sensor 11.
  • the pitch at which the electrode pads 24 are arranged is 0.5 mm or more.
  • the electrode pad is arranged directly above the embedded through electrode, it is preferable to use an electrode pad having an area larger than the diameter of the through electrode.
  • the multilayer imaging device 11 having a configuration in which the support substrate 12 includes a logic element or a memory element, for example, the same as disclosed in paragraphs 17 to 30 of JP-A-2004-335647.
  • the method can be used. That is, after forming the element, by forming a via (for example, ⁇ 2 to 5 ⁇ m and depth of 30 ⁇ m) that can be a through electrode so as to face the pixel pad, the through electrode 46 is formed directly below the pixel region 31. Can be formed. In this case, the through electrode 46 needs to be disposed at a distance of several ⁇ m from the via so that the element on the support substrate 12 is not adversely affected.
  • this via was shown by the method of forming by forming between element formation and wiring formation, you may form the via
  • the electrode pad 26 may not be disposed in the layer closest to the support substrate 12, and may be formed in any wiring layer 21 of the multilayer wiring layer 13. Furthermore, the electrode pad 26 may be formed so that two or more wirings are laminated. For example, as the electrode pad 26, various combinations such as a combination of an aluminum wiring and a tungsten plug, a combination of an aluminum wiring and a copper wiring, and a combination of a copper wiring and a copper wiring are used. Can do.
  • the through electrode 46 is preferably made of copper, which has a small specific resistance and can be easily connected to the mounting substrate.
  • gold (Au), aluminum (Al), tungsten (W), nickel (Ni), Tin (Sn) or an alloy thereof may be used.
  • a structure in which glass is formed on the pixel array surface via an adhesive may be used.
  • the support substrate 12 may incorporate peripheral circuit elements for driving pixels, memory elements, and the like.
  • the imaging device 11 as described above is applied to various electronic devices such as an imaging system such as a digital still camera and a digital video camera, a mobile phone having an imaging function, or other devices having an imaging function. can do.
  • FIG. 29 is a block diagram illustrating a configuration example of an imaging device mounted on an electronic device.
  • the imaging apparatus 101 includes an optical system 102, an imaging element 103, a signal processing circuit 104, a monitor 105, and a memory 106, and can capture still images and moving images.
  • the optical system 102 includes one or more lenses, guides image light (incident light) from a subject to the image sensor 103, and forms an image on a light receiving surface (sensor unit) of the image sensor 103.
  • the above-described image sensor 11 is applied.
  • the image sensor 103 electrons are accumulated for a certain period according to an image formed on the light receiving surface via the optical system 102. Then, a signal corresponding to the electrons accumulated in the image sensor 103 is supplied to the signal processing circuit 104.
  • the signal processing circuit 104 performs various signal processing on the pixel signal output from the image sensor 103.
  • An image (image data) obtained by performing signal processing by the signal processing circuit 104 is supplied to the monitor 105 and displayed, or supplied to the memory 106 and stored (recorded).
  • the imaging apparatus 101 configured as described above can be further reduced in size, for example, by applying the imaging element 11 described above.
  • FIG. 30 is a diagram illustrating a usage example in which the above-described image sensor is used.
  • the image sensor described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports-Equipment used for sports such as action cameras and wearable cameras for sports applications-Used for agriculture such as cameras for monitoring the condition of fields and crops apparatus
  • this technique can also take the following structures.
  • a semiconductor substrate provided with a pixel region in which a plurality of pixels are arranged in a plane;
  • a wiring layer stacked on the semiconductor substrate and provided with wirings connected to the plurality of pixels;
  • a support substrate bonded to the wiring layer and supporting the semiconductor substrate;
  • a plurality of electrode pads used for electrical connection with the outside are arranged at a position overlapping the pixel region when the semiconductor substrate is viewed in plan view,
  • the support substrate is provided with a through hole at a location corresponding to the plurality of electrode pads.
  • the support substrate in which a conductor serving as a through electrode is embedded in the through hole in advance via an insulating film is bonded to each other between the surfaces, and the through electrode and the electrode pad are the same
  • the through electrode is formed by embedding the conductor in a via formed at a depth not penetrating the support substrate, and thinning the support substrate to cue the conductor.
  • the solid according to (8) Image sensor. (10) The solid-state imaging device according to (8) or (9), wherein an electrode pad is disposed on a surface of the support substrate corresponding to the through electrode. (11) Any one of (1) to (10) above, wherein solder balls formed on the surface of the support substrate so as to be electrically connected to the electrode pads are flip-chip bonded to another substrate.
  • a semiconductor substrate provided with a pixel region in which a plurality of pixels are arranged in a plane;
  • a manufacturing method of a solid-state imaging device comprising: a support substrate bonded to the wiring layer and supporting the semiconductor substrate;
  • a plurality of electrode pads used for electrical connection with the outside are formed at positions overlapping the pixel region when the semiconductor substrate is viewed in plan view, The manufacturing method including the process of forming a through-hole in the said support substrate in the location corresponding to the said several electrode pad.
  • a semiconductor substrate provided with a pixel region in which a plurality of pixels are arranged in a plane;
  • a wiring layer stacked on the semiconductor substrate and provided with wirings connected to the plurality of pixels;
  • a support substrate bonded to the wiring layer and supporting the semiconductor substrate;
  • a plurality of electrode pads used for electrical connection with the outside are arranged at a position overlapping the pixel region when the semiconductor substrate is viewed in plan view,
  • An electronic apparatus comprising a solid-state imaging device, wherein the support substrate is provided with through holes at locations corresponding to the plurality of electrode pads.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Geometry (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

本開示は、チップサイズの更なる小型化を図ることができるようにする固体撮像素子および製造方法、並びに電子機器に関する。 固体撮像素子は、複数の画素が平面的に配置される画素領域が設けられる半導体基板と、半導体基板に対して積層され、複数の画素に接続される配線が設けられる配線層と、配線層に対して接合され、半導体基板を支持する支持基板とを備える。そして、配線層には、半導体基板を平面的に見て画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドが配置され、支持基板には、複数の電極パッドに対応する箇所に貫通孔が設けられる。本技術は、例えば、ウエハーレベルＣＳＰの裏面照射型のCMOSイメージセンサに適用できる。

Description

固体撮像素子および製造方法、並びに電子機器
　本開示は、固体撮像素子および製造方法、並びに電子機器に関し、特に、チップサイズの更なる小型化を図ることができるようにした固体撮像素子および製造方法、並びに電子機器に関する。
　従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。固体撮像素子は、光電変換を行うフォトダイオードと複数のトランジスタとが組み合わされた画素を有しており、被写体の像が結像する像面に配置された複数の画素から出力される画素信号に基づいて画像が構築される。
　また、固体撮像素子の構造として、フォトダイオードが形成される半導体基板の表面に光が照射される表面照射型、および、フォトダイオードが形成される半導体基板の裏面に光が照射される裏面照射型がある。裏面照射型の固体撮像素子は、受光面に対して反対側に配線層が設けられる構造であることより、より多くの光をフォトダイオードが受光することができる。
　また、固体撮像素子の実装方法として、例えば、半導体基板の画素領域の外側に電極パッドを設け、ワイヤを利用して外部と電気的に接続するワイヤボンディングや、はんだボールを利用して外部と電気的に接続するフリップチップボンディングなどがある。
　例えば、特許文献１には、カラーフィルタおよびオンチップレンズが形成された半導体基板の受光面にガラスを貼り合せ、半導体基板の裏面側から電極パッドに向けて貫通孔を形成した後、電極パッドから受光面の反対側に再配線を形成して、はんだボールを搭載した構造の固体撮像素子が開示されている。
特開２００９－１５８８６２号公報
　ところで、表面照射型の固体撮像装置において裏面に引き出し電極を形成する場合、配線層まで半導体基板を貫通するような電極を形成する必要がある。従って、この場合、固体撮像装置の画素領域を外した箇所に電極パッドを配置して、その電極パッドまで半導体基板を貫通するような貫通孔を裏面側から形成する構成となる。
　しかしながら、このような構成では、画素領域の外側に電極パッドを形成することから、外部との接続に必要な個数の電極パッドの配置に必要な面積だけ、チップサイズが大きくなってしまう。そのため、裏面に電極を取り出す実装方法は、ワイヤボンドにより電極を取り出す実装方法と比較して固体撮像素子のチップサイズを小さくすることができるものの、固体撮像素子のチップサイズを大幅に小さくすることは困難であった。
　本開示は、このような状況に鑑みてなされたものであり、チップサイズの更なる小型化を図ることができるようにするものである。
　本開示の一側面の固体撮像素子は、複数の画素が平面的に配置される画素領域が設けられる半導体基板と、前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、前記配線層に対して接合され、前記半導体基板を支持する支持基板とを備え、前記配線層には、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドが配置され、前記支持基板には、複数の前記電極パッドに対応する箇所に貫通孔が設けられる。
　本開示の一側面の製造方法は、複数の画素が平面的に配置される画素領域が設けられる半導体基板と、前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、前記配線層に対して接合され、前記半導体基板を支持する支持基板とを備える固体撮像素子の製造方法において、前記配線層に、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドを形成し、前記支持基板に、複数の前記電極パッドに対応する箇所に貫通孔を形成する工程を含む。
　本開示の一側面の電子機器は、複数の画素が平面的に配置される画素領域が設けられる半導体基板と、前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、前記配線層に対して接合され、前記半導体基板を支持する支持基板とを有し、前記配線層には、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドが配置され、前記支持基板には、複数の前記電極パッドに対応する箇所に貫通孔が設けられる固体撮像素子を備える。
　本開示の一側面においては、配線層には、半導体基板を平面的に見て画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドが配置され、支持基板には、複数の電極パッドに対応する箇所に貫通孔が設けられる。
　本開示の一側面によれば、チップサイズの更なる小型化を図ることができる。
本技術を適用した撮像素子の第１の実施の形態の構成例を示す図である。 撮像素子を平面的に見た構成例を示す図である。 撮像素子の第２の実施の形態の構成例を示す図である。 撮像素子の第１の製造方法を説明する図である。 撮像素子の第１の製造方法を説明する図である。 撮像素子の第３の実施の形態の構成例を示す図である。 撮像素子の第２の製造方法を説明する図である。 撮像素子の第２の製造方法を説明する図である。 図３の撮像素子の変形例を示す図である。 撮像素子の第４の実施の形態の構成例を示す図である。 撮像素子の第５の実施の形態の構成例を示す図である。 撮像素子の第３の製造方法を説明する図である。 撮像素子の第３の製造方法を説明する図である。 撮像素子の第３の製造方法を説明する図である。 撮像素子の第３の製造方法の第１の変形例を説明する図である。 撮像素子の第３の製造方法の第２の変形例を説明する図である。 撮像素子の第３の製造方法の第３の変形例を説明する図である。 撮像素子の第３の製造方法の第３の変形例を説明する図である。 撮像素子の第３の製造方法の第３の変形例を説明する図である。 撮像素子の第３の製造方法の第３の変形例を説明する図である。 撮像素子の第６の実施の形態の構成例を示す図である。 撮像素子の第４の製造方法を説明する図である。 撮像素子の第４の製造方法を説明する図である。 撮像素子の第４の製造方法を説明する図である。 撮像素子の第４の製造方法を説明する図である。 撮像素子の第４の製造方法を説明する図である。 撮像素子の第７の構成例について説明する図である。 撮像素子の第７の構成例について説明する図である。 撮像装置の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
　＜撮像素子の第１の構成例＞
　図１は、本技術を適用した撮像素子の第１の実施の形態の構成例を示す図である。
　図１には、撮像素子１１の概略的な断面構成が示されている。撮像素子１１は、図１の下側から順に、支持基板１２、多層配線層１３、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、およびガラス保護基板１８が積層されて構成される。例えば、撮像素子１１は、半導体基板１４に形成される画素に、半導体基板１４の裏面側（図１の上側）から光が照射される裏面照射型の固体撮像素子である。
　支持基板１２は、裏面側から照射される光を画素により受光可能とするために薄肉化された半導体基板１４を支持するための基板である。
　多層配線層１３は、半導体基板１４に形成される画素に接続される配線が多層構造で形成される配線層である。図１の例では、多層配線層１３は、半導体基板１４側から第１の配線層２１－１および第２の配線層２１－２が積層された２層構造となっており、それぞれを構成する配線は、例えば、銅などの導電性を備えた接続導体により形成される。また、多層配線層１３では、第１の配線層２１－１および第２の配線層２１－２よりも支持基板１２側に、電極パッド層２２が設けられる。そして、多層配線層１３は、第１の配線層２１－１、第２の配線層２１－２、電極パッド層２２、および、それぞれの層を接続する貫通電極が、層間絶縁膜２３により絶縁されるように構成されている。
　また、電極パッド層２２を構成する複数の電極パッド２４は、例えば、アルミニウムなどの導電性を備えた接続導体により形成されており、それぞれに対応する箇所の支持基板１２には、支持基板１２を貫通するように形成された貫通孔２５が設けられている。これにより、電極パッド２４は、貫通孔２５により開口されることになり、撮像素子１１の外部との電気的な接続に利用可能とされる。図１の例では、電極パッド層２２には、３つの電極パッド２４－１乃至２４－３が配置されており、支持基板１２には、電極パッド２４－１乃至２４－３それぞれに対応した３つの貫通孔２５－１乃至２５－３が形成されている。
　半導体基板１４は、例えば、単結晶シリコンなどの素材を薄く形成したウェハである。半導体基板１４には、複数の画素が行列状に配置される。
　カラーフィルタ層１５は、半導体基板１４に配置される複数の画素ごとに、それぞれの画素が受光する色（例えば、赤、緑、および青の三原色）の光を透過するためのフィルタが平面的に配置されて構成される。オンチップレンズ層１６は、半導体基板１４に配置される複数の画素ごとに、それぞれの画素に光を集光するためのマイクロレンズが平面的に配置されて構成される。
　ガラスシール樹脂層１７は、半導体基板１４にガラス保護基板１８をキャビティレスで接合するための透明な樹脂からなる層である。ガラス保護基板１８は、撮像素子１１の受光面を保護するための透明なガラスにより形成される基板である。
　このように構成される撮像素子１１は、半導体基板１４に画素が形成される画素領域の真下側に、即ち、撮像素子１１を平面的に見たときに画素領域に重なり合うような配置で、電極パッド２４が形成された構造となっている。
　ここで、図２には、撮像素子１１を支持基板１２側から見た概略的な構成が示されている。
　図２に示すように、撮像素子１１は、平面的に見て、中央のほぼ全ての範囲が画素領域３１とされており、画素領域３１の側方に、オプティカルブラック領域３２が設けられた構成となっている。
　画素領域３１は、半導体基板１４において、撮像素子１１により撮像される画像を構成する画素信号を出力する画素が形成される領域であり、画素領域３１には、複数の画素が平面的に配置される。オプティカルブラック領域３２は、光学的に遮光されており、撮像素子１１により撮像される画像を構築する際に、黒色の基準として用いる画素信号を出力する画素が配置される領域である。
　そして、撮像素子１１では、図示するように、複数の電極パッド２４が、画素領域３１に重なり合う位置でグリッド状に配置されている。このように、撮像素子１１は、平面的に見たときに、画素領域３１と重なり合うように複数の電極パッド２４が配置されていることにより、チップサイズの小型化を図ることができる。
　例えば、従来の撮像素子では、画素領域と重ならないように、平面的に見て画素領域の外側に電極パッドが配置されていたため、電極パッドを画素領域の外側に形成するのに必要な面積だけ、チップサイズを大きく設計する必要があった。
　これに対し、撮像素子１１は、図１に示したように、アルミニウムにより構成される電極パッド２４を、多層配線層１３の支持基板１２側に設け、電極パッド２４まで開口するように貫通孔２５を形成することで、画素領域３１の真下に電極パッド２４を配置することができる。これにより、撮像素子１１は、画素領域３１に配置される画素に悪影響を与えることなく、即ち、撮像素子１１により撮像される画像に悪影響を与えることなく、従来よりもチップサイズを小型に形成することができる。
　即ち、撮像素子１１は、画素領域３１の横方向に配線を引き出す構成と比較して、画素領域３１の真下方向に配線を引き出すことができる結果、例えば、同一の画角の撮像素子よりも、小型化を実現することができる。さらに、撮像素子１１は、配線を短くすることができるので、電源の安定化を図ることができるとともに、低消費電力化が可能となる。また、撮像素子１１は、画素の真下において、チップサイズの異なる他の基板（例えば、後述する図２８のロジック回路基板６２）にフリップチップ実装することが可能になり、チップサイズを大きくすることなく、高機能化を図ることができる。
　また、図２に示す例では、ほぼ全ての電極パッド２４が、画素領域３１に重なり合う位置に配置されているが、例えば、一部の電極パッド２４は、画素領域３１の外側に配置されていてもよい。即ち、複数の電極パッド２４のうちの、少なくとも一部の電極パッド２４が、画素領域３１に重なり合う位置に配置される構成とすることで、撮像素子１１のチップサイズを小型化することができる。
　なお、図１に示す撮像素子１１では、電極パッド２４は、第１の配線層２１－１および第２の配線層を構成する配線と異なり、アルミニウムを採用している。これに対し、例えば、撮像素子１１の電極パッドとして、第１の配線層２１－１および第２の配線層を構成する配線と同じ銅を採用してもよい。
　＜撮像素子の第２の構成例＞
　図３は、撮像素子１１の第２の構成例を示す断面図である。なお、図３に示す撮像素子１１Ａにおいて、図１の撮像素子１１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
　図３に示すように、撮像素子１１Ａは、図３の下側から順に、支持基板１２、多層配線層１３Ａ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、およびガラス保護基板１８が積層されて構成される。
　多層配線層１３Ａは、第１の配線層２１－１および第２の配線層２１－２が形成される一方で、図１に示した電極パッド層２２が設けられない構成となっている。そして、多層配線層１３Ａでは、第２の配線層２１－２の一部に電極パッド２６－１乃至２６－３が配置されている。例えば、電極パッド２６－１乃至２６－３は、第２の配線層２１－２を構成する配線をパターニングするのと同時に形成することができ、第２の配線層２１－２を構成する配線と同じ銅が用いられる。
　また、撮像素子１１Ａでは、図１の撮像素子１１と同様に、電極パッド２６－１乃至２６－３が開口するように、支持基板１２を貫通するような貫通孔２５－１乃至２５－３が形成されている。そして、電極パッド２６は、図２に示した電極パッド２４と同様に、画素領域３１に重なり合う位置でグリッド状に配置されている。
　このように、撮像素子１１Ａは、多層配線層１３Ａに、外部との電気的な接続に利用されるためだけの電極パッド層２２（図１）を設けることなく、例えば、支持基板１２に最も近い配線層２１の一部を、電極パッド２６として利用するような構造となっている。なお、例えば、多層配線層１３Ａに多層構造で積層される配線層２１のうち、支持基板１２に最も近い配線層２１以外の配線層２１の一部を電極パッド２６として利用してもよく、この場合、その電極パッド２６まで開口するような貫通孔２５が形成される。
　このように構成される撮像素子１１Ａは、図１の撮像素子１１と同様に、半導体基板１４の画素領域３１（図２）の真下側に電極パッド２６を配置する構造により、従来よりもチップサイズの小型化を図ることができる。
　＜撮像素子の第１の製造方法＞
　図４および図５を参照して、図３の撮像素子１１Ａの製造方法について説明する。
　まず、第１の工程において、半導体基板１４の表面に多層配線層１３Ａを積層し、多層配線層１３Ａを介して半導体基板１４の上側から支持基板１２を貼り合わせる。ここで、多層配線層１３Ａに形成される複数の電極パッド２６は、製造時には、半導体基板１４の画素領域３１（図２）の真上となるような配置で、画素領域３１に重なり合うように形成される。そして、支持基板１２、多層配線層１３Ａ、および半導体基板１４からなる中間構造体を反転させて、半導体基板１４を裏面側から薄肉化する。その後、図４の１段目に示すように、半導体基板１４の裏面にカラーフィルタ層１５およびオンチップレンズ層１６を積層する。
　第２の工程において、オンチップレンズ層１６を含み半導体基板１４の裏面側の全面にガラスシール樹脂層１７となる接着剤を塗布し、ガラス保護基板１８を接着する。これにより、図４の２段目に示すように、ガラス保護基板１８および半導体基板１４が、ガラスシール樹脂層１７を介してキャビティレス構造で接合される。
　第３の工程において、図４の３段目に示すように、支持基板１２、多層配線層１３Ａ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、およびガラス保護基板１８からなる中間構造体を反転する。
　第４の工程において、図５の１段目に示すように、研削や研摩などによるバックグラインド技術を用いて、例えば、支持基板１２を100μｍ程度に薄肉化する。
　第５の工程において、図５の２段目に示すように、支持基板１２にレジストパターン３３を形成する。例えば、レジストパターン３３は、支持基板１２の全面にレジストを成膜した後に、電極パッド２６－１乃至２６－３に対応する箇所が開口するようにパターニングを行うことにより形成される。
　第６の工程において、例えば、ドライエッチング法などを用いて支持基板１２に対する加工を行い、電極パッド２６－１乃至２６－３に対応する箇所で、多層配線層１３Ａまで支持基板１２を貫通するような孔を形成する。そして、支持基板１２をマスクとして多層配線層１３Ａの層間絶縁膜２３の一部を除去することで、図５の３段目に示すように、電極パッド２６－１乃至２６－３まで貫通するような貫通孔２５－１乃至２５－３を形成する。
　その後、レジストパターン３３を除去して、規定の外形形状となるように切り出すことによって、図３に示したような撮像素子１１Ａが製造される。
　以上のように、撮像素子１１Ａは、半導体基板１４の受光面側にカラーフィルタ層１５およびオンチップレンズ層１６を積層した後に、支持基板１２に貫通孔２５を形成する製造方法により製造することができる。
　なお、例えば、半導体基板１４および支持基板１２の間に存在する多層配線層１３Ａに電極パッド２６－１乃至２６－３を形成する形成方法については、特開２００９－２７７７３２号公報の第１５段落乃至第２１段落で詳細に説明されている。同様に、例えば、裏面照射型の撮像素子１１Ａにおいてカラーフィルタ層１５およびオンチップレンズ層１６を形成する形成方法についても、特開２００９－２７７７３２号公報の第２２段落乃至第３０段落で詳細に説明されている。
　＜撮像素子の第３の構成例＞
　図６は、撮像素子１１の第３の構成例を示す断面図である。なお、図６に示す撮像素子１１Ｂにおいて、図３の撮像素子１１Ａと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
　図６に示すように、撮像素子１１Ｂは、図３の撮像素子１１Ａと同様に、支持基板１２、多層配線層１３Ａ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、およびガラス保護基板１８が積層されて構成される。また、撮像素子１１Ｂは、図３の撮像素子１１Ａと同様に、電極パッド２６－１乃至２６－３が多層配線層１３Ａに配置され、電極パッド２６－１乃至２６－３が開口するような貫通孔２５－１乃至２５－３が支持基板１２に形成されている。
　そして、撮像素子１１Ｂは、貫通孔２５の側面および支持基板１２の上面の全体に絶縁膜４１が成膜され、絶縁膜４１により支持基板１２に対して絶縁されるとともに、電極パッド２６－１乃至２６－３と電気的に接続される貫通電極４２－１乃至４２－３が設けられた構成となっている。
　絶縁膜４１は、例えば、絶縁性を備えたSiO2膜やSiN膜などにより構成され、支持基板１２と貫通電極４２－１乃至４２－３とを絶縁する。
　貫通電極４２は、貫通孔２５の底面の部分で電極パッド２６－１乃至２６－３に電気的に接続され、貫通孔２５を通って支持基板１２の上面まで延在するように形成される。例えば、貫通電極４２の支持基板１２の上面側の部分は、撮像素子１１Ｂの外部との電気的な接続に利用される。
　このように構成される撮像素子１１Ｂは、図３の撮像素子１１Ａと同様に、半導体基板１４の画素領域３１（図２）の真下側に電極パッド２６および貫通電極４２を配置する構造により、従来よりもチップサイズの小型化を図ることができる。
　＜撮像素子の第２の製造方法＞
　図７および図８を参照して、図６の撮像素子１１Ｂの製造方法について説明する。
　まず、上述の図４および図５を参照して説明した第１乃至第６の工程と同様の工程が行われ、これにより、電極パッド２６－１乃至２６－３が開口するように支持基板１２に貫通孔２５－１乃至２５－３が形成された状態の中間構造体が製造される。
　続いて、第１１の工程において、図７の１段目に示すように、貫通孔２５の底面および側面を含む支持基板１２の上面の全体に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により絶縁膜４１を成膜する。
　第１２の工程において、図７の２段目に示すように、例えば、エッチバック法を用いて、貫通孔２５の底面の絶縁膜４１を除去することによって、電極パッド２６が露出された状態とする。
　第１３の工程において、図７の３段目に示すように、例えば、スパッタ法を用いて、貫通孔２５の底面および側面を含む支持基板１２の上面の全体にバリアメタル膜（図示せず）を成膜し、続いて、シード層４３を成膜する。
　ここで、バリアメタル膜は、接続導体（撮像素子１１Ｂの構成例では、貫通電極４２を形成する銅）の拡散を防止するために成膜される。バリアメタル膜としては、例えば、チタン（Ｔｉ）またはタングステン（Ｗ）や、チタンまたはタングステンの酸化膜などを用いることができる。また、バリアメタル膜として、それらの合金を用いてもよい。なお、撮像素子１１Ｂでは、バリアメタル膜として、チタンを用いることが好適である。シード層４３は、例えば、電界めっき法により接続導体を埋め込む際の電極として用いられる。
　第１４の工程において、図８の１段目に示すように、シード層４３の上面において貫通電極４２－１乃至４２－３が形成されない所定の領域に、レジストパターン３３を形成する。
　第１５の工程において、図８の２段目に示すように、貫通電極４２の厚みとなるまで接続導体を電界めっきすることにより、レジストパターン３３が形成されていない箇所のシード層４３に対して、めっき層４４が形成される。
　第１６の工程において、レジストパターン３３を除去した後、例えば、ウェットエッチングにより、レジストパターン３３の下方に形成されていたシード層４３およびバリアメタル膜（図示せず）を除去する。これにより、シード層４３によって連続的となっていためっき層４４が独立し、図８の３段目に示すように、貫通電極４２－１乃至４２－３が形成される。このとき、支持基板１２の上面において再配線も形成される。
　その後、規定の外形形状となるように切り出すことによって、図６に示したような撮像素子１１Ｂが製造される。
　以上のように、撮像素子１１Ｂは、半導体基板１４の受光面側にカラーフィルタ層１５およびオンチップレンズ層１６を積層した後に、支持基板１２に貫通孔２５を形成し、その後、貫通電極４２を形成する製造方法により製造することができる。
　なお、撮像素子１１Ｂは、図６に示したような構成の状態で利用することができるが、必要に応じて、貫通電極４２に対して、はんだボールが設けられた構成として利用してもよい。
　例えば、図９には、撮像素子１１Ｂの変形例が示されている。図９Ａに示すように、感光性ソルダーレジスト３４を塗布した後、露光および現像を行うことで、貫通電極４２の支持基板１２の上面側にある一部分を、はんだボールを搭載するためのランド部として開口する。そして、例えば、ボール振込み方法を用いて、図９Ｂに示すように、はんだボール３５－１乃至３５－３をランド部に搭載し、それぞれ貫通電極４２－１乃至４２－３と電気的に接続する。
　＜撮像素子の第４の構成例＞
　図１０は、撮像素子１１の第４の構成例を示す断面図である。なお、図１０に示す撮像素子１１Ｃにおいて、図６の撮像素子１１Ｂと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
　図１０に示すように、撮像素子１１Ｃは、図６の撮像素子１１Ｂと同様に、支持基板１２、多層配線層１３Ａ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、およびガラス保護基板１８が積層されて構成される。また、撮像素子１１Ｃは、図６の撮像素子１１Ｂと同様に、電極パッド２６－１乃至２６－３が多層配線層１３Ａに配置され、電極パッド２６－１乃至２６－３が開口するような貫通孔２５－１乃至２５－３が支持基板１２に形成されて、絶縁膜４１が成膜されている。
　そして、撮像素子１１Ｃは、貫通孔２５の内部に埋め込み型貫通電極４５が形成された構成となっている。例えば、埋め込み型貫通電極４５は、上述した第１５の工程（図８の２段目）において電界めっきを行う際に、貫通孔２５を接続導体で埋め込むことにより形成することができる。
　このように構成される撮像素子１１Ｃは、図６の撮像素子１１Ｂと同様に、半導体基板１４の画素領域３１（図２）の真下側に電極パッド２６および埋め込み型貫通電極４５を配置する構造により、従来よりもチップサイズの小型化を図ることができる。
　＜撮像素子の第５の構成例＞
　図１１は、撮像素子１１の第６の構成例を示す断面図である。なお、図１１に示す撮像素子１１Ｄにおいて、図３の撮像素子１１Ａと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
　図１１に示すように、撮像素子１１Ｄは、支持基板１２Ｄ、多層配線層１３Ｄ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、およびガラス保護基板１８が積層されて構成される。
　撮像素子１１Ｄは、第２の配線層２１－２に設けられる電極パッド２６－１乃至２６－６が、多層配線層１３Ｄの表面に露出するように形成された構成となっている。そして、電極パッド２６－１乃至２６－６に対し、支持基板１２Ｄを貫通するように形成される貫通電極４６－１乃至４６－６が、支持基板１２Ｄと多層配線層１３Ｄとの接合面において接続される。例えば、撮像素子１１Ｄは、図示しない絶縁膜を介して貫通孔に貫通電極４６－１乃至４６－６が予め埋め込まれている支持基板１２Ｄと、多層配線層１３Ｄとをハイブリッドボンディングすることにより構成される。
　また、撮像素子１１Ｄは、支持基板１２Ｄの全面に成膜された絶縁膜５１に埋め込まれるように、貫通電極４６－１乃至４６－６に対応する支持基板１２Ｄの表面に、埋め込み電極パッド５２－１乃至５２－６が形成された構成となっている。
　このように構成される撮像素子１１Ｄは、図３の撮像素子１１Ａと同様に、半導体基板１４の画素領域３１（図２）の真下側に電極パッド２６および埋め込み電極パッド５２を配置する構造により、従来よりもチップサイズの小型化を図ることができる。
　＜撮像素子の第３の製造方法＞
　図１２乃至図１４を参照して、図１１の撮像素子１１Ｄの製造方法について説明する。
　まず、第２１の工程において、図１２の１段目に示すように、支持基板１２Ｄに対して、支持基板１２Ｄを貫通しない長さの非貫通ビア４７－１乃至４７－６を形成する。
　例えば、2.0μｍ～10.0μｍ程度の直径の開口部が設けられるようなレジストパターンを支持基板１２Ｄの上面に形成し、そのレジストパターンをマスクにしてドライエッチングを行うことで、30μｍ～80μｍ程度の深さのビアを形成する。そして、レジストパターンを除去した後、拡散炉で熱酸化膜を形成し、または、ＣＶＤ装置でLP-SiN膜を形成する。続いて、スパッタ法により、例えば、タングステン系のバリアメタル膜を成膜し、銅のシード層を成膜した後、電界めっき法を用いてビアを銅で充填する。その後、ＣＭＰ（Chemical Mechanical Polishing）法により余剰の銅を除去して、ハイブリッドボンディング用のパッドを形成すると同時に平坦化を行う。このような方法により、支持基板１２Ｄに非貫通ビア４７－１乃至４７－６を形成することができる。
　一方、半導体基板１４の多層配線層１３Ｄには、支持基板１２Ｄの非貫通ビア４７－１乃至４７－６と接続する電極パッド２６－１乃至２６－６が、半導体基板１４の画素領域３１の真下（工程においては真上）となる位置に、ダマシン法を用いて形成される。
　第２２の工程において、図１２の２段目に示すように、半導体基板１４に積層された多層配線層１３Ｄに対して、支持基板１２Ｄを接合する。このとき、多層配線層１３Ｄの電極パッド２６－１乃至２６－６と、支持基板１２Ｄの非貫通ビア４７－１乃至４７－６とを同一の導体どうしで接合（Cu-Cu接合）するのと同時に、支持基板１２Ｄおよび層間絶縁膜２３の面どうしを接合するハイブリッドボンディングが行われる。
　第２３の工程において、図１２の３段目に示すように、支持基板１２Ｄ、多層配線層１３Ｄ、および半導体基板１４からなる中間構造体を反転する。
　第２４の工程において、図１２の４段目に示すように、半導体基板１４を裏面側から薄肉化する。
　第２５の工程において、図１３の１段目に示すように、半導体基板１４の裏面にカラーフィルタ層１５およびオンチップレンズ層１６を積層する。
　第２６の工程において、図１３の２段目に示すように、オンチップレンズ層１６を含み半導体基板１４の裏面側の全面にガラスシール樹脂層１７となる接着剤を塗布し、ガラス保護基板１８を接着する。これにより、ガラス保護基板１８および半導体基板１４が、ガラスシール樹脂層１７を介してキャビティレス構造で接合される。
　第２７の工程において、図１３の３段目に示すように、支持基板１２Ｄ、多層配線層１３Ｄ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、およびガラス保護基板１８からなる中間構造体を反転する。
　第２８の工程において、研削や研摩などによるバックグラインド技術を用いて支持基板１２Ｄを薄肉化し、非貫通ビア４７－１乃至４７－６の頭出しを行い、さらに、ウェットエッチング法またはドライエッチング法で支持基板１２Ｄの全面を掘り込む。これにより、非貫通ビア４７－１乃至４７－６が支持基板１２Ｄを貫通し、図１４の１段目に示すように、貫通電極４６－１乃至４６－６となる。なお、貫通電極４６－１乃至４６－６の先端は、支持基板１２Ｄから突出するように形成してもよい。
　第２９の工程において、図１４の２段目に示すように、支持基板１２Ｄの全面に対して絶縁膜５１を成膜する。このとき、例えば、カラーフィルタ層１５にダメージの発生しない程度の200℃以下の低温ＣＶＤ法を利用して絶縁膜５１を形成する。
　第３０の工程において、埋め込み電極パッド５２－１乃至５２－６を形成するために、絶縁膜５１に対してレジストパターンを形成し、ドライエッチング法によって絶縁膜５１に溝加工を行う。そして、ダマシン法と同様に、スパッタ法によってバリアメタル膜およびシード層を形成した後、電解めっき法およびＣＭＰ法を用いて、図１４の３段目に示すように、埋め込み電極パッド５２－１乃至５２－６を形成する。
　その後、規定の外形形状となるように切り出すことによって、図１１に示したような撮像素子１１Ｄが製造される。
　以上のように、撮像素子１１Ｄは、貫通電極４６となる非貫通ビア４７が形成された支持基板１２Ｄを半導体基板１４に接合した後に、半導体基板１４の受光面側にカラーフィルタ層１５およびオンチップレンズ層１６を積層する製造方法により製造することができる。これにより、撮像素子１１Ｄは、貫通電極４６となる非貫通ビア４７を形成する際に、高温プロセスを適用することができ、より信頼性を向上させることができる。
　即ち、一般的に、カラーフィルタ層１５を備えた構成では、カラーフィルタ層１５を形成した後はプロセス温度の制約があり、裏面側の電極を形成するプロセスにおいて、250℃以下の低温を維持する必要がある。このため、支持基板１２を貫通する貫通孔の内部を絶縁するために緻密な酸化膜を成膜することが困難であり、信頼性が低下することがあった。
　これに対し、撮像素子１１Ｄは、カラーフィルタ層１５を形成する前に、貫通電極４６となる非貫通ビア４７が形成されるため、支持基板１２Ｄに対して貫通電極４６を絶縁させるための絶縁膜を、高温プロセスで成膜することができる。例えば、撮像素子１１Ｄでは、カラーフィルタ層１５の耐熱性よりも高い温度で絶縁膜（シリコンアイソレーション膜）を成膜することができる。従って、撮像素子１１Ｄは、絶縁耐性の高い絶縁膜を形成することで、支持基板１２Ｄに対する貫通電極４６の絶縁性が良好となる結果、信頼性が低下することを回避することができる。
　なお、撮像素子１１Ｄの製造方法は、図１２乃至図１４を参照して説明したような工程に限定されることはない。
　図１５を参照して、撮像素子１１Ｄの製造方法の第１の変形例について説明する。
　例えば、上述した第２８の工程（図１４の１段目）で支持基板１２Ｄを薄肉化する際に、非貫通ビア４７－１乃至４７－６の頭出しをする前に薄肉化を停止させる。
　そして、第４１の工程において、埋め込み電極パッド５２－１乃至５２－６に対応するように開口部が設けられたレジストパターン３３を支持基板１２Ｄに対して形成し、支持基板１２Ｄをドライエッチングで掘り込む。なお、このとき、非貫通ビア４７－１乃至４７－６は、酸化により保護されている。さらに、カラーフィルタ層１５にダメージの発生しない200℃以下の低温ＣＶＤ法を利用して絶縁膜（図示せず）を形成する。続いて、支持基板１２Ｄの表面の酸化膜が無くならない範囲で全面エッチバックを行うことにより、非貫通ビア４７－１乃至４７－６が支持基板１２Ｄを貫通し、図１５の上側に示すように、貫通電極４６－１乃至４６－６となる。
　続いて、第４２の工程において、ダマシン法と同様に、スパッタ法によってバリアメタル膜およびシード層を形成した後、電解めっき法およびＣＭＰ法を用いて、支持基板１２Ｄに埋め込まれるような埋め込み電極パッド５２－１乃至５２－６を形成する。その後、レジストパターン３３を除去することで、図１５の下側に示すように、支持基板１２Ｄに埋め込み電極パッド５２－１乃至５２－６が埋め込まれた構造を形成することができる。
　このような製造方法により、撮像素子１１Ｄを製造することができる。
　図１６を参照して、撮像素子１１Ｄの製造方法の第２の変形例について説明する。
　例えば、上述した第２８の工程（図１４の１段目）で支持基板１２Ｄを薄肉化する際に、非貫通ビア４７－１乃至４７－６の頭出しをする前に薄肉化を停止させる。
　そして、第５１の工程において、例えば、ウェットエッチングにより支持基板１２Ｄを全面エッチバックすることで、非貫通ビア４７－１乃至４７－６が支持基板１２Ｄを貫通し、図１６の上側に示すように、貫通電極４６－１乃至４６－６となる。このとき、貫通電極４６－１乃至４６－６は、酸化により保護されており、その先端が、支持基板１２Ｄから突出するようにエッチングが行われる。
　続いて、第５２の工程において、図１６の中央に示すように、支持基板１２Ｄの全面に、例えば、ソルダーレジストなどの有機樹脂からなる絶縁膜５３を形成する。
　その後、CMP法、バックグラインド法、またはサーフェスプレーナ（バイト研削）法により絶縁膜５３を薄膜化することにより、図１６の下側に示すように、貫通電極４６－１乃至４６－６の頭出しが行われる。このように、貫通電極４６－１乃至４６－６の先端面を絶縁膜５３から露出させた状態で、その先端面を電極パッドとして利用するような構造を形成することができる。
　このような製造方法により、撮像素子１１Ｄを製造することができる。
　図１７乃至図２０を参照して、撮像素子１１Ｄの製造方法の第３の変形例について説明する。
　例えば、第６１の工程において、図１７の１段目に示すように、上述した第２２の工程（図１２の２段目）と同様に、半導体基板１４に積層された多層配線層１３Ｄに対して支持基板１２Ｄを接合する。
　第６２の工程において、図１７の２段目に示すように、支持基板１２Ｄを薄肉化して、非貫通ビア４７－１乃至４７－６が露出する前に薄肉化を停止させる。または、非貫通ビア４７－１乃至４７－６が露出したタイミングで、薄肉化を停止させてもよい。
　第６３の工程において、非貫通ビア４７－１乃至４７－６に対応するように開口部が設けられたレジストパターン３３を支持基板１２Ｄに対して形成し、レジストパターン３３をマスクとして利用し、支持基板１２Ｄに対する溝加工を行う。これにより、非貫通ビア４７－１乃至４７－６が支持基板１２Ｄを貫通し、図１７の３段目に示すように、貫通電極４６－１乃至４６－６となる。
　第６４の工程において、レジストパターン３３を除去した後、支持基板１２Ｄに対して絶縁膜５１を成膜する。このとき、カラーフィルタ層１５が形成される前であることより、例えば、一般的な銅配線形成時に使用する400℃程度の温度で絶縁膜５１を形成することができる。その後、支持基板１２Ｄの表面が露出しない程度に全面エッチバックを行い、図１７の４段目に示すように、貫通電極４６－１乃至４６－６を露出させる。
　第６５の工程において、ダマシン法と同様に、スパッタ法によってバリアメタル膜およびシード層を形成した後、電解めっき法およびＣＭＰ法を用いて、支持基板１２Ｄに埋め込まれるような埋め込み電極パッド５２－１乃至５２－６を形成するとともに平坦化を行う。続いて、図１８の１段目に示すように、絶縁膜５１で埋め込み電極パッド５２－１乃至５２－６をキャップする。
　第６６の工程において、図１８の２段目に示すように、絶縁膜５１に対して、例えば、シリコン基板からなる仮基板５４を接合する。
　第６７の工程において、図１８の３段目に示すように、支持基板１２Ｄ、多層配線層１３Ｄ、半導体基板１４、絶縁膜５１、および仮基板５４からなる中間構造体を反転する。
　第６８の工程において、図１９の１段目に示すように、半導体基板１４を裏面側から薄肉化する。
　第６９の工程において、図１９の２段目に示すように、半導体基板１４の裏面にカラーフィルタ層１５およびオンチップレンズ層１６を積層する。
　第７０の工程において、図１９の３段目に示すように、オンチップレンズ層１６を含み半導体基板１４の裏面側の全面にガラスシール樹脂層１７となる接着剤を塗布し、ガラス保護基板１８を接着する。これにより、ガラス保護基板１８および半導体基板１４が、ガラスシール樹脂層１７を介してキャビティレス構造で接合される。
　第７１の工程において、図２０の１段目に示すように、中間構造体から仮基板５４を取り外す。
　第７２の工程において、図２０の２段目に示すように、支持基板１２Ｄ、多層配線層１３Ｄ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、ガラス保護基板１８、および絶縁膜５１からなる中間構造体を反転する。
　第７３の工程において、図２０の３段目に示すように、埋め込み電極パッド５２－１乃至５２－６が露出するように、絶縁膜５１に対してレジストパターンを形成し、ドライエッチング法によって絶縁膜５１に溝加工を行う。または、絶縁膜５１に対して全面エッチバックを行うことにより、埋め込み電極パッド５２－１乃至５２－６を露出させてもよい。
　このような製造方法により、撮像素子１１Ｄを製造することができる。そして、この製造方法では、上述したように、貫通電極４６－１乃至４６－３の周りに高温プロセスを適用することができ、撮像素子１１Ｄの信頼性を向上させることができる。
　＜撮像素子の第６の構成例＞
　図２１は、撮像素子１１の第６の構成例を示す断面図である。なお、図１１に示す撮像素子１１Ｅにおいて、図３の撮像素子１１Ａと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
　図２１に示すように、撮像素子１１Ｅは、支持基板１２Ｅ、多層配線層１３Ａ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、およびガラス保護基板１８が積層されて構成される。
　撮像素子１１Ｅは、支持基板１２Ｅの表面に露出するように電極パッド５５－２および５５－３が形成されており、電極パッド５５－２は貫通電極４６－２と電気的に接続され、電極パッド５５－３は貫通電極４６－３と電気的に接続された構成となっている。
　そして、撮像素子１１Ｅは、支持基板１２Ｅの全面に成膜された絶縁膜５１から突出するように、はんだボール５６－１乃至５６－３が形成された構成となっている。はんだボール５６－１は、貫通電極４６－１と電気的に接続され、はんだボール５６－２は、電極パッド５５－２と電気的に接続され、はんだボール５６－３は、電極パッド５５－３と電気的に接続されている。即ち、撮像素子１１Ｄでは、電極パッド２６－１乃至２６－３が、はんだボール５６－１乃至５６－３を介して、それぞれ外部と接続される。
　このように構成される撮像素子１１Ｄは、図３の撮像素子１１Ａと同様に、半導体基板１４の画素領域３１（図２）の真下側に電極パッド２６およびはんだボール５６－１乃至５６－３を配置する構造により、従来よりもチップサイズの小型化を図ることができる。例えば、撮像素子１１Ｄは、はんだボール５６－１乃至５６－３を利用し、他の基板に対してフリップチップボンディングにより実装することができる。
　＜撮像素子の第４の製造方法＞
　図２２および図２６を参照して、図２１の撮像素子１１Ｅの製造方法について説明する。
　まず、第８１の工程において、図２２の１段目に示すように、半導体基板１４の表面に多層配線層１３Ａを積層する。
　第８２の工程において、図２２の２段目に示すように、多層配線層１３Ａを介して半導体基板１４の上側から支持基板１２Ｅを貼り合わせる。
　第８３の工程において、研削や研摩などによるバックグラインド技術を用いて、例えば、支持基板１２Ｅを100μｍ程度に薄肉化する。そして、図２２の３段目に示すように、電極パッド２６－１乃至２６－３に対応する箇所の支持基板１２Ｅに貫通孔を形成して貫通電極４６－１乃至４６－３を埋め込むとともに、支持基板１２Ｅの表面を溝加工して電極パッド５５－２および５５－３を形成する。
　第８４の工程において、図２３の１段目に示すように、支持基板１２Ｅの全面に対して絶縁膜５１を成膜する。このとき、カラーフィルタ層１５が形成される前であることより、例えば、一般的な銅配線形成時に使用する400℃程度の温度で絶縁膜５１を形成することができる。
　第８５の工程において、図２３の２段目に示すように、後の工程ではんだボール５６－１乃至５６－３を搭載するランド部を設けるように絶縁膜５１に開口部を形成し、貫通電極４６－１、並びに、電極パッド５５－２および５５－３を露出させる。
　第８６の工程において、図２３の３段目に示すように、ランド部を埋めるように絶縁膜５１の全面にシリコン酸化膜５７を成膜し、その表面を平坦化する。
　第８７の工程において、図２４の１段目に示すように、シリコン酸化膜５７に対して、例えば、シリコン基板からなる仮基板５４を接合する。
　第８８の工程において、図２４の２段目に示すように、支持基板１２Ｅ、多層配線層１３Ａ、半導体基板１４、絶縁膜５１、シリコン酸化膜５７、および仮基板５４からなる中間構造体を反転する。
　第８９の工程において、図２４の３段目に示すように、半導体基板１４を裏面側から薄肉化する。
　第９０の工程において、図２５の１段目に示すように、半導体基板１４の裏面にカラーフィルタ層１５およびオンチップレンズ層１６を積層する。
　第９１の工程において、図２５の２段目に示すように、オンチップレンズ層１６を含み半導体基板１４の裏面側の全面にガラスシール樹脂層１７となる接着剤を塗布し、ガラス保護基板１８を接着する。これにより、ガラス保護基板１８および半導体基板１４が、ガラスシール樹脂層１７を介してキャビティレス構造で接合される。
　第９２の工程において、図２５の３段目に示すように、中間構造体から仮基板５４を取り外す。
　第９３の工程において、図２６の１段目に示すように、支持基板１２Ｅ、多層配線層１３Ａ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、ガラス保護基板１８、絶縁膜５１、およびシリコン酸化膜５７からなる中間構造体を反転する。
　第９４の工程において、図２６の２段目に示すように、シリコン酸化膜５７を除去して、ランド部を開口させる。
　第９５の工程において、図２６の３段目に示すように、貫通電極４６－１、並びに、電極パッド５５－２および５５－３それぞれに電気的に接続するように、はんだボール５６－１乃至５６－３を形成する。
　その後、規定の外形形状となるように切り出すことによって、図２１に示したような撮像素子１１Ｅが製造される。
　以上のように、撮像素子１１Ｅは、支持基板１２Ｅを貫通するように貫通電極４６－１乃至４６－３を形成した後に、半導体基板１４の受光面側にカラーフィルタ層１５およびオンチップレンズ層１６を積層する製造方法により製造することができる。このとき、撮像素子１１Ｅは、上述したように、貫通電極４６－１乃至４６－３の周りに高温プロセスを適用することができ、より信頼性を向上させることができる。
　＜撮像素子の第７の構成例＞
　図２７および図２８を参照して、撮像素子１１の第７の構成例について説明する。
　例えば、撮像素子１１は、ロジック回路やメモリ回路などが形成された半導体基板に、チップオンウェハ（Chip on Wafer）で積層したウエハーレベルＣＳＰ（Chip Size Package）を構成することができる。
　例えば、図２７の上段に示すように、図２１の撮像素子１１Ｅと同様に、はんだボール５６－１乃至５６－６を備え、支持基板１２、多層配線層１３Ａ、半導体基板１４、カラーフィルタ層１５－１および１５－２、オンチップレンズ層１６－１および１６－２、ガラスシール樹脂層１７、並びにガラス保護基板１８からなる中間構造体が形成される。
　そして、図２７の下段に示すように、ダイシングされることにより、撮像素子として用いられる２つのチップ６１－１および６１－２に切り分けられとともに、規定の外形形状となるように切り出される。ここで、カラーフィルタ層１５－１および１５－２、並びに、オンチップレンズ層１６－１および１６－２は、このように切り分けられる箇所において不連続となるように形成されている。
　次に、図２８の上段に示すように、ロジック回路基板６２に対してチップ６１－１が搭載される。例えば、ロジック回路基板６２は、ロジック回路が形成される半導体基板７１に多層配線層７２が積層され、多層配線層７２の表面に電極パッド７３－１乃至７３－６が形成された構成となっている。そして、チップ６１－１は、ロジック回路基板６２の電極パッド７３－１乃至７３－３に対してはんだボール５６－１乃至５６－３を利用して、例えば、フリップチップボンディングされることにより、ロジック回路基板６２に搭載される。
　その後、図２８の下段に示すように、ロジック回路基板６２に対してチップ６１－２が搭載される。例えば、チップ６１－２は、ロジック回路基板６２の電極パッド７３－４乃至７３－６に対してはんだボール５６－４乃至５６－６を利用して、例えば、フリップチップボンディングされることにより、ロジック回路基板６２に搭載される。
　これにより、ロジック回路基板６２に対して、チップ６１－１および６１－２が搭載された構成のウエハーレベルＣＳＰ８１が製造される。
　なお、ウエハーレベルＣＳＰ８１としては、例えば、ロジック回路基板６２に替えて、メモリ回路が形成されたメモリ回路基板にチップ６１－１および６１－２を搭載した構成を採用してもよい。また、例えば、撮像素子１１より小さなロジック回路基板やメモリ回路基板などを、撮像素子１１に対して搭載することで、ウエハーレベルＣＳＰを構成するようにしてもよい。
　なお、上述した図２に示したように、複数の電極パッド２４をグリッド状に配置することで、実装を容易に行うことができるとともに、アンダーフィルの注入の容易性を増すことができる。このため、電極パッド２４が配置されるピッチは、0.5ｍｍ以上であることが好ましい。また、埋め込み型の貫通電極の真上に電極パッドを配置する構成では、その貫通電極の直径よりも大きな面積の電極パッドを用いることが好ましい。また、非埋め込み型の貫通電極を用いる構成では、その貫通電極の横や、再配線先に電極パッドを形成することが好ましい。
　また、支持基板１２にロジック素子またはメモリ素子を有する構成とした積層型の撮像素子１１では、例えば、特開２００４－３３５６４７号公報の第１７段落乃至第３０段落に開示されているのと同様の方法を用いることができる。即ち、素子を形成した後、画素のパッドに対向するように貫通電極になりうるビア（例えば、φ２～５μｍで深さ３０μｍ）を形成しておくことで、画素領域３１の真下に貫通電極４６を形成することができる。この場合、貫通電極４６は、支持基板１２にある素子に悪影響を及ぼさないように、素子はビアから数μｍ離れたところに配置する必要がある。また、このビアは、素子形成と配線形成の間に形成することで形成する方法で示したが、素子付支持基板の配線層形成後に、貫通電極になりうるビアを形成してもよい。
　また、電極パッド２６は、支持基板１２に最も近い層に配置されていなくてもよく、多層配線層１３のいずれかの配線層２１に形成されていればよい。さらに、２つ以上の配線が積層されるように電極パッド２６が形成されていてもよい。例えば、電極パッド２６としては、アルミニウム配線とタングステンプラグとの組み合わせや、アルミニウム配線と銅配線との組み合わせ、銅配線と銅配線との組み合わせなど、これらに限定されることなく様々な組み合わせを用いることができる。
　さらに、貫通電極４６は、比抵抗が小さく、実装基板との接続が容易な銅を用いることが好ましいが、その他、金（Au）、アルミニウム（Al）、タングステン（W）、ニッケル（Ni）、スズ（Sn）や、それらの合金などを用いてもよい。なお、貫通孔２５または貫通電極４６が形成された構造の場合、画素アレイ面に接着剤を介して、ガラスが形成されている構造でもよい。
　また、半導体基板１４と接続する工程において、支持基板１２には、画素を駆動させる周辺回路素子や、メモリ素子などが組み込まれていてもよい。
　なお、上述したような撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　＜撮像装置の構成例＞
　図２９は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
　図２９に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
　光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
　撮像素子１０３としては、上述した撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
　信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置１０１は、上述した撮像素子１１を適用することで、例えば、さらなる小型化を図ることができる。
　＜イメージセンサの使用例＞
　図３０は、上述のイメージセンサを使用する使用例を示す図である。
　上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　なお、本技術は以下のような構成も取ることができる。
（１）
　複数の画素が平面的に配置される画素領域が設けられる半導体基板と、
　前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、
　前記配線層に対して接合され、前記半導体基板を支持する支持基板と
　を備え、
　前記配線層には、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドが配置され、
　前記支持基板には、複数の前記電極パッドに対応する箇所に貫通孔が設けられる
　固体撮像素子。
（２）
　前記配線層には、前記配線が多層構造で形成されており、前記配線よりも前記支持基板側に複数の前記電極パッドが配置される電極パッド層が設けられる
　上記（１）に記載の固体撮像素子。
（３）
　前記電極パッドは、前記配線と異なる導体により形成される
　上記（１）または（２）に記載の固体撮像素子。
（４）
　前記電極パッドは、前記配線層に多層構造で形成される前記配線の一部として、前記配線と同一の層に形成される
　上記（１）に記載の固体撮像素子。
（５）
　前記電極パッドは、前記配線と同一の導体により形成される
　上記（１）または（４）に記載の固体撮像素子。
（６）
　前記貫通孔の底面で前記電極パッドと電気的に接続され、前記貫通孔を通って前記支持基板の上面まで延在する貫通電極
　をさらに備える上記（１）から（５）までのいずれかに記載の固体撮像素子。
（７）
　前記貫通電極は、前記貫通孔を導体で埋め込むことにより形成される
　上記（６）に記載の固体撮像素子。
（８）
　前記貫通孔に絶縁膜を介して貫通電極となる導体が予め埋め込まれている前記支持基板と前記配線層とが互いの面どうしで接合されるとともに、前記貫通電極と前記電極パッドとが同一の導体どうしで接合される
　上記（１）から（７）までのいずれかに記載の固体撮像素子。
（９）
　前記支持基板を貫通しない深さで形成されたビアに前記導体が埋め込まれ、前記支持基板を薄肉化して前記導体を頭出しすることにより前記貫通電極が形成される
　上記（８）に記載の固体撮像素子。
（１０）
　前記貫通電極に対応する前記支持基板の表面に電極パッドが配置される
　上記（８）または（９）に記載の固体撮像素子。
（１１）
　前記電極パッドに電気的に接続されるように前記支持基板の表面に形成されるはんだボールを利用し、他の基板に対してフリップチップボンディングされる
　上記（１）から（１０）までのいずれかに記載の固体撮像素子。
（１２）
　前記支持基板を貫通して前記電極パッドに接続される貫通電極を形成した後に、前記半導体基板に対してカラーフィルタ層が積層される
　上記（１）から（１１）までのいずれかに記載の固体撮像素子。
（１３）
　複数の前記電極パッドは、前記半導体基板を平面的に見たときにグリッド状に配置される
　上記（１）から（１２）までのいずれかに記載の固体撮像素子。
（１４）
　前記半導体基板の裏面側から、前記画素が受光する光が照射される裏面照射型である
　上記（１）から（１２）までのいずれかに記載の固体撮像素子。
（１５）
　複数の画素が平面的に配置される画素領域が設けられる半導体基板と、
　前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、
　前記配線層に対して接合され、前記半導体基板を支持する支持基板と
　を備える固体撮像素子の製造方法において、
　前記配線層に、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドを形成し、
　前記支持基板に、複数の前記電極パッドに対応する箇所に貫通孔を形成する
　工程を含む製造方法。
（１６）
　複数の画素が平面的に配置される画素領域が設けられる半導体基板と、
　前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、
　前記配線層に対して接合され、前記半導体基板を支持する支持基板と
　を有し、
　前記配線層には、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドが配置され、
　前記支持基板には、複数の前記電極パッドに対応する箇所に貫通孔が設けられる
　固体撮像素子を備える電子機器。
　なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　１１　撮像素子，　１２　支持基板，　１３　多層配線層，　１４　半導体基板，　１５　カラーフィルタ層，　１６　オンチップレンズ層，　１７　ガラスシール樹脂層，　１８　ガラス保護基板，　２１－１　第１の配線層，　２１－２　第２の配線層，　２２　電極パッド層，　２３　層間絶縁膜，　２４　電極パッド，　２５　貫通孔，　２６　電極パッド２，　３１　画素領域，　３２　オプティカルブラック領域，　３３　レジストパターン，　３４　感光性ソルダーレジスト，　３５　はんだボール，　４１　絶縁膜，　４２　貫通電極，　４３　シード層，　４４　めっき層，　４５　埋め込み型貫通電極，　４６　貫通電極，　４７　非貫通ビア，　５１　絶縁膜，　５２　埋め込み電極パッド，　５３　絶縁膜，　５４　仮基板，　５５　電極パッド，　５６　はんだボール，　５７　シリコン酸化膜，　６１　チップ，　６２　ロジック回路基板，　７１　半導体基板，　７２　多層配線層，　７３　電極パッド，　８１　ウエハーレベルＣＳＰ

Claims (16)

  1. 　複数の画素が平面的に配置される画素領域が設けられる半導体基板と、
    　前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、
    　前記配線層に対して接合され、前記半導体基板を支持する支持基板と
    　を備え、
    　前記配線層には、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドが配置され、
    　前記支持基板には、複数の前記電極パッドに対応する箇所に貫通孔が設けられる
    　固体撮像素子。
  2. 　前記配線層には、前記配線が多層構造で形成されており、前記配線よりも前記支持基板側に複数の前記電極パッドが配置される電極パッド層が設けられる
    　請求項１に記載の固体撮像素子。
  3. 　前記電極パッドは、前記配線と異なる導体により形成される
    　請求項２に記載の固体撮像素子。
  4. 　前記電極パッドは、前記配線層に多層構造で形成される前記配線の一部として、前記配線と同一の層に形成される
    　請求項１に記載の固体撮像素子。
  5. 　前記電極パッドは、前記配線と同一の導体により形成される
    　請求項４に記載の固体撮像素子。
  6. 　前記貫通孔の底面で前記電極パッドと電気的に接続され、前記貫通孔を通って前記支持基板の上面まで延在する貫通電極
    　をさらに備える請求項１に記載の固体撮像素子。
  7. 　前記貫通電極は、前記貫通孔を導体で埋め込むことにより形成される
    　請求項６に記載の固体撮像素子。
  8. 　前記貫通孔に絶縁膜を介して貫通電極となる導体が予め埋め込まれている前記支持基板と前記配線層とが互いの面どうしで接合されるとともに、前記貫通電極と前記電極パッドとが同一の導体どうしで接合される
    　請求項１に記載の固体撮像素子。
  9. 　前記支持基板を貫通しない深さで形成されたビアに前記導体が埋め込まれ、前記支持基板を薄肉化して前記導体を頭出しすることにより前記貫通電極が形成される
    　請求項８に記載の固体撮像素子。
  10. 　前記貫通電極に対応する前記支持基板の表面に電極パッドが配置される
    　請求項８に記載の固体撮像素子。
  11. 　前記電極パッドに電気的に接続されるように前記支持基板の表面に形成されるはんだボールを利用し、他の基板に対してフリップチップボンディングされる
    　請求項１に記載の固体撮像素子。
  12. 　前記支持基板を貫通して前記電極パッドに接続される貫通電極を形成した後に、前記半導体基板に対してカラーフィルタ層が積層される
    　請求項１に記載の固体撮像素子。
  13. 　複数の前記電極パッドは、前記半導体基板を平面的に見たときにグリッド状に配置される
    　請求項１に記載の固体撮像素子。
  14. 　前記半導体基板の裏面側から、前記画素が受光する光が照射される裏面照射型である
    　請求項１に記載の固体撮像素子。
  15. 　複数の画素が平面的に配置される画素領域が設けられる半導体基板と、
    　前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、
    　前記配線層に対して接合され、前記半導体基板を支持する支持基板と
    　を備える固体撮像素子の製造方法において、
    　前記配線層に、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドを形成し、
    　前記支持基板に、複数の前記電極パッドに対応する箇所に貫通孔を形成する
    　工程を含む製造方法。
  16. 　複数の画素が平面的に配置される画素領域が設けられる半導体基板と、
    　前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、
    　前記配線層に対して接合され、前記半導体基板を支持する支持基板と
    　を有し、
    　前記配線層には、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドが配置され、
    　前記支持基板には、複数の前記電極パッドに対応する箇所に貫通孔が設けられる
    　固体撮像素子を備える電子機器。
PCT/JP2017/030463 2016-09-09 2017-08-25 固体撮像素子および製造方法、並びに電子機器 WO2018047635A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020197005817A KR102493216B1 (ko) 2016-09-09 2017-08-25 고체 촬상 소자 및 제조 방법, 및 전자 기기
CN201780047587.3A CN109564929A (zh) 2016-09-09 2017-08-25 固态成像器件、固态成像器件的制造方法以及电子设备
US16/329,454 US20190221602A1 (en) 2016-09-09 2017-08-25 Solid state imaging device, solid state imaging device manufacturing method, and electronic apparatus
JP2018538352A JPWO2018047635A1 (ja) 2016-09-09 2017-08-25 固体撮像素子および製造方法、並びに電子機器
JP2022109699A JP2022132350A (ja) 2016-09-09 2022-07-07 固体撮像素子および製造方法、並びに電子機器

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-176214 2016-09-09
JP2016176214 2016-09-09

Publications (1)

Publication Number Publication Date
WO2018047635A1 true WO2018047635A1 (ja) 2018-03-15

Family

ID=61562377

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/030463 WO2018047635A1 (ja) 2016-09-09 2017-08-25 固体撮像素子および製造方法、並びに電子機器

Country Status (6)

Country Link
US (1) US20190221602A1 (ja)
JP (2) JPWO2018047635A1 (ja)
KR (1) KR102493216B1 (ja)
CN (1) CN109564929A (ja)
TW (1) TWI800487B (ja)
WO (1) WO2018047635A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020066683A1 (ja) * 2018-09-28 2020-04-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および製造方法、並びに、電子機器

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018061481A1 (ja) * 2016-09-30 2018-04-05 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子及び撮像装置
JP2020150037A (ja) * 2019-03-11 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法
CN110112168A (zh) * 2019-06-04 2019-08-09 德淮半导体有限公司 堆叠式图像传感器及其形成方法
JP7208941B2 (ja) * 2020-02-20 2023-01-19 富士フイルム株式会社 放射線検出器、放射線画像撮影装置、及び放射線検出器の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009277732A (ja) * 2008-05-12 2009-11-26 Sony Corp 固体撮像装置の製造方法
JP2010273757A (ja) * 2009-05-27 2010-12-09 Zycube:Kk イメージセンサ応用装置
JP2014099436A (ja) * 2012-11-13 2014-05-29 Renesas Electronics Corp 半導体集積回路装置
JP2015126187A (ja) * 2013-12-27 2015-07-06 株式会社フジクラ 半導体パッケージ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7342268B2 (en) * 2004-12-23 2008-03-11 International Business Machines Corporation CMOS imager with Cu wiring and method of eliminating high reflectivity interfaces therefrom
JP4799542B2 (ja) 2007-12-27 2011-10-26 株式会社東芝 半導体パッケージ
JP4799594B2 (ja) * 2008-08-19 2011-10-26 株式会社東芝 固体撮像装置およびその製造方法
US8125042B2 (en) * 2008-11-13 2012-02-28 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
US8193555B2 (en) * 2009-02-11 2012-06-05 Megica Corporation Image and light sensor chip packages
US9142586B2 (en) * 2009-02-24 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for backside illuminated image sensor
KR20110055980A (ko) * 2009-11-20 2011-05-26 주식회사 하이닉스반도체 리버스 이미지 센서 모듈 및 이의 제조 방법
US8431977B2 (en) * 2010-06-10 2013-04-30 Megica Corporation Wafer level processing method and structure to manufacture semiconductor chip
US8659148B2 (en) * 2010-11-30 2014-02-25 General Electric Company Tileable sensor array
JP5826511B2 (ja) * 2011-04-26 2015-12-02 株式会社東芝 固体撮像装置及びその製造方法
DE102012220416A1 (de) * 2012-11-09 2014-05-15 Siemens Aktiengesellschaft Fotoempfänger mit einer Vielzahl von Fotozellen und Durchkontaktierungen sowie Verfahren zu dessen Herstellung
KR101439311B1 (ko) * 2013-07-08 2014-09-15 (주)실리콘화일 웨이퍼의 패드 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009277732A (ja) * 2008-05-12 2009-11-26 Sony Corp 固体撮像装置の製造方法
JP2010273757A (ja) * 2009-05-27 2010-12-09 Zycube:Kk イメージセンサ応用装置
JP2014099436A (ja) * 2012-11-13 2014-05-29 Renesas Electronics Corp 半導体集積回路装置
JP2015126187A (ja) * 2013-12-27 2015-07-06 株式会社フジクラ 半導体パッケージ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020066683A1 (ja) * 2018-09-28 2020-04-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および製造方法、並びに、電子機器

Also Published As

Publication number Publication date
TW201826512A (zh) 2018-07-16
KR102493216B1 (ko) 2023-01-30
CN109564929A (zh) 2019-04-02
JP2022132350A (ja) 2022-09-08
JPWO2018047635A1 (ja) 2019-06-24
KR20190045187A (ko) 2019-05-02
US20190221602A1 (en) 2019-07-18
TWI800487B (zh) 2023-05-01

Similar Documents

Publication Publication Date Title
WO2018047635A1 (ja) 固体撮像素子および製造方法、並びに電子機器
KR102550830B1 (ko) 고체 촬상 장치 및 그 제조 방법 및 전자 기기
US9373653B2 (en) Stepped package for image sensor
US8895344B2 (en) Method of making a low stress cavity package for back side illuminated image sensor
US20180166490A1 (en) Imaging device, manufacturing method, and electronic device
JP5450295B2 (ja) 撮像装置および撮像装置の製造方法
US11923395B2 (en) Semiconductor device, solid-state image pickup element, image pickup device, and electronic apparatus
WO2013137049A1 (ja) 半導体装置、半導体装置の製造方法、半導体ウエハ、及び、電子機器
CN115763513A (zh) 固态摄像装置
JP2012084609A (ja) 固体撮像装置とその製造方法、及び電子機器
WO2015087918A1 (ja) 固体撮像装置、撮像装置、固体撮像装置の製造方法
US11482557B2 (en) Solid-state image-capturing device, semiconductor apparatus, electronic apparatus, and manufacturing method
US20180286752A1 (en) Manufacturing method for solid-state imaging device and solid-state imaging device
US9754995B2 (en) Manufacturing method for solid-state imaging device and solid-state imaging device
WO2023112689A1 (ja) 半導体装置およびその製造方法、並びに電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17848576

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2018538352

Country of ref document: JP

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 20197005817

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17848576

Country of ref document: EP

Kind code of ref document: A1