JPWO2018047635A1 - 固体撮像素子および製造方法、並びに電子機器 - Google Patents

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Abstract

本開示は、チップサイズの更なる小型化を図ることができるようにする固体撮像素子および製造方法、並びに電子機器に関する。固体撮像素子は、複数の画素が平面的に配置される画素領域が設けられる半導体基板と、半導体基板に対して積層され、複数の画素に接続される配線が設けられる配線層と、配線層に対して接合され、半導体基板を支持する支持基板とを備える。そして、配線層には、半導体基板を平面的に見て画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドが配置され、支持基板には、複数の電極パッドに対応する箇所に貫通孔が設けられる。本技術は、例えば、ウエハーレベルＣＳＰの裏面照射型のCMOSイメージセンサに適用できる。

Description

本開示は、固体撮像素子および製造方法、並びに電子機器に関し、特に、チップサイズの更なる小型化を図ることができるようにした固体撮像素子および製造方法、並びに電子機器に関する。
従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。固体撮像素子は、光電変換を行うフォトダイオードと複数のトランジスタとが組み合わされた画素を有しており、被写体の像が結像する像面に配置された複数の画素から出力される画素信号に基づいて画像が構築される。
また、固体撮像素子の構造として、フォトダイオードが形成される半導体基板の表面に光が照射される表面照射型、および、フォトダイオードが形成される半導体基板の裏面に光が照射される裏面照射型がある。裏面照射型の固体撮像素子は、受光面に対して反対側に配線層が設けられる構造であることより、より多くの光をフォトダイオードが受光することができる。
また、固体撮像素子の実装方法として、例えば、半導体基板の画素領域の外側に電極パッドを設け、ワイヤを利用して外部と電気的に接続するワイヤボンディングや、はんだボールを利用して外部と電気的に接続するフリップチップボンディングなどがある。
例えば、特許文献１には、カラーフィルタおよびオンチップレンズが形成された半導体基板の受光面にガラスを貼り合せ、半導体基板の裏面側から電極パッドに向けて貫通孔を形成した後、電極パッドから受光面の反対側に再配線を形成して、はんだボールを搭載した構造の固体撮像素子が開示されている。
特開２００９−１５８８６２号公報
ところで、表面照射型の固体撮像装置において裏面に引き出し電極を形成する場合、配線層まで半導体基板を貫通するような電極を形成する必要がある。従って、この場合、固体撮像装置の画素領域を外した箇所に電極パッドを配置して、その電極パッドまで半導体基板を貫通するような貫通孔を裏面側から形成する構成となる。
しかしながら、このような構成では、画素領域の外側に電極パッドを形成することから、外部との接続に必要な個数の電極パッドの配置に必要な面積だけ、チップサイズが大きくなってしまう。そのため、裏面に電極を取り出す実装方法は、ワイヤボンドにより電極を取り出す実装方法と比較して固体撮像素子のチップサイズを小さくすることができるものの、固体撮像素子のチップサイズを大幅に小さくすることは困難であった。
本開示は、このような状況に鑑みてなされたものであり、チップサイズの更なる小型化を図ることができるようにするものである。
本開示の一側面の固体撮像素子は、複数の画素が平面的に配置される画素領域が設けられる半導体基板と、前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、前記配線層に対して接合され、前記半導体基板を支持する支持基板とを備え、前記配線層には、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドが配置され、前記支持基板には、複数の前記電極パッドに対応する箇所に貫通孔が設けられる。
本開示の一側面の製造方法は、複数の画素が平面的に配置される画素領域が設けられる半導体基板と、前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、前記配線層に対して接合され、前記半導体基板を支持する支持基板とを備える固体撮像素子の製造方法において、前記配線層に、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドを形成し、前記支持基板に、複数の前記電極パッドに対応する箇所に貫通孔を形成する工程を含む。
本開示の一側面の電子機器は、複数の画素が平面的に配置される画素領域が設けられる半導体基板と、前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、前記配線層に対して接合され、前記半導体基板を支持する支持基板とを有し、前記配線層には、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドが配置され、前記支持基板には、複数の前記電極パッドに対応する箇所に貫通孔が設けられる固体撮像素子を備える。
本開示の一側面においては、配線層には、半導体基板を平面的に見て画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドが配置され、支持基板には、複数の電極パッドに対応する箇所に貫通孔が設けられる。
本開示の一側面によれば、チップサイズの更なる小型化を図ることができる。
本技術を適用した撮像素子の第１の実施の形態の構成例を示す図である。 撮像素子を平面的に見た構成例を示す図である。 撮像素子の第２の実施の形態の構成例を示す図である。 撮像素子の第１の製造方法を説明する図である。 撮像素子の第１の製造方法を説明する図である。 撮像素子の第３の実施の形態の構成例を示す図である。 撮像素子の第２の製造方法を説明する図である。 撮像素子の第２の製造方法を説明する図である。 図３の撮像素子の変形例を示す図である。 撮像素子の第４の実施の形態の構成例を示す図である。 撮像素子の第５の実施の形態の構成例を示す図である。 撮像素子の第３の製造方法を説明する図である。 撮像素子の第３の製造方法を説明する図である。 撮像素子の第３の製造方法を説明する図である。 撮像素子の第３の製造方法の第１の変形例を説明する図である。 撮像素子の第３の製造方法の第２の変形例を説明する図である。 撮像素子の第３の製造方法の第３の変形例を説明する図である。 撮像素子の第３の製造方法の第３の変形例を説明する図である。 撮像素子の第３の製造方法の第３の変形例を説明する図である。 撮像素子の第３の製造方法の第３の変形例を説明する図である。 撮像素子の第６の実施の形態の構成例を示す図である。 撮像素子の第４の製造方法を説明する図である。 撮像素子の第４の製造方法を説明する図である。 撮像素子の第４の製造方法を説明する図である。 撮像素子の第４の製造方法を説明する図である。 撮像素子の第４の製造方法を説明する図である。 撮像素子の第７の構成例について説明する図である。 撮像素子の第７の構成例について説明する図である。 撮像装置の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
＜撮像素子の第１の構成例＞
図１は、本技術を適用した撮像素子の第１の実施の形態の構成例を示す図である。
図１には、撮像素子１１の概略的な断面構成が示されている。撮像素子１１は、図１の下側から順に、支持基板１２、多層配線層１３、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、およびガラス保護基板１８が積層されて構成される。例えば、撮像素子１１は、半導体基板１４に形成される画素に、半導体基板１４の裏面側（図１の上側）から光が照射される裏面照射型の固体撮像素子である。
支持基板１２は、裏面側から照射される光を画素により受光可能とするために薄肉化された半導体基板１４を支持するための基板である。
多層配線層１３は、半導体基板１４に形成される画素に接続される配線が多層構造で形成される配線層である。図１の例では、多層配線層１３は、半導体基板１４側から第１の配線層２１−１および第２の配線層２１−２が積層された２層構造となっており、それぞれを構成する配線は、例えば、銅などの導電性を備えた接続導体により形成される。また、多層配線層１３では、第１の配線層２１−１および第２の配線層２１−２よりも支持基板１２側に、電極パッド層２２が設けられる。そして、多層配線層１３は、第１の配線層２１−１、第２の配線層２１−２、電極パッド層２２、および、それぞれの層を接続する貫通電極が、層間絶縁膜２３により絶縁されるように構成されている。
また、電極パッド層２２を構成する複数の電極パッド２４は、例えば、アルミニウムなどの導電性を備えた接続導体により形成されており、それぞれに対応する箇所の支持基板１２には、支持基板１２を貫通するように形成された貫通孔２５が設けられている。これにより、電極パッド２４は、貫通孔２５により開口されることになり、撮像素子１１の外部との電気的な接続に利用可能とされる。図１の例では、電極パッド層２２には、３つの電極パッド２４−１乃至２４−３が配置されており、支持基板１２には、電極パッド２４−１乃至２４−３それぞれに対応した３つの貫通孔２５−１乃至２５−３が形成されている。
半導体基板１４は、例えば、単結晶シリコンなどの素材を薄く形成したウェハである。半導体基板１４には、複数の画素が行列状に配置される。
カラーフィルタ層１５は、半導体基板１４に配置される複数の画素ごとに、それぞれの画素が受光する色（例えば、赤、緑、および青の三原色）の光を透過するためのフィルタが平面的に配置されて構成される。オンチップレンズ層１６は、半導体基板１４に配置される複数の画素ごとに、それぞれの画素に光を集光するためのマイクロレンズが平面的に配置されて構成される。
ガラスシール樹脂層１７は、半導体基板１４にガラス保護基板１８をキャビティレスで接合するための透明な樹脂からなる層である。ガラス保護基板１８は、撮像素子１１の受光面を保護するための透明なガラスにより形成される基板である。
このように構成される撮像素子１１は、半導体基板１４に画素が形成される画素領域の真下側に、即ち、撮像素子１１を平面的に見たときに画素領域に重なり合うような配置で、電極パッド２４が形成された構造となっている。
ここで、図２には、撮像素子１１を支持基板１２側から見た概略的な構成が示されている。
図２に示すように、撮像素子１１は、平面的に見て、中央のほぼ全ての範囲が画素領域３１とされており、画素領域３１の側方に、オプティカルブラック領域３２が設けられた構成となっている。
画素領域３１は、半導体基板１４において、撮像素子１１により撮像される画像を構成する画素信号を出力する画素が形成される領域であり、画素領域３１には、複数の画素が平面的に配置される。オプティカルブラック領域３２は、光学的に遮光されており、撮像素子１１により撮像される画像を構築する際に、黒色の基準として用いる画素信号を出力する画素が配置される領域である。
そして、撮像素子１１では、図示するように、複数の電極パッド２４が、画素領域３１に重なり合う位置でグリッド状に配置されている。このように、撮像素子１１は、平面的に見たときに、画素領域３１と重なり合うように複数の電極パッド２４が配置されていることにより、チップサイズの小型化を図ることができる。
例えば、従来の撮像素子では、画素領域と重ならないように、平面的に見て画素領域の外側に電極パッドが配置されていたため、電極パッドを画素領域の外側に形成するのに必要な面積だけ、チップサイズを大きく設計する必要があった。
これに対し、撮像素子１１は、図１に示したように、アルミニウムにより構成される電極パッド２４を、多層配線層１３の支持基板１２側に設け、電極パッド２４まで開口するように貫通孔２５を形成することで、画素領域３１の真下に電極パッド２４を配置することができる。これにより、撮像素子１１は、画素領域３１に配置される画素に悪影響を与えることなく、即ち、撮像素子１１により撮像される画像に悪影響を与えることなく、従来よりもチップサイズを小型に形成することができる。
即ち、撮像素子１１は、画素領域３１の横方向に配線を引き出す構成と比較して、画素領域３１の真下方向に配線を引き出すことができる結果、例えば、同一の画角の撮像素子よりも、小型化を実現することができる。さらに、撮像素子１１は、配線を短くすることができるので、電源の安定化を図ることができるとともに、低消費電力化が可能となる。また、撮像素子１１は、画素の真下において、チップサイズの異なる他の基板（例えば、後述する図２８のロジック回路基板６２）にフリップチップ実装することが可能になり、チップサイズを大きくすることなく、高機能化を図ることができる。
また、図２に示す例では、ほぼ全ての電極パッド２４が、画素領域３１に重なり合う位置に配置されているが、例えば、一部の電極パッド２４は、画素領域３１の外側に配置されていてもよい。即ち、複数の電極パッド２４のうちの、少なくとも一部の電極パッド２４が、画素領域３１に重なり合う位置に配置される構成とすることで、撮像素子１１のチップサイズを小型化することができる。
なお、図１に示す撮像素子１１では、電極パッド２４は、第１の配線層２１−１および第２の配線層を構成する配線と異なり、アルミニウムを採用している。これに対し、例えば、撮像素子１１の電極パッドとして、第１の配線層２１−１および第２の配線層を構成する配線と同じ銅を採用してもよい。
＜撮像素子の第２の構成例＞
図３は、撮像素子１１の第２の構成例を示す断面図である。なお、図３に示す撮像素子１１Ａにおいて、図１の撮像素子１１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図３に示すように、撮像素子１１Ａは、図３の下側から順に、支持基板１２、多層配線層１３Ａ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、およびガラス保護基板１８が積層されて構成される。
多層配線層１３Ａは、第１の配線層２１−１および第２の配線層２１−２が形成される一方で、図１に示した電極パッド層２２が設けられない構成となっている。そして、多層配線層１３Ａでは、第２の配線層２１−２の一部に電極パッド２６−１乃至２６−３が配置されている。例えば、電極パッド２６−１乃至２６−３は、第２の配線層２１−２を構成する配線をパターニングするのと同時に形成することができ、第２の配線層２１−２を構成する配線と同じ銅が用いられる。
また、撮像素子１１Ａでは、図１の撮像素子１１と同様に、電極パッド２６−１乃至２６−３が開口するように、支持基板１２を貫通するような貫通孔２５−１乃至２５−３が形成されている。そして、電極パッド２６は、図２に示した電極パッド２４と同様に、画素領域３１に重なり合う位置でグリッド状に配置されている。
このように、撮像素子１１Ａは、多層配線層１３Ａに、外部との電気的な接続に利用されるためだけの電極パッド層２２（図１）を設けることなく、例えば、支持基板１２に最も近い配線層２１の一部を、電極パッド２６として利用するような構造となっている。なお、例えば、多層配線層１３Ａに多層構造で積層される配線層２１のうち、支持基板１２に最も近い配線層２１以外の配線層２１の一部を電極パッド２６として利用してもよく、この場合、その電極パッド２６まで開口するような貫通孔２５が形成される。
このように構成される撮像素子１１Ａは、図１の撮像素子１１と同様に、半導体基板１４の画素領域３１（図２）の真下側に電極パッド２６を配置する構造により、従来よりもチップサイズの小型化を図ることができる。
＜撮像素子の第１の製造方法＞
図４および図５を参照して、図３の撮像素子１１Ａの製造方法について説明する。
まず、第１の工程において、半導体基板１４の表面に多層配線層１３Ａを積層し、多層配線層１３Ａを介して半導体基板１４の上側から支持基板１２を貼り合わせる。ここで、多層配線層１３Ａに形成される複数の電極パッド２６は、製造時には、半導体基板１４の画素領域３１（図２）の真上となるような配置で、画素領域３１に重なり合うように形成される。そして、支持基板１２、多層配線層１３Ａ、および半導体基板１４からなる中間構造体を反転させて、半導体基板１４を裏面側から薄肉化する。その後、図４の１段目に示すように、半導体基板１４の裏面にカラーフィルタ層１５およびオンチップレンズ層１６を積層する。
第２の工程において、オンチップレンズ層１６を含み半導体基板１４の裏面側の全面にガラスシール樹脂層１７となる接着剤を塗布し、ガラス保護基板１８を接着する。これにより、図４の２段目に示すように、ガラス保護基板１８および半導体基板１４が、ガラスシール樹脂層１７を介してキャビティレス構造で接合される。
第３の工程において、図４の３段目に示すように、支持基板１２、多層配線層１３Ａ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、およびガラス保護基板１８からなる中間構造体を反転する。
第４の工程において、図５の１段目に示すように、研削や研摩などによるバックグラインド技術を用いて、例えば、支持基板１２を100μｍ程度に薄肉化する。
第５の工程において、図５の２段目に示すように、支持基板１２にレジストパターン３３を形成する。例えば、レジストパターン３３は、支持基板１２の全面にレジストを成膜した後に、電極パッド２６−１乃至２６−３に対応する箇所が開口するようにパターニングを行うことにより形成される。
第６の工程において、例えば、ドライエッチング法などを用いて支持基板１２に対する加工を行い、電極パッド２６−１乃至２６−３に対応する箇所で、多層配線層１３Ａまで支持基板１２を貫通するような孔を形成する。そして、支持基板１２をマスクとして多層配線層１３Ａの層間絶縁膜２３の一部を除去することで、図５の３段目に示すように、電極パッド２６−１乃至２６−３まで貫通するような貫通孔２５−１乃至２５−３を形成する。
その後、レジストパターン３３を除去して、規定の外形形状となるように切り出すことによって、図３に示したような撮像素子１１Ａが製造される。
以上のように、撮像素子１１Ａは、半導体基板１４の受光面側にカラーフィルタ層１５およびオンチップレンズ層１６を積層した後に、支持基板１２に貫通孔２５を形成する製造方法により製造することができる。
なお、例えば、半導体基板１４および支持基板１２の間に存在する多層配線層１３Ａに電極パッド２６−１乃至２６−３を形成する形成方法については、特開２００９−２７７７３２号公報の第１５段落乃至第２１段落で詳細に説明されている。同様に、例えば、裏面照射型の撮像素子１１Ａにおいてカラーフィルタ層１５およびオンチップレンズ層１６を形成する形成方法についても、特開２００９−２７７７３２号公報の第２２段落乃至第３０段落で詳細に説明されている。
＜撮像素子の第３の構成例＞
図６は、撮像素子１１の第３の構成例を示す断面図である。なお、図６に示す撮像素子１１Ｂにおいて、図３の撮像素子１１Ａと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図６に示すように、撮像素子１１Ｂは、図３の撮像素子１１Ａと同様に、支持基板１２、多層配線層１３Ａ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、およびガラス保護基板１８が積層されて構成される。また、撮像素子１１Ｂは、図３の撮像素子１１Ａと同様に、電極パッド２６−１乃至２６−３が多層配線層１３Ａに配置され、電極パッド２６−１乃至２６−３が開口するような貫通孔２５−１乃至２５−３が支持基板１２に形成されている。
そして、撮像素子１１Ｂは、貫通孔２５の側面および支持基板１２の上面の全体に絶縁膜４１が成膜され、絶縁膜４１により支持基板１２に対して絶縁されるとともに、電極パッド２６−１乃至２６−３と電気的に接続される貫通電極４２−１乃至４２−３が設けられた構成となっている。
絶縁膜４１は、例えば、絶縁性を備えたSiO2膜やSiN膜などにより構成され、支持基板１２と貫通電極４２−１乃至４２−３とを絶縁する。
貫通電極４２は、貫通孔２５の底面の部分で電極パッド２６−１乃至２６−３に電気的に接続され、貫通孔２５を通って支持基板１２の上面まで延在するように形成される。例えば、貫通電極４２の支持基板１２の上面側の部分は、撮像素子１１Ｂの外部との電気的な接続に利用される。
このように構成される撮像素子１１Ｂは、図３の撮像素子１１Ａと同様に、半導体基板１４の画素領域３１（図２）の真下側に電極パッド２６および貫通電極４２を配置する構造により、従来よりもチップサイズの小型化を図ることができる。
＜撮像素子の第２の製造方法＞
図７および図８を参照して、図６の撮像素子１１Ｂの製造方法について説明する。
まず、上述の図４および図５を参照して説明した第１乃至第６の工程と同様の工程が行われ、これにより、電極パッド２６−１乃至２６−３が開口するように支持基板１２に貫通孔２５−１乃至２５−３が形成された状態の中間構造体が製造される。
続いて、第１１の工程において、図７の１段目に示すように、貫通孔２５の底面および側面を含む支持基板１２の上面の全体に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により絶縁膜４１を成膜する。
第１２の工程において、図７の２段目に示すように、例えば、エッチバック法を用いて、貫通孔２５の底面の絶縁膜４１を除去することによって、電極パッド２６が露出された状態とする。
第１３の工程において、図７の３段目に示すように、例えば、スパッタ法を用いて、貫通孔２５の底面および側面を含む支持基板１２の上面の全体にバリアメタル膜（図示せず）を成膜し、続いて、シード層４３を成膜する。
ここで、バリアメタル膜は、接続導体（撮像素子１１Ｂの構成例では、貫通電極４２を形成する銅）の拡散を防止するために成膜される。バリアメタル膜としては、例えば、チタン（Ｔｉ）またはタングステン（Ｗ）や、チタンまたはタングステンの酸化膜などを用いることができる。また、バリアメタル膜として、それらの合金を用いてもよい。なお、撮像素子１１Ｂでは、バリアメタル膜として、チタンを用いることが好適である。シード層４３は、例えば、電界めっき法により接続導体を埋め込む際の電極として用いられる。
第１４の工程において、図８の１段目に示すように、シード層４３の上面において貫通電極４２−１乃至４２−３が形成されない所定の領域に、レジストパターン３３を形成する。
第１５の工程において、図８の２段目に示すように、貫通電極４２の厚みとなるまで接続導体を電界めっきすることにより、レジストパターン３３が形成されていない箇所のシード層４３に対して、めっき層４４が形成される。
第１６の工程において、レジストパターン３３を除去した後、例えば、ウェットエッチングにより、レジストパターン３３の下方に形成されていたシード層４３およびバリアメタル膜（図示せず）を除去する。これにより、シード層４３によって連続的となっていためっき層４４が独立し、図８の３段目に示すように、貫通電極４２−１乃至４２−３が形成される。このとき、支持基板１２の上面において再配線も形成される。
その後、規定の外形形状となるように切り出すことによって、図６に示したような撮像素子１１Ｂが製造される。
以上のように、撮像素子１１Ｂは、半導体基板１４の受光面側にカラーフィルタ層１５およびオンチップレンズ層１６を積層した後に、支持基板１２に貫通孔２５を形成し、その後、貫通電極４２を形成する製造方法により製造することができる。
なお、撮像素子１１Ｂは、図６に示したような構成の状態で利用することができるが、必要に応じて、貫通電極４２に対して、はんだボールが設けられた構成として利用してもよい。
例えば、図９には、撮像素子１１Ｂの変形例が示されている。図９Ａに示すように、感光性ソルダーレジスト３４を塗布した後、露光および現像を行うことで、貫通電極４２の支持基板１２の上面側にある一部分を、はんだボールを搭載するためのランド部として開口する。そして、例えば、ボール振込み方法を用いて、図９Ｂに示すように、はんだボール３５−１乃至３５−３をランド部に搭載し、それぞれ貫通電極４２−１乃至４２−３と電気的に接続する。
＜撮像素子の第４の構成例＞
図１０は、撮像素子１１の第４の構成例を示す断面図である。なお、図１０に示す撮像素子１１Ｃにおいて、図６の撮像素子１１Ｂと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図１０に示すように、撮像素子１１Ｃは、図６の撮像素子１１Ｂと同様に、支持基板１２、多層配線層１３Ａ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、およびガラス保護基板１８が積層されて構成される。また、撮像素子１１Ｃは、図６の撮像素子１１Ｂと同様に、電極パッド２６−１乃至２６−３が多層配線層１３Ａに配置され、電極パッド２６−１乃至２６−３が開口するような貫通孔２５−１乃至２５−３が支持基板１２に形成されて、絶縁膜４１が成膜されている。
そして、撮像素子１１Ｃは、貫通孔２５の内部に埋め込み型貫通電極４５が形成された構成となっている。例えば、埋め込み型貫通電極４５は、上述した第１５の工程（図８の２段目）において電界めっきを行う際に、貫通孔２５を接続導体で埋め込むことにより形成することができる。
このように構成される撮像素子１１Ｃは、図６の撮像素子１１Ｂと同様に、半導体基板１４の画素領域３１（図２）の真下側に電極パッド２６および埋め込み型貫通電極４５を配置する構造により、従来よりもチップサイズの小型化を図ることができる。
＜撮像素子の第５の構成例＞
図１１は、撮像素子１１の第６の構成例を示す断面図である。なお、図１１に示す撮像素子１１Ｄにおいて、図３の撮像素子１１Ａと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図１１に示すように、撮像素子１１Ｄは、支持基板１２Ｄ、多層配線層１３Ｄ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、およびガラス保護基板１８が積層されて構成される。
撮像素子１１Ｄは、第２の配線層２１−２に設けられる電極パッド２６−１乃至２６−６が、多層配線層１３Ｄの表面に露出するように形成された構成となっている。そして、電極パッド２６−１乃至２６−６に対し、支持基板１２Ｄを貫通するように形成される貫通電極４６−１乃至４６−６が、支持基板１２Ｄと多層配線層１３Ｄとの接合面において接続される。例えば、撮像素子１１Ｄは、図示しない絶縁膜を介して貫通孔に貫通電極４６−１乃至４６−６が予め埋め込まれている支持基板１２Ｄと、多層配線層１３Ｄとをハイブリッドボンディングすることにより構成される。
また、撮像素子１１Ｄは、支持基板１２Ｄの全面に成膜された絶縁膜５１に埋め込まれるように、貫通電極４６−１乃至４６−６に対応する支持基板１２Ｄの表面に、埋め込み電極パッド５２−１乃至５２−６が形成された構成となっている。
このように構成される撮像素子１１Ｄは、図３の撮像素子１１Ａと同様に、半導体基板１４の画素領域３１（図２）の真下側に電極パッド２６および埋め込み電極パッド５２を配置する構造により、従来よりもチップサイズの小型化を図ることができる。
＜撮像素子の第３の製造方法＞
図１２乃至図１４を参照して、図１１の撮像素子１１Ｄの製造方法について説明する。
まず、第２１の工程において、図１２の１段目に示すように、支持基板１２Ｄに対して、支持基板１２Ｄを貫通しない長さの非貫通ビア４７−１乃至４７−６を形成する。
例えば、2.0μｍ〜10.0μｍ程度の直径の開口部が設けられるようなレジストパターンを支持基板１２Ｄの上面に形成し、そのレジストパターンをマスクにしてドライエッチングを行うことで、30μｍ〜80μｍ程度の深さのビアを形成する。そして、レジストパターンを除去した後、拡散炉で熱酸化膜を形成し、または、ＣＶＤ装置でLP-SiN膜を形成する。続いて、スパッタ法により、例えば、タングステン系のバリアメタル膜を成膜し、銅のシード層を成膜した後、電界めっき法を用いてビアを銅で充填する。その後、ＣＭＰ（Chemical Mechanical Polishing）法により余剰の銅を除去して、ハイブリッドボンディング用のパッドを形成すると同時に平坦化を行う。このような方法により、支持基板１２Ｄに非貫通ビア４７−１乃至４７−６を形成することができる。
一方、半導体基板１４の多層配線層１３Ｄには、支持基板１２Ｄの非貫通ビア４７−１乃至４７−６と接続する電極パッド２６−１乃至２６−６が、半導体基板１４の画素領域３１の真下（工程においては真上）となる位置に、ダマシン法を用いて形成される。
第２２の工程において、図１２の２段目に示すように、半導体基板１４に積層された多層配線層１３Ｄに対して、支持基板１２Ｄを接合する。このとき、多層配線層１３Ｄの電極パッド２６−１乃至２６−６と、支持基板１２Ｄの非貫通ビア４７−１乃至４７−６とを同一の導体どうしで接合（Cu-Cu接合）するのと同時に、支持基板１２Ｄおよび層間絶縁膜２３の面どうしを接合するハイブリッドボンディングが行われる。
第２３の工程において、図１２の３段目に示すように、支持基板１２Ｄ、多層配線層１３Ｄ、および半導体基板１４からなる中間構造体を反転する。
第２４の工程において、図１２の４段目に示すように、半導体基板１４を裏面側から薄肉化する。
第２５の工程において、図１３の１段目に示すように、半導体基板１４の裏面にカラーフィルタ層１５およびオンチップレンズ層１６を積層する。
第２６の工程において、図１３の２段目に示すように、オンチップレンズ層１６を含み半導体基板１４の裏面側の全面にガラスシール樹脂層１７となる接着剤を塗布し、ガラス保護基板１８を接着する。これにより、ガラス保護基板１８および半導体基板１４が、ガラスシール樹脂層１７を介してキャビティレス構造で接合される。
第２７の工程において、図１３の３段目に示すように、支持基板１２Ｄ、多層配線層１３Ｄ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、およびガラス保護基板１８からなる中間構造体を反転する。
第２８の工程において、研削や研摩などによるバックグラインド技術を用いて支持基板１２Ｄを薄肉化し、非貫通ビア４７−１乃至４７−６の頭出しを行い、さらに、ウェットエッチング法またはドライエッチング法で支持基板１２Ｄの全面を掘り込む。これにより、非貫通ビア４７−１乃至４７−６が支持基板１２Ｄを貫通し、図１４の１段目に示すように、貫通電極４６−１乃至４６−６となる。なお、貫通電極４６−１乃至４６−６の先端は、支持基板１２Ｄから突出するように形成してもよい。
第２９の工程において、図１４の２段目に示すように、支持基板１２Ｄの全面に対して絶縁膜５１を成膜する。このとき、例えば、カラーフィルタ層１５にダメージの発生しない程度の200℃以下の低温ＣＶＤ法を利用して絶縁膜５１を形成する。
第３０の工程において、埋め込み電極パッド５２−１乃至５２−６を形成するために、絶縁膜５１に対してレジストパターンを形成し、ドライエッチング法によって絶縁膜５１に溝加工を行う。そして、ダマシン法と同様に、スパッタ法によってバリアメタル膜およびシード層を形成した後、電解めっき法およびＣＭＰ法を用いて、図１４の３段目に示すように、埋め込み電極パッド５２−１乃至５２−６を形成する。
その後、規定の外形形状となるように切り出すことによって、図１１に示したような撮像素子１１Ｄが製造される。
以上のように、撮像素子１１Ｄは、貫通電極４６となる非貫通ビア４７が形成された支持基板１２Ｄを半導体基板１４に接合した後に、半導体基板１４の受光面側にカラーフィルタ層１５およびオンチップレンズ層１６を積層する製造方法により製造することができる。これにより、撮像素子１１Ｄは、貫通電極４６となる非貫通ビア４７を形成する際に、高温プロセスを適用することができ、より信頼性を向上させることができる。
即ち、一般的に、カラーフィルタ層１５を備えた構成では、カラーフィルタ層１５を形成した後はプロセス温度の制約があり、裏面側の電極を形成するプロセスにおいて、250℃以下の低温を維持する必要がある。このため、支持基板１２を貫通する貫通孔の内部を絶縁するために緻密な酸化膜を成膜することが困難であり、信頼性が低下することがあった。
これに対し、撮像素子１１Ｄは、カラーフィルタ層１５を形成する前に、貫通電極４６となる非貫通ビア４７が形成されるため、支持基板１２Ｄに対して貫通電極４６を絶縁させるための絶縁膜を、高温プロセスで成膜することができる。例えば、撮像素子１１Ｄでは、カラーフィルタ層１５の耐熱性よりも高い温度で絶縁膜（シリコンアイソレーション膜）を成膜することができる。従って、撮像素子１１Ｄは、絶縁耐性の高い絶縁膜を形成することで、支持基板１２Ｄに対する貫通電極４６の絶縁性が良好となる結果、信頼性が低下することを回避することができる。
なお、撮像素子１１Ｄの製造方法は、図１２乃至図１４を参照して説明したような工程に限定されることはない。
図１５を参照して、撮像素子１１Ｄの製造方法の第１の変形例について説明する。
例えば、上述した第２８の工程（図１４の１段目）で支持基板１２Ｄを薄肉化する際に、非貫通ビア４７−１乃至４７−６の頭出しをする前に薄肉化を停止させる。
そして、第４１の工程において、埋め込み電極パッド５２−１乃至５２−６に対応するように開口部が設けられたレジストパターン３３を支持基板１２Ｄに対して形成し、支持基板１２Ｄをドライエッチングで掘り込む。なお、このとき、非貫通ビア４７−１乃至４７−６は、酸化により保護されている。さらに、カラーフィルタ層１５にダメージの発生しない200℃以下の低温ＣＶＤ法を利用して絶縁膜（図示せず）を形成する。続いて、支持基板１２Ｄの表面の酸化膜が無くならない範囲で全面エッチバックを行うことにより、非貫通ビア４７−１乃至４７−６が支持基板１２Ｄを貫通し、図１５の上側に示すように、貫通電極４６−１乃至４６−６となる。
続いて、第４２の工程において、ダマシン法と同様に、スパッタ法によってバリアメタル膜およびシード層を形成した後、電解めっき法およびＣＭＰ法を用いて、支持基板１２Ｄに埋め込まれるような埋め込み電極パッド５２−１乃至５２−６を形成する。その後、レジストパターン３３を除去することで、図１５の下側に示すように、支持基板１２Ｄに埋め込み電極パッド５２−１乃至５２−６が埋め込まれた構造を形成することができる。
このような製造方法により、撮像素子１１Ｄを製造することができる。
図１６を参照して、撮像素子１１Ｄの製造方法の第２の変形例について説明する。
例えば、上述した第２８の工程（図１４の１段目）で支持基板１２Ｄを薄肉化する際に、非貫通ビア４７−１乃至４７−６の頭出しをする前に薄肉化を停止させる。
そして、第５１の工程において、例えば、ウェットエッチングにより支持基板１２Ｄを全面エッチバックすることで、非貫通ビア４７−１乃至４７−６が支持基板１２Ｄを貫通し、図１６の上側に示すように、貫通電極４６−１乃至４６−６となる。このとき、貫通電極４６−１乃至４６−６は、酸化により保護されており、その先端が、支持基板１２Ｄから突出するようにエッチングが行われる。
続いて、第５２の工程において、図１６の中央に示すように、支持基板１２Ｄの全面に、例えば、ソルダーレジストなどの有機樹脂からなる絶縁膜５３を形成する。
その後、CMP法、バックグラインド法、またはサーフェスプレーナ（バイト研削）法により絶縁膜５３を薄膜化することにより、図１６の下側に示すように、貫通電極４６−１乃至４６−６の頭出しが行われる。このように、貫通電極４６−１乃至４６−６の先端面を絶縁膜５３から露出させた状態で、その先端面を電極パッドとして利用するような構造を形成することができる。
このような製造方法により、撮像素子１１Ｄを製造することができる。
図１７乃至図２０を参照して、撮像素子１１Ｄの製造方法の第３の変形例について説明する。
例えば、第６１の工程において、図１７の１段目に示すように、上述した第２２の工程（図１２の２段目）と同様に、半導体基板１４に積層された多層配線層１３Ｄに対して支持基板１２Ｄを接合する。
第６２の工程において、図１７の２段目に示すように、支持基板１２Ｄを薄肉化して、非貫通ビア４７−１乃至４７−６が露出する前に薄肉化を停止させる。または、非貫通ビア４７−１乃至４７−６が露出したタイミングで、薄肉化を停止させてもよい。
第６３の工程において、非貫通ビア４７−１乃至４７−６に対応するように開口部が設けられたレジストパターン３３を支持基板１２Ｄに対して形成し、レジストパターン３３をマスクとして利用し、支持基板１２Ｄに対する溝加工を行う。これにより、非貫通ビア４７−１乃至４７−６が支持基板１２Ｄを貫通し、図１７の３段目に示すように、貫通電極４６−１乃至４６−６となる。
第６４の工程において、レジストパターン３３を除去した後、支持基板１２Ｄに対して絶縁膜５１を成膜する。このとき、カラーフィルタ層１５が形成される前であることより、例えば、一般的な銅配線形成時に使用する400℃程度の温度で絶縁膜５１を形成することができる。その後、支持基板１２Ｄの表面が露出しない程度に全面エッチバックを行い、図１７の４段目に示すように、貫通電極４６−１乃至４６−６を露出させる。
第６５の工程において、ダマシン法と同様に、スパッタ法によってバリアメタル膜およびシード層を形成した後、電解めっき法およびＣＭＰ法を用いて、支持基板１２Ｄに埋め込まれるような埋め込み電極パッド５２−１乃至５２−６を形成するとともに平坦化を行う。続いて、図１８の１段目に示すように、絶縁膜５１で埋め込み電極パッド５２−１乃至５２−６をキャップする。
第６６の工程において、図１８の２段目に示すように、絶縁膜５１に対して、例えば、シリコン基板からなる仮基板５４を接合する。
第６７の工程において、図１８の３段目に示すように、支持基板１２Ｄ、多層配線層１３Ｄ、半導体基板１４、絶縁膜５１、および仮基板５４からなる中間構造体を反転する。
第６８の工程において、図１９の１段目に示すように、半導体基板１４を裏面側から薄肉化する。
第６９の工程において、図１９の２段目に示すように、半導体基板１４の裏面にカラーフィルタ層１５およびオンチップレンズ層１６を積層する。
第７０の工程において、図１９の３段目に示すように、オンチップレンズ層１６を含み半導体基板１４の裏面側の全面にガラスシール樹脂層１７となる接着剤を塗布し、ガラス保護基板１８を接着する。これにより、ガラス保護基板１８および半導体基板１４が、ガラスシール樹脂層１７を介してキャビティレス構造で接合される。
第７１の工程において、図２０の１段目に示すように、中間構造体から仮基板５４を取り外す。
第７２の工程において、図２０の２段目に示すように、支持基板１２Ｄ、多層配線層１３Ｄ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、ガラス保護基板１８、および絶縁膜５１からなる中間構造体を反転する。
第７３の工程において、図２０の３段目に示すように、埋め込み電極パッド５２−１乃至５２−６が露出するように、絶縁膜５１に対してレジストパターンを形成し、ドライエッチング法によって絶縁膜５１に溝加工を行う。または、絶縁膜５１に対して全面エッチバックを行うことにより、埋め込み電極パッド５２−１乃至５２−６を露出させてもよい。
このような製造方法により、撮像素子１１Ｄを製造することができる。そして、この製造方法では、上述したように、貫通電極４６−１乃至４６−３の周りに高温プロセスを適用することができ、撮像素子１１Ｄの信頼性を向上させることができる。
＜撮像素子の第６の構成例＞
図２１は、撮像素子１１の第６の構成例を示す断面図である。なお、図１１に示す撮像素子１１Ｅにおいて、図３の撮像素子１１Ａと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図２１に示すように、撮像素子１１Ｅは、支持基板１２Ｅ、多層配線層１３Ａ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、およびガラス保護基板１８が積層されて構成される。
撮像素子１１Ｅは、支持基板１２Ｅの表面に露出するように電極パッド５５−２および５５−３が形成されており、電極パッド５５−２は貫通電極４６−２と電気的に接続され、電極パッド５５−３は貫通電極４６−３と電気的に接続された構成となっている。
そして、撮像素子１１Ｅは、支持基板１２Ｅの全面に成膜された絶縁膜５１から突出するように、はんだボール５６−１乃至５６−３が形成された構成となっている。はんだボール５６−１は、貫通電極４６−１と電気的に接続され、はんだボール５６−２は、電極パッド５５−２と電気的に接続され、はんだボール５６−３は、電極パッド５５−３と電気的に接続されている。即ち、撮像素子１１Ｄでは、電極パッド２６−１乃至２６−３が、はんだボール５６−１乃至５６−３を介して、それぞれ外部と接続される。
このように構成される撮像素子１１Ｄは、図３の撮像素子１１Ａと同様に、半導体基板１４の画素領域３１（図２）の真下側に電極パッド２６およびはんだボール５６−１乃至５６−３を配置する構造により、従来よりもチップサイズの小型化を図ることができる。例えば、撮像素子１１Ｄは、はんだボール５６−１乃至５６−３を利用し、他の基板に対してフリップチップボンディングにより実装することができる。
＜撮像素子の第４の製造方法＞
図２２および図２６を参照して、図２１の撮像素子１１Ｅの製造方法について説明する。
まず、第８１の工程において、図２２の１段目に示すように、半導体基板１４の表面に多層配線層１３Ａを積層する。
第８２の工程において、図２２の２段目に示すように、多層配線層１３Ａを介して半導体基板１４の上側から支持基板１２Ｅを貼り合わせる。
第８３の工程において、研削や研摩などによるバックグラインド技術を用いて、例えば、支持基板１２Ｅを100μｍ程度に薄肉化する。そして、図２２の３段目に示すように、電極パッド２６−１乃至２６−３に対応する箇所の支持基板１２Ｅに貫通孔を形成して貫通電極４６−１乃至４６−３を埋め込むとともに、支持基板１２Ｅの表面を溝加工して電極パッド５５−２および５５−３を形成する。
第８４の工程において、図２３の１段目に示すように、支持基板１２Ｅの全面に対して絶縁膜５１を成膜する。このとき、カラーフィルタ層１５が形成される前であることより、例えば、一般的な銅配線形成時に使用する400℃程度の温度で絶縁膜５１を形成することができる。
第８５の工程において、図２３の２段目に示すように、後の工程ではんだボール５６−１乃至５６−３を搭載するランド部を設けるように絶縁膜５１に開口部を形成し、貫通電極４６−１、並びに、電極パッド５５−２および５５−３を露出させる。
第８６の工程において、図２３の３段目に示すように、ランド部を埋めるように絶縁膜５１の全面にシリコン酸化膜５７を成膜し、その表面を平坦化する。
第８７の工程において、図２４の１段目に示すように、シリコン酸化膜５７に対して、例えば、シリコン基板からなる仮基板５４を接合する。
第８８の工程において、図２４の２段目に示すように、支持基板１２Ｅ、多層配線層１３Ａ、半導体基板１４、絶縁膜５１、シリコン酸化膜５７、および仮基板５４からなる中間構造体を反転する。
第８９の工程において、図２４の３段目に示すように、半導体基板１４を裏面側から薄肉化する。
第９０の工程において、図２５の１段目に示すように、半導体基板１４の裏面にカラーフィルタ層１５およびオンチップレンズ層１６を積層する。
第９１の工程において、図２５の２段目に示すように、オンチップレンズ層１６を含み半導体基板１４の裏面側の全面にガラスシール樹脂層１７となる接着剤を塗布し、ガラス保護基板１８を接着する。これにより、ガラス保護基板１８および半導体基板１４が、ガラスシール樹脂層１７を介してキャビティレス構造で接合される。
第９２の工程において、図２５の３段目に示すように、中間構造体から仮基板５４を取り外す。
第９３の工程において、図２６の１段目に示すように、支持基板１２Ｅ、多層配線層１３Ａ、半導体基板１４、カラーフィルタ層１５、オンチップレンズ層１６、ガラスシール樹脂層１７、ガラス保護基板１８、絶縁膜５１、およびシリコン酸化膜５７からなる中間構造体を反転する。
第９４の工程において、図２６の２段目に示すように、シリコン酸化膜５７を除去して、ランド部を開口させる。
第９５の工程において、図２６の３段目に示すように、貫通電極４６−１、並びに、電極パッド５５−２および５５−３それぞれに電気的に接続するように、はんだボール５６−１乃至５６−３を形成する。
その後、規定の外形形状となるように切り出すことによって、図２１に示したような撮像素子１１Ｅが製造される。
以上のように、撮像素子１１Ｅは、支持基板１２Ｅを貫通するように貫通電極４６−１乃至４６−３を形成した後に、半導体基板１４の受光面側にカラーフィルタ層１５およびオンチップレンズ層１６を積層する製造方法により製造することができる。このとき、撮像素子１１Ｅは、上述したように、貫通電極４６−１乃至４６−３の周りに高温プロセスを適用することができ、より信頼性を向上させることができる。
＜撮像素子の第７の構成例＞
図２７および図２８を参照して、撮像素子１１の第７の構成例について説明する。
例えば、撮像素子１１は、ロジック回路やメモリ回路などが形成された半導体基板に、チップオンウェハ（Chip on Wafer）で積層したウエハーレベルＣＳＰ（Chip Size Package）を構成することができる。
例えば、図２７の上段に示すように、図２１の撮像素子１１Ｅと同様に、はんだボール５６−１乃至５６−６を備え、支持基板１２、多層配線層１３Ａ、半導体基板１４、カラーフィルタ層１５−１および１５−２、オンチップレンズ層１６−１および１６−２、ガラスシール樹脂層１７、並びにガラス保護基板１８からなる中間構造体が形成される。
そして、図２７の下段に示すように、ダイシングされることにより、撮像素子として用いられる２つのチップ６１−１および６１−２に切り分けられとともに、規定の外形形状となるように切り出される。ここで、カラーフィルタ層１５−１および１５−２、並びに、オンチップレンズ層１６−１および１６−２は、このように切り分けられる箇所において不連続となるように形成されている。
次に、図２８の上段に示すように、ロジック回路基板６２に対してチップ６１−１が搭載される。例えば、ロジック回路基板６２は、ロジック回路が形成される半導体基板７１に多層配線層７２が積層され、多層配線層７２の表面に電極パッド７３−１乃至７３−６が形成された構成となっている。そして、チップ６１−１は、ロジック回路基板６２の電極パッド７３−１乃至７３−３に対してはんだボール５６−１乃至５６−３を利用して、例えば、フリップチップボンディングされることにより、ロジック回路基板６２に搭載される。
その後、図２８の下段に示すように、ロジック回路基板６２に対してチップ６１−２が搭載される。例えば、チップ６１−２は、ロジック回路基板６２の電極パッド７３−４乃至７３−６に対してはんだボール５６−４乃至５６−６を利用して、例えば、フリップチップボンディングされることにより、ロジック回路基板６２に搭載される。
これにより、ロジック回路基板６２に対して、チップ６１−１および６１−２が搭載された構成のウエハーレベルＣＳＰ８１が製造される。
なお、ウエハーレベルＣＳＰ８１としては、例えば、ロジック回路基板６２に替えて、メモリ回路が形成されたメモリ回路基板にチップ６１−１および６１−２を搭載した構成を採用してもよい。また、例えば、撮像素子１１より小さなロジック回路基板やメモリ回路基板などを、撮像素子１１に対して搭載することで、ウエハーレベルＣＳＰを構成するようにしてもよい。
なお、上述した図２に示したように、複数の電極パッド２４をグリッド状に配置することで、実装を容易に行うことができるとともに、アンダーフィルの注入の容易性を増すことができる。このため、電極パッド２４が配置されるピッチは、0.5ｍｍ以上であることが好ましい。また、埋め込み型の貫通電極の真上に電極パッドを配置する構成では、その貫通電極の直径よりも大きな面積の電極パッドを用いることが好ましい。また、非埋め込み型の貫通電極を用いる構成では、その貫通電極の横や、再配線先に電極パッドを形成することが好ましい。
また、支持基板１２にロジック素子またはメモリ素子を有する構成とした積層型の撮像素子１１では、例えば、特開２００４−３３５６４７号公報の第１７段落乃至第３０段落に開示されているのと同様の方法を用いることができる。即ち、素子を形成した後、画素のパッドに対向するように貫通電極になりうるビア（例えば、φ２〜５μｍで深さ３０μｍ）を形成しておくことで、画素領域３１の真下に貫通電極４６を形成することができる。この場合、貫通電極４６は、支持基板１２にある素子に悪影響を及ぼさないように、素子はビアから数μｍ離れたところに配置する必要がある。また、このビアは、素子形成と配線形成の間に形成することで形成する方法で示したが、素子付支持基板の配線層形成後に、貫通電極になりうるビアを形成してもよい。
また、電極パッド２６は、支持基板１２に最も近い層に配置されていなくてもよく、多層配線層１３のいずれかの配線層２１に形成されていればよい。さらに、２つ以上の配線が積層されるように電極パッド２６が形成されていてもよい。例えば、電極パッド２６としては、アルミニウム配線とタングステンプラグとの組み合わせや、アルミニウム配線と銅配線との組み合わせ、銅配線と銅配線との組み合わせなど、これらに限定されることなく様々な組み合わせを用いることができる。
さらに、貫通電極４６は、比抵抗が小さく、実装基板との接続が容易な銅を用いることが好ましいが、その他、金（Au）、アルミニウム（Al）、タングステン（W）、ニッケル（Ni）、スズ（Sn）や、それらの合金などを用いてもよい。なお、貫通孔２５または貫通電極４６が形成された構造の場合、画素アレイ面に接着剤を介して、ガラスが形成されている構造でもよい。
また、半導体基板１４と接続する工程において、支持基板１２には、画素を駆動させる周辺回路素子や、メモリ素子などが組み込まれていてもよい。
なお、上述したような撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
＜撮像装置の構成例＞
図２９は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
図２９に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
撮像素子１０３としては、上述した撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
このように構成されている撮像装置１０１は、上述した撮像素子１１を適用することで、例えば、さらなる小型化を図ることができる。
＜イメージセンサの使用例＞
図３０は、上述のイメージセンサを使用する使用例を示す図である。
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
なお、本技術は以下のような構成も取ることができる。
（１）
複数の画素が平面的に配置される画素領域が設けられる半導体基板と、
前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、
前記配線層に対して接合され、前記半導体基板を支持する支持基板と
を備え、
前記配線層には、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドが配置され、
前記支持基板には、複数の前記電極パッドに対応する箇所に貫通孔が設けられる
固体撮像素子。
（２）
前記配線層には、前記配線が多層構造で形成されており、前記配線よりも前記支持基板側に複数の前記電極パッドが配置される電極パッド層が設けられる
上記（１）に記載の固体撮像素子。
（３）
前記電極パッドは、前記配線と異なる導体により形成される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記電極パッドは、前記配線層に多層構造で形成される前記配線の一部として、前記配線と同一の層に形成される
上記（１）に記載の固体撮像素子。
（５）
前記電極パッドは、前記配線と同一の導体により形成される
上記（１）または（４）に記載の固体撮像素子。
（６）
前記貫通孔の底面で前記電極パッドと電気的に接続され、前記貫通孔を通って前記支持基板の上面まで延在する貫通電極
をさらに備える上記（１）から（５）までのいずれかに記載の固体撮像素子。
（７）
前記貫通電極は、前記貫通孔を導体で埋め込むことにより形成される
上記（６）に記載の固体撮像素子。
（８）
前記貫通孔に絶縁膜を介して貫通電極となる導体が予め埋め込まれている前記支持基板と前記配線層とが互いの面どうしで接合されるとともに、前記貫通電極と前記電極パッドとが同一の導体どうしで接合される
上記（１）から（７）までのいずれかに記載の固体撮像素子。
（９）
前記支持基板を貫通しない深さで形成されたビアに前記導体が埋め込まれ、前記支持基板を薄肉化して前記導体を頭出しすることにより前記貫通電極が形成される
上記（８）に記載の固体撮像素子。
（１０）
前記貫通電極に対応する前記支持基板の表面に電極パッドが配置される
上記（８）または（９）に記載の固体撮像素子。
（１１）
前記電極パッドに電気的に接続されるように前記支持基板の表面に形成されるはんだボールを利用し、他の基板に対してフリップチップボンディングされる
上記（１）から（１０）までのいずれかに記載の固体撮像素子。
（１２）
前記支持基板を貫通して前記電極パッドに接続される貫通電極を形成した後に、前記半導体基板に対してカラーフィルタ層が積層される
上記（１）から（１１）までのいずれかに記載の固体撮像素子。
（１３）
複数の前記電極パッドは、前記半導体基板を平面的に見たときにグリッド状に配置される
上記（１）から（１２）までのいずれかに記載の固体撮像素子。
（１４）
前記半導体基板の裏面側から、前記画素が受光する光が照射される裏面照射型である
上記（１）から（１２）までのいずれかに記載の固体撮像素子。
（１５）
複数の画素が平面的に配置される画素領域が設けられる半導体基板と、
前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、
前記配線層に対して接合され、前記半導体基板を支持する支持基板と
を備える固体撮像素子の製造方法において、
前記配線層に、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドを形成し、
前記支持基板に、複数の前記電極パッドに対応する箇所に貫通孔を形成する
工程を含む製造方法。
（１６）
複数の画素が平面的に配置される画素領域が設けられる半導体基板と、
前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、
前記配線層に対して接合され、前記半導体基板を支持する支持基板と
を有し、
前記配線層には、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドが配置され、
前記支持基板には、複数の前記電極パッドに対応する箇所に貫通孔が設けられる
固体撮像素子を備える電子機器。
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
１１ 撮像素子， １２ 支持基板， １３ 多層配線層， １４ 半導体基板， １５ カラーフィルタ層， １６ オンチップレンズ層， １７ ガラスシール樹脂層， １８ ガラス保護基板， ２１−１ 第１の配線層， ２１−２ 第２の配線層， ２２ 電極パッド層， ２３ 層間絶縁膜， ２４ 電極パッド， ２５ 貫通孔， ２６ 電極パッド２， ３１ 画素領域， ３２ オプティカルブラック領域， ３３ レジストパターン， ３４ 感光性ソルダーレジスト， ３５ はんだボール， ４１ 絶縁膜， ４２ 貫通電極， ４３ シード層， ４４ めっき層， ４５ 埋め込み型貫通電極， ４６ 貫通電極， ４７ 非貫通ビア， ５１ 絶縁膜， ５２ 埋め込み電極パッド， ５３ 絶縁膜， ５４ 仮基板， ５５ 電極パッド， ５６ はんだボール， ５７ シリコン酸化膜， ６１ チップ， ６２ ロジック回路基板， ７１ 半導体基板， ７２ 多層配線層， ７３ 電極パッド， ８１ ウエハーレベルＣＳＰ

Claims (16)

  1. 複数の画素が平面的に配置される画素領域が設けられる半導体基板と、
    前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、
    前記配線層に対して接合され、前記半導体基板を支持する支持基板と
    を備え、
    前記配線層には、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドが配置され、
    前記支持基板には、複数の前記電極パッドに対応する箇所に貫通孔が設けられる
    固体撮像素子。
  2. 前記配線層には、前記配線が多層構造で形成されており、前記配線よりも前記支持基板側に複数の前記電極パッドが配置される電極パッド層が設けられる
    請求項１に記載の固体撮像素子。
  3. 前記電極パッドは、前記配線と異なる導体により形成される
    請求項２に記載の固体撮像素子。
  4. 前記電極パッドは、前記配線層に多層構造で形成される前記配線の一部として、前記配線と同一の層に形成される
    請求項１に記載の固体撮像素子。
  5. 前記電極パッドは、前記配線と同一の導体により形成される
    請求項４に記載の固体撮像素子。
  6. 前記貫通孔の底面で前記電極パッドと電気的に接続され、前記貫通孔を通って前記支持基板の上面まで延在する貫通電極
    をさらに備える請求項１に記載の固体撮像素子。
  7. 前記貫通電極は、前記貫通孔を導体で埋め込むことにより形成される
    請求項６に記載の固体撮像素子。
  8. 前記貫通孔に絶縁膜を介して貫通電極となる導体が予め埋め込まれている前記支持基板と前記配線層とが互いの面どうしで接合されるとともに、前記貫通電極と前記電極パッドとが同一の導体どうしで接合される
    請求項１に記載の固体撮像素子。
  9. 前記支持基板を貫通しない深さで形成されたビアに前記導体が埋め込まれ、前記支持基板を薄肉化して前記導体を頭出しすることにより前記貫通電極が形成される
    請求項８に記載の固体撮像素子。
  10. 前記貫通電極に対応する前記支持基板の表面に電極パッドが配置される
    請求項８に記載の固体撮像素子。
  11. 前記電極パッドに電気的に接続されるように前記支持基板の表面に形成されるはんだボールを利用し、他の基板に対してフリップチップボンディングされる
    請求項１に記載の固体撮像素子。
  12. 前記支持基板を貫通して前記電極パッドに接続される貫通電極を形成した後に、前記半導体基板に対してカラーフィルタ層が積層される
    請求項１に記載の固体撮像素子。
  13. 複数の前記電極パッドは、前記半導体基板を平面的に見たときにグリッド状に配置される
    請求項１に記載の固体撮像素子。
  14. 前記半導体基板の裏面側から、前記画素が受光する光が照射される裏面照射型である
    請求項１に記載の固体撮像素子。
  15. 複数の画素が平面的に配置される画素領域が設けられる半導体基板と、
    前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、
    前記配線層に対して接合され、前記半導体基板を支持する支持基板と
    を備える固体撮像素子の製造方法において、
    前記配線層に、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドを形成し、
    前記支持基板に、複数の前記電極パッドに対応する箇所に貫通孔を形成する
    工程を含む製造方法。
  16. 複数の画素が平面的に配置される画素領域が設けられる半導体基板と、
    前記半導体基板に対して積層され、複数の前記画素に接続される配線が設けられる配線層と、
    前記配線層に対して接合され、前記半導体基板を支持する支持基板と
    を有し、
    前記配線層には、前記半導体基板を平面的に見て前記画素領域に重なり合う位置で、外部との電気的な接続に利用される複数の電極パッドが配置され、
    前記支持基板には、複数の前記電極パッドに対応する箇所に貫通孔が設けられる
    固体撮像素子を備える電子機器。
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