WO2018038512A1 - 수직 터널링 전계효과 트랜지스터 및 이의 제조방법 - Google Patents

수직 터널링 전계효과 트랜지스터 및 이의 제조방법 Download PDF

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김태환
안준성
이준규
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한양대학교 산학협력단
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors

Definitions

  • the present invention relates to a vertical tunneling field effect transistor and a method of manufacturing the same, and more particularly to a vertical tunneling field effect transistor and a method of manufacturing the same that can improve the electrical characteristics.
  • MOSFETs metal oxide semiconductor field effect transistors
  • the size of the MOSFET is further reduced to a certain level or less in order to minimize the size of the semiconductor device, there is a problem that the leakage current increases, the puncture voltage decreases, and the short channel effect becomes severe. have.
  • multi-gate structures, high-dielectric gate technology, etc. have been attempted, but the problem of rapid increase in power consumption of MOSFETs still remains.
  • TFETs tunneling field effect transistors
  • BTBT band-to-band tunneling
  • the slope of the threshold voltage at room temperature cannot be reduced below 60 mV / dec due to thermoionic emission, whereas in TFETs, the current flow is controlled by tunneling rather than hot electron emission. There is an advantage that the output current can be changed by a slight change in the voltage.
  • TFETs are difficult to apply to actual devices due to the significantly lower driving current (on current) compared to MOSFETs, and the problem of increased leakage currents due to ambipolar current, a unique phenomenon of TFETs, still remains.
  • an aspect of the present invention provides a vertical tunneling field effect transistor.
  • the vertical tunneling field effect transistor has a source layer disposed on the substrate and extending upwardly, the source layer doped at a uniform concentration in the entire region including the protrusion, and the protrusion of the source layer on the source layer.
  • a channel pattern exposing the remaining portion of the source layer, a drain pattern overlapping the channel pattern on the channel pattern and doped to have a concentration gradient, a gate insulating layer covering the source layer, the channel pattern and the drain pattern; And a gate electrode disposed around the channel pattern on the gate insulating layer.
  • the junction between the protrusion of the source layer and the channel pattern may be an stairs junction, and the junction between the channel pattern and the drain pattern may be a graded junction.
  • the protrusion may have a three-dimensional shape to increase a contact area of the source layer with respect to the channel pattern.
  • the three-dimensional shape may include a columnar shape, a horn shape, a hemispherical shape, or a combination thereof.
  • the height of the gate electrode may be the same as the height of the channel pattern.
  • the gate electrode may be disposed in a double gate, triple gate, or gate all-around structure around the channel pattern.
  • the protrusion may include a plurality of protrusion shapes protruding upward from the source layer.
  • another aspect of the present invention provides a method of manufacturing a vertical tunneling field effect transistor.
  • the method may include: epitaxially growing a source layer to a first thickness on a substrate, etching the source layer to a second thickness smaller than the first thickness, and forming a protrusion protruding upward on the source layer; Forming a channel pattern covering the protrusion and a drain pattern ion-implanted in an upper region of the channel pattern on the source layer on which the protrusion is formed; forming a gate insulating layer to cover the source layer, the channel pattern, and the drain pattern And forming a gate electrode on the gate insulating film so as to be disposed around the channel pattern.
  • Epitaxially growing the source layer may include doping impurities in a uniform concentration in the source layer.
  • the source layer may be epitaxially grown by vapor phase epitaxy, liquid phase epitaxy or molecular beam epitaxy.
  • the forming of the channel pattern and the drain pattern may include forming a channel layer on the source layer to cover the protrusion, and implanting impurities into an upper region of the channel layer by ion implantation to form a drain layer. And etching the channel layer and the drain layer to cover the protrusion.
  • the forming of the channel pattern and the drain pattern may include forming a channel layer on the source layer to cover the protrusion, etching the channel layer to cover the protrusion, and forming the channel pattern.
  • the method may include forming a drain pattern by implanting impurities into an upper region of the channel pattern using a mask.
  • the drain pattern may be doped with impurities to have a concentration gradient by the ion implantation.
  • the forming of the protrusion may include etching a portion of the source layer except for a portion of the source layer using the etching mask to the second thickness.
  • the source region is epitaxially grown, doped with a uniform concentration of impurities, and a stepped junction is formed between the source region and the channel region so that the source region and the channel region between the source region and the channel region during the driving operation (on operation) of the TFET.
  • the width of the potential barrier can be greatly reduced, thereby increasing the amount of electrons tunneled, thereby increasing the drive current of the TFET.
  • the source region in a three-dimensional structure having protrusions by etching the source region, the area in which tunneling occurs can be increased, thereby additionally causing tunneling not only in the epitaxial growth direction but also in other directions. As a result, the driving current of the TFET can be increased.
  • the width of the potential barrier between the drain region and the channel region is increased. It can be relatively widened, thereby reducing the ambipolar leakage current due to the gate voltage during the on / off operation of the TFET.
  • FIG. 1 is a cross-sectional view illustrating a vertical tunneling field effect transistor according to an embodiment of the present invention.
  • FIG. 2 is a graph illustrating doping concentrations of impurities along the S-S ′ line of FIG. 1.
  • FIG 3 is a cross-sectional view illustrating an operating principle of a vertical tunneling field effect transistor according to an exemplary embodiment of the present invention.
  • 4 and 5 are graphs showing energy band diagrams and tunneling currents from the source region of FIG.
  • FIG. 6 is a cross-sectional view illustrating a vertical tunneling field effect transistor according to another embodiment of the present invention.
  • FIG. 7 to 15 are cross-sectional views illustrating a method of manufacturing a vertical tunneling field effect transistor according to an embodiment of the present invention.
  • 16 to 23 are cross-sectional views illustrating a method of manufacturing a vertical tunneling field effect transistor according to another embodiment of the present invention.
  • FIG. 1 is a cross-sectional view illustrating a vertical tunneling field effect transistor according to an embodiment of the present invention.
  • a vertical tunneling field effect transistor may include a substrate 10, a source layer 30, a channel pattern 40, a drain pattern 50, a gate insulating film 60, and a gate. Electrode 70.
  • the TFET may further include a buried oxide layer 20 disposed between the substrate 10 and the source layer 30.
  • the substrate 10 is an insulating substrate and may include, for example, a silicon material.
  • the substrate 10 may be, for example, a silicon-on-insulator (SOI) substrate, a single crystal silicon substrate, a polycrystalline silicon substrate, a glass substrate, a sapphire substrate, a polymer substrate, or the like, but is not limited thereto.
  • SOI silicon-on-insulator
  • the buried oxide layer 20 may be disposed on the substrate 10.
  • a buried oxide layer 20 separates the substrate 10 and the components disposed thereon and protects the operating region of the TFET from defects such as oxygen ions or metal ions.
  • the source layer 30 has a protrusion 35 disposed on the substrate 10 and protruding to a predetermined height H.
  • the source layer 30 is doped with a uniform concentration of impurities in the entire region including the protrusion 35.
  • the source layer 30 may be formed by epitaxial growth on the substrate 10 (or buried oxide layer 20). In this case, the source layer 30 may be epitaxially grown in the direction X perpendicular to the substrate 10.
  • the source layer 30 includes impurities, and the concentration at which the impurities are doped due to epitaxial growth may be substantially uniform in the entire region of the source layer 30.
  • the protrusion 35 of the source layer 30 is a portion protruding from the surface of the layer structure of the source layer 30, and may include impurities doped at a uniform concentration as in the layer structure of the source layer 30. have.
  • the protrusion 35 may be formed by at least partially etching the epitaxially grown source layer 30.
  • the protrusion 35 may have a three-dimensional shape to increase the contact area between the source layer 30 and the channel pattern 40.
  • the protrusion 35 may include a columnar shape, a horn shape, a hemisphere shape, or a combination thereof, but is not limited thereto.
  • the contact area between the source layer 30 and the channel pattern 40 is such that the source layer 30 without the protrusion 35 has a channel pattern ( 40) is larger than the area in contact. Therefore, from the source region having the three-dimensional protrusion 35, the tunneling phenomenon may occur not only in the direction X perpendicular to the substrate, but also in the direction Y parallel to the substrate or in a combination thereof.
  • the drive current of the TFET may increase.
  • the channel pattern 40 may be disposed on the source layer 30 and may cover the protrusion 35 of the source layer 30.
  • the channel pattern 40 may be at least partially in contact with the side surface and the top surface of the protrusion 35 protruding from the source layer 30.
  • the protrusion 35 has a columnar shape, and the side and top surfaces of the columnar shape are in contact with the channel pattern 40 as a whole.
  • the channel pattern 40 may cover the protrusion 35.
  • the channel pattern 40 may further cover a portion of the layered structure of the source layer 30 around the protrusion 35. The remaining part of the source layer 30 not covered by the channel pattern 40 is covered by the gate insulating film 60 described later.
  • the channel pattern 40 may include a group IV semiconductor or a group III-V compound semiconductor.
  • the channel pattern 40 includes Si, Ge or the like as a group IV semiconductor, or InAs, InP, GaAs, which includes In, As, P, Ga, N, or Sb as the group III-V compound semiconductor.
  • FIG. 2 is a graph illustrating doping concentrations of impurities along the S-S ′ line of FIG. 1.
  • an interrupt junction is formed at an interface between the protrusion 35 of the source layer 30 and the channel pattern 40.
  • the doping concentration of the impurities may change rapidly at the interface between the channel pattern 40 and the source layer 30 where the impurities are not doped.
  • This step junction not only interfaces between the protrusion 35 of the source layer 30 and the channel pattern 40, but also between the channel pattern 40 and the portion of the layered structure of the source layer 30 adjacent to the protrusion 35. It is formed at the interface of each.
  • the protrusion 35 has a columnar shape, for example, at the interface between the upper surface of the protrusion 35 and the channel pattern 40, and at the interface between the side surface of the protrusion 35 and the channel pattern 40. In each case, a step junction is formed.
  • FIG. 3 is a cross-sectional view illustrating an operating principle of a vertical tunneling field effect transistor according to an exemplary embodiment of the present invention.
  • 4 and 5 are graphs showing energy band diagrams and tunneling currents from the source region of FIG. 4 and 5 show energy band diagrams along direction 1 and direction 2 of FIG. 3, respectively.
  • a step junction is formed between the source region and the channel pattern 40.
  • the width of the potential energy barrier between the source region and the channel pattern 40 can be greatly reduced.
  • the amount of electrons that band-to-band tunneling (BTBT) (arrow of FIG. 4) the potential barrier in the driving operation of the TFET may increase.
  • the contact area between the source region and the channel pattern 40 is increased by the protrusion 35 to increase the contact area and direction in which the tunneling phenomenon may occur, together with an increase in the occurrence area of the tunneling phenomenon.
  • the driving current of the TFET can be greatly increased.
  • the drain pattern 50 is disposed on the channel pattern 40 and overlaps the channel pattern 40.
  • the drain pattern 50 is doped with impurities to have a concentration gradient.
  • the drain pattern 50 may be formed by implanting impurities into the upper region of the channel pattern 40.
  • one of the source layer 30 and the drain pattern 50 may be doped with n-type and the other may be doped with p-type.
  • the drain region may be doped with n-type impurity.
  • the drain region may be doped with p-type impurity.
  • a graded junction is formed at an interface between the drain pattern 50 and the channel pattern 40. That is, at the interface between the drain pattern 50 and the channel pattern 40, the doping concentration of the impurity slowly changes.
  • the drain pattern 50 may be formed by ion implantation of impurities on the channel pattern 40. Impurities doped in the drain pattern 50 by ion implantation may be distributed according to, for example, a Gaussian distribution. Since the doping concentration of the impurities in the drain region has a Gaussian distribution, the potential energy barrier between the drain region and the channel pattern 40 becomes relatively wider, thereby reducing the possibility of inter-band tunneling (BTBT). Bipolar current can be reduced.
  • BTBT inter-band tunneling
  • the tunneling barrier between the source region and the channel region is wide, which causes the electrons to be almost tunneled off, and the gate voltage is positive (+).
  • the change in voltage reduces the width of the tunneling barrier between the source region and the channel region, resulting in an on state where many electrons are sufficient to tunnel.
  • the gate voltage changes to a high negative voltage, an ambipolar leakage current phenomenon occurs, in which the width of the tunneling barrier decreases between the channel region and the drain region to generate a tunneling current.
  • a graded junction is formed at an interface between the drain pattern 50 and the channel pattern 40, and the doping concentration of the impurity in the drain pattern 50 has a Gaussian distribution to drain the drain.
  • the gate insulating layer 60 covers the source layer 30, the channel pattern 40, and the drain pattern 50.
  • the gate insulating layer 60 covers the surface of the layer structure of the source layer 30 which is not covered by the channel pattern 40 and covers the channel pattern 40 and the drain pattern 50 stacked on the protrusion 40. At least partially covered.
  • the gate insulating layer 60 may cover side surfaces of the channel pattern 40 and the drain pattern 50.
  • the gate insulating layer 60 may include an insulating material such as an oxide film or a nitride film.
  • the gate electrode 70 is disposed around the channel pattern 40 on the gate insulating film 60.
  • the gate electrode 70 overlaps the channel pattern 40 in the horizontal direction on the gate insulating layer 60.
  • the height of the gate electrode 70 from the substrate 10 may be substantially the same as the height of the channel pattern 40 from the substrate 10. That is, the top surface of the gate electrode 70 and the top surface of the channel pattern 40 may have the same plane.
  • the gate electrode 70 may have a double gate structure disposed around the channel pattern 40 on the opposite side of the channel pattern 40, or may be formed around the channel pattern 40. It may have a triple gate structure disposed on three surfaces, or may have a gate all-around structure surrounding the channel pattern 40 as a whole.
  • FIG. 6 is a cross-sectional view illustrating a vertical tunneling field effect transistor according to another embodiment of the present invention.
  • the vertical tunneling field effect transistor (TFET) according to the present embodiment is substantially the same as the TFET shown in FIG. 1 except for the protrusion 35a. Therefore, the description of the same element is omitted.
  • the source layer 30 may have a plurality of protrusions 35a protruding from the layer structure.
  • Each of the protrusions 35a may have any three-dimensional shape, such as a columnar shape, a horn shape, a hemisphere shape, or a combination thereof.
  • a plurality of protrusions 35a are formed from the source layer 30, and thus the contact area between the channel pattern 40 and the source region may be greatly increased.
  • BTBT inter-band tunneled
  • FIG. 7 to 15 are cross-sectional views illustrating a method of manufacturing a vertical tunneling field effect transistor according to an embodiment of the present invention.
  • a buried oxide layer 20 is formed on the substrate 10.
  • the substrate 10 is an insulating substrate and may include a material such as silicon or a polymer.
  • the buried oxide layer 20 is disposed on the substrate 10 to protect the operating region of the TFET from defects such as oxygen ions, but may be omitted in some embodiments.
  • the source layer 31 is epitaxially grown to a first thickness TH1 on the substrate 10 on which the buried oxide layer 20 is formed.
  • the first thickness TH1 may be, for example, 1 nm to 100 nm.
  • the source layer 31 may be epitaxially grown on the substrate 10 by vapor phase epitaxy, liquid phase epitaxy, or molecular beam epitaxy. While the source layer 31 is epitaxially grown, n-type or p-type impurities may be doped. Accordingly, impurities may be doped to a substantially uniform concentration in the entire region of the source layer 31.
  • the source layer 31 epitaxially grown to the first thickness TH1 is etched to form the source layer 30 having the protrusion 35.
  • the epitaxially grown source layer 31 may be etched to a second thickness TH2 smaller than the first thickness TH1 in the remaining region except for the portion where the protrusion 35 is to be formed.
  • the formed protrusion 35 may have a width of 1 nm to 100 nm, a width of 1 nm to 50 nm, and a height of 1 nm to 70 nm.
  • the source layer 31 is etched in the remaining region except for the portion where the protrusion 35 is to be formed, for example, a protrusion 35 having a columnar shape may be formed, but the three-dimensional shape of the protrusion 35 may be It is not limited.
  • the source layer 31 may be further etched at least partially with the third thickness TH3 smaller than the second thickness TH2 for the portion where the protrusion 35 is to be formed.
  • the source layer 31 may be etched to form one or more protrusions 35.
  • the etched protrusion 35 may include a plurality of protrusion shapes protruding from the source layer 31.
  • the channel layer 41 is formed on the substrate 10 on which the protrusion 35 is formed.
  • the channel layer 41 covers the protrusion 35 of the source layer 30 and may further cover the portion of the layer structure of the source layer 30 adjacent to the protrusion 35.
  • an interrupt junction may be formed at an interface between the source layer 30 including the protrusion 35 and the channel layer 41.
  • the drain layer 51 is formed by ion implantation of impurities in the upper region of the channel layer 41.
  • the drain layer 51 may be doped with impurities to have a concentration gradient by the ion implantation.
  • the doping concentration in which impurities are implanted in the drain layer 51 may follow a Gaussian distribution. Therefore, a graded junction may be formed at the interface between the drain layer 51 and the channel layer 41.
  • the channel layer 41 and the drain layer 51 are etched to cover the protrusion 35 to form the channel pattern 40 and the drain pattern 50. Since the channel layer 41 and the drain layer 51 are etched by one etching mask, the channel pattern 40 and the drain pattern 50 overlapping each other may be formed.
  • the gate insulating layer 61 is formed on the source layer 30 and the channel pattern 40 and the drain pattern 50 having a vertical stacked structure are covered. The remaining portion of the etch is etched to form the gate insulating film 60.
  • the gate insulating layer 60 may cover the surface of the layer structure of the source layer 30 and the side surfaces of the channel pattern 40 and the drain pattern 50, which are not covered by the channel pattern 40 and are exposed. Although not illustrated, the gate insulating layer 60 may further cover the top surface of the drain pattern 50.
  • a gate electrode 70 is formed around the channel pattern 40 on the gate insulating layer 60.
  • the gate electrode 70 may be formed to have a height substantially equal to that of the channel pattern 40 from the substrate 10.
  • the gate electrode 70 may have a double gate structure, a triple gate structure, a gate all-around structure, and the like around the channel pattern 40.
  • the gate electrode 70 may have a double gate structure disposed to be opposite to each other about the channel pattern 40, or may have a triple gate structure formed to surround three surfaces of the channel pattern 40, or
  • the gate 40 may have a gate all-around structure surrounding the entire area of the pattern 40.
  • 16 to 23 are cross-sectional views illustrating a method of manufacturing a vertical tunneling field effect transistor according to another embodiment of the present invention.
  • the buried oxide layer 20 is formed on the substrate 10, and the source layer 30 having the protrusion 35 is formed thereon.
  • the channel layer 41 is formed on the source layer 30 on which the protrusion 35 is formed.
  • the channel layer 41 is etched to cover the protrusion 35 of the source layer 30 using an etching mask to form the channel pattern 40.
  • the channel pattern 40 may at least partially cover the layer structure of the protrusion 35 and the source layer 30 adjacent thereto.
  • impurities are implanted into an upper region of the channel pattern 40 using a doping mask to form a drain pattern 50.
  • the drain pattern 50 may be doped with a Gaussian distribution. Accordingly, a graded junction may be formed at an interface between the drain pattern 50 and the channel pattern 40.
  • a gate insulating layer 60 and a gate electrode 70 are formed on the substrate 10 on which the drain pattern 50 is formed.
  • the source region is epitaxially grown, doped with an impurity of uniform concentration, and a stepped junction is formed between the source region and the channel region, thereby driving the source region during the driving operation (on operation) of the TFET.
  • the width of the potential barrier between the channel regions can be greatly reduced, thereby increasing the amount of electrons tunneled to increase the drive current of the TFET.
  • the source region in a three-dimensional structure having protrusions by etching the source region, the area in which tunneling occurs can be increased, thereby additionally causing tunneling not only in the epitaxial growth direction but also in other directions. As a result, the driving current of the TFET can be increased.
  • the width of the potential barrier between the drain region and the channel region is increased. It can be relatively widened, thereby reducing the ambipolar leakage current due to the gate voltage during the on / off operation of the TFET.

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Abstract

수직 터널링 전계효과 트랜지스터 및 이의 제조방법이 제공된다. 구체적으로, 수직 터널링 전계효과 트랜지스터는, 기판 상에 배치되고 상부로 연장되는 돌출부를 가지며 돌출부를 포함하는 전체 영역에서 균일한 농도로 도핑된 소스층과, 소스층 상에서 소스층의 돌출부를 커버하고 소스층의 나머지 부분을 노출시키는 채널 패턴과, 채널 패턴 상에서 채널 패턴에 중첩하고 농도 구배를 갖도록 도핑된 드레인 패턴과, 소스층, 채널 패턴 및 드레인 패턴을 커버하는 게이트 절연막과, 게이트 절연막 상에서 채널 패턴의 주위로 배치되는 게이트 전극을 포함한다.

Description

수직 터널링 전계효과 트랜지스터 및 이의 제조방법
본 발명은 수직 터널링 전계효과 트랜지스터 및 이의 제조방법에 관한 것으로, 보다 상세하게는 전기적 특성을 향상시킬 수 있는 수직 터널링 전계효과 트랜지스터 및 이의 제조방법에 관한 것이다.
최근까지 반도체 산업에서는 금속 산화물 반도체 전계효과 트랜지스터(metal oxide semiconductor field effect transistor, MOSFET)의 크기를 감소시킴에 따라 고집적 회로를 구현할 수 있었다. 그러나, 반도체 소자의 크기를 초소형화하기 위해 MOSFET의 크기를 일정 수준 이하로 더 감소시키는 경우, 누설전류가 증가하고 항복전압(punchthrough voltage)이 감소되며 단채널 효과(short channel)가 심해지는 문제가 있다. MOSFET의 이러한 문제를 해결하기 위해 다중 게이트 구조, 고-유전막 게이트 기술 등이 시도되어 왔으나, MOSFET의 전력 소모가 급격히 증가하는 문제가 여전히 남아 있다.
이에 따라 최근에는 양자역학적 현상인 밴드간 터널링(band-to-band tunneling, BTBT)을 이용하는, 터널링 전계효과 트랜지스터(tunnel field effect transistor, TFET)에 대한 연구가 주목받고 있다.
기존의 MOSFET에서는 열전자 방출(thermionic emission)에 따라 상온에서의 문턱전압의 기울기가 60 mV/dec 이하로 감소되는 것이 불가능한 반면, TFET에서는 열전자 방출이 아닌, 터널링 방식으로 전류의 흐름을 제어하므로, 입력 전압의 미세한 변화로 출력 전류를 변화시킬 수 있는 장점이 있다.
그러나, TFET은 MOSFET에 비해 현저히 낮은 구동 전류(on 전류)로 인해 실제 장치에 적용되기는 어렵고, TFET의 독특한 현상인 양극성(ambipolar) 전류로 인해 누설전류가 증가하는 문제가 여전히 남아 있다.
이와 관련하여, TFET의 낮은 구동전류를 증가시키기 위해, p+ 영역 또는 n+ 영역을 다른 물질로 치환하는 헤테로접합 TFET이 시도되고 있으나, 공정의 복잡도 및 비용이 증가하는 문제가 있다. 또한, TFET의 양극성 전류를 해결하기 위해 구조적 이격을 통한 개선 기술들이 시도되고 있으나, 실제 공정에 적용하기에는 이격에 따른 면적 손실이 큰 한계가 있다.
본 발명이 해결하고자 하는 과제는, 소자의 구동 전류를 증가시키면서도 양극성 전류 발생을 개선할 수 있는, 수직 터널링 전계효과 트랜지스터 및 이의 제조방법을 제공하는 것이다.
상기 과제를 해결하기 위하여 본 발명의 일 측면은 수직 터널링 전계효과 트랜지스터를 제공한다. 상기 수직 터널링 전계효과 트랜지스터는, 기판 상에 배치되고 상부로 연장되는 돌출부를 가지며 상기 돌출부를 포함하는 전체 영역에서 균일한 농도로 도핑된 소스층과, 상기 소스층 상에서 상기 소스층의 돌출부를 커버하고 상기 소스층의 나머지 부분을 노출시키는 채널 패턴과, 상기 채널 패턴 상에서 상기 채널 패턴에 중첩하고, 농도 구배를 갖도록 도핑된 드레인 패턴과, 상기 소스층, 채널 패턴 및 드레인 패턴을 커버하는 게이트 절연막과, 상기 게이트 절연막 상에서 상기 채널 패턴의 주위로 배치되는 게이트 전극을 포함한다.
상기 소스층의 돌출부 및 상기 채널 패턴 사이의 접합은 계단 접합(abrupt junction)이고, 상기 채널 패턴 및 상기 드레인 패턴 사이의 접합은 그레이디드 접합(graded junction)일 수 있다.
상기 돌출부는 상기 소스층의 상기 채널 패턴에 대한 접촉 면적을 증가시키는 입체 형상을 가질 수 있다.
상기 입체 형상은 기둥 형상, 뿔 형상, 반구 형상 또는 이들의 조합을 포함할 수 있다.
상기 게이트 전극의 높이는 상기 채널 패턴의 높이와 동일할 수 있다.
상기 게이트 전극은 상기 채널 패턴의 주위에서 더블 게이트, 트리플 게이트 또는 게이트 올-어라운드 구조로 배치될 수 있다.
상기 돌출부는 상기 소스층으로부터 상부로 돌출되는 복수의 돌출 형상들을 포함할 수 있다.
상기 과제를 해결하기 위하여 본 발명의 다른 측면은 수직 터널링 전계효과 트랜지스터의 제조방법을 제공한다. 상기 제조방법은, 기판 상에서 소스층을 제1 두께로 에피택셜 성장시키는 단계, 상기 소스층을 상기 제1 두께보다 작은 제2 두께로 식각하여 상기 소스층에 상부로 돌출되는 돌출부를 형성하는 단계, 상기 돌출부가 형성된 소스층 상에 상기 돌출부를 커버하는 채널 패턴과 상기 채널 패턴 내의 상부 영역에 이온주입되는 드레인 패턴을 형성하는 단계, 상기 소스층, 채널 패턴 및 드레인 패턴을 커버하도록 게이트 절연막을 형성하는 단계, 및 상기 채널 패턴의 주위로 배치되도록 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.
상기 소스층을 에피택셜 성장시키는 단계는, 상기 소스층 내에 균일한 농도로 불순물을 도핑시키는 단계를 포함할 수 있다.
상기 소스층은 기상 에피택시, 액상 에피택시 또는 분자선 에피택시에 의해 에피택셜 성장될 수 있다.
상기 채널 패턴 및 드레인 패턴을 형성하는 단계는, 상기 돌출부를 커버하도록 상기 소스층 상에 채널층을 형성하는 단계, 이온주입법에 의해 상기 채널층 내의 상부 영역에 불순물을 주입하여 드레인층을 형성하는 단계, 및 상기 돌출부가 커버되도록 상기 채널층 및 드레인층을 식각하는 단계를 포함할 수 있다.
상기 채널 패턴 및 드레인 패턴을 형성하는 단계는, 상기 돌출부를 커버하도록 상기 소스층 상에 채널층을 형성하는 단계, 상기 돌출부가 커버되도록 상기 채널층을 식각하여 상기 채널 패턴을 형성하는 단계, 및 도핑 마스크를 사용하여 상기 채널 패턴 내의 상부 영역에 불순물을 이온주입하여 상기 드레인 패턴을 형성하는 단계를 포함할 수 있다.
상기 드레인 패턴에는 상기 이온주입에 의해 농도 구배를 갖도록 불순물이 도핑될 수 있다.
상기 돌출부를 형성하는 단계는, 식각 마스크를 사용하여 상기 소스층의 일부분을 제외한 나머지 부분을 상기 제2 두께로 식각하는 단계를 포함할 수 있다.
본 발명에 따르면, 소스 영역을 에피택셜 성장시켜 균일한 농도의 불순물로 도핑하고 소스 영역 및 채널 영역 사이에 계단 접합을 형성함으로써, TFET의 구동 동작(on 동작) 시에 소스 영역 및 채널 영역 사이의 포텐셜 장벽의 폭을 크게 감소시킬 수 있고, 그에 따라 터널링되는 전자의 양을 증가시켜 TFET의 구동 전류를 증가시킬 수 있다.
또한, 소스 영역을 식각하여 돌출부를 갖는 입체 구조로 소스 영역을 형성함으로써, 터널링이 발생하는 면적을 증가시킬 수 있고, 그로 인해 에피택셜 성장 방향뿐만 아니라 그외 방향으로의 터널링 현상이 부가적으로 발생하여, TFET의 구동 전류를 증가시킬 수 있다.
나아가, 이온 주입 공정에 의해 완만한 농도 구배로 도핑된 드레인 영역을 형성하고, 드레인 영역 및 채널 영역 사이에 그레이디드 접합(graded junction)을 형성함으로써, 드레인 영역과 채널 영역 사이의 포텐셜 장벽의 폭을 상대적으로 넓힐 수 있고, 그에 따라 TFET의 온/오프 동작 시의 게이트 전압으로 인한 양극성(ambipolar) 누설 전류를 감소시킬 수 있다.
다만, 발명의 효과는 상기에서 언급한 효과로 제한되지 아니하며, 언급되지 않은 또 다른 효과들을 하기의 기재로부터 당업자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 수직 터널링 전계효과 트랜지스터를 도시한 단면도이다.
도 2는 도 1의 S-S' 라인을 따른 불순물의 도핑 농도를 도시한 그래프이다.
도 3은 본 발명의 일 실시예에 따른 수직 터널링 전계효과 트랜지스터의 동작 원리를 설명하기 위한 단면도이다.
도 4 및 도 5는 도 3의 소스 영역으로부터의 에너지 대역도 및 터널링 전류를 도시한 그래프이다.
도 6은 본 발명의 다른 실시예에 따른 수직 터널링 전계효과 트랜지스터를 도시한 단면도이다.
도 7 내지 도 15는 본 발명의 일 실시예에 따른 수직 터널링 전계효과 트랜지스터의 제조방법을 도시한 단면도이다.
도 16 내지 도 23은 본 발명의 다른 실시예에 따른 수직 터널링 전계효과 트랜지스터의 제조방법을 도시한 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 또는 축소된 것일 수 있다. 명세서 전체에 걸쳐서 동일한 참고번호들은 동일한 구성요소들을 나타낸다.
수직 터널링 전계효과 트랜지스터
도 1은 본 발명의 일 실시예에 따른 수직 터널링 전계효과 트랜지스터를 도시한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 수직 터널링 전계효과 트랜지스터(TFET)는 기판(10), 소스층(30), 채널 패턴(40), 드레인 패턴(50), 게이트 절연막(60) 및 게이트 전극(70)을 포함한다. 상기 TFET는 기판(10)과 소스층(30)의 사이에 배치되는 매몰산화층(20)을 더 포함할 수 있다.
기판(10)은 절연 기판으로서, 예를 들어, 실리콘 재질을 포함할 수 있다. 기판(10)은 예를 들어, SOI(silicon-on-insulator) 기판, 단결정 실리콘 기판, 다결정 실리콘 기판, 유리 기판, 사파이어 기판, 고분자 기판 등일 수 있으나, 이에 한정되지 않는다.
매몰산화층(20)은 기판(10) 상에 배치될 수 있다. 매몰산화층(buried oxide layer)(20)은 기판(10)과 그 위에 배치되는 구성요소들을 분리시키며, 산소 이온이나 금속 이온과 같은 결함으로부터 TFET의 동작 영역을 보호할 수 있다.
소스층(30)은 기판(10) 상에 배치되며 소정의 높이(H)로 돌출되는 돌출부(35)를 가진다. 소스층(30)에는 돌출부(35)를 포함하는 전체 영역에서 불순물이 균일한 농도로 도핑되어 있다. 이를 위해, 소스층(30)은 기판(10)(또는 매몰산화층(20)) 상에서 에피택셜 성장(epitaxial growth)으로 형성될 수 있다. 이때, 소스층(30)은 기판(10) 상에서 수직하는 방향(X)으로 에피택셜 성장될 수 있다. 소스층(30)은 불순물을 포함하는데, 에피택셜 성장으로 인해 불순물이 도핑되는 농도는 소스층(30)의 전체 영역에서 실질적으로 균일할 수 있다.
소스층(30)의 돌출부(35)는 소스층(30)의 층상 구조의 표면으로부터 돌출되는 부분으로서, 소스층(30)의 층상 구조에서와 마찬가지로, 균일한 농도로 도핑된 불순물을 포함할 수 있다. 이러한 돌출부(35)는 에피택셜 성장된 소스층(30)이 적어도 부분적으로 식각됨으로써 형성될 수 있다.
돌출부(35)는 소스층(30) 및 채널 패턴(40)의 접촉 면적을 증가시키는 입체 형상을 가질 수 있다. 예를 들어, 돌출부(35)는 기둥 형상, 뿔 형상, 반구 형상 또는 이들의 조합을 포함할 수 있으나, 이에 제한되지는 않는다. 소스층(30)이 입체 형상의 돌출부(35)를 가짐에 따라, 소스층(30) 및 채널 패턴(40) 사이의 접촉 면적은, 돌출부(35)가 없는 소스층(30)이 채널 패턴(40)에 접촉하는 면적보다 증가된다. 따라서, 입체 형상의 돌출부(35)를 갖는 소스 영역으로부터, 기판에 수직인 방향(X)뿐만 아니라, 기판에 나란한 방향(Y) 또는 이들의 조합된 방향으로도 터널링 현상이 발생할 수 있고, 그로 인해 TFET의 구동 전류가 증가할 수 있다.
채널 패턴(40)은 소스층(30) 상에 배치되며, 소스층(30)의 돌출부(35)를 커버할 수 있다. 구체적으로, 채널 패턴(40)은 소스층(30)으로부터 돌출되는 돌출부(35)의 측면 및 상면에 적어도 부분적으로 접촉할 수 있다. 도 1에서는 돌출부(35)가 기둥 형상을 갖고, 기둥 형상의 측면 및 상면이 채널 패턴(40)에 전체적으로 접하는 것으로 도시되었다. 그러나, 돌출부(35)가 기둥 형상이 아닌 임의의 다른 입체 형상을 갖는 경우에도, 채널 패턴(40)은 돌출부(35)를 둘러싸도록 커버할 수 있다. 채널 패턴(40)은 돌출부(35) 주변에서 소스층(30)의 층상 구조의 일부분을 더 커버할 수도 있다. 채널 패턴(40)에 의해 커버되지 않는 소스층(30)의 나머지 부분은, 후술하는 게이트 절연막(60)에 의해 커버된다.
채널 패턴(40)은 IV족 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 예를 들어, 채널 패턴(40)은 IV족 반도체로서 Si, Ge 등을 포함하거나, III-V족 화합물 반도체로서 In, As, P, Ga, N 또는 Sb가 포함되는, InAs, InP, GaAs, GaN, InSb, GaSb, AlSb, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb, AlInSb, InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb, 또는 AlInGaPSb 등을 포함할 수 있다.
도 2는 도 1의 S-S' 라인을 따른 불순물의 도핑 농도를 도시한 그래프이다.
도 1 및 도 2를 참조하면, 소스층(30)의 돌출부(35)와 채널 패턴(40)의 계면에서는 계단 접합(abrupt junction)이 형성된다. 구체적으로, 소스층(30)은 에피택셜 성장되어 불순물이 균일한 농도로 도핑되기 때문에, 불순물이 도핑되지 않은 채널 패턴(40)과 소스층(30)의 경계면에서는 불순물의 도핑 농도가 급변하게 된다. 이러한 계단 접합은 소스층(30)의 돌출부(35)와 채널 패턴(40) 사이의 계면뿐만 아니라, 돌출부(35)에 인접하는 소스층(30)의 층상 구조의 부분과 채널 패턴(40) 사이의 계면에서 각각 형성된다. 또한, 돌출부(35)가 예를 들어, 기둥 형상을 갖는 경우, 돌출부(35)의 상면 및 채널 패턴(40) 사이의 계면과, 돌출부(35)의 측면 및 채널 패턴(40) 사이의 계면에서 각각, 계단 접합이 형성된다.
도 3은 본 발명의 일 실시예에 따른 수직 터널링 전계효과 트랜지스터의 동작 원리를 설명하기 위한 단면도이다. 도 4 및 도 5는 도 3의 소스 영역으로부터의 에너지 대역도 및 터널링 전류를 도시한 그래프이다. 도 4 및 도 5는 도 3의 방향 1 및 방향 2를 따른 에너지 대역도를 각각 도시한다.
도 3 및 도 4를 참조하면, 소스층(30)의 돌출부(35)로부터 채널 패턴(40)으로 이어지는 방향 1을 따른 에너지 대역도에서, 소스 영역과 채널 패턴(40) 사이에는 계단 접합이 형성됨으로써, 소스 영역 및 채널 패턴(40) 사이의 포텐셜 에너지 장벽의 폭이 크게 감소될 수 있다. 따라서, TFET의 구동 동작 시 포텐셜 장벽을 밴드 간 터널링(band-to-band tunneling, BTBT)(도 4의 화살표)하는 전자의 양이 증가할 수 있다.
도 3 및 도 5를 참조하면, 소스층(30)의 돌출부(35)로부터 채널 패턴으로 이어지는 방향 2를 따른 에너지 대역도에서도, 소스 영역과 채널 패턴(40) 사이에는 계단 접합이 형성됨으로써, 소스 영역 및 채널 패턴(40) 사이의 포텐셜 에너지 장벽의 폭이 크게 감소되는 것을 알 수 있다. 따라서, 소스층(30)의 돌출부(35)로부터 기판(10)에 수직한 방향뿐만 아니라, 나란한 방향 또는 이들의 조합된 방향으로의 밴드 간 터널링(BTBT)이 증가될 수 있다.
전술한 바와 같이, 돌출부(35)에 의해 소스 영역과 채널 패턴(40) 간의 접촉 면적이 증가됨으로써, 터널링 현상이 발생할 수 있는 접촉 면적 및 방향이 증가됨을 고려하면, 터널링 현상의 발생 면적 증가와 함께 포텐셜 장벽의 폭 감소로 인한 터널링 가능성이 증가함에 따라, TFET의 구동 전류를 크게 증가시킬 수 있다.
다시 도 1 및 도 2를 참조하면, 드레인 패턴(50)은 채널 패턴(40) 상에 배치되며, 채널 패턴(40)에 중첩한다. 드레인 패턴(50)은 농도 구배(gradient)를 갖도록 불순물로 도핑된다. 드레인 패턴(50)은 채널 패턴(40)의 상부 영역에 불순물이 이온 주입되어 형성될 수 있다. 이때, 소스층(30) 및 드레인 패턴(50) 중 어느 하나는 n형으로 도핑되고 다른 하나는 p형으로 도핑될 수 있다. 예를 들어, 소스 영역이 p형 불순물로 도핑된 경우, 드레인 영역은 n형 불순물로 도핑될 수 있다. 또는, 소스 영역이 n형 불순물로 도핑된 경우, 드레인 영역은 p형 불순물로 도핑될 수 있다.
다시 도 2 및 도 4를 참조하면, 드레인 패턴(50)과 채널 패턴(40) 사이의 계면에는 그레이디드 접합(graded junction)이 형성된다. 즉, 드레인 패턴(50)과 채널 패턴(40) 사이의 계면에서는 불순물의 도핑 농도가 완만하게 변한다. 이를 위해, 드레인 패턴(50)은 채널 패턴(40)의 상부에 불순물이 이온 주입(ion implantation)되어 형성될 수 있다. 이온주입에 따라 드레인 패턴(50)에 도핑되는 불순물은 예를 들어, 가우시안 분포에 따라 분포될 수 있다. 드레인 영역의 불순물의 도핑 농도는 가우시안 분포를 나타내므로, 드레인 영역과 채널 패턴(40) 사이의 포텐셜 에너지 장벽의 폭이 상대적으로 넓어져 밴드 간 터널링(BTBT) 가능성이 낮아지게 되고, 이에 따라 TFET의 양극성 전류가 감소될 수 있다.
구체적으로, 기존의 TFET의 경우, 게이트 전압이 낮으면 소스 영역 및 채널 영역 사이의 터널링 장벽의 폭이 넓어서 전자들이 거의 터널링될 수 없는 오프(off) 상태가 되고, 게이트 전압이 높은 양(+) 전압으로 변하면 소스 영역 및 채널 영역 사이의 터널링 장벽의 폭이 감소하여 많은 전자들이 터널링되기에 충분해지는 온(on) 상태가 된다. 그러나, 게이트 전압이 높은 음(-) 전압으로 변하는 경우에는, 채널 영역 및 드레인 영역의 사이에서 터널링 장벽의 폭이 감소하여 터널링 전류가 발생하는, 양극성(ambipolar) 누설 전류 현상이 발생된다.
이에 반해, 본 발명에 따른 TFET에서는, 드레인 패턴(50)과 채널 패턴(40) 사이의 계면에 그레이디드 접합이 형성되고, 드레인 패턴(50)에서 불순물의 도핑 농도가 가우시안 분포를 가짐에 따라 드레인 영역과 채널 패턴(40) 사이에서 포텐셜 에너지 장벽의 폭이 상대적으로 넓어짐으로써, TFET의 게이트 전압이 높은 음(-) 전압인 경우에도 밴드 간 터널링 가능성을 감소시켜, 양극성 누설 전류를 감소시킬 수 있다.
다시 도 1을 참조하면, 게이트 절연막(60)은 소스층(30), 채널 패턴(40) 및 드레인 패턴(50)을 커버한다. 게이트 절연막(60)은 채널 패턴(40)에 의해 커버되지 않는 소스층(30)의 층상 구조의 표면을 커버하고, 돌출부(40) 상에 적층되는 채널 패턴(40) 및 드레인 패턴(50)을 적어도 부분적으로 커버할 수 있다. 예를 들어, 게이트 절연막(60)은 채널 패턴(40) 및 드레인 패턴(50)의 측면을 커버할 수 있다. 게이트 절연막(60)은 산화막, 질화막 등의 절연 재질을 포함할 수 있다.
게이트 전극(70)은 게이트 절연막(60) 상에서, 채널 패턴(40)의 주위로 배치된다. 게이트 전극(70)은 게이트 절연막(60) 상에서 수평 방향으로 채널 패턴(40)에 중첩한다. 기판(10)으로부터 게이트 전극(70)의 높이는 기판(10)으로부터 채널 패턴(40)의 높이와 실질적으로 동일할 수 있다. 즉, 게이트 전극(70)의 상면과 채널 패턴(40)의 상면은 동일 평면을 가질 수 있다. 실시예에 따라, 게이트 전극(70)은 채널 패턴(40)의 주위에서, 채널 패턴(40)을 중심으로 하여 서로 반대쪽에 배치되는 더블 게이트 구조를 갖거나, 채널 패턴(40)을 중심으로 하여 삼면에 배치되는 트리플 게이트 구조를 갖거나, 채널 패턴(40)을 전체적으로 둘러싸는 게이트 올-어라운드(all-around) 구조를 가질 수 있다.
도 6은 본 발명의 다른 실시예에 따른 수직 터널링 전계효과 트랜지스터를 도시한 단면도이다.
도 6을 참조하면, 본 실시예에 따른 수직 터널링 전계효과 트랜지스터(TFET)는 돌출부(35a)를 제외하면 도 1에 도시된 TFET와 실질적으로 동일하다. 따라서, 동일한 구성요소에 대한 설명은 생략한다.
본 실시예에서, 소스층(30)은 층상 구조로부터 돌출되는 복수의 돌출부(35a)를 가질 수 있다. 돌출부(35a)들은 각각, 기둥 형상, 뿔 형상, 반구 형상, 이들의 조합된 형상 등 임의의 입체 형상을 가질 수 있다. 이처럼 소스층(30)으로부터 복수의 돌출부(35a)가 형성됨으로써, 채널 패턴(40)과 소스 영역의 접촉 면적이 크게 증가될 수 있다. 채널 패턴(40)과 소스 영역의 접촉 면적 증가는, 밴드 간 터널링(BTBT)될 수 있는 면적을 증가시키고, 이에 따라 TFET의 구동 전류를 도 1의 TFET에서보다 더 증가시킬 수 있다.
수직 터널링 전계효과 트랜지스터의 제조방법
도 7 내지 도 15는 본 발명의 일 실시예에 따른 수직 터널링 전계효과 트랜지스터의 제조방법을 도시한 단면도들이다.
도 7을 참조하면, 기판(10) 상에 매몰산화층(20)을 형성한다. 기판(10)은 절연 기판이고, 실리콘, 고분자 등의 재질을 포함할 수 있다. 매몰산화층(20)은 산소 이온과 같은 결함으로부터 TFET의 동작 영역을 보호하도록 기판(10) 상에 배치되지만, 실시예에 따라 생략될 수도 있다.
도 8을 참조하면, 매몰산화층(20)이 형성된 기판(10) 상에 소스층(31)을 제1 두께(TH1)로 에피택셜 성장시킨다. 제1 두께(TH1)는 예를 들어, 1 nm 내지 100 nm일 수 있다. 소스층(31)은 기판(10) 상에서, 기상 에피택시, 액상 에피택시 또는 분자선 에피택시에 의해 에피택셜 성장될 수 있다. 소스층(31)이 에피택셜 성장되는 동안 n형 또는 p형의 불순물이 도핑될 수 있다. 이에 따라, 소스층(31)의 전체 영역 내에서 불순물이 실질적으로 균일한 농도로 도핑될 수 있다.
도 9를 참조하면, 제1 두께(TH1)로 에피택셜 성장된 소스층(31)을 식각(etching)하여 돌출부(35)를 가진 소스층(30)을 형성한다. 이때, 에피택셜 성장된 소스층(31)은 돌출부(35)가 형성될 부분을 제외한 나머지 영역에서 제1 두께(TH1) 보다 작은 제2 두께(TH2)로 식각될 수 있다. 형성된 돌출부(35)의 너비는 1 nm 내지 100 nm이고, 폭은 1 nm 내지 50 nm이며, 높이는 1 nm 내지 70 nm일 수 있다.
이처럼, 돌출부(35)가 형성될 부분을 제외한 나머지 영역에서 소스층(31)이 식각됨에 따라, 예컨대, 기둥 형상을 갖는 돌출부(35)가 형성될 수 있으나, 돌출부(35)의 입체 형상은 이에 제한되지 않는다. 또한, 돌출부(35)가 형성될 부분에 대해서도 제2 두께(TH2)보다 작은 제3 두께(TH3)로 적어도 부분적으로 소스층(31)이 더 식각될 수 있다. 또한, 소스층(31)은 하나 이상의 돌출부(35)가 형성되도록 식각될 수도 있다. 예를 들어, 식각 형성되는 돌출부(35)는 소스층(31) 상에서 돌출되는 복수의 돌출 형상들을 포함할 수 있다.
도 10을 참조하면, 돌출부(35)가 형성된 기판(10) 상에 채널층(41)을 형성한다. 채널층(41)은 소스층(30)의 돌출부(35)를 커버하며, 돌출부(35)에 인접하는 소스층(30)의 층상 구조의 부분을 더 커버할 수 있다. 채널층(41)이 소스층(30) 상에 배치됨에 따라, 돌출부(35)를 포함한 소스층(30)과 채널층(41) 사이의 계면에는 계단 접합(abrupt junction)이 형성될 수 있다.
도 11을 참조하면, 채널층(41)의 상부 영역에 불순물을 이온주입(ion implantation)하여 드레인층(51)을 형성한다. 드레인층(51)에는 상기 이온주입에 의해 농도 구배를 갖도록 불순물이 도핑될 수 있다. 예를 들어, 드레인층(51)에서 불순물이 이온주입된 도핑 농도는 가우시안 분포를 따를 수 있다. 그로 인해, 드레인층(51)과 채널층(41) 사이의 계면에는 그레이디드 접합(graded junction)이 형성될 수 있다.
도 12를 참조하면, 돌출부(35)가 커버되도록 채널층(41) 및 드레인층(51)을 식각하여, 채널 패턴(40) 및 드레인 패턴(50)을 형성한다. 채널층(41) 및 드레인층(51)은 하나의 식각 마스크에 의해 식각됨으로써, 서로 중첩하는 채널 패턴(40) 및 드레인 패턴(50)이 형성될 수 있다.
도 13 및 도 14를 참조하면, 소스층(30) 상에 게이트 절연층(61)을 형성하고, 수직 적층 구조를 갖는 채널 패턴(40) 및 드레인 패턴(50)이 커버되도록 게이트 절연층(61)의 나머지 부분을 식각하여, 게이트 절연막(60)을 형성한다. 게이트 절연막(60)은 채널 패턴(40)에 의해 커버되지 않고 노출되는, 소스층(30)의 층상 구조의 표면과, 채널 패턴(40) 및 드레인 패턴(50)의 측면을 커버할 수 있다. 도시되지 않았으나, 게이트 절연막(60)은 드레인 패턴(50)의 상면을 더 커버할 수 있다.
도 15를 참조하면, 게이트 절연막(60) 상에 채널 패턴(40)의 주위로 게이트 전극(70)을 형성한다. 게이트 전극(70)은 기판(10)으로부터 채널 패턴(40)의 높이와 실질적으로 같은 높이를 갖도록 형성될 수 있다. 게이트 전극(70)은 채널 패턴(40)의 주위에서 더블 게이트 구조, 트리플 게이트 구조, 게이트 올-어라운드 구조 등으로 형성될 수 있다. 예를 들어, 게이트 전극(70)은 채널 패턴(40)을 중심으로 서로 반대되도록 배치되는 더블 게이트 구조를 갖거나, 채널 패턴(40)의 삼면을 둘러싸도록 형성되는 트리플 게이트 구조를 갖거나, 채널 패턴(40)의 전체 영역을 둘러싸는 게이트 올-어라운드 구조를 가질 수 있다.
도 16 내지 도 23은 본 발명의 다른 실시예에 따른 수직 터널링 전계효과 트랜지스터의 제조방법을 도시한 단면도들이다.
도 16 내지 도 23은, 채널 패턴(40) 및 드레인 패턴(50)을 형성하는 공정을 제외하면, 도 7 내지 도 15의 제조방법과 실질적으로 동일하다. 따라서, 중복되는 공정에 대한 자세한 설명은 생략한다.
도 16 내지 도 19를 참조하면, 기판(10) 상에 매몰산화층(20)을 형성하고, 그 위에 돌출부(35)를 갖는 소스층(30)을 형성한다. 돌출부(35)가 형성된 소스층(30) 상에는 채널층(41)을 형성한다.
도 20을 참조하면, 식각 마스크를 사용하여 소스층(30)의 돌출부(35)가 커버되도록 채널층(41)을 식각하여, 채널 패턴(40)을 형성한다. 이때, 채널 패턴(40)은 돌출부(35) 및 그에 인접하는 소스층(30)의 층상 구조를 적어도 부분적으로 커버할 수 있다.
도 21을 참조하면, 도핑 마스크를 사용하여 채널 패턴(40)의 상부 영역에 불순물을 이온주입하여, 드레인 패턴(50)을 형성한다. 드레인 패턴(50)에는 불순물이 가우시안 분포로 도핑될 수 있다. 이에 따라, 드레인 패턴(50) 및 채널 패턴(40) 사이의 계면에는 그레이디드 접합이 형성될 수 있다.
도 22 및 도 23을 참조하면, 드레인 패턴(50)이 형성된 기판(10) 상에, 게이트 절연막(60) 및 게이트 전극(70)을 형성한다.
이상에서와 같이, 본 발명에 따르면, 소스 영역을 에피택셜 성장시켜 균일한 농도의 불순물로 도핑하고 소스 영역 및 채널 영역 사이에 계단 접합을 형성함으로써, TFET의 구동 동작(on 동작) 시에 소스 영역 및 채널 영역 사이의 포텐셜 장벽의 폭을 크게 감소시킬 수 있고, 그에 따라 터널링되는 전자의 양을 증가시켜 TFET의 구동 전류를 증가시킬 수 있다.
또한, 소스 영역을 식각하여 돌출부를 갖는 입체 구조로 소스 영역을 형성함으로써, 터널링이 발생하는 면적을 증가시킬 수 있고, 그로 인해 에피택셜 성장 방향뿐만 아니라 그외 방향으로의 터널링 현상이 부가적으로 발생하여, TFET의 구동 전류를 증가시킬 수 있다.
나아가, 이온 주입 공정에 의해 완만한 농도 구배로 도핑된 드레인 영역을 형성하고, 드레인 영역 및 채널 영역 사이에 그레이디드 접합(graded junction)을 형성함으로써, 드레인 영역과 채널 영역 사이의 포텐셜 장벽의 폭을 상대적으로 넓힐 수 있고, 그에 따라 TFET의 온/오프 동작 시의 게이트 전압으로 인한 양극성(ambipolar) 누설 전류를 감소시킬 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (14)

  1. 기판 상에 배치되고, 상부로 연장되는 돌출부를 가지며, 상기 돌출부를 포함하는 전체 영역에서 균일한 농도로 도핑된 소스층;
    상기 소스층 상에서 상기 소스층의 돌출부를 커버하고 상기 소스층의 나머지 부분을 노출시키는 채널 패턴;
    상기 채널 패턴 상에서 상기 채널 패턴에 중첩하고, 농도 구배를 갖도록 도핑된 드레인 패턴;
    상기 소스층, 상기 채널 패턴 및 상기 드레인 패턴을 커버하는 게이트 절연막; 및
    상기 게이트 절연막 상에서 상기 채널 패턴의 주위로 배치되는 게이트 전극을 포함하는, 수직 터널링 전계효과 트랜지스터.
  2. 제1항에 있어서,
    상기 소스층의 돌출부 및 상기 채널 패턴 사이의 접합은 계단 접합이고, 상기 채널 패턴 및 상기 드레인 패턴 사이의 접합은 그레이디드 접합인, 수직 터널링 전계효과 트랜지스터.
  3. 제1항에 있어서,
    상기 돌출부는 상기 소스층의 상기 채널 패턴에 대한 접촉 면적을 증가시키는 입체 형상을 갖는, 수직 터널링 전계효과 트랜지스터.
  4. 제3항에 있어서,
    상기 입체 형상은 기둥 형상, 뿔 형상, 반구 형상 또는 이들의 조합을 포함하는, 수직 터널링 전계효과 트랜지스터.
  5. 제1항에 있어서,
    상기 게이트 전극의 높이는 상기 채널 패턴의 높이와 동일한, 수직 터널링 전계효과 트랜지스터.
  6. 제1항에 있어서,
    상기 게이트 전극은 상기 채널 패턴의 주위에서 더블 게이트, 트리플 게이트 또는 게이트 올-어라운드 구조로 배치되는, 수직 터널링 전계효과 트랜지스터.
  7. 제1항에 있어서,
    상기 돌출부는 상기 소스층으로부터 상부로 돌출되는 복수의 돌출 형상들을 포함하는, 수직 터널링 전계효과 트랜지스터.
  8. 기판 상에서 소스층을 제1 두께로 에피택셜 성장시키는 단계;
    상기 소스층을 상기 제1 두께보다 작은 제2 두께로 식각하여 상기 소스층에 상부로 돌출되는 돌출부를 형성하는 단계;
    상기 돌출부가 형성된 소스층 상에, 상기 돌출부를 커버하는 채널 패턴과, 상기 채널 패턴 내의 상부 영역에 이온주입되는 드레인 패턴을 형성하는 단계;
    상기 소스층, 상기 채널 패턴 및 상기 드레인 패턴을 커버하도록 게이트 절연막을 형성하는 단계; 및
    상기 채널 패턴의 주위로 배치되도록 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는, 수직 터널링 전계효과 트랜지스터의 제조방법.
  9. 제8항에 있어서,
    상기 소스층을 에피택셜 성장시키는 단계는,
    상기 소스층 내에 균일한 농도로 불순물을 도핑시키는 단계를 포함하는, 수직 터널링 전계효과 트랜지스터의 제조방법.
  10. 제9항에 있어서,
    상기 소스층은 기상 에피택시, 액상 에피택시 또는 분자선 에피택시에 의해 에피택셜 성장되는, 수직 터널링 전계효과 트랜지스터의 제조방법.
  11. 제8항에 있어서,
    상기 채널 패턴 및 상기 드레인 패턴을 형성하는 단계는,
    상기 돌출부를 커버하도록 상기 소스층 상에 채널층을 형성하는 단계;
    이온주입법에 의해 상기 채널층 내의 상부 영역에 불순물을 주입하여 드레인층을 형성하는 단계; 및
    상기 돌출부가 커버되도록 상기 채널층 및 드레인층을 식각하는 단계를 포함하는, 수직 터널링 전계효과 트랜지스터의 제조방법.
  12. 제8항에 있어서,
    상기 채널 패턴 및 상기 드레인 패턴을 형성하는 단계는,
    상기 돌출부를 커버하도록 상기 소스층 상에 채널층을 형성하는 단계;
    상기 돌출부가 커버되도록 상기 채널층을 식각하여 상기 채널 패턴을 형성하는 단계; 및
    도핑 마스크를 사용하여 상기 채널 패턴 내의 상부 영역에 불순물을 이온주입하여 상기 드레인 패턴을 형성하는 단계를 포함하는, 수직 터널링 전계효과 트랜지스터의 제조방법.
  13. 제8항에 있어서,
    상기 드레인 패턴에는 상기 이온주입에 의해 농도 구배를 갖도록 불순물이 도핑되는, 수직 터널링 전계효과 트랜지스터의 제조방법.
  14. 제8항에 있어서,
    상기 돌출부를 형성하는 단계는,
    식각 마스크를 사용하여 상기 소스층의 일부분을 제외한 나머지 부분을 상기 제2 두께로 식각하는 단계를 포함하는, 수직 터널링 전계효과 트랜지스터의 제조방법.
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