CN115881772A - 功率半导体器件和生产功率半导体器件的方法 - Google Patents

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Abstract

公开了功率半导体器件和生产功率半导体器件的方法。功率半导体器件的每个功率单元被配置为传导负载电流部分。每个功率单元包括：(i)多个沟槽；以及(ii)多个台面，多个台面由沟槽在横向上界定并且邻接功率半导体器件的漂移区。多个台面包括有具有第一导电类型的源极区和将源极区与漂移区分离的第二导电类型的本体区的源台面：以及(iii)被通过至少一个分离堆叠与有源台面电分离的穿通PT结构，其具有：第一导电类型的第一区，其被布置在第一结和第二结之间；第二导电类型的第二区，其被布置在第二结和有源台面之间；第一结是第一区和第二导电类型的第三区之间的pn结；或者是第一负载端子和第一区之间的肖特基接触；第二结是第一区和第二区之间的pn结。

Description

功率半导体器件和生产功率半导体器件的方法
技术领域
本说明书涉及功率半导体器件的实施例和生产功率半导体器件的方法的实施例。特别是，本说明书涉及具有改进的饱和电流Isat的功率半导体器件、限制的概念以及相关的方法。
背景技术
现代器件在汽车、消费品和工业应用中的许多功能(诸如转换电能量和驱动电马达或电机器)依赖于功率半导体开关。例如，仅举几个例子，绝缘栅双极晶体管(IGBT)、金属氧化物半导体场效应晶体管(MOSFET)和二极管已经被用于各种应用，包括但是不限制于电源和功率转换器中的开关。
功率半导体器件通常包括半导体本体，半导体本体被配置为传导沿着器件的两个负载端子之间的负载电流路径的正向负载电流。
进一步地，在可控功率半导体器件(例如晶体管)的情况下，负载电流路径可以是借助于通常被称为栅极电极的绝缘电极控制的。例如，在从例如驱动器单元接收到对应的控制信号时，控制电极可以将功率半导体器件设置于正向传导状态和阻断状态之一中。
负载电流典型地是借助于功率半导体器件的有源区传导的。有源区典型地被边缘终止区围绕，边缘终止区被由芯片的边缘终止。
典型的设计目标是配置具有高性能(例如高负载电流能力和短路鲁棒性)的功率半导体器件。
发明内容
提出了独立权利要求的主题。在从属权利要求中限定了示例性实施例的特征。
根据实施例，一种功率半导体器件包括具有多个功率单元的有源区，每个功率单元被配置为传导在第一负载端子和第二负载端子之间的负载电流部分。每个功率单元包括：多个沟槽；以及由沟槽在横向上界定并且在竖向方向上邻接功率半导体器件的漂移区的多个台面。多个台面包括具有第一导电类型的源极区和将源极区与漂移区分离的第二导电类型的本体区的有源台面，其中源极区和本体区这两者均被电连接到第一负载端子，并且其中沟槽中的与有源台面相邻的至少一个沟槽被配置用于在有源台面中感应出导电沟道，例如在本体区中的反型沟道。每个功率单元进一步包括被通过至少一个分离堆叠与有源台面电分离的穿通PT结构，该PT结构具有：第一导电类型的第一区，其被布置在第一结和第二结之间；第二导电类型的第二区，其被布置在第二结和有源台面之间。第一结是第一区和第二导电类型的第三区之间的pn结，第三区将第一结连接到第一负载端子；或者第一结是第一负载端子和第一区之间的肖特基接触。第二结是第一区和第二区之间的pn结，其中第二结被通过第二区连接到有源台面。
根据进一步的实施例，一种功率半导体器件包括具有多个功率单元的有源区，每个功率单元被配置为传导在第一负载端子和第二负载端子之间的负载电流部分。每个功率单元包括：多个沟槽；以及由沟槽在横向上界定并且在竖向方向上邻接功率半导体器件的漂移区的多个台面。多个台面包括具有第一导电类型的源极区和本体区的有源台面，并且其中沟槽中的与有源台面相邻的至少一个沟槽被配置用于在有源台面中感应出导电沟道，例如本体区中的反型沟道。每个功率单元进一步包括被通过至少一个分离堆叠与有源台面电分离的穿通PT结构，该PT结构具有：第一导电类型的第一区，其被布置在第一结和第二结之间；第二导电类型的第二区，其被布置在第二结和有源台面之间。第一结是第一区和第二导电类型的第三区之间的pn结，第三区将第一结连接到第一负载端子；或者第一结是第一负载端子和第一区之间的肖特基接触。第二结是第一区和第二区之间的pn结，其中第二结被通过第二区连接到有源台面。
根据又一进一步的实施例，一种功率半导体器件包括具有多个功率单元的有源区，每个功率单元被配置为传导为在第一负载端子和第二负载端子之间的负载电流部分。每个功率单元包括：多个沟槽；以及由沟槽在横向上界定并且在竖向方向上邻接功率半导体器件的漂移区的多个台面。多个台面包括具有第一导电类型的源极区和本体区的有源台面，并且其中与有源台面相邻的多个沟槽中的至少一个被配置为控制沟槽，其中控制沟槽被连接到功率半导体器件的控制端子并且被配置用于在有源台面中感应出导电沟道，例如本体区中的反型沟道。功率半导体器件进一步包括被通过至少一个分离堆叠与有源台面电分离的穿通PT结构，该PT结构具有：第一导电类型的第一区，其被布置在第一结和第二结之间；第二导电类型的第二区，其被布置在第二结和有源台面之间。第一结是第一区和第二导电类型的第三区之间的pn结，第三区将第一结连接到控制端子；或者第一结是控制端子和第一区之间的肖特基接触。第二结是第一区和第二区之间的pn结，其中第二结被通过第二区连接到有源台面。
根据实施例，一种生产功率半导体器件的方法包括形成具有多个功率单元的有源区，每个功率单元被配置为传导在第一负载端子和第二负载端子之间的负载电流部分。方法被执行以使得：每个功率单元包括：多个沟槽；以及由沟槽在横向上界定并且在竖向方向上邻接功率半导体器件的漂移区的多个台面。多个台面包括具有第一导电类型的源极区和将源极区与漂移区分离的第二导电类型的本体区的有源台面，其中源极区和本体区这两者均被电连接到第一负载端子，并且其中沟槽中的与有源台面相邻的至少一个沟槽被配置用于在有源台面中感应出导电沟道，例如在本体区中的反型沟道。每个功率单元进一步包括被通过至少一个分离堆叠与有源台面电分离的穿通PT结构，该PT结构具有：第一导电类型的第一区，其被布置在第一结和第二结之间；第二导电类型的第二区，其被布置在第二结和有源台面之间。第一结是第一区和第二导电类型的第三区之间的pn结，第三区将第一结连接到第一负载端子；或者第一结是第一负载端子和第一区之间的肖特基接触。第二结是第一区和第二区之间的pn结，其中第二结被通过第二区连接到有源台面。
根据进一步的实施例，一种生产功率半导体器件的方法包括形成具有多个功率单元的有源区，每个功率单元被配置为传导在第一负载端子和第二负载端子之间的负载电流部分。方法被执行以使得：每个功率单元包括：多个沟槽；以及由沟槽在横向上界定并且在竖向方向上邻接功率半导体器件的漂移区的多个台面。多个台面包括具有第一导电类型的源极区和本体区的有源台面，并且其中与有源台面相邻的沟槽被配置用于在有源台面中感应出导电沟道，例如本体区中的反型沟道。每个功率单元进一步包括被通过至少一个分离堆叠与有源台面电分离的穿通PT结构，该PT结构具有：第一导电类型的第一区，其被布置在第一结和第二结之间；第二导电类型的第二区，其被布置在第二结和有源台面之间。第一结是第一区和第二导电类型的第三区之间的pn结，第三区将第一结连接到第一负载端子；或者第一结是第一负载端子和第一区之间的肖特基接触。第二结是第一区和第二区之间的pn结，其中第二结被通过第二区连接到有源台面。
根据进一步的实施例，一种生产功率半导体器件的方法包括形成具有多个功率单元的有源区，每个功率单元被配置为传导在第一负载端子和第二负载端子之间的负载电流部分。方法被执行以使得：每个功率单元包括：多个沟槽；以及由沟槽在横向上界定并且在竖向方向上邻接功率半导体器件的漂移区的多个台面。多个台面包括具有第一导电类型的源极区和本体区的有源台面，并且其中与有源台面相邻的多个沟槽中的至少一个被配置为控制沟槽，其中控制沟槽被连接到功率半导体器件的控制端子并且被配置用于在有源台面中感应出导电沟道，例如本体区中的反型沟道。每个功率单元进一步包括被通过至少一个分离堆叠与有源台面电分离的穿通PT结构，该PT结构具有：第一导电类型的第一区，其被布置在第一结和第二结之间；第二导电类型的第二区，其被布置在第二结和有源台面之间。第一结是第一区和第二导电类型的第三区之间的pn结，第三区将第一结连接到控制端子；或者第一结是控制端子和第一区之间的肖特基接触。第二结是第一区和第二区之间的pn结，其中第二结被通过第二区连接到有源台面。
至少一个分离堆叠可以包括至少一个pn结，以将穿通结构和/或控制沟槽与有源台面电分离。替换地或附加地，至少一个分离堆叠可以包括至少一个沟槽绝缘体，以将控制沟槽和有源台面彼此电分离。例如，至少一个分离堆叠可以被设计为至少一个沟槽绝缘体。
更进一步地，关于所有实施例，第二导电类型的第二区可以被布置在第二结和漂移区之间。也就是，第二区可以被布置在一侧上的第二结与另一侧上的有源台面和/或漂移区之间。例如，第二结可以被通过第二区耦合到有源台面/和漂移区。
本领域技术人员在阅读以下详细描述并且查看随附附图时将认识到附加的特征和优点。
附图说明
各图中的部件未必是按比例的，相反重点被放在图示本发明的原理上。此外，在各图中，同样的参考标号指明对应的部件。在附图中：
图1示意性地并且示例性地图示根据一个或多个实施例的功率半导体器件的竖向横截面的区段；
图2示意性地并且示例性地图示根据一个或多个实施例的功率半导体器件的竖向横截面的区段；
图3图示根据一些实施例的针对不同的电压的电场和能带图的示例性过程；
图4基于竖向横截面的区段示意性地并且示例性地图示根据一个或多个实施例的生产功率半导体器件的方法；以及
图5基于竖向横截面的区段示意性地并且示例性地图示根据一个或多个实施例的生产功率半导体器件的方法。
具体实施方式
在以下的详细描述中，参照随附附图，附图形成在此的一部分并且在附图中通过图示方式示出其中可以实践本发明的具体实施例。
在这方面，诸如“顶部”、“底部”、“下方”、“前面”、“后面”、“背侧”、“先前”、“末尾”、“上方”等的方向术语可以是参照所描述的图的定向使用的。因为实施例的部件可以是以许多不同的定向定位的，所以方向术语被用于说明的目的而决不是限制。要理解的是，在不脱离本发明的范围的情况下，可以利用其它实施例，并且可以作出结构或逻辑上的改变。因此，以下的详细描述不应被在限制的意义上看待，并且本发明的范围由所附权利要求限定。
现在将详细参照各种实施例，在各图中图示了实施例的一个或多个示例。每个示例是通过解释的方式提供的，并且不意味着限制本发明。例如，作为一个实施例的部分而图示或描述的特征可以被使用在其它实施例上或者与其它实施例结合使用以产生又一进一步的实施例。本发明旨在包括这样的修改和变化。使用特定语言描述示例，特定语言不应当被解释为限制所附权利要求的范围。附图不是按比例的，并且仅用于说明的目的。为了清楚，如果没有另外说明，则在不同的附图中相同的元件或制造步骤被由相同的参考标号指明。
如在本说明书中使用的术语“水平”旨在描述实质上平行于半导体衬底或半导体结构的水平表面的定向。这可以是例如半导体晶片或管芯或芯片的表面。例如，下面提到的第一横向方向X和第二横向方向Y这两者可以是水平方向，其中第一横向方向X和第二横向方向Y可以彼此垂直。
如在本说明书中使用的术语“竖向”旨在描述实质上被布置成垂直于水平表面、即平行于半导体晶片/芯片/管芯的表面的法线方向的定向。例如，下面提到的延伸方向Z可以是与第一横向方向X和第二横向方向Y这两者垂直的延伸方向。延伸方向Z在此也被称为“竖向方向Z”。
在本说明书中，n掺杂被称为“第一导电类型”而p掺杂被称为“第二导电类型”。替换地，可以采用相反的掺杂关系，从而第一导电类型可以是p掺杂并且第二导电类型可以是n掺杂。
在本说明书的上下文中，术语“欧姆接触”、“电接触”、“欧姆连接”和“电连接”旨在描述在半导体器件的两个区、区段、区带、部分或部件之间或者在一个或多个器件的不同端子之间或者在端子或金属化或电极和半导体器件的一部分或部件之间存在低欧姆电连接或低欧姆电流路径，其中“低欧姆”可以意味着相应的接触的特性本质上不受欧姆电阻的影响。进一步地，在本说明书的上下文中，术语“处于接触”旨在描述在相应的半导体器件的两个元件之间存在直接的物理连接；例如，处于彼此接触的两个元件之间的过渡可以不包括进一步的中间元件等。
此外，在本说明书的上下文中，如果没有另外说明，则术语“电绝缘”是在其一般有效理解的上下文中使用的，并且因此旨在描述两个或更多个组件被彼此分离地定位并且不存在连接这些组件的欧姆连接。然而，彼此电绝缘的组件仍然可以被彼此耦合，例如被机械耦合和/或电容耦合和/或感应耦合和/或静电耦合(例如在结的情况下)。举例来说，电容器的两个电极可以彼此电绝缘，并且同时例如借助于绝缘体(例如电介质)机械地并且电容地彼此耦合。
本说明书中描述的具体实施例涉及但是不限制于功率半导体器件，例如可以在功率转换器或电源内使用的功率半导体器件。因此，在实施例中，这样的器件可以被配置为承载要被馈送到负载的负载电流和/或相应地由功率源提供的负载电流。例如，功率半导体器件可以包括一个或多个有源功率半导体单位单元，诸如单片集成的二极管单元、单片集成的二极管单元的衍生物(例如，两个反向串联连接的二极管的单片集成的单元)、单片集成的晶体管单元(例如，单片集成的MOSFET或IGBT单元)和/或其衍生物。这样的二极管/晶体管单元可以被集成在功率半导体模块中。多个这样的单元可以构成被布置有功率半导体器件的有源区的单元场。
术语功率半导体器件的“阻断状态”可以指代当半导体器件处于被配置用于在施加有外部电压时阻断电流流动通过半导体器件的状态时的状况。更特别地，半导体器件可以被配置用于在施加有正向电压偏置时阻断正向电流通过半导体器件。相比之下，半导体可以被配置用于当施加有正向电压偏置时在半导体器件的“传导状态”下传导正向电流。阻断状态和传导状态之间的过渡可以是由控制电极控制的，或者更特别地，是由控制电极的电势控制的。当然，所述电特性可以仅在预定工作范围的外部电压和器件内的电流密度之内适用。因此术语“正向偏置的阻断状态”可以指代其中半导体器件处于阻断状态而同时施加有正向电压偏置的状况。
如在本说明书中使用的术语“功率半导体器件”旨在描述具有高电压阻断和/或高电流承载能力的单个芯片上的半导体器件。换句话说，这样的功率半导体器件旨在用于高电流和/或高电压，高电流典型地在安培范围内，例如达到几十或几百安培，高电压典型地高于15V，更典型地高于100V以及以上，例如达到至少400V或甚至更高，例如达到至少3kV，或甚至达到10kV或更高，这取决于相应的应用。
例如，如在本说明书中使用的术语“功率半导体器件”不针对于用于例如存储数据、计算数据和/或其它类型的基于半导体的数据处理的逻辑半导体器件。
本说明书特别是涉及功率半导体器件，其被体现为二极管、MOSFET或IGBT，即单极或双极功率半导体晶体管或二极管或其衍生物。
例如，下面描述的功率半导体器件可以是单个半导体芯片，例如呈现条带单元配置(或蜂窝/针状单元配置)，并且可以被配置为在低、中和/或高电压应用中被采用为功率组件。
参照图1，根据实施例的变型(a)，功率半导体器件1包括具有多个功率单元1-1的有源区。这些功率单元1-1中的一个在图1中图示。包括功率单元1-1的有源区可以被边缘终止区(未图示)围绕，其中边缘终止区的配置不是本说明书的关注点。
每个功率单元1-1被配置为传导在第一负载端子11和第二负载端子之间的负载电流部分。第二负载端子未被图示。例如，第二负载端子可以被布置在器件1的与第一负载端子11相同的侧处，或者被布置在相对侧(例如器件1的背侧)处，例如在漂移区100下方。
每个功率单元1-1包括多个沟槽14、16和由沟槽14、16在横向上界定并且在竖向方向Z上邻接功率半导体器件1的漂移区100的多个台面17、18。
图1在变型(a)和(b)这两者中图示了具有在横向上界定两个台面的两个沟槽类型的三个沟槽14、16的示例性配置。例如，所述沟槽中的至少之一是被配置用于控制功率单元11的控制沟槽14。功率单元1-1中的其它沟槽也可以是控制沟槽14或不同类型的沟槽，例如，其沟槽电极161被电连接到第一负载端子11的电势的源极沟槽16，或其沟槽电极是电浮置的浮置沟槽，或者相比于控制沟槽14的沟槽电极141其沟槽电极被电连接到另外的控制电势的第二类型控制沟槽。
基于相应的沟槽绝缘体142、162、143、163，沟槽电极141、161与器件1的半导体本体绝缘，例如与漂移区100绝缘。
多个台面17、18包括具有第一导电类型的源极区101和第二导电类型的本体区102的有源台面18。例如，本体区102将源极区101与漂移区100分离。源极区101和本体区102这两者可以被电连接到第一负载端11。例如，第一接触插塞111从第一负载端11延伸到或者延伸进入有源台面18以用于接触源极区101和本体区102。与有源台面18相邻的沟槽——其可以被称为控制沟槽14——可以被配置用于在本体区102中感应出反型沟道，例如在接收到对应的控制信号时。控制沟槽14——更具体地，其沟槽电极141——可以被连接到功率半导体器件1的控制端子(未图示)，例如连接到所谓的栅极端子。例如，取决于控制端子的电势，并且因此取决于控制沟槽电极141的电势，器件1可以被控制，例如被接通(即，被设置为其中正向负载电流可以在第一负载端子11和第二负载端子之间流动的传导状态)，以及被关断(即，被设置为其中正向负载电流的流动被禁止的阻断状态，即使在第二负载端子(典型地高侧)和第一负载端子11(典型地低/接地侧)之间的电压大于器件1的接通电压)，即，即使器件1被正向偏置。
多个台面还可以包括不同于有源台面18的一个或多个台面17，其将在下面被进一步描述。
每个功率单元1-1进一步包括例如被通过沟槽绝缘体142、162中的至少一个与有源台面18电分离的穿通PT结构15。
PT结构具有被布置在第一结J1和第二结J2之间的第一导电类型的第一区151。进一步地，PT结构15具有被布置在第二结J2和有源台面18之间的第二导电类型的第二区152。在图1(变型(a)和(b))、图2(变型(a)和(b))、图4和图5中的每个中图示了PT结构的该一般配置。例如，第一区151和第二区152这两者可以是掺杂半导体区。
现在将描述PT结构15的这样的一般配置的各种实现是可能的。
例如，第一结J1是第一区151和第二导电类型的第三区153之间的pn结，其中第三区153将第一结J1连接到第一负载端子11。该实现在图1的变型(a)和图2的变型(a)和(c)中图示。第三区153也因此可以是掺杂的半导体区。例如，第一区151可以在空间上将第二区152和第三区153彼此分离。
或者，第一结J1是第一负载端子11和第一区151之间的肖特基接触。该实现在图1和图2的变型(b)中图示；然后，第三区153也可以被省略或不同地实现。
更进一步地，PT结构的第二结J2可以是第一区151和第二区152之间的pn结，其中第二结J2被通过第二区152连接到有源台面18。PT结构的可能的实现的该方面在图1和图2的变型(a)和(b)这两者中图示。
进一步的实现变型可以由PT结构的位置构成。例如，根据图1中图示的实施例(变型(a)和(b))，PT结构15被布置在由多个沟槽14、16中的两个在横向上界定的辅助台面17中。也就是，功率单元1-1的所述多个台面可以包括一个(或多个)辅助台面17，其中辅助台面17中的至少之一包括PT结构15。辅助台面17可以呈现与有源台面18相同的尺寸(例如在第一横向方向X上的台面宽度)，或者相应地被设计为具有更宽或更窄的台面宽度以容纳PT结构15。第三区153可以例如基于第二接触插塞112被电连接到第一负载端子11。例如，辅助台面17被由两个源极沟槽16在横向上界定。例如，图1中图示的PT结构形成在单晶硅Si中。包括PT结构15的台面可以是对于有源台面18的下一台面，或者可以是进一步远离有源台面18的台面。
在另一实施例中，如在图2(所有变型(a)至(c))中图示那样，PT结构15被布置在多个沟槽14、16中的一个中。包括(多个)PT结构15的(多个)沟槽与多个其它沟槽14、16相比可以在深度(即沿着竖向方向Z的延伸)上不同。例如，包括(多个)PT结构15的(多个)沟槽与多个其它沟槽14、16相比可以具有更小或更大的深度。例如，PT结构15被布置在挨着第三类型台面19的沟槽中，第三类型台面19被布置在PT结构15和有源台面18之间。在图2的变型(c)中，有源台面18被布置在两个第三类型台面19之间。PT结构15可以被布置成挨着邻近有源台面18的两个第三类型台面19中的每个。例如，相邻于第三类型台面19的PT结构15的第二区152如所图示那样在横向上与第三类型台面19重叠，并且如所图示那样还部分地与有源台面18重叠。第三类型台面19可以如在图2的变型(c)中示出那样与第一负载端子11接触，或者如在图2的变型(a)和(b)中示出那样与第一负载端子11分离。
在那里，沟槽底部可以是凹陷的，以允许第二区152在沟槽下方延伸，并且可选地朝向有源台面18延伸。进一步地，在沟槽侧壁处的其余的沟槽绝缘体162例如通过将沟槽内部与相邻台面分离来在横向上界定沟槽内部，即PT结构15。例如，收容PT结构15的沟槽不包括与包括在控制沟槽14和源极沟槽16中的那些电极141、161相似的沟槽电极。收容PT结构15的沟槽可以呈现与例如控制沟槽14相同的尺寸(例如在第一横向方向X上的沟槽宽度)。或者，沟槽可以呈现更大或更小的宽度以有利于容纳PT结构15。例如，在图2中图示的PT结构15被形成在单晶Si或多晶Si中。为此，可以应用气相外延或固相外延处理步骤。
参照图1和图2这两者，PT结构15可以被配置为允许具有达到PT结构15中的总的电流流动的至少85%或至少99%的单极部分的电流流动。例如，这可以是通过第一区151、第二区152和(如果被实现的话)第三区153中的对应的掺杂剂浓度来确保的。例如，参照图3，对于第一区151(在图3中也被称为“N区”)的给定的掺杂剂浓度水平而言，选取第一区151的竖向延伸和/或第二区152的竖向延伸和掺杂剂浓度，从而第一区151(N区)例如在跨PT结构15的低电压差下变得完全耗尽。也就是，反向偏置的结J1的空间电荷区在合期望的穿通电压VPT下到达正向偏置的结J2的空间电荷区。例如，如果在PT结构15的底部处的虚电极处的电压达到VPT，则PT结构15于是被配置为提取空穴而不注入受更厚的第二区152(例如高掺杂的p区)抑制的电子。在另一示例中，在结J1处的第三区153可以被选取为足够薄或具有更低的掺杂剂浓度水平或者这两者，从而当PT结构15未被偏置或者处于另外的偏置(例如处在VPT/2)时其被完全耗尽。
一般地，PT结构15可以被由其沟槽电极161电连接到第一负载端子11的两个源极沟槽16在横向上界定。或者，PT结构15可以被由其沟槽电极161电连接到第一负载端子11的一个源极沟槽16以及其沟槽电极141电连接到控制端子的一个控制沟槽14在横向上界定。
功率半导体器件1(在此也被称为器件1)可以是双极半导体器件，例如IGBT(其中IGBT可以是但是不限制于具有n反型沟道的npnp IGBT或具有p反型沟道的pnpn IGBT)或RCIGBT。因此，漂移区100可以是第一导电类型的，并且例如沿着竖向方向Z延伸，直到直接或经由场停止层邻接第二导电类型的集电极区(未图示)，其中所述集电极区能够被电连接到第二负载端子。如果例如被配置为RC IGBT，则器件1可以进一步包括第一导电类型的一个或多个第二集电极区(未图示)，其中(多个)所述第二发射极区可以被电连接到第二负载端子。
在实施例中，如在图1和图2这两者中图示的那样，第二区152将其上方(相对于竖向方向Z)的PT结构15的其余部分与漂移区100完全分离。例如，第三区153、第一结J1、第一区151和第二结J2被布置在器件1的半导体本体的表面附近，并且不直接邻接漂移区100；相反，在PT结构15的所述组件和漂移区之间布置有第二区152。
在实施例中，仍然参照图1和图2，与在横向上界定有源台面18的沟槽14的底部相比第二区152可以沿着竖向方向Z延伸得更远，例如以便与有源台面18在横向上重叠。
例如，第二区152形成结型场效应晶体管JFET结构的一部分。例如，图2的变型(c)示出在竖向方向Z上沿着有源台面18的镜像对称，使得PT结构15被定位为靠近于有源台面18的两侧。例如，第二区152从两侧朝向有源台面18横向地延伸，由此形成具有两个结的JFET。
更进一步地，在与横向地界定PT结构15的沟槽(其可以是台面(参见图1)或收容PT结构15的沟槽(参见图2))的底部对应的竖向水平处第二区152可以具有至少1*1019cm-3、或至少1*1018cm-3、或甚至大于1*1020cm-3的掺杂剂浓度。第二区152的所述掺杂剂浓度可以存在于在第二结J2和与第二区152相邻的沟槽16的底部之间的第二区152的竖向延伸的90%内。
PT结构15可以具有在0.5V至3V的范围内、或者在0.6V至2V的范围内、或者在0.7V至1.5V的范围内的所述穿通电压，即阈值电压VPT。
在不同的实施例中——根据不同的实施例第一结J1是第一区151和第二导电类型的第三区153(第三区153将第一结J1连接到控制端子)之间的pn结，或者根据不同的实施例第一结J1是控制端子和第一区151之间的肖特基接触——VPT可以更大，即在控制端子的工作电压的110%和200%的范围内。工作电压典型地被施加为控制端子和第一负载端子11之间的电压，其中第一负载端子11可以被连接到地/大地，例如呈现0V的电势。
也就是，如果施加到PT结构15的相关电压超过该阈值电压，则PT结构变为导电的并且允许所述单极电流流动。例如，在短路事件期间，功率半导体器件1被配置为将有源台面18的导通状态电压箝位到PT结构15的阈值电压。例如，在短路事件期间，(正向)负载电流超过已经针对其设计了器件1的额定负载电流。为了限制器件1中的功率损耗，并且因此为了避免器件1的过热，有源台面18的导通状态电压被箝位到(并且特别是不超过)PT结构15的阈值电压。
在实施例中，PT结构15被配置为不将载流子限制或者相应地在功率半导体器件1的通常的正向工作(导通状态)下漂移区100中的存储电荷减少多于10%。
鉴于前述，PT结构15可以呈现允许达成其功能的许多可能的配置中的一种。例如，PT结构是如下之一：p-n-p结构(其中例如第一区、第二区和第三区均为半导体区)、肖特基金属-n-p结构、n-p-n结构、肖特基金属-p-n结构、肖特基金属-p-n-p结构或肖特基金属-n-p-n结构。
仍参照图1和图2这两者，第一区151可以具有小于1μm、小于0.5μm或小于0.3μm的总的竖向延伸。进一步地，第一区151可以具有小于1*1019cm-3、小于1*1018cm-3的掺杂剂浓度，或者掺杂剂浓度乘以第一区151的竖向延伸的平方可以小于1*1018cm-3μm2。另外，第一区151可以被布置在本体区102的竖向延伸的范围内的竖向水平处。
进一步地，如果提供的话，第二导电类型的第三区153可以被布置在第一结J1和第一负载端子11之间。取决于PT结构15的配置，第二接触插塞112可以穿透第三区153(参见图1(b)和图2(b))以直接邻接第一区151并且形成第一结J1，例如在肖特基金属-n-p结构的情况下(在这种情况下也可以省略第三区153)，或者第二接触插塞112可以邻接第三区153并且终止在那里(参见图1(a)和图2(a))。
如上面描述的那样，第二导电类型的第二区152被布置在第二结J2和有源台面18之间。例如，有源台面18和包括所述第二区152的PT结构15之间的横向距离小于有源台面18的宽度的五倍或甚至小于有源台面18的宽度的两倍。有源台面18和PT结构15之间的所述横向距离甚至可以是零或至少接近零。在一些实施例中，有源台面18和PT结构15在横向上重叠。所述横向距离可以是有源台面18和包含PT结构15的沟槽/台面之间的横向距离。
在实施例中，PT结构15具有竖向层堆叠配置，竖向层堆叠配置至少是基于第一结J1、在第一结J1下方的第一区151、在第一区151下方的第二结J2、以及在第二结J2下方的第二区152形成的。例如，PT结构15和有源台面18呈现共同的竖向延伸范围。例如，PT结构15可以与有源台面18在竖向上完全重叠。
除了有源台面18和辅助台面17之外，参照图2，功率单元1-1可以包括一个或多个第三类型的台面19，例如不被配置为传导负载电流的虚设台面。例如，在虚设台面中，不存在第一负载端子11和虚设台面的半导体部分之间沿着竖向方向的导电路径。更进一步地，可以存在其中由于缺失源极区101而不能感应出导电沟道的第三类型的台面19。第三类型的台面19可以接触第一负载端子11或者被与第一负载端子11分离。
参照图1和图2这两者，沟槽14、16可以进一步基于绝缘层191而与第一负载端子分离。
在此还提出了形成功率半导体器件的方法。
根据实施例，一种生产功率半导体器件的方法包括形成具有多个功率单元的有源区，每个功率单元被配置为传导在第一负载端子和第二负载端子之间的负载电流部分。方法被执行以使得：每个功率单元包括：多个沟槽；以及由沟槽在横向上界定并且在竖向方向上邻接功率半导体器件的漂移区的多个台面。多个台面包括具有第一导电类型的源极区和将源极区与漂移区分离的第二导电类型的本体区的有源台面，其中源极区和本体区这两者均被电连接到第一负载端子，并且其中沟槽中的与有源台面相邻的至少一个沟槽被配置用于在有源台面中感应出导电沟道，例如在本体区中的反型沟道。每个功率单元进一步包括被通过至少一个分离堆叠与有源台面电分离的穿通PT结构，该PT结构具有：第一导电类型的第一区，其被布置在第一结和第二结之间；第二导电类型的第二区，其被布置在第二结和有源台面之间。第一结是第一区和第二导电类型的第三区之间的pn结，第三区将第一结连接到第一负载端子；或者第一结是第一负载端子和第一区之间的肖特基接触。第二结是第一区和第二区之间的pn结，其中第二结被通过第二区连接到有源台面。
根据进一步的实施例，一种生产功率半导体器件的方法包括形成具有多个功率单元的有源区，每个功率单元被配置为传导在第一负载端子和第二负载端子之间的负载电流部分。方法被执行以使得：每个功率单元包括：多个沟槽；以及由沟槽在横向上界定并且在竖向方向上邻接功率半导体器件的漂移区的多个台面。多个台面包括具有第一导电类型的源极区和本体区的有源台面，并且其中与有源台面相邻的沟槽被配置用于在有源台面中感应出导电沟道，例如本体区中的反型沟道。每个功率单元进一步包括被通过至少一个分离堆叠与有源台面电分离的穿通PT结构，该PT结构具有：第一导电类型的第一区，其被布置在第一结和第二结之间；第二导电类型的第二区，其被布置在第二结和有源台面之间。第一结是第一区和第二导电类型的第三区之间的pn结，第三区将第一结连接到第一负载端子；或者第一结是第一负载端子和第一区之间的肖特基接触。第二结是第一区和第二区之间的pn结，其中第二结被通过第二区连接到有源台面。
根据进一步的实施例，一种生产功率半导体器件的方法包括形成具有多个功率单元的有源区，每个功率单元被配置为传导在第一负载端子和第二负载端子之间的负载电流部分。方法被执行以使得：每个功率单元包括：多个沟槽；以及由沟槽在横向上界定并且在竖向方向上邻接功率半导体器件的漂移区的多个台面。多个台面包括具有第一导电类型的源极区和本体区的有源台面，并且其中与有源台面相邻的多个沟槽中的至少一个被配置为控制沟槽，其中控制沟槽被连接到功率半导体器件的控制端子并且被配置用于在有源台面中感应出导电沟道，例如本体区中的反型沟道。每个功率单元进一步包括被通过至少一个分离堆叠与有源台面电分离的穿通PT结构，该PT结构具有：第一导电类型的第一区，其被布置在第一结和第二结之间；第二导电类型的第二区，其被布置在第二结和有源台面之间。第一结是第一区和第二导电类型的第三区之间的pn结，第三区将第一结连接到控制端子；或者第一结是控制端子和第一区之间的肖特基接触。第二结是第一区和第二区之间的pn结，其中第二结被通过第二区连接到有源台面。
方法的进一步的实施例对应于上面描述的器件1的实施例。在此程度上参照前述内容。
现在将关于图4和图5描述两个示例性的方法实施例，图4中图示的实施例可以被应用于形成图1(a)中图示的器件的实施例，并且图5中图示的实施例可以被应用于形成图1(b)中图示的器件的实施例。
首先参照图4，阶段(a)可以包括沟槽绝缘体143、142、162的形成、沟槽电极141、161的形成和平坦化、以及沟槽电极141、161的顶表面的氧化。阶段(b)可以包括注入处理步骤以形成注入区1025，注入区1025稍后用作用于形成本体区102的籽晶区。阶段(c)可以包括掩模注入处理步骤以形成注入区1535、1515、1525，注入区1535、1515、1525稍后用作用于形成PT结构的第一区151、第二区152和第三区153的籽晶区。替换地，已经在针对籽晶区1025执行的注入处理步骤中形成注入区1535。阶段(d)包括一个或多个扩散处理步骤以形成PT结构的本体区102以及第一区151、第二区152和第三区153。阶段(e)可以包括进一步的掩模注入处理步骤，以在第三区153中形成源极区101和更高掺杂的本体接触子区1021和接触子区1531(这些子区1021和1531是可选的，并且因此在图1(a)中未图示)。阶段(f)可以包括用以形成绝缘层191的沉积处理步骤和用以形成用于第一接触插塞111和第二接触插塞112的凹陷凹槽蚀刻处理步骤。然后可以执行进一步的接触注入处理步骤(参见阶段(g))以确保本体区102和第一接触插塞111之间以及第三区153和第二接触插塞112之间的可靠电连接。阶段(h)可以包括用于生产功率单元1-1所必需的所有进一步的处理步骤。
参照图5，除了有关第三区153的处理步骤之外，可以如关于图4的阶段(a)和(h)描述的那样实现阶段(a)至(h)。例如，为了形成注入区1025而执行的注入是掩模注入；仅有源台面18经受所述注入，并且在阶段(c)中没有形成籽晶区1535，并且因此，在阶段(d)中的扩散处理步骤之后没有第三区153。因此，在阶段(e)期间也不形成接触子区1531。
在此呈现的进一步的实施例可以特别是允许设计具有改进的饱和电流(Isat)限制的IGBT。所提出的PT结构15例如可以例如通过对应地限定其阈值电压VPT来允许可调节的空穴提取。
以上解释了与诸如MOSFET、IGBT、RC IGBT以及它们的衍生物的功率半导体器件和对应的处理方法有关的实施例。例如，这些功率半导体器件是基于硅(Si)的。因此，单晶半导体区或层，例如半导体本体及其区/区带，例如区等，可以是单晶Si区或Si层。在其它实施例中，可以采用多晶硅或非晶硅。
然而，应当理解，半导体本体及其区/区带可以是由适合于制造半导体器件的任何半导体材料制成的。举几个例子来说，这样的材料的示例包括但是不限制于基本半导体材料(诸如硅(Si)或锗(Ge))、IV族化合物半导体材料(诸如碳化硅(SiC)或硅锗(SiGe))、二元、三元或四元的III-V族半导体材料(诸如氮化镓(GaN)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、磷化铟镓(InGaPa)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铟镓(InGaN)、氮化铝镓铟(AlGaInN)或磷化铟镓砷(InGaAsP))、以及二元或三元的II-VI族半导体材料(诸如碲化镉(CdTe)和碲镉汞(HgCdTe))。前面提到的半导体材料也被称为“同质结半导体材料”。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括但是不限制于氮化铝镓(AlGaN)-氮化铝镓铟(AlGaInN)、氮化铟镓(InGaN)-氮化铝镓铟(AlGaInN)、氮化铟镓(InGaN)-氮化镓(GaN)、氮化铝镓(AlGaN)-氮化镓(GaN)、氮化铟镓(InGaN)-氮化铝镓(AlGaN)、硅-碳化硅(SixC1-x)和硅-SiGe异质结半导体材料。对于功率半导体开关应用而言，目前主要使用Si、SiC、GaAs和GaN材料。
为了容易描述而使用诸如“下方”、“下面”、“下部”、“上方”和“上部”等的空间相对术语来解释一个要素相对于第二要素的定位。这些术语旨在涵盖除了与各图中描绘的那些不同的不同定向之外的相应的器件的不同定向。进一步地，诸如“第一”、“第二”等的术语也被用于描述各种要素、区、区段等，并且也不意图进行限制。贯穿于描述，同样的术语指代同样的要素。
如在此使用的那样，术语“具有”、“包含”、“包括”、“包括有”、和“呈现”等是开放式术语，其指示存在所声明的要素或特征，但是不排除附加的要素或特征。
在谨记上面的范围的变化和应用的情况下，应当理解，本发明不受前述描述限制，也不受随附附图限制。相反，本发明仅受随后的权利要求及其法律等同物限制。

Claims (22)

1.一种功率半导体器件(1)，包括具有多个功率单元(1-1)的有源区，每个功率单元被配置为传导在第一负载端子(11)和第二负载端子之间的负载电流部分，其中每个功率单元(1-1)包括：
- 多个沟槽(14，16)；
- 多个台面(17，18)，所述多个台面(17，18)由沟槽(14，16)在横向上界定并且在竖向方向(Z)上邻接所述功率半导体器件(1)的漂移区(100)，其中所述多个台面(17，18)包括具有第一导电类型的源极区(101)和将源极区(101)与漂移区(100)分离的第二导电类型的本体区(102)的有源台面(18)，其中源极区(101)和本体区(102)这两者均被电连接到第一负载端子(11)，并且其中与有源台面(18)相邻的沟槽(14)中的至少一个被配置用于在有源台面(18)中感应出导电沟道；
- 被通过至少一个分离堆叠(162)与有源台面(18)电分离的穿通PT结构(15)，其具有：
○ 第一导电类型的第一区(151)，其被布置在第一结(J1)和第二结(J2)之间；
○ 第二导电类型的第二区(152)，其被布置在第二结(J2)和有源台面(18)之间；
○ 第一结(J1)是
▪ 第一区(151)和第二导电类型的第三区(153)之间的pn结，第三区(153)将第一结(J1)连接到第一负载端子(11)；或者是
▪ 第一负载端子(11)和第一区(151)之间的肖特基接触；
○ 第二结(J2)是在第一区(151)和第二区(152)之间的pn结，其中第二结(J2)被通过第二区(152)连接到有源台面(18)。
2.一种功率半导体器件(1)，包括具有多个功率单元(1-1)的有源区，每个功率单元被配置为传导在第一负载端子(11)和第二负载端子之间的负载电流部分，其中每个功率单元(1-1)包括：
- 多个沟槽(14，16)；
- 多个有源台面(17，18)，所述多个有源台面(17，18)由沟槽(14，16)在横向上界定并且在竖向方向(Z)上邻接所述功率半导体器件(1)的漂移区(100)，其中所述多个台面(17，18)包括具有第一导电类型的源极区(101)和本体区(102)的有源台面(18)，并且其中与有源台面(18)相邻的沟槽(14)中的至少一个被配置用于在有源台面(18)中感应出导电沟道；
- 被通过至少一个分离堆叠(162)与有源台面(18)电分离的穿通PT结构(15)，其具有：
○ 第一导电类型的第一区(151)，其被布置在第一结(J1)和第二结(J2)之间；
○ 第二导电类型的第二区(152)，其被布置在第二结(J2)和有源台面(18)之间；
○ 第一结(J1)是
▪ 第一区(151)和第二导电类型的第三区(153)之间的pn结，第三区(153)将第一结(J1)连接到第一负载端子(11)；或者是
▪ 第一负载端子(11)和第一区(151)之间的肖特基接触；
○ 第二结(J2)是在第一区(151)和第二区(152)之间的pn结，其中第二结(J2)被通过第二区(152)连接到有源台面(18)。
3.根据权利要求1或2所述的功率半导体器件(1)，其中PT结构(15)被布置在由所述多个沟槽(14、16)中的两个在横向上界定的至少一个辅助台面(17)中。
4.根据权利要求1或2所述的功率半导体器件(1)，其中PT结构(15)被布置在所述多个沟槽中的至少一个中。
5.根据前述权利要求之一所述的功率半导体器件(1)，其中PT结构(15)被配置为允许具有达到PT结构(15)中的总的电流流动的至少85%的单极部分的电流流动。
6.根据前述权利要求之一所述的功率半导体器件(1)，其中第二区(152)将其上方的PT结构(15)的其余部分与漂移区(100)完全分离，和/或其中第二区(152)被至少基于第一区(151)与第三区(153)空间地分离。
7.根据前述权利要求之一所述的功率半导体器件(1)，其中与在横向上界定有源台面(18)的沟槽(14)的底部相比第二区(152)沿着竖向方向(Z)延伸得更远。
8.根据前述权利要求之一所述的功率半导体器件(1)，其中第二区(152)在所述至少一个分离堆叠(162)下方横向地朝向有源台面(18)延伸。
9.根据前述权利要求之一所述的功率半导体器件(1)，其中第二区(152)与有源台面(18)在横向上重叠。
10.根据前述权利要求之一所述的功率半导体器件(1)，其中第二区(152)形成JFET结构的一部分。
11.根据前述权利要求之一所述的功率半导体器件(1)，其中第二区(152)在与在横向上界定PT结构(15)的沟槽的底部对应的竖向水平处具有至少1*1019cm-3的掺杂剂浓度。
12.根据前述权利要求之一所述的功率半导体器件(1)，其中PT结构(15)具有在0.5V到3V的范围内的阈值电压VPT。
13.根据前述权利要求之一所述的功率半导体器件(1)，其中所述功率半导体器件(1)被配置为在短路事件期间将有源台面(18)的导通状态电压箝位到PT结构(15)的阈值电压。
14.根据前述权利要求之一所述的功率半导体器件(1)，其中PT结构(15)是如下之一：
- p-n-p结构；
- 肖特基金属-n-p结构；
- n-p-n结构；
- 肖特基金属-p-n结构；
- 肖特基金属-p-n-p结构；或
- 肖特基金属-n-p-n结构。
15.根据前述权利要求之一所述的功率半导体器件(1)，其中第一区(151)具有小于1μm的总的竖向延伸，和/或其中第一区(151)具有小于1*1019cm-3的掺杂剂浓度。
16.根据前述权利要求之一所述的功率半导体器件(1)，其中PT结构(15)是由具有电连接到第一负载端子(11)的沟槽电极(161)的两个沟槽(16)在横向上界定的。
17.根据前述权利要求之一所述的功率半导体器件(1)，其中第一区(151)被布置在本体区(102)的竖向延伸的范围内的竖向水平处。
18.根据前述权利要求之一所述的功率半导体器件(1)，其中有源台面(18)和PT结构(15)之间的横向距离小于有源台面(18)的宽度的五倍。
19.根据前述权利要求之一所述的功率半导体器件(1)，其中PT结构(15)具有竖向层堆叠配置，竖向层堆叠配置至少是基于第一结(J1)、在第一结(J1)下方的第一区(151)、在第一区(151)下方的第二结(J2)、以及在第二结(J2)下方的第二区(152)形成的，并且可选地，其中PT结构(15)和有源台面(18)在有源台面(18)的总的竖向延伸的至少110%内呈现共同的竖向延伸范围。
20.根据前述权利要求之一所述的功率半导体器件(1)，其中所述功率半导体器件是IGBT或RC IGBT。
21.一种功率半导体器件(1)，包括具有多个功率单元(1-1)的有源区，每个功率单元被配置为传导在第一负载端子(11)和第二负载端子之间的负载电流部分，其中每个功率单元(1-1)包括：
- 多个沟槽(14，16)；
- 多个台面(17，18)，所述多个台面(17，18)由沟槽(14，16)在横向上界定并且在竖向方向(Z)上邻接所述功率半导体器件(1)的漂移区(100)，其中所述多个台面(17，18)包括具有第一导电类型的源极区(101)和将源极区(101)与漂移区(100)分离的第二导电类型的本体区(102)的有源台面(18)，其中源极区(101)和本体区(102)这两者均被电连接到第一负载端子(11)，并且其中所述多个沟槽(14，16)中的与有源台面(18)相邻的至少一个沟槽被配置为控制沟槽(14)，其中控制沟槽(14)被连接到所述功率半导体器件(1)的控制端子并且被配置用于在本体区(102)中感应出反型沟道；
- 被通过至少一个分离堆叠(162)与有源台面(18)电分离的穿通PT结构(15)，其具有：
○ 第一导电类型的第一区(151)，其被布置在第一结(J1)和第二结(J2)之间；
○ 第二导电类型的第二区(152)，其被布置在第二结(J2)和有源台面(18)之间；
○ 第一结(J1)是
▪ 第一区(151)和第二导电类型的第三区(153)之间的pn结，第三区(153)将第一结(J1)连接到控制端子；或者是
▪ 控制端子和第一区(151)之间的肖特基接触；
○ 第二结(J2)是在第一区(151)和第二区(152)之间的pn结，其中第二结(J2)被通过第二区(152)连接到有源台面(18)。
22.根据权利要求22所述的功率半导体器件(1)，其中PT结构(15)具有在控制端子的工作电压的110%和200%的范围内的阈值电压。
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US8435853B2 (en) 2010-08-30 2013-05-07 Infineon Technologies Ag Method for forming a semiconductor device, and a semiconductor with an integrated poly-diode
JP6493372B2 (ja) 2016-12-07 2019-04-03 トヨタ自動車株式会社 半導体装置

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