WO2017212676A1 - デジタルアンプおよび出力装置 - Google Patents

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強 中平
彰紘 西垣
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シャープ株式会社
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Definitions

  • the present invention relates to a digital amplifier whose input signal is a digital signal and an output device using the digital amplifier.
  • Patent Document 1 describes a digital switching amplifier that generates a quantized output signal by delta-sigma modulation of an input audio signal and generates a switching signal obtained by pulse-amplifying the quantized output signal.
  • a feedback signal is generated by reducing the switching signal by resistance division on a feedback loop for feeding back the switching signal.
  • FIG. 6 is a diagram illustrating a configuration of a digital amplifier according to a conventional example.
  • FIG. 6A is a diagram illustrating an example of a digital amplifier 200 in the conventional example.
  • the digital amplifier 200 includes a delta-sigma modulator 201, a switching circuit 202, a power supply circuit 203, and an attenuator 241 as shown in FIG.
  • the delta sigma modulator 201 includes an integrator adder group 211 and a quantizer 212.
  • an input signal that is an analog signal and a feedback signal of the signal line S206 that is negatively fed back from the switching circuit 202 via the attenuator 241 are input to the difference unit as input signals.
  • the differentiator obtains a difference value between the input signal and the feedback signal, and outputs the difference signal to the signal line S202.
  • Japanese Patent Publication Japanese Patent Laid-Open No. 2000-295049 (published on October 20, 2000)”
  • a feedback signal must be input to the difference unit in front of the delta-sigma modulator 201.
  • the input signal is a digital signal of a PDM (Pulse Density Modulation) method in which the input signal is converted to one bit and the waveform is represented by the density of the bit string, an originally unnecessary quantizer and sampler Is required. For this reason, the circuit configuration becomes complicated, and there is a problem with faithfully amplifying the input signal.
  • PDM Pulse Density Modulation
  • FIG. 6B is a diagram showing another example of the digital amplifier 300 in the conventional example.
  • the digital amplifier 300 includes a pulse switching circuit 302 and a power supply circuit 303.
  • the digital amplifier 300 has a problem that both the input signal of the signal line S303 and the output signal of the signal line S304 are digital signals and cannot be fed back.
  • One embodiment of the present invention has been made in view of the above-described problems, and a purpose of the digital amplifier is to simplify the circuit configuration even when the input signal is a digital signal and to provide feedback. Is to provide new technology.
  • a digital amplifier includes a pulse width adjustment circuit that adjusts a pulse width of a digital signal, a switching circuit that amplifies an output signal of the pulse width adjustment circuit, and A feedback signal generation unit that generates a feedback signal based on an output signal of the switching circuit, and the pulse width adjustment circuit adjusts a pulse width of the digital signal with reference to the feedback signal.
  • an output device includes a first amplification unit that amplifies a first digital signal, and a second phase that is opposite in phase to the first digital signal. And a load connected to the first amplifying unit and the second amplifying unit, wherein the first amplifying unit includes the first digital signal.
  • a first feedback signal generation unit that adjusts a pulse width of the digital signal with reference to the feedback signal, and the second amplification unit includes the second feedback signal generation unit.
  • a second pulse width adjusting circuit that adjusts the output width; a second switching circuit that amplifies the output signal of the second pulse width adjusting circuit; and a feedback signal based on the output signal of the second switching circuit.
  • a second feedback signal generation unit that generates the second pulse width adjustment circuit, and refers to the feedback signal to adjust the pulse width of the digital signal.
  • the circuit configuration is simplified and feedback is possible.
  • FIG. 5 is a block diagram showing a main configuration of another example of a pulse width adjustment circuit. It is a figure which shows the waveform of each signal line in the pulse width adjustment circuit in Embodiment 1, 2 of this invention, (a) shows the waveform of each signal line in the pulse width adjustment circuit shown to (a) of FIG.
  • FIG. 4B is a diagram illustrating the waveform of each signal line in the pulse width adjustment circuit illustrated in FIG.
  • FIG. 3 It is a block diagram which shows the principal part structure of the digital amplifier which concerns on Embodiment 3 of this invention. It is a block diagram of the output device which BTL connected the digital amplifier which concerns on Embodiment 3 of this invention. It is a figure which shows the structure of the digital amplifier which concerns on a prior art example, (a) is a figure which shows an example of the digital amplifier in a prior art example, (b) is a figure which shows the other example of the digital amplifier in a prior art example. is there.
  • Embodiment 1 Hereinafter, embodiments of the present invention will be described in detail.
  • FIG. 1 is a block diagram showing a main configuration of a digital amplifier 100 according to Embodiment 1 of the present invention. As shown in FIG. 1, the digital amplifier 100 includes a pulse width adjustment circuit 1, a switching circuit 2, a power supply circuit 3, and a feedback signal generation unit 4.
  • the digital signal of the signal line S6 is input to the digital amplifier 100 as an input signal.
  • the digital amplifier 100 outputs a digital signal obtained by amplifying the input digital signal from the signal line S4.
  • a low-pass filter circuit 5 low-pass filter
  • the digital amplifier 100 can input audio data.
  • the signal can be amplified and output as a digital signal for driving the speaker.
  • the pulse width adjustment circuit 1 adjusts the pulse width of the digital signal. More specifically, the pulse width adjustment circuit 1 adjusts the pulse width of the input signal of the signal line S6 according to the signal level of the feedback signal of the signal line S7 described later, and applies the adjusted digital signal to the signal line S3. Output. A detailed configuration of the pulse width adjusting circuit 1 will be described later with reference to another drawing.
  • the switching circuit 2 amplifies the voltage of the digital signal output from the pulse width adjustment circuit 1 according to the power supply voltage output from the power supply circuit 3, and outputs the amplified signal to the signal line S4.
  • the power supply circuit 3 is a power supply circuit for supplying a power supply voltage for the switching circuit 2 to amplify the voltage.
  • the feedback signal generation unit 4 generates a feedback signal based on the signal of the signal line S4 that is an output signal of the switching circuit 2, and outputs the feedback signal to the signal line S7. More specifically, the feedback signal generation unit 4 generates a feedback signal corresponding to the signal of the signal line S4.
  • the feedback signal generation unit 4 includes an attenuator 41 and outputs a signal obtained by attenuating the signal on the signal line S ⁇ b> 4 by the attenuator 41.
  • the member that generates the feedback signal may be physically provided by a member other than the feedback signal generation unit 4. More specifically, the pulse width adjustment circuit 1 may physically include an integrator that converts the output signal of the switching circuit 2 into an analog and a comparator that compares the output signal of the switching circuit 2 with a reference voltage. . Even in this case, in this specification, it is described that the member that generates the feedback signal is included in the feedback signal generation unit 4.
  • FIG. 2 is a block diagram showing a main configuration of the pulse width adjustment circuit 1 according to the first and second embodiments of the present invention.
  • FIG. 2A is a block diagram showing a main configuration of an example of the pulse width adjustment circuit 1. is there. An example of the pulse width adjustment circuit 1 will be described with reference to FIG.
  • the pulse width adjustment circuit 1 includes a digital IC 11, a comparator 12, a constant current drive circuit 13, a resistor R, and a capacitor C.
  • the digital IC 11 is a buffer for stabilizing the signal voltage.
  • the comparator 12 receives the signals input through the signal line S12 and the signal line S7 and outputs a binary (H and L) digital pulse according to the input. Detailed operation of the comparator 12 will be described later with reference to another drawing.
  • the constant current drive circuit 13 is a circuit that outputs the voltage of the input signal at a constant current.
  • the pulse width adjustment circuit 1 in the first and second embodiments includes an integration element that converts the feedback signal of the signal line S7 into an analog signal (not shown in FIG. 2A).
  • FIG. 3 is a diagram showing the waveform of each signal line in the pulse width adjustment circuit 1 according to the first and second embodiments of the present invention.
  • FIG. 3A shows each waveform in the pulse width adjustment circuit 1 shown in FIG. It is a figure which shows the waveform of a signal line.
  • the digital signal of the signal line S6 input to the digital IC 11 is output to the signal line S11 by the digital IC 11 as a binary digital pulse signal.
  • the signal on the signal line S11 is input to the comparator 12 as a signal on the signal line S12 via the resistor R, the constant current drive circuit 13, and the grounded capacitor C.
  • the signal of the signal line S12 passes through the constant current drive circuit 13, as shown in FIG. 3A, a straight line having a predetermined slope is obtained in both directions of charging and discharging of the capacitor C.
  • the pulse signal has a slope.
  • the comparator 12 receives the signal input by the signal line S12 and the feedback signal input by the signal line S7, and outputs a binary digital pulse according to the input.
  • the voltage of the feedback signal is voltage A, voltage B, and voltage C
  • the relationship between the voltage values of voltage A, voltage B, and voltage C is assumed to be voltage A> voltage B> voltage C.
  • the comparator 12 outputs H when the voltage value of the signal input through the signal line S12 is greater than the voltage value of the feedback signal input through the signal line S7.
  • the comparator 12 outputs L when the voltage value of the signal input through the signal line S12 is smaller than the voltage value of the feedback signal input through the signal line S7. Therefore, when the voltage of the feedback signal is voltage A, the duty ratio of the output signal is smaller than when the voltage of the feedback signal is voltage B or voltage C. On the other hand, when the voltage of the feedback signal is voltage C, the duty ratio of the output signal is larger than when the voltage of the feedback signal is voltage A or voltage B.
  • Embodiment 2 of the present invention will be described below.
  • members having the same functions as those described in the embodiment are given the same reference numerals, and descriptions thereof are omitted.
  • FIG. 2B is a block diagram showing a main part configuration of another example of the pulse width adjustment circuit 1. Another example of the pulse width adjustment circuit 1 will be described with reference to FIG.
  • the pulse width adjusting circuit 1 includes a digital IC 11, a comparator 12, a resistor R, and a capacitor C.
  • the pulse width adjustment circuit 1 shown in FIG. 2B does not include the constant current drive circuit 13 in the pulse width adjustment circuit 1 shown in FIG.
  • the waveform of each signal line in the pulse width adjusting circuit 1 shown in FIG. 2B will be described with reference to FIG.
  • FIG. 3B is a diagram showing the waveform of each signal line in the pulse width adjustment circuit 1 shown in FIG.
  • the signal on the signal line S12 that is not the feedback signal among the inputs of the comparator 12 is inferior in linearity of inclination compared to FIG. Yes.
  • the pulse width adjusting circuit 1 shown in FIG. 2B can realize a circuit without the limit of the response characteristic of the constant current circuit.
  • the output signal of the comparator 12 of the pulse width adjustment circuit 1 shown in FIG. In either case of B or voltage C, the waveform is the same as the output signal of the comparator 12 of the pulse width adjusting circuit 1 shown in FIG. 2A shown in FIG. In other words, the basic operations of the pulse width adjustment circuit 1 shown in FIG. 2A and the pulse width adjustment circuit 1 shown in FIG. 3B are the same.
  • the digital amplifier 100 has a configuration for processing an input digital signal (for example, DSP (Digital Signal Processor), FPGA (Field Programmable Gate Arrays)) or a configuration for quantization. Without being provided, it is possible to amplify the input digital signal. In other words, the digital amplifier 100 can realize a simplified circuit configuration and a low-cost digital amplifier.
  • DSP Digital Signal Processor
  • FPGA Field Programmable Gate Arrays
  • the digital amplifier 100 does not have the configuration for processing the above-described digital signal, the input digital signal can be amplified more faithfully.
  • the digital amplifier 100 since the digital amplifier 100 has a simplified circuit configuration, it is possible to realize a digital amplifier that takes advantage of the high-speed switching characteristics of the compound semiconductor power FET elements constituting the switching circuit 2.
  • the digital amplifier 100 refers to the feedback signal generated based on the output signal of the switching circuit 2 and adjusts the pulse width of the output digital signal. Therefore, the digital amplifier 100 can realize a digital amplifier capable of feedback even if the input is a digital signal.
  • the digital amplifier 100 further includes an integration element that converts the output digital signal into an analog signal to generate a feedback signal.
  • the digital amplifier 100 adjusts the pulse width of the digital signal according to the signal level of the feedback signal analogized by the integration element. Therefore, the digital amplifier 100 can realize a digital amplifier capable of appropriately feeding back even if the input is a digital signal.
  • the digital amplifier 100 reduces the duty ratio of the output signal by feedback. Therefore, the digital amplifier 100 can reduce the distortion rate and residual noise.
  • the digital amplifier 100 includes a low-pass filter circuit 5 at the subsequent stage of the switching circuit 2. Therefore, the digital amplifier 100 can be used as an audio amplifier that vibrates a speaker.
  • Embodiment 3 of the present invention will be described below with reference to FIGS. 4 and 5.
  • members having the same functions as those described in the embodiment are given the same reference numerals, and descriptions thereof are omitted.
  • FIG. 4 is a block diagram showing a main configuration of a digital amplifier 100a according to Embodiment 3 of the present invention.
  • the digital amplifier 100a includes a pulse width adjustment circuit 1a, a switching circuit 2a, a feedback signal generation unit 4, a dead time generator 6, a variable voltage source 101, an attenuator 102, a current monitoring circuit 103, an error amplifier. 104 and an integrator 105.
  • the pulse width adjustment circuit 1a has a configuration in which the integration element is removed from the pulse width adjustment circuit 1 described above.
  • the switching circuit 2a includes a gate drive circuit 21 and outputs an amplified digital signal by driving two FETs.
  • the feedback signal generation unit 4 has the same configuration as the feedback signal generation unit 4 in the first embodiment described above, description thereof is omitted.
  • the dead time generator 6 generates a dead time for adjusting the timing for driving the two FETs of the switching circuit 2a.
  • the variable voltage source 101 is a voltage source for supplying a power supply voltage for the switching circuit 2a to amplify the voltage and a reference voltage for an error amplifier 104 described later. By varying the variable voltage source 101, the output voltage of the switching circuit 2a is adjusted.
  • the attenuator 102 is an attenuator for adjusting a reference voltage of an error amplifier 104 described later.
  • the current monitoring circuit 103 is a protection circuit that monitors the current flowing through the two FETs of the switching circuit 2a.
  • the error amplifier 104 compares the output signal of the switching circuit 2a with a reference voltage, outputs H when the output signal of the switching circuit 2a is higher than the reference voltage, and outputs L when the output signal of the switching circuit 2a is lower than the reference voltage. Is output.
  • the integrator 105 is an integration element that integrates the output signal of the error amplifier 104.
  • the integrator 105 receives a dither signal output from a dither generation circuit 64 described later in order to suppress noise in the output signal.
  • the low-pass filter circuit 5 is connected to the digital amplifier 100a, and the differential receiver 61, the differential receiver 62, the digital sampling 63, and the dither generation circuit 64 are connected to the input side. .
  • the low-pass filter circuit 5 includes an inductor and a capacitor, and has the same function as the low-pass filter circuit 5 in the first embodiment.
  • the digital signal of the input signal is input to the differential receiver 61 through two signal lines, and the digital signal is output according to the difference between the two signal lines.
  • the clock signal is input to the differential receiver 62 through two signal lines, and the clock signal is output according to the difference between the two signal lines.
  • the digital sampling 63 receives a digital signal output from the differential receiver 61 and a clock signal output from the differential receiver 62, and performs digital sampling according to the digital signal and the clock signal.
  • the dither generation circuit 64 outputs a dither signal for suppressing noise in the signal output from the digital amplifier 100a.
  • FIG. 5 is a block diagram of the output device 120 in which the digital amplifier 100a according to the third embodiment of the present invention is BTL-connected.
  • the output of the digital sampling 63 and the dither generation circuit 64 are respectively output to the digital amplifier 100 a 1 (first amplification unit) and the digital amplifier 100 a 2 (second amplification unit). Output is input.
  • a low-pass filter circuit 5A and a low-pass filter circuit 5B are connected to the output sides of the digital amplifier 100a1 and the digital amplifier 100a2, and a speaker 70 (load) is connected to the output side of the low-pass filter circuit 5A and the low-pass filter circuit 5B. Is connected.
  • the output device 120 can amplify an audio signal that is an input digital signal and output the sound from the speaker 70.
  • the digital sampling 63 outputs a positive-phase signal to the digital amplifier 100a1, and outputs a signal having an opposite phase to the signal output to the digital amplifier 100a1 to the digital amplifier 100a2. .
  • the DC components of the output signals of the digital amplifier 100a1 and the digital amplifier 100a2 can be canceled out.
  • the dither generation circuit 64 outputs in-phase signals to the digital amplifier 100a1 and the digital amplifier 100a2. With this configuration, the dither signals of the digital amplifier 100a1 and the digital amplifier 100a2 can also cancel each other out at the output.
  • the digital amplifier 100a1 and the digital amplifier 100a2 are BTL-connected. Therefore, the output device 120 can realize a digital amplifier whose output voltage is doubled.
  • the digital amplifier 100a further includes an error amplifier 104 that compares the output voltage of the switching circuit 2a with a reference voltage, and the integrator 105 generates a feedback signal by integrating the output signal of the error amplifier 104. Therefore, the digital amplifier 100a can appropriately remove noise in the output signal of the switching circuit 2.
  • a digital amplifier (100, 100a) includes a pulse width adjustment circuit (1, 1a) for adjusting a pulse width of a digital signal, and a switching circuit (2) for amplifying an output signal of the pulse width adjustment circuit. 2a) and a feedback signal generation unit (4) that generates a feedback signal based on the output signal of the switching circuit, and the pulse width adjustment circuit refers to the feedback signal and the pulse width of the digital signal Adjust.
  • the digital amplifier can realize a simplified circuit configuration and a low-cost digital amplifier.
  • the digital amplifier can amplify the input digital signal more faithfully.
  • the digital amplifier can realize a digital amplifier that takes advantage of the high-speed switching characteristics of the compound semiconductor power FET element constituting the switching circuit 2. Even if the input is a digital signal, a digital amplifier capable of feedback can be realized.
  • the feedback signal generation unit in aspect 1 includes an integrator (105) that generates the feedback signal by analogizing the output signal of the switching circuit, and the pulse The width adjusting circuit may adjust the pulse width of the digital signal according to the signal level of the feedback signal.
  • the digital amplifier can realize a digital amplifier capable of appropriately feeding back even if the input is a digital signal.
  • the feedback signal generation unit in aspect 2 further includes a comparator (error amplifier 104) that compares the output signal of the switching circuit with a reference voltage, and the integrator includes: The feedback signal may be generated by integrating the output signal of the comparator.
  • noise in the output signal of the switching circuit can be appropriately removed.
  • the pulse width adjustment circuit according to any one of the aspects 1 to 3 is configured such that the output signal of the pulse width adjustment circuit when the duty ratio of the output signal of the switching circuit increases. The duty ratio may be reduced.
  • the digital amplifier can reduce the distortion rate and residual noise.
  • the digital amplifier according to aspect 5 of the present invention may further include a low-pass filter (low-pass filter circuit 5) in the subsequent stage of the switching circuit in any of the aspects 1 to 4.
  • a low-pass filter low-pass filter circuit 5
  • the above configuration can be used as an audio amplifier that vibrates a speaker.
  • An output device (120) includes a first amplification unit (digital amplifier 100a1) that amplifies a first digital signal, and a second digital signal having a phase opposite to that of the first digital signal. And a load (speaker 70) connected to the first amplifying unit and the second amplifying unit, the first amplifying unit comprising: a second amplifying unit (digital amplifier 100a2) A first pulse width adjusting circuit for adjusting a pulse width of the first digital signal, a first switching circuit for amplifying an output signal of the first pulse width adjusting circuit, and the first switching circuit.
  • a first feedback signal generation unit that generates a feedback signal based on the output signal, wherein the first pulse width adjustment circuit refers to the feedback signal and determines the pulse width of the digital signal.
  • the second amplifying unit adjusts the pulse width of the second digital signal, and the second switching unit amplifies the output signal of the second pulse width adjusting circuit.
  • a first feedback signal generation unit that generates a feedback signal based on an output signal of the second switching circuit, and the second pulse width adjustment circuit refers to the feedback signal and performs the digital Adjust the pulse width of the signal.
  • the output device can realize a digital amplifier whose output voltage is doubled.

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Abstract

デジタルアンプ（１００）は、デジタル信号のパルス幅を調整するパルス幅調整回路（１）と、パルス幅調整回路の出力信号を増幅するスイッチング回路（２）と、スイッチング回路の出力信号に基づいてフィードバック信号を生成するフィードバック信号生成部（４）とを備える。

Description

デジタルアンプおよび出力装置
　本発明は、入力信号がデジタル信号であるデジタルアンプ、およびデジタルアンプを用いた出力装置に関する。
　従来、オーディオ信号等を増幅するアンプでは、デルタシグマ変調を用いたデジタルアンプが一般的であった。例えば、特許文献１には、入力オーディオ信号をデルタシグマ変調して量子化出力信号を生成し、当該量子化出力信号をパルス増幅したスイッチング信号を生成するデジタルスイッチングアンプが記載されている。当該デジタルスイッチングアンプでは、スイッチング信号を帰還する帰還ループ上に、スイッチング信号を抵抗分割により減圧して帰還信号を生成している。
　特許文献１に記載の構成について、図６の（ａ）を用いて説明する。図６は、従来例に係るデジタルアンプの構成を示す図である。図６の（ａ）は、従来例におけるデジタルアンプ２００の一例を示す図である。デジタルアンプ２００は、図６の（ａ）に示すように、デルタシグマ変調器２０１、スイッチング回路２０２、電源回路２０３、減衰器２４１を備えている。また、デルタシグマ変調器２０１は、積分器加算器群２１１および量子化器２１２を備えている。デジタルアンプ２００では、アナログ信号である入力信号と、スイッチング回路２０２から減衰器２４１を経て負帰還する信号線Ｓ２０６の帰還信号とが差分器に入力信号として入力される。そして、差分器が入力信号および帰還信号との差分値を求めて、信号線Ｓ２０２に差分信号を出力する。
日本国公開特許公報「特開２０００－２９５０４９号公報（２０００年１０月２０日公開）」
　しかしながら、上述の従来技術では、デルタシグマ変調器２０１の前段の差分器に帰還信号を入力しなければならない。換言すると、上述の従来技術では、入力信号が、１ビット化され、ビット列の密度によって波形を表すＰＤＭ（Pulse Density Modulation）方式のデジタル信号であっても、本来不要な量子化器および標本化器が必要になる。そのため、回路構成が複雑になり、入力信号を忠実に増幅させることに対して問題がある。また、量子化器および標本化器を用いることにより、例えば５．６ＭＨｚ、１１ＭＨｚ、２２ＭＨｚといった高速サンプリング周波数では、デジタル信号処理速度に限界があるという問題もある。
　続いて、入力信号がデジタル信号の場合について、図６の（ｂ）を用いて説明する。図６の（ｂ）は、従来例におけるデジタルアンプ３００の他の例を示す図である。デジタルアンプ３００は、図６の（ｂ）に示すように、パルススイッチング回路３０２および電源回路３０３を備えている。デジタルアンプ３００では、信号線Ｓ３０３の入力信号および信号線Ｓ３０４の出力信号はともにデジタル信号のため、フィードバックさせることができないという問題がある。
　本発明の一態様は、前記の問題点に鑑みてなされたものであり、その目的は、デジタルアンプにおいて、入力信号がデジタル信号であっても回路構成が簡素化されており、かつフィードバックが可能な技術を提供することにある。
　上記の課題を解決するために、本発明の一態様に係るデジタルアンプは、デジタル信号のパルス幅を調整するパルス幅調整回路と、上記パルス幅調整回路の出力信号を増幅するスイッチング回路と、上記スイッチング回路の出力信号に基づいてフィードバック信号を生成するフィードバック信号生成部とを備え、上記パルス幅調整回路は、上記フィードバック信号を参照して上記デジタル信号のパルス幅を調整する。
　また、上記の課題を解決するために、本発明の一態様に係る出力装置は、第１のデジタル信号を増幅する第１の増幅部と、上記第１のデジタル信号とは逆位相の第２のデジタル信号を増幅する第２の増幅部と、上記第１の増幅部と上記第２の増幅部とに接続された負荷とを備え、上記第１の増幅部は、上記第１のデジタル信号のパルス幅を調整する第１のパルス幅調整回路と上記第１のパルス幅調整回路の出力信号を増幅する第１のスイッチング回路と上記第１のスイッチング回路の出力信号に基づいてフィードバック信号を生成する第１のフィードバック信号生成部とを備え、第１の上記パルス幅調整回路は、上記フィードバック信号を参照して上記デジタル信号のパルス幅を調整し、上記第２の増幅部は、上記第２のデジタル信号のパルス幅を調整する第２のパルス幅調整回路と、上記第２のパルス幅調整回路の出力信号を増幅する第２のスイッチング回路と、上記第２のスイッチング回路の出力信号に基づいてフィードバック信号を生成する第１のフィードバック信号生成部とを備え、第２の上記パルス幅調整回路は、上記フィードバック信号を参照して上記デジタル信号のパルス幅を調整する。
　本発明の一態様によれば、デジタルアンプにおいて、入力信号がデジタル信号であっても回路構成が簡素化されており、かつフィードバックが可能である。
本発明の実施形態１に係るデジタルアンプの要部構成を示すブロック図である。 本発明の実施形態１、２におけるパルス幅調整回路の要部構成を示すブロック図であり、（ａ）は、パルス幅調整回路の一例の要部構成を示すブロック図であり、（ｂ）は、パルス幅調整回路の他の例の要部構成を示すブロック図である。 本発明の実施形態１、２におけるパルス幅調整回路における各信号線の波形を示す図であり、（ａ）は、図２の（ａ）に示すパルス幅調整回路における各信号線の波形を示す図であり、（ｂ）は、図２の（ｂ）に示すパルス幅調整回路における各信号線の波形を示す図である。 本発明の実施形態３に係るデジタルアンプの要部構成を示すブロック図である。 本発明の実施形態３に係るデジタルアンプをＢＴＬ接続した出力装置のブロック図である。 従来例に係るデジタルアンプの構成を示す図であり、（ａ）は、従来例におけるデジタルアンプの一例を示す図であり、（ｂ）は、従来例におけるデジタルアンプの他の例を示す図である。
　〔実施形態１〕
　以下、本発明の実施の形態について、詳細に説明する。
　（デジタルアンプ１００）
　図１は、本発明の実施形態１に係るデジタルアンプ１００の要部構成を示すブロック図である。図１に示すように、デジタルアンプ１００は、パルス幅調整回路１、スイッチング回路２、電源回路３、およびフィードバック信号生成部４を備えている。
　デジタルアンプ１００には、入力信号として信号線Ｓ６のデジタル信号が入力される。デジタルアンプ１００は、入力されたデジタル信号を増幅したデジタル信号を信号線Ｓ４から出力する。図１に示すように、デジタルアンプ１００の出力側（スイッチング回路２の後段）に低周波成分を抽出するローパスフィルタ回路５（ローパスフィルタ）を接続することにより、デジタルアンプ１００は、入力されたオーディオ信号を増幅し、スピーカを駆動するためのデジタル信号として出力することができる。
　パルス幅調整回路１は、デジタル信号のパルス幅を調整する。より具体的には、パルス幅調整回路１は、後述する信号線Ｓ７のフィードバック信号の信号レベルに応じて、信号線Ｓ６の入力信号のパルス幅を調整し、調整したデジタル信号を信号線Ｓ３に出力する。パルス幅調整回路１の詳しい構成については、参照する図面を替えて後述する。
　スイッチング回路２は、電源回路３から出力される電源電圧に応じて、パルス幅調整回路１から出力されたデジタル信号の電圧を増幅し、信号線Ｓ４に出力する。
　電源回路３は、スイッチング回路２が電圧を増幅するための電源電圧を供給するための電源回路である。
　フィードバック信号生成部４は、スイッチング回路２の出力信号である信号線Ｓ４の信号に基づいて、フィードバック信号を生成し、信号線Ｓ７に出力する。より具体的には、フィードバック信号生成部４は、信号線Ｓ４の信号に応じたフィードバック信号を生成する。図３では、フィードバック信号生成部４は減衰器４１を備えており、減衰器４１によって信号線Ｓ４の信号を減衰させた信号を出力する。
　なお、フィードバック信号を生成する部材は、物理的にフィードバック信号生成部４以外の部材が備えていてもよい。より具体的には、スイッチング回路２の出力信号をアナログ化する積分器、およびスイッチング回路２の出力信号を基準電圧と比較する比較器は、パルス幅調整回路１が物理的に備えていてもよい。この場合であっても、本明細書では、フィードバック信号を生成する部材は、フィードバック信号生成部４が備える、と記載する。
　（パルス幅調整回路１の一例）
　図２は、本発明の実施形態１、２におけるパルス幅調整回路１の要部構成を示すブロック図であり、（ａ）は、パルス幅調整回路１の一例の要部構成を示すブロック図である。パルス幅調整回路１の一例について、図２の（ａ）を用いて説明する。
　図２の（ａ）に示すように、パルス幅調整回路１は、デジタルＩＣ１１、コンパレータ１２、定電流駆動回路１３、抵抗Ｒ、およびコンデンサＣを備えている。
　デジタルＩＣ１１は、信号の電圧を安定させるためのバッファである。
　コンパレータ１２は、信号線Ｓ１２および信号線Ｓ７によって入力される信号を入力として、入力に応じて２値（ＨおよびＬ）のデジタルパルスを出力する。コンパレータ１２の詳しい動作については、参照する図面を替えて後述する。
　定電流駆動回路１３は、入力信号の電圧を、一定の電流で出力する回路である。
　なお、実施形態１、２におけるパルス幅調整回路１は、図２の（ａ）には不図示であるが、信号線Ｓ７のフィードバック信号をアナログ信号化する積分要素を備えている。
　パルス幅調整回路１における各信号線の波形を、図３の（ａ）に示す。図３は、本発明の実施形態１、２におけるパルス幅調整回路１における各信号線の波形を示す図であり、（ａ）は、図２の（ａ）に示すパルス幅調整回路１における各信号線の波形を示す図である。
　デジタルＩＣ１１に入力された信号線Ｓ６のデジタル信号は、デジタルＩＣ１１によって２値のデジタルパルス信号として、信号線Ｓ１１に出力される。信号線Ｓ１１の信号は、抵抗Ｒ、定電流駆動回路１３、および接地されたコンデンサＣを介して、信号線Ｓ１２の信号としてコンパレータ１２に入力される。
　ここで、信号線Ｓ１２の信号は、定電流駆動回路１３を介しているため、コンデンサＣの充電および放電の双方向で、図３の（ａ）に示すように、所定の傾きを有する直線のスロープを有するパルス信号となる。
　（コンパレータ１２の動作）
　コンパレータ１２の動作について、図３の（ａ）を用いて説明する。
　上述したように、コンパレータ１２は、信号線Ｓ１２によって入力される信号、および信号線Ｓ７によって入力されるフィードバック信号を入力として、入力に応じて２値のデジタルパルスを出力する。図３の（ａ）では、フィードバック信号の電圧が電圧Ａ、電圧Ｂ、および電圧Ｃの場合を例に挙げて説明する。ただし、電圧Ａ、電圧Ｂ、および電圧Ｃの電圧値の関係は、電圧Ａ＞電圧Ｂ＞電圧Ｃであるとする。
　コンパレータ１２は、信号線Ｓ１２によって入力される信号の電圧値が、信号線Ｓ７によって入力されるフィードバック信号の電圧値よりも大きい場合、Ｈを出力する。コンパレータ１２は、信号線Ｓ１２によって入力される信号の電圧値が、信号線Ｓ７によって入力されるフィードバック信号の電圧値よりも小さい場合、Ｌを出力する。そのため、フィードバック信号の電圧が電圧Ａの場合、出力信号のデューティ比は、フィードバック信号の電圧が電圧Ｂまたは電圧Ｃの場合に比べて小さくなる。一方、フィードバック信号の電圧が電圧Ｃの場合、出力信号のデューティ比は、フィードバック信号の電圧が電圧Ａまたは電圧Ｂの場合に比べて大きくなる。
　〔実施形態２〕
　本発明の実施形態２について、以下に説明する。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　（パルス幅調整回路１の他の例）
　図２の（ｂ）は、パルス幅調整回路１の他の例の要部構成を示すブロック図である。パルス幅調整回路１の他の例について、図２の（ｂ）を用いて説明する。
　図２の（ｂ）に示すように、パルス幅調整回路１は、デジタルＩＣ１１、コンパレータ１２、抵抗Ｒ、およびコンデンサＣを備えている。換言すると、図２の（ｂ）に示すパルス幅調整回路１は、図２の（ａ）に示すパルス幅調整回路１における定電流駆動回路１３を含まない構成になっている。図２の（ｂ）に示すパルス幅調整回路１における各信号線の波形について、図３の（ｂ）を用いて説明する。
　図３の（ｂ）は、図２の（ｂ）に示すパルス幅調整回路１における各信号線の波形を示す図である。図３の（ｂ）に示すように、コンパレータ１２の入力のうち、フィードバック信号ではない方の信号である信号線Ｓ１２の信号は、図３の（ａ）に比べて傾きの直線性は劣っている。しかしながら、図２の（ａ）に示すパルス幅調整回路１に比べて、図２の（ｂ）に示すパルス幅調整回路１は、定電流回路の応答特性の限界がない回路が実現できる。
　また、図３の（ｂ）に示すように、図２の（ｂ）に示すパルス幅調整回路１のコンパレータ１２の出力信号（信号線Ｓ３の信号）は、フィードバック信号の電圧が電圧Ａ，電圧Ｂ、および電圧Ｃの何れの場合であっても、図３の（ａ）に示す、図２の（ａ）に示すパルス幅調整回路１のコンパレータ１２の出力信号と同じ波形になる。換言すると、図２の（ａ）に示すパルス幅調整回路１および図３の（ｂ）に示すパルス幅調整回路１の基本動作は、同じである。
　このように、本実施形態１、２に係るデジタルアンプ１００は、入力されたデジタル信号を処理する構成（例えば、ＤＳＰ（Digital Signal Processor）、ＦＰＧＡ（Field Programmable Gate Arrays））や、量子化する構成を備えることなく、入力されたデジタル信号を増幅することができる。換言すると、デジタルアンプ１００は、簡素化された回路構成および低コストのデジタルアンプを実現することができる。
　また、デジタルアンプ１００は、上述したデジタル信号を処理する構成を備えていないため、入力されたデジタル信号をより忠実に増幅することができる。
　また、デジタルアンプ１００は、簡素化された回路構成であるため、スイッチング回路２を構成する化合物半導体パワーＦＥＴ素子の高速スイッチング特性を生かしたデジタルアンプを実現することができる。
　また、デジタルアンプ１００は、スイッチング回路２の出力信号に基づいて生成されたフィードバック信号を参照し、出力するデジタル信号のパルス幅を調整する。そのため、デジタルアンプ１００は、入力がデジタル信号であってもフィードバックが可能なデジタルアンプを実現することができる。
　また、デジタルアンプ１００は、出力するデジタル信号をアナログ化してフィードバック信号を生成する積分要素を更に備えている。そして、デジタルアンプ１００は、積分要素によってアナログ化されたフィードバック信号の信号レベルに応じてデジタル信号のパルス幅を調整する。そのため、デジタルアンプ１００は、入力がデジタル信号であっても適切にフィードバックが可能なデジタルアンプを実現することができる。
　また、デジタルアンプ１００は、出力信号のデューティ比が増大した場合に、フィードバックにより出力信号のデューティ比を低下させる。そのため、デジタルアンプ１００は、ひずみ率や残留雑音を低減させることができる。
　また、デジタルアンプ１００は、スイッチング回路２の後段にローパスフィルタ回路５を備えている。そのため、デジタルアンプ１００は、スピーカを振動させるオーディオのアンプとして用いることができる。
　〔実施形態３〕
　本発明の実施形態３について、図４および図５に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　（デジタルアンプ１００ａ）
　図４は、本発明の実施形態３に係るデジタルアンプ１００ａの要部構成を示すブロック図である。図４に示すように、デジタルアンプ１００ａは、パルス幅調整回路１ａ、スイッチング回路２ａ、フィードバック信号生成部４、デッドタイム発生器６、可変電圧源１０１、減衰器１０２、電流監視回路１０３、誤差アンプ１０４、および積分器１０５を備えている。
　パルス幅調整回路１ａは、上述したパルス幅調整回路１から積分要素を除いた構成である。
　スイッチング回路２ａは、ゲート駆動回路２１を備え、２つのＦＥＴを駆動することにより、増幅したデジタル信号を出力する。
　フィードバック信号生成部４は、上述した実施形態１におけるフィードバック信号生成部４と同じ構成であるため、説明を省略する。
　デッドタイム発生器６は、スイッチング回路２ａの２つのＦＥＴを駆動するタイミングを調整するためのデッドタイムを発生させる。
　可変電圧源１０１は、スイッチング回路２ａが電圧を増幅するための電源電圧および後述する誤差アンプ１０４の基準電圧を供給するための電圧源である。可変電圧源１０１を可変することにより、スイッチング回路２ａの出力電圧を調整する。
　減衰器１０２は、後述する誤差アンプ１０４の基準電圧を調整するための減衰器である。
　電流監視回路１０３は、スイッチング回路２ａの２つのＦＥＴに流れる電流を監視する保護回路である。
　誤差アンプ１０４は、スイッチング回路２ａの出力信号を基準電圧と比較し、スイッチング回路２ａの出力信号が基準電圧より高い場合にＨを出力し、スイッチング回路２ａの出力信号が基準電圧より低い場合にＬを出力する。
　積分器１０５は、誤差アンプ１０４の出力信号を積分する積分要素である。また、積分器１０５には、出力する信号のノイズを抑えるために、後述するディザ発生回路６４が出力するディザ信号が入力される。
　また、デジタルアンプ１００ａには、図４に示すように、出力側にローパスフィルタ回路５、入力側に差動レシーバ６１、差動レシーバ６２、デジタルサンプリング６３、およびディザ発生回路６４が接続されている。
　ローパスフィルタ回路５は、インダクタおよびコンデンサによって構成され、実施形態１におけるローパスフィルタ回路５と同様の機能を有する。
　差動レシーバ６１には、入力信号のデジタル信号が２本の信号線で入力され、当該２本の信号線の差に応じてデジタル信号を出力する。
　差動レシーバ６２には、クロック信号が２本の信号線で入力され、当該２本の信号線の差に応じてクロック信号を出力する。
　デジタルサンプリング６３には、差動レシーバ６１が出力するデジタル信号および差動レシーバ６２が出力するクロック信号が入力され、当該デジタル信号およびクロック信号に応じたデジタルサンプリングを行う。
　ディザ発生回路６４は、デジタルアンプ１００ａが出力する信号のノイズを抑えるためのディザ信号を出力する。
　（ＢＴＬ接続）
　デジタルアンプ１００ａを２つ用いてＢＴＬ接続（Bridged Transformer less接続、ブリッジ接続）することによって出力装置１２０を実現した場合について、図５を用いて説明する。図５は、本発明の実施形態３に係るデジタルアンプ１００ａをＢＴＬ接続した出力装置１２０のブロック図である。
　図５に示すように、出力装置１２０では、デジタルアンプ１００ａ１（第１の増幅部）およびデジタルアンプ１００ａ２（第２の増幅部）のそれぞれに対して、デジタルサンプリング６３の出力およびディザ発生回路６４の出力が入力される。また、デジタルアンプ１００ａ１およびデジタルアンプ１００ａ２のそれぞれ出力側には、ローパスフィルタ回路５Ａおよびローパスフィルタ回路５Ｂが接続されており、ローパスフィルタ回路５Ａおよびローパスフィルタ回路５Ｂの出力側にはスピーカ７０（負荷）が接続されている。出力装置１２０では、入力されたデジタル信号であるオーディオ信号を増幅して、スピーカ７０から音声出力することができる。
　出力装置１２０では、デジタルサンプリング６３は、デジタルアンプ１００ａ１に対して、正相の信号を出力し、デジタルアンプ１００ａ２に対して、デジタルアンプ１００ａ１に出力した信号とは逆の逆位相の信号を出力する。この構成により、デジタルアンプ１００ａ１およびデジタルアンプ１００ａ２のそれぞれの出力信号のＤＣ成分を打ち消し合うことができる。
　ディザ発生回路６４は、デジタルアンプ１００ａ１およびデジタルアンプ１００ａ２に対して、同相の信号を出力する。この構成により、デジタルアンプ１００ａ１およびデジタルアンプ１００ａ２のそれぞれのディザ信号も、出力で打ち消し合うことができる。
　このように、本実施形態に係る出力装置１２０では、デジタルアンプ１００ａ１およびデジタルアンプ１００ａ２はＢＴＬ接続されている。そのため、出力装置１２０は、出力電圧が２倍になるデジタルアンプを実現することができる。
　また、デジタルアンプ１００ａは、スイッチング回路２ａの出力電圧を基準電圧と比較する誤差アンプ１０４を更に備えており、積分器１０５は、誤差アンプ１０４の出力信号を積分することによってフィードバック信号を生成する。そのため、デジタルアンプ１００ａは、スイッチング回路２の出力信号におけるノイズを適切に除去することができる。
　〔まとめ〕
　本発明の態様１に係るデジタルアンプ（１００、１００ａ）は、デジタル信号のパルス幅を調整するパルス幅調整回路（１、１ａ）と、上記パルス幅調整回路の出力信号を増幅するスイッチング回路（２、２ａ）と、上記スイッチング回路の出力信号に基づいてフィードバック信号を生成するフィードバック信号生成部（４）とを備え、上記パルス幅調整回路は、上記フィードバック信号を参照して上記デジタル信号のパルス幅を調整する。
　上記の構成によれば、デジタルアンプは、簡素化された回路構成および低コストのデジタルアンプを実現することができる。また、デジタルアンプは、入力されたデジタル信号をより忠実に増幅することができる。また、デジタルアンプは、スイッチング回路２を構成する化合物半導体パワーＦＥＴ素子の高速スイッチング特性を生かしたデジタルアンプを実現することができる。入力がデジタル信号であってもフィードバックが可能なデジタルアンプを実現することができる。
　本発明の態様２に係るデジタルアンプにおいて、上記態様１における上記フィードバック信号生成部は、上記スイッチング回路の出力信号をアナログ化することによって上記フィードバック信号を生成する積分器（１０５）を備え、上記パルス幅調整回路は、上記フィードバック信号の信号レベルに応じて上記デジタル信号のパルス幅を調整してもよい。
　上記の構成によれば、デジタルアンプは、入力がデジタル信号であっても適切にフィードバックが可能なデジタルアンプを実現することができる。
　本発明の態様３に係るデジタルアンプにおいて、上記態様２における上記フィードバック信号生成部は、上記スイッチング回路の出力信号を基準電圧と比較する比較器（誤差アンプ１０４）を更に備え、上記積分器は、上記比較器の出力信号を積分することによって上記フィードバック信号を生成してもよい。
　上記の構成によれば、スイッチング回路の出力信号におけるノイズを適切に除去することができる。
　本発明の態様４に係るデジタルアンプにおいて、上記態様１～３の何れかにおける上記パルス幅調整回路は、上記スイッチング回路の出力信号のデューティ比が増大した場合に、当該パルス幅調整回路の出力信号のデューティ比を低下させるよう構成されていてもよい。
　上記の構成によれば、デジタルアンプは、ひずみ率や残留雑音を低減させることができる。
　本発明の態様５に係るデジタルアンプは、上記態様１～４の何れかにおいて、上記スイッチング回路の後段にローパスフィルタ（ローパスフィルタ回路５）を更に備えていてもよい。
　上記の構成によれば、スピーカを振動させるオーディオのアンプとして用いることができる。
　本発明の態様６に係る出力装置（１２０）は、第１のデジタル信号を増幅する第１の増幅部（デジタルアンプ１００ａ１）と、上記第１のデジタル信号とは逆位相の第２のデジタル信号を増幅する第２の増幅部（デジタルアンプ１００ａ２）と、上記第１の増幅部と上記第２の増幅部とに接続された負荷（スピーカ７０）と、を備え、上記第１の増幅部は、上記第１のデジタル信号のパルス幅を調整する第１のパルス幅調整回路と、上記第１のパルス幅調整回路の出力信号を増幅する第１のスイッチング回路と、上記第１のスイッチング回路の出力信号に基づいてフィードバック信号を生成する第１のフィードバック信号生成部とを備え、第１の上記パルス幅調整回路は、上記フィードバック信号を参照して上記デジタル信号のパルス幅を調整し、上記第２の増幅部は、上記第２のデジタル信号のパルス幅を調整する第２のパルス幅調整回路と、上記第２のパルス幅調整回路の出力信号を増幅する第２のスイッチング回路と、上記第２のスイッチング回路の出力信号に基づいてフィードバック信号を生成する第１のフィードバック信号生成部とを備え、第２の上記パルス幅調整回路は、上記フィードバック信号を参照して上記デジタル信号のパルス幅を調整する。
　上記の構成によれば、出力装置は、出力電圧が２倍になるデジタルアンプを実現することができる。
　本発明の一実施形態は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の一実施形態の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　１、１ａ　パルス幅調整回路
　２、２ａ　スイッチング回路
　３　電源回路
　４　フィードバック信号生成部
　５、５Ａ、５Ｂ　ローパスフィルタ回路（ローパスフィルタ）
　１２　コンパレータ
　１３　定電流駆動回路
　４１　減衰器
　７０　スピーカ（負荷）
　１０４　誤差アンプ（比較器）
　１０５　積分器
　１００、１００ａ　デジタルアンプ
　１００ａ１　デジタルアンプ（第１の増幅部）
　１００ａ２　デジタルアンプ（第２の増幅部）
　１２０　出力装置

Claims (6)

  1. 　デジタル信号のパルス幅を調整するパルス幅調整回路と、
    　上記パルス幅調整回路の出力信号を増幅するスイッチング回路と、
    　上記スイッチング回路の出力信号に基づいてフィードバック信号を生成するフィードバック信号生成部とを備え、
    　上記パルス幅調整回路は、上記フィードバック信号を参照して上記デジタル信号のパルス幅を調整する
    ことを特徴とするデジタルアンプ。
  2. 　上記フィードバック信号生成部は、上記スイッチング回路の出力信号をアナログ化することによって上記フィードバック信号を生成する積分器を備え、
    　上記パルス幅調整回路は、上記フィードバック信号の信号レベルに応じて上記デジタル信号のパルス幅を調整する
    ことを特徴とする請求項１に記載のデジタルアンプ。
  3. 　上記フィードバック信号生成部は、上記スイッチング回路の出力信号を基準電圧と比較する比較器を更に備え、
    　上記積分器は、上記比較器の出力信号を積分することによって上記フィードバック信号を生成する
    ことを特徴とする請求項２に記載のデジタルアンプ。
  4. 　上記パルス幅調整回路は、上記スイッチング回路の出力信号のデューティ比が増大した場合に、当該パルス幅調整回路の出力信号のデューティ比を低下させるよう構成されている
    ことを特徴とする請求項１から３の何れか１項に記載のデジタルアンプ。
  5. 　上記スイッチング回路の後段にローパスフィルタを更に備えている
    ことを特徴とする請求項１から４の何れか１項に記載のデジタルアンプ。
  6. 　第１のデジタル信号を増幅する第１の増幅部と、
    　上記第１のデジタル信号とは逆位相の第２のデジタル信号を増幅する第２の増幅部と、
    　上記第１の増幅部と上記第２の増幅部とに接続された負荷と、
    を備え、
    　上記第１の増幅部は、
    　　上記第１のデジタル信号のパルス幅を調整する第１のパルス幅調整回路と、
    　　上記第１のパルス幅調整回路の出力信号を増幅する第１のスイッチング回路と、
    　　上記第１のスイッチング回路の出力信号に基づいてフィードバック信号を生成する第１のフィードバック信号生成部とを備え、
    　第１の上記パルス幅調整回路は、上記フィードバック信号を参照して上記デジタル信号のパルス幅を調整し、
    　上記第２の増幅部は、
    　　上記第２のデジタル信号のパルス幅を調整する第２のパルス幅調整回路と、
    　　上記第２のパルス幅調整回路の出力信号を増幅する第２のスイッチング回路と、
    　　上記第２のスイッチング回路の出力信号に基づいてフィードバック信号を生成する第１のフィードバック信号生成部とを備え、
    　第２の上記パルス幅調整回路は、上記フィードバック信号を参照して上記デジタル信号のパルス幅を調整する
    ことを特徴とする出力装置。
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