WO2017141727A1 - 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器 - Google Patents

固体撮像装置、固体撮像装置の駆動方法、及び、電子機器 Download PDF

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Definitions

  • the present technology relates to a solid-state imaging device, a driving method of the solid-state imaging device, and an electronic device, and more particularly, to a solid-state imaging device, a driving method of the solid-state imaging device, and an electronic device that can expand a dynamic range.
  • a time division method is known in which images are taken in time division with different sensitivities and a plurality of images taken in time division are combined.
  • a space division method in which a light receiving element having different sensitivity is provided and a dynamic range is expanded by combining a plurality of images captured by light receiving elements having different sensitivities (for example, Patent Documents 1 and 2). reference).
  • an in-pixel memory system in which a memory that accumulates charges overflowing from a photodiode is provided in each pixel and the dynamic range is expanded by increasing the amount of charge that can be accumulated in one exposure period (for example, see Patent Document 3).
  • the dynamic range can be expanded by increasing the number of divisions.
  • the image quality is deteriorated due to the occurrence of artifacts or a decrease in resolution.
  • the present technology makes it possible to expand the dynamic range of the solid-state imaging device without degrading the image quality.
  • the solid-state imaging device includes a pixel array unit in which a plurality of unit pixels are arranged, and a driving unit that controls the operation of the unit pixels.
  • the transfer unit, and the drive unit converts the charge generated by the second photoelectric conversion unit into the charge accumulated in the charge accumulation unit during at least a part of a period in which the charge accumulation unit accumulates the charge. Than when reading a signal based on To lower the voltage of the voltage source.
  • the variable voltage power supply can be set to a first voltage and a second voltage lower than the first voltage, and the first voltage can be output via a low-pass filter.
  • the low-pass filter can be provided with a resistor in a chip where the solid-state imaging device is provided and a capacitor attached outside the chip.
  • the variable voltage power supply can be set to a first voltage and a second voltage lower than the first voltage, and the first voltage can be output via a sample hold circuit.
  • the sample-and-hold circuit can be provided with a switch in a chip where the solid-state imaging device is provided, and a capacitor attached outside the chip.
  • the unit pixel includes a third transfer gate unit that transfers charges from the second photoelectric conversion unit to the charge storage unit, and a lower part of a gate electrode of the third transfer gate unit. And an overflow path for transferring charges overflowing from the photoelectric conversion unit to the charge storage unit.
  • the driving unit generates a gate signal for the first transfer gate unit and a gate signal for the third transfer gate unit, and outputs one of the signals to a common first signal line. And the third transfer signal input through the first signal line, and the gate signal of the first transfer gate unit input through the first signal line is output to the second signal line. And a switching unit that outputs the gate signal of the transfer gate unit to the third signal line.
  • the second photoelectric conversion unit and the charge storage unit can be connected without a transfer gate unit.
  • the unit pixel may further include a fourth transfer gate portion connected between the second transfer gate portion and the charge / voltage conversion portion.
  • the driving unit generates a gate signal for the second transfer gate unit and a gate signal for the fourth transfer gate unit, and outputs either one to a common fourth signal line. And a gate signal of the second transfer gate portion input via the fourth signal line is output to a fifth signal line, and the fourth signal input via the fourth signal line. And a switching unit that outputs the gate signal of the transfer gate unit to the sixth signal line.
  • the driving unit When reading the first data signal based on the electric charge generated by the first photoelectric conversion unit, the driving unit causes the second transfer gate unit to be in a non-conductive state, and the second photoelectric conversion unit When the second data signal based on the generated charge is read, the second transfer gate portion can be brought into a conductive state.
  • the driving unit When reading the first data signal, the driving unit reads the first data signal after reading the first reset signal in a state where the charge-voltage conversion unit is reset, and the second data When reading a signal, after reading the second data signal, the second reset signal may be controlled to be read in a state where a region where the potential of the charge voltage conversion unit and the charge storage unit are combined is reset. it can.
  • the first difference signal is used for the pixel signal of the unit pixel, and the value of the first difference signal exceeds the threshold value.
  • a signal processing unit that uses the second differential signal as a pixel signal of the unit pixel may be further provided.
  • a signal processing unit that generates and generates a pixel signal of the unit pixel by combining the first difference signal and the second difference signal at a combination ratio set based on the value of the first difference signal Can be further provided.
  • the counter electrode of the charge storage unit is connected to a variable voltage power source, and the drive unit has a period of reading a signal based on the charge stored in the charge storage unit in a period of storing charge in the charge storage unit, The voltage applied to the counter electrode of the charge storage portion can be lowered.
  • the driving method of the solid-state imaging device includes a pixel array unit in which a plurality of unit pixels are arranged, and the unit pixel includes a first photoelectric conversion unit and the first photoelectric conversion unit.
  • a second photoelectric conversion unit having a lower sensitivity than the unit, a counter electrode connected to a variable voltage power source, a charge storage unit for storing charges generated by the second photoelectric conversion unit, a charge voltage conversion unit,
  • Solid-state imaging including a first transfer gate unit that transfers charges from one photoelectric conversion unit to the charge voltage conversion unit, and a second transfer gate unit that couples the potential of the charge voltage conversion unit and the charge storage unit
  • the variable voltage power supply Reduce the voltage.
  • An electronic apparatus includes a pixel array unit in which a plurality of unit pixels are arranged, and a drive unit that controls the operation of the unit pixel, and the unit pixel includes a first photoelectric conversion unit.
  • a second photoelectric conversion unit having a lower sensitivity than the first photoelectric conversion unit, a counter electrode connected to a variable voltage power source, and a charge storage unit for storing charges generated by the second photoelectric conversion unit,
  • the transfer gate section, and the drive section is based on the charge accumulated in the charge accumulation section in at least a part of a period in which the charge generated by the second photoelectric conversion section is accumulated in the charge accumulation section.
  • the variable power Comprising a solid-state imaging device for a power supply voltage lower, and a signal processing unit for processing signals from the solid-state imaging device.
  • the charge is transferred from the first photoelectric conversion unit to the charge-voltage conversion unit, the charge generated by the second photoelectric conversion unit is accumulated in the charge accumulation unit, The potentials of the charge voltage conversion unit and the charge storage unit are combined.
  • the dynamic range of the solid-state imaging device can be expanded without degrading the image quality.
  • FIG. 1 is a system configuration diagram illustrating an outline of a configuration of a CMOS image sensor to which the present technology is applied. It is a system configuration
  • FIG. 9 is a timing chart for explaining an operation at the start of exposure of the unit pixel in FIG. 8.
  • FIG. 9 is a timing chart for explaining an operation at the time of reading the unit pixel of FIG. 8.
  • FIG. 12 is a timing chart for explaining an operation at the start of exposure of the unit pixel in FIG. 11.
  • 12 is a timing chart for explaining an operation at the time of reading of the unit pixel of FIG. 11.
  • FIG. 15 is a timing chart for explaining an operation at the time of reading the unit pixel of FIG. 14.
  • FIG. It is a circuit diagram showing an example of composition of a unit pixel in a 5th embodiment of this art. It is a timing chart for demonstrating the operation
  • FIG. 6 is a circuit diagram illustrating a first configuration example of a portion that generates a high-level voltage of a variable voltage power supply. It is a circuit diagram which shows the 2nd structural example of the part which produces
  • FIG. 21 is a timing chart for explaining an operation at the start of exposure of the unit pixel of FIG. 20.
  • FIG. FIG. 21 is a timing chart for explaining an operation at the time of reading of the unit pixel of FIG. 20.
  • FIG. 21 is a flowchart schematically showing a relationship between an exposure period of a unit pixel in FIG. 20 and a power supply voltage of a variable voltage power supply.
  • FIG. 21 is a flowchart schematically showing a relationship between an exposure period of a unit pixel in FIG. 20 and a power supply voltage of a variable voltage power supply.
  • FIG. 5 is a characteristic diagram (part 1) of an incident light amount—output for explaining a processing signal process
  • FIG. 6 is a characteristic diagram (part 2) of incident light quantity—output for explaining signal processing
  • It is a block diagram which shows a part of structural example of the vertical drive part of FIG. It is a figure which shows the usage example of a solid-state imaging device. It is a block diagram which shows the structural example of an electronic device.
  • FIG. 1 is a system configuration diagram showing an outline of the configuration of a solid-state imaging device to which the present technology is applied, for example, a CMOS image sensor which is a kind of XY address type solid-state imaging device.
  • the CMOS image sensor is an image sensor created by applying or partially using a CMOS process.
  • a CMOS image sensor 10 includes a pixel array unit 11 formed on a semiconductor substrate (chip) (not shown), and a peripheral circuit unit integrated on the same semiconductor substrate as the pixel array unit 11. It has a configuration.
  • the peripheral circuit unit includes, for example, a vertical drive unit 12, a column processing unit 13, a horizontal drive unit 14, and a system control unit 15.
  • the CMOS image sensor 10 further includes a signal processing unit 18 and a data storage unit 19.
  • the signal processing unit 18 and the data storage unit 19 may be mounted on the same substrate as the CMOS image sensor 10 or may be disposed on a different substrate from the CMOS image sensor 10.
  • Each processing of the signal processing unit 18 and the data storage unit 19 may be processing by an external signal processing unit provided on a substrate different from the CMOS image sensor 10, for example, a DSP (Digital Signal Processor) circuit or software. Absent.
  • DSP Digital Signal Processor
  • the pixel array unit 11 includes unit pixels (hereinafter also simply referred to as “pixels”) having a photoelectric conversion unit that generates and accumulates charges according to the received light amount in the row direction and the column direction, that is, The configuration is two-dimensionally arranged in a matrix.
  • the row direction refers to the pixel arrangement direction (that is, the horizontal direction) of the pixel row
  • the column direction refers to the pixel arrangement direction (that is, the vertical direction) of the pixel column. Details of the specific circuit configuration and pixel structure of the unit pixel will be described later.
  • the pixel drive lines 16 are wired along the row direction for each pixel row, and the vertical signal lines 17 are wired along the column direction for each pixel column in the matrix pixel array. .
  • the pixel drive line 16 transmits a drive signal for driving when reading a signal from the pixel.
  • the pixel drive line 16 is shown as one wiring, but is not limited to one.
  • One end of the pixel drive line 16 is connected to an output end corresponding to each row of the vertical drive unit 12.
  • the vertical drive unit 12 is configured by a shift register, an address decoder, and the like, and drives each pixel of the pixel array unit 11 at the same time or in units of rows. That is, the vertical drive unit 12 constitutes a drive unit that controls the operation of each pixel of the pixel array unit 11 together with the system control unit 15 that controls the vertical drive unit 12.
  • the vertical drive unit 12 is not shown in the figure for its specific configuration, but generally has a configuration having two scanning systems, a reading scanning system and a sweeping scanning system.
  • the readout scanning system selectively scans the unit pixels of the pixel array unit 11 in units of rows in order to read out signals from the unit pixels.
  • the signal read from the unit pixel is an analog signal.
  • the sweep-out scanning system performs sweep-out scanning on the readout line on which readout scanning is performed by the readout scanning system prior to the readout scanning by the exposure time.
  • a so-called electronic shutter operation is performed by sweeping (resetting) unnecessary charges by the sweep scanning system.
  • the electronic shutter operation refers to an operation in which the electric charge in the photoelectric conversion unit is discarded and exposure is newly started (charge accumulation is started).
  • the signal read out by the readout operation by the readout scanning system corresponds to the amount of light received after the immediately preceding readout operation or electronic shutter operation.
  • a period from the read timing by the immediately preceding read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the charge exposure period in the unit pixel.
  • a signal output from each unit pixel of the pixel row selectively scanned by the vertical driving unit 12 is input to the column processing unit 13 through each of the vertical signal lines 17 for each pixel column.
  • the column processing unit 13 performs predetermined signal processing on signals output from the pixels in the selected row through the vertical signal line 17 for each pixel column of the pixel array unit 11, and temporarily outputs the pixel signals after the signal processing. Hold on.
  • the column processing unit 13 performs at least noise removal processing, for example, CDS (Correlated Double Sampling) processing or DDS (Double Data Sampling) processing as signal processing.
  • CDS Correlated Double Sampling
  • DDS Double Data Sampling
  • the CDS process removes pixel-specific fixed pattern noise such as reset noise and threshold variation of amplification transistors in the pixel.
  • the column processing unit 13 may have, for example, an AD (analog-digital) conversion function to convert an analog pixel signal into a digital signal and output the digital signal.
  • AD analog-digital
  • the horizontal drive unit 14 includes a shift register, an address decoder, and the like, and sequentially selects unit circuits corresponding to the pixel columns of the column processing unit 13. By the selective scanning by the horizontal driving unit 14, pixel signals subjected to signal processing for each unit circuit in the column processing unit 13 are sequentially output.
  • the system control unit 15 includes a timing generator that generates various timing signals, and the vertical driving unit 12, the column processing unit 13, and the horizontal driving unit 14 based on various timings generated by the timing generator. Drive control is performed.
  • the signal processing unit 18 has at least an arithmetic processing function, and performs various signal processing such as arithmetic processing on the pixel signal output from the column processing unit 13.
  • the data storage unit 19 temporarily stores data necessary for the signal processing in the signal processing unit 18.
  • CMOS image sensor 10 to which the present technology is applied is not limited to the system configuration described above. Examples of other system configurations include the following system configurations.
  • the data storage unit 19 is arranged at the subsequent stage of the column processing unit 13, and the pixel signal output from the column processing unit 13 is supplied to the signal processing unit 18 via the data storage unit 19.
  • a CMOS image sensor 10A having a system configuration.
  • the column processing unit 13 is provided with an AD conversion function for performing AD conversion for each column or a plurality of columns of the pixel array unit 11, and a data storage unit is provided for the column processing unit 13. 19 and a CMOS image sensor 10B having a system configuration in which the signal processing unit 18 is provided in parallel.
  • FIG. 4 is a circuit diagram illustrating a configuration example of the unit pixel 100A arranged in the pixel array unit 11 of FIGS.
  • the unit pixel 100A includes a first photoelectric conversion unit 101, a first transfer gate unit 102, a second photoelectric conversion unit 103, a second transfer gate unit 104, a third transfer gate unit 105, a charge storage unit 106, a reset gate unit 107, An FD (floating diffusion) unit 108, an amplification transistor 109, and a selection transistor 110 are included.
  • a plurality of drive lines are wired for each pixel row as the pixel drive lines 16 in FIGS. 1 to 3 with respect to the unit pixel 100A, for example.
  • Various drive signals TGL, TGS, FCG, RST, and SEL are supplied from the vertical drive unit 12 of FIGS. 1 to 3 via a plurality of drive lines. These drive signals are pulses in which each of the transistors of the unit pixel 100A is an NMOS transistor, so that a high level (for example, power supply voltage VDD) is an active state and a low level (for example, a negative potential) is inactive. Signal.
  • VDD power supply voltage
  • the first photoelectric conversion unit 101 includes, for example, a PN junction photodiode.
  • the 1st photoelectric conversion part 101 produces
  • the first transfer gate unit 102 is connected between the first photoelectric conversion unit 101 and the FD unit 108.
  • a drive signal TGL is applied to the gate electrode of the first transfer gate unit 102.
  • the drive signal TGL becomes active, the first transfer gate unit 102 becomes conductive, and the charge accumulated in the first photoelectric conversion unit 101 is transferred to the FD unit 108 via the first transfer gate unit 102.
  • the second photoelectric conversion unit 103 is composed of, for example, a PN junction photodiode, as with the first photoelectric conversion unit 101.
  • the 2nd photoelectric conversion part 103 produces
  • the first photoelectric conversion unit 101 Comparing the first photoelectric conversion unit 101 and the second photoelectric conversion unit 103, the first photoelectric conversion unit 101 has a larger light receiving surface area and higher sensitivity, and the second photoelectric conversion unit 103 has a light receiving surface area. Is narrow and has low sensitivity.
  • the second transfer gate unit 104 is connected between the charge storage unit 106 and the FD unit 108.
  • a drive signal FCG is applied to the gate electrode of the second transfer gate unit 104.
  • the drive signal FCG becomes active, the second transfer gate unit 104 becomes conductive, and the potentials of the charge storage unit 106 and the FD unit 108 are coupled.
  • the third transfer gate unit 105 is connected between the second photoelectric conversion unit 103 and the charge storage unit 106.
  • a drive signal TGS is applied to the gate electrode of the third transfer gate unit 105.
  • the third transfer gate unit 105 becomes conductive, and the charge accumulated in the second photoelectric conversion unit 103 passes through the third transfer gate unit 105 through the charge accumulation unit 106, Alternatively, it is transferred to a region where the potentials of the charge storage unit 106 and the FD unit 108 are combined.
  • the lower part of the gate electrode of the third transfer gate unit 105 has a slightly deep potential, and the charge that exceeds the saturation charge amount of the second photoelectric conversion unit 103 and overflows from the second photoelectric conversion unit 103 is stored in the charge storage unit.
  • An overflow path to be transferred to 106 is formed.
  • the overflow path formed below the gate electrode of the third transfer gate unit 105 is simply referred to as the overflow path of the third transfer gate unit 105.
  • the charge storage unit 106 includes, for example, a capacitor, and is connected between the second transfer gate unit 104 and the third transfer gate unit 105.
  • the counter electrode of the charge storage unit 106 is connected between the power supply VDD that supplies the power supply voltage VDD.
  • the charge storage unit 106 stores the charge transferred from the second photoelectric conversion unit 103.
  • the reset gate unit 107 is connected between the power supply VDD and the FD unit 108.
  • a drive signal RST is applied to the gate electrode of the reset gate unit 107.
  • the drive signal RST becomes active, the reset gate portion 107 becomes conductive, and the potential of the FD portion 108 is reset to the level of the power supply voltage VDD.
  • the FD unit 108 converts the charge into a voltage signal and outputs the voltage signal.
  • the amplification transistor 109 has a gate electrode connected to the FD portion 108 and a drain electrode connected to the power supply VDD, and serves as an input portion of a read circuit that reads out the electric charge held in the FD portion 108, a so-called source follower circuit. That is, the amplification transistor 109 forms a source follower circuit with the constant current source 111 connected to one end of the vertical signal line 17 by connecting the source electrode to the vertical signal line 17 via the selection transistor 110.
  • the selection transistor 110 is connected between the source electrode of the amplification transistor 109 and the vertical signal line 17.
  • a drive signal SEL is applied to the gate electrode of the select transistor 110.
  • the selection transistor 110 becomes conductive and the unit pixel 100A becomes selected.
  • the pixel signal output from the amplification transistor 109 is output to the vertical signal line 17 via the selection transistor 110.
  • each drive signal is in an active state, each drive signal is turned on, and each drive signal is in an inactive state, each drive signal is also turned off.
  • each gate portion or each transistor is turned on, each gate portion or each transistor may be turned on, and each gate portion or each transistor is turned off. It is also said that the transistor is turned off.
  • FIG. 5 shows a timing chart of the horizontal synchronization signal XHS, the drive signals SEL, RST, TGS, FCG, and TGL.
  • the horizontal synchronization signal XHS is input, and the exposure processing of the unit pixel 100A starts.
  • the drive signal FCG is turned on, and the second transfer gate unit 104 is turned on.
  • the potentials of the charge storage unit 106 and the FD unit 108 are coupled.
  • the drive signals RST and TGS are turned on, and the reset gate unit 107 and the third transfer gate unit 105 are turned on.
  • the charges accumulated in the second photoelectric conversion unit 103 are transferred to the region where the potentials of the charge accumulation unit 106 and the FD unit 108 are coupled via the third transfer gate unit 105.
  • the combined area is reset.
  • the drive signals RST and TGS are turned off, and the reset gate unit 107 and the third transfer gate unit 105 are turned off. Thereby, accumulation of electric charges in the second photoelectric conversion unit 103 is started, and an exposure period is started.
  • the drive signal FCG is turned off, and the second transfer gate unit 104 is turned off.
  • the charge accumulation unit 106 starts accumulating charges that overflow from the second photoelectric conversion unit 103 and are transferred through the overflow path of the third transfer gate unit 105.
  • the drive signals RST and TGL are turned on, and the reset gate unit 107 and the first transfer gate unit 102 are turned on.
  • the charges accumulated in the first photoelectric conversion unit 101 are transferred to the FD unit 108 via the first transfer gate unit 102.
  • the FD unit 108 is reset.
  • the drive signals RST and TGL are turned off, and the reset gate unit 107 and the first transfer gate unit 102 are turned off. Thereby, accumulation of electric charges in the first photoelectric conversion unit 101 is started.
  • the horizontal synchronization signal XHS is input.
  • FIG. 6 shows a timing chart of the horizontal synchronization signal XHS, the drive signals SEL, RST, TGS, FCG, and TGL.
  • the horizontal synchronization signal XHS is input, and the readout period of the unit pixel 100A starts.
  • the drive signal RST is turned on, and the reset gate unit 107 is turned on.
  • the potential of the FD unit 108 is reset to the level of the power supply voltage VDD.
  • the drive signal RST is turned off and the reset gate unit 107 is turned off.
  • the drive signals SEL and FCG are turned on, and the selection transistor 110 and the second transfer gate unit 104 are turned on.
  • the unit pixel 100A is selected, and the potentials of the charge storage unit 106 and the FD unit 108 are combined.
  • the drive signal TGS is turned on, and the third transfer gate unit 105 is turned on.
  • the charge accumulated in the second photoelectric conversion unit 103 is transferred to a combined region where the potentials of the charge storage unit 106 and the FD unit 108 are combined.
  • the charges accumulated in the second photoelectric conversion unit 103 and the charge accumulation unit 106 during the exposure period are accumulated in the combined region.
  • the drive signal TGS is turned off, and the third transfer gate unit 105 is turned off. Thereby, the transfer of charges from the second photoelectric conversion unit 103 is stopped.
  • the signal SL based on the potential of the region where the potentials of the charge storage unit 106 and the FD unit 108 are combined is transmitted through the amplification transistor 109 and the selection transistor 110 to the vertical signal line. 17 is output.
  • the signal SL is a signal based on the charges generated by the second photoelectric conversion unit 103 and accumulated in the second photoelectric conversion unit 103 and the charge accumulation unit 106 during the exposure period.
  • the signal SL is combined in a state where charges accumulated in the second photoelectric conversion unit 103 and the charge accumulation unit 106 during the exposure period are accumulated in a region where the potentials of the charge accumulation unit 106 and the FD unit 108 are combined.
  • the signal is based on the potential of the region. Accordingly, the capacity for converting the charge into the voltage when reading the signal SL is the combined capacity of the charge storage unit 106 and the FD unit 108.
  • the signal SL is also referred to as a low-sensitivity data signal SL.
  • the drive signal RST is turned on and the reset gate unit 107 is turned on.
  • the region where the potentials of the charge storage unit 106 and the FD unit 108 are combined is reset.
  • the drive signal FCG is turned off, and the second transfer gate unit 104 is turned off.
  • the drive signal RST is turned off, and the reset gate unit 107 is turned off.
  • the drive signal FCG is turned on, and the second transfer gate unit 104 is turned on.
  • the potentials of the charge storage unit 106 and the FD unit 108 are coupled.
  • a signal NL based on the potential of the region where the potentials of the charge storage unit 106 and the FD unit 108 are combined is transmitted through the amplification transistor 109 and the selection transistor 110 to the vertical signal line. 17 is output.
  • This signal NL is a signal based on the potential of the combined region when the region where the potentials of the charge storage unit 106 and the FD unit 108 are combined is reset.
  • the signal NL is also referred to as a low-sensitivity reset signal NL.
  • the drive signal FCG is turned off, and the second transfer gate unit 104 is turned off.
  • the drive signal RST is turned on, and the reset gate unit 107 is turned on.
  • the potential of the FD unit 108 is reset to the level of the power supply voltage VDD.
  • the drive signal RST is turned off, and the reset gate unit 107 is turned off.
  • a signal NH based on the potential of the FD unit 108 is output to the vertical signal line 17 via the amplification transistor 109 and the selection transistor 110.
  • the signal NH is a signal based on the potential of the FD unit 108 in the reset state.
  • the signal NH is also referred to as a high-sensitivity reset signal NH.
  • the drive signal TGL is turned on, and the first transfer gate unit 102 is turned on.
  • the charge generated and accumulated in the first photoelectric conversion unit 101 during the exposure period is transferred to the FD unit 108 via the first transfer gate unit 102.
  • the drive signal TGL is turned off, and the first transfer gate unit 102 is turned off. Thereby, the transfer of charge from the first photoelectric conversion unit 101 to the FD unit 108 is stopped.
  • a signal SH based on the potential of the FD unit 108 is output to the vertical signal line 17 via the amplification transistor 109 and the selection transistor 110.
  • the signal SH is a signal based on the electric charge generated and accumulated in the first photoelectric conversion unit 101 during the exposure period.
  • the signal SH is a signal based on the potential of the FD unit 108 in a state where charges accumulated in the first photoelectric conversion unit 101 during the exposure period are accumulated in the FD unit 108. Therefore, the capacity for converting the charge into the voltage when reading the signal SH becomes the capacity of the FD unit 108, which is smaller than when reading the low-sensitivity data signal SL at time ta.
  • the signal SH is also referred to as a high sensitivity data signal SH.
  • the drive signal SEL is turned off and the selection transistor 110 is turned off.
  • the unit pixel 100A enters a non-selected state.
  • the horizontal synchronization signal XHS is input, and the readout period of the pixel signal of the unit pixel 100A ends.
  • FIG. 7 is a circuit diagram illustrating a configuration example of a unit pixel 100B that is a modification of the unit pixel 100A of FIG.
  • portions corresponding to those in FIG. 4 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the connection position of the counter electrode of the charge storage unit 106 is different. That is, in the unit pixel 100B, the counter electrode of the charge storage unit 106 is connected to the ground.
  • the unit pixel 100B operates according to the timing charts shown in FIGS. 5 and 6 in the same manner as the unit pixel 100A.
  • FIG. 8 is a circuit diagram illustrating a configuration example of the unit pixel 100 ⁇ / b> C arranged in the pixel array unit 11 of FIGS. 1 to 3.
  • portions corresponding to those in FIG. 4 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the power supply voltage VCB of the variable voltage power supply VCB is set to, for example, a high level voltage VH or a low level voltage VL.
  • the voltage VH is set to the same level as the power supply voltage VDD, and the voltage VL is set to the ground level.
  • FIG. 9 shows a timing chart of the horizontal synchronization signal XHS, drive signal SEL, power supply voltage VCB, drive signals RST, TGS, FCG, and TGL.
  • the horizontal synchronization signal XHS is input, and the exposure processing of the unit pixel 100A starts.
  • the power supply voltage VCB is changed from the voltage VL to the voltage VH.
  • the power supply voltage VCB is changed from the voltage VH to the voltage VL.
  • the horizontal synchronization signal XHS is input.
  • FIG. 10 shows a timing chart of the horizontal synchronization signal XHS, the drive signal SEL, the power supply voltage VCB, and the drive signals RST, TGS, FCG, and TGL.
  • the horizontal synchronization signal XHS is input, and the readout period of the unit pixel 100C starts.
  • the power supply voltage VCB is changed from the voltage VL to the voltage VH.
  • the drive signal SEL is turned off and the selection transistor 110 is turned off.
  • the unit pixel 100A enters a non-selected state. Further, the power supply voltage VCB is changed from the voltage VH to the voltage VL.
  • the horizontal synchronization signal XHS is input, and the readout period of the pixel signal of the unit pixel 100C ends.
  • the power supply voltage VCB is set to the voltage VL during a period in which charges are accumulated in the charge accumulation unit 106 from when exposure is started to when reading is started.
  • the electric field applied to the charge storage unit 106 during the period in which charges are stored in the charge storage unit 106 is relaxed, and dark current generated in the charge storage unit 106 is suppressed.
  • FIG. 11 is a circuit diagram illustrating a configuration example of the unit pixel 100D arranged in the pixel array unit 11 of FIGS. 1 to 3.
  • portions corresponding to those in FIG. 4 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the third transfer gate unit 105 is deleted. That is, the second photoelectric conversion unit 103 is directly connected to the charge storage unit 106 without passing through the third transfer gate unit 105. Therefore, the charge generated by the second photoelectric conversion unit 103 is transferred to the charge storage unit 106 and stored.
  • the drive signal TRG is applied to the first transfer gate unit 102 instead of the drive signal TGL.
  • the drive signal TRG is the same signal as the drive signal TGL.
  • FIG. 12 shows a timing chart of the horizontal synchronization signal XHS, drive signals SEL, RST, FCG, and TRG.
  • the horizontal synchronization signal XHS is input, and the exposure processing of the unit pixel 100A starts.
  • the drive signal FCG is turned on, and the second transfer gate unit 104 is turned on.
  • the potentials of the charge storage unit 106 and the FD unit 108 are coupled.
  • the drive signal RST is turned on, and the reset gate unit 107 is turned on.
  • the region where the potentials of the charge storage unit 106 and the FD unit 108 are combined is reset.
  • the drive signal RST is turned off, and the reset gate unit 107 is turned off. Thereby, accumulation of electric charges in the second photoelectric conversion unit 103 is started, and an exposure period is started.
  • the drive signal FCG is turned off, and the second transfer gate unit 104 is turned off.
  • the charge accumulation unit 106 starts accumulating the charges transferred from the second photoelectric conversion unit 103.
  • the drive signals RST and TRG are turned on, and the reset gate unit 107 and the first transfer gate unit 102 are turned on.
  • the charges accumulated in the first photoelectric conversion unit 101 are transferred to the FD unit 108 via the first transfer gate unit 102.
  • the FD unit 108 is reset.
  • the drive signals RST and TRG are turned off, and the reset gate unit 107 and the first transfer gate unit 102 are turned off. Thereby, accumulation of electric charges in the first photoelectric conversion unit 101 is started.
  • the horizontal synchronization signal XHS is input.
  • FIG. 13 shows a timing chart of the horizontal synchronization signal XHS, the drive signals SEL, RST, FCG, and TRG.
  • the horizontal synchronization signal XHS is input, and the readout period of the unit pixel 100D starts.
  • the drive signal RST is turned on, and the reset gate unit 107 is turned on.
  • the potential of the FD portion 108 is reset to the level of the power supply voltage VDD.
  • the drive signal RST is turned off and the reset gate unit 107 is turned off.
  • the drive signals SEL and FCG are turned on, and the selection transistor 110 and the second transfer gate unit 104 are turned on.
  • the unit pixel 100A is selected, and the potentials of the charge storage unit 106 and the FD unit 108 are combined.
  • the charges generated by the second photoelectric conversion unit 103 and stored in the charge storage unit 106 during the exposure period are stored in the combined region.
  • the drive signal TRG is turned on, and the first transfer gate unit 102 is turned on.
  • the charge generated and accumulated in the first photoelectric conversion unit 101 during the exposure period is transferred to the FD unit 108 via the first transfer gate unit 102.
  • the drive signal TRG is turned off, and the first transfer gate unit 102 is turned off. Thereby, the transfer of charge from the first photoelectric conversion unit 101 to the FD unit 108 is stopped.
  • the area efficiency of the arrangement of each element constituting the unit pixel 100D is improved.
  • the area of the light receiving surface of the first photoelectric conversion unit 101 can be increased, and the sensitivity of the first photoelectric conversion unit 101 can be improved.
  • FIG. 14 is a circuit diagram illustrating a configuration example of the unit pixel 100E disposed in the pixel array unit 11 of FIGS. 1 to 3.
  • portions corresponding to those in FIG. 4 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the fourth transfer gate unit 151 is connected between the second transfer gate unit 104 and the reset gate unit 107 and the FD unit 108.
  • the drive signal FDG is applied to the gate electrode of the fourth transfer gate unit 151.
  • the fourth transfer gate unit 151 becomes conductive, the node 152 between the second transfer gate unit 104, the reset gate unit 107, and the fourth transfer gate unit 151, and the FD unit.
  • the potential with 108 is coupled.
  • FIG. 15 shows a timing chart of the horizontal synchronization signal XHS, the drive signals SEL, FDG, RST, TGS, FCG, and TGL.
  • the horizontal synchronization signal XHS is input, and the exposure processing of the unit pixel 100A starts.
  • the drive signals FDG and FCG are turned on, and the fourth transfer gate unit 151 and the second transfer gate unit 104 are turned on.
  • the potentials of the charge storage unit 106, the FD unit 108, and the node 152 are combined.
  • the drive signal FDG is turned on, and the same operation as that from time t3 to t8 in FIG. 5 is performed while the fourth transfer gate unit 151 is turned on.
  • FIG. 16 shows a timing chart of the horizontal synchronization signal XHS, the drive signals SEL, FDG, RST, TGS, FCG, and TGL.
  • the horizontal synchronization signal XHS is input, and the readout period of the unit pixel 100E starts.
  • the drive signal FDG is turned on, and the fourth transfer gate unit 151 is turned on.
  • the potentials of the FD unit 108 and the node 152 are coupled.
  • the drive signal FDG is turned on, and the fourth transfer gate unit 151 is turned on.
  • the potentials of the FD unit 108 and the node 152 are coupled. Further, since the reset gate portion 107 is turned on, the combined region is reset.
  • the drive signal FDG is turned off, and the fourth transfer gate unit 151 is turned off.
  • FIG. 17 is a circuit diagram illustrating a configuration example of the unit pixel 100F arranged in the pixel array unit 11 of FIGS. 1 to 3.
  • portions corresponding to those in FIG. 14 are denoted by the same reference numerals, and description thereof is omitted as appropriate.
  • the unit pixel 100F has a configuration in which the fourth transfer gate unit 151 is added to the unit pixel 100D of FIG.
  • FIG. 18 shows a timing chart of the horizontal synchronization signal XHS, the drive signals SEL, FDG, RST, FCG, and TRG.
  • the horizontal synchronization signal XHS is input, and the exposure processing of the unit pixel 100A starts.
  • the drive signals FDG and FCG are turned on, and the fourth transfer gate unit 151 and the second transfer gate unit 104 are turned on.
  • the potentials of the charge storage unit 106, the FD unit 108, and the node 152 are combined.
  • the drive signal FDG is turned on, and the same operation as from time t3 to t8 in FIG. 12 is performed while the fourth transfer gate unit 151 is turned on.
  • FIG. 19 shows a timing chart of the horizontal synchronization signal XHS, the drive signals SEL, FDG, RST, FCG, and TRG.
  • the horizontal synchronization signal XHS is input, and the readout period of the unit pixel 100F starts.
  • the drive signal FDG is turned on, and the fourth transfer gate unit 151 is turned on.
  • the potentials of the FD unit 108 and the node 152 are coupled.
  • FIG. 20 is a circuit diagram illustrating a configuration example of the unit pixel 100G arranged in the pixel array unit 11 of FIGS. 1 to 3.
  • portions corresponding to those in FIG. 14 are denoted by the same reference numerals, and description thereof is omitted as appropriate.
  • the power supply voltage FCVDD of the variable voltage power supply FCVDD is set to, for example, a high level voltage FCH or a low level voltage FCL.
  • the voltage FCH is set to substantially the same level as the power supply voltage VDD, and the voltage FCL is set to a predetermined intermediate potential.
  • ⁇ Configuration example of a portion that generates voltage FCH of variable voltage power supply FCVDD ⁇ 21 and 22 show a configuration example of a portion that generates the voltage FCH of the variable voltage power supply FCVDD.
  • the part that generates the voltage FCH of the variable voltage power supply FCVDD is constituted by the power supply VDD, the resistor 201, and the capacitor 202.
  • the resistor 201 is connected between the power supply VDD and the pad 203 of the chip on which the CMOS image sensor 10 is provided.
  • One end of the resistor 201 connected to the pad 203 is also connected to the vertical drive unit 12.
  • the capacitor 202 is an external capacitor connected to the pad 203, and is connected between the pad 203 and the ground.
  • the resistor 201 and the capacitor 202 constitute a low-pass filter, and the voltage FCH is output through the low-pass filter and supplied to the vertical drive unit 12. Therefore, the high frequency noise of the voltage FCH is removed, and PSRR (power supply voltage fluctuation removal ratio) is greatly improved.
  • a switch 211 is connected instead of the resistor 201 and a capacitor 212 is connected instead of the capacitor 202.
  • the switch 211 and the capacitor 212 constitute a sample and hold circuit, and the voltage FCH is output through the sample and hold circuit and supplied to the vertical drive unit 12.
  • the system control unit 15 adjusts the voltage FCH by controlling the switch 211 and adjusting the charge accumulation amount of the capacitor 212. That is, the voltage FCH of the variable voltage power supply FCVDD is defined by the charge accumulated in the capacitor 212. Therefore, the high frequency noise of the voltage FCH is removed, and PSRR is greatly improved.
  • FIG. 23 shows a timing chart of the horizontal synchronization signal XHS, the drive signals SEL, FDG, RST, TGS, FCG, TGL, and the power supply voltage FCVDD.
  • the power supply voltage FCVDD is changed from the voltage FCH to the voltage FCL.
  • the horizontal synchronization signal XHS is input.
  • FIG. 24 shows a timing chart of the horizontal synchronization signal XHS, the drive signals SEL, FDG, RST, TGS, FCG, TGL, and the power supply voltage FCVDD.
  • the horizontal synchronization signal XHS is input, and the readout period of the unit pixel 100G starts.
  • the drive signal FDG is turned on, and the fourth transfer gate unit 151 is turned on.
  • the potentials of the FD unit 108 and the node 152 are coupled.
  • the power supply voltage FCVDD is changed from the voltage FCL to the voltage FCH.
  • the timing chart of FIG. 25 schematically shows the relationship between the exposure period of the unit pixel 100G and the power supply voltage FCVDD of the variable voltage power supply FCVDD.
  • the timing chart on the upper side of FIG. 25 schematically shows the relationship between the exposure period of the unit pixel 100G in each row from the first row to the last row of the pixel array section 11 and the power supply voltage FCVDD in order from the top.
  • the dotted line with the character string “L ⁇ H” indicates the timing at which the power supply voltage FCVDD of each row is changed from the voltage FCL to the voltage FCH.
  • the dotted line with the character string “H ⁇ L” indicates the timing at which the power supply voltage FCVDD in each row is changed from the voltage FCH to the voltage FCL.
  • the solid line indicating the character string “read” indicates the timing at which the pixel signal of the unit pixel 100G in each row is read.
  • a solid line indicating the character string “exposure start” indicates a timing at which exposure of the unit pixel 100G in each row is started.
  • 25 is a timing chart of the power supply voltage FCVDD in the last row of the pixel array section 11.
  • the power supply voltage FCVDD is changed from the voltage FCH to the voltage FCL.
  • the power supply voltage FCVDD is changed from the voltage FCL to the voltage FCH before reading the pixel signal of the unit pixel 100G.
  • the power supply voltage FCVDD is set to the voltage FCL in almost all the exposure periods of the unit pixels 100G in each row.
  • the timing of changing the power supply voltage FCVDD is not limited to the above-described example. Specifically, for example, in at least a part of a period in which the charge generated by the second photoelectric conversion unit 103 is stored in the charge storage unit 106, the power source is more than when reading a signal based on the charge stored in the charge storage unit 106.
  • the voltage FCVDD may be set to be low.
  • the power supply voltage FCVDD can be changed from the voltage FCH to the voltage FCL at an arbitrary timing after the exposure by the second photoelectric conversion unit 103 of the unit pixel 100G is started.
  • the power supply voltage FCVDD can be changed from the voltage FCL to the voltage FCH at an arbitrary timing before the low-sensitivity reset signal NL of the unit pixel 100G is read.
  • the power supply voltage FCVDD may be set to the voltage FCL from the end of reading of the pixel signal of the unit pixel 100G until the start of exposure.
  • the power supply voltage FCVDD may be changed from the voltage FCH to the voltage FCL at time t38 in FIG. 24, and the power supply voltage FCVDD may be changed from the voltage FCL to the voltage FCH at time t2 in FIG.
  • noise removal processing and arithmetic processing From the unit pixels 100A to 100F, signals are output to the vertical signal line 17 in the order of the low sensitivity data signal SL, the low sensitivity reset signal NL, the high sensitivity reset signal NH, and the high sensitivity data signal SH. .
  • the subsequent signal processing unit for example, the column processing unit 13 or the signal processing unit 18 shown in FIGS. 1 to 3, the low sensitivity data signal SL, the low sensitivity reset signal NL, the high sensitivity reset signal NH, and the high sensitivity.
  • Predetermined noise removal processing and signal processing are performed on the data signal SH.
  • an example of noise removal processing in the column processing unit 13 in the subsequent stage and calculation processing in the signal processing unit 18 will be described.
  • DDS processing that does not remove reset noise but removes fixed pattern noise peculiar to the pixel such as threshold variation of amplification transistors in the pixel. Done.
  • CDS processing is performed in which pixel-specific fixed pattern noise such as reset noise and variation in threshold values of amplification transistors in the pixel is removed.
  • the processing example 1 is an arithmetic processing that does not require the use of a frame memory, there are advantages that the circuit configuration can be simplified and the cost can be reduced.
  • a storage means for example, a frame memory is required. Accordingly, the arithmetic processing of the processing example 2 is performed, for example, by using the data storage unit 19 as a storage unit in the signal processing unit 18 or using a frame memory in an external DSP circuit.
  • the CDS process for removing the fixed pattern noise unique to the pixel such as the reset noise and the threshold variation of the amplification transistor in the pixel is performed for the low-sensitivity signals SL and NL.
  • the signal processing unit 18 sets the ratio of the low-sensitivity difference signal SNL and the high-sensitivity difference signal SNH for each pixel, for each pixel, for each color, and for each shared pixel.
  • a gain table is generated by calculating as a gain for every specific pixel in the unit or for all pixels uniformly. Then, the signal processing unit 18 calculates the product of the low sensitivity difference signal SNL and the gain table as a correction value for the low sensitivity difference signal SNL.
  • the gain is G and the correction value of the low sensitivity difference signal SNL (hereinafter referred to as a corrected low sensitivity difference signal) is SNL ′
  • the gain G and the corrected low sensitivity difference signal SNL ′ are expressed by the following equation (1): It can be determined based on (2).
  • Cfd is a capacitance value of the FD unit 108
  • Cfc is a capacitance value of the charge storage unit 106. Therefore, the gain G is equivalent to the capacity ratio.
  • FIG. 26 shows the relationship between the low sensitivity difference signal SNL, the high sensitivity difference signal SNH, and the corrected low sensitivity difference signal SNL ′ with respect to the amount of incident light.
  • the signal processing unit 18 uses a predetermined threshold value Vt set in advance.
  • the threshold value Vt is set in advance in an area where the high sensitivity difference signal SNH is saturated and the optical response characteristic is linear in the optical response characteristic.
  • the signal processing unit 18 presets the corrected low-sensitivity difference signal SNL ′ and the high-sensitivity difference signal SNH within a predetermined range.
  • the signals are combined at the ratio and output as a pixel signal SN.
  • the signal processing unit 18 changes the composite ratio of the corrected low sensitivity difference signal SNL ′ and the high sensitivity difference signal SNH in a stepwise manner in the range before and after the predetermined threshold Vt as a reference as follows.
  • the predetermined threshold value Vt is a value set in advance in a region where the high sensitivity difference signal SNH is saturated and the light response characteristic is linear in the light response characteristic.
  • the level at which the low-sensitivity data signal SL is saturated can be raised by providing the charge storage unit 106 for the low-sensitivity second photoelectric conversion unit 103.
  • the maximum value of the dynamic range can be increased while the minimum value of the dynamic range is maintained, and the dynamic range can be expanded.
  • LED flicker in which a blinking subject such as an LED light source cannot be imaged at the blinking timing.
  • This LED flicker occurs, for example, because the dynamic range of a conventional image sensor is low and it is necessary to adjust the exposure time for each subject.
  • the exposure time is long for low-illuminance subjects and the exposure time is short for high-illuminance subjects. Thereby, it is possible to deal with subjects with various illuminances even in a low dynamic range.
  • the readout speed is constant regardless of the exposure time, when the exposure time is set in a unit shorter than the readout time, light incident on the photoelectric conversion unit other than the exposure time is photoelectrically converted into electric charges. , Discarded without being read.
  • the dynamic range can be expanded as described above, and the exposure time can be set long, so that the occurrence of LED flicker can be suppressed.
  • CMOS image sensors 10, 10A, and 10B as described above, it is possible to prevent the occurrence of artifacts and the reduction in resolution that occur when the number of divisions is increased by the time division method or the space division method.
  • the present invention is applied to a CMOS image sensor in which unit pixels are arranged in a matrix.
  • the present technology is not limited to application to a CMOS image sensor. That is, the present technology can be applied to all XY address type solid-state imaging devices in which unit pixels are two-dimensionally arranged in a matrix.
  • the present technology is not limited to application to a solid-state imaging device that detects the distribution of the amount of incident light of visible light and captures it as an image, but a solid-state that captures the distribution of the incident amount of infrared rays, X-rays, or particles as an image. Applicable to all imaging devices.
  • the solid-state imaging device may be formed as a single chip, or may be in a module-like form having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together. Good.
  • FIG. 28 shows the CMOS image sensor 10 of FIG. 1 when the drive signal TGL and the drive signal TGS are turned on and the drive signal FDG and the drive signal FCG are turned on in the unit pixel 100G of FIG.
  • the example of a structure of the vertical drive part 12 is shown.
  • an example of the configuration of one row of the pixel array unit 11 is shown.
  • the vertical drive unit 12 is configured to include an address latch circuit 301, a signal generation circuit 302, a drive unit 303, a switching unit 304, a drive unit 305, and a drive unit 306.
  • the drive unit 303 is configured to include amplifiers 311a to 311c.
  • the switching unit 304 is configured to include switching circuits 321a and 321b.
  • the drive unit 305 is configured to include amplifiers 331a and 331b.
  • the drive unit 306 is configured to include amplifiers 341a and 341b.
  • the address latch circuit 301 selects a row of the pixel array unit 11 to be driven based on an address signal supplied from the system control unit 15.
  • the signal generation circuit 302 generates the drive signals TGL, TGS, FDG, FCG, RST, SEL, and the power supply voltage FCVDD that are supplied to the row selected by the address latch circuit 301.
  • the signal generation circuit 302 generates either one at a different timing without generating both at the same time because the drive signal TGL and the drive signal TGS are turned on at different timings. Then, the signal generation circuit 302 supplies the drive signal TGL or the drive signal TGS to the switching circuit 321a via a common signal line.
  • the signal generation circuit 302 since the timing at which the drive signal FDG and the drive signal FCG are turned on is different, the signal generation circuit 302 generates either one at a different timing without generating both at the same time. Then, the signal generation circuit 302 supplies the drive signal FDG or the drive signal FCG to the switching circuit 321b through a common signal line.
  • the signal generation circuit 302 supplies the drive signals RST and SEL and the power supply voltage FCVDD to the amplifier 311a, the amplifier 311b, and the amplifier 311c through different signal lines.
  • the amplifier 311a amplifies the drive signal RST and supplies it to each unit pixel 100G in the row to be driven.
  • the amplifier 311b amplifies the drive signal SEL and supplies it to each unit pixel 100G in the row to be driven.
  • the amplifier 311c amplifies the power supply voltage FCVDD and supplies it to each unit pixel 100G in the row to be driven.
  • the switching circuit 321a selects the amplifier 331a of the driving unit 305 as a supply destination of the driving signal TGL based on the switching pulse supplied from the system control unit 15, and supplies the driving signal TGL to the amplifier 331a.
  • the switching circuit 321a selects the amplifier 341a of the driving unit 306 as a supply destination of the driving signal TGS based on the switching pulse supplied from the system control unit 15, and supplies the driving signal TGS to the amplifier 341a.
  • the drive signal TGL and the drive signal TGS are supplied to the amplifier 331a and the amplifier 341a via different signal lines, respectively.
  • the switching circuit 321b selects the amplifier 331b of the driving unit 305 as a supply destination of the driving signal FDG based on the switching pulse supplied from the system control unit 15, and supplies the driving signal FDG to the amplifier 331b. Further, the switching circuit 321b selects the amplifier 341b of the driving unit 306 as a supply destination of the driving signal FCG based on the switching pulse supplied from the system control unit 15, and supplies the driving signal FCG to the amplifier 341b. At this time, the drive signal FDG and the drive signal FCG are supplied to the amplifier 331b and the amplifier 341b via different signal lines.
  • the amplifier 331a amplifies the drive signal TGL and supplies it to each unit pixel 100G in the row to be driven.
  • the amplifier 331b amplifies the drive signal TGS and supplies it to each unit pixel 100G in the row to be driven.
  • the amplifier 341a amplifies the drive signal FDG and supplies it to each unit pixel 100G in the row to be driven.
  • the amplifier 341b amplifies the drive signal FCG and supplies it to each unit pixel 100G in the row to be driven.
  • the signal lines of the drive signal TGL and the drive signal TGS are made common between the signal generation circuit 302 and the switching circuit 321a, and the signal lines of the drive signal FDG and the drive signal FCG are made common, thereby providing a signal line.
  • the number of can be reduced. Thereby, in the unit pixel 100G, an increase in the area of the CMOS image sensor 10 due to an increase in the number of gate portions and transistors can be suppressed.
  • the above-described embodiments can be combined within a possible range.
  • the counter electrode of the charge storage unit 106 may be connected to the variable voltage power supply FCVDD.
  • FIG. 29 is a diagram illustrating a usage example of the above-described solid-state imaging device.
  • the solid-state imaging device described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures
  • Equipment used for medical and health care ⁇
  • Security equipment such as security surveillance cameras and personal authentication cameras
  • Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports, such as action cameras and wearable cameras for sports applications, etc.
  • Equipment used for agriculture such as cameras for monitoring the condition of fields and crops
  • FIG. 30 is a block diagram illustrating a configuration example of an imaging apparatus (camera apparatus) 400 that is an example of an electronic apparatus to which the present technology is applied.
  • an imaging apparatus 400 includes an optical system including a lens group 401 and the like, an imaging element 402, a DSP circuit 403 that is a camera signal processing unit that processes a signal from the imaging element 402, a frame memory 404, and a display device. 405, a recording device 406, an operation system 407, a power supply system 408, and the like.
  • the DSP circuit 403, the frame memory 404, the display device 405, the recording device 406, the operation system 407, and the power supply system 408 are connected to each other via a bus line 409.
  • the lens group 401 takes in incident light (image light) from a subject and forms an image on the imaging surface of the imaging element 402.
  • the imaging element 402 converts the amount of incident light imaged on the imaging surface by the lens group 401 into an electrical signal in units of pixels and outputs it as a pixel signal.
  • the display device 405 includes a panel display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the image sensor 402.
  • the recording device 406 records a moving image or a still image captured by the image sensor 402 on a recording medium such as a memory card, a video tape, or a DVD (Digital Versatile Disk).
  • the operation system 407 issues operation commands for various functions of the imaging apparatus 400 under the operation of the user.
  • the power supply system 408 appropriately supplies various power supplies serving as operation power supplies for the DSP circuit 403, the frame memory 404, the display device 405, the recording device 406, and the operation system 407 to these supply targets.
  • Such an imaging apparatus 400 is applied to a camera module for a mobile device such as a video camera, a digital still camera, and a smartphone or a mobile phone.
  • the solid-state imaging apparatus according to each of the above-described embodiments can be used as the imaging element 402. Thereby, the image quality of the imaging device 400 can be improved.
  • the above-described embodiments can be combined within a possible range.
  • the third to fifth embodiments described above can be combined with the second embodiment.
  • the present technology can take the following configurations.
  • a drive unit for controlling the operation of the unit pixel, The unit pixel is A first photoelectric conversion unit;
  • a charge accumulator that has a counter electrode connected to a variable voltage power source and accumulates the charge generated by the second photoelectric converter;
  • a charge-voltage converter A first transfer gate portion that transfers charges from the first photoelectric conversion portion to the charge-voltage conversion portion;
  • a second transfer gate unit that couples the charge-voltage conversion unit and the potential of the charge storage unit;
  • the drive unit is more variable than when reading a signal based on the charge accumulated in the charge accumulation unit in at least a part of a period in which the charge generated by the second photoelectric conversion unit is accumulated in the charge accumulation unit.
  • a solid-state imaging device that lowers the voltage of the voltage power supply.
  • the variable voltage power supply can be set to a first voltage and a second voltage lower than the first voltage, and outputs the first voltage via a low-pass filter.
  • the said low-pass filter is provided with the resistance in the chip
  • the variable voltage power supply can be set to a first voltage and a second voltage lower than the first voltage, and outputs the first voltage via a sample hold circuit. Solid-state imaging device.
  • the solid-state imaging device wherein the sample and hold circuit includes a switch in a chip in which the solid-state imaging device is provided, and a capacitor attached to the outside of the chip.
  • the unit pixel is A third transfer gate portion for transferring charges from the second photoelectric conversion portion to the charge storage portion; An overflow path formed under the gate electrode of the third transfer gate portion and transferring the charge overflowing from the second photoelectric conversion portion to the charge storage portion.
  • the drive unit is A signal generation unit that generates a gate signal of the first transfer gate unit and a gate signal of the third transfer gate unit, and outputs either one to a common first signal line;
  • the third transfer gate that outputs the gate signal of the first transfer gate portion input via the first signal line to the second signal line and is input via the first signal line.
  • the unit pixel is The solid-state imaging device according to any one of (1) to (8), further including a fourth transfer gate unit connected between the second transfer gate unit and the charge-voltage conversion unit.
  • the drive unit is A signal generation unit that generates a gate signal of the second transfer gate unit and a gate signal of the fourth transfer gate unit, and outputs either one to a common fourth signal line;
  • the fourth transfer gate that is input via the fourth signal line and that outputs the gate signal of the second transfer gate unit input via the fourth signal line to the fifth signal line.
  • the drive unit When the drive unit reads the first data signal based on the charge generated by the first photoelectric conversion unit, the drive unit sets the second transfer gate unit to a non-conductive state, and the second photoelectric conversion unit generates The solid-state imaging device according to any one of (1) to (10), wherein when reading a second data signal based on electric charge, the second transfer gate unit is turned on. (12) In the case of reading the first data signal, the driving unit reads the first data signal after reading the first reset signal in a state where the charge-voltage conversion unit is reset, and then reads the second data signal. When the second data signal is read, the second reset signal is controlled to be read in a state where the region where the potential of the charge-voltage conversion unit and the charge storage unit are combined is reset. ).
  • the first difference signal is used for the pixel signal of the unit pixel, and the value of the first difference signal exceeds the threshold value.
  • a signal processing unit that generates and generates a pixel signal of the unit pixel by combining the first difference signal and the second difference signal at a combination ratio set based on the value of the first difference signal
  • the solid-state imaging device further comprising: (15) A pixel array unit in which a plurality of unit pixels are arranged; The unit pixel is A first photoelectric conversion unit; A second photoelectric conversion unit having a lower sensitivity than the first photoelectric conversion unit; A charge accumulator that has a counter electrode connected to a variable voltage power source and accumulates the charge generated by the second photoelectric converter; A charge-voltage converter, A first transfer gate portion that transfers charges from the first photoelectric conversion portion to the charge-voltage conversion portion; A solid-state imaging device including: the charge-voltage conversion unit; and a second transfer gate unit that couples the potential of the charge storage unit.
  • the voltage of the variable voltage power source is set to be higher than when a signal based on the charge accumulated in the charge accumulation unit is read in at least a part of a period in which the charge generated by the second photoelectric conversion unit is accumulated in the charge accumulation unit. Drive method of solid-state imaging device.
  • the unit pixel is A first photoelectric conversion unit;
  • a charge accumulator that has a counter electrode connected to a variable voltage power source and accumulates the charge generated by the second photoelectric converter;
  • a charge-voltage converter A first transfer gate portion that transfers charges from the first photoelectric conversion portion to the charge-voltage conversion portion;
  • a second transfer gate unit that couples the charge-voltage conversion unit and the potential of the charge storage unit;
  • the drive unit is more variable than when reading a signal based on the charge accumulated in the charge accumulation unit in at least a part of a period in which the charge generated by the second photoelectric conversion unit is accumulated in the charge accumulation unit.
  • a solid-state imaging device that lowers the voltage of the voltage power supply;
  • An electronic device comprising: a signal processing unit that processes a signal from the solid

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Abstract

本技術は、画質を劣化させずに、固体撮像装置のダイナミックレンジを拡大することができるようにする固体撮像装置、固体撮像装置の駆動方法、及び、電子機器に関する。 固体撮像装置は、複数の単位画素が配置されている画素アレイ部と、単位画素の動作を制御する駆動部とを備え、単位画素は、第1の光電変換部と、第1の光電変換部より感度が低い第2の光電変換部と、対向電極が可変電圧電源に接続され、第2の光電変換部が生成した電荷を蓄積する電荷蓄積部と、電荷電圧変換部と、第1の光電変換部から電荷電圧変換部に電荷を転送する第1の転送ゲート部と、電荷電圧変換部と電荷蓄積部のポテンシャルを結合する第2の転送ゲート部とを含み、駆動部は、第2の光電変換部が生成した電荷を電荷蓄積部に蓄積する期間の少なくとも一部において電荷蓄積部に蓄積された電荷に基づく信号を読み出すときより、可変電圧電源の電圧を低くする。本技術は固体撮像装置に適用できる。

Description

固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
　本技術は、固体撮像装置、固体撮像装置の駆動方法、及び、電子機器に関し、特に、ダイナミックレンジを拡大できるようにした固体撮像装置、固体撮像装置の駆動方法、及び、電子機器に関する。
　従来、様々な方式の固体撮像装置のダイナミックレンジ拡大技術が存在する。
　例えば、異なる感度で時分割に撮影し、時分割に撮影した複数の画像を合成する時分割方式が知られている。
　また、例えば、感度が異なる受光素子を設け、感度が異なる受光素子でそれぞれ撮影した複数の画像を合成することによりダイナミックレンジを拡大する空間分割方式が知られている（例えば、特許文献１、２参照）。
　さらに、例えば、各画素内にフォトダイオードから溢れた電荷を蓄積するメモリを設け、１回の露光期間に蓄積できる電荷量を増やすことによりダイナミックレンジを拡大する画素内メモリ方式が知られている（例えば、特許文献３参照）。
特許第３０７１８９１号公報 特開２００６－２５３８７６号公報 特許第４３１７１１５号公報
　しかしながら、時分割方式や空間分割方式では、分割数を増やすことによりダイナミックレンジを拡大することができる一方、分割数が増えると、アーチファクトの発生や解像度の低下等による画質の劣化が発生する。
　また、画素内メモリ方式では、メモリの容量が限られるため、拡大できるダイナミックレンジに限界があった。
　そこで、本技術は、画質を劣化させずに、固体撮像装置のダイナミックレンジを拡大できるようにするものである。
　本技術の第１の側面の固体撮像装置は、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部とを備え、前記単位画素は、第１の光電変換部と、前記第１の光電変換部より感度が低い第２の光電変換部と、対向電極が可変電圧電源に接続され、前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、電荷電圧変換部と、前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部とを含み、前記駆動部は、前記第２の光電変換部が生成した電荷を前記電荷蓄積部に蓄積する期間の少なくとも一部において、前記電荷蓄積部に蓄積された電荷に基づく信号を読み出すときより、前記可変電圧電源の電圧を低くする。
　前記可変電圧電源には、第１の電圧及び前記第１の電圧より低い第２の電圧に設定させることができ、ローパスフィルタを介して前記第１の電圧を出力させることができる。
　前記ローパスフィルタには、前記固体撮像装置が設けられているチップ内の抵抗、及び、前記チップの外に取り付けられた容量を設けることができる。
　前記可変電圧電源には、第１の電圧及び前記第１の電圧より低い第２の電圧に設定させることができ、サンプルホールド回路を介して前記第１の電圧を出力させることができる。
　前記サンプルホールド回路には、前記固体撮像装置が設けられているチップ内のスイッチ、及び、前記チップの外に取り付けられた容量を設けることができる。
　前記単位画素には、前記第２の光電変換部から前記電荷蓄積部に電荷を転送する第３の転送ゲート部と、前記第３の転送ゲート部のゲート電極の下部に形成され、前記第２の光電変換部から溢れた電荷を前記電荷蓄積部に転送するオーバーフローパスとをさらに設けることができる。
　前記駆動部には、前記第１の転送ゲート部のゲート信号、及び、前記第３の転送ゲート部のゲート信号を生成するとともに、いずれか一方を共通の第１の信号線に出力する信号生成部と、前記第１の信号線を介して入力された前記第１の転送ゲート部のゲート信号を第２の信号線に出力し、前記第１の信号線を介して入力された前記第３の転送ゲート部のゲート信号を第３の信号線に出力する切り替え部とを設けることができる。
　前記第２の光電変換部と前記電荷蓄積部とを転送ゲート部を介さずに接続することができる。
　前記単位画素には、前記第２の転送ゲート部と前記電荷電圧変換部との間に接続されている第４の転送ゲート部をさらに設けることができる。
　前記駆動部には、前記第２の転送ゲート部のゲート信号、及び、前記第４の転送ゲート部のゲート信号を生成するとともに、いずれか一方を共通の第４の信号線に出力する信号生成部と、前記第４の信号線を介して入力された前記第２の転送ゲート部のゲート信号を第５の信号線に出力し、前記第４の信号線を介して入力された前記第４の転送ゲート部のゲート信号を第６の信号線に出力する切り替え部とを設けることができる。
　前記駆動部には、前記第１の光電変換部が生成した電荷に基づく第１のデータ信号を読み出す場合、前記第２の転送ゲート部を非導通状態にさせ、前記第２の光電変換部が生成した電荷に基づく第２のデータ信号を読み出す場合、前記第２の転送ゲート部を導通状態にさせることができる。
　前記駆動部には、前記第１のデータ信号を読み出す場合、前記電荷電圧変換部をリセットした状態において第１のリセット信号を読み出した後、前記第１のデータ信号を読み出し、前記第２のデータ信号を読み出す場合、前記第２のデータ信号を読み出した後、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合した領域をリセットした状態において第２のリセット信号を読み出すように制御させることができる。
　前記第１のデータ信号と前記第１のリセット信号との差分である第１の差分信号、及び、前記第２のデータ信号と前記第２のリセット信号との差分である第２の差分信号を生成し、前記第１の差分信号の値が所定の閾値以下の場合、前記第１の差分信号を前記単位画素の画素信号に用い、前記第１の差分信号の値が前記閾値を超える場合、前記第２の差分信号を前記単位画素の画素信号に用いる信号処理部をさらに設けることができる。
　前記第１のデータ信号と前記第１のリセット信号との差分である第１の差分信号、及び、前記第２のデータ信号と前記第２のリセット信号との差分である第２の差分信号を生成し、前記第１の差分信号の値に基づいて設定した合成比率で前記第１の差分信号と前記第２の差分信号を合成することにより、前記単位画素の画素信号を生成する信号処理部をさらに設けることができる。
　前記電荷蓄積部の対向電極を可変電圧電源に接続し、前記駆動部には、前記電荷蓄積部に電荷を蓄積する期間において、前記電荷蓄積部に蓄積された電荷に基づく信号を読み出す期間より、前記電荷蓄積部の対向電極に印加される電圧を低くさせることができる。
　本技術の第２の側面の固体撮像装置の駆動方法は、複数の単位画素が配置されている画素アレイ部を備え、前記単位画素は、第１の光電変換部と、前記第１の光電変換部より感度が低い第２の光電変換部と、対向電極が可変電圧電源に接続され、前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、電荷電圧変換部と、前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部とを含む固体撮像装置が、前記第２の光電変換部が生成した電荷を前記電荷蓄積部に蓄積する期間の少なくとも一部において、前記電荷蓄積部に蓄積された電荷に基づく信号を読み出すときより、前記可変電圧電源の電圧を低くする。
　本技術の第３の側面の電子機器は、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部とを備え、前記単位画素は、第１の光電変換部と、前記第１の光電変換部より感度が低い第２の光電変換部と、対向電極が可変電圧電源に接続され、前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、電荷電圧変換部と、前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部とを含み、前記駆動部は、前記第２の光電変換部が生成した電荷を前記電荷蓄積部に蓄積する期間の少なくとも一部において、前記電荷蓄積部に蓄積された電荷に基づく信号を読み出すときより、前記可変電圧電源の電圧を低くする固体撮像装置と、前記固体撮像装置からの信号を処理する信号処理部とを備える。
　本技術の第１の側面又は第３の側面においては、第１の光電変換部から電荷電圧変換部に電荷が転送され、第２の光電変換部が生成した電荷が電荷蓄積部に蓄積され、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルが結合される。
　本技術の第２の側面においては、第２の光電変換部が生成した電荷が電荷蓄積部に蓄積され、第１の光電変換部が生成した電荷に基づく第１のデータ信号を読み出す場合、第２の転送ゲート部が非導通状態にされ、前記第１の光電変換部に蓄積された電荷が電荷電圧変換部に転送され、第２の光電変換部が生成した電荷に基づく第２のデータ信号を読み出す場合、前記第２の転送ゲート部が導通状態にされ、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルが結合される。
　本技術の第１の側面乃至第３の側面によれば、画質を劣化させずに、固体撮像装置のダイナミックレンジを拡大することができる。
本技術が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。 本技術が適用されるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その１）である。 本技術が適用されるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その２）である。 本技術の第１の実施の形態における単位画素の構成例を示す回路図である。 図４の単位画素の露光開始時の動作を説明するためのタイミングチャートである。 図４の単位画素の読み出し時の動作を説明するためのタイミングチャートである。 本技術の第１の実施の形態における単位画素の変形例を示す回路図である。 本技術の第２の実施の形態における単位画素の構成例を示す回路図である。 図８の単位画素の露光開始時の動作を説明するためのタイミングチャートである。 図８の単位画素の読み出し時の動作を説明するためのタイミングチャートである。 本技術の第３の実施の形態における単位画素の構成例を示す回路図である。 図１１の単位画素の露光開始時の動作を説明するためのタイミングチャートである。 図１１の単位画素の読み出し時の動作を説明するためのタイミングチャートである。 本技術の第４の実施の形態における単位画素の構成例を示す回路図である。 図１４の単位画素の露光開始時の動作を説明するためのタイミングチャートである。 図１４の単位画素の読み出し時の動作を説明するためのタイミングチャートである。 本技術の第５の実施の形態における単位画素の構成例を示す回路図である。 図１７の単位画素の露光開始時の動作を説明するためのタイミングチャートである。 図１７の単位画素の読み出し時の動作を説明するためのタイミングチャートである。 本技術の第６の実施の形態における単位画素の構成例を示す回路図である。 可変電圧電源のＨｉｇｈレベル側の電圧を生成する部分の第１の構成例を示す回路図である。 可変電圧電源のＨｉｇｈレベル側の電圧を生成する部分の第２の構成例を示す回路図である。 図２０の単位画素の露光開始時の動作を説明するためのタイミングチャートである。 図２０の単位画素の読み出し時の動作を説明するためのタイミングチャートである。 図２０の単位画素の露光期間と可変電圧電源の電源電圧の関係を模式的に示すフローチャートである。 処信号処理の説明に供する入射光量－出力の特性図（その１）である。 信号処理の説明に供する入射光量－出力の特性図（その２）である。 図１の垂直駆動部の構成例の一部を示すブロック図である。 固体撮像装置の使用例を示す図である。 電子機器の構成例を示すブロック図である。
　以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
　１．本技術が適用される固体撮像装置
　２．第１の実施の形態
　３．第２の実施の形態（電荷蓄積部の対向電極に印加する電圧を可変にした例１）
　４．第３の実施の形態（第３転送ゲート部を削除した例）
　５．第４の実施の形態（高感度データ信号の読み出し時の変換効率を可変にした例）
　６．第５の実施の形態（高感度データ信号の読み出し時の変換効率を可変にし、第３転送ゲート部を削除した例）
　７．第６の実施の形態（電荷蓄積部の対向電極に印加する電圧を可変にした例２）
　８．ノイズ除去処理及び演算処理に関する説明
　９．変形例
　１０．固体撮像装置の使用例
＜１．本技術が適用される固体撮像装置＞
｛１－１．基本的なシステム構成｝
　図１は、本技術が適用される固体撮像装置、例えばＸ－Ｙアドレス方式固体撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
　本適用例に係るＣＭＯＳイメージセンサ１０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４及びシステム制御部１５から構成されている。
　ＣＭＯＳイメージセンサ１０は更に、信号処理部１８及びデータ格納部１９を備えている。信号処理部１８及びデータ格納部１９については、本ＣＭＯＳイメージセンサ１０と同じ基板上に搭載しても構わないし、本ＣＭＯＳイメージセンサ１０とは別の基板上に配置するようにしても構わない。また、信号処理部１８及びデータ格納部１９の各処理については、本ＣＭＯＳイメージセンサ１０とは別の基板に設けられる外部信号処理部、例えば、ＤＳＰ（Digital Signal Processor）回路やソフトウェアによる処理でも構わない。
　画素アレイ部１１は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換部を有する単位画素（以下、単に「画素」と記述する場合もある）が行方向及び列方向に、すなわち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（すなわち、水平方向）を言い、列方向とは画素列の画素の配列方向（すなわち、垂直方向）を言う。単位画素の具体的な回路構成や画素構造の詳細については後述する。
　画素アレイ部１１において、行列状の画素配列に対して、画素行ごとに画素駆動線１６が行方向に沿って配線され、画素列ごとに垂直信号線１７が列方向に沿って配線されている。画素駆動線１６は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線１６について１本の配線として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
　垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部１２は、当該垂直駆動部１２を制御するシステム制御部１５と共に、画素アレイ部１１の各画素の動作を制御する駆動部を構成している。この垂直駆動部１２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことを言う。
　読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における電荷の露光期間となる。
　垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、画素列ごとに垂直信号線１７の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素から垂直信号線１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling；相関二重サンプリング）処理や、ＤＤＳ（Double Data Sampling）処理を行う。例えば、ＣＤＳ処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ－デジタル）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。
　水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路ごとに信号処理された画素信号が順番に出力される。
　システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、及び、水平駆動部１４などの駆動制御を行う。
　信号処理部１８は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１９は、信号処理部１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
｛１－２．他のシステム構成｝
　本技術が適用されるＣＭＯＳイメージセンサ１０としては、上述したシステム構成のものに限られるものではない。他のシステム構成として、以下のようなシステム構成のものを挙げることができる。
　例えば、図２に示すように、データ格納部１９をカラム処理部１３の後段に配置し、カラム処理部１３から出力される画素信号を、データ格納部１９を経由して信号処理部１８に供給するシステム構成のＣＭＯＳイメージセンサ１０Ａを挙げることができる。
　更には、図３に示すように、画素アレイ部１１の列ごとあるいは複数の列ごとにＡＤ変換するＡＤ変換機能をカラム処理部１３に持たせるとともに、当該カラム処理部１３に対してデータ格納部１９及び信号処理部１８を並列的に設けるシステム構成のＣＭＯＳイメージセンサ１０Ｂを挙げることができる。
＜２．第１の実施の形態＞
　次に、図４乃至図７を参照して、本技術の第１の実施の形態について説明する。
｛単位画素１００Ａの回路構成｝
　図４は、図１乃至図３の画素アレイ部１１に配置される単位画素１００Ａの構成例を示す回路図である。
　単位画素１００Ａは、第１光電変換部１０１、第１転送ゲート部１０２、第２光電変換部１０３、第２転送ゲート部１０４、第３転送ゲート部１０５、電荷蓄積部１０６、リセットゲート部１０７、ＦＤ（フローティングディフュージョン）部１０８、増幅トランジスタ１０９、及び、選択トランジスタ１１０を含むように構成される。
　また、単位画素１００Ａに対して、図１乃至図３の画素駆動線１６として、複数の駆動線が、例えば画素行毎に配線される。そして、図１乃至図３の垂直駆動部１２から複数の駆動線を介して、各種の駆動信号ＴＧＬ、ＴＧＳ、ＦＣＧ、ＲＳＴ、ＳＥＬが供給される。これらの駆動信号は、単位画素１００Ａの各トランジスタがＮＭＯＳトランジスタなので、高レベル（例えば、電源電圧ＶＤＤ）の状態がアクティブ状態となり、低レベルの状態（例えば、負電位）が非アクティブ状態となるパルス信号である。
　第１光電変換部１０１は、例えば、ＰＮ接合のフォトダイオードからなる。第１光電変換部１０１は、受光した光量に応じた電荷を生成し、蓄積する。
　第１転送ゲート部１０２は、第１光電変換部１０１とＦＤ部１０８との間に接続されている。第１転送ゲート部１０２のゲート電極には、駆動信号ＴＧＬが印加される。駆動信号ＴＧＬがアクティブ状態になると、第１転送ゲート部１０２が導通状態になり、第１光電変換部１０１に蓄積されている電荷が、第１転送ゲート部１０２を介してＦＤ部１０８に転送される。
　第２光電変換部１０３は、第１光電変換部１０１と同様に、例えば、ＰＮ接合のフォトダイオードからなる。第２光電変換部１０３は、受光した光量に応じた電荷を生成し、蓄積する。
　第１光電変換部１０１と第２光電変換部１０３を比較すると、第１光電変換部１０１の方が受光面の面積が広く、感度が高く、第２光電変換部１０３の方が受光面の面積が狭く、感度が低い。
　第２転送ゲート部１０４は、電荷蓄積部１０６とＦＤ部１０８との間に接続されている。第２転送ゲート部１０４のゲート電極には、駆動信号ＦＣＧが印加される。駆動信号ＦＣＧがアクティブ状態になると、第２転送ゲート部１０４が導通状態になり、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合する。
　第３転送ゲート部１０５は、第２光電変換部１０３と電荷蓄積部１０６との間に接続されている。第３転送ゲート部１０５のゲート電極には、駆動信号ＴＧＳが印加される。駆動信号ＴＧＳがアクティブ状態になると、第３転送ゲート部１０５が導通状態になり、第２光電変換部１０３に蓄積されている電荷が、第３転送ゲート部１０５を介して、電荷蓄積部１０６、或いは、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域に転送される。
　また、第３転送ゲート部１０５のゲート電極の下部は、ポテンシャルが若干深くなっており、第２光電変換部１０３の飽和電荷量を超え、第２光電変換部１０３から溢れた電荷を電荷蓄積部１０６に転送するオーバーフローパスが形成されている。なお、以下、第３転送ゲート部１０５のゲート電極の下部に形成されているオーバーフローパスを、単に第３転送ゲート部１０５のオーバーフローパスと称する。
　電荷蓄積部１０６は、例えば、キャパシタからなり、第２転送ゲート部１０４と第３転送ゲート部１０５との間に接続されている。電荷蓄積部１０６の対向電極は、電源電圧ＶＤＤを供給する電源ＶＤＤの間に接続されている。電荷蓄積部１０６は、第２光電変換部１０３から転送される電荷を蓄積する。
　リセットゲート部１０７は、電源ＶＤＤとＦＤ部１０８との間に接続されている。リセットゲート部１０７のゲート電極には、駆動信号ＲＳＴが印加される。駆動信号ＲＳＴがアクティブ状態になると、リセットゲート部１０７が導通状態になり、ＦＤ部１０８の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　ＦＤ部１０８は、電荷を電圧信号に電荷電圧変換して出力する。
　増幅トランジスタ１０９は、ゲート電極がＦＤ部１０８に接続され、ドレイン電極が電源ＶＤＤに接続されており、ＦＤ部１０８に保持されている電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ１０９は、ソース電極が選択トランジスタ１１０を介して垂直信号線１７に接続されることにより、当該垂直信号線１７の一端に接続される定電流源１１１とソースフォロワ回路を構成する。
　選択トランジスタ１１０は、増幅トランジスタ１０９のソース電極と垂直信号線１７との間に接続されている。選択トランジスタ１１０のゲート電極には、駆動信号ＳＥＬが印加される。駆動信号ＳＥＬがアクティブ状態になると、選択トランジスタ１１０が導通状態になり、単位画素１００Ａが選択状態となる。これにより、増幅トランジスタ１０９から出力される画素信号が、選択トランジスタ１１０を介して、垂直信号線１７に出力される。
　なお、以下、各駆動信号がアクティブ状態になることを、各駆動信号がオンするともいい、各駆動信号が非アクティブ状態になることを、各駆動信号がオフするともいう。また、以下、各ゲート部又は各トランジスタが導通状態になることを、各ゲート部又は各トランジスタがオンするともいい、各ゲート部又は各トランジスタが非導通状態になることを、各ゲート部又は各トランジスタがオフするともいう。
｛単位画素１００Ａの動作｝
　次に、図５及び図６のタイミングチャートを参照して、単位画素１００Ａの動作について説明する。
（単位画素１００Ａの露光開始時の動作）
　まず、図５のタイミングチャートを参照して、単位画素１００Ａの露光開始時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。なお、図５には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＲＳＴ、ＴＧＳ、ＦＣＧ、ＴＧＬのタイミングチャートが示されている。
　まず、時刻ｔ１において、水平同期信号ＸＨＳが入力され、単位画素１００Ａの露光処理が開始する。
　次に、時刻ｔ２において、駆動信号ＦＣＧがオンし、第２転送ゲート部１０４がオンする。これにより、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合する。
　次に、時刻ｔ３において、駆動信号ＲＳＴ、ＴＧＳがオンし、リセットゲート部１０７、第３転送ゲート部１０５がオンする。これにより、第２光電変換部１０３に蓄積されている電荷が、第３転送ゲート部１０５を介して、電荷蓄積部１０６とＦＤ部１０８のポテンシャルを結合した領域に転送される。そして、結合した領域がリセットされる。
　次に、時刻ｔ４において、駆動信号ＲＳＴ、ＴＧＳがオフし、リセットゲート部１０７、第３転送ゲート部１０５がオフする。これにより、第２光電変換部１０３への電荷の蓄積が開始され、露光期間が開始する。
　次に、時刻ｔ５において、駆動信号ＦＣＧがオフし、第２転送ゲート部１０４がオフする。これにより、電荷蓄積部１０６は、第２光電変換部１０３から溢れ、第３転送ゲート部１０５のオーバーフローパスを介して転送されてくる電荷の蓄積を開始する。
　次に、時刻ｔ６において、駆動信号ＲＳＴ、ＴＧＬがオンし、リセットゲート部１０７、第１転送ゲート部１０２がオンする。これにより、第１光電変換部１０１に蓄積されている電荷が、第１転送ゲート部１０２を介して、ＦＤ部１０８に転送される。そして、ＦＤ部１０８がリセットされる。
　次に、時刻ｔ７において、駆動信号ＲＳＴ、ＴＧＬがオフし、リセットゲート部１０７、第１転送ゲート部１０２がオフする。これにより、第１光電変換部１０１への電荷の蓄積が開始される。
　そして、時刻ｔ８において、水平同期信号ＸＨＳが入力される。
（単位画素１００Ａの読み出し時の動作）
　次に、図６のタイミングチャートを参照して、単位画素１００Ａの画素信号の読み出し時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、図５の処理が行われてから所定の時間後に所定の走査順で行われる。なお、図６には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＲＳＴ、ＴＧＳ、ＦＣＧ、ＴＧＬのタイミングチャートが示されている。
　まず、時刻ｔ２１において、水平同期信号ＸＨＳが入力され、単位画素１００Ａの読み出し期間が開始する。
　次に、時刻ｔ２２において、駆動信号ＲＳＴがオンし、リセットゲート部１０７がオンする。これにより、ＦＤ部１０８の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、時刻ｔ２３において、駆動信号ＲＳＴがオフし、リセットゲート部１０７がオフする。
　次に、時刻ｔ２４において、駆動信号ＳＥＬ、ＦＣＧがオンし、選択トランジスタ１１０及び第２転送ゲート部１０４がオンする。これにより、単位画素１００Ａが選択状態になるとともに、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合する。
　次に、時刻ｔ２５において、駆動信号ＴＧＳがオンし、第３転送ゲート部１０５がオンする。これにより、第２光電変換部１０３に蓄積されている電荷が、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した結合した領域に転送される。そして、露光期間中に第２光電変換部１０３及び電荷蓄積部１０６に蓄積された電荷が、結合した領域に蓄積される。
　この時刻ｔ２５において、画素信号の読み出しが開始され、露光期間が終了する。
　次に、時刻ｔ２６において、駆動信号ＴＧＳがオフし、第３転送ゲート部１０５がオフする。これにより、第２光電変換部１０３からの電荷の転送が停止する。
　次に、時刻ｔ２６と時刻ｔ２７の間の時刻ｔａにおいて、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域の電位に基づく信号ＳＬが、増幅トランジスタ１０９及び選択トランジスタ１１０を介して垂直信号線１７に出力される。信号ＳＬは、露光期間中に第２光電変換部１０３で生成され、第２光電変換部１０３及び電荷蓄積部１０６に蓄積された電荷に基づく信号である。また、信号ＳＬは、露光期間中に第２光電変換部１０３及び電荷蓄積部１０６に蓄積された電荷が、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域に蓄積された状態における結合した領域の電位に基づく信号となる。従って、信号ＳＬの読み出し時に電荷を電荷電圧変換する容量は、電荷蓄積部１０６とＦＤ部１０８を合わせた容量となる。
　なお、以下、信号ＳＬのことを、低感度データ信号ＳＬとも称する。
　次に、時刻ｔ２７において、駆動信号ＲＳＴがオンし、リセットゲート部１０７がオンする。これにより、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域がリセットされる。
　次に、時刻ｔ２８において、駆動信号ＦＣＧがオフし、第２転送ゲート部１０４がオフする。
　次に、時刻ｔ２９において、駆動信号ＲＳＴがオフし、リセットゲート部１０７がオフする。
　次に、時刻ｔ３０において、駆動信号ＦＣＧがオンし、第２転送ゲート部１０４がオンする。これにより、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合する。
　次に、時刻ｔ３０と時刻ｔ３１の間の時刻ｔｂにおいて、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域の電位に基づく信号ＮＬが、増幅トランジスタ１０９及び選択トランジスタ１１０を介して垂直信号線１７に出力される。この信号ＮＬは、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域がリセットされた状態における結合した領域の電位に基づく信号となる。
　なお、以下、信号ＮＬのことを、低感度リセット信号ＮＬとも称する。
　次に、時刻ｔ３１において、駆動信号ＦＣＧがオフし、第２転送ゲート部１０４がオフする。
　次に、時刻ｔ３２において、駆動信号ＲＳＴがオンし、リセットゲート部１０７がオンする。これにより、ＦＤ部１０８の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、時刻ｔ３３において、駆動信号ＲＳＴがオフし、リセットゲート部１０７がオフする。
　次に、時刻ｔ３３と時刻ｔ３４の間の時刻ｔｃにおいて、ＦＤ部１０８の電位に基づく信号ＮＨが、増幅トランジスタ１０９及び選択トランジスタ１１０を介して垂直信号線１７に出力される。信号ＮＨは、リセットされた状態におけるＦＤ部１０８の電位に基づく信号となる。
　なお、以下、信号ＮＨのことを、高感度リセット信号ＮＨとも称する。
　次に、時刻ｔ３４において、駆動信号ＴＧＬがオンし、第１転送ゲート部１０２がオンする。これにより、露光期間中に第１光電変換部１０１で生成され、蓄積された電荷が、第１転送ゲート部１０２を介してＦＤ部１０８に転送される。
　次に、時刻ｔ３５において、駆動信号ＴＧＬがオフし、第１転送ゲート部１０２がオフする。これにより、第１光電変換部１０１からＦＤ部１０８への電荷の転送が停止する。
　次に、時刻ｔ３５と時刻ｔ３６の間の時刻ｔｄにおいて、ＦＤ部１０８の電位に基づく信号ＳＨが、増幅トランジスタ１０９及び選択トランジスタ１１０を介して垂直信号線１７に出力される。信号ＳＨは、露光期間中に第１光電変換部１０１で生成され、蓄積された電荷に基づく信号である。また、信号ＳＨは、露光期間中に第１光電変換部１０１に蓄積された電荷がＦＤ部１０８に蓄積された状態におけるＦＤ部１０８の電位に基づく信号となる。従って、信号ＳＨの読み出し時に電荷を電荷電圧変換する容量は、ＦＤ部１０８の容量となり、時刻ｔａにおける低感度データ信号ＳＬの読み出し時より小さくなる。
　なお、以下、信号ＳＨのことを、高感度データ信号ＳＨとも称する。
　次に、時刻ｔ３６において、駆動信号ＳＥＬがオフし、選択トランジスタ１１０がオフする。これにより、単位画素１００Ａが非選択状態になる。
　次に、時刻ｔ３７において、水平同期信号ＸＨＳが入力され、単位画素１００Ａの画素信号の読み出し期間が終了する。
｛単位画素１００Ｂの回路構成｝
　図７は、図４の単位画素１００Ａの変形例である単位画素１００Ｂの構成例を示す回路図である。なお、図中、図４と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　単位画素１００Ｂを図４の単位画素１００Ａと比較すると、電荷蓄積部１０６の対向電極の接続位置が異なる。すなわち、単位画素１００Ｂにおいて、電荷蓄積部１０６の対向電極がグラウンドに接続されている。
　なお、単位画素１００Ｂは、単位画素１００Ａと同様に、図５及び図６に示されるタイミングチャートに従って動作する。
＜３．第２の実施の形態＞
　次に、図８乃至図１０を参照して、本技術の第２の実施の形態について説明する。
｛単位画素１００Ｃの回路構成｝
　図８は、図１乃至図３の画素アレイ部１１に配置される単位画素１００Ｃの構成例を示す回路図である。なお、図中、図４と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　単位画素１００Ｃを図４の単位画素１００Ａと比較すると、電荷蓄積部１０６の対向電極及びリセットゲート部１０７が、電源ＶＤＤの代わりに可変電圧電源ＶＣＢに接続されている点が異なる。可変電圧電源ＶＣＢの電源電圧ＶＣＢは、例えば、Ｈｉｇｈレベルの電圧ＶＨ、又は、Ｌｏｗレベルの電圧ＶＬに設定される。例えば、電圧ＶＨは、電源電圧ＶＤＤと同様のレベルに設定され、電圧ＶＬは、グラウンドレベルに設定される。
｛単位画素１００Ｃの動作｝
　次に、図９及び図１０のタイミングチャートを参照して、単位画素１００Ｃの動作について説明する。
（単位画素１００Ｃの露光開始時の動作）
　まず、図９のタイミングチャートを参照して、単位画素１００Ｃの露光開始時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。なお、図９には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、電源電圧ＶＣＢ、駆動信号ＲＳＴ、ＴＧＳ、ＦＣＧ、ＴＧＬのタイミングチャートが示されている。
　まず、時刻ｔ１において、水平同期信号ＸＨＳが入力され、単位画素１００Ａの露光処理が開始する。
　次に、時刻ｔ２において、電源電圧ＶＣＢが、電圧ＶＬから電圧ＶＨに変更される。
　その後、時刻ｔ３乃至ｔ８において、電源電圧ＶＣＢが電圧ＶＨに設定されたまま、図５の時刻ｔ２乃至ｔ７と同様の動作が行われる。
　次に、時刻ｔ９において、電源電圧ＶＣＢが、電圧ＶＨから電圧ＶＬに変更される。
　そして、時刻ｔ１０において、水平同期信号ＸＨＳが入力される。
（単位画素１００Ｃの読み出し時の動作）
　次に、図１０のタイミングチャートを参照して、単位画素１００Ｃの画素信号の読み出し時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、図９の処理が行われてから所定の時間後に所定の走査順で行われる。なお、図１０には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、電源電圧ＶＣＢ、駆動信号ＲＳＴ、ＴＧＳ、ＦＣＧ、ＴＧＬのタイミングチャートが示されている。
　まず、時刻ｔ２１において、水平同期信号ＸＨＳが入力され、単位画素１００Ｃの読み出し期間が開始する。
　次に、時刻ｔ２２において、電源電圧ＶＣＢが、電圧ＶＬから電圧ＶＨに変更される。
　その後、時刻ｔ２３乃至ｔｄにおいて、図６の時刻ｔ２３乃至ｔｄと同様の動作が行われた後、時刻ｔ３７において、駆動信号ＳＥＬがオフし、選択トランジスタ１１０がオフする。これにより、単位画素１００Ａが非選択状態になる。また、電源電圧ＶＣＢが、電圧ＶＨから電圧ＶＬに変更される。
　次に、時刻ｔ３８において、水平同期信号ＸＨＳが入力され、単位画素１００Ｃの画素信号の読み出し期間が終了する。
　単位画素１００Ｃでは、露光が開始されてから読み出しが開始されるまでの電荷蓄積部１０６に電荷が蓄積される期間中に電源電圧ＶＣＢが電圧ＶＬに設定される。これにより、電荷蓄積部１０６に電荷が蓄積される期間中に電荷蓄積部１０６に印加される電界が緩和され、電荷蓄積部１０６に発生する暗電流が抑制される。
＜４．第３の実施の形態＞
　次に、図１１乃至図１３を参照して、本技術の第３の実施の形態について説明する。
｛単位画素１００Ｄの回路構成｝
　図１１は、図１乃至図３の画素アレイ部１１に配置される単位画素１００Ｄの構成例を示す回路図である。なお、図中、図４と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　単位画素１００Ｄを図４の単位画素１００Ａと比較すると、第３転送ゲート部１０５が削除されている点が異なる。すなわち、第２光電変換部１０３が、第３転送ゲート部１０５を介さずに、電荷蓄積部１０６に直接接続されている。従って、第２光電変換部１０３で生成された電荷は、電荷蓄積部１０６に転送され、蓄積される。
　また、第１転送ゲート部１０２に、駆動信号ＴＧＬの代わりに駆動信号ＴＲＧが印加される。ただし、駆動信号ＴＲＧは、駆動信号ＴＧＬと同様の信号である。
｛単位画素１００Ｄの動作｝
　次に、図１２及び図１３のタイミングチャートを参照して、単位画素１００Ｄの動作について説明する。
（単位画素１００Ｄの露光開始時の動作）
　まず、図１２のタイミングチャートを参照して、単位画素１００Ｄの露光開始時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。なお、図１２には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＲＳＴ、ＦＣＧ、ＴＲＧのタイミングチャートが示されている。
　まず、時刻ｔ１において、水平同期信号ＸＨＳが入力され、単位画素１００Ａの露光処理が開始する。
　次に、時刻ｔ２において、駆動信号ＦＣＧがオンし、第２転送ゲート部１０４がオンする。これにより、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合する。
　次に、時刻ｔ３において、駆動信号ＲＳＴがオンし、リセットゲート部１０７がオンする。これにより、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域がリセットされる。
　次に、時刻ｔ４において、駆動信号ＲＳＴがオフし、リセットゲート部１０７がオフする。これにより、第２光電変換部１０３への電荷の蓄積が開始され、露光期間が開始する。
　次に、時刻ｔ５において、駆動信号ＦＣＧがオフし、第２転送ゲート部１０４がオフする。これにより、電荷蓄積部１０６は、第２光電変換部１０３から転送された電荷の蓄積を開始する。
　次に、時刻ｔ６において、駆動信号ＲＳＴ、ＴＲＧがオンし、リセットゲート部１０７、第１転送ゲート部１０２がオンする。これにより、第１光電変換部１０１に蓄積されている電荷が、第１転送ゲート部１０２を介して、ＦＤ部１０８に転送される。そして、ＦＤ部１０８がリセットされる。
　次に、時刻ｔ７において、駆動信号ＲＳＴ、ＴＲＧがオフし、リセットゲート部１０７、第１転送ゲート部１０２がオフする。これにより、第１光電変換部１０１への電荷の蓄積が開始される。
　そして、時刻ｔ８において、水平同期信号ＸＨＳが入力される。
（単位画素１００Ｄの読み出し時の動作）
　次に、図１３のタイミングチャートを参照して、単位画素１００Ｄの画素信号の読み出し時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、図１２の処理が行われてから所定の時間後に所定の走査順で行われる。なお、図１３には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＲＳＴ、ＦＣＧ、ＴＲＧのタイミングチャートが示されている。
　まず、時刻ｔ２１において、水平同期信号ＸＨＳが入力され、単位画素１００Ｄの読み出し期間が開始する。
　次に、時刻ｔ２２において、駆動信号ＲＳＴがオンし、リセットゲート部１０７がオンする。これにより、ＦＤ部１０８電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、時刻ｔ２３において、駆動信号ＲＳＴがオフし、リセットゲート部１０７がオフする。
　次に、時刻ｔ２４において、駆動信号ＳＥＬ、ＦＣＧがオンし、選択トランジスタ１１０及び第２転送ゲート部１０４がオンする。これにより、単位画素１００Ａが選択状態になるとともに、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合する。そして、露光期間中に第２光電変換部１０３で生成され、電荷蓄積部１０６に蓄積された電荷が、結合した領域に蓄積される。
　この時刻ｔ２４において、画素信号の読み出しが開始され、露光期間が終了する。
　その後、時刻ｔａ乃至ｔｃにおいて、図６の時刻ｔａ乃至ｔｃと同様の動作が行われる。
　次に、時刻ｔ３２において、駆動信号ＴＲＧがオンし、第１転送ゲート部１０２がオンする。これにより、露光期間中に第１光電変換部１０１で生成され、蓄積された電荷が、第１転送ゲート部１０２を介してＦＤ部１０８に転送される。
　次に、時刻ｔ３３において、駆動信号ＴＲＧがオフし、第１転送ゲート部１０２がオフする。これにより、第１光電変換部１０１からＦＤ部１０８への電荷の転送が停止する。
　その後、時刻ｔｄ乃至ｔ３５において、図６の時刻ｔｄ乃至ｔ３７と同様の動作が行われた後、単位画素１００Ｄの画素信号の読み出し期間が終了する。
　単位画素１００Ｄでは、第２転送ゲート部１０４が削除されるので、単位画素１００Ｄを構成する各素子の配置の面積効率が向上する。例えば、第１光電変換部１０１の受光面の面積を拡大し、第１光電変換部１０１の感度を向上させることが可能である。
＜５．第４の実施の形態＞
　次に、図１４乃至図１６を参照して、本技術の第４の実施の形態について説明する。
｛単位画素１００Ｅの回路構成｝
　図１４は、図１乃至図３の画素アレイ部１１に配置される単位画素１００Ｅの構成例を示す回路図である。なお、図中、図４と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　図１４の単位画素１００Ｅを図４の単位画素１００Ａと比較すると、第４転送ゲート部１５１が追加されている点が異なる。第４転送ゲート部１５１は、第２転送ゲート部１０４及びリセットゲート部１０７と、ＦＤ部１０８との間に接続されている。第４転送ゲート部１５１のゲート電極には、駆動信号ＦＤＧが印加される。駆動信号ＦＤＧがアクティブ状態になると、第４転送ゲート部１５１が導通状態になり、第２転送ゲート部１０４、リセットゲート部１０７、及び、第４転送ゲート部１５１の間のノード１５２と、ＦＤ部１０８とのポテンシャルが結合する。
｛単位画素１００Ｅの動作｝
　次に、図１５及び図１６のタイミングチャートを参照して、単位画素１００Ｅの動作について説明する。
（単位画素１００Ｅの露光開始時の動作）
　まず、図１５のタイミングチャートを参照して、単位画素１００Ｅの露光開始時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。なお、図１５には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＦＤＧ、ＲＳＴ、ＴＧＳ、ＦＣＧ、ＴＧＬのタイミングチャートが示されている。
　まず、時刻ｔ１において、水平同期信号ＸＨＳが入力され、単位画素１００Ａの露光処理が開始する。
　次に、時刻ｔ２において、駆動信号ＦＤＧ、ＦＣＧがオンし、第４転送ゲート部１５１、第２転送ゲート部１０４がオンする。これにより、電荷蓄積部１０６、ＦＤ部１０８、及び、ノード１５２のポテンシャルが結合する。
　その後、時刻ｔ３乃至ｔ８において、駆動信号ＦＤＧがオンし、第４転送ゲート部１５１がオンしたまま、図５の時刻ｔ３乃至ｔ８と同様の動作が行われる。
（単位画素１００Ｅの読み出し時の動作）
　次に、図１６のタイミングチャートを参照して、単位画素１００Ｅの画素信号の読み出し時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、図１５の処理が行われてから所定の時間後に所定の走査順で行われる。なお、図１６には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＦＤＧ、ＲＳＴ、ＴＧＳ、ＦＣＧ、ＴＧＬのタイミングチャートが示されている。
　まず、時刻ｔ２１において、水平同期信号ＸＨＳが入力され、単位画素１００Ｅの読み出し期間が開始する。
　次に、時刻ｔ２２において、駆動信号ＦＤＧがオンし、第４転送ゲート部１５１がオンする。これにより、ＦＤ部１０８とノード１５２のポテンシャルが結合する。
　その後、時刻ｔ２３乃至ｔｂにおいて、図６の時刻ｔ２２乃至時刻ｔｂと同様の動作が行われた後、時刻ｔ３２において、駆動信号ＦＣＧ、ＦＤＧがオフし、第２転送ゲート部１０４及び第４転送ゲート部１５１がオフする。また、駆動信号ＲＳＴがオンし、リセットゲート部１０７がオンする。
　次に、時刻ｔ３３において、駆動信号ＦＤＧがオンし、第４転送ゲート部１５１がオンする。これにより、ＦＤ部１０８とノード１５２のポテンシャルが結合する。また、リセットゲート部１０７がオンされているため、結合した領域がリセットされる。
　次に、時刻ｔ３４において、駆動信号ＦＤＧがオフし、第４転送ゲート部１５１がオフする。
　その後、時刻ｔｃ乃至ｔｄにおいて、図６の時刻ｔｃ乃至時刻ｔｄと同様の動作が行われた後、時刻ｔ３７において、駆動信号ＲＳＴがオフし、リセットゲート部１０７がオフする。
　その後、時刻ｔ３８及びｔ３９において、図６の時刻ｔ３６及び時刻ｔ３７と同様の動作が行われた後、単位画素１００Ｅの読み出し期間が終了する。
＜６．第５の実施の形態＞
　次に、図１７乃至図１９を参照して、本技術の第５の実施の形態について説明する。
｛単位画素１００Ｆの回路構成｝
　図１７は、図１乃至図３の画素アレイ部１１に配置される単位画素１００Ｆの構成例を示す回路図である。なお、図中、図１４と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　単位画素１００Ｆを図１４の単位画素１００Ｅと比較すると、第３転送ゲート部１０５が削除されている点が異なる。すなわち、第２光電変換部１０３が、第３転送ゲート部１０５を介さずに、直接電荷蓄積部１０６に接続されている。従って、単位画素１００Ｆは、図１１の単位画素１００Ｄに第４転送ゲート部１５１を追加した構成となる。
｛単位画素１００Ｆの動作｝
　次に、図１８及び図１９のタイミングチャートを参照して、単位画素１００Ｆの動作について説明する。
（単位画素１００Ｆの露光開始時の動作）
　まず、図１８のタイミングチャートを参照して、単位画素１００Ｆの露光開始時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。なお、図１８には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＦＤＧ、ＲＳＴ、ＦＣＧ、ＴＲＧのタイミングチャートが示されている。
　まず、時刻ｔ１において、水平同期信号ＸＨＳが入力され、単位画素１００Ａの露光処理が開始する。
　次に、時刻ｔ２において、駆動信号ＦＤＧ、ＦＣＧがオンし、第４転送ゲート部１５１、第２転送ゲート部１０４がオンする。これにより、電荷蓄積部１０６、ＦＤ部１０８、及び、ノード１５２のポテンシャルが結合する。
　その後、時刻ｔ３乃至ｔ８において、駆動信号ＦＤＧがオンし、第４転送ゲート部１５１がオンしたまま、図１２の時刻ｔ３乃至ｔ８と同様の動作が行われる。
（単位画素１００Ｆの読み出し時の動作）
　次に、図１９のタイミングチャートを参照して、単位画素１００Ｆの画素信号の読み出し時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、図１８の処理が行われてから所定の時間後に所定の走査順で行われる。なお、図１９には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＦＤＧ、ＲＳＴ、ＦＣＧ、ＴＲＧのタイミングチャートが示されている。
　まず、時刻ｔ２１において、水平同期信号ＸＨＳが入力され、単位画素１００Ｆの読み出し期間が開始する。
　次に、時刻ｔ２２において、駆動信号ＦＤＧがオンし、第４転送ゲート部１５１がオンする。これにより、ＦＤ部１０８とノード１５２のポテンシャルが結合する。
　その後、時刻ｔ２３乃至ｔｂにおいて、図１３の時刻ｔ２２乃至時刻ｔｂと同様の動作が行われ、時刻ｔ３０乃至ｔ３７において、図１６の時刻ｔ３２乃至時刻ｔ３９と同様の動作が行われた後、単位画素１００Ｆの読み出し期間が終了する。
＜７．第６の実施の形態＞
　次に、図２０乃至図２５を参照して、本技術の第６の実施の形態について説明する。
｛単位画素１００Ｇの回路構成｝
　図２０は、図１乃至図３の画素アレイ部１１に配置される単位画素１００Ｇの構成例を示す回路図である。なお、図中、図１４と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　単位画素１００Ｇを図１４の単位画素１００Ｅと比較すると、電荷蓄積部１０６の対向電極の接続位置が異なる。すなわち、単位画素１００Ｇにおいて、電荷蓄積部１０６の対向電極が可変電圧電源ＦＣＶＤＤに接続されている点が異なる。可変電圧電源ＦＣＶＤＤの電源電圧ＦＣＶＤＤは、例えば、Ｈｉｇｈレベルの電圧ＦＣＨ、又は、Ｌｏｗレベルの電圧ＦＣＬに設定される。例えば、電圧ＦＣＨは、電源電圧ＶＤＤとほぼ同じレベルに設定され、電圧ＦＣＬは、所定の中間電位に設定される。
｛可変電圧電源ＦＣＶＤＤの電圧ＦＣＨを生成する部分の構成例｝
　図２１及び図２２は、可変電圧電源ＦＣＶＤＤの電圧ＦＣＨを生成する部分の構成例を示している。
　図２１の例では、可変電圧電源ＦＣＶＤＤの電圧ＦＣＨを生成する部分は、電源ＶＤＤ、抵抗２０１及びキャパシタ２０２により構成される。抵抗２０１は、電源ＶＤＤと、ＣＭＯＳイメージセンサ１０が設けられているチップのパッド２０３との間に接続されている。抵抗２０１のパッド２０３に接続されている側の一端は、垂直駆動部１２にも接続されている。キャパシタ２０２は、パッド２０３に接続されている外付け容量であり、パッド２０３とグラウンドの間に接続されている。
　そして、抵抗２０１とキャパシタ２０２によりローパスフィルタが構成され、このローパスフィルタを介して電圧ＦＣＨが出力され、垂直駆動部１２に供給される。従って、電圧ＦＣＨの高周波ノイズが除去され、ＰＳＲＲ（電源電圧変動除去比）が大幅に改善される。
　図２２の例では、図２１の例と比較して、抵抗２０１の代わりにスイッチ２１１が接続され、キャパシタ２０２の代わりにキャパシタ２１２が接続されている点が異なる。このスイッチ２１１及びキャパシタ２１２により、サンプルホールド回路が構成され、このサンプルホールド回路を介して電圧ＦＣＨが出力され、垂直駆動部１２に供給される。
　そして、例えば、システム制御部１５が、スイッチ２１１を制御して、キャパシタ２１２の電荷蓄積量を調整することにより電圧ＦＣＨを調整する。すなわち、可変電圧電源ＦＣＶＤＤの電圧ＦＣＨは、キャパシタ２１２に蓄積された電荷により規定される。従って、電圧ＦＣＨの高周波ノイズが除去され、ＰＳＲＲが大幅に改善される。
｛単位画素１００Ｇの動作｝
　次に、図２３乃至図２５のタイミングチャートを参照して、単位画素１００Ｇの動作について説明する。
（単位画素１００Ｇの露光開始時の動作）
　まず、図２３のタイミングチャートを参照して、単位画素１００Ｇの露光開始時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。なお、図２３には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＦＤＧ、ＲＳＴ、ＴＧＳ、ＦＣＧ、ＴＧＬ、電源電圧ＦＣＶＤＤのタイミングチャートが示されている。
　時刻ｔ１乃至時刻ｔ７において、図１５の時刻ｔ１乃至ｔ７と同様の動作が行われる。なお、この間、電源電圧ＦＣＶＤＤは電圧ＦＣＨに設定されている。
　時刻ｔ８において、電源電圧ＦＣＶＤＤが、電圧ＦＣＨから電圧ＦＣＬに変更される。
　そして、時刻ｔ９において、水平同期信号ＸＨＳが入力される。
（単位画素１００Ｇの読み出し時の動作）
　次に、図２４のタイミングチャートを参照して、単位画素１００Ｇの画素信号の読み出し時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、図２３の処理が行われてから所定の時間後に所定の走査順で行われる。なお、図２４には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＦＤＧ、ＲＳＴ、ＴＧＳ、ＦＣＧ、ＴＧＬ、電源電圧ＦＣＶＤＤのタイミングチャートが示されている。
　まず、時刻ｔ２１において、水平同期信号ＸＨＳが入力され、単位画素１００Ｇの読み出し期間が開始する。
　次に、時刻ｔ２２において、駆動信号ＦＤＧがオンし、第４転送ゲート部１５１がオンする。これにより、ＦＤ部１０８とノード１５２のポテンシャルが結合する。また、電源電圧ＦＣＶＤＤが、電圧ＦＣＬから電圧ＦＣＨに変更される。
　その後、時刻ｔ２３乃至ｔ３９において、図１６の時刻ｔ２３乃至ｔ３９と同様の動作が行われた後、単位画素１００Ｇの画素信号の読み出し期間が終了する。
（単位画素１００Ｇの露光期間と電源電圧ＦＣＶＤＤとの関係）
　図２５のタイミングチャートは、単位画素１００Ｇの露光期間と可変電圧電源ＦＣＶＤＤの電源電圧ＦＣＶＤＤとの関係を模式的に示している。
　図２５の上側のタイミングチャートは、上から順に、画素アレイ部１１の先頭行から最終行までの各行の単位画素１００Ｇの露光期間と電源電圧ＦＣＶＤＤとの関係を模式的に示している。具体的には、文字列”Ｌ→Ｈ”が示された点線は、各行の電源電圧ＦＣＶＤＤが電圧ＦＣＬから電圧ＦＣＨに変更されるタイミングを示している。文字列”Ｈ→Ｌ”が示された点線は、各行の電源電圧ＦＣＶＤＤが電圧ＦＣＨから電圧ＦＣＬに変更されるタイミングを示している。文字列”読み出し”が示された実線は、各行の単位画素１００Ｇの画素信号の読み出しが行われるタイミングを示している。文字列”露光開始”が示された実線は、各行の単位画素１００Ｇの露光が開始されるタイミングを示している。
　図２５の下側のタイミングチャートは、画素アレイ部１１の最終行の電源電圧ＦＣＶＤＤのタイミングチャートを示している。
　このタイミングチャートに示されるように、画素アレイ部１１の各行において、単位画素１００Ｇの露光が開始された後に、電源電圧ＦＣＶＤＤが電圧ＦＣＨから電圧ＦＣＬに変更される。また、画素アレイ部１１の各行において、単位画素１００Ｇの画素信号を読み出す前に、電源電圧ＦＣＶＤＤが電圧ＦＣＬから電圧ＦＣＨに変更される。従って、各行の単位画素１００Ｇの露光期間中のほぼ全期間において、電源電圧ＦＣＶＤＤが電圧ＦＣＬに設定される。これにより、第２光電変換部１０３により生成された電荷が電荷蓄積部１０６に蓄積される期間中に電荷蓄積部１０６に印加される電界が緩和され、電荷蓄積部１０６に発生する暗電流が抑制される。
　なお、電源電圧ＦＣＶＤＤを変更するタイミングは、上述した例に限定されるものではない。具体的には、例えば、第２光電変換部１０３が生成した電荷を電荷蓄積部１０６に蓄積する期間の少なくとも一部において、電荷蓄積部１０６に蓄積された電荷に基づく信号を読み出すときより、電源電圧ＦＣＶＤＤを低くするように設定すればよい。
　例えば、電源電圧ＦＣＶＤＤは、単位画素１００Ｇの第２光電変換部１０３による露光が開始された後の任意のタイミングで、電圧ＦＣＨから電圧ＦＣＬに変更することが可能である。ただし、第２光電変換部１０３による露光の開始後、なるべく早いタイミングで、電源電圧ＦＣＶＤＤを電圧ＦＣＨから電圧ＦＣＬに変更することが望ましい。
　また、例えば、電源電圧ＦＣＶＤＤは、単位画素１００Ｇの低感度リセット信号ＮＬを読み出す前の任意のタイミングで、電圧ＦＣＬから電圧ＦＣＨに変更することが可能である。ただし、単位画素１００Ｇの低感度リセット信号ＮＬを読み出すタイミングになるべく近いタイミングで、電源電圧ＦＣＶＤＤを電圧ＦＣＬから電圧ＦＣＨに変更することが望ましい。
　さらに、例えば、単位画素１００Ｇの画素信号の読み出しが終わってから露光を開始するまでの間、電源電圧ＦＣＶＤＤを電圧ＦＣＬに設定するようにしてもよい。例えば、図２４の時刻ｔ３８において電源電圧ＦＣＶＤＤを電圧ＦＣＨから電圧ＦＣＬに変更し、図２３の時刻ｔ２において電源電圧ＦＣＶＤＤを電圧ＦＣＬから電圧ＦＣＨに変更するようにしてもよい。
＜８．ノイズ除去処理及び演算処理に関する説明＞
　上述した単位画素１００Ａ乃至１００Ｆからは、低感度データ信号ＳＬ、低感度リセット信号ＮＬ、高感度リセット信号ＮＨ、及び、高感度データ信号ＳＨの順に、垂直信号線１７に対して信号が出力される。そして、後段の信号処理部、例えば、図１乃至図３に示すカラム処理部１３や信号処理部１８において、低感度データ信号ＳＬ、低感度リセット信号ＮＬ、高感度リセット信号ＮＨ、及び、高感度データ信号ＳＨに対して所定のノイズ除去処理及び信号処理が行われる。以下、後段のカラム処理部１３におけるノイズ除去処理及び信号処理部１８における演算処理の例について説明する。
｛ノイズ除去処理｝
　最初に、カラム処理部１３によるノイズ除去処理について説明する。
（ノイズ除去処理の処理例１）
　まず、ノイズ除去処理の処理例１について説明する。
　まず、カラム処理部１３は、低感度データ信号ＳＬと低感度リセット信号ＮＬとの差分をとることにより、低感度差分信号ＳＮＬを生成する。従って、低感度差分信号ＳＮＬ＝低感度データ信号ＳＬ－低感度リセット信号ＮＬとなる。
　次に、カラム処理部１３は、高感度データ信号ＳＨと高感度リセット信号ＮＨとの差分をとることにより、高感度差分信号ＳＮＨを生成する。従って、高感度差分信号ＳＮＨ＝高感度データ信号ＳＨ－高感度リセット信号ＮＨとなる。
　このように、処理例１では、低感度の信号ＳＬ、ＮＬに対しては、画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズは除去されるもののリセットノイズは除去されないＤＤＳ処理が行われる。高感度の信号ＳＨ、ＮＨについては、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去されるＣＤＳ処理が行われる。
　また、処理例１では、フレームメモリを用いる必要がない演算処理であることから、回路構成の簡略化、及び、低コスト化が図れる利点がある。
（ノイズ除去処理の処理例２）
　次に、ノイズ除去処理の処理例２について説明する。
　処理例２では、前のフレームの情報を用いるために、記憶手段、例えば、フレームメモリが必要になる。従って、処理例２の演算処理は、例えば、信号処理部１８において、データ格納部１９を記憶手段として用いたり、外部のＤＳＰ回路において、フレームメモリを用いたりして行うことになる。
　具体的には、まず、カラム処理部１３は、低感度データ信号ＳＬと、前フレームにおける低感度リセット信号ＮＬＡとの差分をとることにより、低感度差分信号ＳＮＬを生成する。従って、低感度差分信号ＳＮＬ＝低感度データ信号ＳＬ－低感度リセット信号ＮＬＡとなる。
　次に、カラム処理部１３は、高感度データ信号ＳＨと高感度リセット信号ＮＨとの差分をとることにより、高感度差分信号ＳＮＨを生成する。従って、高感度差分信号ＳＮＨ＝高感度データ信号ＳＨ－高感度リセット信号ＮＨとなる。
　このように、処理例２では、低感度の信号ＳＬ、ＮＬについても、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去されるＣＤＳ処理が行われる。これにより、フレームメモリ等の記憶手段が必要になるものの、処理例１に比べてリセットノイズを大幅に抑制できる利点がある。
｛画素信号の演算処理｝
　次に、上述した第１乃至第３の実施の形態における信号処理部１８の画素信号の演算処理について説明する。
（画素信号の演算処理の処理例１）
　まず、画素信号の演算処理の処理例１について説明する。
　まず、信号処理部１８は、低感度差分信号ＳＮＬが所定の範囲内となったときに、低感度差分信号ＳＮＬと高感度差分信号ＳＮＨの比を画素毎、複数画素毎、色毎、共有画素単位内の特定画素毎、もしくは全画素一律にゲインとして算出してゲインテーブルを生成する。そして、信号処理部１８は、低感度差分信号ＳＮＬと当該ゲインテーブルの積を低感度差分信号ＳＮＬの補正値として算出する。
　ここで、ゲインをＧ、低感度差分信号ＳＮＬの補正値（以下、補正低感度差分信号と称する）をＳＮＬ’とすると、ゲインＧ及び補正低感度差分信号ＳＮＬ’は、次式（１）、（２）に基づいて求めることができる。
　Ｇ＝ＳＮＨ／ＳＮＬ＝（Ｃｆｄ＋Ｃｆｃ）／Ｃｆｄ　・・・（１）
　ＳＮＬ’＝Ｇ×ＳＮＬ　・・・（２）
　ここで、ＣｆｄはＦＤ部１０８の容量値、Ｃｆｃは電荷蓄積部１０６の容量値である。従って、ゲインＧは、容量比と等価である。
　図２６は、入射光量に対する低感度差分信号ＳＮＬ、高感度差分信号ＳＮＨ、及び、補正低感度差分信号ＳＮＬ’の関係を示している。
　次に、信号処理部１８は、図２７のＡに示すように、予め設定された所定の閾値Ｖｔを用いる。閾値Ｖｔは、光応答特性において、高感度差分信号ＳＮＨが飽和前かつ光応答特性がリニアな領域において予め設定される。
　そして、信号処理部１８は、高感度差分信号ＳＮＨが所定の閾値Ｖｔを超えない場合、当該高感度差分信号ＳＮＨを処理対象画素の画素信号ＳＮとして出力する。すなわち、ＳＮＨ＜Ｖｔの場合、画素信号ＳＮ＝高感度差分信号ＳＮＨとなる。
　一方、信号処理部１８は、高感度差分信号ＳＮＨが所定の閾値Ｖｔを超える場合、低感度差分信号ＳＮＬの補正低感度差分信号ＳＮＬ’を処理対象画素の画素信号ＳＮとして出力する。すなわち、Ｖｔ≦ＳＮＨの場合、画素信号ＳＮ＝補正低感度差分信号ＳＮＬ’となる。
（画素信号の演算処理の処理例２）
　次に、画素信号の演算処理の処理例２について説明する。
　具体的には、信号処理部１８は、図２７のＢに示すように、高感度差分信号ＳＮＨが所定の範囲内において、補正低感度差分信号ＳＮＬ’、及び、高感度差分信号ＳＮＨを予め設定された比率において合成し、画素信号ＳＮとして出力する。
　例えば、信号処理部１８は、所定の閾値Ｖｔを基準としてその前後の範囲において、下記のように、段階的に、補正低感度差分信号ＳＮＬ’、及び、高感度差分信号ＳＮＨの合成比率を変化させる。所定の閾値Ｖｔは、先述したように、光応答特性において、高感度差分信号ＳＮＨが飽和前かつ光応答特性がリニアな領域において予め設定される値である。
　　ＳＮＨ＜Ｖｔ×０．９０の場合に、ＳＮ=ＳＮＨ
　　Ｖｔ×０．９０≦ＳＮＨ＜Ｖｔ×０．９４の場合に、
　　　　　　　　　　　　ＳＮ＝０．９×ＳＮＨ＋０．１×ＳＮＬ’
　　Ｖｔ×０．９４≦ＳＮＨ＜Ｖｔ×０．９８の場合に、
　　　　　　　　　　　　ＳＮ＝０．７×ＳＮＨ＋０．３×ＳＮＬ’
　　Ｖｔ×０．９８≦ＳＮＨ＜Ｖｔ×１．０２の場合に、
　　　　　　　　　　　　ＳＮ＝０．５×ＳＮＨ＋０．５×ＳＮＬ’
　　Ｖｔ×１．０２≦ＳＮＨ＜Ｖｔ×１．０６の場合に、
　　　　　　　　　　　　ＳＮ＝０．３×ＳＮＨ＋０．７×ＳＮＬ’
　　Ｖｔ×１．０６≦ＳＮＨ＜Ｖｔ×１．１０の場合に、
　　　　　　　　　　　　ＳＮ＝０．１×ＳＮＨ＋０．９×ＳＮＬ’
　　Ｖｔ×１．１０≦ＳＮＨの場合に、ＳＮ＝ＳＮＬ’
　なお、第４及び第５の実施の形態では、上述したように高感度データ信号ＳＨ及び高感度リセット信号ＮＨの読み出し時の容量が可変であるため、その容量の値により、上述した式（１）のゲインＧの値が変化する。
　以上のような演算処理を行うことにより、低照度時の信号から高照度時の信号へより滑らかに切り替えることが出来る。
　また、ＣＭＯＳイメージセンサ１０、１０Ａ及び１０Ｂでは、低感度の第２光電変換部１０３に対して電荷蓄積部１０６を設けることにより、低感度データ信号ＳＬが飽和するレベルを引き上げることができる。これにより、ダイナミックレンジの最小値を保持したまま、ダイナミックレンジの最大値を大きくすることができ、ダイナミックレンジを拡大することができる。
　例えば、車載向けのイメージセンサにおいて、ＬＥＤ光源のように点滅する被写体を、点滅するタイミングによって撮像できないＬＥＤフリッカという現象が発生する場合がある。このＬＥＤフリッカは、例えば、従来のイメージセンサのダイナミックレンジが低く、被写体毎に露光時間を調整する必要があるために生じる。
　すなわち、従来のイメージセンサは、様々な照度の被写体に対応するため、低照度の被写体に対しては露光時間を長く、高照度の被写体に対しては露光時間を短くしている。これにより、低いダイナミックレンジでも様々な照度の被写体に対応することが可能になる。一方、露光時間に関わらず読み出し速度は一定であるため、読み出し時間よりも短い単位で露光時間を設定する場合、露光時間以外に光電変換部に入射した光は、光電変換されて電荷になるものの、読み出されることなく破棄される。
　一方、ＣＭＯＳイメージセンサ１０、１０Ａ及び１０Ｂでは、上述したようにダイナミックレンジを拡大することができ、露光時間を長く設定することができるため、ＬＥＤフリッカの発生を抑制することができる。
　また、ＣＭＯＳイメージセンサ１０、１０Ａ及び１０Ｂでは、上述したように時分割方式や空間分割方式で分割数を増やした場合に発生するアーチファクトの発生や解像度の低下を防止することができる。
＜９．変形例＞
　以上の説明では、１画素内に感度が異なる２つの光電変換部を設ける例を示したが、１画素内に３つ以上の光電変換部を設けることも可能である。この場合、感度が最も高い光電変換部に電荷蓄積部を設けずに、少なくとも感度が最も低い光電変換部に電荷蓄積部を設けるようにすればよい。また、この条件を満たしていれば、感度が同じ光電変換部を２つ以上設けることも可能である。
　また、上記実施形態では、単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本技術はＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本技術は、単位画素が行列状に２次元配置されてなるＸ－Ｙアドレス方式の固体撮像装置全般に対して適用可能である。
　さらに、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置全般に対して適用可能である。
　なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
　また、図５、図９、図１５及び図２３のタイミングチャートでは、駆動信号ＴＧＬと駆動信号ＴＧＳがオンするタイミングがずれている。従って、両者の信号線の一部を共通にすることができる。
　一方、図１５、図１６、図１８、図１９、図２３及び図２４のタイミングチャートでは、駆動信号ＦＤＧと駆動信号ＦＣＧがオンする期間が重なる例を示したが、両者がオンする期間が重ならないようにすることも可能である。換言すれば、駆動信号ＦＤＧと駆動信号ＦＣＧがオンするタイミングをずらすことも可能である。そして、駆動信号ＦＤＧと駆動信号ＦＣＧがオンするタイミングをずらすことにより、両者の信号線の一部を共通にすることができる。
　図２８は、図２０の単位画素１００Ｇで駆動信号ＴＧＬと駆動信号ＴＧＳがオンするタイミング、並びに、駆動信号ＦＤＧと駆動信号ＦＣＧがオンするタイミングがずれている場合における、図１のＣＭＯＳイメージセンサ１０の垂直駆動部１２の構成例を示している。なお、図２８においては、画素アレイ部１１の１行分の構成の例を示している。
　垂直駆動部１２は、アドレスラッチ回路３０１、信号生成回路３０２、駆動部３０３、切り替え部３０４、駆動部３０５、及び、駆動部３０６を含むように構成される。駆動部３０３は、アンプ３１１ａ乃至３１１ｃを含むように構成される。切り替え部３０４は、切り替え回路３２１ａ及び３２１ｂを含むように構成される。駆動部３０５は、アンプ３３１ａ及び３３１ｂを含むように構成される。駆動部３０６は、アンプ３４１ａ及び３４１ｂを含むように構成される。
　アドレスラッチ回路３０１は、システム制御部１５から供給されるアドレス信号に基づいて、駆動対象となる画素アレイ部１１の行を選択する。
　信号生成回路３０２は、アドレスラッチ回路３０１により選択された行に供給する駆動信号ＴＧＬ、ＴＧＳ、ＦＤＧ、ＦＣＧ、ＲＳＴ、ＳＥＬ、電源電圧ＦＣＶＤＤを生成する。
　なお、信号生成回路３０２は、駆動信号ＴＧＬと駆動信号ＴＧＳがオンするタイミングが異なるため、両者を同時に生成せずに、異なるタイミングでいずれか一方を生成する。そして、信号生成回路３０２は、共通の信号線を介して、駆動信号ＴＧＬ又は駆動信号ＴＧＳを切り替え回路３２１ａに供給する。
　また、信号生成回路３０２は、駆動信号ＦＤＧと駆動信号ＦＣＧがオンするタイミングが異なるため、両者を同時に生成せずに、異なるタイミングでいずれか一方を生成する。そして、信号生成回路３０２は、共通の信号線を介して、駆動信号ＦＤＧ又は駆動信号ＦＣＧを切り替え回路３２１ｂに供給する。
　さらに、信号生成回路３０２は、駆動信号ＲＳＴ、ＳＥＬ、及び、電源電圧ＦＣＶＤＤを、それぞれ異なる信号線を介して、アンプ３１１ａ、アンプ３１１ｂ、及び、アンプ３１１ｃに供給する。
　アンプ３１１ａは、駆動信号ＲＳＴを増幅して、駆動対象となる行の各単位画素１００Ｇに供給する。
　アンプ３１１ｂは、駆動信号ＳＥＬを増幅して、駆動対象となる行の各単位画素１００Ｇに供給する。
　アンプ３１１ｃは、電源電圧ＦＣＶＤＤを増幅して、駆動対象となる行の各単位画素１００Ｇに供給する。
　切り替え回路３２１ａは、システム制御部１５から供給される切り替えパルスに基づいて、駆動信号ＴＧＬの供給先として駆動部３０５のアンプ３３１ａを選択し、駆動信号ＴＧＬをアンプ３３１ａに供給する。また、切り替え回路３２１ａは、システム制御部１５から供給される切り替えパルスに基づいて、駆動信号ＴＧＳの供給先として駆動部３０６のアンプ３４１ａを選択し、駆動信号ＴＧＳをアンプ３４１ａに供給する。このとき、駆動信号ＴＧＬ及び駆動信号ＴＧＳは、それぞれ異なる信号線を介して、アンプ３３１ａ及びアンプ３４１ａに供給される。
　切り替え回路３２１ｂは、システム制御部１５から供給される切り替えパルスに基づいて、駆動信号ＦＤＧの供給先として駆動部３０５のアンプ３３１ｂを選択し、駆動信号ＦＤＧをアンプ３３１ｂに供給する。また、切り替え回路３２１ｂは、システム制御部１５から供給される切り替えパルスに基づいて、駆動信号ＦＣＧの供給先として駆動部３０６のアンプ３４１ｂを選択し、駆動信号ＦＣＧをアンプ３４１ｂに供給する。このとき、駆動信号ＦＤＧ及び駆動信号ＦＣＧは、それぞれ異なる信号線を介して、アンプ３３１ｂ及びアンプ３４１ｂに供給される。
　アンプ３３１ａは、駆動信号ＴＧＬを増幅し、駆動対象となる行の各単位画素１００Ｇに供給する。
　アンプ３３１ｂは、駆動信号ＴＧＳを増幅し、駆動対象となる行の各単位画素１００Ｇに供給する。
　アンプ３４１ａは、駆動信号ＦＤＧを増幅し、駆動対象となる行の各単位画素１００Ｇに供給する。
　アンプ３４１ｂは、駆動信号ＦＣＧを増幅し、駆動対象となる行の各単位画素１００Ｇに供給する。
　このように、信号生成回路３０２と切り替え回路３２１ａとの間で、駆動信号ＴＧＬと駆動信号ＴＧＳの信号線を共通にし、駆動信号ＦＤＧと駆動信号ＦＣＧの信号線を共通にすることにより、信号線の数を削減することができる。これにより、単位画素１００Ｇにおいて、ゲート部及びトランジスタの数の増加によるＣＭＯＳイメージセンサ１０の面積の増大を抑制することができる。
　なお、駆動信号ＴＧＬと駆動信号ＴＧＳの組み合わせ、及び、駆動信号ＦＤＧと駆動信号ＦＣＧの組み合わせのうち一方のみの信号線を共通にするようにしてもよい。
　また、上述した各実施の形態は、可能な範囲で組み合わせることが可能である。例えば、図４の単位画素１００Ａ、図１１の単位画素１００Ｄ、及び、図１７の単位画素１００Ｆにおいて、電荷蓄積部１０６の対向電極を可変電圧電源ＦＣＶＤＤに接続するようにしてもよい。
＜１０．固体撮像装置の使用例＞
　図２９は、上述の固体撮像装置の使用例を示す図である。
　上述した固体撮像装置は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
｛撮像装置｝
　図３０は、本技術を適用した電子機器の一例である撮像装置（カメラ装置）４００の構成例を示すブロック図である。
　図３０に示すように、撮像装置４００は、レンズ群４０１などを含む光学系、撮像素子４０２、撮像素子４０２からの信号を処理するカメラ信号処理部であるＤＳＰ回路４０３、フレームメモリ４０４、表示装置４０５、記録装置４０６、操作系４０７、及び、電源系４０８等を有している。そして、ＤＳＰ回路４０３、フレームメモリ４０４、表示装置４０５、記録装置４０６、操作系４０７、及び、電源系４０８がバスライン４０９を介して相互に接続された構成となっている。
　レンズ群４０１は、被写体からの入射光（像光）を取り込んで撮像素子４０２の撮像面上に結像する。撮像素子４０２は、レンズ群４０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　表示装置４０５は、液晶表示装置や有機ＥＬ（electro luminescence）表示装置等のパネル型表示装置から成り、撮像素子４０２で撮像された動画または静止画を表示する。記録装置４０６は、撮像素子４０２で撮像された動画または静止画を、メモリカードやビデオテープやＤＶＤ（Digital Versatile Disk）等の記録媒体に記録する。
　操作系４０７は、ユーザによる操作の下に、本撮像装置４００が持つ様々な機能について操作指令を発する。電源系４０８は、ＤＳＰ回路４０３、フレームメモリ４０４、表示装置４０５、記録装置４０６、及び、操作系４０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　このような撮像装置４００は、ビデオカメラやデジタルスチルカメラ、更には、スマートフォン、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置４００において、撮像素子４０２として、上述した各実施形態に係る固体撮像装置を用いることができる。これにより、撮像装置４００の画質を向上させることができる。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、上述した各実施の形態は、可能な範囲で組み合わせることができる。例えば、上述した第３乃至第５の実施の形態を第２の実施の形態と組み合わせることが可能である。
　また、例えば、本技術は以下のような構成も取ることができる。
（１）
　複数の単位画素が配置されている画素アレイ部と、
　前記単位画素の動作を制御する駆動部と
　を備え、
　前記単位画素は、
　　第１の光電変換部と、
　　前記第１の光電変換部より感度が低い第２の光電変換部と、
　　対向電極が可変電圧電源に接続され、前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、
　　電荷電圧変換部と、
　　前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、
　　前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部と
　を含み、
　前記駆動部は、前記第２の光電変換部が生成した電荷を前記電荷蓄積部に蓄積する期間の少なくとも一部において、前記電荷蓄積部に蓄積された電荷に基づく信号を読み出すときより、前記可変電圧電源の電圧を低くする
　固体撮像装置。
（２）
　前記可変電圧電源は、第１の電圧及び前記第１の電圧より低い第２の電圧に設定することができ、ローパスフィルタを介して前記第１の電圧を出力する
　前記（１）に記載の固体撮像装置。
（３）
　前記ローパスフィルタは、前記固体撮像装置が設けられているチップ内の抵抗、及び、前記チップの外に取り付けられた容量を備える
　前記（２）に記載の固体撮像装置。
（４）
　前記可変電圧電源は、第１の電圧及び前記第１の電圧より低い第２の電圧に設定することができ、サンプルホールド回路を介して前記第１の電圧を出力する
　前記（１）に記載の固体撮像装置。
（５）
　前記サンプルホールド回路は、前記固体撮像装置が設けられているチップ内のスイッチ、及び、前記チップの外に取り付けられた容量を備える
　前記（４）に記載の固体撮像装置。
（６）
　前記単位画素は、
　　前記第２の光電変換部から前記電荷蓄積部に電荷を転送する第３の転送ゲート部と、
　　前記第３の転送ゲート部のゲート電極の下部に形成され、前記第２の光電変換部から溢れた電荷を前記電荷蓄積部に転送するオーバーフローパスと
　をさらに含む前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（７）
　前記駆動部は、
　　前記第１の転送ゲート部のゲート信号、及び、前記第３の転送ゲート部のゲート信号を生成するとともに、いずれか一方を共通の第１の信号線に出力する信号生成部と、
　　前記第１の信号線を介して入力された前記第１の転送ゲート部のゲート信号を第２の信号線に出力し、前記第１の信号線を介して入力された前記第３の転送ゲート部のゲート信号を第３の信号線に出力する切り替え部と
　を備える前記（６）に記載の固体撮像装置。
（８）
　前記第２の光電変換部と前記電荷蓄積部とが転送ゲート部を介さずに接続されている
　前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（９）
　前記単位画素は、
　　前記第２の転送ゲート部と前記電荷電圧変換部との間に接続されている第４の転送ゲート部を
　さらに含む前記（１）乃至（８）のいずれかに記載の固体撮像装置。
（１０）
　前記駆動部は、
　　前記第２の転送ゲート部のゲート信号、及び、前記第４の転送ゲート部のゲート信号を生成するとともに、いずれか一方を共通の第４の信号線に出力する信号生成部と、
　　前記第４の信号線を介して入力された前記第２の転送ゲート部のゲート信号を第５の信号線に出力し、前記第４の信号線を介して入力された前記第４の転送ゲート部のゲート信号を第６の信号線に出力する切り替え部と
　を備える前記（９）に記載の固体撮像装置。
（１１）
　前記駆動部は、前記第１の光電変換部が生成した電荷に基づく第１のデータ信号を読み出す場合、前記第２の転送ゲート部を非導通状態にし、前記第２の光電変換部が生成した電荷に基づく第２のデータ信号を読み出す場合、前記第２の転送ゲート部を導通状態にする
　前記（１）乃至（１０）のいずれかに記載の固体撮像装置。
（１２）
　前記駆動部は、前記第１のデータ信号を読み出す場合、前記電荷電圧変換部をリセットした状態において第１のリセット信号を読み出した後、前記第１のデータ信号を読み出し、前記第２のデータ信号を読み出す場合、前記第２のデータ信号を読み出した後、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合した領域をリセットした状態において第２のリセット信号を読み出すように制御する
　前記（１１）に記載の固体撮像装置。
（１３）
　前記第１のデータ信号と前記第１のリセット信号との差分である第１の差分信号、及び、前記第２のデータ信号と前記第２のリセット信号との差分である第２の差分信号を生成し、前記第１の差分信号の値が所定の閾値以下の場合、前記第１の差分信号を前記単位画素の画素信号に用い、前記第１の差分信号の値が前記閾値を超える場合、前記第２の差分信号を前記単位画素の画素信号に用いる信号処理部を
　さらに備える前記（１２）に記載の固体撮像装置。
（１４）
　前記第１のデータ信号と前記第１のリセット信号との差分である第１の差分信号、及び、前記第２のデータ信号と前記第２のリセット信号との差分である第２の差分信号を生成し、前記第１の差分信号の値に基づいて設定した合成比率で前記第１の差分信号と前記第２の差分信号を合成することにより、前記単位画素の画素信号を生成する信号処理部を
　さらに備える前記（１２）に記載の固体撮像装置。
（１５）
　複数の単位画素が配置されている画素アレイ部を
　備え、
　前記単位画素は、
　　第１の光電変換部と、
　　前記第１の光電変換部より感度が低い第２の光電変換部と、
　　対向電極が可変電圧電源に接続され、前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、
　　電荷電圧変換部と、
　　前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、
　　前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部と
　を含む固体撮像装置が、
　前記第２の光電変換部が生成した電荷を前記電荷蓄積部に蓄積する期間の少なくとも一部において、前記電荷蓄積部に蓄積された電荷に基づく信号を読み出すときより、前記可変電圧電源の電圧を低くする
　固体撮像装置の駆動方法。
（１６）
　複数の単位画素が配置されている画素アレイ部と、
　前記単位画素の動作を制御する駆動部と
　を備え、
　前記単位画素は、
　　第１の光電変換部と、
　　前記第１の光電変換部より感度が低い第２の光電変換部と、
　　対向電極が可変電圧電源に接続され、前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、
　　電荷電圧変換部と、
　　前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、
　　前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部と
　を含み、
　前記駆動部は、前記第２の光電変換部が生成した電荷を前記電荷蓄積部に蓄積する期間の少なくとも一部において、前記電荷蓄積部に蓄積された電荷に基づく信号を読み出すときより、前記可変電圧電源の電圧を低くする固体撮像装置と、
　前記固体撮像装置からの信号を処理する信号処理部と
　を備える電子機器。
　１０，１０Ａ，１０Ｂ　ＣＭＯＳイメージセンサ，　１１　画素アレイ部，　１２　垂直駆動部，　１３　カラム処理部，　１４　水平駆動部，　１５　システム制御部，　１６　画素駆動線，　１７　垂直信号線，　１８　信号処理部，　１９　データ格納部，　１００Ａ乃至１００Ｆ　単位画素，　１０１　第１光電変換部，　１０２　第１の転送ゲート部，　１０３　第２光電変換部，　１０４　第２転送ゲート部，　１０５　第３転送ゲート部，　１０６　電荷蓄積部，　１０７　リセットゲート部，　１０８　ＦＤ部，　１０９　増幅トランジスタ，　１１０　選択トランジスタ，　１５１　第４転送ゲート部，　１５２　ノード，　２０１　抵抗，　２０２　キャパシタ，　２１１　スイッチ，　２１２　キャパシタ，　３０２　信号生成回路，　３０４　切り替え部，　３２１ａ，３２１ｂ　切り替え回路，　４００　撮像装置，　４０２　撮像素子

Claims (16)

  1. 　複数の単位画素が配置されている画素アレイ部と、
    　前記単位画素の動作を制御する駆動部と
    　を備え、
    　前記単位画素は、
    　　第１の光電変換部と、
    　　前記第１の光電変換部より感度が低い第２の光電変換部と、
    　　対向電極が可変電圧電源に接続され、前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、
    　　電荷電圧変換部と、
    　　前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、
    　　前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部と
    　を含み、
    　前記駆動部は、前記第２の光電変換部が生成した電荷を前記電荷蓄積部に蓄積する期間の少なくとも一部において、前記電荷蓄積部に蓄積された電荷に基づく信号を読み出すときより、前記可変電圧電源の電圧を低くする
    　固体撮像装置。
  2. 　前記可変電圧電源は、第１の電圧及び前記第１の電圧より低い第２の電圧に設定することができ、ローパスフィルタを介して前記第１の電圧を出力する
    　請求項１に記載の固体撮像装置。
  3. 　前記ローパスフィルタは、前記固体撮像装置が設けられているチップ内の抵抗、及び、前記チップの外に取り付けられた容量を備える
    　請求項２に記載の固体撮像装置。
  4. 　前記可変電圧電源は、第１の電圧及び前記第１の電圧より低い第２の電圧に設定することができ、サンプルホールド回路を介して前記第１の電圧を出力する
    　請求項１に記載の固体撮像装置。
  5. 　前記サンプルホールド回路は、前記固体撮像装置が設けられているチップ内のスイッチ、及び、前記チップの外に取り付けられた容量を備える
    　請求項４に記載の固体撮像装置。
  6. 　前記単位画素は、
    　　前記第２の光電変換部から前記電荷蓄積部に電荷を転送する第３の転送ゲート部と、
    　　前記第３の転送ゲート部のゲート電極の下部に形成され、前記第２の光電変換部から溢れた電荷を前記電荷蓄積部に転送するオーバーフローパスと
    　をさらに含む請求項１に記載の固体撮像装置。
  7. 　前記駆動部は、
    　　前記第１の転送ゲート部のゲート信号、及び、前記第３の転送ゲート部のゲート信号を生成するとともに、いずれか一方を共通の第１の信号線に出力する信号生成部と、
    　　前記第１の信号線を介して入力された前記第１の転送ゲート部のゲート信号を第２の信号線に出力し、前記第１の信号線を介して入力された前記第３の転送ゲート部のゲート信号を第３の信号線に出力する切り替え部と
    　を備える請求項６に記載の固体撮像装置。
  8. 　前記第２の光電変換部と前記電荷蓄積部とが転送ゲート部を介さずに接続されている
    　請求項１に記載の固体撮像装置。
  9. 　前記単位画素は、
    　　前記第２の転送ゲート部と前記電荷電圧変換部との間に接続されている第４の転送ゲート部を
    　さらに含む請求項１に記載の固体撮像装置。
  10. 　前記駆動部は、
    　　前記第２の転送ゲート部のゲート信号、及び、前記第４の転送ゲート部のゲート信号を生成するとともに、いずれか一方を共通の第４の信号線に出力する信号生成部と、
    　　前記第４の信号線を介して入力された前記第２の転送ゲート部のゲート信号を第５の信号線に出力し、前記第４の信号線を介して入力された前記第４の転送ゲート部のゲート信号を第６の信号線に出力する切り替え部と
    　を備える請求項９に記載の固体撮像装置。
  11. 　前記駆動部は、前記第１の光電変換部が生成した電荷に基づく第１のデータ信号を読み出す場合、前記第２の転送ゲート部を非導通状態にし、前記第２の光電変換部が生成した電荷に基づく第２のデータ信号を読み出す場合、前記第２の転送ゲート部を導通状態にする
    　請求項１に記載の固体撮像装置。
  12. 　前記駆動部は、前記第１のデータ信号を読み出す場合、前記電荷電圧変換部をリセットした状態において第１のリセット信号を読み出した後、前記第１のデータ信号を読み出し、前記第２のデータ信号を読み出す場合、前記第２のデータ信号を読み出した後、前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合した領域をリセットした状態において第２のリセット信号を読み出すように制御する
    　請求項１１に記載の固体撮像装置。
  13. 　前記第１のデータ信号と前記第１のリセット信号との差分である第１の差分信号、及び、前記第２のデータ信号と前記第２のリセット信号との差分である第２の差分信号を生成し、前記第１の差分信号の値が所定の閾値以下の場合、前記第１の差分信号を前記単位画素の画素信号に用い、前記第１の差分信号の値が前記閾値を超える場合、前記第２の差分信号を前記単位画素の画素信号に用いる信号処理部を
    　さらに備える請求項１２に記載の固体撮像装置。
  14. 　前記第１のデータ信号と前記第１のリセット信号との差分である第１の差分信号、及び、前記第２のデータ信号と前記第２のリセット信号との差分である第２の差分信号を生成し、前記第１の差分信号の値に基づいて設定した合成比率で前記第１の差分信号と前記第２の差分信号を合成することにより、前記単位画素の画素信号を生成する信号処理部を
    　さらに備える請求項１２に記載の固体撮像装置。
  15. 　複数の単位画素が配置されている画素アレイ部を
    　備え、
    　前記単位画素は、
    　　第１の光電変換部と、
    　　前記第１の光電変換部より感度が低い第２の光電変換部と、
    　　対向電極が可変電圧電源に接続され、前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、
    　　電荷電圧変換部と、
    　　前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、
    　　前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部と
    　を含む固体撮像装置が、
    　前記第２の光電変換部が生成した電荷を前記電荷蓄積部に蓄積する期間の少なくとも一部において、前記電荷蓄積部に蓄積された電荷に基づく信号を読み出すときより、前記可変電圧電源の電圧を低くする
    　固体撮像装置の駆動方法。
  16. 　複数の単位画素が配置されている画素アレイ部と、
    　前記単位画素の動作を制御する駆動部と
    　を備え、
    　前記単位画素は、
    　　第１の光電変換部と、
    　　前記第１の光電変換部より感度が低い第２の光電変換部と、
    　　対向電極が可変電圧電源に接続され、前記第２の光電変換部が生成した電荷を蓄積する電荷蓄積部と、
    　　電荷電圧変換部と、
    　　前記第１の光電変換部から前記電荷電圧変換部に電荷を転送する第１の転送ゲート部と、
    　　前記電荷電圧変換部と前記電荷蓄積部のポテンシャルを結合する第２の転送ゲート部と
    　を含み、
    　前記駆動部は、前記第２の光電変換部が生成した電荷を前記電荷蓄積部に蓄積する期間の少なくとも一部において、前記電荷蓄積部に蓄積された電荷に基づく信号を読み出すときより、前記可変電圧電源の電圧を低くする固体撮像装置と、
    　前記固体撮像装置からの信号を処理する信号処理部と
    　を備える電子機器。
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