WO2017094488A1 - 電力変換装置 - Google Patents

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WO2017094488A1
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semiconductor switch
circuit
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switching
power conversion
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祐樹 石倉
植木　浩一
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株式会社村田製作所
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Definitions

  • This invention relates to the power converter device provided with the semiconductor switch connected in series.
  • Patent Document 1 describes a method for reducing this noise level.
  • the rising edge of a PWM signal applied to a switch element is shaped into a sine wave when switching the switch element. Then, the rising slope of the current waveform flowing through the load is gradually changed to slow the current change, so that noise due to a steep current change and a voltage change is not generated.
  • an object of the present invention is to provide a power converter that suppresses noise generated during switching without hindering high frequency operation.
  • a power conversion device includes: In a power conversion device having a power conversion unit that performs switching control of a first semiconductor switch and a second semiconductor switch connected in series to convert an input DC voltage into an AC voltage.
  • a first capacitance adding circuit for increasing an output capacitance of the first semiconductor switch;
  • a first drive control circuit for driving and controlling the first capacitance adding circuit;
  • the first capacitance adding circuit includes a first capacitive element and a first switching unit connected in series, and is connected in parallel to the first semiconductor switch, The first drive control circuit increases the output capacitance of the first semiconductor switch by turning on the first switching unit when the first semiconductor switch is turned off, and from the turn-off of the first semiconductor switch. After a predetermined time, the first switching unit is turned off.
  • the first switching unit since the first switching unit is turned on until a predetermined time elapses after the first semiconductor switch is turned off, the first capacitive element is parallel to the inter-terminal capacitance of the first semiconductor switch during this period. Connected configuration. Thereby, the inter-terminal capacitance of the first semiconductor switch is apparently increased during the predetermined time.
  • the inter-terminal voltage rises, but after a predetermined time as described above, the inter-terminal capacitance of the first semiconductor switch is apparently large, so that the inter-terminal voltage rises gradually. Since the increase in the voltage between the terminals becomes gradual, it is possible to eliminate the overshoot that occurs when the first semiconductor switch is turned off. As a result, generation of noise due to overshoot can be suppressed.
  • the first drive control circuit is configured to turn on the first switching unit while the first semiconductor switch is on.
  • the first switching unit is also turned on, and the first switching unit is turned on when the first semiconductor switch is turned off by slightly delaying the turn-off timing of the first switching unit.
  • This state can be easily configured. That is, the control becomes simpler than the case where the first semiconductor switch is turned off and the first switching unit is turned on at the same time.
  • the first drive control circuit for example, after turning off the first switching unit while the first semiconductor switch is on and turning on the first switching unit when the first semiconductor switch is turned off.
  • the first switching unit is turned off again after the predetermined time. In this configuration, the increase in the voltage between the terminals when the first semiconductor switch is turned off can be moderated in two steps.
  • the first drive control circuit turns on and off the first switching unit a plurality of times within one switching cycle of the first semiconductor switch, for example.
  • the resonance circuit includes a resonance inductor that resonates with the first capacitive element; A series circuit connected in series in the order of the resonant inductor, the first diode and the additional capacitive element, and connected in parallel to the first capacitance additional circuit; A second diode connected between a connection point between the first capacitive element and the first switching unit and a connection point between the first diode and the additional capacitive element; Further comprising The additional capacitive element has a smaller capacity than the first capacitive element, The first diode is connected in a direction in which a resonance current flows in the resonance circuit, The second diode is preferably connected in a direction in which a charging current flows through the first capacitive element.
  • the above configuration can effectively reduce specific high-frequency noise.
  • the first capacitive element may be a fourth semiconductor switch having a parasitic capacitance
  • the additional capacitive element may be a fifth semiconductor switch having a parasitic capacitance.
  • At least the fourth semiconductor switch, the fifth semiconductor switch, the first diode, and the second diode may be configured by a single integrated circuit.
  • each semiconductor switch can be formed on a semiconductor substrate, so that chip components such as capacitors can be dispensed with.
  • a current detection unit that detects a magnitude of a load current that is an output current of the power conversion unit, and the first semiconductor switch and the second semiconductor switch are both turned off according to the magnitude of the load current. You may further provide the dead time adjustment circuit which adjusts the length of a certain period. With this configuration, it can be driven with high efficiency regardless of the weight of the load.
  • the dead time adjustment circuit may be configured to adjust the length of the on-time of the first switching unit according to the magnitude of the load current. As a result, it is possible to drive with further optimum efficiency regardless of the weight of the load.
  • a current detection unit that detects a magnitude of a load current that is an output current of the power conversion unit, and a current path to the first capacitive element is cut off when the magnitude of the load current falls below a threshold value
  • a blocking unit that performs the above-described operation.
  • the first semiconductor switch and the second semiconductor switch are gallium nitride semiconductor elements, and the first switching unit is a silicon semiconductor element.
  • the passive component can be miniaturized by increasing the switching frequency by utilizing the high-speed response of the gallium nitride semiconductor element.
  • the first switching unit that does not require high-speed response can be reduced in cost by configuring it with a silicon semiconductor element.
  • a second capacity addition circuit for increasing the output capacity of the second semiconductor switch, and a second drive control circuit for driving and controlling the second capacity addition circuit
  • the second capacitance adding circuit includes a second capacitive element and a second switching unit connected in series, and is connected in parallel to the second semiconductor switch
  • the second drive control circuit increases the output capacitance of the second semiconductor switch by turning on the second switching unit when the second semiconductor switch is turned off, and from the turn-off of the second semiconductor switch. After a predetermined time, the second switching unit is turned off. It may be configured.
  • FIG. 1 is a circuit diagram of a power conversion device 101 according to the first embodiment.
  • FIG. 2 is a circuit diagram showing the configuration of the switching adjustment circuits 1A, 1B, 1C, and 1D.
  • 3 shows the switching time of the switching elements Q1, Q11, the displacement of the drain-source voltage V DS1 of the switching element Q1, the switching time of the switching elements Q2, Q21, and the drain-source voltage V DS2 of the switching element Q2. It is a wave form diagram which shows the displacement of.
  • FIG. 4 is a waveform diagram showing switching times of the switch elements Q1, Q2, Q11, and Q21 and displacements of the drain-source voltage V DS1 of the switch element Q1 and the drain-source voltage V DS2 of the switch element Q2.
  • FIG. 5 is a circuit diagram showing the configuration of the switching adjustment circuits 1A, 1B, 1C, and 1D according to the third embodiment.
  • Figure 6 is a waveform diagram showing the switching time of the switching element Q1, Q11 and Q2, Q21, the displacement of the drain-source voltage V DS2 of the drain-source voltage V DS1 and the switch element Q2 of the switching element Q1.
  • FIG. 7 is a circuit diagram showing a configuration of the switching adjustment circuits 1A, 1B, 1C, and 1D according to the fourth embodiment.
  • FIG. 8 is a circuit diagram showing the configuration of the switching adjustment circuits 1A, 1B, 1C, and 1D according to the fifth embodiment.
  • FIG. 9 is a circuit diagram of the power conversion device 101 according to the sixth embodiment.
  • FIG. 10 is a waveform diagram showing a state of each part and a change in voltage of the power conversion device according to the sixth embodiment.
  • FIG. 11 is a waveform diagram of a load current of the power conversion device according to the seventh
  • FIG. 1 is a circuit diagram of a power conversion device 101 according to the first embodiment.
  • the power conversion device 101 includes input units IN1 and IN2 for inputting a DC voltage, and output units OUT1 and OUT2 to which loads are connected.
  • the power conversion device 101 is a DC-DC converter that transforms a DC voltage input from the input units IN1 and IN2 and outputs it from the output units OUT1 and OUT2.
  • an LLC resonant converter is employed.
  • a switching circuit is connected to the input sections IN1 and IN2.
  • the switching circuit has a full bridge configuration in which a series circuit of switch elements Q1 and Q2 and a series circuit of switch elements Q3 and Q4 are connected in parallel.
  • the switch elements Q1 and Q3 are high side switch elements, and the switch elements Q2 and Q4 are low side switch elements.
  • one of the switch elements Q1 and Q2 corresponds to the “first semiconductor switch” according to the present invention, and the other corresponds to the “second semiconductor switch” according to the present invention.
  • one of the switch elements Q3 and Q4 corresponds to a “first semiconductor switch” according to the present invention, and the other corresponds to a “second semiconductor switch” according to the present invention.
  • the switching circuit corresponds to a “power converter” according to the present invention.
  • the switch elements Q1, Q2, Q3, and Q4 are GaN (gallium nitride) -FETs that can realize downsizing of passive components by increasing the switching frequency, and diodes D1, D2, D3, and D4 are connected in parallel, respectively. Yes.
  • the diodes D1, D2, D3, and D4 are connected such that the forward direction is from the source to the drain of the switching elements Q1, Q2, Q3, and Q4.
  • the drains of the switch elements Q1 to Q4 correspond to the “input side terminal” according to the present invention, and the source corresponds to the “output side terminal” according to the present invention.
  • the switch elements Q1, Q2, Q3, and Q4 may be SiC (silicon carbide) -FETs or Si-FETs. In this case, since a body diode is formed in each switch element, the diodes D1, D2, D3, and D4 are unnecessary.
  • switching adjustment circuits 1A and 1C are connected in parallel to Q1 and Q3 that are high-side switching elements, respectively, and switching is performed to Q2 and Q4 that are low-side switching elements, respectively. Adjustment circuits 1B and 1D are connected.
  • the switching adjustment circuits 1A, 1B, 1C, and 1D are circuits for suppressing noise due to overshoot and undershoot of the switch elements Q1, Q2, Q3, and Q4.
  • the switching adjustment circuits 1A, 1B, 1C, 1D will be described later.
  • connection point of the switch elements Q1, Q2 is connected to one end of the primary winding n1 of the transformer T via the capacitor Cr and the inductor Lr.
  • a connection point of the switch elements Q3 and Q4 is connected to the other end of the primary winding n1 of the transformer T.
  • the resonance capacitor Cr, the resonance inductor Lr, and the primary winding n1 of the transformer T constitute a resonance circuit.
  • the secondary winding n2 of the transformer T is connected to the output units OUT1 and OUT2 via a rectifying and smoothing circuit including a diode bridge DB and a smoothing capacitor Co.
  • the rectifying / smoothing circuit converts the AC voltage into a DC voltage and outputs the DC voltage from the output units OUT1 and OUT2.
  • a current detection resistor Ri is provided between the input unit IN1 and the switching circuit.
  • a current detection unit 13 is connected to the current detection resistor Ri. The current detection unit 13 detects the current flowing through the switching circuit from the voltage across the current detection resistor Ri.
  • a current detection resistor Ro is provided between the output unit OUT1 and the diode bridge DB.
  • a current detection unit 14 is connected to the current detection resistor Ro. The current detection unit 14 detects the current flowing through the load from the voltage across the current detection resistor Ro.
  • the microcomputer 11 reads the detection values from the current detection units 13 and 14.
  • the microcomputer 11 determines the weight of the load from the detection values of the current detection units 13 and 14 and outputs a drive signal to the driver 12 accordingly.
  • the driver 12 generates a PWM signal based on the drive signal and outputs the PWM signal to the gates of the switch elements Q1, Q2, Q3, and Q4.
  • FIG. 2 is a circuit diagram showing the configuration of the switching adjustment circuits 1A, 1B, 1C, and 1D.
  • the switching adjustment circuit 1A is a series circuit of a capacitor C12 and a switch element Q11.
  • the switch element Q11 is a Si-FET, and the diode D11 is a body diode of the switch element Q11.
  • the switching adjustment circuit 1A is connected in parallel to the switch element Q1.
  • the configuration of the switching adjustment circuits 1B, 1C, and 1D is the same as that of the switching adjustment circuit 1A. That is, the switching adjustment circuit 1B is a series circuit of the capacitor C22 and the switching element Q21, the switching adjustment circuit 1C is a series circuit of the capacitor C32 and the switching element Q31, and the switching adjustment circuit 1D is the capacitor C42 and the switching element Q41. It is a series circuit.
  • the microcomputer 11 corresponds to a “first drive control circuit” according to the present invention.
  • the series circuit of the capacitor C12 and the switch element Q11 included in the switching adjustment circuit 1A corresponds to a “first capacitance adding circuit” according to the present invention.
  • the capacitor C12 of the switching adjustment circuit 1A corresponds to a “first capacitive element” according to the present invention, and the switch element Q11 corresponds to a “first switching unit” and a “third semiconductor switch” according to the present invention. To do.
  • the microcomputer 11 corresponds to a “second drive control circuit” according to the present invention.
  • the series circuit of the capacitor C22 and the switch element Q21 included in the switching adjustment circuit 1B corresponds to a “second capacitor addition circuit” according to the present invention.
  • the capacitor C22 of the switching adjustment circuit 1B corresponds to a “second capacitive element” according to the present invention, and the switch element Q21 corresponds to a “second switching unit” according to the present invention.
  • FIG. 3 shows the switching timing of the switching elements Q1, Q11, the displacement of the drain-source voltage V DS1 of the switching element Q1, the switching timing of the switching elements Q2, Q21, and the drain-source voltage V DS2 of the switching element Q2. It is a wave form diagram which shows the displacement of. A waveform corresponding to a half cycle of the switching frequency of the switch element Q1 is shown as times (I) to (VIII).
  • the switch element Q1 While the switch element Q1 is on, the drain-source voltage VDS1 of the switch element Q1 is substantially zero. At this time, the switch element Q11 is also in the on state, but since the switch element Q1 is on, almost no current flows on the switch element Q11 side.
  • the switch element Q1 corresponding to the high side switch is connected between the drain and source of the switch element Q2 corresponding to the low side switch.
  • the switch element Q21 is turned on.
  • the switch element Q21 When the switch element Q21 is turned on at time (III), the charge charged in the capacitor C22 when the switch element Q2 is turned off further half a cycle before the half cycles indicated by the times (I) to (VIII). An operation of regenerating toward the transformer T is performed. Since the capacitor C22 has the same capacity as the capacitor C12, the drain-source voltage VDS2 of the switching element Q2 gradually decreases as in the time (I) to (II) period. Since the switch element Q1 and the switch element Q2 are connected in series, the drain-source voltage VDS1 of the switch element Q1 is also affected symmetrically. As a result, the voltage V DS1 rises gently. Thereby, generation
  • the time from time (I) to time (III) can be adjusted by the timing of the control signal output from the microcomputer 11.
  • the time from time (I) to time (III) corresponds to the “predetermined time” according to the present invention. Thereafter, when the output capacitance of the switch element Q1 and the capacitor C12 are fully charged (time (IV)), the voltage VDS1 becomes constant, and at this time (IV), the low-side switch element Q2 is turned on.
  • the drain side of the switch element Q2 that is, the source side potential of the switch element Q1 rises, so the voltage V DS1 starts to fall relatively.
  • the switch element Q21 of the switching adjustment circuit 1B since the switch element Q21 of the switching adjustment circuit 1B is in the ON state, similarly to the high side switch in the time period (I) to (II), the drain-source voltage V DS2 of the switch element Q2 is It rises moderately. Therefore, the drain-source voltage VDS1 of the switch element Q1 gradually decreases.
  • the switch element Q21 is turned off (time (VI))
  • the capacitor C22 is disconnected, and the drain-source voltage VDS2 of the switch element Q2 rapidly increases, and accordingly, the drain of the switch element Q1.
  • the source-to-source voltage V DS1 drops rapidly.
  • the switch element Q11 is turned on earlier than the turn-on of the switch element Q1 (time (VII))
  • the charge charged in the capacitor C12 is regenerated toward the input power source during the period of time (I) to (II).
  • the drain-source voltage V DS1 of the switch element Q1 gradually decreases as in the time (I) to (II) period.
  • the switch element Q1 is turned off (time (VIII)). Thereby, generation
  • the switch elements Q1 to Q4 perform PWM control using a rectangular wave signal.
  • the switch elements Q1 to Q4 with external circuits called switching adjustment circuits 1A to 1D, the rising start and the falling end are blunted. Due to the configuration, the dead time of the switch elements Q1 to Q4 does not become long. For this reason, it is possible to reduce the size of the passive component by increasing the frequency of the power conversion device 101.
  • the power converter 101 is a DC-DC converter using an LLC resonant converter, but other types of DC using a high-side switch and a low-side switch, such as a full-bridge method and a half-bridge method. -It can also be applied to DC converters, AC-DC converters, and DC-AC inverters.
  • the power conversion device according to the second embodiment is different from the first embodiment in the drive time of the switching adjustment circuit.
  • the circuit configuration is the same as that of the first embodiment, and will be described with reference to FIG.
  • FIG. 4 shows the switching timing of the switch elements Q1, Q2, Q11, Q21, the drain-source voltage V DS1 of the switch element Q1, and the drain-source voltage of the switch element Q2 in the power conversion device according to the second embodiment. It is a wave form diagram which shows the displacement of VDS2 .
  • the switch element Q11 is not in the on state but in the off state while the switch element Q1 is on, and the switch element Q11 is turned on for a predetermined time immediately after the switch element Q1 is turned off. (Time (I)).
  • the drain-source voltage V DS2 of the switch element Q2 that is a low-side switch connected in series to the switch element Q1 that is a high-side switch is relatively It is descending.
  • the capacitor C22 connected in parallel between the drain and the source of the switch element Q2 retains the charge charged half a cycle before, and this is connected in parallel to the drain and source of the switch element Q21.
  • the waveform of the voltage V DS2 is gentle. It will be in the form of descending. Along with this, the waveform of the voltage V DS1 also rises gradually.
  • the time from time (I) to time (III) corresponds to the “predetermined time” according to the present invention.
  • the switch element Q21 is turned on simultaneously.
  • the drain-source voltage V DS2 of the switch element Q2 rises gently similarly to the switch element Q1, so that the drain-source voltage V DS1 of the switch element Q1 falls relatively gently.
  • the switch element Q21 is turned off after a predetermined time (time (VI))
  • the capacitor C22 is disconnected from between the drain and source of the switch element Q2, so that the voltage VDS2 rises rapidly and accordingly the voltage VDS2 DS1 falls rapidly.
  • the voltage V DS1 further decreases (time (VII))
  • the charge charged in the previous half cycle remains in the capacitor C12 and is connected in parallel to the drain and source of the switch element Q11.
  • the voltage V DS1 is a relatively low voltage, the time until regeneration is increased, and as a result, the waveform of the voltage V DS1 gradually decreases. It becomes. Along with this, the waveform of the voltage V DS2 also rises gradually. Thereby, occurrence of undershoot can be suppressed. Thereafter, when the voltage V DS1 becomes zero, the switch element Q1 is turned on (time (VIII)).
  • the rise and fall of ⁇ V DS4 can be gradual.
  • overshoot and undershoot that occur when switching the switching elements Q1 to Q4 can be eliminated, and noise can be reduced.
  • the power conversion device can be made high-frequency, and the passive component can be miniaturized.
  • the power conversion device is different from the second embodiment in that the switching adjustment circuit further includes a resonance circuit.
  • the difference will be described.
  • FIG. 5 is a circuit diagram showing the configuration of the switching adjustment circuits 1A, 1B, 1C, and 1D according to the third embodiment.
  • the switching adjustment circuit 1A includes a series circuit of an inductor L1, a diode D13, and a capacitor C14.
  • the diode D13 is provided with the cathode thereof on the inductor L1 side.
  • This series circuit is connected in parallel to the capacitor C12 and the switch element Q11.
  • the inductor L1 forms a resonance circuit with the capacitor C12. Note that the capacitance of the capacitor C12 is set larger than that of the capacitor C14. Specifically, about 10 times is preferable.
  • the diode D13 corresponds to a “first diode” according to the present invention.
  • the capacitor C14 corresponds to an “additive capacitive element” according to the present invention.
  • a diode D12 is connected between a connection point between the capacitor C12 and the switch element Q11 and a connection point between the diode D13 and the capacitor C14.
  • the diode D12 is provided with its cathode on the connection point side between the diode D13 and the capacitor C14.
  • the diode D12 corresponds to a “second diode” according to the present invention.
  • the configuration and operation of the switching adjustment circuits 1B, 1C, and 1D are the same as those of the switching adjustment circuit 1A.
  • Figure 6 is a waveform diagram showing the switching timing of the switch element Q1, Q11 and Q2, Q21, the displacement of the drain-source voltage V DS2 of the drain-source voltage V DS1 and the switch element Q2 of the switching element Q1.
  • the switch element Q1 While the switch element Q1 is on, the drain-source voltage VDS1 of the switch element Q1 is almost zero. At this time, the switch element Q11 is on, and the switch element Q1 is turned off a predetermined time after the switch element Q1 is turned off (time (II)).
  • the microcomputer 11 turns on the switching element Q11 again before the capacitor C12 is fully charged (time (III)).
  • switch element Q11 When switch element Q11 is turned on, a resonance current flows through a path of diode D13 ⁇ inductor L1 ⁇ capacitor C12 ⁇ switch element Q11.
  • a resonance waveform appears in the voltage VDS1 .
  • an inflection point can be added in the middle of the rising waveform of the voltage V DS1 , and a specific harmonic can be reduced.
  • a specific harmonic can be reduced by providing the above-described inflection point (broken line waveform).
  • the microcomputer 11 turns off the switch element Q11 after a predetermined time has elapsed (time (IV)).
  • time (IV) a predetermined time has elapsed
  • the capacitor C12 is not connected in parallel to the output capacitance Co1 of the switch element Q1, the output capacitance Co1 apparently decreases (returns to the original value), and the voltage V DS1 rises sharply again.
  • the drain-source voltage V DS2 of the switch element Q2 corresponding to the low side switch connected in series with the switch element Q1 corresponding to the high side switch is symmetrical. To descend. At this time, the switch element Q21 connected in parallel to the drain and source of the switch element Q2 is turned on.
  • the time from time (I) to time (V) corresponds to the “predetermined time” according to the present invention.
  • the switch element Q21 When the switch element Q21 is turned on, an operation of regenerating the charge charged in the capacitor C22 to the transformer T is performed.
  • the voltage V DS2 at this time is a relatively low voltage, and the capacitor C22 has a relatively large capacity as described above, so that it takes a long time to complete regeneration.
  • the voltage V DS2 gradually decreases and, symmetrically, the voltage V DS1 gradually increases, so that the waveform becomes gentle. Thereby, generation
  • the output capacitance Co1 of the switch element Q1 and the capacitor C12 When the output capacitance Co1 of the switch element Q1 and the capacitor C12 are fully charged, the voltage VDS1 becomes constant (time (VI)).
  • the switch element Q2 is turned on.
  • the switch element Q2 is turned off at time (VII)
  • the voltage VDS2 starts to rise. Since the switch element Q2 and the switch element Q21 perform the same operations as the times (I) to (VI) of the switch element Q1 and the switch element Q11 at the times (VII) to (XII), the voltage V DS1 of the switch element Q1 is It becomes a symmetrical waveform. Thereby, occurrence of undershoot can be suppressed.
  • the drain-source voltages V DS1 to V V of the switch elements Q1 to Q4 DS4 can rise and fall slowly.
  • overshoot and undershoot that occur when switching the switching elements Q1 to Q4 can be eliminated, and noise can be reduced.
  • the power conversion device can be made high-frequency, and the passive component can be miniaturized. Furthermore, a specific harmonic can be suppressed by forming a resonant circuit.
  • FIG. 7 is a circuit diagram showing a configuration of the switching adjustment circuits 1A, 1B, 1C, and 1D according to the fourth embodiment.
  • the switching adjustment circuit 1A is different from the third embodiment in that the two capacitors of the switching adjustment circuits 1A, 1B, 1C, and 1D according to the third embodiment are replaced with switching elements, respectively.
  • the switch elements Q12 and Q13 are Si-FETs, and their gates and sources are directly connected. For this reason, the switch elements Q12 and Q13 always remain off.
  • the switch elements Q12 and Q13 have output capacitances Co2 and Co3, and the capacitors C12 and C14 of the third embodiment are substituted by the output capacitances Co2 and Co3.
  • the switch element Q12 corresponds to a “fourth semiconductor switch” according to the present invention
  • the switch element Q13 corresponds to a “fifth semiconductor switch” according to the present invention.
  • the switch elements Q12 and Q13 can be replaced with the output capacities Co2 and Co3 of the switch elements Q12 and Q13, so that a chip capacitor is unnecessary and the size can be reduced. That is, at least the switch elements Q12 and Q13 and the diodes D12 and D13 can be integrated on one chip, so that increase in size and increase in cost can be suppressed.
  • the configuration and operation of the switching adjustment circuits 1B, 1C, 1D are the same as those of the switching adjustment circuit 1A.
  • the voltage VDS waveform in the present embodiment is substantially the same as in FIG.
  • the capacitor C12 and the capacitor C14 in other embodiments may be substituted with a switch element.
  • the power conversion device is different from the first to fourth embodiments in that the switching adjustment circuit does not function in the case of a light load.
  • FIG. 8 is a circuit diagram showing the configuration of the switching adjustment circuits 1A, 1B, 1C, and 1D according to the fifth embodiment.
  • the switching adjustment circuit 1A includes a switch element Q15.
  • the switch element Q15 is, for example, a Si-FET, and is provided in the middle of the line connecting the source of the switch element Q1 and the source of the switch element Q11.
  • the switch element Q15 is always in an on state in normal operation, but when the load is light, the microcomputer detects that the input current is detected or the load current value is obtained from the secondary side and is in the light load state. Determine by.
  • the switch element Q15 is turned off. When the switch element Q15 is turned off, no current flows through the capacitor C12. For this reason, the switching adjustment circuit 1A (first capacitance addition circuit) does not operate at light loads.
  • the configuration and operation of the switching adjustment circuits 1B, 1C, and 1D are the same as those of the switching adjustment circuit 1A.
  • the switch elements Q15, Q25, Q35, and Q45 correspond to the “blocking portion” according to the present invention. These switch elements Q15, Q25, Q35, and Q45 may be provided in the switching adjustment circuit of another embodiment.
  • the power conversion device is applied as a grid-connected inverter, and is capable of adjusting the dead times of the switch element Q1 and the switch element Q2 according to the weight of the load. Different from the fifth embodiment.
  • FIG. 9 is a circuit diagram of the power conversion apparatus according to the sixth embodiment. The difference from FIG. 1 is that a full bridge circuit is used instead of an LLC converter, that no transformer is used, and that the secondary output is not a DC voltage but a commercial AC voltage.
  • FIG. 10 is a waveform diagram showing the state of each part of the power conversion device according to this embodiment and the change in voltage. This diagram corresponds to the diagram shown in FIG. 6 in the third embodiment.
  • the load current is sinusoidal. This is less current than the zero-crossing point near the load current, as in the example shown in Ss slope in FIG. 10, rise speed of V DS is slow. Near the peak in the other hand, the current is large, as shown by Sf slope in FIG. 10, the speed of V DS is increased fast.
  • V DS rise speed When the V DS rise speed is slow, the V DS waveform does not slow down unless the dead time is long. Conversely, if the rise speed of V DS is high, the dead time is not shorter, remaining even yet dead time ends resonance by the last on which the switching element Q11 is multiple times off and lowered V DS In some cases, the loss increases.
  • the rate of change of the inter-terminal voltages V DS1 to V DS4 during the dead time period of the switch elements Q1 to Q4 is greatly different from each other, and the optimum dead time period is different, so that the dead time period is detected while detecting the load current value. Adjust as appropriate. Thereby, it is possible to always drive with high efficiency regardless of the load.
  • the adjustment of the dead time period may be performed in three stages such as “heavy load”, “normal load”, and “light load”, or may be continuously changed while always detecting the load current value. Also good.
  • the power conversion device is configured to adjust the dead time of the switching adjustment circuits 1A to 1D shown in FIG. 9 in the sixth embodiment in accordance with the load weight.
  • FIG. 11 is a waveform diagram of the load current of the power conversion device of this embodiment. Since the power converter of this embodiment is an inverter, the load current is sinusoidal. As shown in FIG. 11, the load current is greatly different between the vicinity of the zero cross point and the vicinity of the peak value.
  • the capacitors C12, C22, C32, and C42 are charged by adjusting the on-time of the switch elements Q11, Q21, Q31, and Q41. The charge amount is adjusted. Thereby, it is possible to drive with further optimum efficiency.
  • the on-time adjustment of the switch elements Q11, Q21, Q31, and Q41 may be performed in three stages such as “heavy load”, “normal load”, and “light load”. You may change continuously, detecting.

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Abstract

電力変換装置は、直列接続された第１半導体スイッチ（Ｑ１）および第２半導体スイッチ（Ｑ２）をスイッチング制御して、入力される直流電圧を交流電圧に変換する電力変換部を有する。スイッチング調整回路（１Ａ）には、第１半導体スイッチ（Ｑ１）の出力容量を増加させる第１容量追加回路を含む。第１容量追加回路は、直列接続された第１容量性素子（Ｃ１２）と第１切替部（Ｑ１１）とを有し、第１半導体スイッチ（Ｑ１）に並列接続される。第１駆動制御回路に相当するマイコン（１１）は第１容量追加回路を駆動制御する。第１駆動制御回路は、第１半導体スイッチ（Ｑ１）のターンオフ時に第１切替部（Ｑ１１）をオンにすることにより、第１半導体スイッチ（Ｑ１）の出力容量を増加させ、且つ第１半導体スイッチ（Ｑ１）のターンオフから所定時間後に、第１切替部（Ｑ１１）をオフにする。

Description

電力変換装置
　本発明は、直列接続された半導体スイッチを備えた電力変換装置に関する。
　電力変換装置において、スイッチ素子をオンオフする際、その切替時の急峻な電流変化、電圧変化によるノイズが発生することがある。このノイズは装置内の他の制御回路に悪影響を与えるおそれがある。特許文献１には、このノイズレベルを低減する方法が記載されている。特許文献１に記載の方法は、スイッチ素子をスイッチング制御する際に、スイッチ素子へ印加するＰＷＭ信号の立上りエッジを正弦波状に波形整形している。そして、負荷に流れる電流波形の立上りの傾きを緩やかに変化させ、電流変化を緩慢にすることで、急峻な電流変化および電圧変化によるノイズが発生しないようにしている。
特開２００７－１３９１６号公報
　ところで、近年、例えばＳｉＣ（炭化ケイ素）またはＧａＮ（窒化ガリウム）等の化合物半導体を使ったスイッチ素子が実用的になっており、電力変換装置を高周波化することにより受動部品が小型化できることで、装置の小型化が図られる土壌が出来つつある。しかしながら、特許文献１では、ＰＷＭ信号の立上りエッジを正弦波状に波形整形しているため、スイッチ素子のデッドタイムが長くなり、その結果、スイッチング周波数が低くなってしまう。すなわち、特許文献１では、スイッチング周波数を高周波化することが困難である。
　そこで、本発明の目的は、高周波化を妨げることなく、スイッチング時に生じるノイズを抑制する電力変換装置を提供することにある。
（１）本発明に係る電力変換装置は、
　直列接続された第１半導体スイッチおよび第２半導体スイッチをスイッチング制御して、入力される直流電圧を交流電圧に変換する電力変換部を有する電力変換装置において、
　前記第１半導体スイッチの出力容量を増加させる第１容量追加回路と、
　前記第１容量追加回路を駆動制御する第１駆動制御回路と、
　を備え、
　前記第１容量追加回路は、直列接続された第１容量性素子と第１切替部とを有し、前記第１半導体スイッチに並列接続され、
　前記第１駆動制御回路は、前記第１半導体スイッチのターンオフ時に前記第１切替部をオンにすることにより、前記第１半導体スイッチの前記出力容量を増加させ、且つ前記第１半導体スイッチのターンオフから所定時間後に、前記第１切替部をオフにする。
　この構成では、第１半導体スイッチがターンオフ時から所定時間が経過するまでの間に第１切替部がオンになるので、この期間は第１半導体スイッチの端子間容量に第１容量性素子が並列接続された構成となる。これにより、上記所定時間に第１半導体スイッチの端子間容量は見かけ上大きくなる。第１半導体スイッチがターンオフされると、端子間電圧は上昇するが、上述の通り所定時間後は、第１半導体スイッチの端子間容量は見かけ上大きいため、端子間電圧の上昇は緩やかになる。端子間電圧の上昇が緩やかとなることで、第１半導体スイッチのターンオフ時に生じるオーバーシュートをなくすことができる。その結果、オーバーシュートによるノイズの発生を抑制できる。
（２）前記第１駆動制御回路は、前記第１半導体スイッチのオン中に前記第１切替部をオンにする構成であることが好ましい。この構成により、第１半導体スイッチがオンの間、第１切替部もオンにしておき、第１切替部のターンオフのタイミングを少し遅らせるだけで、第１半導体スイッチのターンオフ時に第１切替部がオンである状態を容易に構成できる。すなわち、第１半導体スイッチがターンオフすると同時に第１切替部をターンオンさせる、という制御を行う場合に比べて、制御が簡単となる。
（３）前記第１駆動制御回路は、例えば、前記第１半導体スイッチのオン中に前記第１切替部をオフ状態にし、前記第１半導体スイッチのターンオフ時に前記第１切替部をオンにした後、前記所定時間後に前記第１切替部を再度オフにする。この構成では、第１半導体スイッチがターンオフ時の端子間電圧の上昇を二段階で緩やかにできる。
（４）前記第１駆動制御回路は、例えば、前記第１半導体スイッチの一のスイッチング周期内に、前記第１切替部を複数回オンオフさせる。この構成では、第１半導体スイッチがターンオフ時の端子間電圧の上昇を多段階で緩やかにできる。
（５）前記第１容量性素子を含み、前記第１切替部のオフ時に電流が流れる共振回路、を備えることが好ましい。この構成では、特定の高周波のノイズを低減できる。
（６）前記共振回路を備える場合、前記共振回路は、前記第１容量性素子と共振する共振用インダクタを有し、
　前記共振用インダクタ、第１ダイオードおよび付加容量性素子の順に直列接続され、前記第１容量追加回路に並列接続された直列回路と、
　前記第１容量性素子と前記第１切替部との接続点と、前記第１ダイオードと前記付加容量性素子との接続点との間に接続された第２ダイオードと、
　をさらに備え、
　前記付加容量性素子は前記第１容量性素子よりも容量が小さく、
　前記第１ダイオードは、前記共振回路に共振電流が流れる方向に接続されていて、
　前記第２ダイオードは、前記第１容量性素子を介して充電電流が流れる方向に接続されていることが好ましい。
　上記構成により、特定の高周波のノイズを効果的に低減できる。
（７）前記第１容量性素子は寄生容量を有する第４半導体スイッチであり、前記付加容量性素子は寄生容量を有する第５半導体スイッチであってもよい。この構成では、第４半導体スイッチおよび第５半導体スイッチを半導体基板に作りこむことができるため、コンデンサ等のチップ部品を不要とすることができる。
（８）少なくとも前記第４半導体スイッチ、前記第５半導体スイッチ、前記第１ダイオードおよび前記第２ダイオードは単一の集積回路で構成されていてもよい。この構成では、各半導体スイッチを半導体基板に作りこむことができるため、コンデンサ等のチップ部品を不要とすることができる。
（９）前記電力変換部の出力電流である負荷電流の大きさを検出する電流検出部と、前記負荷電流の大きさに応じて、前記第１半導体スイッチと前記第２半導体スイッチが共にオフである期間の長さを調整するデッドタイム調整回路を更に備えていてもよい。この構成により、負荷の軽重に関わらず、高効率で駆動させることができる。
（１０）前記デッドタイム調整回路は、前記負荷電流の大きさに応じて、前記第１切替部のオン時間の長さを調整するように構成してもよい。これにより、負荷の軽重に関わらず、さらに最適効率で駆動させることができる。
（１１）前記電力変換部の出力電流である負荷電流の大きさを検出する電流検出部と、前記負荷電流の大きさが閾値を下回った場合、前記第１容量性素子への通電経路を遮断する遮断部と、を備えてもよい。この構成では、軽負荷時に第１容量追加回路の動作を停止させることで、電力変換装置全体の軽負荷時における効率向上ができる。
（１２）典型的には、前記第１半導体スイッチおよび前記第２半導体スイッチは窒化ガリウム半導体素子であり、前記第１切替部はシリコン半導体素子である。この構成では、窒化ガリウム半導体素子の高速応答性を利用して、スイッチング周波数を高周波数化することにより、受動部品を小型化できる。また、高速応答性の要求されない第１切替部をシリコン半導体素子で構成することにより、低コスト化できる。
（１３）また、前記第２半導体スイッチの出力容量を増加させる第２容量追加回路と、前記第２容量追加回路を駆動制御する第２駆動制御回路と、を更に備え、
　前記第２容量追加回路は、直列接続された第２容量性素子と第２切替部とを有し、前記第２半導体スイッチに並列接続され、
　前記第２駆動制御回路は、前記第２半導体スイッチのターンオフ時に前記第２切替部をオンにすることにより、前記第２半導体スイッチの前記出力容量を増加させ、且つ前記第２半導体スイッチのターンオフから所定時間後に、前記第２切替部をオフにする、
　構成でもよい。
　この構成では、第２半導体スイッチのスイッチング時のノイズを低減できる。
　本発明によれば、高周波化を妨げることなく、スイッチング時に生じるノイズを抑制できる。
図１は、第１の実施形態に係る電力変換装置１０１の回路図である。 図２は、スイッチング調整回路１Ａ，１Ｂ，１Ｃ，１Ｄの構成を示す回路図である。 図３は、スイッチ素子Ｑ１，Ｑ１１の切替時刻と、スイッチ素子Ｑ１のドレイン・ソース間電圧ＶＤＳ１の変位、およびスイッチ素子Ｑ２，Ｑ２１の切替時刻と、スイッチ素子Ｑ２のドレイン・ソース間電圧ＶＤＳ２の変位を示す波形図である。 図４は、スイッチ素子Ｑ１，Ｑ２，Ｑ１１，Ｑ２１の切替時刻と、スイッチ素子Ｑ１のドレイン・ソース間電圧ＶＤＳ１およびスイッチ素子Ｑ２のドレイン・ソース間電圧ＶＤＳ２の変位を示す波形図である。 図５は第３の実施形態に係るスイッチング調整回路１Ａ，１Ｂ，１Ｃ，１Ｄの構成を示す回路図である。 図６は、スイッチ素子Ｑ１，Ｑ１１およびＱ２，Ｑ２１の切替時刻と、スイッチ素子Ｑ１のドレイン・ソース間電圧ＶＤＳ１およびスイッチ素子Ｑ２のドレイン・ソース間電圧ＶＤＳ２の変位を示す波形図である。 図７は第４の実施形態に係るスイッチング調整回路１Ａ，１Ｂ，１Ｃ，１Ｄの構成を示す回路図である。 図８は第５の実施形態に係るスイッチング調整回路１Ａ，１Ｂ，１Ｃ，１Ｄの構成を示す回路図である。 図９は第６の実施形態に係る電力変換装置１０１の回路図である。 図１０は、第６の実施形態に係る電力変換装置の各部の状態および電圧の変化を示す波形図である。 図１１は第７の実施形態に係る電力変換装置の負荷電流の波形図である。
《第１の実施形態》
　図１は、第１の実施形態に係る電力変換装置１０１の回路図である。
　電力変換装置１０１は、直流電圧を入力する入力部ＩＮ１，ＩＮ２と、負荷が接続される出力部ＯＵＴ１，ＯＵＴ２とを備えている。電力変換装置１０１は、入力部ＩＮ１，ＩＮ２から入力される直流電圧を変圧し、出力部ＯＵＴ１，ＯＵＴ２から出力するＤＣ－ＤＣコンバータである。なお、本実施形態においては、ＬＬＣ共振コンバータを採用している。
　入力部ＩＮ１，ＩＮ２にはスイッチング回路が接続されている。スイッチング回路は、スイッチ素子Ｑ１，Ｑ２の直列回路と，スイッチ素子Ｑ３，Ｑ４の直列回路とが並列接続されてなるフルブリッジ構成である。スイッチ素子Ｑ１，Ｑ３はハイサイドスイッチ素子であり、スイッチ素子Ｑ２，Ｑ４はローサイドスイッチ素子である。
　本実施形態において、スイッチ素子Ｑ１，Ｑ２のうち、一方が本発明に係る「第１半導体スイッチ」に相当し、他方が本発明に係る「第２半導体スイッチ」に相当する。同様に、スイッチ素子Ｑ３，Ｑ４のうち、一方が本発明に係る「第１半導体スイッチ」に相当し、他方が本発明に係る「第２半導体スイッチ」に相当する。また、スイッチング回路は、本発明に係る「電力変換部」に相当する。
　スイッチ素子Ｑ１，Ｑ２，Ｑ３，Ｑ４は、スイッチング周波数の高周波化により受動部品の小型化を実現できるＧａＮ（窒化ガリウム）－ＦＥＴであり、それぞれダイオードＤ１，Ｄ２，Ｄ３，Ｄ４が並列に接続されている。ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４は、その順方向がスイッチ素子Ｑ１，Ｑ２，Ｑ３，Ｑ４のソースからドレイン方向となるように接続されている。スイッチ素子Ｑ１～Ｑ４のドレインは、本発明に係る「入力側端子」に相当し、ソースは本発明に係る「出力側端子」に相当する。
　なお、スイッチ素子Ｑ１，Ｑ２，Ｑ３，Ｑ４はＳｉＣ（シリコンカーバイト）－ＦＥＴまたはＳｉ－ＦＥＴであってもよい。この場合、各スイッチ素子にはボディダイオードが形成されるため、ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４は不要である。
　スイッチ素子Ｑ１，Ｑ２，Ｑ３，Ｑ４のうち、ハイサイドスイッチ素子となるＱ１，Ｑ３には、それぞれスイッチング調整回路１Ａ，１Ｃが並列に接続され、ローサイドスイッチ素子であるＱ２，Ｑ４には、それぞれスイッチング調整回路１Ｂ，１Ｄが接続されている。スイッチング調整回路１Ａ，１Ｂ，１Ｃ，１Ｄは、スイッチ素子Ｑ１，Ｑ２，Ｑ３，Ｑ４のオーバーシュート、アンダーシュートによるノイズを抑制するための回路である。スイッチング調整回路１Ａ，１Ｂ，１Ｃ，１Ｄについては後述する。
　スイッチ素子Ｑ１，Ｑ２の接続点は、コンデンサＣｒ、インダクタＬｒを介して、トランスＴの１次巻線ｎ１の一端に接続されている。スイッチ素子Ｑ３，Ｑ４の接続点は、トランスＴの１次巻線ｎ１の他端に接続されている。共振用コンデンサＣｒ、共振用インダクタＬｒおよびトランスＴの１次巻線ｎ１は、共振回路を構成している。
　トランスＴの２次巻線ｎ２は、ダイオードブリッジＤＢおよび平滑コンデンサＣｏからなる整流平滑回路を介して、出力部ＯＵＴ１，ＯＵＴ２に接続されている。整流平滑回路は交流電圧を直流電圧にして、その直流電圧を出力部ＯＵＴ１，ＯＵＴ２から出力する。
　入力部ＩＮ１とスイッチング回路との間には、電流検出用抵抗Ｒｉが設けられている。電流検出用抵抗Ｒｉには電流検出部１３が接続されている。電流検出部１３は、スイッチング回路へ流れる電流を、電流検出用抵抗Ｒｉの両端電圧から検出する。また、出力部ＯＵＴ１とダイオードブリッジＤＢとの間には、電流検出用抵抗Ｒｏが設けられている。電流検出用抵抗Ｒｏには電流検出部１４が接続されている。電流検出部１４は、負荷に流れる電流を、電流検出用抵抗Ｒｏの両端電圧から検出する。
　マイコン１１は電流検出部１３，１４による検出値を読み取る。マイコン１１は、電流検出部１３，１４の検出値から負荷の軽重を判定し、それに応じてドライバ１２へ駆動信号を出力する。ドライバ１２は、その駆動信号に基づいてＰＷＭ信号を生成し、スイッチ素子Ｑ１，Ｑ２，Ｑ３，Ｑ４それぞれのゲートへＰＷＭ信号を出力する。
　以下、スイッチング調整回路１Ａ，１Ｂ，１Ｃ，１Ｄについて説明する。
　図２は、スイッチング調整回路１Ａ，１Ｂ，１Ｃ，１Ｄの構成を示す回路図である。スイッチング調整回路１Ａは、キャパシタＣ１２およびスイッチ素子Ｑ１１の直列回路である。スイッチ素子Ｑ１１はＳｉ－ＦＥＴであり、ダイオードＤ１１はスイッチ素子Ｑ１１のボディダイオードである。スイッチング調整回路１Ａはスイッチ素子Ｑ１に並列に接続されている。
　スイッチング調整回路１Ｂ，１Ｃ，１Ｄの構成もスイッチング調整回路１Ａと同様である。すなわち、スイッチング調整回路１Ｂは、キャパシタＣ２２およびスイッチ素子Ｑ２１の直列回路であり、スイッチング調整回路１Ｃは、キャパシタＣ３２およびスイッチ素子Ｑ３１の直列回路であり、スイッチング調整回路１Ｄは、キャパシタＣ４２およびスイッチ素子Ｑ４１の直列回路である。
　本実施形態において、マイコン１１は本発明に係る「第１駆動制御回路」に相当する。スイッチング調整回路１Ａが有するキャパシタＣ１２およびスイッチ素子Ｑ１１の直列回路は、本発明に係る「第１容量追加回路」に相当する。また、スイッチング調整回路１ＡのキャパシタＣ１２は、本発明に係る「第１容量性素子」に相当し、スイッチ素子Ｑ１１は、本発明に係る「第１切替部」および「第３半導体スイッチ」に相当する。
　また、本実施形態において、マイコン１１は本発明に係る「第２駆動制御回路」に相当する。スイッチング調整回路１Ｂが有するキャパシタＣ２２およびスイッチ素子Ｑ２１の直列回路は、本発明に係る「第２容量追加回路」に相当する。また、スイッチング調整回路１ＢのキャパシタＣ２２は、本発明に係る「第２容量性素子」に相当し、スイッチ素子Ｑ２１は、本発明に係る「第２切替部」に相当する。
　図３は、スイッチ素子Ｑ１，Ｑ１１の切替タイミングと、スイッチ素子Ｑ１のドレイン・ソース間電圧ＶＤＳ１の変位、およびスイッチ素子Ｑ２，Ｑ２１の切替タイミングと、スイッチ素子Ｑ２のドレイン・ソース間電圧ＶＤＳ２の変位を示す波形図である。なお、スイッチ素子Ｑ１のスイッチング周波数の半周期分の波形を時刻（I）～（VIII）として図示している。
　スイッチ素子Ｑ１がオンの間は、スイッチ素子Ｑ１のドレイン・ソース間電圧ＶＤＳ１はほぼ０である。このとき、スイッチ素子Ｑ１１もオン状態であるが、スイッチ素子Ｑ１がオンであるため、スイッチ素子Ｑ１１側には電流が殆ど流れない。
　時刻（I）で、スイッチ素子Ｑ１がターンオフされた時、スイッチ素子Ｑ１１はまだオン状態である。そのため、スイッチ素子Ｑ１のドレイン・ソース間にキャパシタＣ１２が並列接続された形となり、見かけ上スイッチ素子Ｑ１の出力容量が増加するため、スイッチ素子Ｑ１のドレイン・ソース間電圧ＶＤＳ１は緩やかに上昇する。
　スイッチ素子Ｑ１がターンオフしてから一定時間経過後に、スイッチ素子Ｑ１１をターンオフさせると（時刻（II））、キャパシタＣ１２が切り離されて、見かけ上スイッチ素子Ｑ１の出力容量Ｃo1は小さくなるため、電圧ＶＤＳは急激に増大する。
　スイッチ素子Ｑ１１がターンオフしてからさらに一定時間経過後、（時刻（III））、ハイサイドスイッチに相当するスイッチ素子Ｑ１に対して、ローサイドスイッチに相当するスイッチ素子Ｑ２のドレイン・ソース間に接続された、キャパシタＣ２２およびスイッチ素子Ｑ２１の直列回路からなるスイッチング調整回路１Ｂのうち、スイッチ素子Ｑ２１がターンオンされる。
　時刻（III）でスイッチ素子Ｑ２１がターンオンされると、スイッチ素子Ｑ２が時刻（I）～（VIII）で示された半周期のさらに半周期前にターンオフした際にキャパシタＣ２２にチャージされた電荷をトランスＴに向けて回生する動作が行われる。キャパシタＣ２２はキャパシタＣ１２と同容量であるので、時刻（I）～（II）区間と同様に、スイッチ素子Ｑ２のドレイン・ソース間電圧ＶＤＳ２は緩やかに下降する。スイッチ素子Ｑ１とスイッチ素子Ｑ２は直列に接続されているので、スイッチ素子Ｑ１のドレイン・ソース間電圧ＶＤＳ１も対称的に影響を受ける。その結果、電圧ＶＤＳ１は緩やかに上昇する。これにより、オーバーシュートの発生を抑制できる。なお、キャパシタＣ１２の容量値をスイッチ素子Ｑ１の持つ出力容量値の１０倍程度に設定しておくのが好適である。
　マイコン１１が出力する制御信号のタイミングによって、時刻（I）から時刻（III）までの時間を調整できる。この時刻（I）から時刻（III）までの時間は、本発明に係る「所定時間」に相当する。その後、スイッチ素子Ｑ１の出力容量およびキャパシタＣ１２が満充電となると（時刻（IV））、電圧ＶＤＳ１は一定となり、この時刻（IV）でローサイドのスイッチ素子Ｑ２がターンオンされる。
　その後、時刻（V）でスイッチ素子Ｑ２がターンオフされると、スイッチ素子Ｑ２のドレイン側、すなわちスイッチ素子Ｑ１のソース側電位が上昇するので、相対的に電圧ＶＤＳ１は下がり始める。ここで、ローサイドスイッチでは、時刻（I）～（II）区間におけるハイサイドスイッチと同様、スイッチング調整回路１Ｂのスイッチ素子Ｑ２１がオン状態であるため、スイッチ素子Ｑ２のドレイン・ソース間電圧ＶＤＳ２は緩やかに上昇する。したがって、スイッチ素子Ｑ１のドレイン・ソース間電圧ＶＤＳ１は緩やかに下降することになる。その後、スイッチ素子Ｑ２１がターンオフする（時刻（VI））と、キャパシタＣ２２が切り離される形となり、スイッチ素子Ｑ２のドレイン・ソース間電圧ＶＤＳ２は急激に上昇し、それに伴って、スイッチ素子Ｑ１のドレイン・ソース間電圧ＶＤＳ１は急激に降下する。その後、スイッチ素子Ｑ１のターンオンより早く、スイッチ素子Ｑ１１がターンオンする（時刻（VII））と、時刻（I）～（II）区間においてキャパシタＣ１２にチャージされた電荷を入力電源に向けて回生するように動作する。この時、スイッチ素子Ｑ１のドレイン・ソース間電圧ＶＤＳ１は、時刻（I）～（II）区間と同様に緩やかに下降する。回生が終わった所で、スイッチ素子Ｑ１がターンオフされる（時刻（VIII））。これにより、アンダーシュートの発生を抑制できる。
　なお、スイッチ素子Ｑ１がオフの時にキャパシタＣ１２に充電されていた電荷は、その後にスイッチ素子Ｑ２がターンオンするまでのデッドタイム期間中に回生されるため、損失は増大しない。
　このように、スイッチ素子Ｑ１～Ｑ４それぞれにスイッチング調整回路１Ａ～１Ｄを設けることで、スイッチ素子Ｑ１～Ｑ４のドレイン・ソース間電圧ＶＤＳ１～ＶＤＳ４の立上りおよび立下りは緩やかとなる。このため、スイッチ素子Ｑ１～Ｑ４の切替時に生じるオーバーシュート、アンダーシュートをなくすことができ、ノイズを低減することができる。また、スイッチ素子Ｑ１～Ｑ４は矩形波信号によるＰＷＭ制御を行っており、スイッチ素子Ｑ１～Ｑ４にスイッチング調整回路１Ａ～１Ｄという外付け回路を設けたことによって、立上り始めおよび立下り終わりを鈍らせる構成であるため、スイッチ素子Ｑ１～Ｑ４のデッドタイムが長くなることがない。このため、電力変換装置１０１を高周波化して、受動部品の小型化を実現できる。
　なお、本実施形態では、電力変換装置１０１はＬＬＣ共振コンバータを用いたＤＣ－ＤＣコンバータとしたが、フルブリッジ方式やハーフブリッジ方式等の、ハイサイドスイッチとローサイドスイッチを用いた他の方式のＤＣ－ＤＣコンバータや、ＡＣ－ＤＣコンバータ、ＤＣ－ＡＣインバータにも適用可能である。
　また、本実施形態では、スイッチ素子Ｑ１～Ｑ４およびＱ１１～Ｑ４１の駆動を全てマイコンで制御する例を示したが、これらをアナログ回路や論理回路で構成することもできることは言うまでもない。
《第２の実施形態》
　第２の実施形態に係る電力変換装置は、スイッチング調整回路の駆動時刻が第１の実施形態と相違する。以下、その相違点について説明する。なお、回路構成としては第１の実施形態と同じであるため、図２を用いて説明する。
　図４は、第２の実施形態に係る電力変換装置におけるスイッチ素子Ｑ１，Ｑ２，Ｑ１１，Ｑ２１の切替タイミングと、スイッチ素子Ｑ１のドレイン・ソース間電圧ＶＤＳ１およびスイッチ素子Ｑ２のドレイン・ソース間電圧ＶＤＳ２の変位を示す波形図である。
　図３に示した例とは異なり、スイッチ素子Ｑ１がオンの間は、スイッチ素子Ｑ１１はオン状態ではなくオフ状態であり、スイッチ素子Ｑ１がターンオフした直後、スイッチ素子Ｑ１１が所定時間だけターンオンする構成となっている（時刻（I））。
　時刻（I）で、スイッチ素子Ｑ１がターンオフされると、スイッチ素子Ｑ１のドレイン・ソース間電圧ＶＤＳ１は上昇する。
　スイッチ素子Ｑ１のターンオフと同時に、スイッチ素子Ｑ１１がターンオンされると、スイッチ素子Ｑ１の出力容量Ｃo1にキャパシタＣ１２が並列接続された構成となる。このため、出力容量Ｃo1は見かけ上大きくなり、電圧ＶＤＳの立上りは緩やかになる。
　その後、所定時間が経過するとスイッチ素子Ｑ１１はターンオフする（時刻（II））。これにより、出力容量Ｃo1にはキャパシタＣ１２が並列接続されなくなり、出力容量Ｃo1は、見かけ上小さくなり（元に戻り）、電圧ＶＤＳは急峻に上昇する。
　電圧ＶＤＳ１がさらに上昇すると（時刻(III)）、ハイサイドスイッチであるスイッチ素子Ｑ１に対して直列に接続されたローサイドスイッチであるスイッチ素子Ｑ２のドレイン・ソース間電圧ＶＤＳ２は、相対的に下降している。この時、スイッチ素子Ｑ２のドレイン・ソース間に並列に接続されたキャパシタＣ２２は、半周期前にチャージされた電荷が残っており、これをスイッチ素子Ｑ２１のドレイン・ソース間に対して並列に接続されたダイオードＤ２１を介してトランスＴへ回生する動作が行われるが、電圧ＶＤＳ２は相対的に低い電圧であるため、回生するまでの時間は長くなり、その結果、電圧ＶＤＳ２の波形は緩やかに下降する形となる。それに伴い、電圧ＶＤＳ１の波形も緩やかに上昇する。この時刻（I）から時刻（III）までの時間は、本発明に係る「所定時間」に相当する。
　その後、スイッチ素子Ｑ２の出力容量およびキャパシタＣ２２にチャージされた電荷が回生し終わると、スイッチ素子Ｑ２のドレイン・ソース間電圧ＶＤＳ２はほぼゼロとなり（時刻（IV））、スイッチ素子Ｑ２をターンオンさせる。
　その後に時刻（V）でスイッチ素子Ｑ２がターンオフされると、それと同時にスイッチ素子Ｑ２１をターンオンさせる。その結果、スイッチ素子Ｑ２のドレイン・ソース間電圧ＶＤＳ２がスイッチ素子Ｑ１と同様に緩やかに上昇するので、相対的にスイッチ素子Ｑ１のドレイン・ソース間電圧ＶＤＳ１は緩やかに下降する。そして、所定時間後にスイッチ素子Ｑ２１がターンオフされると（時刻（VI））、キャパシタＣ２２がスイッチ素子Ｑ２のドレイン・ソース間から切り離されるので、電圧ＶＤＳ２は急激に上昇し、それに伴って電圧ＶＤＳ１は急激に下降する。電圧ＶＤＳ１がさらに下降する（時刻（VII））と、キャパシタＣ１２には前の半周期でチャージされた電荷が残っており、これをスイッチ素子Ｑ１１のドレイン・ソース間に対して並列に接続されたダイオードＤ２１を介して回生する動作を行われるが、電圧ＶＤＳ１は相対的に低い電圧であるため、回生するまでの時間は長くなり、その結果、電圧ＶＤＳ１の波形は緩やかに下降する形となる。それに伴い、電圧ＶＤＳ２の波形も緩やかに上昇する。これにより、アンダーシュートの発生を抑制できる。その後、電圧ＶＤＳ１がゼロになったところで、スイッチ素子Ｑ１がターンオンされる（時刻（VIII））。
　このように、第１駆動制御回路および第２駆動制御回路（マイコン１１の制御）を図４に示す構成とした場合であっても、スイッチ素子Ｑ１～Ｑ４のそれぞれのドレイン・ソース間電圧ＶＤＳ１～ＶＤＳ４の立上りおよび立下りは、緩やかにすることができる。その結果、スイッチ素子Ｑ１～Ｑ４の切替時に生じるオーバーシュート、アンダーシュートをなくすことができ、ノイズを低減することができる。また、電力変換装置を高周波化して、受動部品の小型化を実現できる。
《第３の実施形態》
　第３の実施形態に係る電力変換装置は、スイッチング調整回路が共振回路をさらに備える点で、第２の実施形態と相違する。以下、その相違点について説明する。
　図５は第３の実施形態に係るスイッチング調整回路１Ａ，１Ｂ，１Ｃ，１Ｄの構成を示す回路図である。
　スイッチング調整回路１Ａは、インダクタＬ１、ダイオードＤ１３およびキャパシタＣ１４の直列回路を備えている。ダイオードＤ１３は、そのカソードをインダクタＬ１側にして設けられている。この直列回路は、キャパシタＣ１２およびスイッチ素子Ｑ１１に対して並列接続されている。インダクタＬ１は、キャパシタＣ１２と共振回路を形成する。なお、キャパシタＣ１２は、キャパシタＣ１４よりも容量が大きく設定される。具体的には１０倍程度が好適である。
　ダイオードＤ１３は、本発明に係る「第１ダイオード」に相当する。また、キャパシタＣ１４は、本発明に係る「付加容量性素子」に相当する。
　キャパシタＣ１２とスイッチ素子Ｑ１１との接続点と、ダイオードＤ１３とキャパシタＣ１４との接続点との間には、ダイオードＤ１２が接続されている。ダイオードＤ１２は、そのカソードを、ダイオードＤ１３とキャパシタＣ１４との接続点側にして設けられている。ダイオードＤ１２は、本発明に係る「第２ダイオード」に相当する。
　この構成において、スイッチ素子Ｑ１１がオフの場合、キャパシタＣ１２→ダイオードＤ１２→キャパシタＣ１４の経路で電流が流れ、キャパシタＣ１２およびキャパシタＣ１４は充電される。キャパシタＣ１４が満充電となり、キャパシタＣ１２が満充電ではない状態で、スイッチ素子Ｑ１１がターンオンされると、ダイオードＤ１３→インダクタＬ１→キャパシタＣ１２→スイッチ素子Ｑ１１の経路で共振電流が流れ、キャパシタＣ１４に充電された電荷は、キャパシタＣ１２を充電する形で移動する。
　スイッチング調整回路１Ｂ，１Ｃ，１Ｄの構成および作用についてもスイッチング調整回路１Ａと同様である。
　図６は、スイッチ素子Ｑ１，Ｑ１１およびＱ２，Ｑ２１の切替タイミングと、スイッチ素子Ｑ１のドレイン・ソース間電圧ＶＤＳ１およびスイッチ素子Ｑ２のドレイン・ソース間電圧ＶＤＳ２の変位を示す波形図である。
　スイッチ素子Ｑ１がオンの間は、スイッチ素子Ｑ１のドレイン・ソース間電圧ＶＤＳ１は殆ど０である。このとき、スイッチ素子Ｑ１１はオンであり、スイッチ素子Ｑ１がターンオフしてから所定時間後にターンオフする（時刻（II））。
　時刻（I）で、スイッチ素子Ｑ１がターンオフされると、スイッチ素子Ｑ１のドレイン・ソース間電圧ＶＤＳは上昇する。このとき、第１の実施形態で説明したように、電圧ＶＤＳ１の立上りは緩やかになる。
　スイッチ素子Ｑ１１がターンオフすると（時刻（II））、スイッチ素子Ｑ１の出力容量Ｃo1は見かけ上小さくなるため、電圧ＶＤＳ１は急激に増大する。このとき、キャパシタＣ１２→ダイオードＤ１２→キャパシタＣ１４の経路で電流が流れ、キャパシタＣ１２およびキャパシタＣ１４は充電される。キャパシタＣ１２はキャパシタＣ１４よりも容量が大きいため、キャパシタＣ１４が先に満充電となる。
　マイコン１１は、キャパシタＣ１２が満充電となる前に、スイッチ素子Ｑ１１を再度ターンオンさせる（時刻（III））。スイッチ素子Ｑ１１がターンオンされると、ダイオードＤ１３→インダクタＬ１→キャパシタＣ１２→スイッチ素子Ｑ１１の経路で共振電流が流れる。この共振電流が流れることで、電圧ＶＤＳ１には共振波形が現れる。この共振により、電圧ＶＤＳ１の立上り波形の途中に変曲点を加えることができ、特定の高調波を低減させることができる。なお、上述の変曲点（折線波形）を設けることで特定の高調波を低減できることは、特開２００９－２１２８４６号公報に記載の通りである。
　マイコン１１は、一定時間の経過後にスイッチ素子Ｑ１１をターンオフさせる（時刻(IV)）。これにより、スイッチ素子Ｑ１の出力容量Ｃo1にはキャパシタＣ１２が並列接続されなくなり、出力容量Ｃo1は、見かけ上小さくなり（元に戻り）、電圧ＶＤＳ１は再び急峻に上昇する。
　電圧ＶＤＳ１がさらに上昇すると（時刻(V)）、ハイサイドスイッチに相当するスイッチ素子Ｑ１と直列に接続されているローサイドスイッチに相当するスイッチ素子Ｑ２のドレイン・ソース間電圧ＶＤＳ２は、対称的に下降する。この時、スイッチ素子Ｑ２のドレイン・ソース間に対して並列に接続されているスイッチ素子Ｑ２１をターンオンさせる。この時刻（I）から時刻（V）までの時間は、本発明に係る「所定時間」に相当する。
　スイッチ素子Ｑ２１がターンオンされると、キャパシタＣ２２にチャージされた電荷が、トランスＴへ回生される動作が行われる。この時の電圧ＶＤＳ２は相対的に低い電圧であり、キャパシタＣ２２は前述したように比較的大容量であるため、回生し終わるまでの時間が長くなる。その結果、電圧ＶＤＳ２は緩やかに下降し、対称的に電圧ＶＤＳ１は緩やかに上昇するため、その波形は緩やかになる。これにより、オーバーシュートの発生を抑制できる。スイッチ素子Ｑ１の出力容量Ｃo1およびキャパシタＣ１２が満充電となると、電圧ＶＤＳ１は一定となる（時刻（VI））。ここでスイッチ素子Ｑ２がターンオンされる。
　その後、時刻（VII）でスイッチ素子Ｑ２がターンオフされると、電圧ＶＤＳ２は上昇し始める。スイッチ素子Ｑ２およびスイッチ素子Ｑ２１は、スイッチ素子Ｑ１およびスイッチ素子Ｑ１１の時刻（I）～（VI）と同様の動作を時刻（VII）～（XII）で行うので、スイッチ素子Ｑ１の電圧ＶＤＳ１は、対称的な波形となる。これにより、アンダーシュートの発生を抑制できる。
　このように、第１駆動制御回路および第２駆動制御回路（マイコン１１の制御）を図５に示す構成とした場合であっても、スイッチ素子Ｑ１～Ｑ４のドレイン・ソース間電圧ＶＤＳ１～ＶＤＳ４の立上りおよび立下りは、緩やかにできる。その結果、スイッチ素子Ｑ１～Ｑ４の切替時に生じるオーバーシュート、アンダーシュートをなくすことができ、ノイズを低減することができる。また、電力変換装置を高周波化して、受動部品の小型化を実現できる。さらに、共振回路を形成することで、特定の高調波を抑制できる。
《第４の実施形態》
　図７は第４の実施形態に係るスイッチング調整回路１Ａ，１Ｂ，１Ｃ，１Ｄの構成を示す回路図である。
　スイッチング調整回路１Ａは、第３の実施形態に係る各スイッチング調整回路１Ａ，１Ｂ，１Ｃ，１Ｄの２つのキャパシタをそれぞれスイッチ素子に代えた点で、第３の実施形態と相違する。スイッチング調整回路１Ａにおいて、スイッチ素子Ｑ１２、Ｑ１３は、Ｓｉ－ＦＥＴであり、そのゲートとソースとが直結されている。このため、スイッチ素子Ｑ１２、Ｑ１３は常時オフ状態のままである。スイッチ素子Ｑ１２、Ｑ１３は出力容量Ｃo2，Ｃo3を有していて、第３の実施形態のキャパシタＣ１２，Ｃ１４を、出力容量Ｃo2，Ｃo3で代用している。
　スイッチ素子Ｑ１２は、本発明に係る「第４半導体スイッチ」に相当し、スイッチ素子Ｑ１３は、本発明に係る「第５半導体スイッチ」に相当する。
　このように、キャパシタＣ１２，Ｃ１４を全てスイッチ素子Ｑ１２、Ｑ１３の出力容量Ｃo2，Ｃo3で代用することで、チップコンデンサを不要とし、小型化が可能となる。すなわち、少なくともスイッチ素子Ｑ１２，Ｑ１３およびダイオードＤ１２，Ｄ１３を１チップに集積化できるので、サイズの大型化、コストの増大を抑えることができる。スイッチング調整回路１Ｂ，１Ｃ，１Ｄの構成および作用についてもスイッチング調整回路１Ａと同様である。
　なお、本実施形態における電圧ＶＤＳ波形は、図６と略同じである。また、他の実施形態でのキャパシタＣ１２、キャパシタＣ１４をスイッチ素子で代用してもよい。
《第５の実施形態》
　第５の実施形態に係る電力変換装置は、軽負荷の場合にスイッチング調整回路を機能させない点で、第１～第４の実施形態と相違する。
　図８は第５の実施形態に係るスイッチング調整回路１Ａ，１Ｂ，１Ｃ，１Ｄの構成を示す回路図である。
　スイッチング調整回路１Ａは、スイッチ素子Ｑ１５を備えている。スイッチ素子Ｑ１５は、例えばＳｉ－ＦＥＴであり、スイッチ素子Ｑ１のソースとスイッチ素子Ｑ１１のソースとを接続する線路途中に設けられている。スイッチ素子Ｑ１５は通常動作においては、常にオン状態であるが、軽負荷である場合、入力電流を検出するか、２次側から負荷電流値を得て、軽負荷状態になっていることをマイコンにて判別する。そして、スイッチ素子Ｑ１５はターンオフされる。スイッチ素子Ｑ１５がターンオフされることで、キャパシタＣ１２には電流が流れなくなる。このため、軽負荷時では、スイッチング調整回路１Ａ（第１容量追加回路）は動作しない。スイッチング調整回路１Ｂ，１Ｃ，１Ｄの構成および作用についてもスイッチング調整回路１Ａと同じである。
　スイッチ素子Ｑ１５，Ｑ２５，Ｑ３５，Ｑ４５は、本発明に係る「遮断部」に相当する。これらスイッチ素子Ｑ１５，Ｑ２５，Ｑ３５，Ｑ４５は、他の実施形態のスイッチング調整回路に設けてもよい。
《第６の実施形態》
　第６の実施形態に係る電力変換装置は、系統連系インバータとして適用したものであり、負荷の軽重に応じて、スイッチ素子Ｑ１とスイッチ素子Ｑ２のデッドタイムを調整する点で、第１～第５の実施形態と異なる。
　図９は第６の実施形態に係る電力変換装置の回路図である。図１との相違点は、ＬＬＣコンバータではなく、フルブリッジ回路を用いていること、トランスを用いていないこと、２次側出力が直流電圧ではなく、商用交流電圧になっていることである。
　図１０は、本実施形態に係る電力変換装置の各部の状態および電圧の変化を示す波形図である。この図は、第３の実施形態で図６に示した図に対応する図である。
　本実施形態の電力変換装置はインバータであるので、負荷電流は正弦波状になる。この負荷電流のゼロクロス点近傍では電流が少ないので、図１０中に傾きＳｓで示す例のように、ＶＤＳの上昇スピードは遅い。一方でピーク近傍では、電流が多いので、図１０中に傾きＳｆで示すように、ＶＤＳが上昇するスピードは速い。
　ＶＤＳの上昇スピードが遅い場合には、デッドタイムが長くないと、ＶＤＳの波形が鈍化しない。逆に、ＶＤＳの上昇スピードが速い場合には、デッドタイムが短くないと、スイッチ素子Ｑ１１を複数回オンオフさせた最後のオンによる共振が終わってもまだデッドタイムが残り、ＶＤＳが下がった所でオフしてしまう場合があり、この場合には損失が増加する。
　そこで、本実施形態では、Ｑ１とＱ２のデッドタイム期間だけでなく、Ｑ１１のオン時間も調整する。
　スイッチ素子Ｑ１～Ｑ４のデッドタイム期間中のそれぞれの端子間電圧ＶＤＳ１～ＶＤＳ４の変化率は互いに大きく異なり、最適なデッドタイム期間がそれぞれ異なるため、負荷電流値を検出しながら、デッドタイム期間を適宜調節する。これにより、負荷の軽重に関わらず、常に高効率で駆動させることができる。
　デッドタイム期間の調整は、例えば「重負荷」、「通常負荷」、「軽負荷」のように３段階に分けて行ってもよいし、常に負荷電流値を検出しながら連続的に変化させてもよい。
《第７の実施形態》
　第７の実施形態に係る電力変換装置は、第６の実施形態において図９に示したスイッチング調整回路１Ａ～１Ｄのデッドタイムを、負荷の軽重に応じて調整するように構成される。
　図１１は、本実施形態の電力変換装置の負荷電流の波形図である。本実施形態の電力変換装置はインバータであるので、負荷電流は正弦波状になる。図１１に表れているように、ゼロクロス点近傍とピーク値近傍とでは、負荷電流が大きく異なる。
　したがって、スイッチング調整回路１Ａ、１Ｂ、１Ｃ、１Ｄ内にそれぞれ設けられているキャパシタＣ１２，Ｃ２２，Ｃ３２，Ｃ４２に充電される電荷量に大きな差が生じる。これが回生期間中に全て回生されなければ損失が生じるので、本実施形態では、スイッチ素子Ｑ１１，Ｑ２１，Ｑ３１，Ｑ４１のオン時間を調整することで、キャパシタＣ１２，Ｃ２２，Ｃ３２，Ｃ４２に充電される電荷量を調整するように構成する。これにより、さらに最適効率で駆動させることができる。
　スイッチ素子Ｑ１１，Ｑ２１，Ｑ３１，Ｑ４１のオン時間の調整は、例えば「重負荷」、「通常負荷」、「軽負荷」のように３段階に分けて行ってもよいし、常に負荷電流値を検出しながら連続的に変化させてもよい。
Ｃ１２，Ｃ１４…キャパシタ
Ｃ２２，Ｃ３２，Ｃ４２…キャパシタ
Ｃｏ…平滑コンデンサ
Ｃo1，Ｃo2，Ｃo3…出力容量
Ｃｒ…共振用コンデンサ
Ｄ１，Ｄ２，Ｄ３，Ｄ４…ダイオード
Ｄ１１，Ｄ１２，Ｄ１３，Ｄ２１…ダイオード
ＤＢ…ダイオードブリッジ
ＩＮ１，ＩＮ２…入力部
Ｌ１…インダクタ
Ｌｒ…共振用インダクタ
ｎ１…１次巻線
ｎ２…２次巻線
ＯＵＴ１，ＯＵＴ２…出力部
Ｑ１，Ｑ２，Ｑ３，Ｑ４…スイッチ素子
Ｑ１１，Ｑ１２，Ｑ１４…スイッチ素子
Ｑ２１，Ｑ３１，Ｑ４１…スイッチ素子
Ｑ１５，Ｑ２５，Ｑ３５，Ｑ４５…スイッチ素子
Ｒｉ，Ｒｏ…電流検出用抵抗
Ｔ…トランス
１Ａ，１Ｂ，１Ｃ，１Ｄ…スイッチング調整回路
１１…マイコン
１２…ドライバ
１３，１４…電流検出部
１０１…電力変換装置

Claims (13)

  1. 　直列接続された第１半導体スイッチおよび第２半導体スイッチをスイッチング制御して、入力される直流電圧を交流電圧に変換する電力変換部を有する電力変換装置において、
    　前記第１半導体スイッチの出力容量を増加させる第１容量追加回路と、
    　前記第１容量追加回路を駆動制御する第１駆動制御回路と、
    　を備え、
    　前記第１容量追加回路は、直列接続された第１容量性素子と第１切替部とを有し、前記第１半導体スイッチに並列接続され、
    　前記第１駆動制御回路は、前記第１半導体スイッチのターンオフ時に前記第１切替部をオンにすることにより、前記第１半導体スイッチの前記出力容量を増加させ、且つ前記第１半導体スイッチのターンオフから所定時間後に、前記第１切替部をオフにする、
    　電力変換装置。
  2. 　前記第１駆動制御回路は、前記第１半導体スイッチのオン中に前記第１切替部をオンにする、請求項１に記載の電力変換装置。
  3. 　前記第１駆動制御回路は、前記第１半導体スイッチのオン中に前記第１切替部をオフ状態にし、前記第１半導体スイッチのターンオフ時に前記第１切替部をオンにした後、前記所定時間後に前記第１切替部を再度オフにする、
    　請求項１に記載の電力変換装置。
  4. 　前記第１駆動制御回路は、前記第１半導体スイッチの一のスイッチング周期内に、前記第１切替部を複数回オンオフさせる、
    　請求項３に記載の電力変換装置。
  5. 　前記第１容量性素子を含み、前記第１切替部のオフ時に電流が流れる共振回路、を備える、請求項１から４のいずれかに記載の電力変換装置。
  6. 　前記共振回路は、前記第１容量性素子と共振する共振用インダクタを有し、
    　前記共振用インダクタ、第１ダイオードおよび付加容量性素子の順に直列接続され、前記第１容量追加回路に並列接続された直列回路と、
    　前記第１容量性素子と前記第１切替部との接続点と、前記第１ダイオードと前記付加容量性素子との接続点との間に接続された第２ダイオードと、
    　をさらに備え、
    　前記付加容量性素子は前記第１容量性素子よりも容量が小さく、
    　前記第１ダイオードは、前記共振回路に共振電流が流れる方向に接続されていて、
    　前記第２ダイオードは、前記第１容量性素子を介して充電電流が流れる方向に接続されている、
    　請求項５に記載の電力変換装置。
  7. 　前記第１容量性素子は寄生容量を有する第４半導体スイッチであり、前記付加容量性素子は寄生容量を有する第５半導体スイッチである、
    　請求項６に記載の電力変換装置。
  8. 　少なくとも前記第４半導体スイッチ、前記第５半導体スイッチ、前記第１ダイオード，および前記第２ダイオードは単一の集積回路で構成されている、
    　請求項７に記載の電力変換装置。
  9. 　前記電力変換部の出力電流である負荷電流の大きさを検出する電流検出部と、
    　前記負荷電流の大きさに応じて、前記第１半導体スイッチと前記第２半導体スイッチが共にオフである期間の長さを調整するデッドタイム調整回路を更に備える、請求項１から８のいずれかに記載の電力変換装置。
  10. 　前記デッドタイム調整回路は、前記負荷電流の大きさに応じて、前記第１切替部のオン時間の長さを調整することを特徴とする請求項９に記載の電力変換装置。
  11. 　前記電力変換部の出力電流である負荷電流の大きさを検出する電流検出部と、
    　前記負荷電流の大きさが閾値を下回った場合、前記第１容量性素子への通電経路を遮断する遮断部と、
    　を備える請求項１から８のいずれかに記載の電力変換装置。
  12. 　前記第１半導体スイッチおよび前記第２半導体スイッチは窒化ガリウム半導体素子であり、
    　前記第１切替部はシリコン半導体素子である、
    　請求項１から１１のいずれかに記載の電力変換装置。
  13. 　前記第２半導体スイッチの出力容量を増加させる第２容量追加回路と、
    　前記第２容量追加回路を駆動制御する第２駆動制御回路と、
    　を更に備え、
    　前記第２容量追加回路は、直列接続された第２容量性素子と第２切替部とを有し、前記第２半導体スイッチに並列接続され、
    　前記第２駆動制御回路は、前記第２半導体スイッチのターンオフ時に前記第２切替部をオンにすることにより、前記第２半導体スイッチの前記出力容量を増加させ、且つ前記第２半導体スイッチのターンオフから所定時間後に、前記第２切替部をオフにする、
    　請求項１から１２のいずれかに記載の電力変換装置。
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