WO2021100347A1 - 半導体振動抑制回路 - Google Patents

Abstract

本発明は、スイッチング素子の電圧振動を低損失で抑制することができる半導体振動抑制回路を提供することを目的とする。半導体振動抑制回路（１）は、ワイドバンドギャップ半導体素子（１１１ａ）と、ワイドバンドギャップ半導体素子（１１１ａ）の接合容量よりも大きい容量を有しワイドバンドギャップ半導体素子（１１１ａ）に並列に接続されたコンデンサ（１３）とを備えている。

Description

半導体振動抑制回路

　本発明は、半導体スイッチを備えた半導体振動抑制回路に関する。

　スイッチ素子を有するパワー半導体素子が用いられた電力変換装置が知られている（特許文献１）。

特開２０１４－１２８０６６号公報

　パワー半導体素子としてシリコンカーバイド（ＳｉＣ）－金属－酸化物－半導体（ＭＯＳ）電界効果トランジスタ（ＭＯＳＦＥＴ）などのＳｉＣデバイスを電力変換装置（例えば電圧型インバータ）で使用する場合、ＳｉＣデバイスが高速スイッチングする。このため、ＳｉＣデバイスには高周波の電圧振動が発生する。この電圧振動を抑制するために、ＳｉＣデバイスのゲート抵抗を増大してスイッチングスピードを抑えると、スイッチング損失が増大して、ＳｉＣデバイスの低スイッチング損失特性が生かせないという問題が生じる。

　本発明の目的は、スイッチング素子の電圧振動を低損失で抑制することができる半導体振動抑制回路を提供することにある。

　上記目的を達成するために、本発明の一態様による半導体振動抑制回路は、第一ワイドバンドギャップ半導体素子と、前記第一ワイドバンドギャップ半導体素子の接合容量よりも大きい容量を有し前記第一ワイドバンドギャップ半導体素子に並列に接続された第一コンデンサとを備える。

　本発明の一態様によれば、スイッチング素子の電圧振動を低損失で抑制することができる。

本発明の第１実施形態による半導体振動抑制回路の回路構成の一例を示す図である。 本発明の第１実施形態による半導体振動抑制回路に備えられた半導体素子の立ち下がり（ターンオフ）時の半導体振動抑制回路の動作波形の一例を示す図である。 本発明の第１実施形態による半導体振動抑制回路に備えられた半導体素子の立ち下がり（ターンオフ）時のモード１における電流の流れの一例を示す図である。 本発明の第１実施形態による半導体振動抑制回路に備えられた半導体素子の立ち下がり（ターンオフ）時のモード２における電流の流れの一例を示す図である。 本発明の第１実施形態による半導体振動抑制回路に備えられた半導体素子の立ち下がり（ターンオフ）時のモード３における電流の流れの一例を示す図である。 本発明の第１実施形態による半導体振動抑制回路に備えられた半導体素子の立ち下がり（ターンオフ）時のモード４及びモード５における電流の流れの一例を示す図である。 本発明の第１実施形態による半導体振動抑制回路に備えられた半導体素子の立ち下がり（ターンオフ）時のモード６における電流の流れの一例を示す図である。 本発明の第１実施形態による半導体振動抑制回路に備えられた半導体素子の立ち上がり（ターンオン）時の半導体振動抑制回路の動作波形の一例を示す図である。 本発明の第１実施形態による半導体振動抑制回路に備えられた半導体素子の立ち上がり（ターンオン）時のモード１における電流の流れの一例を示す図である。 本発明の第１実施形態による半導体振動抑制回路に備えられた半導体素子の立ち上がり（ターンオン）時のモード２における電流の流れの一例を示す図である。 本発明の第１実施形態による半導体振動抑制回路に備えられた半導体素子の立ち上がり（ターンオン）時のモード３における電流の流れの一例を示す図である。 本発明の第２実施形態による半導体振動抑制回路の回路構成の一例を示す図である。 本発明の第２実施形態による半導体振動抑制回路に備えられた半導体素子のスイッチング時の動作波形のシミュレーション結果を示す図であって、図１４（ａ）は立ち上がり（ターンオン）波形を示す図であり、図１４（ｂ）は立ち下がり（ターンオフ）波形を示す図である。 従来の半導体振動抑制回路の回路構成の一例を示す図である。 従来の半導体振動抑制回路に備えられた半導体素子のスイッチング時の動作波形のシミュレーション結果を示す図であって、図１６（ａ）は立ち上がり（ターンオン）波形を示す図であり、図１６（ｂ）は立ち下がり（ターンオフ）波形を示す図である。 本発明の第１実施形態及び第２実施形態による半導体振動抑制回路の効果を説明する図（その１）である。 本発明の第１実施形態及び第２実施形態による半導体振動抑制回路の効果を説明する図（その２）である。

〔第１実施形態〕
　本発明の第１実施形態による半導体振動抑制回路について図１から図１１を用いて説明する。まず、本実施形態による半導体振動抑制回路の概略構成について図１を用いて説明する。

　図１に示すように、本実施形態による半導体振動抑制回路１は、ワイドバンドギャップ半導体素子１１１ａ（第一ワイドバンドギャップ半導体素子の一例）を備えている。また、半導体振動抑制回路１は、ワイドバンドギャップ半導体素子１１１ａに電力を供給する電源１０を備えている。電源１０は、例えば直流電源である。さらに、半導体振動抑制回路１は、電源１０の正極側と負極側との間でワイドバンドギャップ半導体素子１１１ａと直列に接続されたワイドバンドギャップ半導体素子１１１ｂ（第二ワイドバンドギャップ半導体素子の一例）を備えている。電源１０は、ワイドバンドギャップ半導体素子１１１ｂにも電力を供給するようになっている。

　ワイドバンドギャップ半導体素子１１１ａ及びワイドバンドギャップ半導体素子１１１ｂは例えば、ＳｉＣデバイス、窒化ガリウム（ＧａＮ）デバイス又はガリウム砒素（ＧａＡｓ）デバイスである。ワイドバンドギャップ半導体素子１１１ａ及びワイドバンドギャップ半導体素子１１１ｂは例えば、ｎ型のＳｉＣ－ＭＯＳＦＥＴで構成されている。

　ワイドバンドギャップ半導体素子１１１ａには、還流用ダイオード１１２ａが逆並列接続されている。より具体的には、ワイドバンドギャップ半導体素子１１１ａのドレインと還流用ダイオード１１２ａのカソードとが接続され、ワイドバンドギャップ半導体素子１１１ａのソースと還流用ダイオード１１２ａのアノードとが接続されている。ワイドバンドギャップ半導体素子１１１ａのドレイン及び還流用ダイオード１１２ａのカソードは電源１０の正極側に電気的に接続されている。ワイドバンドギャップ半導体素子１１１ａ及び還流用ダイオード１１２ａによって半導体モジュール１１ａが構成されている。

　ワイドバンドギャップ半導体素子１１１ｂには、還流用ダイオード１１２ｂが逆並列接続されている。より具体的には、ワイドバンドギャップ半導体素子１１１ｂのドレインと還流用ダイオード１１２ｂのカソードとが接続され、ワイドバンドギャップ半導体素子１１１ｂのソースと還流用ダイオード１１２ｂのアノードとが接続されている。ワイドバンドギャップ半導体素子１１１ｂのドレイン及び還流用ダイオード１１２ｂのカソードは、ワイドバンドギャップ半導体素子１１１ａのソース及び還流用ダイオード１１２ａのアノードに接続さている。ワイドバンドギャップ半導体素子１１１ｂのソース及び還流用ダイオード１１２ｂのアノードは、電源１０の負極側に電気的に接続されている。ワイドバンドギャップ半導体素子１１１ｂ及び還流用ダイオード１１２ｂによって半導体モジュール１１ｂが構成されている。したがって、半導体モジュール１１ａ及び半導体モジュール１１ｂは、電源１０の正極側と負極側との間で直列に接続されている。

　半導体振動抑制回路１は、電源１０の正極側と負極側との間で順方向となるように直列に接続されたダイオード１５（第二ダイオードの一例）及びダイオード１６（第三ダイオードの一例）を備えている。また、半導体振動抑制回路１は、ダイオード１６のカソードと、電源１０の負極側との間に接続されたコンデンサ１７（第二コンデンサの一例）を備えている。コンデンサ１７は、例えば電解コンデンサで構成されている。ダイオード１５のアノードは、電源１０の正極側に電気的に接続され、ダイオード１５のカソードは、ダイオード１６のアノードに接続されている。ダイオード１６のカソードは、コンデンサ１７の一方の電極に接続されている。コンデンサ１７の他方の電極は、電源１０の負極側に接続されている。したがって、ダイオード１５、ダイオード１６及びコンデンサ１７は、電源１０の正極側と負極側との間で直列に接続されている。

　半導体振動抑制回路１は、ワイドバンドギャップ半導体素子１１１ａの接合容量よりも大きい容量を有しワイドバンドギャップ半導体素子１１１ａに並列に接続されたコンデンサ１３（第一コンデンサの一例）を備えている。コンデンサ１３は、ワイドバンドギャップ半導体素子１１１ａの接合容量の数倍（例えば１倍）から数百倍大きい容量を有していればよい。また、コンデンサ１３は、ワイドバンドギャップ半導体素子１１１ｂの接合容量よりも大きい容量を有している。コンデンサ１３は、ワイドバンドギャップ半導体素子１１１ａの接合容量の数倍（例えば１倍）よりも大きい容量を有していればよい。詳細は後述するが、半導体振動抑制回路１は、ワイドバンドギャップ半導体素子１１１ａ，１１１ｂの接合容量よりも大きい容量を有するコンデンサ１３を備えることによって、ワイドバンドギャップ半導体素子１１１ａ，１１１ｂのスイッチング時の電圧振動を低損失で抑制することができる。

　半導体振動抑制回路１は、電源１０とワイドバンドギャップ半導体素子１１１ａ及びコンデンサ１３とを接続する配線１２を備えている。配線１２には、ワイドバンドギャップ半導体素子１１１ａのドレイン、還流用ダイオード１１２ａのカソード及びダイオード１５のアノードが接続されている。コンデンサ１３の一方の電極は、ダイオード１５及びダイオード１６の接続部に接続されている。すなわち、コンデンサ１３の一方の電極は、ダイオード１５のカソード及びダイオード１６のアノードに接続されている。このため、コンデンサ１３は、ダイオード１５を介して配線１２に電気的に接続される。

　ダイオード１５及びコンデンサ１３によって構成される直列回路は、ワイドバンドギャップ半導体素子１１１ａのドレインとソースとの間でワイドバンドギャップ半導体素子１１１ａに並列に接続されている。このため、ダイオード１５及びコンデンサ１３はそれぞれ、ワイドバンドギャップ半導体素子１１１ａに並列に接続される。また、コンデンサ１３、ダイオード１６及びコンデンサ１７によって構成される直列回路は、ワイドバンドギャップ半導体素子１１１ｂのドレインとソースとの間でワイドバンドギャップ半導体素子１１１ｂに並列に接続されている。このため、コンデンサ１３、ダイオード１６及びコンデンサ１７はそれぞれ、ワイドバンドギャップ半導体素子１１１ｂに並列に接続される。

　半導体振動抑制回路１は、電源１０の側の第一配線部（配線の一部の一例）１２１の端部と、コンデンサ１３の一方の電極との間に配置されたトランス１８を備えている。トランス１８は、第一配線部１２１の端部と、コンデンサ１３の一方の電極との間に接続された一次巻線１８１を有している。トランス１８は、第二配線部（配線の他の一部の一例）１２２に接続された二次巻線１８２を有している。

　半導体振動抑制回路１は、トランス１８に接続されたカソードと、電源１０の負極側に接続されたアノードとを有するダイオード１９（第一ダイオードの一例）を備えている。

　より具体的には、トランス１８に設けられた一次巻線１８１の一端子は、ダイオード１６のカソードとコンデンサ１７の一方の電極との接続部に接続されている。一次巻線１８１の他端子は、電源１０側の第一配線部１２１の端部に接続されている。このため、一次巻線１８１は、ダイオード１６を介してコンデンサ１３の一方の電極に接続されているので、トランス１８は、電源１０側の第一配線部１２１の端部とコンデンサ１３との間に配置される。

　トランス１８に設けられた二次巻線１８２の一端子は、第一配線部１２１側の第二配線部１２２の端部に接続されている。二次巻線１８２の他端子は、ダイオード１９のカソードに接続されている。

　半導体振動抑制回路１は、第一配線部１２１に設けられたリアクトル１４を備えている。リアクトル１４の一端子は、トランス１８に設けられた一次巻線１８１の他端子及び二次巻線１８２の一端子に接続されている。リアクトル１４の他端子は、ダイオード１５のアノード及びワイドバンドギャップ半導体素子１１１ａのドレインに接続されている。

　半導体振動抑制回路１は、第一配線部１２１及びコンデンサ１３の一方の電極を有する第一電流経路１０１を備えている。リアクトル１４は、第一配線部１２１に設けられているので、第一電流経路１０１は、リアクトル１４を備えている。また、第一電流経路１０１は、電源１０の正極側と負極側との間で順方向となるように直列に接続されたダイオード１５及びダイオード１６を有している。第一電流経路１０１は、電源１０の側の第一配線部１２１と、コンデンサ１３の一方の電極との間に配置されたトランス１８を有し、トランス１８の一次巻線１８１は、第一配線部１２１とコンデンサ１３の一方の電極との間に配置されている。したがって、第一電流経路１０１は、リアクトル１４、ダイオード１５、ダイオード１６及びトランス１８の一次巻線１８１を有する回路である。コンデンサ１３の一方の電極は、ダイオード１５及びダイオード１６の接続部に導線で接続されている。このため、コンデンサ１３の一方の電極は、ダイオード１５及びダイオード１６の間において第一電流経路１０１を構成する構成要素となる。これにより、第一電流経路１０１は、リアクトル１４、ダイオード１５、コンデンサ１３の一方の電極、ダイオード１６及びトランス１８の一次巻線１８１によって閉回路を構成する。

　半導体振動抑制回路１は、第一配線部１２１及びコンデンサ１３を有する第二電流経路１０２を備えている。リアクトル１４は、第一配線部１２１に設けられているので、第二電流経路１０２は、リアクトル１４を備えている。ダイオード１５は、第一配線部１２１とコンデンサ１３との間に配置されている。したがって、第二電流経路１０２は、リアクトル１４、ダイオード１５及びコンデンサ１３を有する回路である。

　半導体振動抑制回路１は、電源１０、第二配線部１２２、及びトランス１８を有する第三電流経路１０３を備えている。第三電流経路１０３は、トランス１８に接続されたカソードと電源１０の負極側に接続されたアノードとを有するダイオード１９を有している。トランス１８の二次巻線１８２は、ダイオード１９に接続されている。したがって、第三電流経路１０３は、電源１０、第二配線部１２２、二次巻線１８２及びダイオード１９を有する回路である。また、第三電流経路１０３は、電源１０の正極、第二配線部１２２、トランス１８の二次巻線１８２、ダイオード１９及び電源１０の負極によって閉回路を構成している。

　図示は省略するが、ワイドバンドギャップ半導体素子１１１ａのゲートには、ワイドバンドギャップ半導体素子１１１ａを駆動するゲート駆動回路が接続され、ワイドバンドギャップ半導体素子１１１ｂのゲートには、ワイドバンドギャップ半導体素子１１１ｂを駆動するゲート駆動回路が接続されている。さらに、図示は省略するが、半導体振動抑制回路１には、これらのゲート駆動回路を制御する制御装置が接続されている。当該制御装置及び当該ゲート駆動回路によってワイドバンドギャップ半導体素子１１１ａ，１１１ｂがスイッチング制御され、半導体振動抑制回路１は、電源１０から供給される直流電圧を交流電圧に変換して半導体モジュール１１ｂに接続された負荷２に交流電力を供給するように構成されている。このように、半導体振動抑制回路１、不図示の制御装置及び不図示のゲート駆動回路によって電力変換装置（本実施形態では電圧型インバータ装置）が構成される。半導体振動抑制回路１は、当該電力変換装置の電力変換部として機能するようになっている。

（半導体振動抑制回路の動作）
　次に、本実施形態による半導体振動抑制回路の動作について図２から図１１を用いて説明する。まず、半導体振動抑制回路１の動作について、ワイドバンドギャップ半導体素子１１１ａの立ち下がり（ターンオフ）時、すなわちオン状態（導通状態）からオフ状態（非導通状態）への遷移時の動作について図２から図７を用いて説明する。

（ターンオフ時の動作原理）
　図２中の１段目には、ワイドバンドギャップ半導体素子１１１ａの電圧Ｖｄｓ１及び電流Ｉｄ１の波形が示されている。図２中の２段目には、還流用ダイオード１１２ｂの電圧ＶＤ２及び電流ＩＤ２の波形が示されている。図２中の３段目には、コンデンサ１３の電圧ＶＣＳ及び電流ＩＣＳの波形が示されている。図２中の４段目には、コンデンサ１７の電圧ＶＣＯ及び電流ＩＣＯの波形が示されている。図２中の５段目には、トランス１８の一次巻線１８１の電圧ＶＴ１及び電流ＩＴ１の波形が示されている。図２中の６段目には、トランス１８の二次巻線１８２の電圧ＶＴ２及び電流ＩＴ２の波形が示されている。図２中の各段に示す横軸は時間を示し、当該各段に示す縦軸は電圧及び電流を示している。また、図２中の各段に示す横軸は、左から右に向かって時間の経過が表されている。

　図２に示すように、本実施形態による半導体振動抑制回路１のターンオフ時の動作は、時刻ｔ１から時刻ｔ２までのモード１、時刻ｔ２から時刻ｔ３までのモード２、時刻ｔ３から時刻ｔ４までのモード３、時刻ｔ４から時刻ｔ５までのモード４、時刻ｔ５から時刻ｔ６までのモード５及び時刻ｔ６以降のモード６の６個のモードに分けることができる。半導体振動抑制回路１は、モード１からモード６を通して、リアクトル１４に蓄積されたエネルギーを電源１０に回生するようになっている。

　図２に示す時刻ｔ１より前のワイドバンドギャップ半導体素子１１１ａがオン状態では、半導体振動抑制回路１には、「電源１０→リアクトル１４（配線１２）→ワイドバンドギャップ半導体素子１１１ａ→負荷２→電源１０」の経路で電流が流れる。その結果、半導体振動抑制回路１の電源１０から負荷２にエネルギーが供給される。また、この時、図２に示すように、コンデンサ１３には充電されておらず電圧ＶＣＳは０Ｖであり、コンデンサ１７は電源１０の出力電圧Ｅｄと同じ電圧に充電され、電圧ＶＣＯは出力電圧Ｅｄと同じ値となる。

＜モード１＞
　時刻ｔ１においてワイドバンドギャップ半導体素子１１１ａがオン状態からオフ状態に遷移（ターンオフ）すると、図３に示すように、「電源１０→第二配線部１２２→トランス１８→リアクトル１４（第一配線部１２１）→ダイオード１５→コンデンサ１３→負荷２→電源１０」の経路Ｐ１で負荷電流Ｉｏが流れる。これにより、コンデンサ１３に電流が転流してコンデンサ１３が充電される。

　コンデンサ１３及びワイドバンドギャップ半導体素子１１１ａは並列に接続されている。このため、コンデンサ１３が充電されることに伴ってコンデンサ１３の両電極間の電圧ＶＣＳの上昇に追随して、ワイドバンドギャップ半導体素子１１１ａの電圧Ｖｄｓ１（すなわちドレインソース間電圧）も上昇する。このため、図２に示すように、モード１におけるワイドバンドギャップ半導体素子１１１ａの電圧上昇率は、コンデンサ１３の充電速度で抑制される。この場合、ワイドバンドギャップ半導体素子１１１ａは、電圧Ｖｄｓ１がゼロの状態でスイッチングが行われるＺＶＳ（Ｚｅｒｏ　Ｖｏｌｔａｇｅ　Ｓｗｉｔｃｈｉｎｇ）動作となる。その結果、ワイドバンドギャップ半導体素子１１１ａのターンオフ損失が低減される。また、コンデンサ１３は、ワイドバンドギャップ半導体素子１１１ａの接合容量よりも大きい容量を有している。このため、モード１におけるワイドバンドギャップ半導体素子１１１ａの電圧上昇率は、コンデンサ１３が設けられていない場合と比較して小さくなる。その結果、モード１におけるワイドバンドギャップ半導体素子１１１ａのターンオフ損失は、コンデンサ１３が設けられていない場合と比較して小さくなる。このように、本実施形態による半導体振動抑制回路１は、ワイドバンドギャップ半導体素子１１１ａのターンオフ損失をより一層の抑制を図ることができる。

　また、図２に示すように、モード１において、コンデンサ１３の電圧ＶＣＳは、電源１０の出力電圧Ｅｄまで上昇する。このため、モード１において、ワイドバンドギャップ半導体素子１１１ａの電圧Ｖｄｓ１も電源１０の出力電圧Ｅｄまで上昇する。これにより、還流用ダイオード１１２ｂの電圧ＶＤ２は、ワイドバンドギャップ半導体素子１１１ａの電圧Ｖｄｓ１の上昇に伴ってゼロボルトまで低下する。

＜モード２＞
　図２に示すように、時刻ｔ２において、ワイドバンドギャップ半導体素子１１１ａの電圧Ｖｄｓ１は、サージ電圧の発生によって電源１０の出力電圧Ｅｄよりも高くなる。これにより、モード２において、還流用ダイオード１１２ｂのカソードの電位は負になるため、還流用ダイオード１１２ａが導通する。その結果、図４に示すように、「負荷２→還流用ダイオード１１２ａ→負荷２」の経路Ｐ２において、負荷電流Ｉ０が環流する。

　また、図４に示すように、モード２において、ダイオード１５，１６が導通するので、リアクトル１４に蓄積されているエネルギーの一部は、第一電流経路１０１、すなわち「リアクトル１４（第一配線部１２１）→ダイオード１５→コンデンサ１３の一方の電極→ダイオード１６→一次巻線１８１→リアクトル１４」の経路Ｐ３でトランス１８の一次巻線１８１に移る。

　また、図４に示すように、リアクトル１４に蓄積されているエネルギーの残余の一部は、第二電流経路１０２、すなわち「リアクトル１４（第一配線部１２１）→ダイオード１５→コンデンサ１３→負荷２→電源１０」の経路Ｐ４でコンデンサ１３に移る。さらに、図４に示すように、リアクトル１４に蓄積されているエネルギーの残余は、「リアクトル１４（第一配線部１２１）→ダイオード１５→ダイオード１６→コンデンサ１７→電源１０」の経路Ｐ５でコンデンサ１７に移る。このように、リアクトル１４に蓄積されているエネルギーの一部は一次巻線１８１に移り、当該エネルギーの残余は経路Ｐ４及び経路Ｐ５を通ってコンデンサ１３及びコンデンサ１７によって形成される並列容量に移る。

　図２に示すように、モード２において、一次巻線１８１の電圧ＶＴ１、コンデンサ１３の電圧ＶＣＳ及びコンデンサ１７の電圧ＶＣＯは上昇する。また、図２に示すように、モード２において、トランス１８の二次巻線１８２には、一次巻線１８１に対する二次巻線１８２の巻数比倍の電圧ＶＴ２が発生する。

＜モード３＞
　図２に示すように、時刻ｔ３において、トランス１８の二次巻線１８２の電圧ＶＴ２が電源１０の出力電圧Ｅｄにダイオード１９の閾値電圧を加えた電圧よりも高くなると、ダイオード１９が導通する。ダイオード１９が導通すると、二次巻線１８２の電圧ＶＴ２は電源１０の出力電圧Ｅｄにクランプされる。このとき、図５に示すように、トランス１８の一次巻線１８１に移されたエネルギーは、第三電流経路１０３、すなわち「トランス１８の二次巻線１８２→第二配線部１２２→電源１０」の経路Ｐ６を介して電源１０に回生する。第一電流経路１０１（すなわち経路Ｐ３）に設けられたリアクトル１４は、トランス１８の漏れリアクタンスとなる。このため、モード３において、二次巻線１８２に流れる電流ＩＴ２は、一次巻線１８１に流れる電流ＩＴ１を一次巻線１８１及び二次巻線１８２の巻数比分の１とした値となる。

＜モード４＞
　図２に示すように、時刻ｔ４において、リアクトル１４のエネルギーがゼロとなると、コンデンサ１３に流れる電流ＩＣＳ及びコンデンサ１７に流れる電流ＩＣＯは、充電電流から放電電流に切り替わる。このため、図６に示すように、コンデンサ１３に蓄積されているエネルギーは、「コンデンサ１３→ダイオード１６→トランス１８の一次巻線１８１」の経路Ｐ７によって一次巻線１８１に移る。また、コンデンサ１７に蓄積されているエネルギーは、「コンデンサ１７→トランス１８の一次巻線１８１」の経路Ｐ８によって一次巻線１８１に移る。これにより、図２に示すように、モード４において、コンデンサ１３の電圧ＶＣＳ及びコンデンサ１７の電圧ＶＣＯは減少する。また、トランス１８の一次巻線１８１に移ったエネルギーは、トランス１８の二次巻線１８２の電圧ＶＴ２が電源１０の出力電圧Ｅｄであるモード４の期間に、二次巻線１８２を介して、第三電流経路１０３（すなわち経路Ｐ６）によって電源１０に回生される。

＜モード５＞
　図２に示すように、時刻ｔ５から時刻ｔ６の期間であるモード５において、コンデンサ１３は、電圧ＶＣＳが電源１０の出力電圧Ｅｄと同じ電圧になるまで、経路Ｐ７（図６参照）によってトランス１８の一次巻線１８１にエネルギーを移す。また、コンデンサ１７は、電圧ＶＣＯが電源１０の出力電圧Ｅｄと同じ電圧になるまで、経路Ｐ８（図６参照）によってトランス１８の一次巻線１８１にエネルギーを移す。トランス１８の一次巻線１８１に移されたエネルギーは、トランス１８の二次巻線１８２を介して、第三電流経路１０３（すなわち経路Ｐ６）によって電源１０に回生される。このように、コンデンサ１３及びコンデンサ１７に蓄積されたエネルギーは、モード４及びモード５において電源１０に回生される。

＜モード６＞
　図２に示すように、時刻ｔ６において、コンデンサ１３の電圧ＶＣＳ及びコンデンサ１７の電圧ＶＣＯが電源１０の出力電圧Ｅｄと同じ電圧になると、トランス１８の一次巻線１８１にエネルギーを蓄積したままダイオード１５が導通する。図７に示すように、モード６において、トランス１８の一次巻線１８１に蓄積されているエネルギーは、第一電流経路１０１、すなわち「一次巻線１８１→リアクトル１４（第一配線部１２１）→ダイオード１５→ダイオード１６」の経路Ｐ９で環流し、ダイオード１５及びダイオード１６の導通損失として消費される。

（ターンオン時の動作原理）
　次に、半導体振動抑制回路１の動作について、ワイドバンドギャップ半導体素子１１１ａの立ち上がり（ターンオン）時、すなわちオフ状態（非導通状態）からオン状態（導通状態）への遷移時の動作について図８から図１１を用いて説明する。図８中の１段目には、ワイドバンドギャップ半導体素子１１１ａの電圧Ｖｄｓ１及び電流Ｉｄ１の波形が示されている。図８中の２段目には、還流用ダイオード１１２ｂの電圧ＶＤ２及び電流ＩＤ２の波形が示されている。図８中の３段目には、コンデンサ１３の電圧ＶＣＳ及び電流ＩＣＳの波形が示されている。図８中の４段目には、コンデンサ１７の電圧ＶＣＯ及び電流ＩＣＯの波形が示されている。図８中の５段目には、トランス１８の一次巻線１８１の電圧ＶＴ１及び電流ＩＴ１の波形が示されている。図８中の６段目には、トランス１８の二次巻線１８２の電圧ＶＴ２及び電流ＩＴ２の波形が示されている。図８中の各段に示す横軸は時間を示し、当該各段に示す縦軸は電圧及び電流を示している。また、図８中の各段に示す横軸は、左から右に向かって時間の経過が表されている。

　図８に示すように、本実施形態による半導体振動抑制回路１のターンオン時の動作は、時刻ｔ１から時刻ｔ２までのモード１、時刻ｔ２から時刻ｔ３までのモード２、時刻ｔ３から時刻ｔ４までのモード３、時刻ｔ４から時刻ｔ５までのモード４、時刻ｔ５から時刻ｔ６までのモード５、時刻ｔ６から時刻ｔ７までのモード６及び時刻ｔ７以降のモード７の７個のモードに分けることができる。半導体振動抑制回路１は、モード１からモード７を通して、コンデンサ１３に蓄積されたエネルギーを電源１０に回生するようになっている。

　図８に示す時刻ｔ１より前のワイドバンドギャップ半導体素子１１１ａがオフ状態では、「負荷２→還流用ダイオード１１２ｂ→負荷２」の経路で負荷電流が還流している。また、この時、コンデンサ１３には、ダイオード１５を介して電源１０の出力電圧Ｅｄが印加されるので、コンデンサ１３の電圧Ｖｄｓ１は、出力電圧Ｅｄと同じ電圧となっている。

＜モード１＞
　時刻ｔ１において、ワイドバンドギャップ半導体素子１１１ａがオフ状態からオン状態に遷移（ターンオン）すると、図９に示すように、「電源１０→第二配線部１２２→トランス１８→リアクトル１４（第一配線部１２１）→ワイドバンドギャップ半導体素子１１１ａ→負荷２→電源１０」の経路Ｐ１０で電流が流れる。図９に示すように、経路Ｐ１０において、リアクトル１４及びワイドバンドギャップ半導体素子１１１ａは、直列に接続されている。このため、図８に示すように、モード１において、ワイドバンドギャップ半導体素子１１１ａの電流Ｉｄ１の上昇率は、リアクトル１４の電流上昇率よって抑制される。この場合、ワイドバンドギャップ半導体素子１１１ａは、電流ＩＣＥがゼロの状態でスイッチングが行われるＺＣＳ（Ｚｅｒｏ　Ｃｕｒｒｅｎｔ　Ｓｗｉｔｃｈｉｎｇ）動作となる。その結果、ワイドバンドギャップ半導体素子１１１ａのターンオン損失が低減される。

　また、モード１において、ワイドバンドギャップ半導体素子１１１ａの電流Ｉｄ１の上昇に伴って、ワイドバンドギャップ半導体素子１１１ａの電圧Ｖｄｓ１が減少する。このため、半導体モジュール１１ｂに設けられた還流用ダイオード１１２ｂのカソードの電圧が上昇する。したがって、図８に示すように、還流用ダイオード１１２ｂに流れる電流ＩＤ２は、ワイドバンドギャップ半導体素子１１１ａの電流Ｉｄ１の上昇に伴って減少する。ワイドバンドギャップ半導体素子１１１ａの電流Ｉｄ１が負荷２に流れる負荷電流Ｉ０の電流値に達すると、還流用ダイオード１１２ｂは逆回復する。

＜モード２＞
　還流用ダイオード１１２ｂの逆回復により、ワイドバンドギャップ半導体素子１１１ａのソース、すなわちコンデンサ１３の他方の電極は、電源１０の負極と電気的に絶縁される。このため、図８に示す時刻ｔ２において、図１０に示すように、「コンデンサ１３→ダイオード１６→コンデンサ１７→電源１０→第二配線部１２２→トランス１８→リアクトル１４（第一配線部１２１）→ワイドバンドギャップ半導体素子１１１ａ→コンデンサ１３」の経路Ｐ１１が形成される。経路Ｐ１１によってコンデンサ１３に蓄積されていたエネルギーがリアクトル１４に移る。これにより、図８に示すように、モード２において、コンデンサ１３の電圧ＶＣＳはゼロボルトまで放電する。還流用ダイオード１１２ｂの電圧上昇率は、コンデンサ１３の放電速度で抑制される。このため、還流用ダイオード１１２ｂの逆回復損失も低減される。

　また、図１０に示すように、モード２において、「電源１０→第二配線部１２２→トランス１８→リアクトル１４（第一配線部１２１）→ワイドバンドギャップ半導体素子１１１ａ→負荷２→電源１０」の経路Ｐ１２によって、電源１０から負荷２に対して電力が供給される。

＜モード３＞
　コンデンサ１３の電圧ＶＣＳがゼロボルトになる時刻ｔ３（図８参照）において、ダイオード１６が導通する。これにより、図１１に示すように、リアクトル１４に蓄積されているエネルギーの一部は、第一電流経路１０１、すなわち「リアクトル１４（第一配線部１２１）→ダイオード１５→コンデンサ１３の一方の電極→ダイオード１６→一次巻線１８１→リアクトル１４」の経路Ｐ３でトランス１８の一次巻線１８１に移る。また、図１１に示すように、リアクトル１４に蓄積されているエネルギーの残余は、「リアクトル１４（第一配線部１２１）→ダイオード１５→ダイオード１６→コンデンサ１７→電源１０」の経路Ｐ１４でコンデンサ１７に移る。このように、リアクトル１４に蓄積されているエネルギーの一部は一次巻線１８１に移り、当該エネルギーの残余は経路Ｐ１３及び経路Ｐ１４を通ってコンデンサ１３及びコンデンサ１７によって形成される並列容量に移る。

　図８に示すように、モード３において、一次巻線１８１の電圧ＶＴ１、コンデンサ１３の電圧ＶＣＳ及びコンデンサ１７の電圧ＶＣＯは上昇する。また、図８に示すように、モード３において、トランス１８の二次巻線１８２には、一次巻線１８１の巻数比倍の電圧ＶＴ２が発生する。

＜モード４からモード７＞
　図８に示すように、ワイドバンドギャップ半導体素子１１１ａのターンオン時のモード４での半導体振動抑制回路１の動作は、ワイドバンドギャップ半導体素子１１１ａのターンオフ時のモード３での半導体振動抑制回路１の動作と同様である。ワイドバンドギャップ半導体素子１１１ａのターンオン時のモード５での半導体振動抑制回路１の動作は、ワイドバンドギャップ半導体素子１１１ａのターンオフ時のモード４での半導体振動抑制回路１の動作と同様である。ワイドバンドギャップ半導体素子１１１ａのターンオン時のモード６での半導体振動抑制回路１の動作は、ワイドバンドギャップ半導体素子１１１ａのターンオフ時のモード５での半導体振動抑制回路１の動作と同様である。ワイドバンドギャップ半導体素子１１１ａのターンオン時のモード７での半導体振動抑制回路１の動作は、ワイドバンドギャップ半導体素子１１１ａのターンオフ時のモード６での半導体振動抑制回路１の動作と同様である。したがって、ワイドバンドギャップ半導体素子１１１ａのターンオン時のモード４からモード７での半導体振動抑制回路１の動作の説明は省略する。

　詳細な説明は省略するが、半導体振動抑制回路１は、ワイドバンドギャップ半導体素子１１１ｂのターンオン及びターンオフの場合も、ワイドバンドギャップ半導体素子１１１ａのターンオン及びターンオフと同様に動作する。

　以上説明したように、本実施形態による半導体振動抑制回路１は、ワイドバンドギャップ半導体素子１１１ａと、ワイドバンドギャップ半導体素子１１１ａの接合容量よりも大きい容量を有しワイドバンドギャップ半導体素子１１１ａに並列に接続されたコンデンサ１３とを備えている。

　当該構成を備えた半導体振動抑制回路１によれば、ワイドバンドギャップ半導体素子１１１ａのターンオフ時の電圧上昇率を低減することができる。これにより、半導体振動抑制回路１は、ワイドバンドギャップ半導体素子１１１ａ、ひいては半導体モジュール１１ａの電圧振動を低損失で抑制することができる。

　また、半導体振動抑制回路１は、ワイドバンドギャップ半導体素子１１１ａのターンオン時において、還流用ダイオード１１２ｂの電圧上昇率を抑制することができる。このため、半導体振動抑制回路１は、還流用ダイオード１１２ｂを有する半導体モジュール１１ｂの電圧振動を低損失で抑制することができる。

〔第２実施形態〕
　本発明の第２実施形態による半導体振動抑制回路について図１２から図１５を用いて説明する。なお、上記第１実施形態による半導体振動抑制回路１の構成要素と同様の作用・機能を奏する構成要素には同一の符号を付して説明は省略する。

　図１２に示すように、本実施形態による半導体振動抑制回路３は、ワイドバンドギャップ半導体素子１１１ａに電力を供給する電源３０を備えている。電源３０は、例えばコンデンサ３３（詳細は後述）及びコンデンサ３７（詳細は後述）よりも容量が大きいコンデンサである。電源３０は、例えば電解コンデンサで構成することができる。電源３０の正極側は、例えば電源３０を構成するコンデンサの一方の電極（正極側の電極）である。電源３０の負極側は、例えば電源３０を構成するコンデンサの他方の電極（負極側の電極）である。電源３０は、ワイドバンドギャップ半導体素子１１１ｂにも電力を供給するようになっている。

　半導体振動抑制回路３は、電源３０とワイドバンドギャップ半導体素子１１１ａ及びコンデンサ１３とを接続する配線３２を備えている。配線３２には、ワイドバンドギャップ半導体素子１１１ａのドレイン、還流用ダイオード１１２ａのカソード及びダイオード１５のアノードが接続されている。コンデンサ１３の一方の電極は、ダイオード１５及びダイオード１６の接続部に接続されている。すなわち、コンデンサ１３の一方の電極は、ダイオード１５のカソード及びダイオード１６のアノードに接続されている。このため、コンデンサ１３は、ダイオード１５を介して配線３２に電気的に接続される。

　半導体振動抑制回路３は、電源３０側の第一配線部（配線の一部の一例）３２１の端部と、コンデンサ１３の一方の電極との間に配置された抵抗素子３１を備えている。抵抗素子３１の一端子は、第一配線部３２１に設けられたリアクトル１４の一端子及び電源３０の正極側に接続されている。抵抗素子３１の他端子は、ダイオード１６及びコンデンサ１７の接続部に接続されている。より具体的には、抵抗素子３１の他端子は、ダイオード１６のカソード及びコンデンサ１７の一方の電極に接続されている。このように、本実施形態による半導体振動抑制回路３は、上記第１実施形態による半導体振動抑制回路１に対して、トランス１８及びダイオード１９に代えて抵抗素子３１を備えている点に特徴を有している。

　半導体振動抑制回路１は、第一配線部３２１及びコンデンサ１３の一方の電極を有する第一電流経路３０１を備えている。リアクトル１４は、第一配線部３２１に設けられているので、第一電流経路３０１は、リアクトル１４を備えている。また、第一電流経路３０１は、電源３０の正極側と負極側との間で順方向となるように直列に接続されたダイオード１５及びダイオード１６を有している。第一電流経路３０１は、電源３０の側の第一配線部３２１と、コンデンサ１３の一方の電極との間に配置された抵抗素子３１を有している。抵抗素子３１は、第一配線部３２１とコンデンサ１３の一方の電極との間に配置されている。したがって、第一電流経路３０１は、リアクトル１４、ダイオード１５、ダイオード１６及び抵抗素子３１を有する回路である。コンデンサ１３の一方の電極は、ダイオード１５及びダイオード１６の接続部に導線で接続されている。このため、コンデンサ１３の一方の電極は、ダイオード１５及びダイオード１６の間において第一電流経路３０１を構成する構成要素となる。これにより、第一電流経路３０１は、リアクトル１４、ダイオード１５、コンデンサ１３の一方の電極、ダイオード１６及び抵抗素子３１によって閉回路を構成する。

　半導体振動抑制回路３は、第一配線部３２１及びコンデンサ１３を有する第二電流経路３０２を備えている。リアクトル１４は、第一配線部３２１に設けられているので、第二電流経路３０２は、リアクトル１４を備えている。ダイオード１５は、第一配線部３２１とコンデンサ１３との間に配置されている。したがって、第二電流経路３０２は、リアクトル１４、ダイオード１５及びコンデンサ１３を有する回路である。

　半導体振動抑制回路３は、上記第１実施形態による半導体振動抑制回路１と異なり、電源３０の正極側及び負極側の間で直列に接続されたトランス及びダイオードを有していない。このため、半導体振動抑制回路３は、上記第１実施形態による半導体振動抑制回路１と異なり、第三電流経路を備えていない。

　図示は省略するが、本実施形態においても、ワイドバンドギャップ半導体素子１１１ａのゲートには、ワイドバンドギャップ半導体素子１１１ａを駆動するゲート駆動回路が接続され、ワイドバンドギャップ半導体素子１１１ｂのゲートには、ワイドバンドギャップ半導体素子１１１ｂを駆動するゲート駆動回路が接続されている。さらに、図示は省略するが、半導体振動抑制回路３には、これらのゲート駆動回路を制御する制御装置が接続されている。当該制御装置及び当該ゲート駆動回路によってワイドバンドギャップ半導体素子１１１ａ，１１１ｂがスイッチング制御され、半導体振動抑制回路３は、電源３０から供給される直流電圧を交流電圧に変換して半導体モジュール１１ｂに接続された負荷２に交流電力を供給するように構成されている。このように、半導体振動抑制回路３、不図示の制御装置及び不図示のゲート駆動回路によって電力変換装置（本実施形態では電圧型インバータ装置）が構成される。半導体振動抑制回路３は、当該電力変換装置の電力変換部として機能するようになっている。

（半導体振動抑制回路の動作）
　次に、本実施形態による半導体振動抑制回路の動作について図１３及び図１４を用いて説明する。

　ワイドバンドギャップ半導体素子１１１ａがオフ状態からオン状態に遷移（ターンオン）する前には、ワイドバンドギャップ半導体素子１１１ｂがオン状態であるため、コンデンサ１３及びコンデンサ１７は、電源３０の出力電圧Ｅｄに充電されている。

　ワイドバンドギャップ半導体素子１１１ｂがオン状態からオフ状態に遷移し且つコンデンサ１３及びコンデンサ１７が当該充電状態の時に、ワイドバンドギャップ半導体素子１１１ａがオン状態に遷移（ターンオン）すると、「リアクトル１４→ワイドバンドギャップ半導体素子１１１ａ→負荷２」の経路によって電流が流れる。

　ワイドバンドギャップ半導体素子１１１ａがオン状態になると、ワイドバンドギャップ半導体素子１１１ｂの電圧（ワイドバンドギャップ半導体素子１１１ｂのドレインの電位）が上昇する。ワイドバンドギャップ半導体素子１１１ｂの電圧が上昇するに従って、コンデンサ１３はゼロボルトになるまで放電する。「コンデンサ１３→ダイオード１６→コンデンサ１７→負荷２」の経路で電流が流れてコンデンサ１３は放電される。

　コンデンサ１３は、ワイドバンドギャップ半導体素子１１１ａ，１１１ｂと並列に接続されているこのため、コンデンサ１３は、ワイドバンドギャップ半導体素子１１１ａ，１１１ｂのそれぞれの接合容量と並列に接続される。本実施形態におけるコンデンサ１３は、ワイドバンドギャップ半導体素子１１１ａ，１１１ｂのそれぞれの接合容量よりも大きい容量を有している。これにより、半導体振動抑制回路３は、上記第１実施形態による半導体振動抑制回路１と同様に、ワイドバンドギャップ半導体素子１１１ａのスイッチング（ターンオン）時の半導体モジュール１１ｂの電圧振動を低損失で抑制することができる。

　ワイドバンドギャップ半導体素子１１１ａがオン状態からオフ状態に遷移（ターンオフ）する場合、コンデンサ１３は、「電源３０→リアクトル１４（第一配線部１２１）→ダイオード１５→コンデンサ１３→負荷２→電源３０」の経路によって、ゼロボルトの状態から電源３０の出力電圧Ｅｄまで充電される。ワイドバンドギャップ半導体素子１１１ａのターンオフに伴うワイドバンドギャップ半導体素子１１１ａの電圧上昇率は、コンデンサ１３の充電速度で抑制される。コンデンサ１３は、ワイドバンドギャップ半導体素子１１１ａの接合容量よりも大きい容量を有している。このため、モード１におけるワイドバンドギャップ半導体素子１１１ａの電圧上昇率は、コンデンサ１３が設けられていない場合と比較して小さくなる。これにより、半導体振動抑制回路３は、ワイドバンドギャップ半導体素子１１１ａのスイッチング時の振動を抑制することができる。

　詳細な説明は省略するが、半導体振動抑制回路３は、ワイドバンドギャップ半導体素子１１１ｂのターンオン及びターンオフの場合も、ワイドバンドギャップ半導体素子１１１ａのターンオン及びターンオフと同様に動作する。

　ここで、半導体振動抑制回路３の動作シミュレーションの波形の一例について図１３を用いて説明する。図１３（ａ）及び図１３（ｂ）には、電源３０の出力電圧Ｅｄを６００Ｖ、負荷に供給される電流を３００Ａ、リアクトル１４のインダクタンスを２０ｎＨ、コンデンサ１３の容量を８ｎＦとした場合の動作シミュレーションの波形が示されている。図１３（ａ）中及び図１３（ｂ）中に実線で示す「Ｖｄｓ１」は、ワイドバンドギャップ半導体素子１１１ａの電圧波形を示している。図１３（ａ）中及び図１３（ｂ）中に破線で示す「Ｉｄ１」は、ワイドバンドギャップ半導体素子１１１ａの電流波形を示している。図１３（ａ）中及び図１３（ｂ）中に一点鎖線で示す「Ｉｒ」は、抵抗素子３１の電流波形を示している。図１３（ａ）及び図１３（ｂ）の左側の縦軸は、ワイドバンドギャップ半導体素子１１１ａの電圧波形を対象とする電圧を示している。図１３（ａ）及び図１３（ｂ）の右側の縦軸は、ワイドバンドギャップ半導体素子１１１ａ及び抵抗素子３１のそれぞれの電流波形を対象とする電流を示している。図１３（ａ）及び図１３（ｂ）の横軸は、時間を示している。当該横軸は左から右に向かって時の経過が表されている。

　図１３（ａ）に示すように、時間１０．０μｓｅｃにおいて、ワイドバンドギャップ半導体素子１１１ａがオフ状態からオン状態に遷移（ターンオン）した場合、ワイドバンドギャップ半導体素子１１１ａに流れる電流Ｉｄ１の上昇率は、リアクトル１４に流れる電流の上昇率に律速されるので、従来の半導体振動抑制回（詳細は後述）と比較して緩やかになる。また、時間１０．０μｓｅｃよりも以前にコンデンサ１３に蓄えられたエネルギーは、負荷２に放電される。このため、抵抗素子３１において消費されるエネルギーが低減される。

　図１３（ｂ）に示すように、時間５．０２μｓｅｃにおいて、ワイドバンドギャップ半導体素子１１１ａがオン状態からオフ状態に遷移（ターンオフ）した場合、ワイドバンドギャップ半導体素子１１１ａの電圧Ｖｄｓ１の上昇率は、コンデンサ１３の充電速度によって律速されるので、従来の半導体振動抑制回（詳細は後述）と比較して緩やかになる。また、ワイドバンドギャップ半導体素子１１１ａがオン状態からオフ状態に遷移（ターンオフ）した場合に、リアクトル１４に蓄積されたエネルギーは、コンデンサ１３を介して抵抗素子３１で消費される。しかしながら、図１３（ｂ）に示すように、時間５．０２μｓｅｃにおける抵抗素子３１に流れる電流Ｉｒの変動は、従来の半導体振動抑制回（詳細は後述）と比較して僅かである。このため、本実施形態における半導体振動抑制回路３は、ワイドバンドギャップ半導体素子１１１ａのスイッチング時の損失を低減できる。

　次に、本実施形態による半導体振動抑制回路３の比較例として、従来の半導体振動抑制回路について図１４及び図１５を用いて説明する。

　図１４に示すように、従来の半導体振動抑制回路５は、電源５０と、電源５０の正極側及び負極側の間に直列に接続された半導体モジュール５１ａ及び半導体モジュール５１ｂとを備えている。電源５０は、例えば電解コンデンサで構成されている。電源５０の正極側は、例えば電源５０を構成するコンデンサの一方の電極（正極側の電極）である。電源５０の負極側は、例えば電源５０を構成するコンデンサの他方の電極（負極側の電極）である。

　半導体モジュール５１ａは、ワイドバンドギャップ半導体素子５１１ａと、ワイドバンドギャップ半導体素子５１１ａに逆並列接続された還流用ダイオード５１２ａとを有している。ワイドバンドギャップ半導体素子５１１ａのドレインと還流用ダイオード５１２ａのカソードとが接続され、ワイドバンドギャップ半導体素子５１１ａのソースと還流用ダイオード５１２ａのアノードとが接続されている。ワイドバンドギャップ半導体素子５１１ａのドレイン及び還流用ダイオード５１２ａのカソードは電源５０の正極側に電気的に接続されている。

　半導体モジュール５１ｂは、ワイドバンドギャップ半導体素子５１１ｂと、ワイドバンドギャップ半導体素子５１１ｂに逆並列接続された還流用ダイオード５１２ｂとを有している。ワイドバンドギャップ半導体素子５１１ｂのドレインと還流用ダイオード５１２ｂのカソードとが接続され、ワイドバンドギャップ半導体素子５１１ｂのソースと還流用ダイオード５１２ｂのアノードとが接続されている。ワイドバンドギャップ半導体素子５１１ｂのドレイン及び還流用ダイオード５１２ｂのカソードは電源５０の負極側に電気的に接続されている。

　ワイドバンドギャップ半導体素子５１１ｂのドレイン及び還流用ダイオード５１２ａのカソードは、ワイドバンドギャップ半導体素子５１１ａのソース及び還流用ダイオード５１２ａのアノードに接続さている。したがって、ワイドバンドギャップ半導体素子５１１ａ及びワイドバンドギャップ半導体素子５１１ｂは、電源５０の正極側と負極側との間で直列に接続されている。

　半導体振動抑制回路５は、半導体モジュール５１ａ及び半導体モジュール５１ｂによって構成される直列回路に並列に接続されたスナバ回路５２を有している。スナバ回路５２は、電源５０の正極側及び負極側の間に直列に接続された抵抗素子５２１及びコンデンサ５２２を有している。抵抗素子５２１の一端子は、電源５０の正極側、ワイドバンドギャップ半導体素子５１１ａのドレイン及び還流用ダイオード５１２ａのカソードに接続されている。抵抗素子５２１の他端子は、コンデンサ５２２の一方の電極に接続されている。コンデンサ５２２の他方の電極は、電源５０の負極側、ワイドバンドギャップ半導体素子５１１ｂのソース及び還流用ダイオード５１２ｂのアノードに接続されている。スナバ回路５２は、ワイドバンドギャップ半導体素子５１１ａ及びワイドバンドギャップ半導体素子５１１ｂのスイッチング時に生じる電圧の振動を抑制するために設けられている。

　半導体振動抑制回路５は、電源５０の正極側と、スナバ回路５２及び半導体モジュール５１ａとの間に接続されたリアクトル５３を有している。リアクトル５３の一端子は、電源５０の正極側に接続されている。リアクトル５３の他端子は、抵抗素子５２１の一端子、ワイドバンドギャップ半導体素子５１１ａのドレイン及び還流用ダイオード５１２ａのカソードに接続されている。

　図示は省略するが、ワイドバンドギャップ半導体素子５１１ａのゲートには、ワイドバンドギャップ半導体素子５１１ａを駆動するゲート駆動回路が接続され、ワイドバンドギャップ半導体素子５１１ｂのゲートには、ワイドバンドギャップ半導体素子５１１ｂを駆動するゲート駆動回路が接続されている。さらに、図示は省略するが、半導体振動抑制回路５には、これらのゲート駆動回路を制御する制御装置が接続されている。当該制御装置及び当該ゲート駆動回路によってワイドバンドギャップ半導体素子５１１ａ，５１１ｂがスイッチング制御され、半導体振動抑制回路５は、電源５０から供給される直流電圧を交流電圧に変換して半導体モジュール５１ｂに接続された負荷６に交流電力を供給するように構成されている。このように、半導体振動抑制回路５、不図示の制御装置及び不図示のゲート駆動回路によって電力変換装置（本実施形態では電圧型インバータ装置）が構成される。半導体振動抑制回路５は、当該電力変換装置の電力変換部として機能するようになっている。

　ワイドバンドギャップ半導体素子５１１ａがオフ状態からオン状態に遷移（ターンオン）することによって、「電源５０→リアクトル５３→ワイドバンドギャップ半導体素子５１１ａ→負荷６」の経路で電力が供給される。また、ワイドバンドギャップ半導体素子５１１ａをオン状態からオフ状態に遷移（ターンオフ）させた後に、ワイドバンドギャップ半導体素子５１１ｂをオフ状態からオン状態に遷移（ターンオン）することによって、負荷６から還流用ダイオード５１２ｂを介して電流が還流する。

　このように、半導体振動抑制回路５有する電力変換装置では、ワイドバンドギャップ半導体素子５１１ａ，５１１ｂのオン／オフの比率を調整して負荷６に供給される電力が調整される。当該電力変換装置は、負荷６に電力を供給するために、ワイドバンドギャップ半導体素子５１１ａ，５１１ｂを高速にスイッチングする。リアクトル５３とワイドバンドギャップ半導体素子５１１ａの接合容量とによって直列共振回路が構成されるため、ワイドバンドギャップ半導体素子５１１ａ，５１１ｂの高速にスイッチングよって、リアクトル５３とワイドバンドギャップ半導体素子５１１ａ，５１１ｂとの間で電圧振動が発生する。

　半導体振動抑制回路５は、当該電圧振動を抑制するためのスナバ回路５２を有している。スナバ回路５２に設けられた抵抗素子５２１及びコンデンサ５２２は、リアクトル５３とワイドバンドギャップ半導体素子５１１ａ，５１１ｂの接合容量とで構成される直列共振回路に対する制動抵抗としての機能を発揮する。これにより、半導体振動抑制回路５は、ワイドバンドギャップ半導体素子５１１ａ，５１１ｂのスイッチング時に生じる電圧変動を抑制するようになっている。

　ここで、半導体振動抑制回路３の動作シミュレーションの波形の一例について図１５を用いて説明する。図１５（ａ）及び図１５（ｂ）には、電源５０の出力電圧を６００Ｖ、負荷に供給される電流を３００Ａ、リアクトル１４のインダクタンスを２０ｎＨ、抵抗素子５２１の抵抗値を０．５Ω、コンデンサ５２２の容量を４０ｎＦとした場合の動作シミュレーションの波形が示されている。図１５（ａ）中及び図１５（ｂ）中に実線で示す「Ｖｄｓ１」は、ワイドバンドギャップ半導体素子５１１ａの電圧波形を示している。図５３（ａ）中及び図５３（ｂ）中に破線で示す「Ｉｄ１」は、ワイドバンドギャップ半導体素子５１１ａの電流波形を示している。図１５（ａ）中及び図１５（ｂ）中に一点鎖線で示す「Ｉｒ」は、抵抗素子５２１の電流波形を示している。図１５（ａ）及び図１５（ｂ）の左側の縦軸は、ワイドバンドギャップ半導体素子５１１ａの電圧波形を対象とする電圧を示している。図５３（ａ）及び図５３（ｂ）の右側の縦軸は、ワイドバンドギャップ半導体素子５１１ａ及び抵抗素子５２１のそれぞれの電流波形を対象とする電流を示している。図５３（ａ）及び図５３（ｂ）の横軸は、時間を示している。当該横軸は左から右に向かって時の経過が表されている。

　図１５（ａ）に示すように、時間１０．０μｓｅｃにおいて、ワイドバンドギャップ半導体素子５１１ａがオフ状態からオン状態に遷移（ターンオン）した場合、ワイドバンドギャップ半導体素子５１１ａの電圧振動は、スナバ回路５２によって低減される。しかしながら、ワイドバンドギャップ半導体素子５１１ａのスイッチング時に、ワイドバンドギャップ半導体素子５１１ａに流れる電流Ｉｄには、±８００Ａ程度のサージ電流が重畳する。さらに、ワイドバンドギャップ半導体素子５１１ａのスイッチング時に、スナバ回路５２の抵抗素子５２１に流れる電流Ｉｒには、＋１００Ａから－３００Ａ程度のサージ電流が重畳する。このため、スナバ回路５２において、エネルギーの損失が生じる。

　図１５（ｂ）に示すように、時間５．０２μｓｅｃにおいて、ワイドバンドギャップ半導体素子５１１ａがオン状態からオフ状態に遷移（ターンオフ）した場合も、ワイドバンドギャップ半導体素子５１１ａの電圧振動は、スナバ回路５２によって低減される。しかしながら、ワイドバンドギャップ半導体素子５１１ａのスイッチング時に、スナバ回路５２の抵抗素子５２１に流れる電流Ｉｒには、＋４００Ａから－１００Ａ程度のサージ電流が重畳する。このため、スナバ回路５２において、エネルギーの損失が生じる。

　これに対し、図１３（ａ）及び図１３（ｂ）に示すように、本実施形態による半導体振動抑制回路３は、ワイドバンドギャップ半導体素子１１１ａのスイッチング時に抵抗素子５２１に流れる電流Ｉｒに重畳するサージ電流は、±１００Ａよりも小さい。このため、半導体振動抑制回路３は、従来の半導体振動抑制回路５と比較して、ワイドバンドギャップ半導体素子１１１ａのスイッチング時のエネルギー損失を抑制できる。

　以上説明したように、本実施形態による半導体振動抑制回路３は、ワイドバンドギャップ半導体素子１１１ａと、ワイドバンドギャップ半導体素子１１１ａの接合容量よりも大きい容量を有しワイドバンドギャップ半導体素子１１１ａに並列に接続されたコンデンサ１３とを備えている。

　これにより、半導体振動抑制回路３は、上記第１実施形態による半導体振動抑制回路１と同様の効果が得られる。また、半導体振動抑制回路３は、トランスに代えて抵抗素子３１を備えている。これにより、半導体振動抑制回路３は、上記第１実施形態による半導体振動抑制回路１と比較して、回路構成の簡略化及び低コスト化を図ることができる。

〔第１実施形態及び第２実施形態によるそれぞれの半導体振動抑制回路の効果〕
　次に、本発明の第１実施形態及び第２実施形態によるそれぞれの半導体振動抑制回路の効果について、図１、図１２及び図１４を参照しつつ、図１６及び図１７を用いて説明する。まず、ワイドバンドギャップ半導体素子のスイッチング時の電流波形及び電圧波形について説明する。

　図１６（ａ）に示す図の縦軸はワイドバンドギャップ半導体素子のドレイン電流を示している。図１６（ｂ）に示す図の縦軸はワイドバンドギャップ半導体素子のドレインソース間電圧を示している。図１６（ａ）及び図１６（ｂ）に示す図の横軸は時間を示し、左から右に向かって時の経過が表されている。図１６（ａ）中及び図１６（ｂ）中に示す「Ｅ１」は、第１実施形態による半導体振動抑制回路１を表している。図１６（ａ）中及び図１６（ｂ）中に示す「Ｅ２」は、第２実施形態による半導体振動抑制回路３を表している。図１６（ａ）中及び図１６（ｂ）中に示す「Ｃ」は、比較例による半導体振動抑制回路５を表している。

　図１６（ａ）中に示す破線は、半導体振動抑制回路１に設けられたワイドバンドギャップ半導体素子１１１ａ（図１参照）に流れるドレイン電流の電流波形を示している。図１６（ａ）中に示す一点鎖線は、半導体振動抑制回路３に設けられたワイドバンドギャップ半導体素子１１１ａ（図１２参照）に流れるドレイン電流の電流波形を示している。図１６（ａ）中に示す実線は、半導体振動抑制回路５に設けられたワイドバンドギャップ半導体素子５１１ａ（図１４参照）に流れるドレイン電流の電流波形を示している。図１６（ｂ）中に示す破線は、半導体振動抑制回路１に設けられたワイドバンドギャップ半導体素子１１１ａ（図１参照）のドレインソース間電圧の電圧波形を示している。図１６（ｂ）中に示す一点鎖線は、半導体振動抑制回路３に設けられたワイドバンドギャップ半導体素子１１１ａ（図１２参照）にドレインソース間電圧の電圧波形を示している。図１６（ｂ）中に示す実線は、半導体振動抑制回路５に設けられたワイドバンドギャップ半導体素子５１１ａ（図１４参照）のドレインソース間電圧の電圧波形を示している。

　図１６（ａ）に示すように、第１実施形態による半導体振動抑制回路１及び第２実施形態による半導体振動抑制回路３では、比較例による半導体振動抑制回路５においてワイドバンドギャップ半導体素子５１１ａのドレイン電流に重畳しているサージ電流が低減されていることがわかる。また、第１実施形態による半導体振動抑制回路１の方が、第２実施形態による半導体振動抑制回路３よりもワイドバンドギャップ半導体素子５１１ａのドレイン電流に重畳しているサージ電流をより低減できることがわかる。

　図１６（ｂ）に示すように、第１実施形態による半導体振動抑制回路１及び第２実施形態による半導体振動抑制回路３では、比較例による半導体振動抑制回路５においてワイドバンドギャップ半導体素子５１１ａのドレインソース間電圧に重畳しているサージ電圧が低減されていることがわかる。また、第１実施形態による半導体振動抑制回路１の方が、第２実施形態による半導体振動抑制回路３よりもワイドバンドギャップ半導体素子５１１ａのドレインソース間電圧に重畳しているサージ電圧をより低減できることがわかる。

　次に、半導体振動抑制回路におけるエネルギー損失について説明する。表１は、第１実施形態、第２実施形態及び比較例による半導体振動抑制回路で発生するエネルギー損失のシミュレーション結果の一例を示している。表１中に示す「ワイドバンドギャップ半導体素子定格」は、それぞれの半導体振動抑制回路に設けられるワイドバンドギャップ半導体素子の絶対最大定格を示している。「ワイドバンドギャップ半導体素子定格」欄における「耐圧」は絶対最大定格電圧を示し、当該欄における「電流」は絶対最大定格電流を示している。「比較例」は比較例による半導体振動抑制回路５を示し、「第１実施形態」は第１実施形態による半導体振動抑制回路１を示し、「第２実施形態」は第２実施形態による半導体振動抑制回路３を示している。

　表１において、「比較例」欄における「定数」の「Ｒ５２１」は、半導体振動抑制回路５に設けられた抵抗素子５２１（図１４参照）を示し、当該欄における「定数」の「Ｃ５２２」は、半導体振動抑制回路５に設けられたコンデンサ５２２（図１４参照）を示している。「比較例」欄における「素子損失」は、抵抗素子５２１及びコンデンサ５２２でのエネルギー損失を示し、当該欄における「スイッチ損失」は、半導体振動抑制回路５に設けられたワイドバンドギャップ半導体素子５１１ａ，５１１ｂでのエネルギー損失を示し、当該欄における「全損失」は、「素子損失」及び「スイッチ損失」の合計の損失を示している。

　表１において、「第１実施形態」欄及び「第２実施形態」欄における「定数」の「Ｌ１４」は、半導体振動抑制回路１，３に設けられたリアクトル１４（図１及び図１２参照）を示し、当該欄における「定数」の「Ｃ１３」は、半導体振動抑制回路１，３に設けられたコンデンサ１３（図１及び図１２参照）を示している。「第２実施形態」欄における「定数」の「Ｒ３１」は、半導体振動抑制回路３に設けられた抵抗素子３１（図１２参照）を示している。「第１実施形態」欄における「素子損失」は、リアクトル１４及びコンデンサ１３でのエネルギー損失を示し、当該欄における「スイッチ損失」は、半導体振動抑制回路１に設けられたワイドバンドギャップ半導体素子１１１ａ，１１１ｂでのエネルギー損失を示し、当該欄における「全損失」は、「素子損失」及び「スイッチ損失」の合計の損失を示している。「第２実施形態」欄における「素子損失」は、リアクトル１４、コンデンサ１３及び抵抗素子３１でのエネルギー損失を示し、当該欄における「スイッチ損失」は、半導体振動抑制回路３に設けられたワイドバンドギャップ半導体素子１１１ａ，１１１ｂでのエネルギー損失を示し、当該欄における「全損失」は、「素子損失」及び「スイッチ損失」の合計の損失を示している。

　図１７は、表１に示す「ワイドバンドギャップ半導体素子」欄の「電流」を横軸とし、表１に示す「比較例」欄、「第１実施形態」欄及び「第２実施形態」欄における「全損失」を縦軸として表したグラフである。図１７中に◇印を結んで示す「Ｃ」は、比較例による半導体振動抑制回路５での全損失の特性を表し、図１７中に○印を結んで示す「Ｅ１」は、第１実施形態による半導体振動抑制回路１での全損失の特性を表し、図１７中に□印を結んで示す「Ｅ２」は、第２実施形態による半導体振動抑制回路３での全損失の特性を表している。

　図１７に示すように、第１実施形態による半導体振動抑制回路１及び第２実施形態による半導体振動抑制回路３では、比較例による半導体振動抑制回路５と比較して、エネルギー損失の低減が図られている。特に、ワイドバンドギャップ半導体素子１１１ａ，１１１ｂに流れる電流（すなわちドレイン電流）が大きくなるほど、エネルギー損失の低減効果が顕著となる。

　図１７に示すように、例えば、電源の電圧を６００Ｖとし、負荷に供給される負荷電流（すなわち、ワイドバンドギャップ半導体素子のドレイン電流）を３００Ａとし、ワイドバンドギャップ半導体素子のスイッチング周波数を２０ｋＨｚとして半導体振動抑制回路を動作させた場合、１４０Ｗ以上のエネルギー（電力）が消費される。半導体振動抑制回路５では、電圧振動及び電流振動の抑制効果を高めるために、スナバ回路５２はワイドバンドギャップ半導体素子５１１ａ，５１１ｂの直近に配置しなければならない。スナバ回路５２において１４０Ｗのエネルギー消費を可能とするためには、抵抗素子５２１を大型化する必要がある。しかしながら、大型化した抵抗素子５２１は、大量の熱を発生するため、ワイドバンドギャップ半導体素子５１１ａ，５１１ｂの直近に配置するのは困難である。このため、従来の半導体振動抑制回路５は、数百アンペアから数千アンペアの大容量装置には適用することが困難であるという問題がある。

　これに対し、図１７に示すように、第２実施形態による半導体振動抑制回路３のエネルギー消費は、７０Ｗ程度となり、比較例による半導体振動抑制回路５の約半分となる。また、第１実施形態による半導体振動抑制回路１のエネルギー消費は５Ｗ程度となり、比較例による半導体振動抑制回路５の２８分の１となる。半導体振動抑制回路３でのエネルギー損失が発生する部品（すなわち発熱する部品）は、抵抗素子３１である。半導体振動抑制回路３では、ワイドバンドギャップ半導体素子１１１ａ，１１１ｂの直近には、抵抗素子３１を配置する必要がなく、振動抑制用のコンデンサ１３を配置することができる。

　また、第１実施形態による半導体振動抑制回路１の方が、第２実施形態による半導体振動抑制回路３よりもエネルギー損失の低減が図られている。第２実施形態による半導体振動抑制回路３は、コンデンサ１３及びリアクトル１４に蓄積されたエネルギーが抵抗素子３１において消費されるため、半導体振動抑制回路１よりもエネルギー損失が増加してしまう。しかしながら、半導体振動抑制回路３は、トランスを備える必要がないため、回路構成の簡略化、小型化及び低コスト化を図ることができる。

　半導体振動抑制回路１では、トランス１８の１次巻線１８１及び２次巻線１８２は、ダイオード１９を介して電源１０に接続されている。これにより、コンデンサ１３の電圧ＶＣＳからの電圧増加分ΔＶ（図２及び図８参照）がトランス１８の１次巻線１８１及び２次巻線１８２の巻数比ｎの関係で電源１０に回生される。電源１０の出力電圧は、巻数比ｎに電圧増加分ΔＶを乗算した値となる。したがって、電圧増加分ΔＶは、電源１０の出力電圧を巻数比で除算した値となる。このため、半導体振動抑制回路１は、半導体振動抑制回路３と比較して、コンデンサ１３の電圧が電圧増加分ΔＶだけ大きくなるが、エネルギー損失としては抵抗素子３１を用いるよりも低くなる。

　したがって、半導体振動抑制回路１及び半導体振動抑制回路３は、エネルギー損失、回路規模及びコストのそれぞれの観点を考慮して適宜選択することにより、最大の効果を得ることができる。

　本発明の技術的範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の技術的範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。

１，３，５半導体振動抑制回路
１０，３０，５０　電源
１１ａ，１１ｂ，５１ａ，５１ｂ　半導体モジュール
１２，３２　配線
１３、１７，３３，３７，５２２　コンデンサ
１４，５３　リアクトル
１５，１６，１９　ダイオード
１８　トランス
３１，５２１　抵抗素子
５２　スナバ回路
１０１，３０１　第一電流経路
１０２，３０２　第二電流経路
１０３　第三電流経路
１１１ａ，１１１ｂ，５１１ａ，５１１ｂ　ワイドバンドギャップ半導体素子
１１２ａ，１１２ｂ，５１２ａ，５１２ｂ　還流用ダイオード
１２１，３２１　第一配線部
１２２　第二配線部
１８１　一次巻線
１８２　二次巻線

Claims (14)

1. 　第一ワイドバンドギャップ半導体素子と、
   　前記第一ワイドバンドギャップ半導体素子の接合容量よりも大きい容量を有し前記第一ワイドバンドギャップ半導体素子に並列に接続された第一コンデンサと
   　を備える半導体振動抑制回路。
2. 　前記第一ワイドバンドギャップ半導体素子に電力を供給する電源と、
   　前記電源と前記第一ワイドバンドギャップ半導体素子及び前記第一コンデンサとを接続する配線と
   　を備える請求項１に記載の半導体振動抑制回路。
3. 　前記配線の一部及び前記第一コンデンサの一方の電極を有する第一電流経路
   　を備える請求項２に記載の半導体振動抑制回路。
4. 　前記配線の一部及び前記第一コンデンサを有する第二電流経路
   　を備える請求項３に記載の半導体振動抑制回路。
5. 　前記第一電流経路は、前記電源の側の前記配線の一部の端部と、前記第一コンデンサの一方の電極との間に接続された抵抗素子を有する
   　請求項３又は４に記載の半導体振動抑制回路。
6. 　前記第一電流経路は、前記電源の側の前記配線の一部の端部と、前記第一コンデンサの一方の電極との間に配置されたトランスを有し、
   　前記トランスは、前記配線の一部の端部と、前記第一コンデンサの一方の電極との間に接続された一次巻線を有する
   　請求項３又は４に記載の半導体振動抑制回路。
7. 　前記電源、前記配線の他の一部、及び前記トランスを有する第三電流経路を備え、
   　前記トランスは、前記配線の他の一部に接続された二次巻線を有する
   　請求項６に記載の半導体振動抑制回路。
8. 　前記第三電流経路は、前記トランスに接続されたカソードと、前記電源の負極側に接続されたアノードとを有する第一ダイオードを有する
   　請求項７に記載の半導体振動抑制回路。
9. 　前記配線の一部に設けられたリアクトルを備える
   　請求項３から８までのいずれか一項に記載の半導体振動抑制回路。
10. 　前記第一電流経路は、前記電源の正極側と負極側との間で順方向となるように直列に接続された第二ダイオード及び第三ダイオードを有し、
    　前記第一コンデンサの一方の電極は、前記第二ダイオード及び前記第三ダイオードの接続部に接続されている
    　請求項３から９までのいずれか一項に記載の半導体振動抑制回路。
11. 　前記第三ダイオードのカソードと、前記電源の負極側との間に接続された第二コンデンサを備える
    　請求項１０に記載の半導体振動抑制回路。
12. 　前記電源の正極側と負極側との間で前記第一ワイドバンドギャップ半導体素子と直列に接続された第二ワイドバンドギャップ半導体素子を備える
    　請求項１１に記載の半導体振動抑制回路。
13. 　前記第一ワイドバンドギャップ半導体素子及び前記第二ワイドバンドギャップ半導体素子は、ＳｉＣデバイス、ＧａＮデバイス又はＧａＡｓデバイスである
    　請求項１２に記載の半導体振動抑制回路。
14. 　前記電源は、直流電源又は前記第一コンデンサ及び前記第二コンデンサよりも容量が大きいコンデンサである
    　請求項１１から１３までのいずれか一項に記載の半導体振動抑制回路。

Images