JP2984452B2 - フライバック形ｄｃ−ｄｃコンバ−タ - Google Patents
フライバック形ｄｃ−ｄｃコンバ−タInfo
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- JP2984452B2 JP2984452B2 JP4031594A JP3159492A JP2984452B2 JP 2984452 B2 JP2984452 B2 JP 2984452B2 JP 4031594 A JP4031594 A JP 4031594A JP 3159492 A JP3159492 A JP 3159492A JP 2984452 B2 JP2984452 B2 JP 2984452B2
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Description
【０００１】
【発明の属する分野】本発明はトランス電流不連続のフ
ライバック形ＤＣ−ＤＣコンバ−タのスイッチング損失
及びノイズの低減に関するものである。
ライバック形ＤＣ−ＤＣコンバ−タのスイッチング損失
及びノイズの低減に関するものである。
【０００２】
【従来の技術】近年小型、高効率のスイッチング方式の
ＤＣ−ＤＣコンバ−タがコンピュ−タ用、通信機用等に
広く用いられている。特に図４に一例を示すトランス電
流不連続のフライバック形ＤＣ−ＤＣコンバ−タは回路
構成が簡単なことより、テレビ用電源等比較的低コスト
を要求される分野に使用されている。
ＤＣ−ＤＣコンバ−タがコンピュ−タ用、通信機用等に
広く用いられている。特に図４に一例を示すトランス電
流不連続のフライバック形ＤＣ−ＤＣコンバ−タは回路
構成が簡単なことより、テレビ用電源等比較的低コスト
を要求される分野に使用されている。
【０００３】図４及び図５によりこの回路の動作を説明
する。図４に於いてＱは主スイッチ素子であり、該主ス
イッチ素子Ｑにより入力電圧Ｖｉを断続してトランスＴ
に印加する。主スイッチ素子ＱがＯＮの期間（Ｔ1）に
於いてトランスＴの１次コイルｎｐには「・」印が
（＋）極性となるように電圧が印加される （３） がトランスＴの２次コイルｎｓは出力整流ダイオ−ドＤ
0が逆バイアスとなる極性となっているためトランス１
次コイルｎｐにはトランスコアの励磁電流ｉｐ（図５
（ｂ））が流れる。主スイッチ素子Ｑがオフの期間トラ
ンスＴのフライバック電圧は整流ダイオ−ドＤ0をオン
させ２次電流ｉｓ（図５（ｃ））が出力に放出され出力
コンデンサＣ0で平滑され負荷に直流電力が供給され
る。主スイッチ素子ＱがＯＮ−ＯＦＦを繰り返している
定常状態に於いては出力電圧Ｖ0は次のように示され
る。
する。図４に於いてＱは主スイッチ素子であり、該主ス
イッチ素子Ｑにより入力電圧Ｖｉを断続してトランスＴ
に印加する。主スイッチ素子ＱがＯＮの期間（Ｔ1）に
於いてトランスＴの１次コイルｎｐには「・」印が
（＋）極性となるように電圧が印加される （３） がトランスＴの２次コイルｎｓは出力整流ダイオ−ドＤ
0が逆バイアスとなる極性となっているためトランス１
次コイルｎｐにはトランスコアの励磁電流ｉｐ（図５
（ｂ））が流れる。主スイッチ素子Ｑがオフの期間トラ
ンスＴのフライバック電圧は整流ダイオ−ドＤ0をオン
させ２次電流ｉｓ（図５（ｃ））が出力に放出され出力
コンデンサＣ0で平滑され負荷に直流電力が供給され
る。主スイッチ素子ＱがＯＮ−ＯＦＦを繰り返している
定常状態に於いては出力電圧Ｖ0は次のように示され
る。
【０００４】 Ｖ0＝Ｖｉ・ｎｓ／ｎｐ・ＴON／ＴOFF・・・・・・（１） 但し ｎｓ：２次巻線の巻数 ｎｐ：１次巻線の巻数 ＴON：主スイッチ素子のオン期間 ＴOFF：主スイッチ素子のオフ期間
【０００５】２次電流ｉｓ（図５（ｃ））が再び零にな
ると出力ダイオ−ドＤ0はオフとなり、主スイッチ素子Ｑ
もオフであるのでトランスＴの励磁インダクタンス、出
力ダイオ−ドＤ0の出力容量Ｃａｋ、トランスＴの寄生
容量Ｃｐ、主スイッチ素子の出力容量Ｃｄｓとで寄生振
動（リンギング）が始まる。自励振タイプのフライバッ
ク形ＤＣ−ＤＣコンバ−タに於いては、主スイッチ素子
Ｑの電圧Ｖｄｓが入力電圧Ｖｉより低くなった時点、す
なわち制御巻線電圧Ｖｆが正極性になった時点で主スイ
ッチ素子Ｑをタ−ンオンする。このために図５（ｂ）に
示すようなスパイク電流ｉｐが（Ｃｄｓ、Ｃｐ、Ｃａｋ
の充電々流）流れ、スイッチング損失を増大させ、スイ
ッチングノイズの発生源となる。
ると出力ダイオ−ドＤ0はオフとなり、主スイッチ素子Ｑ
もオフであるのでトランスＴの励磁インダクタンス、出
力ダイオ−ドＤ0の出力容量Ｃａｋ、トランスＴの寄生
容量Ｃｐ、主スイッチ素子の出力容量Ｃｄｓとで寄生振
動（リンギング）が始まる。自励振タイプのフライバッ
ク形ＤＣ−ＤＣコンバ−タに於いては、主スイッチ素子
Ｑの電圧Ｖｄｓが入力電圧Ｖｉより低くなった時点、す
なわち制御巻線電圧Ｖｆが正極性になった時点で主スイ
ッチ素子Ｑをタ−ンオンする。このために図５（ｂ）に
示すようなスパイク電流ｉｐが（Ｃｄｓ、Ｃｐ、Ｃａｋ
の充電々流）流れ、スイッチング損失を増大させ、スイ
ッチングノイズの発生源となる。
【０００６】この対策として図６の回路例に示すボトム
タ−ンオン制御回路（Ｖｄｓのリンギングの谷点で主ス
イッチング素子をタ−ンオンさせる回路）を付加する （４） ものがある。この場合には図７（ａ）に示すように主ス
イッチ素子Ｑの電圧υｄｓは例ボルト、トランスの１次
コイル電圧はＶｉ、Ｃａｋの電圧はＶｉｎｓ／ｎｐで主
スイッチ素子Ｑがタ−ンオンするためスパイク電流は流
れずスイッチング損失、ノイズとも低減される。
タ−ンオン制御回路（Ｖｄｓのリンギングの谷点で主ス
イッチング素子をタ−ンオンさせる回路）を付加する （４） ものがある。この場合には図７（ａ）に示すように主ス
イッチ素子Ｑの電圧υｄｓは例ボルト、トランスの１次
コイル電圧はＶｉ、Ｃａｋの電圧はＶｉｎｓ／ｎｐで主
スイッチ素子Ｑがタ−ンオンするためスパイク電流は流
れずスイッチング損失、ノイズとも低減される。
【０００７】しかしながらリンギングはＶｄｓで考えた
場合、ｉｓが零となる時点のυｄｓをυｄｓ′とするな
らばυｄｓ′−ＶｉすなわちＶ0・ｎｐ／ｎｓ−Ｖｉを
初期値としＶｉを中心とする共振波形の一部分でありリ
ンギングの谷点はＶｉ−Ｖｄｓ′すなわちＶｉ−Ｖ0・
ｎｐ／ｎｓまでしか下らない。Ｖ0・ｎｐ／ｎｓ＞Ｖｉ
の場合は図７（ｂ）のようになり主スイッチ素子Ｑのタ
−ンオン時のスパイク電流は流れないがＶ0・ｎｐ／ｎ
ｓ＜Ｖｉの場合には図８（ｂ）に示すようにスパイク電
流が流れ損失とノイズの低減は望めない。
場合、ｉｓが零となる時点のυｄｓをυｄｓ′とするな
らばυｄｓ′−ＶｉすなわちＶ0・ｎｐ／ｎｓ−Ｖｉを
初期値としＶｉを中心とする共振波形の一部分でありリ
ンギングの谷点はＶｉ−Ｖｄｓ′すなわちＶｉ−Ｖ0・
ｎｐ／ｎｓまでしか下らない。Ｖ0・ｎｐ／ｎｓ＞Ｖｉ
の場合は図７（ｂ）のようになり主スイッチ素子Ｑのタ
−ンオン時のスパイク電流は流れないがＶ0・ｎｐ／ｎ
ｓ＜Ｖｉの場合には図８（ｂ）に示すようにスパイク電
流が流れ損失とノイズの低減は望めない。
【０００８】したがってこの対策案ではトランス１次２
次の巻数比の設計に制限が与えられると、Ｖ0・ｎｐ／
ｎｓ＞Ｖｉとなる為図７（ａ）に示すように主スイッチ
素子の印加電圧が高くなる等の欠点がある。
次の巻数比の設計に制限が与えられると、Ｖ0・ｎｐ／
ｎｓ＞Ｖｉとなる為図７（ａ）に示すように主スイッチ
素子の印加電圧が高くなる等の欠点がある。
【０００９】
【発明の目的】本発明はトランスの１次コイル又は主ス
イッチ素子に、第２のスイッチ素子及び逆方向のダイオ
−ド及び第２のコンデンサの並列回路と第１のコンデン
サからなる直列回路とを並列接続し、第２のスイッチ素
子を前記トランスの巻線電圧が負極性の期間オンさせる
事によりＶ0・ｎｐ／ｎｓ＜Ｖｉの条件でもスパイク電
流が発生しないようにし、低損失、低ノイズ化を計るも
のである。
イッチ素子に、第２のスイッチ素子及び逆方向のダイオ
−ド及び第２のコンデンサの並列回路と第１のコンデン
サからなる直列回路とを並列接続し、第２のスイッチ素
子を前記トランスの巻線電圧が負極性の期間オンさせる
事によりＶ0・ｎｐ／ｎｓ＜Ｖｉの条件でもスパイク電
流が発生しないようにし、低損失、低ノイズ化を計るも
のである。
【００１０】
【実施例】本発明の基本回路を図１（ａ）、（ｂ）にそ
の動作説明図を図２に示す。 （５） 図１に於いてＳ1は主スイッチ素子で、これにより入力
電圧ＶｉをオンオフしてトランスＴ1の１次コイルｎｐ
に脈動電圧を印加する。トランスＴの２次コイルｎｓに
接続されているＤoは整流ダイオ−ドでトランスに貯え
られたエネルギ−を平滑用コンデンサＣ0を介して負荷
に直流出力を供給する。トランスの１次コイルｎｐには
第２のコンデンサＣ3、第２のスイッチ素子Ｓ2、ダイオ
−ドＤ2の並列回路と第１のコンデンサＣ2からなる直列
回路が並列に接続されている。第２のスイッチ素子Ｓ2
はトランスＴの電圧が負の極性の期間(図２（ａ）のＶs
1がＶｉより高い期間)オンする様制御される。コンデン
サＣ1、ＣP、Ｃakはそれぞれ第１のスイッチ素子Ｓ1、
トランスＴ、ダイオ−ドＤ0の寄生容量である。
の動作説明図を図２に示す。 （５） 図１に於いてＳ1は主スイッチ素子で、これにより入力
電圧ＶｉをオンオフしてトランスＴ1の１次コイルｎｐ
に脈動電圧を印加する。トランスＴの２次コイルｎｓに
接続されているＤoは整流ダイオ−ドでトランスに貯え
られたエネルギ−を平滑用コンデンサＣ0を介して負荷
に直流出力を供給する。トランスの１次コイルｎｐには
第２のコンデンサＣ3、第２のスイッチ素子Ｓ2、ダイオ
−ドＤ2の並列回路と第１のコンデンサＣ2からなる直列
回路が並列に接続されている。第２のスイッチ素子Ｓ2
はトランスＴの電圧が負の極性の期間(図２（ａ）のＶs
1がＶｉより高い期間)オンする様制御される。コンデン
サＣ1、ＣP、Ｃakはそれぞれ第１のスイッチ素子Ｓ1、
トランスＴ、ダイオ−ドＤ0の寄生容量である。
【００１１】次に図１の動作を図２により説明する。図
２に於いて、時間ｔ1で第１のスイッチ素子Ｓ1がオンす
るとトランスＴの１次コイルｎpには「・」印が正極性
となるように入力電圧Ｖｉが印加される。トランスＴの
２次コイルの電圧は整流ダイオ−ドＤ0が逆バイアス極
性であるのでトランスＴの励磁電流ｉp（図２（ｂ））
のみ流れる。時間ｔ2で第１のスイッチ素子Ｓ1がオフす
るとトランスＴの１次電流ｉpはｎp→Ｃ2→Ｄ2→ｎpの
ル−トに流れ第１のコンデンサＣ2が充電され、トラン
スＴの１次コイルｎpの電圧は零の方向に下っていくと
共に第１のスイッチ素子Ｓ1の電圧υs1は上昇する。
２に於いて、時間ｔ1で第１のスイッチ素子Ｓ1がオンす
るとトランスＴの１次コイルｎpには「・」印が正極性
となるように入力電圧Ｖｉが印加される。トランスＴの
２次コイルの電圧は整流ダイオ−ドＤ0が逆バイアス極
性であるのでトランスＴの励磁電流ｉp（図２（ｂ））
のみ流れる。時間ｔ2で第１のスイッチ素子Ｓ1がオフす
るとトランスＴの１次電流ｉpはｎp→Ｃ2→Ｄ2→ｎpの
ル−トに流れ第１のコンデンサＣ2が充電され、トラン
スＴの１次コイルｎpの電圧は零の方向に下っていくと
共に第１のスイッチ素子Ｓ1の電圧υs1は上昇する。
【００１２】トランスＴの１次コイルｎpの電圧が零を
越え負極性になると整流ダイオ−ドＤ0がオンしトラン
スＴに貯えられたエネルギ−は出力に放出される。同時
に第２のスイッチ素子Ｓ2がオンしｎp→Ｃ2→Ｓ2→ｎp
のル−トで第１のコンデンサＣ2はＶ0・ｎｓ／ｎｐまで
充電される。
越え負極性になると整流ダイオ−ドＤ0がオンしトラン
スＴに貯えられたエネルギ−は出力に放出される。同時
に第２のスイッチ素子Ｓ2がオンしｎp→Ｃ2→Ｓ2→ｎp
のル−トで第１のコンデンサＣ2はＶ0・ｎｓ／ｎｐまで
充電される。
【００１３】出力へのエネルギ−の放出が時間ｔ5で終
わりダイオ−ドＤ0がオフすると、トランスＴの励磁イ
ンダクタンスと第１のコンデンサＣ2及び各部の寄生容 （６） 量Ｃ1、Ｃp、Ｃak等の間でリンギングが発生し、トラン
スＴの１次コイルｎpの電圧は零の方向に向い、第１の
スイッチ素子Ｓ1の電圧υs1も低下を始める。時間ｔbで
トランスＴの１次コイルｎpの電圧が零を越え正の電圧
になると、第２のスイッチ素子Ｓ2がオフとなり等価的
に第１のコンデンサＣ2に第２のコンデンサＣ3が直列に
接続される。この為リンギングに寄与するコンデンサの
キャパシタンスが減少する為リンギングの電圧変化が大
きくなるとともにトランスＴの電圧は正極性側にＶ0・
ｎｐ／ｎｓより大きく振動しＶo・ｎｐ／ｎｓ＜Ｖｉで
あっても第１のスイッチ素子Ｓ1の電圧υs1は時間ｔ7で
零ボルトとなりその後破線で示すように振動することが
可能となる。破線で示すＶs1の逆電圧はダイオ−ドＤ1
でクランプされる。
わりダイオ−ドＤ0がオフすると、トランスＴの励磁イ
ンダクタンスと第１のコンデンサＣ2及び各部の寄生容 （６） 量Ｃ1、Ｃp、Ｃak等の間でリンギングが発生し、トラン
スＴの１次コイルｎpの電圧は零の方向に向い、第１の
スイッチ素子Ｓ1の電圧υs1も低下を始める。時間ｔbで
トランスＴの１次コイルｎpの電圧が零を越え正の電圧
になると、第２のスイッチ素子Ｓ2がオフとなり等価的
に第１のコンデンサＣ2に第２のコンデンサＣ3が直列に
接続される。この為リンギングに寄与するコンデンサの
キャパシタンスが減少する為リンギングの電圧変化が大
きくなるとともにトランスＴの電圧は正極性側にＶ0・
ｎｐ／ｎｓより大きく振動しＶo・ｎｐ／ｎｓ＜Ｖｉで
あっても第１のスイッチ素子Ｓ1の電圧υs1は時間ｔ7で
零ボルトとなりその後破線で示すように振動することが
可能となる。破線で示すＶs1の逆電圧はダイオ−ドＤ1
でクランプされる。
【００１４】時間ｔ7〜ｔ8の期間で第１のスイッチ素子
Ｓ1をタ−ンオンさせる事でスパイク電流は流れなくな
る。
Ｓ1をタ−ンオンさせる事でスパイク電流は流れなくな
る。
【００１５】以上のように第１のスイッチ素子Ｓ1はい
わゆるソフトスイッチングとなる。又第２のスイッチ素
子Ｓ2についてもタ−ンオン時はダイオ−ドＤ2が導通し
ており、タ−ンオフ時は端子間電圧が零ボルトである為
零電圧スイッチングとなる。
わゆるソフトスイッチングとなる。又第２のスイッチ素
子Ｓ2についてもタ−ンオン時はダイオ−ドＤ2が導通し
ており、タ−ンオフ時は端子間電圧が零ボルトである為
零電圧スイッチングとなる。
【００１６】時間ｔ5〜ｔ8のリンギングについて図９〜
１１を用いて詳しく説明する。図９は時間ｔ5に於る図
１の等価回路を示すものである。ここでＬpはトランス
Ｔの励磁インダクタンス、ｎp及びｎsはトランスの１次
及び２次の巻数である。各コンデンサの初期値を考慮し
さらに直流電圧源を削除すると交流等価回路は図１０で
示される。
１１を用いて詳しく説明する。図９は時間ｔ5に於る図
１の等価回路を示すものである。ここでＬpはトランス
Ｔの励磁インダクタンス、ｎp及びｎsはトランスの１次
及び２次の巻数である。各コンデンサの初期値を考慮し
さらに直流電圧源を削除すると交流等価回路は図１０で
示される。
【００１７】図１１は図１０のスイッチＳＷを時間ｔ5
でオンした時のコンデンサＣの電圧と電流を示すもので
ある。ｔ6の前後でコンデンサＣのキャパシタンスは （７） ＣからＣ′へ変化するが回路全体のエネルギ−は変化し
たい為電流ｉが零の点で次式が成り立つ。
でオンした時のコンデンサＣの電圧と電流を示すもので
ある。ｔ6の前後でコンデンサＣのキャパシタンスは （７） ＣからＣ′へ変化するが回路全体のエネルギ−は変化し
たい為電流ｉが零の点で次式が成り立つ。
【００１８】 １／２・ＣＶco2＝１／２Ｃ′ＶP・・・・・・・・（２） ∴ＶP＝√・（Ｃ／Ｃ′）・ＶCO・・・・・・・・・（３） 但しＶCO＝Ｖ0・ｎP／ｎｓ ＶP：負荷のピ−ク電圧 Ｃ＝Ｃ2＋ＣP＋Ｃ1＋Ｃak（ｎｓ／ｎｐ）2 Ｃ′＝Ｃ2・Ｃ3／Ｃ2＋Ｃ3＋ＣP＋Ｃ1＋Ｃak（ｎｓ／ｎｐ）2 ＶP＞Ｖｉが図２に於けるＶS1がｔ7で零クロスとなる条
件であるから（３）式より Ｃ／Ｃ′＞（Ｖｉ／Ｖｃｏ）2 ∴Ｃ／Ｃ′＞（Ｖｉ／（Ｖ0・ｎｐ／ｎｓ））2・・・・・・・（４） が必要条件となる。
件であるから（３）式より Ｃ／Ｃ′＞（Ｖｉ／Ｖｃｏ）2 ∴Ｃ／Ｃ′＞（Ｖｉ／（Ｖ0・ｎｐ／ｎｓ））2・・・・・・・（４） が必要条件となる。
【００１９】図１（ｂ）は本発明の他の基本回路図を示
す。動作原理は図１（ａ）と同様であり説明は省略す
る。
す。動作原理は図１（ａ）と同様であり説明は省略す
る。
【００２０】図３は本発明１の実施例で図１と同一符号
は同一機能を示す。第１のスイッチ素子Ｓ1にはＮチャ
ンネルのＭＯＳＦＥＴ、第２のスイッチ素子Ｓ2にはＰ
チャンネルのＭＯＳＦＥＴを使用している。Ｒ1は起動
抵抗である。第１のスイッチ素子Ｓ1がオンするとトラ
ンスＴの１次コイルｎｐに「・」印が正極性の電圧が印
加され帰還巻線ｎｆ、帰還抵抗Ｒ2を介して第１のスイ
ッチ素子Ｓ1はオンを持続する。
は同一機能を示す。第１のスイッチ素子Ｓ1にはＮチャ
ンネルのＭＯＳＦＥＴ、第２のスイッチ素子Ｓ2にはＰ
チャンネルのＭＯＳＦＥＴを使用している。Ｒ1は起動
抵抗である。第１のスイッチ素子Ｓ1がオンするとトラ
ンスＴの１次コイルｎｐに「・」印が正極性の電圧が印
加され帰還巻線ｎｆ、帰還抵抗Ｒ2を介して第１のスイ
ッチ素子Ｓ1はオンを持続する。
【００２１】第１のスイッチ素子Ｓ1がオフするとトラ
ンスＴに貯えられたエネルギ−が整流ダイオ−ドＤ0、
平滑用コンデンサＣ0を介して負荷に供給される。出力
電圧は増幅器Ａにて基準電圧Ｖｒと比較され、その誤差
がホトカプラＰＣに （８） 伝達され第１のスイッチ素子Ｓ1のゲ−ト電圧をコント
ロ−ルする。第１のスイッチ素子Ｓ1オン時の電流は図
２に示すように三角波であるので第１のスイッチ素子Ｓ
1のゲ−ト電圧と第１のスイッチ素子Ｓ1の特性で決まる
電流値まで第１のスイッチ素子Ｓ1の電流が増加する
と、第１のスイッチ素子Ｓ1がオフとなるように正帰還
がかかり第１のスイッチ素子Ｓ1はタ−ンオフする。よ
って三角波のピ−ク電流が制御され、トランスＴに貯え
られるエネルギ−が制御されることにより出力電圧が一
定値となる。第２のスイッチ素子Ｓ2はトランスの巻線
ｎｃによりトランス巻線の電圧が「・」印が負の時オン
するようになっているので図１（ａ）の動作説明で示し
たようにリンギング時に第１のスイッチ素子Ｓ1の電圧
は容易に零まで下がる。
ンスＴに貯えられたエネルギ−が整流ダイオ−ドＤ0、
平滑用コンデンサＣ0を介して負荷に供給される。出力
電圧は増幅器Ａにて基準電圧Ｖｒと比較され、その誤差
がホトカプラＰＣに （８） 伝達され第１のスイッチ素子Ｓ1のゲ−ト電圧をコント
ロ−ルする。第１のスイッチ素子Ｓ1オン時の電流は図
２に示すように三角波であるので第１のスイッチ素子Ｓ
1のゲ−ト電圧と第１のスイッチ素子Ｓ1の特性で決まる
電流値まで第１のスイッチ素子Ｓ1の電流が増加する
と、第１のスイッチ素子Ｓ1がオフとなるように正帰還
がかかり第１のスイッチ素子Ｓ1はタ−ンオフする。よ
って三角波のピ−ク電流が制御され、トランスＴに貯え
られるエネルギ−が制御されることにより出力電圧が一
定値となる。第２のスイッチ素子Ｓ2はトランスの巻線
ｎｃによりトランス巻線の電圧が「・」印が負の時オン
するようになっているので図１（ａ）の動作説明で示し
たようにリンギング時に第１のスイッチ素子Ｓ1の電圧
は容易に零まで下がる。
【００２２】コンデンサＣ４はタ−ンオンのタイミング
を遅らせるために接続されている。これにより第１のス
イッチ素子Ｓ1の電圧がリンギングにより確実に零ボル
トに下った時点で第１のスイッチ素子Ｓ1はタ−ンオン
する。
を遅らせるために接続されている。これにより第１のス
イッチ素子Ｓ1の電圧がリンギングにより確実に零ボル
トに下った時点で第１のスイッチ素子Ｓ1はタ−ンオン
する。
【００２３】
【効果の説明】以上説明したように本発明によればＶ0
・（ｎｐ／ｎｓ）＜Ｖｉなる条件でもスパイク電流を発
生することなくまた全てのスイッチ素子のスイッチング
時に於る電圧をソフトに変化させることができ低スイッ
チング損失、低ノイズのフライバックコンバ−タが得ら
れる。発熱が小さくまたノイズフィルタも小型に出来る
のでテレビ用から通信機用にいたるまで安価で小型な電
源装置を供給することができる。
・（ｎｐ／ｎｓ）＜Ｖｉなる条件でもスパイク電流を発
生することなくまた全てのスイッチ素子のスイッチング
時に於る電圧をソフトに変化させることができ低スイッ
チング損失、低ノイズのフライバックコンバ−タが得ら
れる。発熱が小さくまたノイズフィルタも小型に出来る
のでテレビ用から通信機用にいたるまで安価で小型な電
源装置を供給することができる。
【図１】（ａ）本発明の基本回路図 （ｂ）本発明の他の基本回路図
【図２】本発明の基本回路図の動作説明図
【図３】本発明
【図１】（ａ）の実施例
【図４】従来のフライバック形ＤＣ−ＤＣコンバータ
【図５】従来回路の動作説明図
【図６】従来の他の回路図
【図７】従来の他の回路の各部波形例（その１）
【図８】従来の他の回路の各部の波形例（その２）
【図９】（図２）の動作波形の時間ｔ５に於ける、本発
明の基本回路
明の基本回路
【図１】（ａ）の等価回路。
【図１０】
【図９】に於ける直流電圧源を削除した等価回路。
【図１１】
【図１０】の等価回路でスイッチＳＷを時間ｔ５でＯＮ
した時のコンデンサＣの電圧、電流波形。
した時のコンデンサＣの電圧、電流波形。
Claims (5)
- 【請求項１】 １次巻線（ｎ）と１つ以上の２次巻線
（ｎｓ）を有するトランス（Ｔ）と前記トランス（Ｔ）
の１次巻線（ｎｐ）に入力電圧をオンオフして繰返し印
加する第１のスイッチ素子（Ｓ1）と、前記第１のスイ
ッチ素子（Ｓ1）がオフの時前記トランス（Ｔ）に貯え
られたエネルギ−を前記２次巻線（ｎｓ）と整流ダイオ
−ド（Ｄ0）及び平滑用コンデンサ（Ｃ0）を介して直流
出力に変換し、前記第１のスイッチ素子（Ｓ1）のオン
期間又はオフ期間を変化させて前記直流出力電圧を制御
するフライバック形ＤＣ−ＤＣコンバ−タに於いて、前
記トランス（Ｔ）の１次巻線（ｎｐ）に、第２のスイッ
チ素子（Ｓ2）及び第２のスイッチ素子（Ｓ2）と逆並列
のダイオ−ド（Ｄ2）及び第２のコンデンサ（Ｃ3）の並
列回路と第１のコンデンサ（Ｃ2）からなる直列回路を
並列に接続し、前記第２のスイッチ素子（Ｓ2）は前記
トランス（Ｔ）の巻線電圧が負極性の期間オンとするこ
とを特徴とするフライバック形ＤＣ−ＤＣコンバ−タ。 - 【請求項２】 １次巻線（ｎｐ）と１つ以上の２次巻線
（ｎｓ）を有するトランス（Ｔ）と前記トランス（Ｔ）
の１次巻線（ｎｐ）に入力電圧をオンオフして繰返し印
加する第１のスイッチ素子（Ｓ1）と前記第１のスイッ
チ素子（Ｓ1）がオフの時前記トランス（Ｔ）に貯えら
れたエネルギ−を前記２次巻線（ｎｓ）と整流ダイオ−
ド（Ｄ0）及び平滑用コンデンサ（Ｃ0）を介して直流出
力に変換し、前記第１のスイッチ素子（Ｓ1）のオン期
間又はオフ期間を変化させて前記直流出力電圧を制御す
るフライバック形ＤＣ−ＤＣコンバ−タに於いて、前記
第１のスイッチ素子（Ｓ1）に、第２のコンデンサ（Ｃ
3）と第２のスイッチ素子（Ｓ2）及び第２のスイッチ素
子（Ｓ2）と逆並列のダイオ−ド（Ｄ2）の並列回路と第
１のコンデンサ（Ｃ2）からなる直列回路を並列に接続
し、前記第２のスイッチ素子（Ｓ2）は前記トランス
（Ｔ）の巻線電圧が負極性の期間オンとすることを特徴
とするフライバック （２） 形ＤＣ−ＤＣコンバ−タ。 - 【請求項３】 第２のコンデンサ（Ｃ2）は第２のスイ
ッチ素子（Ｓ2）及び第２のスイッチ素子（Ｓ2）の逆並
列ダイオ−ド（Ｄ2）の寄生容量であるところの特許請
求の範囲第１項及び第２項記載のフライバック形ＤＣ−
ＤＣコンバ−タ。 - 【請求項４】 前記第１のスイッチ素子（Ｓ1）のタ−
ンオンのタイミングは前記第１のスイッチ素子（Ｓ1）
の端子電圧が零ボルト又は零ボルトに最も近い時点でス
イッチングすることを特徴とする特許請求の範囲第１項
及び第２項記載のフライバック形ＤＣ−ＤＣコンバ−
タ。 - 【請求項５】 前記トランス（Ｔ）の電流は不連続であ
ることを特徴とする特許請求の範囲第１項及び第２項記
載のフライバック形ＤＣ−ＤＣコンバ−タ。
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|---|---|---|---|
| JP4031594A JP2984452B2 (ja) | 1992-01-22 | 1992-01-22 | フライバック形ｄｃ−ｄｃコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031594A JP2984452B2 (ja) | 1992-01-22 | 1992-01-22 | フライバック形ｄｃ−ｄｃコンバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07170734A JPH07170734A (ja) | 1995-07-04 |
| JP2984452B2 true JP2984452B2 (ja) | 1999-11-29 |
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ID=12335524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP4031594A Expired - Fee Related JP2984452B2 (ja) | 1992-01-22 | 1992-01-22 | フライバック形ｄｃ−ｄｃコンバ−タ |
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| JP (1) | JP2984452B2 (ja) |
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-
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- 1992-01-22 JP JP4031594A patent/JP2984452B2/ja not_active Expired - Fee Related
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