WO2017038842A1 - 電源システム - Google Patents

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WO2017038842A1
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power
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current
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成晶 後藤
修二 戸村
直樹 柳沢
賢樹 岡村
高松　直義
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株式会社豊田中央研究所
トヨタ自動車株式会社
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    • Y02T10/92—Energy efficient charging or discharging systems for batteries, ultracapacitors, supercapacitors or double-layer capacitors specially adapted for vehicles

Definitions

  • the present invention relates to a power supply system, and more particularly to control of a power supply system configured to include a power converter connected between two DC power supplies and a common power line.
  • a hybrid power supply system that uses a power converter connected between a plurality of power sources and a load to supply power to the load by combining a plurality of power sources is used.
  • Patent Document 1 discloses a vehicle in which a step-up chopper (power converter) provided for each of a secondary battery and a chargeable / dischargeable auxiliary power source is connected in parallel. A power system is described.
  • Patent Document 2 discloses two DC power supplies connected in series by switching the switching pattern of a plurality of power semiconductor switching elements (hereinafter also simply referred to as “switching elements”). Power that can be switched between an operation mode in which DC / DC conversion is performed in a connected state (series connection mode) and an operation mode in which DC / DC conversion is performed in a state where two DC power supplies are used in parallel (parallel connection mode) The configuration of the transducer is described.
  • Patent Document 2 the phase relationship between the current flowing through the first DC power supply and the first reactor and the current flowing through the second DC power supply and the second reactor (specifically, the rising timing and the falling timing) Is controlled so that power loss in a specific switching element is reduced. Thereby, since the total value of the power loss in the whole switching element is reduced, the efficiency of the power converter can be improved.
  • the switching element is configured as a module by parallel connection of transistor chips, and the thermal rating is designed by the number of transistor chips in parallel. Therefore, when the amount of heat generated in some switching elements becomes relatively large, the number of parallel chips in the switching elements is required more than in other switching elements, so that the effect of reducing the manufacturing cost in mass production becomes small. .
  • the present invention has been made to solve such problems, and its object is to suppress the bias of power loss between switching elements in power conversion of a power supply system having two DC power supplies. Is to provide such switching control.
  • An aspect of the present disclosure provides a power supply system for controlling a DC voltage between a first power line on a high voltage side and a second power line on a low voltage side, the first DC power supply, A DC power supply, a power converter for performing DC voltage conversion between the first and second DC power supplies and the first and second power lines, and a control device for controlling the operation of the power converter; Is provided.
  • the power converter includes first to fifth semiconductor elements, and first and second reactors.
  • the first semiconductor element is electrically connected between the first power line and the first node.
  • the first reactor is electrically connected in series with the first DC power source between the first node and the second power line.
  • the second semiconductor element is electrically connected between the second power line and the first node.
  • the second reactor is electrically connected in series with the second DC power source between the second node and the first power line.
  • the third semiconductor element is electrically connected between the second node and the second power line.
  • the fourth semiconductor element is electrically connected between the first power line and the second node.
  • the fifth semiconductor element is electrically connected between the first node and the second node.
  • At least a part of the first to fifth semiconductor elements includes a switching element configured to control formation and interruption of a current path in response to a signal from the control device.
  • Each of the first reactor current passing through the first reactor and the second reactor current passing through the second reactor is plural in each control cycle by ON / OFF control of the switching element in response to the control signal from the control device. It is controlled to have inflection points.
  • the control device has a first switching control mode.
  • a predetermined time difference is given to a plurality of switching elements to be turned on or turned off at the same time at at least some of the plurality of inflection points generated in the first and second reactor currents.
  • a control signal for the switching element is generated so as to be turned on or off in the following order.
  • a switching loss is generated in a switching element that is turned off later or a switching element that is turned on earlier according to a predetermined order.
  • FIG. 4 is an operation waveform diagram of the boost chopper circuit shown in FIG. 3.
  • FIG. 3 is a first equivalent circuit diagram of the power converter shown in FIG. 1 in a parallel boost mode.
  • FIG. 6 is a circuit diagram showing a current path when the lower arm of each DC power supply in the equivalent circuit diagram shown in FIG. 5 is turned on.
  • FIG. 6 is a circuit diagram showing a current path when the upper arm of each DC power supply in the equivalent circuit diagram shown in FIG. 5 is turned on.
  • FIG. 6 is a second equivalent circuit diagram in the parallel boost mode of the power converter shown in FIG. 1.
  • FIG. 9 is a circuit diagram showing a current path when the lower arm of each DC power supply in the equivalent circuit diagram shown in FIG. 8 is turned on.
  • FIG. 9 is a circuit diagram showing a current path when the upper arm of each DC power supply is turned on in the equivalent circuit diagram shown in FIG. 8. The correspondence relationship between each arm on / off of the boost chopper circuit using the first arm and the second arm and the on / off of the switching element is shown.
  • 7 is a chart showing a list of gate logical expressions for on / off control of each switching element in the power converter parallel boost mode according to the first embodiment.
  • FIG. 6 It is a functional block diagram for demonstrating the output control example of the DC power supply in the parallel boost mode of the power converter shown in FIG. It is a wave form diagram for demonstrating the operation
  • movement of PWM control. 6 is a chart showing a list of switching patterns in a parallel boost mode. It is a conceptual diagram explaining the combination of the direction of the reactor current in the power converter according to Embodiment 1.
  • FIG. It is a circuit diagram explaining the electric current behavior at the time of 2nd arm formation. It is a wave form diagram for explaining operation of PWM control to which current phase control is applied. It is a wave form diagram (at the time of regeneration) for demonstrating the power loss of each switching element in case the current phase control is applied.
  • FIG. 20 is a waveform diagram when the magnitude relationship between the reactor current and the reactor current is opposite (when switching control according to the first embodiment is not applied).
  • FIG. 22 is a waveform diagram (when switching control according to the first embodiment is applied) when the magnitude relationship between FIG.
  • FIG. 25 is a conceptual diagram comparing switching loss between FIG. 23 and FIG. 24.
  • FIG. 20 is a waveform diagram (during powering) for explaining power loss of each switching element when current phase control similar to FIG. 19 is applied.
  • FIG. 22 is a waveform diagram (during powering) for explaining power loss of each switching element when switching control similar to that in FIG. 21 is applied.
  • It is a conceptual diagram which compares a switching loss between FIG. 26 and FIG.
  • FIG. 27 is a waveform diagram when the magnitude relationship between the reactor current and the reactor current is opposite (when switching control according to the first embodiment is not applied).
  • FIG. 28 is a waveform diagram when the magnitude relationship between the reactor current and the reactor current is opposite (when switching control according to the first embodiment is applied).
  • FIG. 29 It is a conceptual diagram which compares a switching loss between FIG. 29 and FIG. It is a graph which compares the switching loss in each of the combination of a power running operation and regenerative operation
  • FIG. 29 It is a wave form diagram for demonstrating the PWM control at the time of application of the switching control (at the time of regeneration operation) according to Embodiment 1.
  • FIG. It is a wave form diagram for demonstrating the PWM control at the time of application of the switching control (at the time of power running operation) according to the modification of Embodiment 1.
  • FIG. It is a conceptual diagram for demonstrating the switching control applied to the power supply system according to Embodiment 2.
  • FIG. 10 is a conceptual waveform diagram showing an example of a temperature change history of a switching element when switching control according to the second embodiment is applied.
  • FIG. 10 is a circuit diagram for illustrating a configuration of a power converter according to a third embodiment. 10 is a chart showing a list of gate logical expressions for on / off control of each switching element in a power converter parallel boost mode according to the third embodiment.
  • FIG. 20 is a waveform diagram (during regeneration) for explaining power loss of each switching element when current phase control similar to FIG. 19 is applied to the power converter according to the third embodiment.
  • FIG. 22 is a waveform diagram (during regeneration) for explaining power loss of each switching element when switching control similar to that in FIG. 21 is applied to the power converter according to the third embodiment.
  • FIG. 10 is a conceptual waveform diagram showing an example of a temperature change history of a switching element when switching control according to the second embodiment is applied.
  • FIG. 10 is a circuit diagram for illustrating a configuration of a power converter according to
  • FIG. 40 is a waveform diagram when the magnitude relationship between the reactor current and the reactor current is opposite (when switching control according to the first embodiment is not applied).
  • FIG. 41 is a waveform diagram (when switching control according to the first embodiment is applied) when the magnitude relationship between FIG. 40 and the reactor current is opposite.
  • FIG. 27 is a waveform diagram (during power running) for explaining power loss of each switching element when the same switching control as in FIG. 26 is applied to the power converter according to the third embodiment.
  • FIG. 28 is a waveform diagram (during power running) for explaining power loss of each switching element when switching control similar to that in FIG. 27 is applied to the power converter according to the third embodiment.
  • FIG. 44 is a waveform diagram when the magnitude relationship between the reactor current and the reactor current is opposite (when switching control according to the first embodiment is not applied).
  • FIG. 44 is a waveform diagram when the magnitude relationship between the reactor current and the reactor current is opposite (when switching control according to the first embodiment is applied).
  • FIG. 11 is an equivalent circuit diagram of the power converter according to the first embodiment in the series boost mode according to the fourth embodiment (when the lower arm is on).
  • FIG. 10 is an equivalent circuit diagram of the power converter according to the first embodiment in the series boost mode according to the fourth embodiment (when the upper arm is on).
  • 7 is a chart showing a list of gate logical expressions for performing on / off control of each switching element in the series boost mode of the power converter according to the first embodiment.
  • FIG. 12 is an equivalent circuit diagram of the power converter according to the third embodiment in the series boost mode according to the fourth embodiment (when the lower arm is on).
  • FIG. 10 is an equivalent circuit diagram of the power converter according to the third embodiment in the series boost mode according to the fourth embodiment (when the upper arm is on).
  • 10 is a chart showing a list of gate logical expressions for on / off control of each switching element in a series boost mode of a power converter according to a third embodiment.
  • 5 is a chart for showing a list of a plurality of operation modes that can be selectively applied to the power converters according to the first and third embodiments. It is a circuit diagram which shows a 5 modification from the structure of the power converter shown in FIG.
  • FIG. 38 is a circuit diagram showing a modification of the configuration of the power converter shown in FIG. 37 when the first DC power supply is not regeneratively charged.
  • FIG. 38 is a circuit diagram showing a modification of the configuration of the power converter shown in FIG. 37 when the second DC power supply is not regeneratively charged.
  • FIG. 38 is a circuit diagram showing a modification of the configuration of the power converter shown in FIG. 37 when the first and second DC power supplies are not regeneratively charged.
  • FIG. 1 is a circuit diagram showing a configuration of a power supply system according to an embodiment of the present invention.
  • the power supply system 5 includes a DC power supply B1, a DC power supply B2, a power converter 10, and a control device 100.
  • the DC power supplies B1 and B2 are constituted by power storage devices such as secondary batteries and electric double layer capacitors.
  • DC power supply B1 is comprised with secondary batteries, such as a lithium ion secondary battery and a nickel metal hydride battery.
  • the DC power source B2 is constituted by a DC voltage source element having excellent output characteristics such as an electric double layer capacitor and a lithium ion capacitor.
  • the DC power supply B1 and the DC power supply B2 correspond to “first DC power supply” and “second DC power supply”, respectively.
  • the DC power supplies B1 and B2 can be configured by the same type of power storage device. Further, the capacities of the DC power supplies B1 and B2 are not particularly limited, and each of the DC power supplies B1 and B2 may be configured with an equivalent capacity, and the capacity of one DC power supply may be the same as that of the other DC power supply. It may be larger than the capacity.
  • the power converter 10 is configured to control a DC voltage VH (hereinafter also referred to as an output voltage VH) between the high voltage side power line PL and the low voltage side power line GL.
  • VH DC voltage
  • the power line GL is typically constituted by a ground wiring.
  • the load 30 operates by receiving the output voltage VH of the power converter 10.
  • Voltage command value VH * of output voltage VH is set to a voltage suitable for the operation of load 30.
  • Voltage command value VH * may be variably set according to the state of load 30.
  • the load 30 may be configured to be able to generate charging power for the DC power sources B1 and / or B2 by regenerative power generation or the like.
  • the power converter 10 includes switching elements (power semiconductor switching elements) S1 to S5, and reactors L1 and L2.
  • switching elements power semiconductor switching elements
  • IGBT Insulated Gate Bipolar Transistor
  • MOS Metal Oxide Semiconductor
  • PWM Power Bipolar transistor
  • Switching element S1 is electrically connected between power line PL and node N1.
  • Reactor L1 and DC power supply B1 are electrically connected in series between node N1 and power line GL.
  • reactor L1 is electrically connected between the positive terminal of DC power supply B1 and node N1, and the negative terminal of DC power supply B1 is electrically connected to power line GL.
  • Switching element S2 is electrically connected between node N1 and power line GL. Even if the connection order of the reactor L1 and the DC power supply B1 is changed, an electrically equivalent circuit configuration is maintained.
  • Switching element S3 is electrically connected between node N2 and power line GL.
  • Switching element S4 is electrically connected between power line PL and node N2.
  • Switching element S5 is electrically connected between nodes N1 and N2.
  • Reactor L2 and DC power supply B2 are electrically connected in series between power line PL and node N2. For example, reactor L2 is electrically connected between the positive terminal of DC power supply B2 and power line PL, and the negative terminal of DC power supply B2 is electrically connected to node N2. Even if the connection order of reactor L2 and DC power supply B2 is changed, an electrically equivalent circuit configuration is maintained.
  • Anti-parallel diodes D1 to D4 are arranged for the switching elements S1 to S4, respectively.
  • the diodes D1 to D4 are arranged so as to form a current path in a direction from the power line GL to the power line PL (a direction from the bottom to the top in the figure) during forward bias.
  • the diodes D1 to D4 do not form the current path during reverse bias.
  • diode D1 is connected so that the direction from node N1 toward power line PL is the forward direction
  • diode D2 is connected so that the direction from power line GL toward node N1 is the forward direction.
  • diode D3 is connected so that the direction from power line GL toward node N2 is the forward direction
  • diode D4 is connected so that the direction from node N2 toward power line PL is the forward direction.
  • the switching element S5 is provided as a bidirectional switch that can be controlled separately for forming and blocking the current path from the node N1 to the node N2 and the current path from the node N2 to the node N1. It is done. That is, the bidirectional switch (S5) has a diode D5a and a switching element S5a electrically connected in series between the nodes N1 and N2. Diode D5a is electrically connected between nodes N1 and N2 with the direction from node N1 toward node N2 as the forward direction.
  • the bidirectional switch (S5) further includes a diode D5b and a switching element S5b electrically connected in series between the nodes N1 and N2.
  • Diode D5b and switching element S5b are connected in parallel to diode D5a and switching element S5a between nodes N1 and N2.
  • Diode D5b is electrically connected between nodes N1 and N2 with the direction from node N2 toward node N1 as the forward direction.
  • switching element S5a when the switching element S5a is turned on, a current path is formed in the direction from the node N1 to N2 by the diode D5a. On the other hand, when the switching element S5a is turned off, the current path is interrupted. That is, switching element S5a is arranged to control the formation and interruption of the current path from node N1 to N2.
  • switching element S5b When the switching element S5b is turned on, a current path is formed in the direction from the node N2 to N1 by the diode D5b. On the other hand, when the switching element S5b is turned off, the current path is interrupted. That is, switching element S5b is arranged to control the formation and interruption of the current path from node N2 to N1.
  • the switching elements S1 to S5a and S5b can be turned on / off in response to control signals SG1 to SG4, SG5a and SG5b from the control device 100, respectively. Specifically, the switching elements S1 to S5 are turned on when the control signals SG1 to SG5 are at a logic high level (hereinafter also referred to as “H level”), and are in a state where a current path can be formed. . On the other hand, the switching elements S1 to S5a and S5b are turned off when the control signals SG1 to SG4, SG5a and SG5b are at a logic low level (hereinafter also referred to as “L level”), thereby interrupting the current path. It becomes a state to do.
  • H level logic high level
  • L level logic low level
  • the switching element S1 and the diode D1 correspond to the “first semiconductor element SM1”
  • the switching element S2 and the diode D2 correspond to the “second semiconductor element SM2”
  • the switching element S3 and the diode D3 corresponds to “third semiconductor element SM3”.
  • the switching element S4 and the diode D4 correspond to the “fourth semiconductor element SM4”
  • the switching elements S5a and S5b and the diodes D5a and D5b correspond to the “fifth semiconductor element SM5”.
  • reactors L1 and L2 correspond to a “first reactor” and a “second reactor”, respectively.
  • the formation and blocking of the current path can be controlled in each of the first semiconductor element SM1 to the fifth semiconductor element SM5 by the on / off control of the switching elements S1 to S5a and S5b.
  • the control device 100 includes, for example, an electronic control unit (ECU) having a CPU (Central Processing Unit) and a memory (not shown).
  • the control device 100 is configured to perform arithmetic processing using detection values from the respective sensors based on a map and a program stored in the memory.
  • at least a part of the control device 100 may be configured to execute predetermined numerical / logical operation processing by hardware such as an electronic circuit.
  • the control device 100 generates control signals SG1 to SG5a and SG5b for controlling on / off of the switching elements S1 to S5 in order to control the output voltage VH.
  • the voltage (denoted as V [1]) and current (denoted as I [1]) of the DC power supply B1 and the voltage (V [2] of the DC power supply B2).
  • a detector for output voltage VH, and current (denoted as I [2]) and output voltage VH. The outputs of these detectors are given to the control device 100.
  • FIG. 2 is a schematic diagram illustrating a configuration example of the load 30.
  • load 30 is configured to include, for example, a traveling motor for an electric vehicle.
  • Load 30 includes a smoothing capacitor CH, an inverter 32, a motor generator 35, a power transmission gear 36, and drive wheels 37.
  • the motor generator 35 is a traveling motor for generating vehicle driving force, and is composed of, for example, a multi-phase permanent magnet type synchronous motor.
  • the output torque of the motor generator 35 is transmitted to the drive wheels 37 via a power transmission gear 36 constituted by a speed reducer and a power split mechanism.
  • the electric vehicle travels with the torque transmitted to the drive wheels 37.
  • the motor generator 35 generates power by the rotational force of the drive wheels 37 during regenerative braking of the electric vehicle.
  • This generated power is AC / DC converted by the inverter 32.
  • This DC power can be used as charging power for DC power supplies B1 and B2 included in the power supply system 5.
  • vehicle driving force required for the electric vehicle is generated by operating the engine and the motor generator 35 in a coordinated manner. At this time, it is also possible to charge the DC power sources B1 and B2 using the power generated by the rotation of the engine.
  • the electric vehicle comprehensively represents a vehicle equipped with a traveling motor, and includes both a hybrid vehicle equipped with an engine and an electric motor, an electric vehicle not equipped with an engine, and a fuel cell vehicle. .
  • the power converter 10 has a plurality of different DC power conversion (DC / DC conversion) modes between the DC power sources B1 and B2 and the power lines PL and GL. It has an operation mode. These operation modes are selectively applied by switching the mode of on / off control of the switching element.
  • DC / DC conversion DC power conversion
  • the plurality of operation modes of power converter 10 include a “parallel boost mode” for performing DC / DC conversion in parallel between DC power supplies B1 and B2 and power lines PL and GL, and DC power supply B1 connected in series. And “series boost mode” for performing DC / DC conversion between B2 and power lines PL and GL.
  • the parallel boost mode corresponds to the “parallel connection mode” in Patent Document 2
  • the series boost mode corresponds to the “series connection mode” in Patent Document 2.
  • the power supply system according to the present embodiment is characterized by switching control for suppressing the bias of power loss between switching elements in the parallel boost mode of power converter 10. Therefore, first, the operation and control in the basic parallel boost mode will be described.
  • power converter 10 includes a boost chopper circuit formed between DC power supply B1 and power lines PL and GL, and a boost chopper formed between DC power supply B2 and power lines PL and GL. It has a circuit configuration combined with a circuit. Therefore, first, the basic operation of the step-up chopper circuit will be described in detail.
  • FIG. 3 is a circuit diagram showing a configuration of a basic boost chopper circuit.
  • boost chopper circuit CHP includes a switching element Su that constitutes the upper arm, a switching element Sl that constitutes the lower arm, and a reactor L.
  • the diodes Du and Dl are connected in antiparallel to the upper arm switching element Su and the lower arm switching element Sl, respectively.
  • the on period and the off period of the lower arm are alternately provided.
  • a current path 101 is formed via the DC power source PS-reactor L-lower arm element S1 (ON). Thereby, energy is accumulated in the reactor L.
  • a current path 102 is formed via the DC power source PS-reactor L-diode Du (or switching element Su) -load 30.
  • the energy stored in the reactor L during the on-period of the lower arm element S1 and the energy from the DC power supply PS are supplied to the load 30.
  • the output voltage to the load 30 is boosted more than the output voltage of the DC power supply PS.
  • the upper arm switching element Su needs to be turned off while the lower arm switching element S1 is on. Further, during the OFF period of the lower arm switching element Sl, the power from the load 30 can be regenerated to the DC power source PS by turning on the upper arm switching element Su. For example, by switching on and off the switching element Su of the upper arm and the switching element Sl of the lower arm periodically and complementarily, the output voltage VH can be reduced without switching the mode of switching control (on / off control) according to the current direction. While controlling, DC / DC conversion can be performed in correspondence with both regeneration and power running.
  • the upper arm may be configured by only the diode Du, omitting the arrangement of the switching element Su. Is possible. Further, regarding the lower arm, the arrangement of the diode Dl can be omitted.
  • FIG. 4 shows an example of operation waveforms of the boost chopper circuit shown in FIG.
  • reactor current current flowing through reactor L and DC power supply PS
  • reactor current IL increases during the lower arm on period
  • reactor current IL increases during the lower arm off period. Decreases. Therefore, the output voltage VH can be controlled by controlling the ratio between the on period and the off period of the switching element Sl of the lower arm. Specifically, the output voltage VH increases by increasing the ratio of the on period.
  • the voltage conversion ratio (boost ratio) in the boost chopper circuit CHP is expressed by the following equation (1) using the voltage Vi of the DC power supply PS, the output voltage VH, and the duty ratio DT (hereinafter also simply referred to as the duty ratio DT). It is known.
  • the duty ratio DT is a parameter indicating an on-period ratio, and is defined by an on-period ratio (time ratio) of the lower arm with respect to the switching cycle To (on period + off period).
  • on / off control (hereinafter, switching control) of the switching element can be executed by pulse width modulation (PWM) control.
  • PWM pulse width modulation
  • control pulse signal SD for turning on and off the lower arm is generated in accordance with voltage comparison between carrier wave CW and duty ratio DT.
  • the carrier wave CW has the same cycle as the switching cycle To.
  • a triangular wave is used as the carrier wave CW.
  • the frequency of the carrier wave CW corresponds to the switching frequency of the switching element S1 (Su).
  • the control pulse signal SD is set to H level when the voltage indicating the duty ratio DT is higher than the voltage of the carrier wave CW, and is set to L level when the voltage is lower than the voltage of the carrier wave CW.
  • the control pulse signal / SD is an inverted signal of the control pulse signal SD.
  • the on / off of the switching element Sl of the lower arm is controlled according to the control pulse signal SD. That is, the switching element S1 of the lower arm is controlled to be in the on state during the H level period of the control pulse signal SD, and is controlled to be in the off state during the L level period of the control pulse signal SD.
  • the switching element Su of the upper arm can be ON / OFF controlled complementarily and periodically with the switching element Sl of the lower arm in accordance with the control pulse signal / SD.
  • the reactor current IL increases during the lower arm on period and decreases during the upper arm on period with switching control. That is, the reactor current IL has a minimum point at the transition timing from the upper arm on to the lower arm on. On the other hand, the reactor current IL has a maximum point at the transition timing from the lower arm on to the upper arm on.
  • the output is controlled by providing a maximum point and a minimum point, that is, a plurality of inflection points, in the reactor current IL by switching control.
  • power converter 10 operates in such a manner that two boost chopper circuits are operated in parallel for each of DC power supplies B1 and B2. That is, the power converter 10 performs a DC / DC conversion between the DC power supplies B1 and B2 and the power lines PL and GL (load 30) in the same manner as in the parallel connection mode in Patent Document 2, thereby generating a voltage.
  • the output voltage VH is controlled according to the command value VH *.
  • a DC power source between a case where current does not flow between nodes N ⁇ b> 1 and N ⁇ b> 2 due to switching element S ⁇ b> 5 (S ⁇ b> 5 a, S ⁇ b> 5 b) being turned off and a case where it is not.
  • the boost chopper circuit formed for B1 and B2 is different.
  • FIG. 5 shows an equivalent circuit of the power converter 10 when no current flows between the nodes N1 and N2.
  • switching element S5 a state in which no current flows between nodes N1 and N2 due to at least one of switching elements S5a and S5b being turned off.
  • a step-up chopper circuit is formed for DC power supply B1 with switching element S2 and diode D2 as the lower arm and switching element S1 and diode D1 as the upper arm.
  • a boost chopper circuit is formed with switching element S4 and diode D4 as the lower arm and switching element S3 and diode D3 as the upper arm.
  • the power converter 10 has a circuit configuration in which a step-up chopper circuit is provided in parallel to the DC power sources B1 and B2 when the switching element S5 is turned off, as in Patent Document 1.
  • FIG. 6 shows a current path when the lower arms of the DC power supplies B1 and B2 are turned on in the equivalent circuit diagram shown in FIG.
  • switching element S2 when switching element S2 is turned on, a current path 111 for storing energy in reactor L1 is formed by the output of DC power supply B1 as in current path 101 in FIG. That is, switching element S2 corresponds to the lower arm of the boost chopper circuit formed corresponding to DC power supply B1.
  • switching element S4 by turning on the switching element S4, a current path 112 for accumulating energy in the reactor L2 is formed by the output of the DC power source B2, similarly to the current path 101 in FIG. That is, switching element S4 corresponds to the lower arm of the boost chopper circuit formed corresponding to DC power supply B2.
  • FIG. 7 shows a current path when the upper arms of the DC power supplies B1 and B2 are turned on in the equivalent circuit diagram shown in FIG.
  • switching element S1 by turning off switching element S2, current path 113 for outputting the stored energy of reactor L1 together with the energy from DC power supply B1 to power line PL via switching element S1 or diode D1. Is formed.
  • the switching elements S1 and S2 are turned on and off in a complementary manner, so that the switching element S1 is turned on during the off period of the switching element S2.
  • Switching element S1 corresponds to the upper arm of a boost chopper circuit formed corresponding to DC power supply B1.
  • switching element S3 by turning off switching element S4, current path 114 for outputting the stored energy of reactor L2 to power line PL together with the energy from DC power supply B2 is formed via switching element S3 or diode D3. .
  • switching elements S3 and S4 are complementarily turned on and off, so that switching element S3 is turned on during the off period of switching element S4.
  • Switching element S3 corresponds to the upper arm of the step-up chopper circuit formed corresponding to DC power supply B2.
  • DC / DC conversion between the DC power supply B1 and the power lines PL and GL is performed by alternately forming the current paths 111 and 113. Similarly, by alternately forming current paths 112 and 114, DC / DC conversion between DC power supply B2 and power lines PL and GL is executed.
  • the upper arm of the step-up chopper circuit formed corresponding to the DC power supply B1 is also referred to as “B1U arm”, and the lower arm is referred to as “B1L arm”.
  • the upper arm of the step-up chopper circuit formed corresponding to the DC power supply B2 is also referred to as “B2U arm”, and the lower arm is also referred to as “B2L arm”.
  • the switching element S5 when configured by a bidirectional switch, the switching elements S5a and S5b can be individually turned on and off.
  • FIG. 8 shows an equivalent circuit of the power converter 10 when a current flows between the nodes N1 and N2.
  • a state in which a current flows between nodes N1 and N2 when switching elements S5a and S5b are turned on is also referred to as switching element S5 being turned on.
  • switching element S5 when switching element S5 is on, switching element S3 connected between node N2 and power line GL is used as the lower arm (B1L arm) of DC power supply B1, and the boost chopper circuit is configured. Can be formed. Similarly, a step-up chopper circuit can be formed using switching element S4 electrically connected between node N2 and power line PL as the upper arm (B1U arm) of DC power supply B1.
  • a step-up chopper circuit is formed in which switching element S1 connected between node N1 and power line PL is the lower arm (B2L arm) and switching element S2 is the upper arm (B2U arm). can do.
  • FIG. 9 shows a current path when the lower arms of the DC power supplies B1 and B2 are turned on in the equivalent circuit diagram shown in FIG.
  • FIG. 10 shows a current path when the upper arms of the DC power supplies B1 and B2 are turned on in the equivalent circuit diagram shown in FIG.
  • switching element S1 is turned off while switching element S5 (S5a) is turned on, so that reactor L2 is connected via switching element S2 or diode D2.
  • a current path 118 for outputting the stored energy together with the energy from DC power supply B2 to power line PL is formed.
  • the switching elements S1 and S2 are turned on and off in a complementary manner, the B2L arm can be formed by the switching element S1, and the B2U arm can be formed by the switching element S2.
  • 10A and 10B when the switching element S5b is turned on, the regenerative current from the load 30 flowing in the direction opposite to the current paths 117 and 118 is received and the DC power sources B1 and B2 are charged. Can do.
  • FIG. 11 shows the correspondence between each arm of the step-up chopper circuit formed when the switching element S5 is turned off and on, and the on / off state of the switching element.
  • each arm in the boost chopper circuit formed when switching element S5 is off (FIGS. 5 to 7) is referred to as a “first arm”, and when switching element S5 is on (FIGS. 8 to 7).
  • Each arm of the step-up chopper circuit formed in 10) will be referred to as a “second arm”.
  • the switching element S5 When the switching element S5 is turned off, that is, when the first arm is formed, the B1L arm is turned on when the switching element S2 is turned on, while the switching element S1 is turned on (switching element).
  • the B1U arm is turned on by turning off S2.
  • the B2L arm is turned on when switching element S4 is turned on, while the B2U arm is turned on when switching element S3 is turned on (switching element S4 is turned off).
  • the switching element S5 when the switching element S5 is turned on, that is, when the second arm is formed, the B1L arm is turned on when the switching element S3 is turned on, while the switching element S4 is turned on.
  • the B1U arm is turned on by (off of the switching element S3).
  • the B2L arm is turned on when switching element S1 is turned on, while the B2U arm is turned on when switching element S2 is turned on (switching element S1 is turned off).
  • the switching elements S1 and S2 are turned on and off in a complementary manner, and the switching elements S3 and S4 are turned on and off in a complementary manner.
  • the upper arm and the lower arm can be controlled to be turned on and off alternately.
  • each of the switching elements S1 to S4 operates as a first arm for one of the DC power sources B1 and B2, and as a second arm for the other of the DC power sources B1 and B2. Operate. It should be noted that the period during which the second arm can be applied is limited by such interference between the first arm and the second arm.
  • the first arm on the opposite side to the other of the DC power supplies B1 and B2 is turned on.
  • the switching elements S3 and S5 are turned on and the B1L arm of the second arm is turned on (FIG. 9A)
  • the DC power supply B2 is turned on in response to the switching element S3 being turned on, as in FIG.
  • the B2U arm of the first arm is turned on.
  • the B1U arm of the second arm is turned on by turning on the switching elements S4 and S5 (FIG. 10A)
  • the B2L of the first arm is connected to the DC power source B2 as in FIG.
  • the arm is turned on.
  • the period during which the second arm can be used is limited to a period in which the command to the upper arm (on / off) and the command to the lower arm (on / off) are different between the DC power supplies B1 and B2. That is, while the upper arm on is instructed to the DC power source B1, the lower arm on is instructed to the DC power source B2, or the lower arm on is instructed to the DC power source B1.
  • the second arm can be used only during the period when the upper arm on is commanded to the power supply B2.
  • FIG. 12 shows a gate logical expression for on / off control for each of the switching elements S1 to S5 in the parallel boost mode.
  • control pulse signal SD1 corresponds to control pulse signal SD (FIG. 4) in the boost chopper circuit corresponding to DC power supply B1. That is, when the control pulse signal SD1 is at the H level, the lower arm on to the DC power supply B1 is instructed. As the H level period of the control pulse signal SD1 becomes longer, the output from the DC power supply B1 increases.
  • the control pulse signal / SD1 is an inverted signal of the control pulse signal SD1. That is, when the control pulse signal / SD1 is at the H level, the upper arm on to the DC power supply B1 is instructed. As the H level period of the control pulse signal / SD1 (that is, the L level period of the control pulse signal SD1) becomes longer, the output from the DC power supply B1 decreases.
  • control pulse signal SD2 corresponds to the control pulse signal SD (FIG. 4) in the boost chopper circuit corresponding to the DC power supply B2, and the control pulse signal / SD2 is an inverted signal of the control pulse signal SD2.
  • the H level period of the control pulse signal SD2 becomes longer, the output from the DC power supply B2 increases, while the H level period of the control pulse signal / SD1 (that is, the L level period of the control pulse signal SD1) becomes longer. As a result, the output from the DC power supply B1 decreases.
  • the switching element S2 is on / off controlled in response to the control pulse signal SD1, and the switching element S1 is turned on / off in response to the control pulse signal / SD1. Further, the switching element S4 is turned on / off in response to the control pulse signal SD2, and the switching element S3 is turned on / off in response to the control pulse signal / SD2.
  • the switching element S5 can be on / off controlled according to the exclusive OR (XOR) of the control pulse signals SD1 and SD2.
  • XOR exclusive OR
  • the switching element S5 is turned off.
  • FIG. 6 or FIG. 7 it is possible to avoid the formation of a short circuit path between the power lines PL and GL by electrically disconnecting the nodes N1 and N2.
  • switching element S5a can be turned on / off according to the logical sum (OR) of the control pulse signals SD1 and SD2.
  • switching element S5b can be turned on / off according to the logical sum (OR) of control pulse signals / SD1 and / SD2.
  • each of the switching elements S5a, S5b can reduce the number of on / off times compared to the case where each of the switching elements S5a, S5b is commonly turned on / off according to the exclusive OR (XOR) of the control pulse signals SD1 and SD2. Loss can be suppressed.
  • XOR exclusive OR
  • the boost chopper circuit using the first arm is controlled by controlling the on / off of the switching elements S1 to S5a, S5b according to the control pulse signals SD1, SD2 in accordance with the logical operation expression shown in FIG.
  • the DC / DC conversion in the parallel boost mode can be executed while automatically selecting the boost chopper circuit used to form the two arms.
  • the control of the formation / cutoff of the current path between the nodes N1, N2 by the switching element S5 (S5a, S5b) prevents the first arm and the first arm from being formed while the short circuit path is formed between the power lines PL, GL. Two arms can be switched.
  • FIG. 13 is a functional block diagram for explaining an output control example of the DC power supplies B1 and B2 when the power converter 10 is in the parallel boost mode.
  • the functions of functional blocks in each functional block diagram including FIG. 13 are realized by software processing and / or hardware processing by the control device 100.
  • the other output of the DC power supplies B1 and B2 can be controlled (current control) to compensate for the current deviation of the current I [1] or I [2].
  • the current control command value (Io *) can be set to control the output power of the power source.
  • the converter control unit 250 in the parallel boost mode controls the power converter 10 so as to control the voltage of the output of the DC power supply B1 and to control the output of the DC power supply B2.
  • Io * P [2] * / V [2] is set using the power command value P [2] * and voltage V [2] of the DC power supply B2
  • the input / output of the DC power supply B2 is set.
  • the voltage can be controlled according to the power command value P [2] *.
  • Converter control unit 250 includes subtraction units 252 and 254, controller 210 for controlling the output of DC power supply B1, controller 220 for controlling the output of DC power supply B2, PWM control unit 230, and carrier wave generation Part 240.
  • Controller 210 calculates duty ratio DT1 (hereinafter simply referred to as duty ratio DT1) of DC power supply B1 by feedback control (for example, PI control) for compensating voltage deviation ⁇ V.
  • the duty ratio DT1 can also be calculated from the voltage ratio of the voltage V [1] of the DC power supply B1 and the voltage command value VH *, further reflecting the theoretical boost ratio calculated using the equation (1). It is.
  • Controller 220 calculates duty ratio DT2 (hereinafter simply referred to as duty ratio DT2) of DC power supply B2 by feedback control (for example, PI control) for compensating for current deviation ⁇ I. It is also possible to calculate the duty ratio DT2 by further reflecting the theoretical boost ratio calculated using the expression (1) from the voltage ratio of the voltage V [2] of the DC power supply B2 and the voltage command value VH *. It is.
  • the carrier wave generator 240 generates a carrier wave CW1 used for controlling the DC power supply B1 and a CW2 used for controlling the DC power supply B2.
  • PWM control unit 230 generates control signals SG1 to SG5 by a combination of PWM control based on comparison of duty ratio DT1 and carrier wave CW1 and PWM control based on comparison of carrier wave CW2 and duty ratio DT2.
  • Carrier waves CW1 and CW2 have the same frequency corresponding to the switching frequency.
  • one of the DC power supplies B1 and B2 is voltage controlled (VH ⁇ VH *) and the other of the DC power supplies B1 and B2 is controlled by output control from the DC power supplies B1 and B2 based on the duty ratios DT1 and DT2.
  • the power converter 10 can be controlled to perform current control (I [1] or I [2] ⁇ Io *).
  • voltage control is performed by controlling the input / output power of the DC power source that is current controlled with respect to the input / output power PL (load power PL) of the entire power converter 10 with respect to the load 30.
  • the input / output power of the DC power supply can also be indirectly controlled.
  • the output control of the DC power supplies B1 and B2 is not limited to the example in FIG. 13, and the calculation of the duty ratios DT1 and DT2 is arbitrary as long as it has a function of controlling the output voltage VH to the voltage command value VH *. Can be implemented in a manner.
  • the output of the DC power sources B1 and B2 is controlled by power control (current control) based on the calculation of the required power Pr input / output from the power converter 10 to control the output voltage VH to the voltage command value VH *. )
  • power control current control
  • it is possible to control the output power of the DC power supplies B1 and B2 according to the power command values P1 * and P2 * in which the required power Pr is distributed between the DC power supplies B1 and B2 (Pr P1). * + P2 *).
  • the distribution between the power command values P1 * and P2 * can be made free.
  • FIG. 14 is a waveform diagram for explaining the operation of the PWM control unit 230 in the parallel connection mode.
  • control pulse signals SD1, / SD1 are generated by PWM control based on voltage comparison between carrier wave CW1 and duty ratio DT1.
  • the control pulse signal SD1 is set to H level
  • the control pulse signal SD1 is set to L level. Therefore, as the duty ratio DT1 increases, the H level period of the control pulse signal SD1 becomes longer and the H level period of the control pulse signal / SD1 becomes shorter.
  • the output of the DC power supply B1 increases as the duty ratio DT1 increases.
  • control pulse signals SD2 and / SD2 are generated for DC power supply B2 by PWM control based on voltage comparison between duty ratio DT2 and carrier wave CW2. Similar to control pulse signals SD1 and / SD1, control pulse signal SD2 is set to H level during a period of DT2> CW2, while control pulse signal SD2 is set to L level during a period of CW2> DT2. . Since the lower arm on of the DC power supply B2 is commanded during the H level period of the control pulse signal SD2, the output of the DC power supply B2 increases as the duty ratio DT2 increases.
  • the control signals SG1 to SG5 are generated according to the control pulse signals SD1, / SD1, SD2, / SD2 obtained by the PWM control according to the logical operation expression shown in FIG.
  • the switching pattern of the switching elements S1 to S5 depends on the combination of the H / L level of the control pulse signal SD1 and the H / L level of the control pulse signal SD2. This is limited to the four types shown in FIG.
  • FIG. 15 is a chart showing a list of on / off patterns (switching patterns) of the switching elements S1 to S5 in the parallel boost mode.
  • reactor current IL1 corresponds to current I [1] of DC power supply B1
  • reactor current IL2 corresponds to current I [2] of DC power supply B2.
  • the switching elements S5a and S5b are turned on to form the second arm, and the switching elements S2 and S3 are turned on while the switching elements S1 and S4 are turned on. Is turned off.
  • the DC power supply B1 is commanded to turn on the lower arm (B1L arm), while the DC power supply B2 is commanded to turn on the upper arm (B2U arm).
  • control pulse signal SD1 changes from the H level to the L level at time t2
  • both reactor currents IL1 and IL2 decrease between times t2 and t3.
  • reactor current IL1 changes from increasing to decreasing, and thus has a maximum point.
  • control pulse signal SD1 changes from the L level to the H level at time t3
  • the switching elements S1 to S5 are controlled. As a result, at time t3, reactor current IL1 changes from a decrease to an increase, and thus has a minimum point.
  • the DC power supply B2 is commanded to turn on the lower arm (B2L arm), while the DC power supply B1 is commanded to turn on the upper arm (B1U arm).
  • the switching elements S1 to S5a, S5b are controlled so that the reactor current IL2 increases while the reactor current IL1 decreases during the period.
  • the switching elements S1 to S5a and S5b can be similarly controlled according to the switching pattern shown in FIG. 15 by PWM control according to the duty ratios DT1 and DT2.
  • the four switching patterns shown in FIG. 15 are switched in order to control the outputs of DC power supplies B1 and B2 in accordance with duty ratios DT1 and DT2.
  • the four switching patterns shown in FIG. 15 are switched in order to control the outputs of DC power supplies B1 and B2 in accordance with duty ratios DT1 and DT2.
  • two inflection points are generated in each of reactor currents IL1 and IL2.
  • a period (patterns II and IV) in which the boost chopper circuit using the first arm is formed by switching the four switching patterns shown in FIG. 15 and the boost chopper circuit using the second arm are Direct current power supplies B1 and B2 can execute DC / DC conversion in parallel with respect to power lines PL and GL while automatically switching between periods to be formed (patterns I and III).
  • Patent Document 1 When the first arm is applied by turning off the switching element S5, the power converter 10 performs DC / DC conversion by a circuit configuration (Patent Document 1) in which two boost chopper circuits are connected in parallel as shown in FIG. Execute.
  • the period during which the above-described second arm is formed is provided, so that the conduction loss of the switching element can be reduced.
  • switching elements S2, S3 and S5 are on (S1 and S4 are off) during the period in which the boost chopper circuit using the second arm is formed in power converter 10.
  • switching elements S2 and S3 are electrically connected between node N2 and power line GL as the lower arm of DC power supply B1. It becomes the structure connected in parallel. At the same time, switching elements S2 and S3 are electrically connected in parallel between node N2 and power line GL as the upper arm of DC power supply B2.
  • switching elements S1 and S4 are electrically connected in parallel between node N2 and power line PL as the lower arm of DC power supply B2. .
  • switching elements S1 and S4 are electrically connected in parallel between node N1 and power line PL as the upper arm of DC power supply B1.
  • the switching elements are connected by the shunting effect due to the parallel connection of a plurality of switching elements and the canceling effect of the reactor currents IL1 and IL2. Power loss is suppressed.
  • the behavior of the current cancellation effect varies depending on the direction (positive / negative) of the reactor currents IL1 and IL2.
  • FIG. 16 is a conceptual diagram illustrating a combination of the directions of reactor currents IL1 and IL2 in power converter 10.
  • the operation region of power converter 10 is a region where both DC power supplies B1 and B2 are in a power running operation (IL1> 0, IL2> 0).
  • FIG. 17A shows the current behavior in the pattern I (B1L arm and B2U arm on).
  • FIG. 17B shows a current behavior in the pattern III (B1U arm and B2L arm on).
  • FIG. 17 (a) shows the current behavior when IL1> 0 and IL2> 0 in which both DC power supplies B1 and B2 operate.
  • the switching elements S2, S3, S5 (S5a, S5b) in the on state are connected in a loop between the nodes N1, N2 and the power line GL.
  • each of switching elements S2, S4, and S5 is in a state in which diodes are connected in parallel in both directions, so that the paths of reactor currents IL1 and IL2 change according to the potential relationship between nodes N1 and N2.
  • reactor current IL2 can form current path 118d that passes through switching element S2 and switching element S5a by shunting in addition to current path 118.
  • the reactor current IL1 can form a current path 115d passing through the switching element S2 by shunting in addition to the current path 115.
  • FIG. 17B shows the current behavior when IL1> 0 and IL2> 0 in which both DC power supplies B1 and B2 are operated in the pattern III (B1U arm and B2L arm on).
  • the switching elements S1, S4, S5 (S5a, S5b) in the on state are connected in a loop between the nodes N1, N2 and the power line PL.
  • each of the switching elements S1, S4, and S5 is in a state where diodes are connected in parallel in both directions. Therefore, the paths of reactor currents IL1 and IL2 change according to the potential relationship between nodes N1 and N2. That is, reactor current IL2 can form current path 116d that passes through switching elements S1 and S5a by shunting in addition to current path 116. Similarly, in addition to the current path 117, the reactor current IL1 can form a current path 117d that passes through the switching element S1 (diode D1) by shunting.
  • the second arm when the second arm is formed in the parallel boost mode of the power converter 10, when both of the DC power supplies B1 and B2 perform a power running operation, the three switching elements are turned on and each current is 0. , IL1 or IL2, and differential current ⁇ I (IL1-IL2).
  • IL1 and IL2 have the same sign,
  • the current of the switching element becomes the differential current
  • the conduction loss of the switching element is the conduction loss in the boost chopper circuit using the first arm ( That is, it is equivalent to the conduction loss of the power converter of Patent Document 1. If there is a period in which both DC power sources B1 and B2 are in a power running operation or a regenerative operation, the conduction loss of the switching element is reduced as compared with the time when the first arm is formed.
  • the power loss (conduction loss and switching loss) of the switching elements S1 to S5a, S5b is reduced to the boost chopper circuit using the first arm. It can be made smaller than the power loss at
  • FIG. 18 is a waveform diagram for explaining application of the current phase to power converter 10 according to the first embodiment.
  • carrier wave generation unit 240 uses carrier wave CW1 used for PWM control of DC power supply B1 and carrier wave used for PWM control of DC power supply B2.
  • a phase difference ⁇ is provided with CW2.
  • control pulse signals SD1 and / SD1 are generated by PWM control based on voltage comparison between the carrier wave CW1 and the duty ratio DT1.
  • control pulse signals SD2 and / SD2 are generated by PWM control based on voltage comparison between carrier wave CW2 and duty ratio DT2.
  • the duty ratios DT1 and DT2 are the same values as in FIG. Therefore, the control pulse signal SD1 in FIG. 18 is different in phase from the control pulse signal SD1 in FIG. 14, but the length of the H level period is the same. Similarly, the control pulse signal SD2 in FIG. 18 has the same length of the H level period although the phase is different compared to the control pulse signal SD2 in FIG.
  • the control signals SG1 to SG5a and SG5b in FIG. 18 have waveforms different from the control signals SG1 to SG5a and SG5b in FIG. From the comparison between FIG. 14 and FIG. 18, it is understood that the phase relationship (current phase) of reactor currents IL1 and IL2 also changes by changing the phase difference ⁇ between carrier waves CW1 and CW2.
  • the conduction loss of the switching element in the parallel connection mode of the power converter 10 is reduced by the carrier phase control that appropriately adjusts the phase difference ⁇ between the carrier waves CW1 and CW2.
  • the phase difference ⁇ is adjusted so that the inflection points of the reactor currents IL1 and IL2 are at the same timing.
  • the phase difference is set so that the timing at which the control pulse signal SD1 transitions from the H level to the L level is the same as the timing at which the control pulse signal SD2 transitions from the L level to the H level (time ta).
  • ⁇ ⁇ *.
  • the number of on / off times of switching elements S5a and S5b in each control cycle (corresponding to one cycle of carrier waves CW1 and CW2) ( (Total value) can be reduced. Further, it is possible to ensure a period during which the logic levels of the control pulse signals SD1 and SD2 are different, that is, a period during which the second arm is used.
  • the phase difference ⁇ * that causes such a phase relationship is also referred to as an optimum phase difference ⁇ *.
  • the power loss (conduction loss and switching loss) in the switching element is reduced when the second arm is applied compared to when the first arm is applied. Is done.
  • the period in which the second arm can be used is limited to the period in which the logic levels of the control pulse signals SD1 and SD2 are different. Therefore, the pulse phase is set so that the period in which the logic levels between the two control pulse signals are different becomes longer under the length of the H level period of the control pulse signals SD1 and SD2 respectively defined by the duty ratios DT1 and DT2. If adjusted, the usage period of the second arm in the parallel boost mode of the power converter 10 can be lengthened. Thereby, the conduction loss in the parallel boost mode of power converter 10 can be further reduced.
  • the timing at which the control pulse signal SD1 transitions from the L level to the H level (time tb) and the timing at which the control pulse signal SD2 transitions from the H level to the L level (time tc) Even when the phase difference ⁇ is set to be the same, as in FIG. 18, the number of on / off operations (total value) of the switching elements S5a and S5b is reduced and the application period of the second arm is ensured to be long. Can do. That is, the phase difference ⁇ at this time can be set to the optimum phase difference ⁇ *.
  • the reactor currents IL1 and IL2 are the same timing.
  • the waveforms of the control pulse signals SD1 and SD2 are determined by the duty ratios DT1 and DT2. Therefore, it is understood that the relationship between the control pulses SD1 and SD2 as shown in FIG. 18 and the optimum phase difference ⁇ * at which the current phases IL1 and IL2 can be realized also vary depending on the duty ratios DT1 and DT2.
  • phase difference map a function equation
  • phase difference calculation a function equation
  • carrier wave generation unit 240 uses phase difference map based on duty ratios DT1 and DT2 calculated by controllers 210 and 220 (FIG. 13). Or the optimum phase difference ⁇ * can be set with reference to the phase difference calculation formula. Furthermore, the carrier wave generator 240 generates carrier waves CW1 and CW2 having the same frequency so as to have the set optimum phase difference ⁇ *.
  • control pulse has a phase relationship that maximizes the period in which the logic level (H / L level) differs between the control pulse signals SD1 and SD2.
  • Signals SD1 and SD2 are generated.
  • control signals SG1 to SG4, SG5a, and SG5b are generated according to the logical operation expression shown in FIG.
  • the power converter 10 further improves the efficiency of DC / DC conversion by reducing the switching loss by the switching elements S5a and S5b and reducing the loss of the switching element by extending the application period of the second arm by applying the current phase control. can do.
  • the power converter 10 performs PWM control according to the duty ratios DT1 and DT2.
  • the output from DC power supplies B1 and B2 is controlled by providing inflection points (maximum points and minimum points) in reactor currents IL1 and IL2.
  • the current phase control causes a differential current to flow through the specific switching element, thereby reducing the total power loss in the switching elements S1 to S5a and S5b.
  • switching control in DC / DC conversion is performed to suppress the bias of power loss between switching elements.
  • FIG. 19 is a waveform diagram for explaining the power loss of each switching element when the current phase control is applied as a comparative example.
  • FIG. 19 shows a waveform diagram when both DC power supplies B1 and B2 perform a regenerative operation (IL1 ⁇ 0, IL2 ⁇ 0).
  • FIG. 20 is a circuit diagram for explaining the current behavior when the second arm is formed in the power converter 10 during the regenerative operation.
  • FIG. 19 shows a current waveform when
  • the reactor current having the smaller absolute value is also referred to as “small current”
  • the reactor current having the larger absolute value is also referred to as “large current”.
  • the switching elements S1, S4, S5a, and S5b are turned on according to the pattern III shown in FIG.
  • the current path in the power converter 10 during this period is shown in FIG.
  • DC power supply B1 is charged by IL1 flowing through current path 117 # (IL1 ⁇ 0).
  • IL1 can form a current path 117d # through switching element S1 by shunting.
  • DC power supply B2 is charged by IL2 flowing through current path 116 # (IL2 ⁇ 0).
  • IL2 can form a current path 116d # passing through diode D1 and switching element S5b by shunting.
  • the control pulse signal SD1 according to the duty ratio DT1 changes from L level to H level. Accordingly, the B1U arm is turned off and the B1L arm is turned on, so that the reactor current IL1 has a minimum point.
  • the switching pattern is switched from pattern III to pattern II. For this reason, the switching element S2 is turned on, and the switching elements S1 and S5b are turned off.
  • the switching element S2 is turned on. However, since current flows through the diode D2, no switching loss occurs. At the same time, regarding the plurality of switching elements S1 and S5b to be turned off, in the switching element S5b, power loss (turn-off) due to hard switching of IL1 occurs. On the other hand, in the switching element S1, since the current before turn-off is 0, no switching loss occurs.
  • reactor current IL2 has a maximum point.
  • the B2L arm is turned off and the B2U arm is turned on, so that the switching pattern changes from pattern II to pattern I. Therefore, the switching element S4 is turned off, and the switching elements S3 and S5b are turned on.
  • DC power supply B1 is charged by IL1 flowing through current path 115 # (IL1 ⁇ 0).
  • IL1 can form a current path 115d # via diode D2 by shunting.
  • DC power supply B2 is charged by IL2 flowing through current path 118 # (IL2 ⁇ 0).
  • IL2 can form a current path 118d # through switching elements S2 and S5b by shunting.
  • the control pulse signal SD1 changes from H level to L level and the control pulse signal SD2 changes from L level to H level by current phase control.
  • reactor current IL1 has a maximum point
  • reactor current IL2 has a minimum point.
  • the B1L arm is turned off and the B1U arm is turned on.
  • the B2U arm is turned off and the B2L arm is turned on. Therefore, the switching pattern changes from pattern I to pattern III.
  • switching elements S1 and S4 are turned on, and switching elements S2 and S3 are turned off.
  • switching elements S1, S4, S5a, and S5b are turned on again, and a current similar to that before time tb flows through each element.
  • the switching element S1 has no switching loss because the current after the turn-on is 0. Further, since the path of the differential current ⁇ I is changed to the diode D4, the turn-on loss of the switching element S4 does not occur.
  • FIG. 21 is a waveform diagram for explaining the power loss of each switching element when the switching control according to the first embodiment is applied.
  • FIG. 21 shows a waveform diagram when the switching control according to the first embodiment is applied to the same circuit state as FIG. That is, also in FIG. 21, IL1 ⁇ 0, IL2 ⁇ 0, and
  • a plurality of switching elements that are simultaneously turned on or turned off have a time difference. And is controlled to be turned on or off in a predetermined order.
  • the on / off state and the current path of each switching element in the period up to time tb, the period from time tb to tc, the period from time tc to td, and the period from period td are the same as in FIG. Detailed description will not be repeated.
  • the nodes N1 and N2 are electrically connected to the power line PL via the switching elements S1 and S4. Therefore, when the switching element S5b is turned off while the switching element S1 remains on, the switching element S5b is turned off with no potential difference between both ends. That is, since the switching element S5b is turned off as ZVS (zero volt switching), no switching loss occurs.
  • switching element S3 When switching element S3 is turned on, nodes N1 and N2 are electrically connected to power line GL via switching elements S2 and S3. Therefore, when the switching element S5b is turned on, the switching element S5b is turned on at ZVS, so that no switching loss occurs. As a result, the switching loss at time tc is generated only in the switching element S3 instead of the switching elements S3 and S5b in FIG. 19 by speeding up the turn-on of the switching element S3.
  • both ends of the switching element S3 are electrically connected to the power line GL when the switching elements S2, S5a, and S5b are turned on. Therefore, when the switching element S3b is turned off while the switching element S2 remains on, the switching element S3 is ZVSed, so that no switching loss (turn-off) occurs.
  • the path of the differential current ⁇ I changes so as to flow through the switching element S2. Therefore, power loss due to switching of the differential current ⁇ I occurs when the switching element S2 is turned off. As a result, the switching loss at time td occurs in the switching element S2 instead of the switching element S3 in FIG. 19 by delaying the turn-off of the switching element S2.
  • FIG. 22 shows a conceptual diagram for comparing the switching loss between when the switching element according to the first embodiment is not applied (FIG. 19) and when it is applied (FIG. 21).
  • switching loss occurs in switching elements S2 and S3.
  • the switching loss Pl3 of the switching element S3 includes a loss P (tc) at time tc and a loss P (td) at time td.
  • P (tc) is a loss due to switching of the differential current ⁇ I (tc)
  • loss P (td) is a loss due to switching of the differential current ⁇ I (td).
  • the switching loss Pl5 of the switching element S5b includes a loss P (tb) at time tb and a loss P (tc) at time tc.
  • P (tb) is a power loss due to hard switching of IL1 (tb)
  • P (tc) is a power loss due to hard switching of IL1 (tc).
  • switching loss occurs in switching elements S1, S2, and S3. .
  • the switching loss Pl3 of the switching element S3 is a loss due to hard switching of IL2 at time tc.
  • a loss due to switching of the differential current ⁇ I (tc) (switching element S3) and a loss due to hard switching of IL1 (tc) (switching element S5b) occur.
  • the total value of the switching loss at times tb, tc, and td does not change between when the switching control according to the first embodiment is not applied (FIG. 19) and when it is applied (FIG. 21).
  • the switching loss can be distributed to more switching elements by applying the switching control according to the present embodiment. As a result, it is possible to alleviate the concentration of power loss on a specific switching element, and to suppress the uneven amount of heat generated between the switching elements.
  • Pl5 in FIG. 22 (a) is the minimum point of IL1 with a small current (that is, the maximum point of the regenerative current) and two hard switching operations in the vicinity thereof, whereas FIG. Pl3 is one hard switching at the maximum point of IL2 (that is, the minimum value of the regenerative current) with a large current. Therefore, Pl3 in FIG. 22 (b) may be lower than Pl5 in FIG. 22 (a).
  • FIG. 23 is a waveform diagram for explaining the power loss of each switching element when switching control according to the present embodiment is not applied (only current phase control is applied), as in FIG. FIG. 23 also shows a waveform diagram when both DC power supplies B1 and B2 perform a regenerative operation (IL1 ⁇ 0, IL2 ⁇ 0).
  • IL1 is a large current (
  • the switching elements S1 to S5a, S5b are turned on / off in the period up to time tb, as in FIG.
  • therefore, in FIG. 20B, IL1 flows through current path 117d # and IL2 flows through current path 116d #.
  • the difference current ⁇ I flows in the switching element S1 in the direction opposite to that in FIG.
  • the switching elements S1 to S5a and S5b are turned on and off in the same manner as in FIG.
  • the IL1 and IL2 pathways are the same as in FIG.
  • the switching element S2 is turned on and the switching elements S1 and S5b are turned off as in FIG.
  • the switching element S1 causes power loss due to switching of the differential current ⁇ I
  • the switching element S5b causes power loss due to IL2 hard switching.
  • the switching elements S1 to S5a and S5b are turned on and off in the same manner as in FIG.
  • in the circuit state of FIG. 20A, IL1 flows through the current path 115d # and IL2 flows through the current path 118d #.
  • the differential current ⁇ I (IL1 ⁇ IL2) flows through the diode D2 instead of the switching element S3.
  • IL2 instead of IL1 flows through the switching element S5b.
  • the switching element S4 is turned off and the switching elements S3 and S5b are turned on as in FIG.
  • the diode D4 is turned off by self-extinguishing, so that no power loss occurs.
  • the switching element S3 has no switching loss because the current after the turn-on is 0.
  • the switching element S5b power loss due to hard switching of IL2 occurs.
  • the switching element S4 has no switching loss because the current after the turn-on is zero.
  • power loss (turn-on) due to switching of the differential current ⁇ I occurs.
  • FIG. 24 shows a waveform diagram when the switching control according to the present embodiment is applied to the same circuit state as FIG. That is, also in FIG. 24, IL1 ⁇ 0, IL2 ⁇ 0, and
  • turn-off with time difference is executed. Specifically, for a plurality of switching elements S1 and S5b that are simultaneously turned off, the switching element S1 is turned off after the switching element S5b is turned off, as in FIG.
  • the switching element S5b is turned off from the circuit state shown in FIG.
  • the path of reactor current IL1 changes so as to flow through switching element S1. Therefore, after the current of the switching element S1 changes from the differential current ⁇ I to IL1, the switching element S1 is turned off. For this reason, in the switching element S1, power loss (turn-off) occurs due to hard switching of IL1.
  • the switching loss at the time tb is generated only in the switching element S1 instead of the switching elements S1 and S5b in FIG. 23 by delaying the turn-off of the switching element S1.
  • a time difference is provided for the plurality of switching elements S3 and S5b to be turned on at the same time so that the switching element S5b is turned on after the switching element S3 is turned on, as in FIG.
  • the switching loss at the time tc is generated in the switching element S3 instead of the switching element S5b in FIG. 23 because the switching element S3 is turned on earlier.
  • a time difference is provided so that the switching element S1 is turned on after the switching element S4 is turned on.
  • the switching element S1 is turned off in FIG. 20B by delaying the ON of the switching element S1. be able to. Thereby, since the differential current ⁇ I passes through the switching element S4, a power loss (turn-on) due to switching of the differential current ⁇ I occurs in the switching element S4.
  • both ends of the switching element S1 are electrically connected to the power line PL.
  • the switching element S1 is turned on from this state, since the turn-on of the switching element S1 becomes ZVS, no power loss occurs.
  • the switching loss at the time td is generated in the switching element S4 instead of the switching element S1 in FIG. 23 because the switching element S4 is turned on earlier.
  • FIG. 25 shows a conceptual diagram for comparing the switching loss between when the switching element according to the first embodiment is not applied (FIG. 23) and when it is applied (FIG. 24).
  • switching loss occurs in switching elements S1 and S5.
  • the switching loss Pl1 of the switching element S1 includes a loss P (tb) at time tb and a loss P (td) at time td.
  • P (tb) is a loss due to switching of the differential current ⁇ I (tb)
  • loss P (td) is a loss due to switching of the differential current ⁇ I (td).
  • the switching loss Pl5 of the switching element S5b includes a loss P (tb) at time tb and a loss P (tc) at time tc.
  • P (tb) is a power loss due to hard switching of IL2 (tb)
  • P (tc) is a power loss due to hard switching of IL2 (tc).
  • switching loss occurs in switching elements S1, S3 and S4. .
  • the switching loss Pl1 of the switching element S1 is a loss due to hard switching of the large current IL1 at time tb.
  • FIG. 23 when switching control according to the first embodiment is not applied, at time tb, loss due to switching of differential current ⁇ I (tb) (switching element S1) and loss due to hard switching of IL2 (tb) (Switching element S5b) is generated.
  • the switching loss can be distributed to more switching elements. As a result, it is possible to suppress the concentration of the power loss to the specific switching element and to suppress the deviation of the heat generation amount between the switching elements.
  • FIG. 26 is a waveform diagram for explaining the power loss of each switching element when current phase control is applied without a time difference, which is shown as a comparative example in the same manner as FIG.
  • FIG. 26 shows a waveform diagram when both DC power supplies B1 and B2 perform a power running operation (IL1> 0, IL2> 0).
  • FIG. 26 also shows a current waveform when
  • . That is, the differential current ⁇ I IL2 ⁇ IL1.
  • the switching elements S2, S4, S5a are turned on according to the pattern II shown in FIG. Current flows through each element. Therefore, IL1 flows through the switching element S2, and IL2 flows through the switching element S4. Further, the current of the switching element S5a is zero.
  • the switching element S2 is turned on, and the switching elements S1 and S5b are simultaneously turned off.
  • the switching element S2 power loss (turn-off) due to hard switching of IL1 occurs.
  • the current before the turn-off is 0, so that no switching loss occurs.
  • switching elements S2, S3, S5a, and S5b are turned on according to pattern I shown in FIG. Therefore, during the period from time tc to td, reverse current flows in each element in the same switching pattern as in FIG. That is, while the reactor current IL1 flows through the switching element S5a, the current of the switching element S5b becomes 0, and the differential current ⁇ I (
  • the switching elements S3 and S5b are simultaneously turned on and the switching element S4 is turned off.
  • power loss occurs due to hard switching of IL2.
  • the differential current ⁇ I flows through the diode D3
  • no switching loss (turn-on) occurs in the switching element S3.
  • the switching element S5b since the current after turn-on is 0, no switching loss occurs.
  • FIG. 27 shows a waveform diagram when the switching control according to the present embodiment is applied to the same circuit state as FIG. That is, also in FIG. 27, IL1> 0, IL2> 0, and
  • switching elements S1 and S5b are simultaneously turned off from the circuit state of FIG. 17 (b).
  • the switching element S1 in the state up to time tb, in the upper arm (B1U arm), no current flows through the switching element S1, and no switching loss occurs in the switching element S1. Therefore, no switching loss occurs even if the switching element S1 is turned off. For this reason, even if a time difference is provided in the turn-off of the switching elements S1 and S5b, the mode of occurrence of the switching loss does not change.
  • the time difference is such that, after switching element S1 is turned on, switching element S4 is turned on, contrary to FIG. 21 (during regenerative operation). Is provided.
  • both ends of the switching element S4 are electrically connected to the power line PL by turning on the switching elements S1, S5a, and S5b.
  • the switching element S4 is turned on from this state, it becomes ZVS, so that no power loss occurs.
  • the differential current ⁇ I flows through the switching element S4, while the current of the switching element S1 changes to 0, similarly to the time tb.
  • the switching loss at the time td occurs in the switching element S1 instead of the switching element S4 in FIG. 26 by speeding up the turn-on of the switching element S1.
  • FIG. 28 shows a conceptual diagram for comparing the switching loss between when the switching element according to the present embodiment is not applied (FIG. 26) and when it is applied (FIG. 27).
  • switching loss occurs in switching elements S2 and S4.
  • the switching loss Pl2 of the switching element S2 is composed of a loss P (tb) at time tb.
  • P (tb) is a loss due to hard switching of IL1.
  • the switching loss Pl4 of the switching element S4 includes a loss P (tc) at time tc and a loss P (td) at time td.
  • P (tc) is a power loss due to hard switching of IL2 (tc)
  • P (td) is a power loss due to switching of the differential current ⁇ I (td).
  • switching loss occurs in switching elements S1, S2, and S4. .
  • the switching loss Pl4 of the switching element S4 is a loss due to hard switching of the large current IL2 at time tc, it is equivalent to P (tc) of Pl4 in FIG.
  • the total value of switching losses at times tb, tc, and td can be obtained by applying the switching control according to the first embodiment.
  • the switching loss can be distributed to more switching elements without changing. As a result, it is possible to suppress the concentration of the power loss to the specific switching element and to suppress the deviation of the heat generation amount between the switching elements. Further, as understood from the comparison of Pl4 between FIGS. 28A and 28B, the maximum loss between the switching elements can be reduced.
  • FIG. 29 is a waveform diagram for explaining the power loss of each switching element when switching control according to the first embodiment is not applied (only current phase control is applied), as in FIG. FIG. 29 also shows a waveform diagram when both DC power supplies B1 and B2 perform a power running operation (IL1> 0, IL2> 0).
  • IL1 is a large current (
  • the switching elements S1 to S5a, S5b are turned on and off in the period up to time tb, as in FIG.
  • the direction of the differential current ⁇ I is opposite to that in FIG. Therefore, the differential current ⁇ I flows through the diode D1 instead of the switching element S4.
  • IL2 instead of IL1 flows through the switching element S5a.
  • the switching elements S1 to S5a and S5b are turned on and off in the same manner as in FIG.
  • the IL1 and IL2 pathways are the same as in FIG.
  • the switching element S2 is turned on, and the switching elements S1 and S5b are simultaneously turned off.
  • power loss due to hard switching of IL1 occurs in the switching element S2.
  • the switching element S5b since the current before turn-off is 0, no switching loss (turn-off) occurs.
  • no power loss (turn-off) occurs in the switching element S1 because the diode D1 is turned off by self-extinguishing.
  • the switching elements S1 to S5a and S5b are turned on and off in the same manner as in FIG.
  • the direction of the differential current ⁇ I is opposite to that in FIG. Therefore, the differential current ⁇ I flows through the switching element S2 instead of the diode D3.
  • IL2 instead of IL1 flows through the switching element S5b.
  • the switching element S4 is turned off, and the switching elements S3 and S5b are simultaneously turned on. At this time, power loss due to hard switching of IL2 occurs in the switching element S4 that is turned off.
  • the current after turn-on is 0, so that no switching loss occurs.
  • the switching element S4 has no switching loss because the current after the turn-on is zero. Further, since the differential current ⁇ I flows through the diode D1, no power loss (turn-on) occurs in the switching element S1.
  • FIG. 30 shows a waveform diagram when the switching control according to the first embodiment is applied to the same circuit state as FIG. That is, also in FIG. 30, IL1> 0, IL2> 0, and
  • switching elements S1 and S5b are simultaneously turned off.
  • a current flows through the diode D1 in the upper arm (B1U arm), so even if a time difference is provided in the turn-off of the switching elements S1 and S5b, the mode of occurrence of the switching loss does not change.
  • the switching element S3 is turned off after the switching element S2 is turned off for the plurality of switching elements S2 and S3 to be turned off at the same time, contrary to FIG. 21 (during regenerative operation).
  • a time difference is provided.
  • the switching element S2 When the switching element S2 is turned off, the differential current ⁇ I flows through the switching element S3. Since the switching element S3 is turned off with a delay from this state, a power loss (turn-on) occurs due to switching of the differential current ⁇ I in the switching element S3.
  • the switching loss at the time td occurs in the switching element S3 instead of the switching element S2 in FIG. 29 by delaying the turn-off of the switching element S3.
  • the power loss is zero as described with reference to FIG. Therefore, no power loss occurs in the switching elements S1 and S4 even if a time difference is given to both turn-on or both are turned on simultaneously.
  • FIG. 31 shows a conceptual diagram for comparing the switching loss between when the switching element according to the first embodiment is not applied (FIG. 29) and when it is applied (FIG. 30).
  • switching loss occurs in switching elements S2 and S4.
  • the switching loss Pl2 of the switching element S2 is configured by the sum of the loss P (tb) at time tb and the loss P (td) at time td.
  • P (tb) is a loss due to hard switching of IL1
  • P (td) is a loss due to switching of the differential current ⁇ I (td).
  • the switching loss Pl4 of the switching element S4 is composed of the loss P (tc) at time tc.
  • P (tc) is a loss due to hard switching of IL2 (tc).
  • switching loss occurs in switching elements S2, S3, and S4. .
  • the switching loss Pl4 of the switching element S4 is a loss due to hard switching of the small current IL2 at time tc, it is equivalent to Pl4 in FIG.
  • switching control according to the first embodiment By applying, switching loss can be distributed to more switching elements without changing the total value of switching loss at times tb, tc, and td. As a result, it is possible to suppress the concentration of the power loss to the specific switching element and to suppress the deviation of the heat generation amount between the switching elements. Further, as understood from the comparison of Pl2 between FIGS. 31A and 31B, the maximum loss between the switching elements can be reduced.
  • a plurality of switching elements may be turned on or off without providing a time difference.
  • a time difference may be set in order to share control with the time td.
  • FIG. 32 shows a chart for comparing the switching loss in each of the combination patterns of the power running operation and the regenerative operation, and the magnitude relations of IL1 and IL2 described in the first embodiment and the modification thereof.
  • “loss” is entered for a switching element in which a switching loss occurs
  • a “ ⁇ ” symbol is entered for a switching element in which no switching loss occurs.
  • the switching loss when IL2 is a large current has no time difference in which the switching control according to the present embodiment is not applied.
  • FIG. 19 it occurs in switching elements S3 and S5.
  • FIG. 21 when there is a time difference in which the switching control according to the present embodiment is applied (FIG. 21), the switching loss is distributed to the switching elements S1, S2, and S3 without changing the total value of the entire switching element. can do.
  • the switching loss when IL2 is a large current has no time difference (FIG. 26), and switching elements S2 and S4 Occurs.
  • the switching loss can be distributed to the switching elements S1, S2, and S4 without changing the total value of the entire switching element.
  • the switching loss when IL1 is a large current as shown in FIG. 31, when there is no time difference (FIG. 29), switching elements S2 and S4 Occurs.
  • the switching loss can be distributed to the switching elements S2, S3, and S4 without changing the total value of the entire switching element.
  • the switching element in which the switching loss occurs varies depending on the combination of the operating state (powering / regeneration) and the magnitude relationship between the reactor currents IL1 and IL2.
  • the switching control according to the present embodiment by applying the switching control according to the present embodiment to a plurality of switching elements that are simultaneously turned on or turned off, switching loss can be increased more. Can be dispersed. As a result, it is possible to suppress the concentration of the power loss to the specific switching element and to suppress the deviation of the heat generation amount between the switching elements.
  • FIG. 33 is a waveform diagram for explaining the PWM control when the switching control according to the first embodiment is applied. That is, FIG. 33 shows the PWM control during the regeneration operation (IL1 ⁇ 0, IL2 ⁇ 0).
  • variable parameter values are set.
  • duty ratios DT1 + ⁇ and DT1- ⁇ are further set.
  • a compulsory pulse signal SDoff1 for setting a time difference can be generated by comparing the voltages of the duty ratios DT1 + ⁇ , DT1- ⁇ and the carrier wave CW1.
  • the H level period (each pulse) of the forced pulse signal SDoff1 is generated corresponding to the inflection point (maximum point and minimum point) of the reactor current IL1.
  • the pulse width of the forced pulse signal SDoff1 can be adjusted by the parameter value ⁇ .
  • a variable parameter value ⁇ is used to provide an intentional time difference.
  • the duty ratios DT2 + ⁇ and DT2- ⁇ are further set.
  • a forced pulse signal SDoff2 for setting a time difference can be generated.
  • the H level period (each pulse) of the forced pulse signal SDoff2 is generated corresponding to the inflection point (maximum point and minimum point) of the reactor current IL2.
  • the pulse width of the forced pulse signal SDoff2 can be adjusted by the parameter value ⁇ .
  • the optimum phase difference ⁇ * described with reference to FIG. 18 is provided between the carrier waves CW1 and CW2.
  • the transition from the H level to the L level of the control pulse signal SD1 and the transition from the L level to the H level of the control pulse signal SD2 have the same timing.
  • the maximum point of reactor current IL1 and the minimum point of reactor current IL2 are at the same timing.
  • the switching element S5b is turned off during the H level period of the forced pulse signal SDoff1 at time tb (ie, the minimum point of IL1), and H of the forced pulse signal SDoff2 at time tc (ie, the maximum point of IL2). It is turned off during the level period. Note that whether the H level periods of the forced pulse signals SDoff1 and SDoff2 correspond to the maximum point or the minimum point of the reactor current (IL1, IL2) depends on the slope (upward to the right) of the carrier waves (CW1, CW2). It is possible to make a distinction based on (lower right).
  • the switching element S5b is turned off at the same time between the switching elements S1 and S5b to be turned off at the same time so that the switching element S1 is turned off. Can be granted.
  • the switching element S3 and S5b to be turned on at the same time are turned off so that the switching element S3 is turned off and then the switching element S5b is turned off. Can be granted.
  • the switching element S1 is turned off in the H level period of the forced pulse signal SDoff1 at time td (that is, the maximum point of IL1).
  • the switching element S2 is kept on during the period. Thereby, compared with the timing according to the control pulse signal SD1, the turn-on of the switching element S1 and the turn-off of the switching element S2 are delayed.
  • a time difference can be given between the switching elements S3 and S2 to be turned off at the same time so that the switching element S3 is turned off and then the switching element S2 is turned off.
  • a time difference can be applied so that the switching element S1 is turned on.
  • FIG. 34 is a waveform diagram for explaining the PWM control when the switching control according to the modification of the first embodiment is applied. That is, FIG. 34 shows PWM control during powering operation (IL1> 0, IL2> 0).
  • the switching element S4 is turned off in the H level period of the forced pulse signal SDoff2 at time td (that is, the minimum point of IL2).
  • the switching element S3 is kept on during the period. Thereby, compared with the timing according to the control pulse signal SD2, the turn-on of the switching element S4 and the turn-off of the switching element S3 are delayed.
  • a time difference can be given between the switching elements S1 and S4 to be turned on at the same time so that the switching element S4 is turned on after the switching element S1 is turned on.
  • a time difference can be given between the switching elements S2 and S3 to be turned off at the same time so that the switching element S3 is turned off after the switching element S2 is turned off.
  • the switching device is intentionally turned on or off at the same time among a plurality of switching elements to be turned on or turned off. It is possible to realize switching control that provides a time difference. These time differences can also be adjusted by the pulse widths of the forced pulse signals SDoff1 and SDoff2, that is, the parameter value ⁇ .
  • FIG. 35 is a conceptual diagram for illustrating switching control applied to the power supply system according to the second embodiment.
  • switching element S1 constituting power converter 10 is switched between switching control mode 1 (SW control mode # 1) and switching control mode 2 (SW control mode # 2). On / off of S5a and S5b is controlled.
  • the SW control mode # 1 is, for example, switching control in which a time difference is provided in turn-on or turn-on between a plurality of switching elements to be turned on or turned off at the same time as described in the first embodiment and its modification (FIG. 21, FIG. 24, 27, and 30).
  • the SW control mode # 2 is, for example, switching control (FIGS. 19, 23, 26, and 29) in which only current phase control is performed without providing the time difference.
  • transition condition CD1 is satisfied when the switching control mode 1 is applied, the control mode is switched and the switching control mode 2 is newly applied.
  • transition condition CD2 is satisfied when the switching control mode 2 is applied, the control mode is switched and the switching control mode 1 is newly applied.
  • switching element S5 has a power loss when switching control with time difference (switching control according to the first embodiment) is applied. No longer occurs. Therefore, it is possible to suppress the temperature rise of the switching element S5 by alternately applying the switching control without time difference and the switching control with time difference.
  • FIG. 36 shows an example of the temperature change history of the switching element when the switching control according to the second embodiment is applied.
  • FIG. 36 shows a waveform diagram when IL2 is a large current during the power running operation.
  • element temperatures T (S1), T (S2), T (S3) and T (S5) of switching elements S1, S2, S3 and S5 are represented by switching elements S1, S2, S3 and It rises due to heat generation due to switching loss in S5.
  • T (S1), T (S2), T (S3), and T (S5) rise with a first-order lag response due to the heat capacity of the switching element.
  • each switching element is attached to a heat dissipation mechanism represented by a heat sink.
  • the element temperature, T (S1), T (S2), T (S3), and T (S5) do not continue to rise in response to the occurrence of the switching loss, and the heat dissipation by the heat dissipation mechanism and the heat generation by the switching element Settling with the amount of temperature rise according to the difference from the amount.
  • Ta3 and Ta5 are obtained when T (S3) and T (S5) rise due to the switching losses Pl3 and Pl5 shown in FIG. 22 (a) due to the application of switching control without time difference.
  • Tb1 to Tb3 are obtained when T (S1) to T (S3) are increased by receiving the switching losses Pl1 to Pl3 shown in FIG. 22B by applying switching control with a time difference.
  • Ta3 and T3b are substantially equal.
  • T (S3) and T (S5) rise toward the settling temperatures Ta3 and Ta5, respectively.
  • T (S1) and T (S2) are maintained or lowered.
  • T (S1) and T (S2) rise toward the settling temperatures Tb1 and Tb2, respectively. Further, the element temperature T (S3) changes toward the settling temperature Tb3. On the other hand, since switching loss does not occur in the switching element S5b, T (S5) decreases.
  • T (S1) and T (S2) are settling temperatures Ta1, It changes in a temperature region lower than Ta2. Further, T (S3) changes so as to change between the settling temperatures Ta3 and Tb3. About T (S5), it changes in a temperature range lower than the settling temperature Ta5.
  • T (S5) the temperature rise can be significantly suppressed as compared with the case where switching control without time difference is continuously applied (indicated by a dotted line in the figure).
  • the heat generation amount can be suppressed for the switching element S5b in which switching loss is concentrated during the regenerative operation, it is possible to further suppress the deviation of the heat generation amount between the switching elements S1 to S5a, S5b.
  • the maximum temperature of the switching element can be suppressed by alternately applying a plurality of switching control modes having different elements in which switching loss occurs. Since the element rating for heat resistance is designed to ensure heat resistance against the maximum temperature, the application of switching control according to the second embodiment makes it easy to protect each switching element against heat, thereby reducing the cost. Can be achieved.
  • the transition conditions CD1 and CD2 shown in FIG. 35 can be a condition based on the continuous time of each switching control mode as described above. For example, when the continuous time of each switching control mode exceeds a threshold value, it can be determined that the transition conditions CD1 and CD2 are satisfied.
  • the threshold values in the transition conditions CD1 and CD2 are set so that the switching control mode is switched at an interval shorter than the settling time in the temperature rise due to the switching loss in T (S1) to T (S5) described above. It is preferable to make it shorter than the settling time.
  • the transition conditions CD1 and CD2 it is possible to determine the transition conditions CD1 and CD2 by paying attention to the element temperature.
  • the switching elements in which the switching loss increases are different for each combination pattern of the power running operation and the regenerative operation, and the magnitude relationship between IL1 and IL2. Therefore, in each pattern, when the temperature of the switching element having a high switching loss exceeds a predetermined temperature, it is possible to determine whether the transition conditions CD1 and CD2 are satisfied.
  • FIG. 37 is a circuit diagram for illustrating a configuration of power converter 11 according to the third embodiment.
  • power converter 11 replaces the bidirectional switch shown in FIG. 1 as a semiconductor element connected between nodes N1 and N2, as compared with power converter 10 shown in FIG.
  • a normal switching element S5 is connected. That is, the switching element S5 corresponds to “fifth semiconductor element SM5”. Since other configurations of power converter 11 are the same as those of power converter 10, detailed description will not be repeated.
  • the switching element S5 is ON / OFF controlled according to a control signal SG5 from the control device 100 (FIG. 1).
  • the first arm is formed when the switching element S5 is turned off, while the second arm is formed when the switching element S5 is turned on.
  • the switching element S5 needs to be turned off in both the off period of the switching element S5a and the off period of the switching element S5b.
  • switching element S5 can be turned on in a period in which both switching elements S5a and S5b are turned on.
  • FIG. 38 is a chart showing a list of logical operation expressions for controlling on / off of each switching element in the parallel boost mode of the power converter 11.
  • switching elements S1 to S4 are on / off controlled in accordance with the same gate logical expression as in FIG. 12, as in the parallel boost mode of power converter 10. That is, the switching element S2 is turned on / off according to the control pulse signal SD1, while the switching element S1 is turned on / off according to the control pulse signal / SD1. Similarly, switching element S4 is turned on / off according to control pulse signal SD2, while switching element S3 is turned on / off according to control pulse signal / SD2.
  • the switching element S5 is turned on / off according to the exclusive OR (XOR) of the control pulse signals SD1 and SD2.
  • the switching element S5 is turned off when the B1L arm and the B2L arm are turned on (FIG. 6) or when the B1U arm and the B2U arm are turned on (FIG. 7).
  • the switching element S5 is turned on when the B1L arm and the B2U arm are turned on (FIG. 17A) or when the B1U arm and the B2L arm are turned on (FIG. 17B). Therefore, the power converter 11 can also perform the DC / DC conversion using the first arm and the second arm in the same manner as the power converter 10 by switching the four switching patterns shown in FIG. it can.
  • FIG. 39 shows a waveform diagram when the current phase control similar to FIG. 19 is applied to the power converter 11. Also in FIG. 39, similarly to FIG. 19, current waveforms when both DC power sources B1 and B2 perform a regenerative operation (IL1 ⁇ 0, IL2 ⁇ 0) are shown. Since
  • , IL2 is a large current and IL1 is a small current. That is, the differential current ⁇ I is represented by ⁇ I IL2 ⁇ IL1.
  • control pulse signals SD1 and SD2 and the waveforms of reactor currents IL1 and IL2 are the same as those in FIG. Further, the current behavior and switching loss of the switching elements S1 to S4 are the same as those in FIG.
  • the switching element S5 is turned off at time tb and turned on at time tc, similarly to the switching element S5b in FIG. That is, a switching loss equivalent to that of the switching element S5b of the power converter 10 occurs in the switching element S5.
  • FIG. 40 shows a waveform diagram when the switching control for providing the power converter 11 with the same turn-on or turn-off time difference as that in FIG. 21 is applied. That is, FIG. 40 shows a waveform diagram when switching control according to the first embodiment is applied to the same circuit state as in FIG. That is, also in FIG. 40, IL1 ⁇ 0, IL2 ⁇ 0, and
  • switching elements S1 and S5 that are simultaneously turned off are turned off so that switching element S1 is turned off after switching element S5 is turned off. Is provided with a time difference.
  • the switching element S5 By turning off the switching element S5 while the switching element S1 is in the ON state, the switching element S5 is turned off by ZVS, similarly to the switching element S5b in FIG.
  • the path of the reactor current IL1 changes so as to flow through the switching element S1 in accordance with the switching element S5 being turned off. Therefore, when the switching element S1 is turned off after the switching element S5 is turned off, power loss due to hard switching of IL1 occurs. Therefore, the switching loss at time tb occurs in the switching element S1 instead of the switching element S5 in FIG. 39, as in FIG.
  • the switching loss in the switching element S5 is the same as that of the switching element S5b in FIGS.
  • switching loss can be distributed to more switching elements by applying switching control according to the first embodiment.
  • FIG. 41 similarly to FIG. 39, shows a waveform diagram for explaining the power loss of each switching element of power converter 11 when switching control according to the present embodiment is not applied (only current phase control is applied). It is.
  • FIG. 23 also shows a waveform diagram when both DC power supplies B1 and B2 perform a regenerative operation (IL1 ⁇ 0, IL2 ⁇ 0).
  • IL1 is a large current (
  • the switching element S5 is turned off at time tb and turned on at time tc, similarly to the switching element S5b in FIG. That is, a switching loss equivalent to that of the switching element S5b of the power converter 10 occurs in the switching element S5.
  • FIG. 42 shows a waveform diagram in the case where switching control for providing a turn-on or turn-off time difference similar to that in FIG. 24 is applied to the power converter 11. That is, FIG. 42 shows a waveform diagram when the switching control according to the first embodiment is applied to the same circuit state as FIG. That is, also in FIG. 42, IL1 ⁇ 0, IL2 ⁇ 0, and
  • (that is, ⁇ I IL1 ⁇ IL2).
  • switching element S1 is turned off after switching element S5 is turned off.
  • switching element S5 is turned off by ZVS similarly to switching element S5b in FIG.
  • power loss (turn-off) due to hard switching of IL1 occurs. Therefore, the switching loss at time tb occurs only in switching element S5 instead of switching elements S1 and S5 in FIG. 41, as in FIG.
  • the switching loss in the switching element S5 is the same as that of the switching element S5b in FIGS.
  • switching loss can be distributed to more switching elements by applying switching control according to the first embodiment.
  • FIG. 43 shows a waveform diagram when the current phase control similar to that of FIG. 26 is applied to the power converter 11.
  • FIG. 34 also shows the current waveforms when both DC power supplies B1 and B2 perform a power running operation (IL1> 0, IL2> 0), as in FIG. Since
  • , IL2 is a large current and IL1 is a small current (that is, ⁇ I IL2 ⁇ IL1).
  • Switching element S5 turns off at time tb and turns on at time tc.
  • the path of IL1 can be secured by the diode D1 and the switching element S4 in the on state. Therefore, when the switching element S4 is kept on at time tb and the switching element S5 is turned off, the diode D1 and the switching element S4 (on) turn off the switching element S5 with no potential difference between both ends. Therefore, since the turn-off becomes ZVS (zero volt switching), no switching loss occurs.
  • both ends of the switching element S5 are set to the same potential via the switching element S2 and the diode D3 in the on state. From this state, when the switching element S2 is kept on and the switching element S5 is turned off at time tc, ZVS occurs, so that no switching loss occurs.
  • the switching element S5 in the power converter 11 does not generate a switching loss during the power running operation, similarly to the switching elements S5a and S5b in the power converter 10.
  • switching loss equivalent to that of the power converter 10 in the switching elements S2 and S4 occurs.
  • FIG. 44 shows a waveform diagram in the case where switching control for providing a turn-on or turn-off time difference similar to FIG. 27 is applied to the power converter 11. That is, FIG. 44 shows a waveform diagram when the switching control according to the modification of the first embodiment is applied to the same circuit state as FIG. That is, also in FIG. 44, IL1> 0, IL2> 0, and
  • the switching loss in the switching element S4 in FIG. 43 can be moved to the switching element S1 by accelerating the turn-on of the switching element S1 at time td as in FIG. .
  • FIG. 45 shows a waveform diagram for describing the power loss of each switching element of power converter 11 when switching control according to the present embodiment is not applied (only current phase control is applied), as in FIG. It is.
  • FIG. 45 also shows a waveform diagram when both DC power supplies B1 and B2 perform a power running operation (IL1> 0, IL2> 0).
  • IL1 is a large current (
  • ). Therefore, the differential current ⁇ I IL1 ⁇ IL2.
  • control pulse signals SD1 and SD2 and the waveforms of reactor currents IL1 and IL2 are the same as those in FIG. Further, the current behavior and switching loss of the switching elements S1 to S4 are the same as those in FIG.
  • switching element S5 As in FIG. 43, at time tb, switching element S5 is turned off by diode D1 and switching element S4 (ON) with no potential difference across switching element S5. Therefore, since the turn-off becomes ZVS (zero volt switching), no switching loss occurs.
  • both ends of the switching element S5 are set to the same potential via the switching element S2 and the diode D3 in the on state as in FIG. Therefore, if the switching element S2 is kept on at time tc and the switching element S5 is turned off, ZVS occurs and no switching loss occurs.
  • FIG. 46 shows a waveform diagram when the switching control for providing the turn-on or turn-off time difference similar to FIG. 30 is applied to the power converter 11. That is, FIG. 46 shows a waveform diagram when the switching control according to the modification of the first embodiment is applied to the same circuit state as FIG. That is, also in FIG. 46, IL1> 0, IL2> 0, and
  • both of IL1 and IL2 have a large current during powering operation (IL1> 0, IL2> 0) and regenerative operation (IL1 ⁇ 0, IL2 ⁇ 0).
  • the switching loss can be distributed to a larger number of switching elements by applying the switching control according to the present embodiment to a plurality of switching elements to be turned on or turned off at the same time.
  • the concentration of the power loss to the specific switching element is suppressed, and the amount of heat generation between the switching elements is suppressed. Can be suppressed.
  • the switching control described in the first to third embodiments is basically based on the fact that a part of the switching elements S1 to S4 is turned on or turned off with a time difference, thereby switching the switching elements S5 (S5a, S5b) and the switching elements. A period in which only one switching element selected from S1 to S4 is in an on state is generated. Then, by selecting a switching element that is turned on at the same time as the switching element S5 (S5a, S5b) among the switching elements S1 to S4, the location where the power loss (heat generation) is generated is selected according to the time difference application mode. Is.
  • IL1 or IL2 passes through the switching element S5 (S5a, S5b), while the current in which IL1 and IL2 overlap passes through the on-state switching element among S1 to S4.
  • the power loss Fever
  • switching elements S1 and S3 are turned off while switching elements S5a or S5b are turned on to connect DC power supplies B1 and B2 connected in series to power lines PL and GL. An electrical connection can be made between them.
  • DC / DC conversion can be executed between V [1 ⁇ + V [2] (DC power supplies B1, B2) and VH (power lines PL, GL).
  • FIG. 47 is an equivalent circuit diagram of the power converter 10 in the series boost mode (when the lower arm is on).
  • current path 201 and current path 202 are formed by turning on switching elements S1 and S3 while turning on switching elements S2 and S4.
  • the description of the switching elements S1 and S3 that are fixed off in the series boost mode is omitted.
  • FIG. 48 is an equivalent circuit diagram of the power converter 10 in the series boost mode (when the upper arm is on).
  • current path 203 is formed by turning off switching elements S1 to S4 and turning on switching element S5a.
  • Current path 203 outputs the sum of the energy generated by the output voltages from DC power supplies B1 and B2 connected in series and the energy stored in reactors L1 and L2 between power lines PL and GL. As a result, a state in which the upper arm element of the step-up chopper circuit is turned on is formed for the DC power sources B1 and B2 connected in series.
  • switching elements S5a and S5b correspond to the upper arm of the boost chopper circuit in the series boost mode.
  • FIG. 49 shows gate logical expressions for on / off control of each of the switching elements S1 to S5a, S5b in the series boost mode of the power converter 10.
  • the switching elements S2 and S4 forming the lower arm are turned on / off according to the control pulse signal SD in common.
  • the switching element S5b forming the upper arm is turned on / off according to the control pulse signal / SD (an inverted signal of SD). That is, the pair of switching elements S2 and S4 constituting the lower arm and the switching element S5b constituting the upper arm are turned on and off in a complementary manner.
  • the switching elements S1 and S3 are fixed off in the series boost mode.
  • the switching element S5a can be fixed on throughout the lower arm on period and the upper arm on period.
  • the control pulse signal SD in FIG. 49 can be generated by PWM control that compares the duty ratio DT in the series boost mode with the carrier wave CW1 or CW2.
  • Duty ratio DT corresponds to the ratio of the lower arm on period to the switching period (one carrier wave period) in a boost chopper circuit having switching elements S2 and S4 as lower arms and switching elements S5a and S5b as upper arms.
  • Vi V [1] + V [2] in Expression (1). That is, in the series boost mode, the following equation (2) is established among the duty ratio DT, the voltages V [1] and V [2] of the DC power supplies B1 and B2, and the output voltage VH.
  • the duty ratio DT can be calculated by correcting the theoretical value according to the equation (3) by feedback control of the voltage deviation ⁇ VH with respect to the voltage command value VH * as shown in FIG.
  • the output voltage VH is controlled according to the voltage command value VH * by DC / DC conversion that boosts V [1] + V [2] to the output voltage VH. it can.
  • the boost ratio VH / (V [1] + V [2])
  • power loss mainly in reactors L1 and L2 can be suppressed as in the series connection mode of Patent Document 2.
  • the reactors L1 and L2 are connected in series to suppress the change gradient of the reactor currents IL1 and IL2, so that the ripple width is reduced, which occurs in the cores (not shown) of the reactors L1 and L2.
  • AC loss caused by iron loss and coil winding (not shown) can be reduced.
  • the DC / DC conversion in the power converter 10 can be made highly efficient.
  • FIG. 50 is an equivalent circuit diagram of the power converter 11 in the series boost mode (when the lower arm is on), and FIG. 51 is an equivalent circuit diagram of the power converter 11 in the series boost mode (when the upper arm is on).
  • switching elements S2 and S4 are turned on, switching elements S1 and S3 are turned off to form current path 201 and current path 202 similar to those in FIG. That is, also in power converter 11, switching elements S2 and S4 correspond to the lower arm of the boost chopper circuit in the series boost mode.
  • the switching element S5 needs to be turned off in the lower arm on period.
  • switching element S5 corresponds to the upper arm of the boost chopper circuit in the series boost mode.
  • FIG. 52 shows a gate logical expression for on / off control of each of the switching elements S1 to S5 in the series boost mode of the power converter 11.
  • switching elements S1 to S4 are on / off controlled in accordance with the same gate logical expression as in FIG. 49, similarly to the series boost mode of power converter 10. That is, the switching elements S2 and S4 are turned on / off according to the control pulse signal SD, while the switching elements S1 and S3 are fixed off through the lower arm on period and the upper arm on period.
  • Switching element S5 is turned on / off in accordance with control pulse signal / SD (an inverted signal of SD), similarly to switching element S5b in FIG. Thereby, the pair of switching elements S2 and S4 constituting the lower arm and the switching element S5 constituting the upper arm are turned on and off in a complementary manner.
  • the series boost mode can be applied to the power converter 11 as well.
  • VH> V [1] + V [2] the DC / DC conversion in the power converter 11 can be made highly efficient.
  • FIG. 53 is a chart showing a list of a plurality of operation modes applied to the power converters 10 and 11.
  • a plurality of operation modes include a “boost mode” in which output voltage VH is controlled according to voltage command value VH *, and DC power supply B1 by fixing on / off of switching elements S1 to S5 (S5a, S5b). And / or roughly divided into “direct connection mode” in which B2 is electrically connected to power lines PL and GL.
  • the boost mode includes the above-described parallel boost mode and series boost mode.
  • the switching elements S1 to S5a, S5b of the power converter 10 are on / off controlled in accordance with the gate logical expression shown in FIG. 12, so that the DC power supplies B1 and B2 and the power lines PL, GL (load 30) DC / DC conversion can be performed in parallel.
  • switching elements S1 to S5a, S5b of power converter 11 are turned on / off in accordance with the gate logical expression shown in FIG. 38, so that DC power supplies B1 and B2 and power lines PL, GL (load 30) are connected.
  • the DC / DC conversion can be executed in parallel.
  • the output voltage VH can be controlled according to the voltage command value VH * while controlling the power distribution ratio between the DC power supplies B1 and B2.
  • the switching elements S1 to S5a, S5b of the power converter 10 are on / off controlled according to the logical operation expression shown in FIG. 49, so that the DC power supply B1, B2 is connected in series with the DC / DC conversion. Can be executed.
  • the switching elements S1 to S5 of the power converter 11 are on / off controlled in accordance with the logical operation expression shown in FIG. 52, thereby performing DC / DC conversion in a state where the DC power supplies B1 and B2 are connected in series. be able to.
  • the series boost mode when the output voltage VH is controlled according to the voltage command value VH *, the power distribution ratio between the DC power supplies B1 and B2 is automatically set according to the ratio of the voltages V [1] and V [2]. Therefore, it cannot be directly controlled as in the parallel boost mode.
  • the series boost mode can only handle the high voltage range of VH> (V [1] + V [2]), but the boost ratio in the high voltage range can be reduced, so the DC / DC conversion is highly efficient. can do.
  • the output voltage range is wide because the voltage range of VH ⁇ V [1] + V [2] can be supported. Furthermore, by applying the switching control described in the first to third embodiments that adds an inflection point to the reactor current on the small current side, the difference in the amount of heat generated between the switching elements, that is, the temperature difference can be suppressed. it can. Further, since the power distribution ratio between the DC power sources B1 and B2 can be controlled, the state of charge (SOC) of each DC power source B1 and B2 can also be controlled.
  • SOC state of charge
  • boost mode a “boost mode by DC power source B1 (hereinafter referred to as B1 boost mode)” in which DC / DC conversion is performed between the power lines PL and GL (load 30) using only the DC power source B1, and DC A “boost mode by DC power supply B2 (hereinafter referred to as B2 boost mode)” in which DC / DC conversion is performed between power lines PL and GL (load 30) using only power supply B2 is included.
  • B1 boost mode DC / DC conversion is performed between the power lines PL and GL (load 30) using only the DC power source B1
  • B2 boost mode DC boost mode by DC power supply B2
  • the on / off operation of each of switching elements S5a and S5b of power converter 10 and the on / off operation of switching element S5 of power converter 11 are common.
  • the DC power supply B2 is not used because it is maintained in a state of being electrically disconnected from the power line PL as long as the output voltage VH is controlled to be higher than V [2].
  • the boost chopper circuit (first arm) for the DC power supply B1 is configured. Therefore, the switching elements S3 and S4 are fixed to the off state while the current path between the nodes N1 and N2 is blocked by the switching element S5 (S5a and S5b) being fixed to the off state.
  • On / off control is performed according to control pulse signals / SD1 and SD1, respectively, based on duty ratio DT1 for controlling the output of power supply B1.
  • the DC power supply B1 is not used because it is kept electrically disconnected from the power line PL as long as the output voltage VH is controlled to be higher than V [1]. .
  • B1 direct connection mode a “direct connection mode of the DC power supply B1 (hereinafter referred to as B1 direct connection mode)” in which a current path between the power lines PL and GL is formed only for the DC power supply B1, and the power line PL only for the DC power supply B2.
  • B2 direct connection mode a “direct connection mode of DC power supply B2 (hereinafter referred to as B2 direct connection mode)” is included.
  • V [1]> V [2] is a necessary condition for application of the B1 direct connection mode.
  • the switching element S3 is fixed on while the current path between the nodes N1 and N2 is blocked by the switching element S5 (S5a, S5b) being fixed off, while the switching element S1 is switched on. , S2, S4 are fixed off.
  • the DC power supply B1 is kept unused while being kept electrically disconnected from the power lines PL and GL.
  • V [1]> V [2] When the B2 direct connection mode is applied in a state where V [1]> V [2], a short-circuit current is generated from the DC power supply B1 to B2 via the diode D1 and the switching element S3. For this reason, V [2]> V [1] is a necessary condition for applying the B2 direct connection mode.
  • the “parallel direct connection mode” that maintains the state where the DC power supplies B1 and B2 are electrically connected in parallel between the power lines PL and GL is selected. Is also possible.
  • the parallel direct connection mode the switching elements S1 and S3 are fixed on while the current paths between the nodes N1 and N2 are cut off by the switching element S5 (S5a, S5b) being turned off, while the switching elements S2, S4 are turned on. Is fixed off. Thereby, the output voltage VH becomes equivalent to V [1] and V [2]. Since the voltage difference between V [1] and V [2] causes a short-circuit current between the DC power supplies B1 and B2, the parallel direct connection mode can be applied only when the voltage difference is small.
  • the direct connection mode includes a “series direct connection mode” in which the DC power sources B1 and B2 are electrically connected in series between the power lines PL and GL.
  • the switching elements S1 to S4 are fixed off while the current path between the nodes N1 and N2 is formed by fixing the switching element S5 (S5a, S5b) on.
  • the output voltage VH is determined depending on the voltages V [1] and V [2] of the DC power sources B1 and B2, and thus cannot be directly controlled. For this reason, in each operation mode included in the direct connection mode, the output voltage VH cannot be set to a voltage suitable for the operation of the load 30, which may increase the power loss in the load 30.
  • the switching elements S1 to S5 (S5a, S5b) are not turned on / off, power loss in the power converters 10, 11 (switching loss associated with on / off) is suppressed. Therefore, depending on the operating state of the load 30, by applying the direct connection mode, the power loss decrease amount in the power converters 10 and 11 is larger than the power loss increase amount of the load 30, so that There is a possibility that the loss can be suppressed.
  • the output voltage VH can be applied while selectively applying the plurality of operation modes shown in FIG. 42 by switching the switching patterns of the switching elements S1 to S5 (S5a, S5b). Can be controlled.
  • the switching control described in the first to third embodiments is applied to the parallel boost mode.
  • the states of the DC power supplies B1 and B2 SOC, temperature, etc.
  • the energy stored in the DC power supplies B1 and B2 can be efficiently utilized by selectively using the voltage command value VH * according to the voltage range (particularly, the level of V [1] + V [2]). Become.
  • each of “first semiconductor element SM1” to “fourth semiconductor element SM4” is configured by a pair of switching elements S1 to S4 and antiparallel diodes D1 to D4 has been described.
  • a switching element S5 (Embodiment 3) in which no antiparallel diode is provided or a pair of switching elements S5a and S5b for forming a bidirectional switch (Embodiment)
  • the example comprised by 1) was shown.
  • first semiconductor element SM1 to “fifth semiconductor element SM5” are provided with switching elements that can control the formation (ON) and cutoff (OFF) of a current path is illustrated.
  • regenerative charging can be applied to both DC power supplies B1 and B2.
  • the configuration of the power converter 12a shown in FIG. 54 is used instead of the power converter 10 shown in FIG. be able to.
  • the arrangement of switching element S1 for controlling regeneration to DC power supply B1 can be omitted as compared with power converter 10 shown in FIG. . That is, the “first semiconductor element SM1” between the node N1 and the power line PL can be configured by only the diode D1.
  • the series boost mode is limited to the power running operation when either one of the DC power sources B1 and B2 cannot be regenerated, and therefore the switching element S5b is omitted. Can do.
  • the parallel boost mode for example, when both DC power sources B1 and B2 cannot be regenerated and are limited to the power running operation, no current is generated in the direction in which switching element S5b flows.
  • the configuration of the power converter 13a shown in FIG. 55 can be used.
  • the arrangement of switching element S3 for controlling regeneration to DC power supply B2 can be omitted as compared with power converter 10 shown in FIG. . That is, the “third semiconductor element SM3” between the node N2 and the power line GL can be configured by only the diode D3. Further, as with the power converter 12a (FIG. 54), the arrangement of the switching element S5b can be omitted. Further, in the power converter 13a, there is a possibility that the diode D4 arranged mainly for securing a regenerative current path to the DC power source B2 may be omitted.
  • the arrangement of switching elements S1 and S3 for controlling regeneration to DC power sources B1 and B2 is omitted as compared with power converter 10 shown in FIG. can do. That is, the “first semiconductor element SM1” between the node N1 and the power line PL can be configured by only the diode D1, and the “third semiconductor element SM3” between the node N2 and the power line GL is only the diode D3. Can be configured. Further, as with the power converters 12a (FIG. 54) and 13a (FIG. 55), the arrangement of the switching element S5b can be omitted. Further, in the power converter 14a, there is a possibility that the diodes D2 and D4 arranged mainly for securing a regenerative current path to the DC power sources B1 and B2 may be omitted.
  • each of the power converters 12a to 14a on / off of the switching elements S2 to S5a is controlled according to FIG. 12 (parallel boost mode), FIG. 49 (series boost mode), or FIG. 53 (other modes).
  • the same circuit configuration can be modified for the power converter 11 according to the third embodiment.
  • the configuration of the power converter 12b shown in FIG. 57 is used instead of the power converter 11 shown in FIG. be able to.
  • the arrangement of switching element S1 for controlling regeneration to DC power supply B1 can be omitted as compared with power converter 11 shown in FIG. . That is, the “first semiconductor element SM1” between the node N1 and the power line PL can be configured by only the diode D1. Further, in the power converter 12b, there is a possibility that the diode D2 disposed mainly for securing a regenerative current path to the DC power source B1 may be omitted.
  • the configuration of the power converter 13b shown in FIG. 58 can be used.
  • the arrangement of switching element S3 for controlling regeneration to DC power supply B2 can be omitted as compared to power converter 11 shown in FIG. . That is, the “third semiconductor element SM3” between the node N2 and the power line GL can be configured by only the diode D3. Further, in the power converter 13b, there is a possibility that the diode D4 disposed mainly for securing a regenerative current path to the DC power source B2 may be omitted.
  • the arrangement of switching elements S1, S3 for controlling regeneration to DC power supplies B1, B2 is omitted. can do. That is, the “first semiconductor element SM1” between the node N1 and the power line PL can be configured by only the diode D1, and the “third semiconductor element SM3” between the node N2 and the power line GL is only the diode D3. Can be configured. Furthermore, in the power converter 14a, there is a possibility that the diodes D2 and D4 arranged mainly for securing the regenerative current path to the DC power sources B1 and B2 may be omitted.
  • switching elements S1, S2, S4, and S5 are turned on / off in FIG. 38 (parallel boost mode), FIG. 52 (series boost mode), or FIG. 53 (other modes). Controlled according to.
  • the DC power supply B1 can be regeneratively charged by further providing a switching element S1 in the “first semiconductor element SM1”.
  • FIGS. 55 and 58 it is preferable to connect the diode D2 in reverse parallel to the switching element S2.
  • the DC power supply B2 is regeneratively charged by further providing a switching element S3 in the “third semiconductor element SM3”.
  • FIGS. 54 and 57 it is preferable to connect the diode D4 in reverse parallel to the switching element S4.
  • each of the “first semiconductor element SM1” to the “fourth semiconductor element SM4” is a combination of a switching element and a diode.
  • the “fifth semiconductor element SM5” has a blocking function for currents in both directions (currents from the node N1 to the node N2 and currents from the node N2 to the node N1).
  • regenerative charging can be applied.
  • switching element S1 when both DC power supplies B1 and B2 perform a powering operation, switching element S1 (when IL2> IL1) or switching element S3 (IL1>) is performed by switching control with a time difference.
  • the switching loss is dispersed by moving the switching loss to (when IL2). Therefore, of power converters 12a to 14a and 12b to 14b, power converters 12a and 13a and power converters 12b and 13b in which switching element S1 or S3 is arranged are modified from the first embodiment.
  • the power converters 10 and 11 have been described with reference to the connection relationship between the switching elements S1 to S5 (S5a and S5b) and the reactors L1 and L2.
  • this does not mean that the constituent elements are limited to these elements. That is, in the present embodiment, the description that the components are “electrically connected” means that there are other circuit elements and connector terminals between the two elements, and the above-described components are connected via the other circuit elements. This includes ensuring electrical connection between the components.
  • the remaining circuit portion is compared with a general boost chopper circuit configured by DC power supply B1, reactor L1, switching elements S1 and S2, and diodes D1 and D2.
  • switching elements S3 to S5 (S5a, S5b)) diodes D3, D4, reactor L2, and DC power supply B2 are formed as separate units, and the unit is electrically connected to the boost chopper circuit by a connector terminal. Even in this case, if the electrical connection relationship between the illustrated circuit elements is the same, the power converter and the power supply system according to the present embodiment are configured.
  • the load 30 will be described in a definite manner as long as it can be configured by any device as long as it is a device that operates with a DC voltage (output voltage VH). That is, in the present embodiment, the example in which the load 30 is configured to include the electric motor for traveling of the electric vehicle has been described, but the application of the present invention is not limited to such a load.

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Abstract

第１のリアクトル電流（ＩＬ１）および第２のリアクトル電流（ＩＬ２）には、第１および第２の直流電源からの出力を制御するために、スイッチング素子（Ｓ１～Ｓ５，Ｓ５ａ，Ｓ５ｂ）のオンオフ制御によって、１つの制御周期内に、２個の変曲点、すなわち、極大点および極小点が設けられる。第１および第２のリアクトル電流（ＩＬ１，ＩＬ２）の変曲点の少なくとも一部において、同時にターンオンまたはターンオフの対象となる複数のスイッチング素子は、時間差を付与して所定の順序でターンオンまたはターンオフするように制御される。時間差が付与された変曲点では、所定の順序に従って、後でターンオフされたスイッチング素子または、先にターンオンされたスイッチング素子において、スイッチング損失が発生する。

Description

電源システム
　この発明は、電源システムに関し、より特定的には、２つの直流電源と共通の電力線との間に接続された電力変換器を含んで構成された電源システムの制御に関する。
　複数の電源と負荷の間に接続された電力変換器を用いて、複数の電源を組み合わせて負荷へ電源を供給するハイブリッド電源システムが用いられている。
　たとえば、特開２０１３－４６４４６号公報（特許文献１）には、二次電池および充放電可能な補助電源の各々に対して設けられた昇圧チョッパ（電力変換器）を並列に接続した、車両用電源システムが記載されている。
　また、特開２０１３－１３２３４号公報（特許文献２）には、複数の電力用半導体スイッチング素子（以下、単に「スイッチング素子」とも称する）のスイッチングパターンを切換えることよって、２つの直流電源を直列接続した状態でＤＣ／ＤＣ変換を行なう動作モード（直列接続モード）と、２つの直流電源を並列に使用する状態でＤＣ／ＤＣ変換を行なう動作モード（並列接続モード）とを切替えることが可能な電力変換器の構成が記載されている。
特開２０１３－４６４４６号公報 特開２０１３－１３２３４号公報
　特許文献２に記載された電力変換器では、直列接続モードの選択によって昇圧比を抑制することにより、特許文献１の構成と比較して、高電圧出力時の電力損失を抑制することができる。さらに、特許文献２の回路構成では、第１の直流電源の電力変換のための電流と、第２の直流電源の電力変換のための電流とが、共通のスイッチング素子を重なって流れる現象が生じる。
　このため、特許文献２では、第１の直流電源および第１のリアクトルを流れる電流と、第２直流電源および第２のリアクトルを流れる電流との位相関係（具体的には、上昇タイミングおよび下降タイミングの関係）を、特定のスイッチング素子での電力損失が低下するように制御することが記載されている。これにより、スイッチング素子全体での電力損失のトータル値が低減されるので、電力変換器の効率を向上することができる。
　しかしながら、電力変換器の製造コストを考慮すると、スイッチング素子での電力損失については、トータル値の抑制のみに止まらず、スイッチング素子間での偏りについても低減することが好ましい。一般的に、スイッチング素子は、トランジスタチップの並列接続によってモジュール構成され、熱定格はトランジスタチップの並列個数によって設計される。したがって、一部のスイッチング素子での発熱量が相対的に大きくなると、当該スイッチング素子での並列チップ個数が他のスイッチング素子よりも多く必要になるため、量産時における製造コストの低減効果が小さくなる。
　この発明はこのような問題点を解決するためになされたものであって、その目的は、２つの直流電源を備えた電源システムの電力変換において、スイッチング素子間での電力損失の偏りを抑制するようなスイッチング制御を提供することである。
　本開示のある局面では、高電圧側の第１の電力線および低電圧側の第２の電力線の間の直流電圧を制御するための電源システムであって、第１の直流電源と、第２の直流電源と、第１および第２の直流電源と第１および第２の電力線との間で直流電圧変換を実行するための電力変換器と、電力変換器の動作を制御するための制御装置とを備える。電力変換器は、第１から第５の半導体素子と、第１および第２のリアクトルとを含む。第１の半導体素子は、第１の電力線と第１のノードとの間に電気的に接続される。第１のリアクトルは、第１のノードと第２の電力線との間に、第１の直流電源と直列に電気的に接続される。第２の半導体素子は、第２の電力線と第１のノードとの間に電気的に接続される。第２のリアクトルは、第２のノードと第１の電力線の間に、第２の直流電源と直列に電気的に接続される。第３の半導体素子は、第２のノードと、第２の電力線との間に電気的に接続される。第４の半導体素子は、第１の電力線と第２のノードとの間に電気的に接続される。第５の半導体素子は、第１のノードと第２のノードとの間に電気的に接続される。第１から第５の半導体素子の少なくとも一部は、制御装置からの信号に応じて電流経路の形成および遮断を制御するように構成されたスイッチング素子を含む。第１のリアクトルを経由する第１のリアクトル電流および第２のリアクトルを経由する第２のリアクトル電流の各々は、制御装置からの制御信号に応答したスイッチング素子のオンオフ制御によって、各制御周期において複数の変曲点を有するように制御される。制御装置は、第１のスイッチング制御モードを有する。第１のスイッチング制御モードでは、第１および第２のリアクトル電流に生じる複数の変曲点の少なくとも一部において、同時にターンオンまたはターンオフの対象となる複数個のスイッチング素子について、時間差を付与して所定の順序でターンオンまたはターンオフさせるようにスイッチング素子の制御信号が生成される。さらに、第１のスイッチング制御モードにおいて、時間差が付与された変曲点では、所定の順序に従って、後でターンオフされたスイッチング素子または、先にターンオンされたスイッチング素子において、スイッチング損失が発生される。
　上記電源システムによれば、２つの直流電源を備えた電源システムの電力変換において、スイッチング素子間での電力損失の偏りを抑制するようなスイッチング制御を実現することができる。この結果、スイッチング素子間での発熱量を均等化することによって、低コスト化を図ることができる。
本発明の実施の形態１に従う電源システムの構成を示す回路図である。 図１に示された負荷の構成例を示す概略図である。 基本的な昇圧チョッパ回路の構成を示す回路図である。 図３に示した昇圧チョッパ回路の動作波形図である。 図１に示した電力変換器のパラレル昇圧モードにおける第１の等価回路図である。 図５に示した等価回路図における各直流電源の下アームオン時の電流経路を示す回路図である。 図５に示した等価回路図における各直流電源の上アームオン時の電流経路を示す回路図である。 図１に示した電力変換器のパラレル昇圧モードにおける第２の等価回路図である。 図８に示した等価回路図における各直流電源の下アームオン時の電流経路を示す回路図である。 図８に示した等価回路図における各直流電源の上アームオン時の電流経路を示す回路図である。 第１アームおよび第２アームを用いる昇圧チョッパ回路の各アームオンオフとスイッチング素子のオンオフとの対応関係が示される。 実施の形態１に従う電力変換器パラレル昇圧モードにおいて各スイッチング素子をオンオフ制御するためのゲート論理式の一覧を示す図表である。 図１に示した電力変換器のパラレル昇圧モードにおける直流電源の出力制御例を説明するため機能ブロック図である。 ＰＷＭ制御の動作を説明するための波形図である。 パラレル昇圧モードにおけるスイッチングパターンの一覧を示す図表である。 実施の形態１に従う電力変換器におけるリアクトル電流の向きの組み合わせを説明する概念図である。 第２アーム形成時における電流挙動を説明する回路図である。 電流位相制御が適用されたＰＷＭ制御の動作を説明するための波形図である。 電流位相制御が適用された場合における各スイッチング素子の電力損失を説明するための波形図（回生時）である。 回生動作時における電力変換器１０での第２アーム形成時の電流挙動を説明する回路図である。 実施の形態１に従うスイッチング制御の適用時における各スイッチング素子の電力損失を説明するための波形図（回生時）である。 実施の形態１に従うスイッチング制御の適用時（図２１）および非適用時（図１９）の間でスイッチング損失を比較する概念図である。 図１９とリアクトル電流の大小関係が反対であるときの波形図（実施の形態１に従うスイッチング制御の非適用時）である。 図２１とリアクトル電流の大小関係が反対であるときの波形図（実施の形態１に従うスイッチング制御の適用時）である。 図２３および図２４の間でスイッチング損失を比較する概念図である。 図１９と同様の電流位相制御が適用された場合における各スイッチング素子の電力損失を説明するための波形図（力行時）である。 図２１と同様のスイッチング制御の適用時における各スイッチング素子の電力損失を説明するための波形図（力行時）である。 図２６および図２７の間でスイッチング損失を比較する概念図である。 図２６とリアクトル電流の大小関係が反対であるときの波形図（実施の形態１に従うスイッチング制御の非適用時）である。 図２７とリアクトル電流の大小関係が反対であるときの波形図（実施の形態１に従うスイッチング制御の適用時）である。 図２９および図３０の間でスイッチング損失を比較する概念図である。 力行動作および回生動作、ならびに、ＩＬ１およびＩＬ２の大小関係の組み合わせのそれぞれにおけるスイッチング損失を比較する図表である。 実施の形態１に従うスイッチング制御（回生動作時）の適用時におけるＰＷＭ制御を説明するための波形図である。 実施の形態１の変形例に従うスイッチング制御（力行動作時）の適用時におけるＰＷＭ制御を説明するための波形図である。 実施の形態２に従う電源システムに適用されるスイッチング制御を説明するための概念図である。 実施の形態２に従うスイッチング制御の適用時におけるスイッチング素子の温度変化履歴の一例を示す概念的な波形図である。 実施の形態３に従う電力変換器の構成を説明するための回路図である。 実施の形態３に従う電力変換器パラレル昇圧モードにおいて各スイッチング素子をオンオフ制御するためのゲート論理式の一覧を示す図表である。 実施の形態３に従う電力変換器に対して図１９と同様の電流位相制御が適用された場合における各スイッチング素子の電力損失を説明するための波形図（回生時）である。 実施の形態３に従う電力変換器に対して図２１と同様のスイッチング制御が適用された場合における各スイッチング素子の電力損失を説明するための波形図（回生時）である。 図３９とリアクトル電流の大小関係が反対であるときの波形図（実施の形態１に従うスイッチング制御の非適用時）である。 図４０とリアクトル電流の大小関係が反対であるときの波形図（実施の形態１に従うスイッチング制御の適用時）である。 実施の形態３に従う電力変換器に対して図２６と同様のスイッチング制御が適用された場合における各スイッチング素子の電力損失を説明するための波形図（力行時）である。 実施の形態３に従う電力変換器に対して図２７と同様のスイッチング制御が適用された場合における各スイッチング素子の電力損失を説明するための波形図（力行時）である。 図４３とリアクトル電流の大小関係が反対であるときの波形図（実施の形態１に従うスイッチング制御の非適用時）である。 図４４とリアクトル電流の大小関係が反対であるときの波形図（実施の形態１に従うスイッチング制御の適用時）である。 実施の形態４に従うシリーズ昇圧モードにおける、実施の形態１に従う電力変換器の等価回路図（下アームオン時）である。 実施の形態４に従うシリーズ昇圧モードにおける、実施の形態１に従う電力変換器の等価回路図（上アームオン時）である。 実施の形態１に従う電力変換器のシリーズ昇圧モードにおいて各スイッチング素子をオンオフ制御するためのゲート論理式の一覧を示す図表である。 実施の形態４に従うシリーズ昇圧モードにおける、実施の形態３に従う電力変換器の等価回路図（下アームオン時）である。 実施の形態４に従うシリーズ昇圧モードにおける、実施の形態３に従う電力変換器の等価回路図（上アームオン時）である。 実施の形態３に従う電力変換器のシリーズ昇圧モードにおいて各スイッチング素子をオンオフ制御するためのゲート論理式の一覧を示す図表である。 実施の形態１，３に従う電力変換器に選択的に適用可能な複数の動作モードの一覧を示すための図表である。 第１の直流電源を回生充電しない場合における図１に示した電力変換器の構成から５変形例を示す回路図である。 第２の直流電源を回生充電しない場合における図１に示した電力変換器の構成からの変形例を示す回路図である。 第１および第２の直流電源を回生充電しない場合における図１に示した電力変換器の構成からの変形例を示す回路図である。 第１の直流電源を回生充電しない場合における図３７に示した電力変換器の構成からの変形例を示す回路図である。 第２の直流電源を回生充電しない場合における図３７に示した電力変換器の構成からの変形例を示す回路図である。 第１および第２の直流電源を回生充電しない場合における図３７に示した電力変換器の構成からの変形例を示す回路図である。
　以下に、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下では、図中の同一または相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
　［実施の形態１］
　（回路構成）
　図１は、本発明の実施の形態に従う電源システムの構成を示す回路図である。
　図１を参照して、電源システム５は、直流電源Ｂ１と、直流電源Ｂ２と、電力変換器１０と、制御装置１００とを備える。
　本実施の形態において、直流電源Ｂ１およびＢ２は、二次電池や電気二重層キャパシタ等の蓄電装置によって構成される。たとえば、直流電源Ｂ１は、リチウムイオン二次電池やニッケル水素電池のような二次電池で構成される。また、直流電源Ｂ２は、たとえば、電気二重層キャパシタやリチウムイオンキャパシタ等の出力特性に優れた直流電圧源要素により構成される。直流電源Ｂ１および直流電源Ｂ２は、「第１の直流電源」および「第２の直流電源」にそれぞれ対応する。
　なお、直流電源Ｂ１およびＢ２を同種の蓄電装置によって構成することも可能である。また、直流電源Ｂ１およびＢ２の容量についても特に限定されることはなく、直流電源Ｂ１およびＢ２は、各々を同等の容量で構成してもよく、一方の直流電源の容量を他方の直流電源の容量より大きくしてもよい。
　電力変換器１０は、高電圧側の電力線ＰＬおよび低電圧側の電力線ＧＬの間の直流電圧ＶＨ（以下、出力電圧ＶＨとも称する）を制御するように構成される。電力線ＧＬは、代表的には、接地配線で構成される。
　負荷３０は、電力変換器１０の出力電圧ＶＨを受けて動作する。出力電圧ＶＨの電圧指令値ＶＨ＊は、負荷３０の動作に適した電圧に設定される。電圧指令値ＶＨ＊は、負荷３０の状態に応じて可変に設定されてもよい。さらに、負荷３０は、回生発電等によって、直流電源Ｂ１および／またはＢ２の充電電力を発生可能に構成されてもよい。
　電力変換器１０は、スイッチング素子（電力用半導体スイッチング素子）Ｓ１～Ｓ５と、リアクトルＬ１，Ｌ２とを含む。本実施の形態において、電力用半導体スイッチング素子（以下、単に「スイッチング素子」とも称する）としては、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）、電力用ＭＯＳ（Metal　Oxide　Semiconductor）トランジスタあるいは電力用バイポーラトランジスタ等を用いることができる。
　スイッチング素子Ｓ１は、電力線ＰＬおよびノードＮ１の間に電気的に接続される。リアクトルＬ１および直流電源Ｂ１は、ノードＮ１および電力線ＧＬの間に直列に、電気的に接続される。たとえば、リアクトルＬ１は、直流電源Ｂ１の正極端子およびノードＮ１の間に電気的に接続されるとともに、直流電源Ｂ１の負極端子は、電力線ＧＬと電気的に接続される。スイッチング素子Ｓ２は、ノードＮ１および電力線ＧＬの間に電気的に接続される。なお、リアクトルＬ１および直流電源Ｂ１の接続順序を入れ換えても、電気的には等価な回路構成が維持される。
　スイッチング素子Ｓ３は、ノードＮ２および電力線ＧＬの間に電気的に接続される。スイッチング素子Ｓ４は、電力線ＰＬおよびノードＮ２の間に電気的に接続される。スイッチング素子Ｓ５は、ノードＮ１およびＮ２の間に電気的に接続される。リアクトルＬ２および直流電源Ｂ２は、電力線ＰＬおよびノードＮ２の間に直列に、電気的に接続される。たとえば、リアクトルＬ２は、直流電源Ｂ２の正極端子および電力線ＰＬの間に電気的に接続されるとともに、直流電源Ｂ２の負極端子は、ノードＮ２と電気的に接続される。なお、リアクトルＬ２および直流電源Ｂ２の接続順序を入れ換えても、電気的には等価な回路構成が維持される。
　スイッチング素子Ｓ１～Ｓ４に対しては、逆並列ダイオードＤ１～Ｄ４がそれぞれ配置されている。ダイオードＤ１～Ｄ４は、順バイアス時に、電力線ＧＬから電力線ＰＬへ向かう方向（図中、下から上へ向かう方向）の電流経路を形成するように配置される。一方で、ダイオードＤ１～Ｄ４は、逆バイアス時には、当該電流経路を非形成とする。具体的には、ダイオードＤ１は、ノードＮ１から電力線ＰＬへ向かう方向を順方向とするように接続され、ダイオードＤ２は、電力線ＧＬからノードＮ１へ向かう方向を順方向とするように接続される。同様に、ダイオードＤ３は、電力線ＧＬからノードＮ２へ向かう方向を順方向とするように接続され、ダイオードＤ４は、ノードＮ２から電力線ＰＬへ向かう方向を順方向とするように接続される。
　図１の構成例では、スイッチング素子Ｓ５は、ノードＮ１からノードＮ２へ向かう電流経路および、ノードＮ２からノードＮ１へ向かう電流経路のそれぞれについて、形成および遮断を別個に制御可能な双方向スイッチとして設けられる。すなわち、双方向スイッチ（Ｓ５）は、ノードＮ１およびＮ２の間に電気的に直列接続された、ダイオードＤ５ａおよびスイッチング素子Ｓ５ａを有する。ダイオードＤ５ａは、ノードＮ１からノードＮ２へ向かう方向を順方向として、ノードＮ１，Ｎ２間に電気的に接続される。
　双方向スイッチ（Ｓ５）は、ノードＮ１およびＮ２の間に電気的に直列接続された、ダイオードＤ５ｂおよびスイッチング素子Ｓ５ｂをさらに有する。ダイオードＤ５ｂおよびスイッチング素子Ｓ５ｂは、ノードＮ１およびＮ２間に、ダイオードＤ５ａおよびスイッチング素子Ｓ５ａに対して並列に接続される。ダイオードＤ５ｂは、ノードＮ２からノードＮ１へ向かう方向を順方向として、ノードＮ１，Ｎ２間に電気的に接続される。
　双方向スイッチでは、スイッチング素子Ｓ５ａがオンされると、ダイオードＤ５ａにより、ノードＮ１からＮ２に向かう方向に電流経路が形成される。一方で、スイッチング素子Ｓ５ａがオフされると、当該電流経路は遮断される。すなわち、スイッチング素子Ｓ５ａは、ノードＮ１からＮ２への電流経路の形成および遮断を制御するために配置される。
　また、スイッチング素子Ｓ５ｂがオンされると、ダイオードＤ５ｂにより、ノードＮ２からＮ１に向かう方向に電流経路が形成される。一方で、スイッチング素子Ｓ５ｂがオフされると、当該電流経路は遮断される。すなわち、スイッチング素子Ｓ５ｂは、ノードＮ２からＮ１への電流経路の形成および遮断を制御するために配置される。
　スイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂは、制御装置１００からの制御信号ＳＧ１～ＳＧ４，ＳＧ５ａ，ＳＧ５ｂにそれぞれ応答して、オンオフを制御することが可能である。具体的には、スイッチング素子Ｓ１～Ｓ５は、制御信号ＳＧ１～ＳＧ５が論理ハイレベル（以下、「Ｈレベル」とも表記する）のときにオン状態となって、電流経路を形成可能な状態となる。一方で、スイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂは、制御信号ＳＧ１～ＳＧ４，ＳＧ５ａ，ＳＧ５ｂが論理ローレベル（以下、「Ｌレベル」とも表記する）のときにオフ状態となって、当該電流経路を遮断する状態となる。
　図１の構成例では、スイッチング素子Ｓ１およびダイオードＤ１は「第１の半導体素子ＳＭ１」に対応し、スイッチング素子Ｓ２およびダイオードＤ２は「第２の半導体素子ＳＭ２」に対応し、スイッチング素子Ｓ３およびダイオードＤ３は「第３の半導体素子ＳＭ３」に対応する。さらに、スイッチング素子Ｓ４およびダイオードＤ４は「第４の半導体素子ＳＭ４」に対応し、スイッチング素子Ｓ５ａ，Ｓ５ｂおよびダイオードＤ５ａ，Ｄ５ｂは、「第５の半導体素子ＳＭ５」に対応する。さらに、リアクトルＬ１およびＬ２は、「第１のリアクトル」および「第２のリアクトル」にそれぞれ対応する。図１の例では、スイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂのオンオフ制御により、第１の半導体素子ＳＭ１～第５の半導体素子ＳＭ５の各々において、電流経路の形成および遮断を制御することができる。
　制御装置１００は、たとえば、図示しないＣＰＵ（Central　Processing　Unit）およびメモリを有する電子制御ユニット（ＥＣＵ）によって構成される。制御装置１００は、メモリに記憶されたマップおよびプログラムに基づいて、各センサによる検出値を用いた演算処理を行なうように構成される。あるいは、制御装置１００の少なくとも一部は、電子回路等のハードウェアにより所定の数値・論理演算処理を実行するように構成されてもよい。
　制御装置１００は、出力電圧ＶＨを制御するために、スイッチング素子Ｓ１～Ｓ５のオンオフを制御する制御信号ＳＧ１～ＳＧ５ａ，ＳＧ５ｂを生成する。なお、図１では図示を省略しているが、直流電源Ｂ１の電圧（Ｖ［１］と表記する）および電流（Ｉ［１］と表記する）、直流電源Ｂ２の電圧（Ｖ［２］と表記する）および電流（Ｉ［２］と表記する）、ならびに、出力電圧ＶＨの検出器（電圧センサ）が設けられている。これらの検出器の出力は、制御装置１００へ与えられる。
　図２は、負荷３０の構成例を示す概略図である。
　図２を参照して、負荷３０は、たとえば電動車両の走行用電動機を含むように構成される。負荷３０は、平滑コンデンサＣＨと、インバータ３２と、モータジェネレータ３５と、動力伝達ギヤ３６と、駆動輪３７とを含む。
　モータジェネレータ３５は、車両駆動力を発生するための走行用電動機であり、たとえば、複数相の永久磁石型同期電動機で構成される。モータジェネレータ３５の出力トルクは、減速機や動力分割機構によって構成される動力伝達ギヤ３６を経由して、駆動輪３７へ伝達される。駆動輪３７に伝達されたトルクにより電動車両が走行する。また、モータジェネレータ３５は、電動車両の回生制動時には、駆動輪３７の回転力によって発電する。この発電電力は、インバータ３２によってＡＣ／ＤＣ変換される。この直流電力は、電源システム５に含まれる直流電源Ｂ１，Ｂ２の充電電力として用いることができる。
　モータジェネレータの他にエンジン（図示せず）が搭載されたハイブリッド自動車では、このエンジンおよびモータジェネレータ３５を協調的に動作させることによって、電動車両に必要な車両駆動力が発生される。この際には、エンジンの回転による発電電力を用いて直流電源Ｂ１，Ｂ２を充電することも可能である。
　このように、電動車両は、走行用電動機を搭載する車両を包括的に示すものであり、エンジンおよび電動機を搭載したハイブリッド自動車と、エンジンを搭載しない電気自動車および燃料電池車との両方を含むものである。
　（電力変換器の動作）
　電力変換器１０は、特許文献２に記載された電力変換器と同様に、直流電源Ｂ１，Ｂ２と電力線ＰＬ，ＧＬとの間での直流電力変換（ＤＣ／ＤＣ変換）の態様が異なる複数の動作モードを有する。これらの動作モードは、スイッチング素子のオンオフ制御の態様を切換えることによって選択的に適用される。
　電力変換器１０の複数の動作モードには、直流電源Ｂ１およびＢ２と電力線ＰＬ，ＧＬとの間で並列にＤＣ／ＤＣ変換を行なうための「パラレル昇圧モード」と、直列接続された直流電源Ｂ１およびＢ２と電力線ＰＬ，ＧＬとの間でＤＣ／ＤＣ変換を行なうための「シリーズ昇圧モード」とが含まれる。パラレル昇圧モードは、特許文献２での「パラレル接続モード」に対応し、シリーズ昇圧モードは、特許文献２での「シリーズ接続モード」に対応する。
　以下の説明で明らかになるように、本実施の形態に従う電源システムでは、電力変換器１０のパラレル昇圧モードにおいて、スイッチング素子間の電力損失の偏りを抑制するためのスイッチング制御を特徴とする。このため、まず、基本となるパラレル昇圧モードでの動作および制御について説明する。
　図１から理解されるように、電力変換器１０は、直流電源Ｂ１および電力線ＰＬ，ＧＬの間に形成された昇圧チョッパ回路と、直流電源Ｂ２および電力線ＰＬ，ＧＬの間に形成された昇圧チョッパ回路とが組み合わされた回路構成を有している。したがって、まず、基本的な昇圧チョッパ回路の動作について詳細に説明する。
　図３には、基本的な昇圧チョッパ回路の構成を示す回路図が示される。
　図３を参照して、昇圧チョッパ回路ＣＨＰは、上アームを構成するスイッチング素子Ｓｕと、下アームを構成するスイッチング素子Ｓｌと、リアクトルＬとを有する。ダイオードＤｕおよびＤｌは、上アームのスイッチング素子Ｓｕおよび下アームのスイッチング素子Ｓｌにそれぞれ逆並列接続される。
　昇圧チョッパ回路ＣＨＰでは、下アーム（スイッチング素子Ｓｌ）のオン期間およびオフ期間が交互に設けられる。下アームのオン期間には、直流電源ＰＳ－リアクトルＬ－下アーム素子Ｓｌ（オン）を経由する電流経路１０１が形成される。これにより、リアクトルＬにエネルギが蓄積される。
　下アームのオフ期間には、直流電源ＰＳ－リアクトルＬ－ダイオードＤｕ（またはスイッチング素子Ｓｕ）－負荷３０を経由した電流経路１０２が形成される。これにより、下アーム素子Ｓｌのオン期間でリアクトルＬに蓄えられたエネルギと、直流電源ＰＳからのエネルギとが、負荷３０へ供給される。これにより、負荷３０への出力電圧は、直流電源ＰＳの出力電圧よりも昇圧される。
　上アームのスイッチング素子Ｓｕは、下アームのスイッチング素子Ｓｌのオン期間には、オフされる必要がある。また、下アームのスイッチング素子Ｓｌのオフ期間には、上アームのスイッチング素子Ｓｕをオンすることによって、負荷３０からの電力を直流電源ＰＳへ回生することができる。たとえば、上アームのスイッチング素子Ｓｕおよび下アームのスイッチング素子Ｓｌを、周期的かつ相補的にオンオフすることにより、電流方向に応じてスイッチング制御（オンオフ制御）の態様を切換えることなく、出力電圧ＶＨを制御しながら、回生および力行の両方に対応してＤＣ／ＤＣ変換を実行することができる。
　なお、直流電源ＰＳへの電力回生を行なわない場合には、電流方向が一方向に限定されるので、上アームについては、スイッチング素子Ｓｕの配置を省略して、ダイオードＤｕのみで構成することも可能である。また、下アームについては、ダイオードＤｌの配置を省略することが可能である。
　図４には、図３に示した昇圧チョッパ回路の動作波形例が示される。
　図４を参照して、下アームのオン期間には、リアクトルＬおよび直流電源ＰＳを流れる電流（以下、「リアクトル電流」と称する）ＩＬが上昇し、下アームのオフ期間には、リアクトル電流ＩＬが低下する。したがって、下アームのスイッチング素子Ｓｌのオン期間およびオフ期間の比を制御することによって、出力電圧ＶＨを制御することができる。具体的には、オン期間の比率を上昇させることによって、出力電圧ＶＨが上昇する。
　昇圧チョッパ回路ＣＨＰにおける電圧変換比（昇圧比）は、直流電源ＰＳの電圧Ｖｉ、出力電圧ＶＨおよびデューティ比ＤＴ（以下、単にデューティ比ＤＴとも称する）を用いて、下記（１）式で示されることが知られている。なお、デューティ比ＤＴは、オン期間比率を示すパラメータであり、スイッチング周期Ｔｏ（オン期間＋オフ期間）に対する下アームのオン期間比率（時間比）で定義される。
　ＶＨ＝１／（１－ＤＴ）・Ｖｉ　　　…（１）
　昇圧チョッパ回路ＣＨＰでは、パルス幅変調（ＰＷＭ）制御によって、スイッチング素子のオンオフ制御（以下、スイッチング制御）を実行できる。たとえば、キャリア波ＣＷおよびデューティ比ＤＴとの電圧比較に従って、下アームをオンオフするための制御パルス信号ＳＤが生成される。
　キャリア波ＣＷは、スイッチング周期Ｔｏと同一周期を有する。たとえば、キャリア波ＣＷには、三角波が用いられる。キャリア波ＣＷの周波数は、スイッチング素子Ｓｌ（Ｓｕ）のスイッチング周波数に相当する。キャリア波ＣＷの電圧幅（ピークトゥピーク）は、ＤＴ＝１．０に対応する電圧に設定される。
　制御パルス信号ＳＤは、デューティ比ＤＴを示す電圧が、キャリア波ＣＷの電圧よりも高いときにＨレベルに設定される一方で、キャリア波ＣＷの電圧よりも低いときにＬレベルに設定される。制御パルス信号／ＳＤは、制御パルス信号ＳＤの反転信号である。
　下アームのスイッチング素子Ｓｌのオンオフは、制御パルス信号ＳＤに従って制御される。すなわち、下アームのスイッチング素子Ｓｌは、制御パルス信号ＳＤのＨレベル期間にオン状態に制御される一方で、制御パルス信号ＳＤのＬレベル期間にはオフ状態に制御される。上アームのスイッチング素子Ｓｕは、制御パルス信号／ＳＤに従って、下アームのスイッチング素子Ｓｌと相補的かつ周期的にオンオフ制御することができる。
　リアクトル電流ＩＬは、スイッチング制御に伴って、下アームオン期間では上昇する一方で、上アームオン期間では低下する。すなわち、上アームオンから下アームオンへの遷移タイミングで、リアクトル電流ＩＬは極小点を有する。反対に、リアクトル電流ＩＬは、下アームオンから上アームオンへの遷移タイミングで極大点を有する。
　デューティ比ＤＴが高くなると、下アームのオン期間が長くなるため、電流ＩＬの平均値が増加する。これにより、直流電源ＰＳからの出力が上昇することによって、出力電圧ＶＨが上昇する。
　反対に、デューティ比ＤＴが低くなると、上アームオン期間が長くなるので、電流ＩＬの平均値は低下する。これにより、直流電源ＰＳからの出力が低下することによって、出力電圧ＶＨが低下する。このように、チョッパ回路では、スイッチング制御によって、リアクトル電流ＩＬに、極大点および極小点、すなわち複数個の変曲点を設けることを通じて、出力が制御される。
　（パラレル昇圧モードの回路動作）
　次に、電力変換器１０のパラレル昇圧モードにおける動作および制御について詳細に説明する。電力変換器１０は、パラレル昇圧モードにおいては、直流電源Ｂ１およびＢ２の各々に対して２つの昇圧チョッパ回路を並列に動作させる態様により動作する。すなわち、電力変換器１０は、特許文献２でのパラレル接続モードと同様に、直流電源Ｂ１およびＢ２と電力線ＰＬ，ＧＬ（負荷３０）との間で並列なＤＣ／ＤＣ変換を行なうことにより、電圧指令値ＶＨ＊に従って出力電圧ＶＨを制御する。
　再び図１を参照して、電力変換器１０においては、スイッチング素子Ｓ５（Ｓ５ａ，Ｓ５ｂ）のオフによってノードＮ１およびＮ２の間に電流が流れない場合と、そうでない場合との間で、直流電源Ｂ１およびＢ２に対して形成される昇圧チョッパ回路が異なることが特徴である。
　図５には、ノードＮ１およびＮ２の間に電流が流れないときの電力変換器１０の等価回路が示される。以下では、スイッチング素子Ｓ５ａおよびＳ５ｂの少なくとも一方がオフされることによってノードＮ１およびＮ２間に電流が流れない状態を、スイッチング素子Ｓ５のオフ時とも称する。
　図５を参照して、スイッチング素子Ｓ５のオフ時には、直流電源Ｂ１に対して、スイッチング素子Ｓ２およびダイオードＤ２を下アームとし、スイッチング素子Ｓ１およびダイオードＤ１を上アームとする昇圧チョッパ回路が形成される。一方、直流電源Ｂ２に対しては、スイッチング素子Ｓ４およびダイオードＤ４を下アームとし、スイッチング素子Ｓ３およびダイオードＤ３を上アームとする昇圧チョッパ回路が形成される。
　したがって、電力変換器１０は、スイッチング素子Ｓ５のオフ時には、特許文献１と同様に、直流電源Ｂ１，Ｂ２に対して昇圧チョッパ回路が並列に設けられた回路構成を有する。
　図６には、図５に示した等価回路図において、直流電源Ｂ１，Ｂ２の下アームオン時における電流経路が示される。
　図６を参照して、スイッチング素子Ｓ２をオンすることにより、図３における電流経路１０１と同様に、直流電源Ｂ１の出力によりリアクトルＬ１にエネルギを蓄積するための電流経路１１１が形成される。すなわち、スイッチング素子Ｓ２は、直流電源Ｂ１に対応して形成される昇圧チョッパ回路の下アームに相当する。
　同様に、スイッチング素子Ｓ４をオンすることにより、図３における電流経路１０１と同様に、直流電源Ｂ２の出力によりリアクトルＬ２にエネルギを蓄積するための電流経路１１２が形成される。すなわち、スイッチング素子Ｓ４は、直流電源Ｂ２に対応して形成される昇圧チョッパ回路の下アームに相当する。
　図７には、図５に示した等価回路図において、直流電源Ｂ１，Ｂ２の上アームオン時における電流経路が示される。
　図７を参照して、スイッチング素子Ｓ２をオフすることにより、スイッチング素子Ｓ１またはダイオードＤ１を経由して、リアクトルＬ１の蓄積エネルギを直流電源Ｂ１からのエネルギとともに電力線ＰＬへ出力するための電流経路１１３が形成される。本実施の形態では、スイッチング素子Ｓ１およびＳ２を相補的にオンオフすることにより、スイッチング素子Ｓ２のオフ期間にスイッチング素子Ｓ１がオンされる。スイッチング素子Ｓ１は、直流電源Ｂ１に対応して形成される昇圧チョッパ回路の上アームに相当する。
　同様に、スイッチング素子Ｓ４をオフすることにより、スイッチング素子Ｓ３またはダイオードＤ３を経由して、リアクトルＬ２の蓄積エネルギを直流電源Ｂ２からのエネルギとともに電力線ＰＬへ出力するための電流経路１１４が形成される。本実施の形態では、スイッチング素子Ｓ３およびＳ４を相補的にオンオフするので、スイッチング素子Ｓ４のオフ期間にスイッチング素子Ｓ３がオンされる。スイッチング素子Ｓ３は、直流電源Ｂ２に対応して形成される昇圧チョッパ回路の上アームに相当する。
　図６および図７から理解されるように、電流経路１１１および１１３を交互に形成することによって、直流電源Ｂ１および電力線ＰＬ，ＧＬの間のＤＣ／ＤＣ変換が実行される。同様に、電流経路１１２および１１４を交互に形成することによって、直流電源Ｂ２および電力線ＰＬ，ＧＬの間のＤＣ／ＤＣ変換が実行される。
　以下では、直流電源Ｂ１に対応して形成される昇圧チョッパ回路の上アームを「Ｂ１Ｕアーム」とも称し、下アームを「Ｂ１Ｌアーム」と称する。同様に、直流電源Ｂ２に対応して形成される昇圧チョッパ回路の上アームを「Ｂ２Ｕアーム」とも称し、下アームを「Ｂ２Ｌアーム」とも称する。
　なお、図６から理解されるように、Ｂ１ＬアームおよびＢ２Ｌアームの形成時には、ノードＮ２からＮ１へ向かう電流経路が形成されると、電力線ＰＬから電力線ＧＬへの短絡経路が形成されてしまうため、当該電流経路を遮断する必要がある。したがって、この場合には、スイッチング素子Ｓ５ｂをオフする必要がある。一方、スイッチング素子Ｓ５ａについてはオン状態としても、ダイオードＤ５ａによりノードＮ２からＮ１へ向かう電流経路を遮断できる。
　同様に、図７から理解されるように、Ｂ１ＵアームおよびＢ２Ｕアームの形成時には、ノードＮ１からＮ２へ向かう電流経路が形成されると、電力線ＰＬから電力線ＧＬへの短絡経路が形成されてしまうため、当該電流経路を遮断する必要がある。したがって、この場合には、スイッチング素子Ｓ５ａをオフする必要がある。一方、スイッチング素子Ｓ５ｂについてはオン状態としても、ダイオードＤ５ｂによりノードＮ１からＮ２へ向かう電流経路を遮断できる。
　このように、スイッチング素子Ｓ５を双方向スイッチで構成した場合には、スイッチング素子Ｓ５ａ，Ｓ５ｂを個別にオンオフすることができる。
　一方で、図８には、ノードＮ１およびＮ２の間に電流が流れるときの電力変換器１０の等価回路が示される。以下では、スイッチング素子Ｓ５ａおよびＳ５ｂのオンによってノードＮ１およびＮ２間に電流が流れる状態を、スイッチング素子Ｓ５のオン時とも称する。
　図８を参照して、直流電源Ｂ１に関して、スイッチング素子Ｓ５のオン時には、ノードＮ２および電力線ＧＬの間に接続されたスイッチング素子Ｓ３を、直流電源Ｂ１の下アーム（Ｂ１Ｌアーム）として昇圧チョッパ回路を形成することができる。同様に、ノードＮ２および電力線ＰＬの間に電気的に接続されたスイッチング素子Ｓ４を直流電源Ｂ１の上アーム（Ｂ１Ｕアーム）として、昇圧チョッパ回路を形成することができる。
　また、直流電源Ｂ２に対しては、ノードＮ１および電力線ＰＬの間に接続されたスイッチング素子Ｓ１を下アーム（Ｂ２Ｌアーム）とし、スイッチング素子Ｓ２を上アーム（Ｂ２Ｕアーム）とした昇圧チョッパ回路を形成することができる。
　図９には、図８に示した等価回路図において、直流電源Ｂ１，Ｂ２の下アームオン時における電流経路が示される。
　図９（ａ）を参照して、スイッチング素子Ｓ３およびＳ５ａをオンすることにより、直流電源Ｂ１の出力によりリアクトルＬ１にエネルギを蓄積するための電流経路１１５が形成される。一方で、図９（ｂ）に示されるように、スイッチング素子Ｓ１，Ｓ５ａをオンすることにより、直流電源Ｂ２の出力によりリアクトルＬ２にエネルギを蓄積するための電流経路１１６が形成される。
　図１０には、図８に示した等価回路図において、直流電源Ｂ１，Ｂ２の上アームオン時における電流経路が示される。
　図１０（ａ）を参照して、直流電源Ｂ１に関して、スイッチング素子Ｓ５（Ｓ５ａ）がオンされた状態でスイッチング素子Ｓ３をオフすることにより、スイッチング素子Ｓ４またはダイオードＤ４を経由してリアクトルＬ１の蓄積エネルギを直流電源Ｂ１からのエネルギとともに電力線ＰＬへ出力するための電流経路１１７が形成される。上述のように、スイッチング素子Ｓ３およびＳ４は相補的にオンオフされるので、スイッチング素子Ｓ３によってＢ１Ｌアームを形成するとともに、スイッチング素子Ｓ４によってＢ１Ｕアームを形成することができる。
　図１０（ｂ）を参照して、直流電源Ｂ２に関しては、スイッチング素子Ｓ５（Ｓ５ａ）がオンされた状態でスイッチング素子Ｓ１をオフすることにより、スイッチング素子Ｓ２またはダイオードＤ２を経由してリアクトルＬ２の蓄積エネルギを直流電源Ｂ２からのエネルギとともに電力線ＰＬへ出力するための電流経路１１８が形成される。上述のように、スイッチング素子Ｓ１およびＳ２は相補的にオンオフされるので、スイッチング素子Ｓ１によってＢ２Ｌアームを形成するとともに、スイッチング素子Ｓ２によってＢ２Ｕアームを形成することができる。なお、図１０（ａ），（ｂ）では、スイッチング素子Ｓ５ｂのオンにより、電流経路１１７，１１８とは逆方向に流れる負荷３０からの回生電流を受け入れて、直流電源Ｂ１，Ｂ２を充電することができる。
　図１１には、スイッチング素子Ｓ５のオフ時およびオン時にそれぞれ形成される昇圧チョッパ回路の各アームとスイッチング素子のオンオフとの対応関係が示される。
　図１１を参照して、スイッチング素子Ｓ５のオフ時（図５～図７）に形成される昇圧チョッパ回路における各アームを「第１アーム」と称し、スイッチング素子Ｓ５のオン時（図８～図１０）に形成される昇圧チョッパ回路の各アームを「第２アーム」と称することとする。
　スイッチング素子Ｓ５のオフ時、すなわち第１アームの形成時には、直流電源Ｂ１に対して、上述のように、スイッチング素子Ｓ２のオンによってＢ１Ｌアームがオンされる一方で、スイッチング素子Ｓ１のオン（スイッチング素子Ｓ２のオフ）によってＢ１Ｕアームがオンされる。また、直流電源Ｂ２に対しては、スイッチング素子Ｓ４のオンによってＢ２Ｌアームがオンされる一方で、スイッチング素子Ｓ３のオン（スイッチング素子Ｓ４のオフ）によってＢ２Ｕアームがオンされる。
　一方で、スイッチング素子Ｓ５のオン時、すなわち第２アームの形成時には、直流電源Ｂ１に対して、上述のように、スイッチング素子Ｓ３のオンによってＢ１Ｌアームがオンされる一方で、スイッチング素子Ｓ４のオン（スイッチング素子Ｓ３のオフ）によってＢ１Ｕアームがオンされる。また、直流電源Ｂ２に対しては、スイッチング素子Ｓ１のオンによってＢ２Ｌアームがオンされる一方で、スイッチング素子Ｓ２のオン（スイッチング素子Ｓ１のオフ）によってＢ２Ｕアームがオンされる。
　このように、第１アームおよび第２アームのいずれにおいても、スイッチング素子Ｓ１およびＳ２を相補的にオンオフするとともに、スイッチング素子Ｓ３およびＳ４を相補的にオンオフすることにより、直流電源Ｂ１およびＢ２の各々に対して、上アームおよび下アームが交互にオンオフされるように制御することができる。
　実施の形態１に従う電力変換器１０のパラレル昇圧モードでは、図１１に示された第１アームおよび第２アームを使い分けてＤＣ／ＤＣ変換を実行する。ただし、図１１に示したように、各スイッチング素子Ｓ１～Ｓ４は、直流電源Ｂ１，Ｂ２の一方に対して第１アームとして動作するとともに、直流電源Ｂ１，Ｂ２の他方に対して第２アームとして動作する。このような、第１アームおよび第２アーム間の干渉により、第２アームを適用できる期間が限定される点に留意する必要がある。
　具体的には、直流電源Ｂ１，Ｂ２の一方について第２アームをオンすると、直流電源Ｂ１，Ｂ２の他方に対しては、上下反対側の第１アームがオンされることになる。たとえば、スイッチング素子Ｓ３，Ｓ５をオンして第２アームのうちのＢ１Ｌアームをオンすると（図９（ａ））、スイッチング素子Ｓ３のオンに応じて、図７と同様に、直流電源Ｂ２に対しては第１アームのうちのＢ２Ｕアームがオンされる。反対に、スイッチング素子Ｓ４，Ｓ５のオンによって第２アームのうちのＢ１Ｕアームをオンすると（図１０（ａ））、図６と同様に、直流電源Ｂ２に対しては第１アームのうちのＢ２Ｌアームがオンされる。
　図９（ａ），（ｂ）からも理解されるように、第２アームの形成時に、Ｂ１ＬアームおよびＢ２Ｌアームの両方をオンした場合には、オン状態のスイッチング素子Ｓ１，Ｓ３，Ｓ５ａを経由して、電力線ＰＬおよびＧＬ間に短絡経路が形成されてしまう。このため、上述のように、Ｂ１ＬアームおよびＢ２Ｌアームの両方をオンする場合には、スイッチング素子Ｓ５（少なくともＳ５ａ）のオフによって、第１アーム（図６）を適用することが必要である。
　同様に、図１０（ａ），（ｂ）からも理解されるように、第２アームの形成時に、Ｂ１ＵアームおよびＢ２Ｕアームの両方をオンした場合には、オン状態のスイッチング素子Ｓ４，Ｓ５ｂ，Ｓ２を経由して、電力線ＰＬおよびＧＬ間に短絡経路が形成されてしまう。このため、上述のように、Ｂ１ＬアームおよびＢ２Ｌアームの両方をオンする場合には、スイッチング素子Ｓ５（少なくともＳ５ｂ）のオフによって、第１アーム（図６）を適用することが必要である。
　したがって、第２アームを使用できる期間は、直流電源Ｂ１，Ｂ２の間で、上アームへの指令（オン／オフ）と下アームへの指令（オン／オフ）とが異なる期間に限定される。すなわち、直流電源Ｂ１に対して上アームオンが指令されている一方で直流電源Ｂ２に対して下アームオンが指令されている期間、または、直流電源Ｂ１に対して下アームオンが指令されている一方で直流電源Ｂ２に対して上アームオンが指令されている期間に限って、第２アームを使用することができる。
　図１２には、パラレル昇圧モードにおけるスイッチング素子Ｓ１～Ｓ５の各々についてのオンオフ制御のためのゲート論理式が示される。
　図１２を参照して、制御パルス信号ＳＤ１は、直流電源Ｂ１に対応する昇圧チョッパ回路における制御パルス信号ＳＤ（図４）に相当する。すなわち、制御パルス信号ＳＤ１のＨレベル時には、直流電源Ｂ１に対する下アームオンが指示される。制御パルス信号ＳＤ１のＨレベル期間が長くなる程、直流電源Ｂ１からの出力が増加することになる。
　制御パルス信号／ＳＤ１は、制御パルス信号ＳＤ１の反転信号である。すなわち、制御パルス信号／ＳＤ１のＨレベル時には、直流電源Ｂ１に対する上アームオンが指示される。制御パルス信号／ＳＤ１のＨレベル期間（すなわち、制御パルス信号ＳＤ１のＬレベル期間）が長くなる程、直流電源Ｂ１からの出力が減少することになる。
　同様に、制御パルス信号ＳＤ２は、直流電源Ｂ２に対応する昇圧チョッパ回路における制御パルス信号ＳＤ（図４）に相当し、制御パルス信号／ＳＤ２は、制御パルス信号ＳＤ２の反転信号である。制御パルス信号ＳＤ２のＨレベル期間が長くなる程、直流電源Ｂ２からの出力が増加する一方で、制御パルス信号／ＳＤ１のＨレベル期間（すなわち、制御パルス信号ＳＤ１のＬレベル期間）が長くなる程、直流電源Ｂ１からの出力が減少することになる。
　電力変換器１０のパラレル昇圧モードでは、スイッチング素子Ｓ２は、制御パルス信号ＳＤ１に対応してオンオフ制御されるとともに、スイッチング素子Ｓ１は、制御パルス信号／ＳＤ１に応答してオンオフされる。さらに、スイッチング素子Ｓ４は、制御パルス信号ＳＤ２に応じてオンオフ制御されるとともに、スイッチング素子Ｓ３は制御パルス信号／ＳＤ２に応答してオンオフされる。
　基本的には、スイッチング素子Ｓ５は、制御パルス信号ＳＤ１およびＳＤ２の排他的論理和（ＸＯＲ）に従ってオンオフ制御することができる。このようにすると、制御パルス信号ＳＤ１およびＳＤ２の論理レベルが等しいとき（すなわち、ＳＤ１＝ＳＤ２＝Ｈ、または、ＳＤ１＝ＳＤ２＝Ｌ）である場合には、スイッチング素子Ｓ５はオフされる。この結果、図６または図７に示した回路状態において、ノードＮ１およびＮ２の間を電気的に切り離すことによって、電力線ＰＬおよびＧＬ間に短絡経路が形成されることを回避できる。
　一方で、上述のように、図６および図７の回路状態の各々において、上記短絡経路の形成を回避するためには、一方向の電流経路を遮断すれば足りる。具体的には、図６の回路状態では、ノードＮ２からＮ１へ向かう方向の電流経路のみを遮断すれば短絡経路の形成を回避できる。同様に、図７の回路状態では、ノードＮ１からＮ２へ向かう方向の電流経路のみを遮断すればよい。
　したがって、Ｂ１Ｌアーム（スイッチング素子Ｓ２）およびＢ２Ｌアーム（スイッチング素子Ｓ４）の両方をオンする期間、すなわち、ＳＤ１＝ＳＤ２＝Ｈレベルの期間では、スイッチング素子Ｓ５ｂのオフが必要である一方で、スイッチング素子Ｓ５ａはオンすることができる。一方で、Ｂ１Ｕアーム（スイッチング素子Ｓ１）およびＢ２Ｕアーム（スイッチング素子Ｓ３）の両方をオンする期間、すなわち、ＳＤ１＝ＳＤ２＝Ｈレベルの期間では、スイッチング素子Ｓ５ａのオフが必要である一方で、スイッチング素子Ｓ５ｂはオンすることができる。
　したがって、スイッチング素子Ｓ５ａは、制御パルス信号ＳＤ１およびＳＤ２の論理和（ＯＲ）に従ってオンオフすることも可能である。同様に、スイッチング素子Ｓ５ｂは、制御パルス信号／ＳＤ１および／ＳＤ２の論理和（ＯＲ）に従ってオンオフすることも可能である。
　このようにすると、スイッチング素子Ｓ５ａ，Ｓ５ｂの各々を、制御パルス信号ＳＤ１およびＳＤ２の排他的論理和（ＸＯＲ）に従って共通にオンオフする場合と比較して、オンオフ回数を減少させることができるので、スイッチング損失を抑制することができる。
　このように、図１２に示した論理演算式に従って、スイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂのオンオフを、制御パルス信号ＳＤ１，ＳＤ２に応じて制御することにより、第１アームを用いる昇圧チョッパ回路と、第２アームを形成する用いる昇圧チョッパ回路とを自動的に選択しながら、パラレル昇圧モードにおけるＤＣ／ＤＣ変換を実行することができる。特に、スイッチング素子Ｓ５（Ｓ５ａ，Ｓ５ｂ）によるノードＮ１，Ｎ２間の電流経路の形成／遮断の制御によって、電力線ＰＬ，ＧＬ間に短絡経路が形成されることを回避しながら、第１アームおよび第２アームを切換えることができる。
　図１３は、電力変換器１０のパラレル昇圧モード時における直流電源Ｂ１，Ｂ２の出力制御例を説明するため機能ブロック図である。なお、以下では、図１３を始めとする各機能ブロック図中の機能ブロックについて、制御装置１００によるソフトウェア処理および／またはハードウェア処理によってその機能が実現されるものとする。
　図１３を参照して、パラレル昇圧モードでは、特許文献２のパラレル接続モードと同様に、直流電源Ｂ１およびＢ２の一方の出力を、出力電圧ＶＨの電圧偏差ΔＶ（ΔＶ＝ＶＨ＊－ＶＨ）を補償するように制御（電圧制御）するとともに、直流電源Ｂ１およびＢ２の他方の出力を、電流Ｉ［１］またはＩ［２］の電流偏差を補償するように制御（電流制御）することができる。たとえば、電流制御の指令値（Ｉｏ＊）は、当該電源の出力電力を制御するように設定することができる。
　一例として、パラレル昇圧モードにおけるコンバータ制御部２５０は、直流電源Ｂ１の出力を電圧制御する一方で、直流電源Ｂ２の出力を電流制御するように、電力変換器１０を制御する。この場合には、直流電源Ｂ２の電力指令値Ｐ［２］＊および電圧Ｖ［２］を用いて、Ｉｏ＊＝Ｐ［２］＊／Ｖ［２］に設定すると、直流電源Ｂ２の入出力電圧を電力指令値Ｐ［２］＊に従って制御することができる。
　コンバータ制御部２５０は、減算部２５２，２５４と、直流電源Ｂ１の出力を制御するためのコントローラ２１０と、直流電源Ｂ２の出力を制御するためのコントローラ２２０と、ＰＷＭ制御部２３０と、キャリア波発生部２４０とを含む。
　減算部２５２は、電圧制御のための電圧偏差ΔＶを演算する（ΔＶ＝ＶＨ＊－ＶＨ）。コントローラ２１０は、電圧偏差ΔＶを補償するためのフィードバック制御（たとえばＰＩ制御）によって、直流電源Ｂ１のデューティ比ＤＴ１（以下、単にデューティ比ＤＴ１と称する）を演算する。なお、直流電源Ｂ１の電圧Ｖ［１］および電圧指令値ＶＨ＊の電圧比から、式（１）を用いて算出される理論昇圧比をさらに反映して、デューティ比ＤＴ１を演算することも可能である。
　減算部２５４は、電流制御のための電流偏差ΔＩを演算する（ΔＩ＝Ｉｏ＊－Ｉ［２］）。コントローラ２２０は、電流偏差ΔＩを補償するためのフィードバック制御（たとえば、ＰＩ制御）によって、直流電源Ｂ２のデューティ比ＤＴ２（以下、単にデューティ比ＤＴ２と称する）を演算する。なお、直流電源Ｂ２の電圧Ｖ［２］および電圧指令値ＶＨ＊の電圧比から、式（１）を用いて算出される理論昇圧比をさらに反映して、デューティ比ＤＴ２を演算することも可能である。
　キャリア波発生部２４０は、直流電源Ｂ１の制御に用いるキャリア波ＣＷ１および、直流電源Ｂ２の制御に用いるＣＷ２を発生する。ＰＷＭ制御部２３０は、デューティ比ＤＴ１およびキャリア波ＣＷ１の比較に基づくＰＷＭ制御と、キャリア波ＣＷ２およびデューティ比ＤＴ２との比較に基づくＰＷＭ制御との組合せにより、制御信号ＳＧ１～ＳＧ５を生成する。キャリア波ＣＷ１およびＣＷ２は、スイッチング周波数に相当する同一周波数を有する。
　パラレル昇圧モードでは、デューティ比ＤＴ１，ＤＴ２に基づく直流電源Ｂ１およびＢ２からの出力制御によって、直流電源Ｂ１，Ｂ２の一方を電圧制御（ＶＨ→ＶＨ＊）するとともに、直流電源Ｂ１，Ｂ２の他方を電流制御（Ｉ［１］またはＩ［２］→Ｉｏ＊）するように、電力変換器１０を制御することができる。これにより、パラレル昇圧モードでは、負荷３０に対する電力変換器１０全体の入出力電力ＰＬ（負荷電力ＰＬ）に対して、電流制御される直流電源の入出力電力を制御することにより、電圧制御される直流電源の入出力電力についても間接的に制御することができる。
　なお、直流電源Ｂ１およびＢ２の出力制御は、図１３での例示に限定されず、デューティ比ＤＴ１，ＤＴ２の算出は、出力電圧ＶＨを電圧指令値ＶＨ＊に制御する機能を有する限り、任意の態様で実行することができる。
　アレンジの一例として、出力電圧ＶＨを電圧指令値ＶＨ＊に制御するために電力変換器１０から入出力される必要電力Ｐｒの算出に基づいて、直流電源Ｂ１，Ｂ２の出力を電力制御（電流制御）することも可能である。具体的には、当該必要電力Ｐｒを直流電源Ｂ１，Ｂ２の間で配分した電力指令値Ｐ１＊，Ｐ２＊に従って、直流電源Ｂ１およびＢ２の出力電力を制御することが可能である（Ｐｒ＝Ｐ１＊＋Ｐ２＊）。パラレル昇圧モードでは、電力指令値Ｐ１＊，Ｐ２＊間の配分を自由にすることができる。この場合には、電力指令値Ｐ１＊，Ｐ２＊から求められた、電流指令値Ｉ１＊（Ｉ１＊＝Ｐ１＊／Ｖ［１］）およびＩ２＊（Ｉ２＊＝Ｐ２＊／Ｖ［２］）を基準値とする電流Ｉ［１］，Ｉ［２］のフィードバック制御によって、デューティ比ＤＴ１，ＤＴ２を算出することができる。
　図１４には、パラレル接続モードにおけるＰＷＭ制御部２３０の動作を説明するための波形図が示される。
　図１４を参照して、直流電源Ｂ１に対して、制御パルス信号ＳＤ１，／ＳＤ１は、キャリア波ＣＷ１とデューティ比ＤＴ１との電圧比較に基づくＰＷＭ制御によって生成される。ＤＴ１＞ＣＷ１の期間では、制御パルス信号ＳＤ１がＨレベルに設定される一方で、ＣＷ１＞ＤＴ１の期間では、制御パルス信号ＳＤ１がＬレベルに設定される。したがって、デューティ比ＤＴ１の上昇に応じて、制御パルス信号ＳＤ１のＨレベル期間が長くなり、制御パルス信号／ＳＤ１のＨレベル期間が短くなる。上述のように、制御パルス信号ＳＤ１のＨレベル期間には、直流電源Ｂ１の下アームオンが指令されるので、デューティ比ＤＴ１の上昇に応じて直流電源Ｂ１の出力が増加する。
　同様に、直流電源Ｂ２に対しても、デューティ比ＤＴ２とキャリア波ＣＷ２との電圧比較に基づくＰＷＭ制御によって、制御パルス信号ＳＤ２，／ＳＤ２が生成される。制御パルス信号ＳＤ１，／ＳＤ１と同様に、ＤＴ２＞ＣＷ２の期間では、制御パルス信号ＳＤ２がＨレベルに設定される一方で、ＣＷ２＞ＤＴ２の期間では、制御パルス信号ＳＤ２はＬレベルに設定される。制御パルス信号ＳＤ２のＨレベル期間には、直流電源Ｂ２の下アームオンが指令されるため、デューティ比ＤＴ２の上昇に応じて直流電源Ｂ２の出力が増加する。
　制御信号ＳＧ１～ＳＧ５は、図１２に示された論理演算式に従って、上記ＰＷＭ制御によって得られた制御パルス信号ＳＤ１，／ＳＤ１，ＳＤ２，／ＳＤ２に応じて生成される。ここで、図１２に示した論理式に従えば、制御パルス信号ＳＤ１のＨ／Ｌレベルと、制御パルス信号ＳＤ２のＨ／Ｌレベルとの組合せに応じて、スイッチング素子Ｓ１～Ｓ５のスイッチングパターンは、図１５に示す４通りに限定される。
　図１５は、パラレル昇圧モードにおけるスイッチング素子Ｓ１～Ｓ５のオンオフパターン（スイッチングパターン）の一覧を示す図表である。
　図１４を参照して、時刻ｔ０～ｔ１間では、ＳＤ１＝ＳＤ２＝Ｈである。このとき、制御信号ＳＧ１＝ＳＧ３＝ＳＧ５ｂ＝Ｌとなる一方で、ＳＧ２＝ＳＧ４＝ＳＧ５ａ＝Ｈとなる。したがって、図１５のパターンＩＩに示されるように、スイッチング素子Ｓ５ｂがオフされて第１アームが形成される。そして、スイッチング素子Ｓ１，Ｓ３がオフされる一方で、スイッチング素子Ｓ２，Ｓ４がオンされる。
　このとき、図１１から理解されるように、直流電源Ｂ１およびＢ２の各々に対して下アーム（Ｂ１ＬアームおよびＢ２Ｌアーム）のオンが指令される。したがって、時刻ｔ０～ｔ１間では、リアクトル電流ＩＬ１およびＩＬ２の両方が上昇する。なお、図１の回路構成から明らかなとおり、リアクトル電流ＩＬ１は直流電源Ｂ１の電流Ｉ［１］に相当し、リアクトル電流ＩＬ２は直流電源Ｂ２の電流Ｉ［２］に相当する。
　再び図１４を参照して、時刻ｔ１において制御パルス信号ＳＤ２がＨレベルからＬレベルへ変化するため、時刻ｔ１～ｔ２間では、ＳＤ１＝Ｈ、かつ、ＳＤ２＝Ｌである。このとき、制御信号ＳＧ２＝ＳＧ３＝ＳＧ５ａ＝ＳＧ５ｂ＝Ｈとなる一方で、ＳＧ１＝ＳＧ４＝Ｌとなる。したがって、図１５のパターンＩに示されるように、スイッチング素子Ｓ５ａ，Ｓ５ｂがオンされて、第２アームが形成される下で、スイッチング素子Ｓ２，Ｓ３がオンされる一方で、スイッチング素子Ｓ１，Ｓ４がオフされる。
　このとき、図１１から理解されるように、直流電源Ｂ１に対して下アーム（Ｂ１Ｌアーム）のオンが指令される一方で、直流電源Ｂ２に対して上アーム（Ｂ２Ｕアーム）のオンが指令される。したがって、時刻ｔ１～ｔ２間では、リアクトル電流ＩＬ１が上昇する一方で、リアクトル電流ＩＬ２は低下する。この結果、時刻ｔ１において、リアクトル電流ＩＬ２は、上昇から低下に転じるので、極大点を有することになる。
　再び図１４を参照して、時刻ｔ２において制御パルス信号ＳＤ１がＨレベルからＬレベルへ変化するため、時刻ｔ２～ｔ３間では、ＳＤ１＝ＳＤ２＝Ｌである。このとき、制御信号ＳＧ２＝ＳＧ４＝ＳＧ５ａ＝Ｌとなる一方で、ＳＧ１＝ＳＧ３＝ＳＧ５ｂ＝Ｈとなる。したがって、図１５のパターンＩＶに示されるように、スイッチング素子Ｓ５ａがオフされて第１アームを用いる昇圧チョッパ回路が形成される下で、スイッチング素子Ｓ１，Ｓ３がオンされる一方で、スイッチング素子Ｓ２，Ｓ４がオフされる。
　このとき、図１１から理解されるように、直流電源Ｂ１およびＢ２の各々に対して上アーム（Ｂ１ＵアームおよびＢ２Ｕアーム）のオンが指令される。したがって、時刻ｔ２～ｔ３間では、リアクトル電流ＩＬ１およびＩＬ２の両方が低下する。この結果、時刻ｔ２において、リアクトル電流ＩＬ１は、上昇から低下に転じるので、極大点を有することになる。
　再び図１４を参照して、時刻ｔ３において制御パルス信号ＳＤ１がＬレベルからＨレベルへ変化するため、時刻ｔ３～ｔ４間では、ＳＤ１＝Ｈ、かつ、ＳＤ２＝Ｌである。したがって、時刻ｔ０～ｔ１間におけるスイッチングパターン（図１５のパターンＩ）が再現されることにより、第１アームの使用下で、リアクトル電流ＩＬ１が上昇する一方で、リアクトル電流ＩＬ２が低下するように、スイッチング素子Ｓ１～Ｓ５が制御される。この結果、時刻ｔ３において、リアクトル電流ＩＬ１は、低下から上昇に転じるので、極小点を有することになる。
　なお、図１４の動作例では、ＤＴ１＞ＤＴ２であるため、時刻ｔ０～ｔ１間とは反対にＳＤ１＝Ｌ、かつ、ＳＤ２＝Ｈとなる期間が存在していないが、当該期間においては、図１５に示されるように、制御信号ＳＧ１＝ＳＧ４＝ＳＧ５ａ＝ＳＧ５ｂ＝Ｈとなる一方で、ＳＧ２＝ＳＧ３＝Ｌとなる。したがって、図１５のパターンＩＩＩに示されるように、スイッチング素子Ｓ５ａ，ＳＧ５ｂがオンされて、第２アームを用いる昇圧チョッパ回路が形成される下で、スイッチング素子Ｓ１，Ｓ４がオンされる一方で、スイッチング素子Ｓ２，Ｓ３がオフされる。
　このとき、図１１から理解されるように、直流電源Ｂ２に対して下アーム（Ｂ２Ｌアーム）のオンが指令される一方で、直流電源Ｂ１に対して上アーム（Ｂ１Ｕアーム）のオンが指令される。したがって、当該期間では、リアクトル電流ＩＬ２が上昇する一方で、リアクトル電流ＩＬ１が低下するように、スイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂが制御されることが理解される。
　図１４での時刻ｔ４以降についても、デューティ比ＤＴ１，ＤＴ２に応じたＰＷＭ制御によって、図１５に示されたスイッチングパターンに従って、スイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂを同様に制御することができる。
　このように、実施の形態１に従う電力変換器１０では、デューティ比ＤＴ１，ＤＴ２に従って直流電源Ｂ１，Ｂ２の出力を制御するために、図１５に示された４個のスイッチングパターンが切換えられる。これにより、キャリア波ＣＷ１，ＣＷ２の１周期に相当する各制御周期において、リアクトル電流ＩＬ１，ＩＬ２の各々には、２個の変曲点（極大点および極小点）が生じることになる。
　パラレル昇圧モードでは、図１５に示された４個のスイッチングパターンの切換えによって、第１アームを用いる昇圧チョッパ回路が形成される期間（パターンＩＩおよびＩＶ）と、第２アームを用いる昇圧チョッパ回路が形成される期間（パターンＩおよびＩＩＩ）とを自動的に切換えながら、直流電源Ｂ１およびＢ２が、電力線ＰＬ，ＧＬに対して並列にＤＣ／ＤＣ変換を実行することができる。
　（パラレル昇圧モードにおける電力変換器の電力損失）
　次に、実施の形態１に従う電力変換器１０のパラレル昇圧モードにおける電力損失低減効果について詳細に説明する。
　電力変換器１０は、スイッチング素子Ｓ５のオフによる第１アームの適用時には、図５に示したように、２個の昇圧チョッパ回路を並列接続した回路構成（特許文献１）によって、ＤＣ／ＤＣ変換を実行する。
　一方で、特許文献２に示された電力変換器のパラレル接続モードでは、一部のスイッチング素子には、２つの直流電源のＤＣ／ＤＣ変換の電流が重畳して流れることにより、導通損失が増加することが懸念される。すなわち、特許文献２の電力変換器のパラレル接続モードでは、スイッチング素子での電力損失が、特許文献１の回路構成、および、電力変換器１０の第１アームの適用時よりも高くなってしまう虞がある。
　これに対して、実施の形態１に従う電力変換器１０では、以下に説明するように、上述した第２アームが形成される期間が設けられることにより、スイッチング素子の導通損失を低減することができる。
　再び図１５を参照して、電力変換器１０において第２アームを用いる昇圧チョッパ回路が形成される期間には、スイッチング素子Ｓ２，Ｓ３，Ｓ５（Ｓ５ａ，Ｓ５ｂ）がオン（Ｓ１，Ｓ４はオフ）されるパターンＩ（図１５）と、スイッチング素子Ｓ１，Ｓ４，Ｓ５（Ｓ５ａ，Ｓ５ｂ）がオン（Ｓ２，Ｓ３はオフ）されるパターンＩＩＩとの２つのスイッチングパターンのみが存在する。
　図８から理解されるように、パターンＩ（Ｓ２，Ｓ３，Ｓ５ａ，Ｓ５ｂがオン）では、スイッチング素子Ｓ２およびＳ３は、直流電源Ｂ１の下アームとして、ノードＮ２および電力線ＧＬの間に電気的に並列接続される構成となる。同時に、スイッチング素子Ｓ２およびＳ３は、直流電源Ｂ２の上アームとして、ノードＮ２および電力線ＧＬの間に電気的に並列接続される。
　また、パターンＩＩＩ（Ｓ１，Ｓ４，Ｓ５ａ，Ｓ５ｂがオン）では、スイッチング素子Ｓ１およびＳ４は、直流電源Ｂ２の下アームとして、ノードＮ２および電力線ＰＬの間に電気的に並列接続される構成となる。同時に、スイッチング素子Ｓ１およびＳ４は、直流電源Ｂ１の上アームとして、ノードＮ１および電力線ＰＬの間に電気的に並列接続される。
　第２アームの形成時には、直流電源Ｂ１，Ｂ２の上アームまたは下アームとして、複数のスイッチング素子が並列接続されることによる分流効果と、リアクトル電流ＩＬ１，ＩＬ２の打ち消し合い効果とによって、スイッチング素子での電力損失が抑制される。電流打消し合い効果は、リアクトル電流ＩＬ１，ＩＬ２の向き（正／負）によって挙動が異なる。
　図１６には、電力変換器１０におけるリアクトル電流ＩＬ１およびＩＬ２の方向の組合せを説明する概念図が示される。
　図１６を参照して、リアクトル電流ＩＬ１およびＩＬ２の正／負の組合せから、電力変換器１０の動作領域は、直流電源Ｂ１およびＢ２の両方が力行動作する領域（ＩＬ１＞０，ＩＬ２＞０）と、直流電源Ｂ１が回生動作する一方で直流電源Ｂ２が力行動作する領域（ＩＬ１＜０，ＩＬ２＞０）と、直流電源Ｂ１，Ｂ２の両方が回生動作をする領域（ＩＬ１＜０，ＩＬ２＜０）と、直流電源Ｂ１が力行動作する一方で直流電源Ｂ２が回生動作する領域（ＩＬ１＞０，ＩＬ２＜０）に分けられる。
　次に、第２アーム形成時の電流挙動について、図１７を用いて説明する。図１７（ａ）には、パターンＩ（Ｂ１ＬアームおよびＢ２Ｕアームオン）での電流挙動が示される。一方で、図１７（ｂ）には、パターンＩＩＩ（Ｂ１ＵアームおよびＢ２Ｌアームオン）での電流挙動が示される。
　図１７（ａ）には、直流電源Ｂ１，Ｂ２の両方が力行動作するＩＬ１＞０，ＩＬ２＞０のときの電流挙動が示される。パターンＩでは、オン状態のスイッチング素子Ｓ２，Ｓ３，Ｓ５（Ｓ５ａ，Ｓ５ｂ）が、ノードＮ１，Ｎ２および電力線ＧＬの間にループ状に接続される。この状態では、スイッチング素子Ｓ２，Ｓ４，Ｓ５の各々は、双方向にダイオードが並列接続された状態となるので、リアクトル電流ＩＬ１，ＩＬ２の経路は、ノードＮ１，Ｎ２の電位関係に応じて変化する。すなわち、リアクトル電流ＩＬ２は、電流経路１１８に加えて、分流によってスイッチング素子Ｓ２およびスイッチング素子Ｓ５ａを経由する電流経路１１８ｄを形成し得る。同様に、リアクトル電流ＩＬ１は、電流経路１１５に加えて、分流によってスイッチング素子Ｓ２を経由する電流経路１１５ｄを形成し得る。
　ここで、導通して電流が流れている状態のダイオードの各々には、ほぼ同じ大きさの順方向電圧が発生する。したがって、ループ状に接続されたスイッチング素子Ｓ２，Ｓ３，Ｓ５のすべてに電流が流れている状態（導通状態）は発生しない。なぜなら、ほぼ同等の３つの電圧がループ状の閉路を形成するとすれば、それぞれの電圧がどのような向きであっても、キルヒホッフ電圧則が成立しないからである。したがって、スイッチング素子Ｓ２，Ｓ３，Ｓ５のいずれかは、自然に非導通となって電流が通過しない状態となる。
　図１７（ａ）に示されるように、ＩＬ１＞０，ＩＬ２＞０の場合には、ノードＮ１に対してＩＬ１が流入する一方で、ノードＮ２からはＩＬ２が流入する。この電流方向に対して、ＩＬ２＞ＩＬ１のときには、スイッチング素子Ｓ２が非導通状態（電流＝０）となり、スイッチング素子Ｓ３，Ｓ５が導通状態となる。
　まず、Ｓ２，Ｓ３が導通状態（Ｓ５が非導通状態）とすると、キルヒホッフの電圧則に矛盾した回路状態となるため、このような回路状態は発生しない。具体的には、Ｓ２，Ｓ３が導通状態（Ｓ５が非導通状態）のとき、ＩＬ１は電流経路１１５ｄにより全量がＳ２を通過し、ＩＬ２は電流経路１１８により全量がＳ３を通過することになる。しかしながら、この電流方向では、スイッチング素子Ｓ５には、スイッチング素子Ｓ２，Ｓ３で生じる順電圧降下の和が印可されることになるため、スイッチング素子Ｓ５を非導通状態とすることができない。
　同様に、Ｓ２，Ｓ５が導通状態（Ｓ３が非導通状態）としても、キルヒホッフの電圧則に矛盾した回路状態となるため、このような回路状態は発生しない。具体的には、Ｓ２，Ｓ５が導通状態（Ｓ３が非導通状態）のとき、ＩＬ２は電流経路１１８ｄにより全量がＳ２を通過し、ＩＬ１は電流経路１１５、１１５ｄに分流することになる。この結果、Ｓ５にＩＬ２が通過するとともに、Ｓ２には差分電流（ＩＬ１－ＩＬ２）が通過する。しかしながら、ＩＬ２＞ＩＬ１のときには、Ｓ２での順電圧降下と、Ｓ５での順電圧降下との和が、スイッチング素子Ｓ３に印可されることになるため、スイッチング素子Ｓ３を非導通状態とすることができない。
　これに対して、Ｓ３，Ｓ５が導通状態（Ｓ２が非導通状態）とすると、ＩＬ１は電流経路１１５により全量がＳ５を通過し、ＩＬ２は電流経路１１８，１１８ｄに分流する。この結果、Ｓ５にＩＬ１が通過するとともに、Ｓ３には差分電流（ＩＬ１－ＩＬ２）が通過する。ＩＬ２＞ＩＬ１のときには、Ｓ５での順電圧降下と、Ｓ３での順電圧降下との差が、スイッチング素子Ｓ２に印可されることになるため、スイッチング素子Ｓ２は非導通状態になる。
　したがって、図１７（ａ）においてＩＬ２＞ＩＬ１のときには、スイッチング素子Ｓ２の電流は０である一方で、スイッチング素子Ｓ３には差分電流（ＩＬ２－ＩＬ１）が通過し、スイッチング素子Ｓ５ａにはＩＬ１が通過する。
　一方で、図１７（ａ）においてＩＬ１＞ＩＬ２のときには、差分電流（ＩＬ１－ＩＬ２）の方向が反対になるため、スイッチング素子Ｓ３が非導通状態（電流＝０）となり、スイッチング素子Ｓ２，Ｓ５が導通状態となる。すなわち、スイッチング素子Ｓ３の電流は０である一方で、スイッチング素子Ｓ２には差分電流（ＩＬ２－ＩＬ１）が通過し、スイッチング素子Ｓ５ａにはＩＬ２が通過する。
　図１７（ｂ）には、パターンＩＩＩ（Ｂ１ＵアームおよびＢ２Ｌアームオン）において、直流電源Ｂ１，Ｂ２の両方が力行動作するＩＬ１＞０，ＩＬ２＞０のときの電流挙動が示される。
　パターンＩＩＩでは、オン状態のスイッチング素子Ｓ１，Ｓ４，Ｓ５（Ｓ５ａ，Ｓ５ｂ）が、ノードＮ１，Ｎ２および電力線ＰＬの間にループ状に接続される。この状態では、スイッチング素子Ｓ１，Ｓ４，Ｓ５の各々は、双方向にダイオードが並列接続された状態となる。このため、リアクトル電流ＩＬ１，ＩＬ２の経路は、ノードＮ１，Ｎ２の電位関係に応じて変化する。すなわち、リアクトル電流ＩＬ２は、電流経路１１６に加えて、分流によってスイッチング素子Ｓ１およびＳ５ａを経由する電流経路１１６ｄを形成し得る。同様に、リアクトル電流ＩＬ１は、電流経路１１７に加えて、分流によってスイッチング素子Ｓ１（ダイオードＤ１）を経由する電流経路１１７ｄを形成し得る。
　図１７（ｂ）においてＩＬ２＞ＩＬ１の場合には、図１７（ａ）で説明したのと同様の考察により、スイッチング素子Ｓ１が非導通状態（電流＝０）となり、スイッチング素子Ｓ４，Ｓ５が導通状態となる。すなわち、スイッチング素子Ｓ１の電流は０である一方で、スイッチング素子Ｓ４には差分電流（ＩＬ２－ＩＬ１）が通過し、スイッチング素子Ｓ５ａにはＩＬ１が通過する。
　同様に、図１７（ｂ）においてＩＬ１＞ＩＬ２のときには、差分電流（ＩＬ１－ＩＬ２）の方向が反対になるため、スイッチング素子Ｓ４が非導通状態（電流＝０）となり、スイッチング素子Ｓ１，Ｓ５が導通状態となる。すなわち、スイッチング素子Ｓ４の電流は０である一方で、スイッチング素子Ｓ１には差分電流（ＩＬ１－ＩＬ２）が通過し、スイッチング素子Ｓ５ａにはＩＬ２が通過する。
　このように、電力変換器１０のパラレル昇圧モードにおける第２アーム形成時に、直流電源Ｂ１およびＢ２の両方が力行動作する場合には、３個のスイッチング素子がオンされるとともに、それぞれの電流が０、ＩＬ１またはＩＬ２、および、差分電流ΔＩ（ＩＬ１－ＩＬ２）となる。ＩＬ１，ＩＬ２が同符号のときは、｜ＩＬ１－ＩＬ２｜＜ＩＬ１、かつ、｜ＩＬ１－ＩＬ２｜＜ＩＬ２である。したがって、第２アーム形成時には、ＩＬ１およびＩＬ２が１個ずつのスイッチング素子を通過する第１アームの形成時と比較して、スイッチング素子Ｓ１～Ｓ５（Ｓ５ａ，Ｓ５ｂ）における電力損失（導通損失およびスイッチング損失）を低減することができる。
　また、直流電源Ｂ１およびＢ２の両方が回生動作する場合には、ＩＬ１およびＩＬ２の電流方向がそれぞれ逆となるため、第１パターンおよび第２パターンにおける電流経路は、図１７（ａ），（ｂ）の電流方向を反転させたものとなる。この場合にも、｜ＩＬ１－ＩＬ２｜＜｜ＩＬ１｜、かつ、｜ＩＬ１－ＩＬ２｜＜｜ＩＬ２｜であるため、第２アーム形成時におけるスイッチング素子Ｓ１～Ｓ５（Ｓ５ａ，Ｓ５ｂ）における電力損失は、直流電源Ｂ１およびＢ２の両方が力行動作する場合と同様である。
　したがって、電力変換器１０では、直流電源Ｂ１，Ｂ２の両方が揃って力行動作または回生動作を行う場合には、第２アーム形成時において、スイッチング素子の電流が差分電流｜ＩＬ１－ＩＬ２｜となる効果により、スイッチング素子Ｓ１～Ｓ５（Ｓ５ａ，Ｓ５ｂ）での電力損失を低下することができる。
　また、図１７（ａ）の回路状態（第１パターン）で、直流電源Ｂ１が力行動作（ＩＬ１＞０）する一方で、直流電源Ｂ２が回生動作（ＩＬ２＜０）する場合には、オン状態のスイッチング素子Ｓ２，Ｓ３，Ｓ５に対して、ノードＮ１およびＮ２の両方から電流が流入する。この際には、スイッチング素子Ｓ５が非導通状態となって、ＩＬ１が全てスイッチング素子Ｓ２を通過するとともにＩＬ２がスイッチング素子Ｓ３を通過する状態となる。スイッチング素子Ｓ２，Ｓ３，Ｓ５によるループ経路において、スイッチング素子Ｓ２またはＳ３が非導通状態となる回路状態は、順電圧降下の方向を考慮するとキルヒホッフ電圧則に矛盾するからである。
　同様に、図１７（ｂ）の回路状態（第２パターン）で、上記と同様にＩＬ１＞０かつＩＬ２＜０である場合には、オン状態のスイッチング素子Ｓ１，Ｓ４，Ｓ５に対して、ノードＮ１およびＮ２の両方から電流が流入する。この際にも、スイッチング素子Ｓ５が非導通状態となって、ＩＬ１が全てスイッチング素子Ｓ１を通過するとともにＩＬ２がスイッチング素子Ｓ４を通過する状態となる。スイッチング素子Ｓ１，Ｓ４，Ｓ５によるループ経路において、スイッチング素子Ｓ１またはＳ４が非導通状態となる回路状態は、順電圧降下の方向を考慮するとキルヒホッフ電圧則に矛盾するからである。
　これらの場合には、差分電流を生じさせる電流打消し効果が発生しないので、スイッチング素子Ｓ１～Ｓ５（Ｓ５ａ，Ｓ５ｂ）における電力損失は、スイッチング素子Ｓ５がオフされた第１アームの形成時、すなわち、特許文献１の回路構成と同等となることが理解される。
　また、直流電源Ｂ１が回生動作（ＩＬ１＜０）する一方で、直流電源Ｂ２が力行動作（ＩＬ２＞０）する場合には、第１パターンおよび第２パターンにおける電流経路は、上述したＩＬ１＞０，ＩＬ２＜０の場合の電流方向を反転させたものとなる。この場合にも、スイッチング素子Ｓ１～Ｓ５（Ｓ５ａ，Ｓ５ｂ）における電力損失は、第１アームの形成時、すなわち、特許文献１の回路構成と同等となる。
　以上説明した、電力変換器１０のパラレル昇圧モードでのスイッチング素子の電力損失を整理すると、第１アーム形成時、および、第２アーム形成時のうち、直流電源Ｂ１およびＢ２の一方ずつが力行動作および回生動作する場合（ＩＬ１＞０，ＩＬ２＜０またはＩＬ１＜０，ＩＬ２＞０）には、スイッチング素子の電力損失は、２個の昇圧チョッパ回路が並列動作する特許文献１と同等である。
　一方で、第２アーム形成時のうち、直流電源Ｂ１およびＢ２の力行／回生動作が同じである場合（ＩＬ１＞０，ＩＬ２＞０またはＩＬ１＜０，ＩＬ２＜０）には、差分電流を生じさせる電流打消し効果によって、スイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂでの電力損失は、第１アーム形成時および特許文献１よりも低下する。
　したがって、第２アームが形成される全期間を通じて、直流電源Ｂ１およびＢ２の力行／回生動作が異なる場合においても、スイッチング素子の導通損失は、第１アームを用いた昇圧チョッパ回路での導通損失（すなわち、特許文献１の電力変換器の導通損失）と同等となる。そして、少しでも、直流電源Ｂ１およびＢ２の両方が揃って力行動作または回生動作する期間が存在すれば、スイッチング素子の導通損失は、第１アーム形成時よりも低減される。
　すなわち、第２アームの形成期間（スイッチング素子Ｓ５のオン期間）が設けられることによって、スイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂの電力損失（導通損失およびスイッチング損失）を、第１アームを用いた昇圧チョッパ回路での電力損失よりも小さくすることができる。
　（電流位相制御）
　実施の形態１に係る電源システムでは、直流電源Ｂ１およびＢ２の出力制御に用いられるキャリア波の位相差調整による、リアクトル電流ＩＬ１，ＩＬ２の位相制御（以下、「電流位相制御」とも称する）によって、電力変換器１０のさらなる損失低減を図る。
　図１８は、実施の形態１に従う電力変換器１０に対する電流位相の適用を説明するための波形図である。
　図１８を参照して、電流位相制御の適用時には、キャリア波発生部２４０（図１３）は、直流電源Ｂ１のＰＷＭ制御に用いられるキャリア波ＣＷ１と、直流電源Ｂ２のＰＷＭ制御に用いられるキャリア波ＣＷ２との間に位相差φを設ける。
　これに対して、図１４に例示された動作波形では、キャリア波ＣＷ１およびＣＷ２は、同一周波数かつ同一位相である。言い換えると、図１４では、φ＝０である。
　位相差φが設けられた下でも、制御パルス信号ＳＤ１，／ＳＤ１は、キャリア波ＣＷ１とデューティ比ＤＴ１との電圧比較に基づくＰＷＭ制御によって生成される。同様に、制御パルス信号ＳＤ２，／ＳＤ２は、キャリア波ＣＷ２とデューティ比ＤＴ２との電圧比較に基づくＰＷＭ制御によって生成される。
　図１８において、デューティ比ＤＴ１，ＤＴ２は図１４と同一値である。したがって、図１８の制御パルス信号ＳＤ１は、図１４の制御パルス信号ＳＤ１と比較して、位相は異なるもののＨレベル期間の長さは同じである。同様に、図１８の制御パルス信号ＳＤ２についても、図１４の制御パルス信号ＳＤ２と比較して、位相は異なるもののＨレベル期間の長さは同じである。
　キャリア波ＣＷ１およびＣＷ２の間に位相差を設けることにより、図１８の制御信号ＳＧ１～ＳＧ５ａ，ＳＧ５ｂは、図１４の制御信号ＳＧ１～ＳＧ５ａ，ＳＧ５ｂとは異なった波形となる。図１４および図１８の比較から、キャリア波ＣＷ１およびＣＷ２の間の位相差φを変化させることにより、リアクトル電流ＩＬ１およびＩＬ２の位相関係（電流位相）についても変化することが理解される。
　一方で、同一のデューティ比ＤＴ１，ＤＴ２に対して、電流ＩＬ１およびＩＬ２の平均値は、図１４および図１８の間で同等であることが理解される。すなわち、直流電源Ｂ１，Ｂ２の出力は、デューティ比ＤＴ１およびＤＴ２によって制御されるものであり、キャリア波ＣＷ１，ＣＷ２間の位相差φを変化させても影響が生じない。
　したがって、電流位相制御では、キャリア波ＣＷ１，ＣＷ２間の位相差φを適切に調整するキャリア位相制御によって、電力変換器１０のパラレル接続モードにおける、スイッチング素子の導通損失の低減を図る。
　具体的には、リアクトル電流ＩＬ１およびＩＬ２の変曲点が同一タイミングとなるように位相差φが調整される。図１８の例では、制御パルス信号ＳＤ１がＨレベルからＬレベルへ遷移するタイミングと、制御パルス信号ＳＤ２がＬレベルからＨレベルへ遷移するタイミングとが同一となるように（時刻ｔａ）、位相差φ＝φ＊とすることができる。これにより、時刻ｔａにおいて、リアクトル電流ＩＬ１は、上昇から低下に転じるので、極大点を有する。反対に、リアクトル電流ＩＬ２は、低下から上昇に転じるので、極小点を有する。
　このような電流位相とすることにより、図１４および図１８の比較から理解されるように、制御周期（キャリア波ＣＷ１，ＣＷ２の１周期に相当）毎でのスイッチング素子Ｓ５ａおよびＳ５ｂのオンオフ回数（合計値）を減らすことができる。さらに、制御パルス信号ＳＤ１およびＳＤ２の論理レベルが異なる期間、すなわち、第２アームの使用期間を長く確保することができる。以下では、このような位相関係をもたらす位相差φ＊を、最適位相差φ＊とも称する。
　上述のように、電力変換器１０のパラレル昇圧モードでは、第２アームの適用時の方が、第１アームの適用時と比較して、スイッチング素子における電力損失（導通損失およびスイッチング損失）が低減される。一方で、図１２に示されたゲート論理式から理解されるように、第２アームを使用できる期間は、制御パルス信号ＳＤ１およびＳＤ２の論理レベルが異なる期間に限られる。したがって、制御パルス信号ＳＤ１およびＳＤ２のＨレベル期間の長さが、デューティ比ＤＴ１およびＤＴ２によってそれぞれ規定される下で、両制御パルス信号間の論理レベルが異なる期間がより長くなるようにパルス位相を調整すれば、電力変換器１０のパラレル昇圧モードにおける第２アームの使用期間を長くすることができる。これにより、電力変換器１０のパラレル昇圧モードの導通損失をさらに低減できる。
　なお、図１８の例とは逆に、制御パルス信号ＳＤ１がＬレベルからＨレベルへ遷移するタイミング（時刻ｔｂ）と、制御パルス信号ＳＤ２がＨレベルからＬレベルへ遷移するタイミング（時刻ｔｃ）とが同一となるように位相差φを設定した場合にも、図１８と同様に、スイッチング素子Ｓ５ａおよびＳ５ｂのオンオフ回数（合計値）を減少するとともに、第２アームの適用期間を長く確保することができる。すなわち、このときの位相差φを最適位相差φ＊とすることも可能である。
　上記のように、第２アームの使用期間が最大となるように、制御パルス信号ＳＤ１およびＳＤ２の論理レベルの遷移タイミングを一致させるように位相差φ＝φ＊に設定すると、リアクトル電流ＩＬ１およびＩＬ２の変曲点が同一タイミングとなる。
　図１４および図１８から理解されるように、制御パルス信号ＳＤ１，ＳＤ２の波形は、デューティ比ＤＴ１，ＤＴ２によって決まる。したがって、図１８のような制御パルスＳＤ１，ＳＤ２間の関係およびＩＬ１，ＩＬ２の電流位相が実現できる最適位相差φ＊についても、デューティ比ＤＴ１，ＤＴ２に応じて変わることが理解される。
　このため、デューティ比ＤＴ１，ＤＴ２と、最適位相差φ＊との関係を予め求めるとともに、その対応関係を予めマップ（以下、「位相差マップ」とも称する）あるいは関数式（以下、「位相差算出式」とも称する）として制御装置１００に記憶することが可能である。
　したがって、電力変換器１０のパラレル昇圧モードの選択時には、キャリア波発生部２４０（図１３）は、コントローラ２１０および２２０（図１３）で算出されたデューティ比ＤＴ１，ＤＴ２に基づいて、上記位相差マップないし位相差算出式を参照して、最適位相差φ＊を設定することができる。さらに、キャリア波発生部２４０は、設定された最適位相差φ＊を有するように、同一周波数のキャリア波ＣＷ１，ＣＷ２を発生する。
　ＰＷＭ制御部２３０（図１３）では、図１８に示したように、制御パルス信号ＳＤ１およびＳＤ２の間で論理レベル（Ｈ／Ｌレベル）が異なる期間が最大となるような位相関係で、制御パルス信号ＳＤ１，ＳＤ２が生成される。さらに、図１２に示された論理演算式に従って、制御信号ＳＧ１～ＳＧ４，ＳＧ５ａ，ＳＧ５ｂが生成される。
　この結果、電力変換器１０では、電流位相制御の適用によって、スイッチング素子Ｓ５ａ，Ｓ５ｂによるスイッチング損失低減および、第２アームの適用期間拡大によるスイッチング素子の損失低減によって、ＤＣ／ＤＣ変換をさらに効率化することができる。
　（本実施の形態に従うスイッチング制御）
　これまで説明してきたように、電力変換器１０では、デューティ比ＤＴ１，ＤＴ２に従ったＰＷＭ制御が行われる。これにより、各制御周期（キャリア波ＣＷ１，ＣＷ２の１周期）において、リアクトル電流ＩＬ１，ＩＬ２に変曲点（極大点および極小点）を設けることを通じて、直流電源Ｂ１，Ｂ２からの出力が制御される。さらに、電流位相制御によって、特定のスイッチング素子に差分電流が流れることにより、スイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂでの電力損失のトータル値を低減することができる。
　しかしながら、製造コストを考慮すると、スイッチング素子での電力損失については、トータル値の抑制のみに止まらず、スイッチング素子間での偏りについても低減することが好ましい。したがって、本実施の形態１に従う電源システムでは、スイッチング素子間での電力損失の偏り抑制するための、ＤＣ／ＤＣ変換でのスイッチング制御を実行する。
　図１９は、比較例として示される電流位相制御適用時の各スイッチング素子の電力損失を説明するための波形図である。図１９には、直流電源Ｂ１およびＢ２の両方が回生動作する場合（ＩＬ１＜０，ＩＬ２＜０）の波形図が示される。また、図２０には、回生動作時における電力変換器１０での第２アーム形成時の電流挙動を説明する回路図が示される。
　なお、図１９では、｜ＩＬ２｜＞｜ＩＬ１｜のときの電流波形が示される。以下では、絶対値の小さい方のリアクトル電流を「小電流」とも称し、絶対値の大きい方のリアクトル電流を「大電流」とも称する。
　図１９を参照して、時刻ｔｂまでの期間では、ＳＤ１＝Ｌ，ＳＤ２＝Ｈであるため、第２アームが適用される。さらに、Ｂ１Ｕアームオンによりリアクトル電流ＩＬ１が低下する一方で、Ｂ２Ｌアームオンによりリアクトル電流ＩＬ２は上昇する。
　このとき、図１５に示されたパターンＩＩＩに従って、スイッチング素子Ｓ１，Ｓ４，Ｓ５ａ，Ｓ５ｂがオンされる。当該期間における電力変換器１０での電流経路は、図２０（ｂ）に示される。
　図２０（ｂ）を参照して、直流電源Ｂ１およびＢ２の回生時には、図１７（ｂ）とは、逆方向の電流が生じる。すなわち、直流電源Ｂ１は、電流経路１１７♯を流れるＩＬ１によって充電される（ＩＬ１＜０）。ＩＬ１は、分流によってスイッチング素子Ｓ１を経由する電流経路１１７ｄ♯を形成し得る。同様に、直流電源Ｂ２は、電流経路１１６♯を流れるＩＬ２によって充電される（ＩＬ２＜０）。ＩＬ２は、分流によってダイオードＤ１およびスイッチング素子Ｓ５ｂを経由する電流経路１１６ｄ♯を形成し得る。
　｜ＩＬ２｜＞｜ＩＬ１｜のときには、ＩＬ１およびＩＬ２は、電流経路１１７♯および１１６♯をそれぞれ流れる。したがって、スイッチング素子Ｓ１の電流は０であり、差分電流ΔＩ（ＩＬ２－ＩＬ１）はダイオードＤ４を流れる。さらに、スイッチング素子Ｓ５ｂには電流ＩＬ１が流れる一方で、スイッチング素子Ｓ５ａの電流は０である。
　したがって、電力損失（導通損失）は、ダイオードＤ４およびスイッチング素子Ｓ５ｂのみで生じる。ダイオードＤ４では、ΔＩ＝（ＩＬ２－ＩＬ１）に応じた導通損失が生じる一方で、スイッチング素子Ｓ５ｂではＩＬ１に応じた導通損失が発生する。このため、トータルではＩＬ２に応じた導通損失しか生じないことが理解される。一方で、特許文献１の回路構成では、ＩＬ１、ＩＬ２が別個のスイッチング素子を通過するため、（ＩＬ１＋ＩＬ２）に応じた導通損失が生じる。
　時刻ｔｂにおいて、デューティ比ＤＴ１に従う制御パルス信号ＳＤ１がＬレベルからＨレベルに変化する。これに応じて、Ｂ１Ｕアームがオフされるとともに、Ｂ１Ｌアームがオンされるので、リアクトル電流ＩＬ１が極小点を有する。
　時刻ｔｂでは、スイッチングパターンが、パターンＩＩＩからパターンＩＩへ切換えられる。このため、スイッチング素子Ｓ２がターンオンされるとともに、スイッチング素子Ｓ１およびＳ５ｂがターンオフされる。
　この結果、時刻ｔｂ～ｔｃの期間では、スイッチング素子Ｓ２，Ｓ４，Ｓ５ａがオン状態となって、図６の電流経路１１１，１１２に反対方向の電流が流れる。このため、ダイオードＤ２にＩＬ１が流れるとともに、ダイオードＤ４にＩＬ２が流れるとともに、スイッチング素子Ｓ２およびＳ４には電流が生じない。また、スイッチング素子Ｓ５ａの電流は０である。なお、図１９中を含み以降では、ダイオードを流れる電流については、添字「Ｄ」を付して表記する。
　上述のように、時刻ｔｂでは、スイッチング素子Ｓ２がターンオンされるが、電流はダイオードＤ２を流れるため、スイッチング損失は発生しない。また、同時にターンオフの対象となる複数のスイッチング素子Ｓ１，Ｓ５ｂについて、スイッチング素子Ｓ５ｂでは、ＩＬ１のハードスイッチングによる電力損失（ターンオフ）が生じる。一方で、スイッチング素子Ｓ１では、ターンオフ前の電流が０であるため、スイッチング損失は発生しない。
　図１９中を含み以降では、ハードスイッチングによるターンオンまたはターンオフを「太矢印（白抜き）」で表記する。また、スイッチング損失が発生しないターンオンおよびターンオフを「点線矢印」で表記する。
　時刻ｔｃにおいて、デューティ比ＤＴ２に従う制御パルス信号ＳＤ２がＨレベルからＬレベルに変化すると、リアクトル電流ＩＬ２が極大点を有する。これに応じて、Ｂ２Ｌアームがオフされるとともに、Ｂ２Ｕアームがオンされるので、スイッチングパターンは、パターンＩＩからパターンＩへ変化する。したがって、スイッチング素子Ｓ４がターンオフされるとともに、スイッチング素子Ｓ３，Ｓ５ｂがターンオンされる。
　この結果、時刻ｔｃ～ｔｄの期間では、スイッチング素子Ｓ２，Ｓ３，Ｓ５ａ，Ｓ５ｂがオン状態となる。当該期間における電力変換器１０での電流経路は、図２０（ａ）に示される。
　図２０（ａ）を参照して、直流電源Ｂ１およびＢ２の回生時には、図１７（ｂ）とは逆方向の電流が生じる。すなわち、直流電源Ｂ１は、電流経路１１５♯を流れるＩＬ１によって充電される（ＩＬ１＜０）。ＩＬ１は、分流によってダイオードＤ２を経由する電流経路１１５ｄ♯を形成し得る。同様に、直流電源Ｂ２は、電流経路１１８♯を流れるＩＬ２によって充電される（ＩＬ２＜０）。ＩＬ２は、分流によってスイッチング素子Ｓ２，Ｓ５ｂを経由する電流経路１１８ｄ♯を形成し得る。
　｜ＩＬ２｜＞｜ＩＬ１｜のときには、ＩＬ１およびＩＬ２は、電流経路１１５♯および１１８♯をそれぞれ流れる。したがって、時刻ｔｃ～ｔｄの期間では、スイッチング素子Ｓ３に差分電流ΔＩ（｜ＩＬ２－ＩＬ１｜）が流れる一方で、スイッチング素子Ｓ２の電流は０となる。また、スイッチング素子Ｓ５ｂにＩＬ１が流れる一方で、スイッチング素子Ｓ５ａの電流は０となる。
　したがって、時刻ｔｃでは、同時にターンオンの対象とされる複数のスイッチング素子Ｓ３，Ｓ５ｂについて、スイッチング素子Ｓ５ｂにおいて、ＩＬ１のハードスイッチングによる電力損失（ターンオン）が生じるとともに、スイッチング素子Ｓ３では、差分電流ΔＩのスイッチングによる電力損失（ターンオン）が生じる。一方で、ターンオフされるスイッチング素子Ｓ４では、ダイオードＤ４が自己消弧によってオフするため、電力損失は生じない。
　時刻ｔｄでは、電流位相制御により、制御パルス信号ＳＤ１がＨレベルからＬレベルに変化するとともに、制御パルス信号ＳＤ２がＬレベルからＨレベルに変化する。これにより、同一タイミングにおいて、リアクトル電流ＩＬ１が極大点を有するとともに、リアクトル電流ＩＬ２が極小点を有する。これに応じて、Ｂ１Ｌアームがオフされるとともに、Ｂ１Ｕアームがオンされる。さらに、Ｂ２Ｕアームがオフされるとともに、Ｂ２Ｌアームがオンされる。したがって、スイッチングパターンは、パターンＩからパターンＩＩＩへ変化する。これに応じて、時刻ｔｄでは、スイッチング素子Ｓ１，Ｓ４がターンオンされるとともに、スイッチング素子Ｓ２，Ｓ３がターンオフされる。
　時刻ｔｄ以降では、再び、図２０（ｂ）に示されるように、スイッチング素子Ｓ１，Ｓ４，Ｓ５ａ，Ｓ５ｂがオン状態となって、時刻ｔｂ以前と同様の電流が各素子を流れる。
　したがって、同時にターンオンの対象とされるスイッチング素子Ｓ１およびＳ４について、スイッチング素子Ｓ１では、ターンオン後の電流が０であるので、スイッチング損失は発生しない。また、差分電流ΔＩの経路は、ダイオードＤ４に変わるので、スイッチング素子Ｓ４のターンオン損失も発生しない。
　一方で、同時にターンオフの対象とされるスイッチング素子Ｓ２およびＳ３について、スイッチング素子Ｓ３では、差分電流ΔＩのスイッチングによる電力損失（ターンオフ）が生じるが、スイッチング素子Ｓ２では、ターンオン前での電流が０であるのでスイッチング損失は発生しない。
　図１９から理解されるように、電力変換器１０では、電流位相制御によってリアクトル電流ＩＬ１，ＩＬ２の変曲点（極大点および極小点）が同一タイミングとされた時刻ｔｄにおいて、ＩＬ１，ＩＬ２をハードスイッチングすることなく、差分電流ΔＩに応じたスイッチングのみが実行される。この結果、電流位相制御の効果によって、スイッチング素子のスイッチング損失（オンオフ損失）のトータル値が低減できる。さらに、上述のように、第２アームの適用期間（時刻ｔｂ～ｔｃを除く期間）では、差分電流ΔＩが生じることによって、導通損失を低減できている。
　このように、図１９に例示した回路状態（ＩＬ１＜０，ＩＬ２＜０、かつ、｜ＩＬ２｜＞｜ＩＬ１｜）では、スイッチング損失は、スイッチング素子Ｓ３，Ｓ５ｂのみに生じる。したがって、図１９の回路動作が長時間継続すると、スイッチング素子Ｓ３，Ｓ５ｂのみに電力損失が集中することにより、スイッチング素子間での発熱量の差が大きくなることが懸念される。
　図２１には、実施の形態１に従うスイッチング制御の適用時における各スイッチング素子の電力損失を説明するための波形図が示される。図２１には、図１９と同一の回路状態に対して、実施の形態１に従うスイッチング制御が適用された場合の波形図が示される。すなわち、図２１においても、ＩＬ１＜０，ＩＬ２＜０、かつ、｜ＩＬ２｜＞｜ＩＬ１｜である。
　図２１を参照して、本実施の形態に従うスイッチング制御では、リアクトル電流ＩＬ１，ＩＬ２に変曲点が生じる時刻ｔｂ，ｔｃ，ｔｄにおいて、同時にターンオンまたはターンオフの対象となる複数のスイッチング素子が、時間差を付与されて所定の順序でターンオンまたはターンオフされるように制御される。一方で、時刻ｔｂまでの期間、時刻ｔｂ～ｔｃの期間、時刻ｔｃ～ｔｄの期間、および、期間ｔｄからの期間における各スイッチング素子のオンオフおよび電流経路については、図１９と同様であるので、詳細な説明は繰り返さない。
　パターンＩＩＩからパターンＩＩへ切換られる時刻ｔｂでは、同時にターンオフの対象となる複数のスイッチング素子Ｓ１，Ｓ５ｂについて、スイッチング素子Ｓ５ｂがオフされた後に、スイッチング素子Ｓ１がオフされるように、ターンオフに時間差が設けられる。
　図２０（ｂ）の回路状態では、ノードＮ１およびＮ２がスイッチング素子Ｓ１，Ｓ４を経由して電力線ＰＬと電気的に接続されている。したがって、スイッチング素子Ｓ１がオン状態のままでスイッチング素子Ｓ５ｂがターンオフされると、スイッチング素子Ｓ５ｂは、両端に電位差が無い状態でターンオフされる。すなわち、スイッチング素子Ｓ５ｂのターンオフは、ＺＶＳ（ゼロボルトスイッチング）となるので、スイッチング損失は生じない。
　スイッチング素子Ｓ５ｂのオフに応じて、リアクトル電流ＩＬ１の経路は、スイッチング素子Ｓ１を流れるように変化する。したがって、スイッチング素子Ｓ５ｂのオフ後にスイッチング素子Ｓ１をターンオフする際には、ＩＬ１のハードスイッチングによる電力損失が生じる。この結果、時刻ｔｂでのスイッチング損失は、スイッチング素子Ｓ１のターンオフを遅らせることにより、図１９でのスイッチング素子Ｓ５ｂに代えて、スイッチング素子Ｓ１で発生することになる。
　パターンＩＩからパターンＩへ切換られる時刻ｔｃでは、同時にターンオンの対象となる複数のスイッチング素子Ｓ３，Ｓ５ｂについて、スイッチング素子Ｓ３がオンされた後に、スイッチング素子Ｓ５ｂがオンされるように、ターンオンに時間差が設けられる。
　図６の電流経路１１１，１１２に反対方向の電流が流れている回路状態から、スイッチング素子Ｓ５ｂがオフ状態のままでスイッチング素子Ｓ３がターンオンされると、リアクトル電流ＩＬ２の経路が、スイッチング素子Ｓ３を流れるように変化する。したがって、スイッチング素子Ｓ３のターンオンでは、ＩＬ２のハードスイッチングによる電力損失が生じる。
　スイッチング素子Ｓ３がオンされると、ノードＮ１およびＮ２がスイッチング素子Ｓ２およびＳ３を経由して電力線ＧＬと電気的に接続される。したがって、スイッチング素子Ｓ５ｂがオンされる際には、スイッチング素子Ｓ５ｂのターンオンはＺＶＳとなるので、スイッチング損失が発生しない。この結果、時刻ｔｃでのスイッチング損失は、スイッチング素子Ｓ３のターンオンを早めることにより、図１９でのスイッチング素子Ｓ３およびＳ５ｂに代えて、スイッチング素子Ｓ３のみで発生することになる。
　パターンＩからパターンＩＩＩへ切換られる時刻ｔｄでは、同時にターンオフの対象となる複数のスイッチング素子Ｓ２，Ｓ３について、スイッチング素子Ｓ３がオフされた後に、スイッチング素子Ｓ２がオフされるように、ターンオフに時間差が設けられる。
　図２０（ａ）の回路状態では、スイッチング素子Ｓ２，Ｓ５ａ，Ｓ５ｂのオンにより、スイッチング素子Ｓ３の両端は、電力線ＧＬと電気的に接続されている。したがって、スイッチング素子Ｓ２がオン状態のままでスイッチング素子Ｓ３ｂがターンオフされる際には、スイッチング素子Ｓ３はＺＶＳされるので、スイッチング損失（ターンオフ）は生じない。
　スイッチング素子Ｓ３のオフに応じて、差分電流ΔＩの経路は、スイッチング素子Ｓ２を流れるように変化する。したがって、スイッチング素子Ｓ２のターンオフでは、差分電流ΔＩのスイッチングによる電力損失が生じる。この結果、時刻ｔｄでのスイッチング損失は、スイッチング素子Ｓ２のターンオフを遅らせることにより、図１９でのスイッチング素子Ｓ３に代えて、スイッチング素子Ｓ２で発生することになる。
　なお、時刻ｔｄにおけるスイッチング素子Ｓ１およびＳ４のターンオンでは、図１９で説明したように、電力損失は０である。したがって、両者のターンオンに時間差を付与しても、あるいは、両者を同時にターンオンしても、スイッチング素子Ｓ１，Ｓ４には電力損失は生じない。
　図２２には、実施の形態１に従うスイッチング素子の非適用時（図１９）および適用時（図２１）の間でスイッチング損失を比較するための概念図が示される。
　図２２（ａ）を参照して、図１９に示された時間差無しのスイッチング制御（すなわち、実施の形態１に従うスイッチング制御の非適用時）では、スイッチング素子Ｓ２およびＳ３でスイッチング損失が発生する。スイッチング素子Ｓ３のスイッチング損失Ｐｌ３は、時刻ｔｃでの損失Ｐ（ｔｃ）および時刻ｔｄでの損失Ｐ（ｔｄ）で構成される。Ｐ（ｔｃ）は、差分電流ΔＩ（ｔｃ）のスイッチングによる損失であり、損失Ｐ（ｔｄ）は、差分電流ΔＩ（ｔｄ）のスイッチングによる損失である。
　一方で、スイッチング素子Ｓ５ｂのスイッチング損失Ｐｌ５は、時刻ｔｂでの損失Ｐ（ｔｂ）および時刻ｔｃでの損失Ｐ（ｔｃ）で構成される。Ｐ（ｔｂ）は、ＩＬ１（ｔｂ）のハードスイッチングによる電力損失であり、Ｐ（ｔｃ）は、ＩＬ１（ｔｃ）のハードスイッチングによる電力損失である。
　図２２（ｂ）を参照して、図２１に示された時間差有りのスイッチング制御（すなわち、本実施の形態に従うスイッチング制御の適用時）では、スイッチング素子Ｓ１、Ｓ２およびＳ３でスイッチング損失が発生する。
　スイッチング素子Ｓ１のスイッチング損失Ｐｌ１は、時刻ｔｂにおけるＩＬ１（ｔｂ）のハードスイッチングによる損失であるので、図２２（ａ）における、Ｐｌ５中のＰ（ｔｂ）と同等である。
　同様に、スイッチング素子Ｓ２のスイッチング損失Ｐｌ２は、時刻ｔｄにおける差分電流ΔＩのスイッチングによる損失であるので、図２２（ａ）における、Ｐｌ３中のＰ（ｔｄ）と同等である。
　スイッチング素子Ｓ３のスイッチング損失Ｐｌ３は、時刻ｔｃにおけるＩＬ２のハードスイッチングによる損失である。一方で、図２１（ａ）では、時刻ｔｃにおいて、差分電流ΔＩ（ｔｃ）のスイッチングによる損失（スイッチング素子Ｓ３）と、ＩＬ１（ｔｃ）のハードスイッチングによる損失（スイッチング素子Ｓ５ｂ）とが発生している。ここで、ΔＩ＋ＩＬ１＝（ＩＬ２－ＩＬ１）＋ＩＬ１＝ＩＬ２である。したがって、図１９および図２１の間で、時刻ｔｃにおけるトータルのスイッチング損失は、ＩＬ２のスイッチング相当であり変化していないことが理解される。
　このように、実施の形態１に従うスイッチング制御の非適用時（図１９）および適用時（図２１）の間で、時刻ｔｂ、ｔｃおよびｔｄでのスイッチング損失のトータル値は変化しない。その一方で、図２２（ａ）および（ｂ）の比較から明らかな通り、本実施の形態に従うスイッチング制御の適用によって、スイッチング損失をより多くのスイッチング素子へ分散することができる。この結果、特定のスイッチング素子への電力損失の集中を緩和して、スイッチング素子間での発熱量の偏りを抑制することができる。
　なお、図２２（ａ）でのＰｌ５が、小電流のＩＬ１の極小点（すなわち、回生電流の最大点）およびその近傍でのハードスイッチング２回分であるのに対して、図２２（ｂ）のＰｌ３は、大電流にＩＬ２の極大点（すなわち、回生電流の最小値）でのハードスイッチング１回分である。したがって、図２２（ｂ）でのＰｌ３は、図２２（ａ）でのＰｌ５よりも低くなる可能性がある。
　次に、直流電源Ｂ１およびＢ２の回生動作時に、ＩＬ１が大電流であるとき（｜ＩＬ１｜＞｜ＩＬ２｜）の挙動について説明する。
　図２３には、図１９と同様に、本実施の形態に従うスイッチング制御の非適用時（電流位相制御のみ適用）における各スイッチング素子の電力損失を説明するための波形図が示される。図２３においても、直流電源Ｂ１およびＢ２の両方が回生動作する場合（ＩＬ１＜０，ＩＬ２＜０）の波形図が示される。ただし、図２３では、図１９とは異なり、ＩＬ１が大電流である（｜ＩＬ１｜＞｜ＩＬ２｜）。
　図２３を参照して、時刻ｔｂまでの期間において、スイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂのオンオフは、図１９と同様である。しかしながら、｜ＩＬ１｜＞｜ＩＬ２｜であるため、したがって、図２０（ｂ）において、ＩＬ１が電流経路１１７ｄ♯を流れるとともに、ＩＬ２は電流経路１１６ｄ♯を流れる。この結果、差分電流ΔＩは、図１９とは反対方向となって、スイッチング素子Ｓ１を流れる。また、スイッチング素子Ｓ５ｂには、ＩＬ１ではなくＩＬ２が流れる。したがって、差分電流ΔＩは、ΔＩ＝ＩＬ１－ＩＬ２で示される。
　時刻ｔｂ～ｔｃの期間において、スイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂのオンオフは、図１９と同様である。また、ＩＬ１およびＩＬ２の経路についても図１９と同様である。
　時刻ｔｂでは、図１９と同様に、スイッチング素子Ｓ２がターンオンされるとともに、スイッチング素子Ｓ１およびＳ５ｂがターンオフされる。このとき、スイッチング素子Ｓ２は、電流がダイオードＤ２を流れるため、スイッチング損失（ターンオン）は発生しない。一方で、同時にターンオフの対象となる複数のスイッチング素子Ｓ１，Ｓ５ｂについて、スイッチング素子Ｓ１では、差分電流ΔＩのスイッチングによる電力損失が生じるとともに、スイッチング素子Ｓ５ｂでは、ＩＬ２のハードスイッチングによる電力損失が生じる。
　時刻ｔｃ～ｔｄ間についても、スイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂのオンオフは、図１９と同様である。ただし、｜ＩＬ１｜＞｜ＩＬ２｜であるため、図２０（ａ）の回路状態において、ＩＬ１が電流経路１１５ｄ♯を流れるとともに、ＩＬ２は電流経路１１８ｄ♯を流れる。この結果、差分電流ΔＩ（ＩＬ１－ＩＬ２）は、スイッチング素子Ｓ３ではなく、ダイオードＤ２を流れる。また、スイッチング素子Ｓ５ｂには、ＩＬ１ではなくＩＬ２が流れる。
　時刻ｔｃでは、図１９と同様に、スイッチング素子Ｓ４がターンオフされるとともに、スイッチング素子Ｓ３，Ｓ５ｂがターンオンされる。このとき、ターンオフされるスイッチング素子Ｓ４では、ダイオードＤ４が自己消弧によってオフするため、電力損失は生じない。一方で、同時にターンオンの対象となる複数のスイッチング素子Ｓ３，Ｓ５ｂについて、スイッチング素子Ｓ３では、ターンオン後の電流が０であるのでスイッチング損失は生じない。一方で、スイッチング素子Ｓ５ｂでは、ＩＬ２のハードスイッチングによる電力損失が生じる。
　時刻ｔｄ以降では、時刻ｔｂ以前と同様の回路状態となって、時刻ｔｂ以前と同様の電流が各素子を流れる。したがって、時刻ｔｄでは、図１９と同様に、スイッチング素子Ｓ１，Ｓ４がターンオンされるとともに、スイッチング素子Ｓ２，Ｓ３がターンオフされる。
　したがって、同時にターンオンの対象とされるスイッチング素子Ｓ１およびＳ４について、スイッチング素子Ｓ４では、ターンオン後の電流が０であるので、スイッチング損失は発生しない。一方で、スイッチング素子Ｓ１では、差分電流ΔＩのスイッチングによる電力損失（ターンオン）が発生する。
　同時にターンオフの対象とされるスイッチング素子Ｓ２およびＳ３について、スイッチング素子Ｓ３では、ターンオン前の電流が０であるので、スイッチング損失は発生しない。また、スイッチング素子Ｓ２では、ダイオードＤ２が自己消弧によってオフするため、電力損失は生じない。
　このように、図２３に例示した回路状態（ＩＬ１＜０，ＩＬ２＜０、かつ、｜ＩＬ１｜＞｜ＩＬ２｜）では、スイッチング損失は、スイッチング素子Ｓ１，Ｓ５ｂのみに生じる。
　図１９および図２３の比較から、スイッチングパターンの遷移が同じであっても、リアクトル電流ＩＬ１，ＩＬ２の大小が変化すると、スイッチング損失が発生する素子が変わることが理解される。
　図２４には、図２３と同一の回路状態に対して本実施の形態に従うスイッチング制御を適用した場合の波形図が示される。すなわち、図２４においても、ＩＬ１＜０，ＩＬ２＜０、かつ、｜ＩＬ１｜＞｜ＩＬ２｜である。
　図２４を参照して、図２１で説明したのと同様に、リアクトル電流ＩＬ１，ＩＬ２に変曲点が生じる時刻ｔｂ，ｔｃ，ｔｄにおいて、同時にターンオンまたはターンオフの対象となる複数個のスイッチング素子が、時間差を設付与されて所定の順序でターンオンまたはターンオフされるように制御される。その他の点については、図２３と同様であるので詳細な説明は繰り返さない。
　時刻ｔｂでは、時間差を付与したターンオフが実行される。具体的には、同時にターンオフの対象となる複数のスイッチング素子Ｓ１，Ｓ５ｂについて、図２１と同様に、スイッチング素子Ｓ５ｂがオフされた後に、スイッチング素子Ｓ１がオフされる。
　図２１でも説明したように、図２０（ｂ）の回路状態からのスイッチング素子Ｓ５ｂのターンオフは、ＺＶＳとなるのでスイッチング損失は生じない。スイッチング素子Ｓ５ｂのオフに応じて、リアクトル電流ＩＬ１の経路は、スイッチング素子Ｓ１を流れるように変化する。したがって、スイッチング素子Ｓ１の電流が差分電流ΔＩからＩＬ１へ変化した後に、スイッチング素子Ｓ１はターンオフされる。このため、スイッチング素子Ｓ１では、ＩＬ１のハードスイッチングによる電力損失（ターンオフ）が生じる。
　この結果、時刻ｔｂでのスイッチング損失は、スイッチング素子Ｓ１のターンオフを遅らせたことにより、図２３でのスイッチング素子Ｓ１およびＳ５ｂに代えて、スイッチング素子Ｓ１のみで発生することになる。
　時刻ｔｃでは、同時にターンオンの対象となる複数のスイッチング素子Ｓ３，Ｓ５ｂについて、図２１と同様に、スイッチング素子Ｓ３がオンされた後に、スイッチング素子Ｓ５ｂがオンされるように、時間差が設けられる。
　したがって、図２１と同様に、スイッチング素子Ｓ５ｂがオフ状態のままでスイッチング素子Ｓ３がターンオンされることにより、スイッチング素子Ｓ３のターンオンでは、ＩＬ２のハードスイッチングによる電力損失が生じる。一方で、スイッチング素子Ｓ３がオンされた後にスイッチング素子Ｓ５ｂがオンされる際には、スイッチング素子Ｓ５ｂのターンオンはＺＶＳとなるので、スイッチング損失（ターンオン）が発生しない。
　この結果、時刻ｔｃでのスイッチング損失は、スイッチング素子Ｓ３のターンオンを早めたことにより、図２３でのスイッチング素子Ｓ５ｂに代えて、スイッチング素子Ｓ３で発生することになる。
　時刻ｔｄでは、同時にターンオンの対象となる複数のスイッチング素子Ｓ１，Ｓ４について、スイッチング素子Ｓ４がオンされた後に、スイッチング素子Ｓ１がオンされるように時間差が設けられる。
　図２０（ａ）の回路状態から、図２０（ｂ）の回路状態への遷移において、スイッチング素子Ｓ１のオンを遅らせることによって、図２０（ｂ）においてスイッチング素子Ｓ１がオフされた回路状態とすることができる。これにより、差分電流ΔＩがスイッチング素子Ｓ４を通過するので、スイッチング素子Ｓ４には、差分電流ΔＩのスイッチングによる電力損失（ターンオン）が生じる。
　また、スイッチング素子Ｓ４のオン後には、スイッチング素子Ｓ１の両端は電力線ＰＬと電気的に接続された状態となっている。この状態からスイッチング素子Ｓ１がターンオンされる際には、スイッチング素子Ｓ１のターンオンはＺＶＳとなるので、電力損失は生じない。
　なお、スイッチング素子Ｓ２およびＳ３のターンオフでは、図２３で説明したように、電力損失は０である。したがって、両者のターンオフに時間差を付与しても、あるいは、両者を同時にターンオフしても、スイッチング素子Ｓ２，Ｓ３には電力損失は生じない。
　この結果、時刻ｔｄでのスイッチング損失は、スイッチング素子Ｓ４のターンオンを早めたことにより、図２３でのスイッチング素子Ｓ１に代えて、スイッチング素子Ｓ４で発生することになる。
　図２５には、実施の形態１に従うスイッチング素子の非適用時（図２３）および適用時（図２４）の間でスイッチング損失を比較するための概念図が示される。
　図２５（ａ）を参照して、図２３に示された時間差無しのスイッチング制御（すなわち、実施の形態１に従うスイッチング制御の非適用時）では、スイッチング素子Ｓ１およびＳ５でスイッチング損失が発生する。スイッチング素子Ｓ１のスイッチング損失Ｐｌ１は、時刻ｔｂでの損失Ｐ（ｔｂ）および時刻ｔｄでの損失Ｐ（ｔｄ）で構成される。Ｐ（ｔｂ）は、差分電流ΔＩ（ｔｂ）のスイッチングによる損失であり、損失Ｐ（ｔｄ）は、差分電流ΔＩ（ｔｄ）のスイッチングによる損失である。
　一方で、スイッチング素子Ｓ５ｂのスイッチング損失Ｐｌ５は、時刻ｔｂでの損失Ｐ（ｔｂ）および時刻ｔｃでの損失Ｐ（ｔｃ）で構成される。Ｐ（ｔｂ）は、ＩＬ２（ｔｂ）のハードスイッチングによる電力損失であり、Ｐ（ｔｃ）は、ＩＬ２（ｔｃ）のハードスイッチングによる電力損失である。
　図２５（ｂ）を参照して、図２４に示された時間差有りのスイッチング制御（すなわち、実施の形態１に従うスイッチング制御の適用時）では、スイッチング素子Ｓ１、Ｓ３およびＳ４でスイッチング損失が発生する。
　スイッチング素子Ｓ３のスイッチング損失Ｐｌ３は、時刻ｔｃにおけるＩＬ２（ｔｃ）のハードスイッチングによる損失であるので、図２５（ａ）における、Ｐｌ５中のＰ（ｔｃ）と同等である。
　同様に、スイッチング素子Ｓ４のスイッチング損失Ｐｌ４は、時刻ｔｄにおける差分電流ΔＩのスイッチングによる損失であるので、図２５（ａ）における、Ｐｌ１中のＰ（ｔｄ）と同等である。
　スイッチング素子Ｓ１のスイッチング損失Ｐｌ１は、時刻ｔｂにおける大電流ＩＬ１のハードスイッチングによる損失である。一方で、図２３（実施の形態１に従うスイッチング制御の非適用時）では、時刻ｔｂにおいて、差分電流ΔＩ（ｔｂ）のスイッチングによる損失（スイッチング素子Ｓ１）と、ＩＬ２（ｔｂ）のハードスイッチングによる損失（スイッチング素子Ｓ５ｂ）とが発生している。ここで、ΔＩ＋ＩＬ２＝（ＩＬ１－ＩＬ２）＋ＩＬ２＝ＩＬ１である。したがって、図２３および図２４の間で、時刻ｔｂにおけるトータルのスイッチング損失は、ＩＬ１のスイッチング相当であり変化していないことが理解される。
　このように、ＩＬ１が大電流であるとき（｜ＩＬ１｜＞｜ＩＬ２｜）においても、実施の形態１に従うスイッチング制御の適用により、時刻ｔｂ、ｔｃおよびｔｄでのスイッチング損失のトータル値を変化させることなく、スイッチング損失をより多くのスイッチング素子に分散することができる。この結果、特定のスイッチング素子への電力損失の集中を抑制して、スイッチング素子間での発熱量の偏りを抑制することができる。
　［実施の形態１の変形例］
　実施の形態１では、直流電源Ｂ１およびＢ２の両方が回生動作する場合のスイッチング損失について説明した。実施の形態１の変形例では、直流電源Ｂ１およびＢ２の両方が力行動作する場合に、実施の形態１に従うスイッチング制御を適用したときの効果について、確認のために記載する。
　図２６は、図１９と同様に比較例として示される、時間差無しでの電流位相制御適用時の各スイッチング素子の電力損失を説明するための波形図である。図２６には、直流電源Ｂ１およびＢ２の両方が力行動作する場合（ＩＬ１＞０，ＩＬ２＞０）の波形図が示される。また、図２６においても、｜ＩＬ２｜＞｜ＩＬ１｜のときの電流波形が示される。すなわち、差分電流ΔＩ＝ＩＬ２－ＩＬ１である。
　図２６を参照して、時刻ｔｂまでの期間では、ＳＤ１＝Ｌ，ＳＤ２＝Ｈであるため、図１５に示されたパターンＩＩＩに従って、スイッチング素子Ｓ１，Ｓ４，Ｓ５ａ，Ｓ５ｂがオンされる。
　したがって、時刻ｔｂ以前では、図１９と同一のスイッチングパターンにおいて、各素子に逆方向の電流が流れる。すなわち、図１７（ｂ）において、|ＩＬ２|＞|ＩＬ１|のため、ＩＬ１が電流経路１１７を流れるとともに、ＩＬ２は電流経路１１６を流れる。この結果、スイッチング素子Ｓ１の電流は０である一方で、差分電流ΔＩ（ＩＬ２－ＩＬ１）は、ダイオードＤ４ではなく、スイッチング素子Ｓ４を流れる。さらに、スイッチング素子Ｓ５ａに電流ＩＬ１が流れる一方で、スイッチング素子Ｓ５ｂの電流は０となる。
　同様に、時刻ｔｂ～ｔｃの期間では（Ｂ１ＬアームおよびＢ２Ｌアームオン）、図１５に示されたパターンＩＩに従って、スイッチング素子Ｓ２，Ｓ４，Ｓ５ａがオン状態となった下で、図１９とは逆方向に各素子の電流が流れる。したがって、スイッチング素子Ｓ２にＩＬ１が流れるとともに、スイッチング素子Ｓ４にＩＬ２が流れる。また、スイッチング素子Ｓ５ａの電流は０である。
　時刻ｔｂでは、図１９と同様に、スイッチング素子Ｓ２がターンオンされるとともに、スイッチング素子Ｓ１，Ｓ５ｂが同時にターンオフの対象とされる。スイッチング素子Ｓ２において、ＩＬ１のハードスイッチングによる電力損失（ターンオフ）が生じる。スイッチング素子Ｓ１およびＳ５ｂのターンオフでは、ターンオフ前の電流が０であるため、スイッチング損失は発生しない。
　時刻ｔｃ～ｔｄの期間では（Ｂ１ＬアームおよびＢ２Ｕアームオン）、図１５に示されたパターンＩに従って、スイッチング素子Ｓ２，Ｓ３，Ｓ５ａ，Ｓ５ｂがオン状態となる。したがって、時刻ｔｃ～ｔｄの期間では、図１９と同一のスイッチングパターンにおいて、各素子に逆方向の電流が流れる。すなわち、スイッチング素子Ｓ５ａにリアクトル電流ＩＬ１が流れる一方で、スイッチング素子Ｓ５ｂの電流は０となるとともに、ダイオードＤ３に差分電流ΔＩ（｜ＩＬ２－ＩＬ１｜）が流れる。回生動作時と同様にスイッチング素子Ｓ２の電流は０である。
　時刻ｔｃでは、図１９と同様に、スイッチング素子Ｓ３，Ｓ５ｂが同時にターンオンの対象とされるとともに、スイッチング素子Ｓ４がターンオフされる。スイッチング素子Ｓ４では、ＩＬ２のハードスイッチングによる電力損失（ターンオフ）が生じる。一方で、差分電流ΔＩはダイオードＤ３を流れるので、スイッチング素子Ｓ３ではスイッチング損失（ターンオン）は発生しない。また、スイッチング素子Ｓ５ｂでは、ターンオン後の電流が０であるため、スイッチング損失は発生しない。
　時刻ｔｄ以降では、時刻ｔｂ以前と同様の電流が各素子を流れる。時刻ｔｄでは、図１９と同様に、スイッチング素子Ｓ１，Ｓ４がターンオンされるとともに、スイッチング素子Ｓ２，Ｓ３が同時にターンオフの対象とされる。
　時刻ｔｄでは、スイッチング素子Ｓ４では差分電流ΔＩのスイッチングによる電力損失（ターンオン）が生じる。一方で、スイッチング素子Ｓ１では、ターンオン後の電流が０であるため、スイッチング損失は発生しない。差分電流ΔＩの電流経路は、ダイオードＤ４からスイッチング素子Ｓ４に変化する。このため、スイッチング素子Ｓ３のターンオフ損失は発生しない一方で、スイッチング素子Ｓ４では差分電流ΔＩのスイッチングによる電力損失（ターンオン）が発生する。
　この結果、図２６に例示した回路動作（ＩＬ１＞０，ＩＬ２＞０、かつ、｜ＩＬ２｜＞｜ＩＬ１｜）では、スイッチング損失は、スイッチング素子Ｓ２，Ｓ４のみに生じる。
　図１９および図２６の比較から、スイッチングパターンの遷移が同じであっても、力行動作（ＩＬ１＞０、ＩＬ２＞０）および回生動作（ＩＬ１＜０，ＩＬ２＜０）の間で、スイッチング損失が発生する素子が変わることが理解される。
　図２７には、図２６と同一の回路状態に対して本実施の形態に従うスイッチング制御を適用した場合の波形図が示される。すなわち、図２７においても、ＩＬ１＞０，ＩＬ２＞０、かつ、｜ＩＬ２｜＞｜ＩＬ１｜である。
　図２７を参照して、時刻ｔｂでは、図１７（ｂ）の回路状態から、スイッチング素子Ｓ１およびＳ５ｂが同時にターンオフの対象となる。しかしながら、力行動作時には、時刻ｔｂまでの状態において、上アーム（Ｂ１Ｕアーム）では、スイッチング素子Ｓ１には電流は流れておらず、スイッチング素子Ｓ１にスイッチング損失は発生しない。したがって、スイッチング素子Ｓ１のオフを遅らせても、スイッチング損失は発生しない。このため、スイッチング素子Ｓ１およびＳ５ｂのターンオフに時間差を設けても、スイッチング損失の発生態様は変化しない。
　同様に、時刻ｔｃにおいても、同時にターンオン対象となるスイッチング素子Ｓ３およびＳ５ｂについて、上アーム（Ｂ２Ｕアーム）では、スイッチング素子Ｓ３ではなくダイオードＤ３によって電流経路が形成されるので、スイッチング素子Ｓ３のオンを早めても、スイッチング損失は発生しない。このため、スイッチング素子Ｓ３およびＳ５ｂのターンオンに時間差を設けても、スイッチング損失の発生態様は変化しない。
　時刻ｔｄでは、同時にターンオンの対象となる複数のスイッチング素子Ｓ１，Ｓ４について、図２１（回生動作時）とは反対に、スイッチング素子Ｓ１がオンされた後に、スイッチング素子Ｓ４がオンされるように時間差が設けられる。
　時刻ｔｃ～ｔｄにおける回路状態（Ｂ１ＬアームオンおよびＢ２Ｕアームオン）、すなわち、図１７（ａ）の回路状態において、スイッチング素子Ｓ４がオフ状態のままで、スイッチング素子Ｓ１がターンオンされると、スイッチング素子Ｓ１には差分電流ΔＩが流れる。これにより、スイッチング素子Ｓ１には、差分電流ΔＩのスイッチングによる電力損失（ターンオン）が生じる。
　スイッチング素子Ｓ１が先にオンされると、スイッチング素子Ｓ１，Ｓ５ａ，Ｓ５ｂのオンにより、スイッチング素子Ｓ４の両端が電力線ＰＬに電気的に接続された状態となる。この状態からスイッチング素子Ｓ４をターンオンする際には、ＺＶＳとなるため電力損失は発生しない。スイッチング素子Ｓ４のオン後には、時刻ｔｂまでと同様に、スイッチング素子Ｓ４に差分電流ΔＩが流れる一方で、スイッチング素子Ｓ１の電流は０に変化する。
　この結果、時刻ｔｄでのスイッチング損失は、スイッチング素子Ｓ１のターンオンを早めることにより、図２６でのスイッチング素子Ｓ４に代えて、スイッチング素子Ｓ１で発生することになる。
　なお、時刻ｔｄでは、ターンオフの対象とされるスイッチング素子Ｓ２およびＳ３において、図２６と同様に、スイッチング損失は発生しない。したがって、両者のターンオフに時間差を付与しても、あるいは、両者を同時にターンオフしても、スイッチング素子Ｓ２，Ｓ３には電力損失は生じない。
　図２８には、本実施の形態に従うスイッチング素子の非適用時（図２６）および適用時（図２７）の間でスイッチング損失を比較するための概念図が示される。
　図２８（ａ）を参照して、図２６に示された時間差無しのスイッチング制御（すなわち、実施の形態１に従うスイッチング制御の非適用時）では、スイッチング素子Ｓ２およびＳ４でスイッチング損失が発生する。スイッチング素子Ｓ２のスイッチング損失Ｐｌ２は、時刻ｔｂでの損失Ｐ（ｔｂ）で構成される。Ｐ（ｔｂ）は、ＩＬ１のハードスイッチングによる損失である。
　一方で、スイッチング素子Ｓ４のスイッチング損失Ｐｌ４は、時刻ｔｃでの損失Ｐ（ｔｃ）および時刻ｔｄでの損失Ｐ（ｔｄ）で構成される。Ｐ（ｔｃ）は、ＩＬ２（ｔｃ）のハードスイッチングによる電力損失であり、Ｐ（ｔｄ）は、差分電流ΔＩ（ｔｄ）のスイッチングによる電力損失である。
　図２８（ｂ）を参照して、図２７に示された時間差有りのスイッチング制御（すなわち、実施の形態１に従うスイッチング制御の適用時）では、スイッチング素子Ｓ１、Ｓ２およびＳ４でスイッチング損失が発生する。
　スイッチング素子Ｓ１のスイッチング損失Ｐｌ１は、時刻ｔｄにおける差分電流ΔＩ（ｔｄ）のスイッチングによる損失であるので、図２８（ａ）における、Ｐｌ４中のＰ（ｔｄ）と同等である。
　同様に、スイッチング素子Ｓ２のスイッチング損失Ｐｌ２は、時刻ｔｂにおけるＩＬ１（ｔｂ）のハードスイッチングによる損失であるので、図２８（ａ）でのＰｌ２と同等である。
　さらに、スイッチング素子Ｓ４のスイッチング損失Ｐｌ４は、時刻ｔｃにおける大電流ＩＬ２のハードスイッチングによる損失であるので、図２８（ａ）でのＰｌ４のうちのＰ（ｔｃ）と同等である。
　したがって、直流電源Ｂ１およびＢ２の各々が力行動作する場合においても（ＩＬ１＞０，ＩＬ２＞０）、実施の形態１に従うスイッチング制御の適用によって、時刻ｔｂ、ｔｃ、ｔｄでのスイッチング損失のトータル値を変化させることなく、スイッチング損失をより多くのスイッチング素子に分散することができる。この結果、特定のスイッチング素子への電力損失の集中を抑制して、スイッチング素子間での発熱量の偏りを抑制することができる。また、図２８（ａ）および（ｂ）の間でのＰｌ４の比較から理解されるように、スイッチング素子間での最大損失についても低減することが可能である。
　次に、直流電源Ｂ１およびＢ２の力行動作時に、ＩＬ１が大電流であるとき（｜ＩＬ１｜＞｜ＩＬ２｜）の挙動について説明する。
　図２９には、図２６と同様に、実施の形態１に従うスイッチング制御の非適用時（電流位相制御のみ適用）における各スイッチング素子の電力損失を説明するための波形図が示される。図２９においても、直流電源Ｂ１およびＢ２の両方が力行動作する場合（ＩＬ１＞０，ＩＬ２＞０）の波形図が示される。ただし、図２９では、図２６とは異なり、ＩＬ１が大電流である（｜ＩＬ１｜＞｜ＩＬ２｜）。このとき、差分電流ΔＩは、ΔＩ＝ＩＬ１－ＩＬ２となる。
　図２９を参照して、時刻ｔｂまでの期間において、スイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂのオンオフは、図２６と同様である。しかしながら、｜ＩＬ１｜＞｜ＩＬ２｜であるため、差分電流ΔＩの方向は、図２６と反対となる。したがって、差分電流ΔＩは、スイッチング素子Ｓ４ではなく、ダイオードＤ１を流れる。また、スイッチング素子Ｓ５ａには、ＩＬ１ではなくＩＬ２が流れる。
　時刻ｔｂ～ｔｃの期間において、スイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂのオンオフは、図２６と同様である。また、ＩＬ１およびＩＬ２の経路についても図２６と同様である。
　時刻ｔｂでは、図２６と同様に、スイッチング素子Ｓ２がターンオンされるとともに、スイッチング素子Ｓ１およびＳ５ｂが同時にターンオフの対象となる。このとき、スイッチング素子Ｓ２では、ＩＬ１のハードスイッチングによる電力損失が生じる。スイッチング素子Ｓ５ｂでは、ターンオフ前の電流が０であるので、スイッチング損失（ターンオフ）は発生しない。同様に、スイッチング素子Ｓ１についても、ダイオードＤ１が自己消弧によってオフするため、電力損失（ターンオフ）は生じない。
　時刻ｔｃ～ｔｄ間についても、スイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂのオンオフは、図２６と同様である。ただし、｜ＩＬ１｜＞｜ＩＬ２｜であるため、差分電流ΔＩの方向は、図２６と反対となる。したがって、差分電流ΔＩは、ダイオードＤ３ではなく、スイッチング素子Ｓ２を流れる。また、スイッチング素子Ｓ５ｂには、ＩＬ１ではなくＩＬ２が流れる。
　時刻ｔｃでは、図２６と同様に、スイッチング素子Ｓ４がターンオフされるとともに、スイッチング素子Ｓ３，Ｓ５ｂが同時にターンオンの対象とされる。このとき、ターンオフされるスイッチング素子Ｓ４では、ＩＬ２のハードスイッチングによる電力損失が生じる。一方で、同時にターンオンの対象となる複数のスイッチング素子Ｓ３，Ｓ５ｂについて、スイッチング素子Ｓ３およびＳ５ｂの各々では、ターンオン後の電流が０であるのでスイッチング損失は生じない。
　時刻ｔｄ以降では、時刻ｔｂ以前と同様の回路状態となって、時刻ｔｂ以前と同様の電流が各素子を流れる。したがって、時刻ｔｄでは、図２６と同様に、スイッチング素子Ｓ１，Ｓ４がターンオンされるとともに、スイッチング素子Ｓ２，Ｓ３がターンオフの対象される。
　したがって、同時にターンオンの対象とされるスイッチング素子Ｓ１およびＳ４について、スイッチング素子Ｓ４では、ターンオン後の電流が０であるので、スイッチング損失は発生しない。また、差分電流ΔＩはダイオードＤ１を流れるので、スイッチング素子Ｓ１では電力損失（ターンオン）は発生しない。
　同時にターンオフの対象とされるスイッチング素子Ｓ２およびＳ３について、スイッチング素子Ｓ２では、差分電流ΔＩのスイッチングによる電力損失（ターンオフ）が発生する。一方で、スイッチング素子Ｓ３では、ターンオン前の電流が０であるので、スイッチング損失は発生しない。
　このように、図２９に例示した回路状態（ＩＬ１＞０，ＩＬ２＞０、かつ、｜ＩＬ１｜＞｜ＩＬ２｜）では、スイッチング損失は、図２６と同様に、スイッチング素子Ｓ２，Ｓ４のみに生じる。
　図３０には、図２９と同一の回路状態に対して実施の形態１に従うスイッチング制御を適用した場合の波形図が示される。すなわち、図３０においても、ＩＬ１＞０，ＩＬ２＞０、かつ、｜ＩＬ１｜＞｜ＩＬ２｜である。
　図３０を参照して、図２７で説明したのと同様に、リアクトル電流ＩＬ１，ＩＬ２に変曲点が生じる時刻ｔｂ，ｔｃ，ｔｄにおいて、同時にターンオンまたはターンオフの対象となる複数個のスイッチング素子が、時間差を付与されて所定の順序でターンオンまたはターンオフされるように制御される。その他の点については、図２９と同様であるので詳細な説明は繰り返さない。
　図３０を参照して、時刻ｔｂでは、スイッチング素子Ｓ１およびＳ５ｂが同時にターンオフ対象となる。図２７と同様に、力行動作時には、上アーム（Ｂ１Ｕアーム）ではダイオードＤ１に電流が流れるため、スイッチング素子Ｓ１およびＳ５ｂのターンオフに時間差を設けても、スイッチング損失の発生態様は変化しない。
　同様に、時刻ｔｃにおいても、図２７と同様に、力行動作時には、上アーム（Ｂ２Ｕアーム）ではダイオードＤ３に電流が流れるため、スイッチング素子Ｓ３およびＳ５ｂのターンオンに時間差を設けても、スイッチング損失の発生態様は変化しない。
　一方で、時刻ｔｄでは、同時にターンオフの対象となる複数のスイッチング素子Ｓ２，Ｓ３について、図２１（回生動作時）とは反対に、スイッチング素子Ｓ２がオフされた後に、スイッチング素子Ｓ３がオフされるように時間差が設けられる。
　時刻ｔｃ～ｔｄにおける回路状態（Ｂ１ＬアームオンおよびＢ２Ｕアームオン）、すなわち、図１７（ａ）の回路状態において、スイッチング素子Ｓ３をオン状態のままで、スイッチング素子Ｓ２をターンオフする際には、電力損失は発生しない。スイッチング素子Ｓ２の両端が電力線ＧＬに電気的に接続された状態でのターンオフとなるので、ＺＶＳとなるからである。
　スイッチング素子Ｓ２がオフ状態となると、差分電流ΔＩはスイッチング素子Ｓ３を流れるようになる。この状態からスイッチング素子Ｓ３が遅れてターンオフされるので、スイッチング素子Ｓ３には、差分電流ΔＩのスイッチングによる電力損失（ターンオン）が生じる。
　スイッチング素子Ｓ２，Ｓ３のオフにより、差分電流ΔＩの経路は、ダイオードＤ１に変わる。したがって、スイッチング素子Ｓ１ではスイッチング損失（ターンオン）は発生しない。同様に、スイッチング素子Ｓ４についても、ＩＬ１＞ＩＬ２では、ターンオン後の電流が０であるので、スイッチング素子Ｓ４には、電力損失（ターンオン）は発生しない。
　この結果、時刻ｔｄでのスイッチング損失は、スイッチング素子Ｓ３のターンオフを遅らせることにより、図２９でのスイッチング素子Ｓ２に代えて、スイッチング素子Ｓ３で発生することになる。なお、時刻ｔｄでのスイッチング素子Ｓ１およびＳ４のターンオンでは、図２９で説明したように、電力損失は０である。したがって、両者のターンオンに時間差を付与しても、あるいは、両者を同時にターンオンしても、スイッチング素子Ｓ１，Ｓ４には電力損失は生じない。
　図３１には、実施の形態１に従うスイッチング素子の非適用時（図２９）および適用時（図３０）の間でスイッチング損失を比較するための概念図が示される。
　図３１（ａ）を参照して、図２９に示された時間差無しのスイッチング制御（すなわち、実施の形態１に従うスイッチング制御の非適用時）では、スイッチング素子Ｓ２およびＳ４でスイッチング損失が発生する。スイッチング素子Ｓ２のスイッチング損失Ｐｌ２は、時刻ｔｂでの損失Ｐ（ｔｂ）および時刻ｔｄでの損失Ｐ（ｔｄ）の和で構成される。Ｐ（ｔｂ）は、ＩＬ１のハードスイッチングによる損失であり、Ｐ（ｔｄ）は、差分電流ΔＩ（ｔｄ）のスイッチングによる損失である。
　一方で、スイッチング素子Ｓ４のスイッチング損失Ｐｌ４は、時刻ｔｃでの損失Ｐ（ｔｃ）で構成される。Ｐ（ｔｃ）は、ＩＬ２（ｔｃ）のハードスイッチングによる損失である。
　図３１（ｂ）を参照して、図３０に示された時間差有りのスイッチング制御（すなわち、本実施の形態に従うスイッチング制御の適用時）では、スイッチング素子Ｓ２、Ｓ３およびＳ４でスイッチング損失が発生する。
　スイッチング素子Ｓ２のスイッチング損失Ｐｌ２は、時刻ｔｂにおけるＩＬ１（ｔｂ）のスイッチングによる損失であるので、図３１（ａ）における、Ｐｌ２中のＰ（ｔｂ）と同等である。
　同様に、スイッチング素子Ｓ３のスイッチング損失Ｐｌ３は、時刻ｔｄにおける差分電流ΔＩのスイッチングによる損失であるので、図３１（ａ）でのＰｌ２のうちのＰ（ｔｄ）と同等である。
　さらに、スイッチング素子Ｓ４のスイッチング損失Ｐｌ４は、時刻ｔｃにおける小電流ＩＬ２のハードスイッチングによる損失であるので、図２８（ａ）でのＰｌ４と同等である。
　したがって、直流電源Ｂ１およびＢ２の各々が力行動作する場合に（ＩＬ１＞０，ＩＬ２＞０）、ＩＬ１が大電流であっても（｜ＩＬ１｜＞｜ＩＬ２｜）、実施の形態１に従うスイッチング制御の適用によって、時刻ｔｂ、ｔｃ、ｔｄでのスイッチング損失のトータル値を変化させることなく、スイッチング損失をより多くのスイッチング素子に分散することができる。この結果、特定のスイッチング素子への電力損失の集中を抑制して、スイッチング素子間での発熱量の偏りを抑制することができる。また、図３１（ａ）および（ｂ）の間でのＰｌ２の比較から理解されるように、スイッチング素子間での最大損失についても低減することが可能である。
　なお、図２７および図３０で説明したように、力行動作時（ＩＬ１＞０，ＩＬ２＞０）においては、時刻ｔｂおよびｔｃでは、時間差を設けても設けなくてもスイッチング損失は変わらない。したがって、これらのタイミングでは、時間差を設けずに複数のスイッチング素子をターンオンまたはターンオフしてもよい。あるいは、時刻ｔｄとの間で制御を共通化するために、時間差を設定するようにしてもよい。
　図３２には、実施の形態１およびその変形例で説明した、力行動作および回生動作、ならびに、ＩＬ１およびＩＬ２の大小関係の組み合わせパターンのそれぞれにおけるスイッチング損失を比較する図表が示される。図３２中では、スイッチング損失が発生するスイッチング素子では「損失」と記入し、スイッチング損失が発生しないスイッチング素子では「－」記号を記入している。
　図３２を参照して、回生動作（実施の形態１）において、ＩＬ２が大電流のときのスイッチング損失は、図２２に示したとおり、本実施の形態に従うスイッチング制御を非適用とする時間差無しの場合（図１９）には、スイッチング素子Ｓ３およびＳ５で発生する。これに対して、本実施の形態に従うスイッチング制御を適用する時間差有りの場合（図２１）には、スイッチング素子全体でのトータル値を変えることなく、スイッチング素子Ｓ１、Ｓ２およびＳ３にスイッチング損失を分散することができる。
　同様に、回生動作（実施の形態１）において、ＩＬ１が大電流のときのスイッチング損失は、図２５に示したとおり、時間差無しの場合（図２３）には、スイッチング素子Ｓ１およびＳ５で発生する。これに対して、時間差有りの場合（図２４）には、スイッチング素子全体でのトータル値を変えることなく、スイッチング素子Ｓ１、Ｓ３およびＳ４にスイッチング損失を分散することができる。
　一方で、力行動作（実施の形態１の変形例）において、ＩＬ２が大電流のときのスイッチング損失は、図２８に示したとおり、時間差無しの場合（図２６）には、スイッチング素子Ｓ２およびＳ４で発生する。これに対して、時間差有りの場合（図２７）には、スイッチング素子全体でのトータル値を変えることなく、スイッチング素子Ｓ１、Ｓ２およびＳ４にスイッチング損失を分散することができる。
　同様に、力行動作（実施の形態１の変形例）において、ＩＬ１が大電流のときのスイッチング損失は、図３１に示したとおり、時間差無しの場合（図２９）には、スイッチング素子Ｓ２およびＳ４で発生する。これに対して、時間差有りの場合（図３０）には、スイッチング素子全体でのトータル値を変えることなく、スイッチング素子Ｓ２、Ｓ３およびＳ４にスイッチング損失を分散することができる。
　図３２から理解されるように、スイッチング損失が発生するスイッチング素子は、動作状態（力行／回生）およびリアクトル電流ＩＬ１，ＩＬ２の大小関係の組み合わせによって異なる。しかしながら、両者の組み合わせによる４個のケースのいずれにおいても、同時にターンオンまたはターンオフの対象とされる複数のスイッチング素子に本実施の形態に従うスイッチング制御を適用することによって、スイッチング損失をより多くのスイッチング素子に分散することができる。この結果、特定のスイッチング素子への電力損失の集中を抑制して、スイッチング素子間での発熱量の偏りを抑制することができる。
　図３３は、本実施の形態１に従うスイッチング制御の適用時におけるＰＷＭ制御を説明するための波形図である。すなわち、図３３では、回生動作時（ＩＬ１＜０，ＩＬ２＜０）におけるＰＷＭ制御が示される。
　図３３を参照して、直流電源Ｂ１の出力を制御するためのＰＷＭ制御において、フィードバック制御（図１３）による本来のデューティ比ＤＴ１に加えて、意図的な時間差を設けるために、可変のパラメータ値αを用いて、デューティ比ＤＴ１＋αおよびＤＴ１－αがさらに設定される。
　デューティ比ＤＴ１＋α，ＤＴ１－αとキャリア波ＣＷ１の電圧比較により、制御パルス信号ＳＤ１に加えて、時間差を設定するための強制パルス信号ＳＤｏｆｆ１を生成することができる。強制パルス信号ＳＤｏｆｆ１のＨレベル期間（各パルス）は、リアクトル電流ＩＬ１の変曲点（極大点および極小点）に対応して生成される。強制パルス信号ＳＤｏｆｆ１のパルス幅は、パラメータ値αによって調整することができる。
　同様に、直流電源Ｂ２の出力を制御するためのＰＷＭ制御において、フィードバック制御（図１３）による本来のデューティ比ＤＴ２に加えて、意図的な時間差を設けるために、可変のパラメータ値αを用いて、デューティ比ＤＴ２＋αおよびＤＴ２－αがさらに設定される。
　デューティ比ＤＴ２＋α，ＤＴ２－αとキャリア波ＣＷ２との電圧比較より、制御パルス信号ＳＤ２に加えて、時間差を設定するための強制パルス信号ＳＤｏｆｆ２を生成することができる。強制パルス信号ＳＤｏｆｆ２のＨレベル期間（各パルス）は、リアクトル電流ＩＬ２の変曲点（極大点および極小点）に対応して生成される。強制パルス信号ＳＤｏｆｆ２のパルス幅は、パラメータ値αによって調整することができる。
　なお、キャリア波ＣＷ１およびＣＷ２の間には、図１８で説明した最適位相差φ＊が設けられている。これにより、時刻ｔｄにおいて、制御パルス信号ＳＤ１のＨレベルからＬレベルへの遷移と、制御パルス信号ＳＤ２のＬレベルからＨレベルへの遷移とが同一タイミングとなっている。この結果、時刻ｔｄにおいて、リアクトル電流ＩＬ１の極大点と、リアクトル電流ＩＬ２の極小点とが同一タイミングとなる。
　スイッチング素子Ｓ５ｂは、時刻ｔｂ（すなわち、ＩＬ１の極小点）での強制パルス信号ＳＤｏｆｆ１のＨレベル期間において、オフされるとともに、時刻ｔｃ（すなわち、ＩＬ２の極大点）での強制パルス信号ＳＤｏｆｆ２のＨレベル期間において、オフされる。なお、強制パルス信号ＳＤｏｆｆ１，ＳＤｏｆｆ２の各Ｈレベル期間が、リアクトル電流（ＩＬ１，ＩＬ２）の極大点および極小点いずれに対応するものであるかは、キャリア波（ＣＷ１，ＣＷ２）の傾き（右上がり／右下がり）に基づいて区別することが可能である。
　これにより、時刻ｔｂでは、図２１および図２４で説明したように、同時にターンオフ対象となるスイッチング素子Ｓ１およびＳ５ｂの間で、スイッチング素子Ｓ５ｂをターンオフした後に、スイッチング素子Ｓ１をターンオフするように時間差を付与できる。
　同様に、時刻ｔｃでは、図２１および図２４で説明したように、同時にターンオン対象となるスイッチング素子Ｓ３およびＳ５ｂの間で、スイッチング素子Ｓ３をターンオフした後に、スイッチング素子Ｓ５ｂをターンオフするように時間差を付与できる。
　スイッチング素子Ｓ１は、時刻ｔｄ（すなわち、ＩＬ１の極大点）での強制パルス信号ＳＤｏｆｆ１のＨレベル期間において、オフされる。これに対応して、スイッチング素子Ｓ２は、当該期間においてオンを維持される。これにより、制御パルス信号ＳＤ１に従うタイミングと比較して、スイッチング素子Ｓ１のターンオンおよびスイッチング素子Ｓ２のターンオフが遅れる。
　したがって、時刻ｔｄでは、図２１で説明したように、同時にターンオフ対象となるスイッチング素子Ｓ３およびＳ２の間で、スイッチング素子Ｓ３をターンオフした後に、スイッチング素子Ｓ２をターンオフするように時間差を付与できる。同時に、図２４で説明したように、同時にターンオン対象となるスイッチング素子Ｓ１およびＳ４の間で、スイッチング素子Ｓ４をターンオンした後に、スイッチング素子Ｓ１をターンオンするように時間差を付与できる。
　これにより、回生動作時（ＩＬ１＜０，ＩＬ２＜０）において、実施の形態１で説明したように、同時にターンオンまたはターンオフ対象となる複数のスイッチング素子間で、ターンオンまたはターンオフに意図的な時間差を設けるスイッチング制御を実現することができる。なお、これらの時間差は、強制パルス信号ＳＤｏｆｆ１，ＳＤｏｆｆ２のパルス幅、すなわち、パラメータ値αによって調整することができる。
　図３４は、本実施の形態１の変形例に従うスイッチング制御の適用時におけるＰＷＭ制御を説明するための波形図である。すなわち、図３４では、力行動作時（ＩＬ１＞０，ＩＬ２＞０）におけるＰＷＭ制御が示される。
　図３４を参照して、図３３と同様に、強制パルス信号ＳＤｏｆｆ１，ＳＤｏｆｆ２が生成される。
　力行動作時には、スイッチング素子Ｓ４は、時刻ｔｄ（すなわち、ＩＬ２の極小点）での強制パルス信号ＳＤｏｆｆ２のＨレベル期間においてオフされる。これに対応して、スイッチング素子Ｓ３は、当該期間においてオンを維持される。これにより、制御パルス信号ＳＤ２に従うタイミングと比較して、スイッチング素子Ｓ４のターンオンおよびスイッチング素子Ｓ３のターンオフが遅れる。
　したがって、時刻ｔｄにおいて、図２７で説明したように、同時にターンオン対象となるスイッチング素子Ｓ１およびＳ４の間で、スイッチング素子Ｓ１をターンオンした後に、スイッチング素子Ｓ４をターンオンするように時間差を付与できる。同時に、図３０で説明したように、同時にターンオフ対象となるスイッチング素子Ｓ２およびＳ３の間で、スイッチング素子Ｓ２をターンオフした後に、スイッチング素子Ｓ３をターンオフするように時間差を付与できる。
　これにより、力行動作時（ＩＬ１＞０，ＩＬ２＞０）において、実施の形態１の変形例で説明したように、同時にターンオンまたはターンオフ対象となる複数のスイッチング素子間で、ターンオンまたはターンオフに意図的な時間差を設けるスイッチング制御を実現することができる。なお、これらの時間差についても、強制パルス信号ＳＤｏｆｆ１，ＳＤｏｆｆ２のパルス幅、すなわち、パラメータ値αによって調整することができる。
　［実施の形態２］
　実施の形態１およびその変形例では、リアクトル電流ＩＬ１，ＩＬ２の変曲点において、同時にターンオンまたはターンオフの対象となる複数のスイッチング素子が、時間差を付与されて所定の順序でターンオンまたはターンオフされるスイッチング制御について説明した。実施の形態２では、実施の形態１およびその変形例で説明したスイッチング制御の適用および非適用を時分割で組み合わせる制御について説明する。
　図３５は、実施の形態２に従う電源システムに適用されるスイッチング制御を説明するための概念図である。
　図３５を参照して、実施の形態２では、スイッチング制御モード１（ＳＷ制御モード♯１）およびスイッチング制御モード２（ＳＷ制御モード♯２）を切換えて、電力変換器１０を構成するスイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂのオンオフが制御される。
　ＳＷ制御モード♯１は、たとえば、実施の形態１およびその変形例で説明した、同時にターンオンまたはターンオフの対象となる複数のスイッチング素子間で、ターンオンまたはターンオンに時間差を設けたスイッチング制御（図２１，図２４，図２７，図３０）である。一方で、ＳＷ制御モード♯２は、たとえば、上記時間差を設けずに電流位相制御のみが実行されたスイッチング制御（図１９，図２３，図２６，図２９）である。
　スイッチング制御モード１の適用時に、遷移条件ＣＤ１が成立すると、制御モードが切換えられて、スイッチング制御モード２が新たに適用される。同様に、スイッチング制御モード２の適用時に、遷移条件ＣＤ２が成立すると、制御モードが切換えられて、スイッチング制御モード１が新たに適用される。
　再び図３２を参照して、電力変換器１０では、直流電源Ｂ１，Ｂ２の回生動作時には、スイッチング素子Ｓ５において、時間差有りのスイッチング制御（実施の形態１に従うスイッチング制御）の適用時には、電力損失が発生しなくなる。したがって、時間差無しのスイッチング制御と、時間差有りのスイッチング制御とを交互に適用することで、スイッチング素子Ｓ５の温度上昇を抑制することが可能となる。
　図３６には、実施の形態２に従うスイッチング制御の適用時におけるスイッチング素子の温度変化履歴の一例が示される。図３６では、力行動作時にＩＬ２が大電流であるときの波形図が示される。
　図３６を参照して、スイッチング素子Ｓ１、Ｓ２、Ｓ３およびＳ５のそれぞれの素子温度Ｔ（Ｓ１）、Ｔ（Ｓ２）、Ｔ（Ｓ３）およびＴ（Ｓ５）は、スイッチング素子Ｓ１、Ｓ２、Ｓ３およびＳ５でのスイッチング損失による発熱によって上昇する。この際に、スイッチング素子の熱容量により、Ｔ（Ｓ１）、Ｔ（Ｓ２）、Ｔ（Ｓ３）およびＴ（Ｓ５）は、一次遅れ応答で上昇する。
　一方で、各スイッチング素子は、ヒートシンクに代表される放熱機構に取り付けられている。このため素子温度、Ｔ（Ｓ１）、Ｔ（Ｓ２）、Ｔ（Ｓ３）およびＴ（Ｓ５）は、スイッチング損失の発生に応じて上昇し続けることはなく、放熱機構による放熱量とスイッチング素子による発熱量との差分に従った温度上昇量で整定する。このとき、各素子温度については、一定のスイッチング損失の入力に対して、温度上昇が飽和するまでの整定時間が存在する。
　図３６中において、Ｔａ３およびＴａ５は、時間差無しのスイッチング制御の適用により、図２２（ａ）に示されたスイッチング損失Ｐｌ３およびＰｌ５を受けてＴ（Ｓ３）およびＴ（Ｓ５）が上昇したときの整定温度に相当する。同様に、Ｔｂ１～Ｔｂ３は、時間差有りのスイッチング制御の適用により、図２２（ｂ）に示されたスイッチング損失Ｐｌ１～Ｐｌ３を受けてＴ（Ｓ１）～Ｔ（Ｓ３）が上昇したときのそれぞれの整定温度に相当する。図３６では、Ｔａ３およびＴ３ｂはほぼ同等であると仮定している。
　時間差無しのスイッチング制御の適用期間では、Ｔ（Ｓ３）およびＴ（Ｓ５）が、整定温度Ｔａ３およびＴａ５へ向かってそれぞれ上昇する。一方で、スイッチング素子Ｓ１およびＳ２では、スイッチング損失は発生しないので、Ｔ（Ｓ１），Ｔ（Ｓ２）は、維持または低下する。
　一方で、時間差有りのスイッチング制御の適用期間では、Ｔ（Ｓ１）およびＴ（Ｓ２）が、整定温度Ｔｂ１およびＴｂ２へ向かってそれぞれ上昇する。また、素子温度Ｔ（Ｓ３）は、整定温度Ｔｂ３へ向かって変化する。これに対して、スイッチング素子Ｓ５ｂではスイッチング損失が生じないので、Ｔ（Ｓ５）は低下する。
　図３６に示されるように、所定時間の経過に応じて、時間差有りのスイッチング制御と、時間差無しのスイッチング制御とを交互に適用すると、Ｔ（Ｓ１）およびＴ（Ｓ２）は、整定温度Ｔａ１，Ｔａ２よりも低いの温度領域でそれぞれ推移する。また、Ｔ（Ｓ３）は、整定温度Ｔａ３およびＴｂ３の間で変化するように推移する。Ｔ（Ｓ５）については、整定温度Ｔａ５よりも低い温度領域で推移する。
　したがって、Ｔ（Ｓ５）については、時間差無しのスイッチング制御を連続的に適用する場合（図中に点線で表記）と比較して、温度上昇を大幅に抑制することができる。この結果、回生動作時にスイッチング損失が集中するスイッチング素子Ｓ５ｂについて、発熱量を抑制できるので、スイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂ間での発熱量の偏りをさらに抑制することが可能となる。
　このように、実施の形態２に従うスイッチング制御によれば、スイッチング損失が発生する素子が異なる複数のスイッチング制御モードを交互に適用することにより、スイッチング素子の最高温度を抑制することができる。耐熱のための素子定格は、最高温度に対する耐熱性が確保されるように設計されるので、実施の形態２に従うスイッチング制御の適用により、各スイッチング素子の耐熱保護が容易になるため、低コスト化を図ることができる。
　なお、図３５中に示した遷移条件ＣＤ１、ＣＤ２については、上述のように、各スイッチング制御モードの連続時間による条件とすることができる。たとえば、各スイッチング制御モードの連続時間が、閾値を超えたときに、遷移条件ＣＤ１，ＣＤ２の成立を判定することができる。この場合には、上述した、Ｔ（Ｓ１）～Ｔ（Ｓ５）におけるスイッチング損失による温度上昇における整定時間よりも短い間隔でスイッチング制御モードが切換えられるように、遷移条件ＣＤ１、ＣＤ２での閾値を上記整定時間よりも短くすることが好ましい。
　あるいは、素子温度に着目して遷移条件ＣＤ１、ＣＤ２を定めることも可能である。図３２に示されるように、力行動作および回生動作、ならびに、ＩＬ１およびＩＬ２の大小関係の組み合わせパターン毎に、スイッチング損失が大きくなるスイッチング素子は異なる。したがって、各パターンにおいて、スイッチング損失が高いスイッチング素子の温度が所定温度を超えたときに、遷移条件ＣＤ１，ＣＤ２の成立を判定することも可能である。
　［実施の形態３］
　実施の形態３では、実施の形態１および２で説明した電力変換器１０の回路構成の変形例について説明する。
　図３７は、実施の形態３に従う電力変換器１１の構成を説明するための回路図である。
　図３７を参照して、電力変換器１１は、図１に示された電力変換器１０と比較すると、ノードＮ１およびＮ２の間に接続される半導体素子として、図１での双方向スイッチに代えて、通常のスイッチング素子Ｓ５が接続される。すなわち、スイッチング素子Ｓ５は、「第５の半導体素子ＳＭ５」に対応する。電力変換器１１のその他の構成は、電力変換器１０と同様であるので、詳細な説明は繰り返さない。
　スイッチング素子Ｓ５は、制御装置１００（図１）からの制御信号ＳＧ５に応じてオンオフ制御される。電力変換器１１では、スイッチング素子Ｓ５のオフ時に第１アームが形成される一方で、スイッチング素子Ｓ５のオン時に第２アームが形成される。
　図１に示された電力変換器１０における、スイッチング素子Ｓ５ａのオフ期間、および、スイッチング素子Ｓ５ｂのオフ期間の両方において、スイッチング素子Ｓ５はオフされる必要がある。一方で、スイッチング素子Ｓ５ａおよびＳ５ｂの両方がオンされる期間において、スイッチング素子Ｓ５をオンすることができる。
　したがって、電力変換器１１では、パラレル昇圧モードにおいて、図３８に示す論理演算式に従って、スイッチング素子Ｓ１～Ｓ５のオンオフが制御される。
　図３８は、電力変換器１１のパラレル昇圧モードにおける各スイッチング素子をオンオフ制御するための論理演算式の一覧を示す図表である。
　図３８を参照して、スイッチング素子Ｓ１～Ｓ４は、電力変換器１０のパラレル昇圧モードと同様に、図１２と同様のゲート論理式に従ってオンオフ制御される。すなわち、スイッチング素子Ｓ２が制御パルス信号ＳＤ１に従ってオンオフされる一方で、スイッチング素子Ｓ１は制御パルス信号／ＳＤ１に従ってオンオフされる。同様に、スイッチング素子Ｓ４が制御パルス信号ＳＤ２に従ってオンオフされる一方で、スイッチング素子Ｓ３は制御パルス信号／ＳＤ２に従ってオンオフされる。
　スイッチング素子Ｓ５は、制御パルス信号ＳＤ１およびＳＤ２の排他的論理和（ＸＯＲ）に従ってオンオフされる。
　この結果、スイッチング素子Ｓ５は、Ｂ１ＬアームおよびＢ２Ｌアームのオン時（図６）、または、Ｂ１ＵアームおよびＢ２Ｕアームのオン時（図７）にはオフされる。一方で、スイッチング素子Ｓ５は、Ｂ１ＬアームおよびＢ２Ｕアームのオン時（図１７（ａ））、または、Ｂ１ＵアームおよびＢ２Ｌアームのオン時（図１７（ｂ））にはオンされる。したがって、電力変換器１１によっても、図１５に示した、４個のスイッチングパターンを切換えて、電力変換器１０と同様に第１アームおよび第２アームを使い分けたＤＣ／ＤＣ変換を実行することができる。
　図３９には、電力変換器１１に対して図１９と同様の電流位相制御を適用した場合の波形図が示される。図３９においても、図１９と同様に、直流電源Ｂ１およびＢ２の両方が回生動作する場合（ＩＬ１＜０，ＩＬ２＜０）の電流波形が示される。また、｜ＩＬ２｜＞｜ＩＬ１｜のため、ＩＬ２が大電流であり、ＩＬ１が小電流である。すなわち、差分電流ΔＩは、ΔＩ＝ＩＬ２－ＩＬ１で示される。
　図３９を参照して、制御パルス信号ＳＤ１，ＳＤ２の波形、および、リアクトル電流ＩＬ１，ＩＬ２の波形は、図１９と同様である。さらに、スイッチング素子Ｓ１～Ｓ４の電流挙動およびスイッチング損失についても、図１９と同様である。
　さらに、スイッチング素子Ｓ５についても、図１９でのスイッチング素子Ｓ５ｂと同様に、時刻ｔｂでターンオフされるとともに、時刻ｔｃでターンオンされる。すなわち、スイッチング素子Ｓ５には、電力変換器１０のスイッチング素子Ｓ５ｂと同等のスイッチング損失が生じる。
　図４０には、電力変換器１１に対して、図２１と同様のターンオンまたはターンオフ時間差を設けるスイッチング制御を適用した場合の波形図が示される。すなわち、図４０には、図３９と同一の回路状態に対して、実施の形態１に従うスイッチング制御が適用された場合の波形図が示される。すなわち、図４０においても、ＩＬ１＜０，ＩＬ２＜０、かつ、｜ＩＬ２｜＞｜ＩＬ１｜である。
　図４０を参照して、時刻ｔｂでは、図２１と同様に、同時にターンオフ対象とされるスイッチング素子Ｓ１およびＳ５について、スイッチング素子Ｓ５がオフされた後に、スイッチング素子Ｓ１がオフされるように、ターンオフに時間差が設けられる。
　スイッチング素子Ｓ１がオン状態のままでスイッチング素子Ｓ５をターンオフすることにより、スイッチング素子Ｓ５は、図２１でのスイッチング素子Ｓ５ｂと同様に、ＺＶＳによりターンオフされる。
　図２１と同様に、スイッチング素子Ｓ５のオフに応じて、リアクトル電流ＩＬ１の経路は、スイッチング素子Ｓ１を流れるように変化する。したがって、スイッチング素子Ｓ５のオフ後にスイッチング素子Ｓ１をターンオフする際には、ＩＬ１のハードスイッチングによる電力損失が生じる。したがって、時刻ｔｂにおけるスイッチング損失は、図２１と同様に、図３９でのスイッチング素子Ｓ５に代えて、スイッチング素子Ｓ１で発生することになる。
　時刻ｔｃでは、図２１と同様に、同時にターンオンの対象となる複数のスイッチング素子Ｓ３，Ｓ５について、スイッチング素子Ｓ３がオンされた後に、スイッチング素子Ｓ５がオンされるように、ターンオンに時間差が設けられる。
　スイッチング素子Ｓ５がオフ状態のままでスイッチング素子Ｓ３がターンオンされると、リアクトル電流ＩＬ２の経路が、スイッチング素子Ｓ３を流れるように変化する。したがって、スイッチング素子Ｓ３のターンオンでは、図２１と同様に、ＩＬ２のハードスイッチングによる電力損失が生じる。
　スイッチング素子Ｓ３がオンされた後にスイッチング素子Ｓ５がオンされる際には、スイッチング素子Ｓ５のターンオンはＺＶＳとなるので、スイッチング損失が発生しない。この結果、時刻ｔｃでのスイッチング損失は、図２１と同様に、図３９でのスイッチング素子Ｓ３およびＳ５に代えて、スイッチング素子Ｓ３のみで発生することになる。
　時刻ｔｄでは、スイッチング素子Ｓ５はオンオフされないので、スイッチング損失の発生は、図２１と同様である。
　したがって、回生動作時（ＩＬ１＜０，ＩＬ２＜０）かつ、ＩＬ２が大電流の場合において、スイッチング素子Ｓ５でのスイッチング損失は、図２０および図２１でのスイッチング素子Ｓ５ｂと同様である。この結果、電力変換器１１においても、実施の形態１に従うスイッチング制御の適用によって、スイッチング損失をより多くのスイッチング素子へ分散することができる。
　図４１には、図３９と同様に、本実施の形態に従うスイッチング制御の非適用時（電流位相制御のみ適用）における電力変換器１１の各スイッチング素子の電力損失を説明するための波形図が示される。図２３においても、直流電源Ｂ１およびＢ２の両方が回生動作する場合（ＩＬ１＜０，ＩＬ２＜０）の波形図が示される。ただし、図４１では、図３９とは異なり、ＩＬ１が大電流である（｜ＩＬ１｜＞｜ＩＬ２｜）。
　図４１を参照して、制御パルス信号ＳＤ１，ＳＤ２の波形、および、リアクトル電流ＩＬ１，ＩＬ２の波形は、図２３と同様である。さらに、スイッチング素子Ｓ１～Ｓ４の電流挙動およびスイッチング損失についても、図２３と同様である。
　さらに、スイッチング素子Ｓ５についても、図２３でのスイッチング素子Ｓ５ｂと同様に、時刻ｔｂでターンオフされるとともに、時刻ｔｃでターンオンされる。すなわち、スイッチング素子Ｓ５には、電力変換器１０のスイッチング素子Ｓ５ｂと同等のスイッチング損失が生じる。
　図４２には、電力変換器１１に対して、図２４と同様のターンオンまたはターンオフ時間差を設けるスイッチング制御を適用した場合の波形図が示される。すなわち、図４２には、図４１と同一の回路状態に対して、実施の形態１に従うスイッチング制御が適用された場合の波形図が示される。すなわち、図４２においても、ＩＬ１＜０，ＩＬ２＜０、かつ、｜ＩＬ１｜＞｜ＩＬ２｜である（すなわち、ΔＩ＝ＩＬ１－ＩＬ２）。
　図４２を参照して、時刻ｔｂでは、同時にターンオフ対象とされるスイッチング素子Ｓ１およびＳ５について、スイッチング素子Ｓ５がオフされた後に、スイッチング素子Ｓ１がオフされるように、ターンオフに時間差が設けられる。これにより、スイッチング素子Ｓ５は、図２４でのスイッチング素子Ｓ５ｂと同様に、ＺＶＳによりターンオフされる。さらに、図２４と同様に、スイッチング素子Ｓ５のオフ後にスイッチング素子Ｓ１をターンオフする際には、ＩＬ１のハードスイッチングによる電力損失（ターンオフ）が生じる。したがって、時刻ｔｂにおけるスイッチング損失は、図２４と同様に、図４１でのスイッチング素子Ｓ１およびＳ５に代えて、スイッチング素子Ｓ５のみで発生することになる。
　時刻ｔｃでは、同時にターンオンの対象となる複数のスイッチング素子Ｓ３，Ｓ５について、スイッチング素子Ｓ３がオンされた後に、スイッチング素子Ｓ５がオンされるように、ターンオンに時間差が設けられる。これにより、図２４と同様に、スイッチング素子Ｓ５がオフ状態のままでスイッチング素子Ｓ３がターンオンされると、リアクトル電流ＩＬ２の経路が、スイッチング素子Ｓ３を流れるように変化する。したがって、スイッチング素子Ｓ３のターンオンでは、ＩＬ２のハードスイッチングによる電力損失が生じる。
　スイッチング素子Ｓ３がオンされた後にスイッチング素子Ｓ５がオンされる際には、スイッチング素子Ｓ５のターンオンはＺＶＳとなるので、スイッチング損失が発生しない。この結果、時刻ｔｃでのスイッチング損失は、図２４と同様に、図３９でのスイッチング素子Ｓ３およびＳ５に代えて、スイッチング素子Ｓ３のみで発生することになる。
　時刻ｔｄでは、スイッチング素子Ｓ５はオンオフされないので、スイッチング損失の発生は、図２１と同様である。
　したがって、回生動作時（ＩＬ１＜０，ＩＬ２＜０）かつ、ＩＬ１が大電流の場合において、スイッチング素子Ｓ５でのスイッチング損失は、図２３および図４１でのスイッチング素子Ｓ５ｂと同様である。この結果、電力変換器１１においても、実施の形態１に従うスイッチング制御の適用によって、スイッチング損失をより多くのスイッチング素子へ分散することができる。
　次に、電力変換器１１において、直流電源Ｂ１およびＢ２の両方が力行動作する場合におけるスイッチング制御について、確認のために説明する。
　図４３は、電力変換器１１に対して、図２６と同様の電流位相制御を適用した場合の波形図が示される。図３４においても、図２６と同様に、直流電源Ｂ１およびＢ２の両方が力行動作する場合（ＩＬ１＞０，ＩＬ２＞０）の電流波形が示される。また、｜ＩＬ２｜＞｜ＩＬ１｜のため、ＩＬ２が大電流であり、ＩＬ１が小電流である（すなわち、ΔＩ＝ＩＬ２－ＩＬ１）。
　図４３を参照して、制御パルス信号ＳＤ１，ＳＤ２の波形、および、リアクトル電流ＩＬ１，ＩＬ２の波形は、図２６と同様である。さらに、スイッチング素子Ｓ１～Ｓ４の電流挙動およびスイッチング損失についても、図２６と同様である。
　スイッチング素子Ｓ５は、時刻ｔｂでターンオフするとともに、時刻ｔｃでターンオンする。
　時刻ｔｂ以前において、ＩＬ１の経路は、ダイオードＤ１およびオン状態のスイッチング素子Ｓ４によって確保することができる。したがって、時刻ｔｂにおいて、スイッチング素子Ｓ４のオンを維持してスイッチング素子Ｓ５をターンオフすると、ダイオードＤ１およびスイッチング素子Ｓ４（オン）によって、スイッチング素子Ｓ５は、両端に電位差が無い状態でターンオフされる。したがって、当該ターンオフは、ＺＶＳ（ゼロボルトスイッチング）となるのでスイッチング損失は生じない。
　同様に、時刻ｔｂ～ｔｃでは、力行動作時には、オン状態のスイッチング素子Ｓ２およびダイオードＤ３を経由して、スイッチング素子Ｓ５の両端は同電位とされる。この状態から、時刻ｔｃにおいて、スイッチング素子Ｓ２のオンを維持してスイッチング素子Ｓ５をターンオフすると、ＺＶＳとなるのでスイッチング損失は生じない。
　したがって、電力変換器１１でのスイッチング素子Ｓ５についても、電力変換器１０でのスイッチング素子Ｓ５ａ，Ｓ５ｂと同様に、力行動作時にスイッチング損失は発生しない。この結果、図２６および図４３の比較から理解されるように、電力変換器１１では、スイッチング素子Ｓ２，Ｓ４での電力変換器１０と同等のスイッチング損失が発生する。
　図４４には、電力変換器１１に対して、図２７と同様のターンオンまたはターンオフ時間差を設けるスイッチング制御を適用した場合の波形図が示される。すなわち、図４４には、図４３と同一の回路状態に対して、実施の形態１の変形例に従うスイッチング制御が適用された場合の波形図が示される。すなわち、図４４においても、ＩＬ１＞０，ＩＬ２＞０、かつ、｜ＩＬ２｜＞｜ＩＬ１｜である。
　図４４を参照して、時刻ｔｂでは、図２７と同様に、時刻ｔｂまでの状態において、上アーム（Ｂ１Ｕアーム）では、スイッチング素子Ｓ１には電流は流れておらず、スイッチング素子Ｓ１にスイッチング損失は発生しない。したがって、スイッチング素子Ｓ１のオフを遅らせても、スイッチング損失は発生しない。このため、スイッチング素子Ｓ１およびＳ５ｂのターンオフに時間差を設けても、スイッチング損失の発生態様は変化しない。
　同様に、時刻ｔｃにおいても、同時にターンオン対象となるスイッチング素子Ｓ３およびＳ５ｂについて、上アーム（Ｂ２Ｕアーム）では、スイッチング素子Ｓ３ではなくダイオードＤ３によって電流経路が形成されるので、スイッチング素子Ｓ３のオンを早めても、スイッチング損失は発生しない。このため、スイッチング素子Ｓ３およびＳ５ｂのターンオンに時間差を設けても、スイッチング損失の発生態様は変化しない。
　一方で、時刻ｔｄでは、図２７と同様に、同時にターンオンの対象となる複数のスイッチング素子Ｓ１，Ｓ４について、スイッチング素子Ｓ１がオンされた後に、スイッチング素子Ｓ４がオンされるように時間差が設けられる。これにより、図２７と同様に、スイッチング素子Ｓ１には、差分電流ΔＩのスイッチングによる電力損失（ターンオン）が生じる一方で、スイッチング素子Ｓ４はＺＶＳによりターンオンされる。そして、スイッチング素子Ｓ４のオン後には、時刻ｔｂまでと同様に、スイッチング素子Ｓ４に差分電流ΔＩが流れる一方で、スイッチング素子Ｓ１の電流は０に変化する。
　したがって、力行動作時においても、図２７と同様に、時刻ｔｄにおいて、スイッチング素子Ｓ１のターンオンを早めることにより、図４３でのスイッチング素子Ｓ４でのスイッチング損失を、スイッチング素子Ｓ１へ移動することができる。
　したがって、力行動作時（ＩＬ１＞０，ＩＬ２＞０）かつ、ＩＬ２が大電流の場合においても、スイッチング素子Ｓ４でのスイッチング損失の一部を、時間差を付与しない場合（図４３）ではスイッチング損失が発生しないスイッチング素子Ｓ１へ移動することができる。この結果、電力変換器１１においても、実施の形態１に従うスイッチング制御の適用によって、スイッチング損失をより多くのスイッチング素子へ分散することができる。
　図４５には、図４３と同様に、本実施の形態に従うスイッチング制御の非適用時（電流位相制御のみ適用）における電力変換器１１の各スイッチング素子の電力損失を説明するための波形図が示される。図４５においても、直流電源Ｂ１およびＢ２の両方が力行動作する場合（ＩＬ１＞０，ＩＬ２＞０）の波形図が示される。ただし、図４５では、図４３とは異なり、ＩＬ１が大電流である（｜ＩＬ１｜＞｜ＩＬ２｜）。したがって、差分電流ΔＩ＝ＩＬ１－ＩＬ２である。
　図４５を参照して、制御パルス信号ＳＤ１，ＳＤ２の波形、および、リアクトル電流ＩＬ１，ＩＬ２の波形は、図２９と同様である。さらに、スイッチング素子Ｓ１～Ｓ４の電流挙動およびスイッチング損失についても、図２９と同様である。
　スイッチング素子Ｓ５について、図４３と同様に、時刻ｔｂにおいて、スイッチング素子Ｓ５は、ダイオードＤ１およびスイッチング素子Ｓ４（オン）によって、スイッチング素子Ｓ５の両端に電位差が無い状態でターンオフされる。したがって、当該ターンオフは、ＺＶＳ（ゼロボルトスイッチング）となるのでスイッチング損失は生じない。
　時刻ｔｃにおけるスイッチング素子Ｓ５のターンオン時にも、図４３と同様に、オン状態のスイッチング素子Ｓ２およびダイオードＤ３を経由して、スイッチング素子Ｓ５の両端が同電位とされた状態となっている。したがって、時刻ｔｃにおいて、スイッチング素子Ｓ２のオンを維持してスイッチング素子Ｓ５をターンオフすると、ＺＶＳとなるのでスイッチング損失は生じない。
　図４６には、電力変換器１１に対して、図３０と同様のターンオンまたはターンオフ時間差を設けるスイッチング制御を適用した場合の波形図が示される。すなわち、図４６には、図４５と同一の回路状態に対して、実施の形態１の変形例に従うスイッチング制御が適用された場合の波形図が示される。すなわち、図４６においても、ＩＬ１＞０，ＩＬ２＞０、かつ、｜ＩＬ１｜＞｜ＩＬ２｜である。
　図４６を参照して、時刻ｔｂでは、図３０と同様に、力行動作時には、上アームではダイオードＤ１に電流が流れるため、スイッチング素子Ｓ１およびＳ５のターンオフに時間差を設けても、スイッチング損失の発生態様は変化しない。
　時刻ｔｃにおいても、図３０と同様に、力行動作時には、上アームではダイオードＤ３に電流が流れるため、スイッチング素子Ｓ３およびＳ５のターンオンに時間差を設けても、スイッチング損失の発生態様は変化しない。
　一方で、時刻ｔｄでは、図３０と同様に、同時にターンオフの対象となる複数のスイッチング素子Ｓ２，Ｓ３について、スイッチング素子Ｓ２がオフされた後に、スイッチング素子Ｓ３がオフされるように時間差が設けられる。これにより、図３０と同様に、スイッチング素子Ｓ３をオン状態のままで、スイッチング素子Ｓ２をＺＶＳによってターンオフすることができる。スイッチング素子Ｓ２のターンオフ後に、遅れてスイッチング素子Ｓ３をターンオフすることにより、スイッチング素子Ｓ３には、差分電流ΔＩのスイッチングによる電力損失が生じる。
　したがって、力行動作時においても、図３０と同様に、スイッチング素子Ｓ３のターンオフを遅らせることによって、時刻ｔｄにおけるスイッチング素子Ｓ２でのスイッチング損失の一部を、スイッチング素子Ｓ３へ移動することができる。
　したがって、力行動作時（ＩＬ１＞０，ＩＬ２＞０）かつ、ＩＬ１が大電流の場合においても、スイッチング素子Ｓ２でのスイッチング損失を、時間差を付与しない場合（図４５）ではスイッチング損失が発生しないスイッチング素子Ｓ３へ移動することができる。この結果、電力変換器１１においても、実施の形態１に従うスイッチング制御の適用によって、スイッチング損失をより多くのスイッチング素子へ分散することができる。
　以上説明したように、電力変換器１１に対しても、力行動作時（ＩＬ１＞０，ＩＬ２＞０）および回生動作時（ＩＬ１＜０，ＩＬ２＜０）を通じて、ＩＬ１およびＩＬ２のいずれが大電流である場合にも、同時にターンオンまたはターンオフの対象とされる複数のスイッチング素子に本実施の形態に従うスイッチング制御を適用することによって、スイッチング損失をより多くのスイッチング素子に分散することができる。この結果、電力変換器１０に対して本実施の形態に従うスイッチング制御を適用した場合と同様に、特定のスイッチング素子への電力損失の集中を抑制して、スイッチング素子間での発熱量の偏りを抑制することができる。
　なお、電力変換器１０および１１において、直流電源Ｂ１およびＢ２の一方ずつが回生動作および力行動作を行う場合（以下、「循環動作時」とも称する）においても、実施の形態１～３で説明した、同時にターンオンまたはターンオフの対象となる複数のスイッチング素子の間でターンオンまたはターンオフに時間差を設けるスイッチング制御を適用することが可能である。
　実施の形態１～３で説明したスイッチング制御は、要は、スイッチング素子Ｓ１～Ｓ４の一部が時間差を付与されてターンオンまたはターンオフされることにより、スイッチング素子Ｓ５（Ｓ５ａ，Ｓ５ｂ）と、スイッチング素子Ｓ１～Ｓ４のうちの選択された１個のスイッチング素子のみとがオン状態である期間を生じさせている。そして、時間差付与の態様によって、スイッチング素子Ｓ１～Ｓ４のうちの、スイッチング素子Ｓ５（Ｓ５ａ，Ｓ５ｂ）と同時にオン状態となるスイッチング素子を選択することで、電力損失（発熱）の発生個所を選択するものである。
　上記期間では、ＩＬ１またはＩＬ２がスイッチング素子Ｓ５（Ｓ５ａ，Ｓ５ｂ）を通過する一方で、ＩＬ１およびＩＬ２が重なった電流が、Ｓ１～Ｓ４のうちのオン状態のスイッチング素子を通過する。力行動作時および回生動作時の各々では、図１７（ａ），（ｂ）で説明したように、ＩＬ１およびＩＬ２の向きが反対で重なることにより、差分電流ΔＩをスイッチングすることによって、電力損失（発熱）が軽減される。
　一方で、循環動作時には、ＩＬ１およびＩＬ２が同方向で重なることになるため、力行動作時および回生動作時と比較して、電力損失（発熱）が増大する。しかしながら、実施の形態１～３で説明したスイッチング制御を適用すれば、力行動作時および回生動作時と共通の制御により、時間差の付与によって、電力損失（発熱）が発生するスイッチング素子を、時間差付与が無いときとの間で変更することができる。
　［実施の形態４］
　実施の形態４では、電力変換器１０，１１における、パラレル昇圧モード以外の動作モードについて説明する。特に、高電圧領域での効率向上に有効であるシリーズ昇圧モードを中心に説明する。なお、実施の形態１～３で説明したスイッチング制御は、パラレル昇圧モードに適用されるものであるが、以下の説明で明らかになるように、パラレル昇圧モード以外の動作モードをさらに使い分けることによって、直流電源Ｂ１およびＢ２の蓄積エネルギを効率的に活用することが可能となる。
　実施の形態４では、まず、実施の形態１に従う電力変換器１０のシリーズ昇圧モードでの回路動作について説明する。
　再び図１を参照して、電力変換器１０では、スイッチング素子Ｓ１，Ｓ３をオフする一方でスイッチング素子Ｓ５ａまたはＳ５ｂをオンすることにより、直列接続された直流電源Ｂ１およびＢ２を電力線ＰＬおよびＧＬの間に電気的に接続することができる。
　シリーズ昇圧モードでは、直流電源Ｂ１およびＢ２の各々に対して下アームをオンした状態と、直列接続された直流電源Ｂ１およびＢ２に対して上アームをオンした状態とを交互に形成することによって、Ｖ［１｝＋Ｖ［２］（直流電源Ｂ１，Ｂ２）とＶＨ（電力線ＰＬ，ＧＬ）との間でのＤＣ／ＤＣ変換を実行することができる。
　図４７は、シリーズ昇圧モードにおける電力変換器１０の等価回路図（下アームオン時）である。
　図４７を参照して、スイッチング素子Ｓ２，Ｓ４をオンする一方で、スイッチング素子Ｓ１，Ｓ３をオフすることにより、電流経路２０１および電流経路２０２が形成される。実施の形態４の各等価回路図では、シリーズ昇圧モードでオフ固定されるスイッチング素子Ｓ１，Ｓ３の表記は省略されている。
　電流経路２０１によって、直流電源Ｂ１の出力によりリアクトルＬ１にエネルギが蓄積される。同様に、電流経路２０２によって、直流電源Ｂ２の出力によりリアクトルＬ２にエネルギが蓄積される。すなわち、図４７において、オン状態であるスイッチング素子Ｓ２，Ｓ４は、シリーズ昇圧モードでは、直流電源Ｂ１，Ｂ２に両方に対する、昇圧チョッパ回路の下アームに相当する。
　なお、図４７の回路状態では、ノードＮ２からＮ１へ向かう方向の電流経路が形成されると、電力線ＰＬからＧＬへの短絡経路が形成される。したがって、下アームオン期間では、スイッチング素子Ｓ５ｂをオフする必要がある。
　図４８は、シリーズ昇圧モードにおける電力変換器１０の等価回路図（上アームオン時）である。
　図４８を参照して、スイッチング素子Ｓ１～Ｓ４をオフするとともに、スイッチング素子Ｓ５ａをオンすることによって、電流経路２０３が形成される。電流経路２０３により、直列接続された直流電源Ｂ１，Ｂ２からの出力電圧によるエネルギと、リアクトルＬ１，Ｌ２に蓄積されたエネルギとの和が電力線ＰＬ，ＧＬ間へ出力される。この結果、直列接続された直流電源Ｂ１，Ｂ２に対して、昇圧チョッパ回路の上アーム素子をオンした状態が形成される。
　また、スイッチング素子Ｓ５ｂをオンすることにより、電流経路２０３と反対方向の電流によって、直列接続された直流電源Ｂ１，Ｂ２を充電することができる。したがって、直流電源Ｂ１，Ｂ２の回生動作についても対応することが可能となる。このように、スイッチング素子Ｓ５ａ，Ｓ５ｂは、シリーズ昇圧モードでは、昇圧チョッパ回路の上アームに相当する。
　図４９には、電力変換器１０のシリーズ昇圧モードにおけるスイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂの各々についてのオンオフ制御のためのゲート論理式が示される。
　図４９を参照して、シリーズ昇圧モードでは、直列接続された直流電源Ｂ１，Ｂ２に流れる電流は共通であるので、直流電源Ｂ１，Ｂ２の出力は、パラレル制御モードのように別個に制御することができない。したがって、電圧Ｖ［１］＋Ｖ［２］に対して１個の昇圧チョッパ回路が等価的に形成される。このため、デューティ制御のための制御パルス信号ＳＤは、直流電源Ｂ１，Ｂ２の間で共通である。
　シリーズ昇圧モードにおいて、下アームを形成するスイッチング素子Ｓ２，Ｓ４は、共通に、制御パルス信号ＳＤに従ってオンオフされる。一方で、上アームを形成するスイッチング素子Ｓ５ｂは、制御パルス信号／ＳＤ（ＳＤの反転信号）に従ってオンオフされる。すなわち、下アームを構成するスイッチング素子Ｓ２，Ｓ４のペアと、上アームを構成するスイッチング素子Ｓ５ｂとは相補的にオンオフされる。
　図４７および図４８に示したように、スイッチング素子Ｓ１，Ｓ３は、シリーズ昇圧モードでは、オフに固定される。また、スイッチング素子Ｓ５ａは、下アームオン期間および上アームオン期間を通じてオンに固定することができる。
　図４９での制御パルス信号ＳＤは、シリーズ昇圧モードにおけるデューティ比ＤＴと、キャリア波ＣＷ１またはＣＷ２とを比較するＰＷＭ制御によって生成することができる。デューティ比ＤＴは、スイッチング素子Ｓ２，Ｓ４を下アームとし、スイッチング素子Ｓ５ａ，Ｓ５ｂを上アームとする昇圧チョッパ回路における、スイッチング周期（キャリア波１周期）に対する下アームオンの期間比に相当する。
　なお、シリーズ昇圧モードでの昇圧チョッパ回路では、式（１）において、Ｖｉ＝Ｖ［１］＋Ｖ［２］となる。すなわち、シリーズ昇圧モードにおいて、デューティ比ＤＴ、直流電源Ｂ１，Ｂ２の電圧Ｖ［１］，Ｖ［２］、および、出力電圧ＶＨの間には、下記（２）式が成立する。
　ＶＨ＝１／（１－ＤＴ）・（Ｖ［１］＋Ｖ［２］）…　　　（２）
　このため、電圧指令値ＶＨ＊に対するデューティ比ＤＴの理論値は下記（３）式で示される。
　ＤＴ＝１．０－（Ｖ［１］＋Ｖ［２］）／ＶＨ＊…　　　（３）
　たとえば、式（３）による理論値を、図１３の様な電圧指令値ＶＨ＊に対する電圧偏差ΔＶＨのフィードバック制御により修正することによって、デューティ比ＤＴを演算することができる。
　このように、電力変換器１０にシリーズ昇圧モードを適用することによって、Ｖ［１］＋Ｖ［２］を出力電圧ＶＨへ昇圧するＤＣ／ＤＣ変換によって、出力電圧ＶＨを電圧指令値ＶＨ＊に従って制御できる。これにより、昇圧比（ＶＨ／（Ｖ［１］＋Ｖ［２］））の抑制によって、特許文献２のシリーズ接続モードと同様に、主にリアクトルＬ１，Ｌ２での電力損失を抑制することができる。具体的には、リアクトルＬ１およびＬ２が直列接続されることによってリアクトル電流ＩＬ１，ＩＬ２の変化勾配が抑制されるためリップル幅が小さくなることにより、リアクトルＬ１，Ｌ２のコア（図示せず）で生じる鉄損およびコイル巻線（図示せず）で生じる交流損失を低減することができる。この結果、高電圧領域（ＶＨ＞Ｖ［１］＋Ｖ［２］）において、電力変換器１０でのＤＣ／ＤＣ変換を高効率化することができる。
　次に、実施の形態３に従う電力変換器１１のシリーズ昇圧モードでの回路動作について説明する。
　図５０は、シリーズ昇圧モードにおける電力変換器１１の等価回路図（下アームオン時）であり、図５１は、シリーズ昇圧モードにおける電力変換器１１の等価回路図（上アームオン時）である。
　図５０を参照して、スイッチング素子Ｓ２，Ｓ４をオンする一方で、スイッチング素子Ｓ１，Ｓ３をオフすることにより、図４７と同様の電流経路２０１および電流経路２０２が形成される。すなわち、電力変換器１１においても、スイッチング素子Ｓ２，Ｓ４は、シリーズ昇圧モードでは、昇圧チョッパ回路の下アームに相当する。一方で、ノードＮ２からＮ１へ向かう電流経路を遮断するために、下アームオン期間では、スイッチング素子Ｓ５はオフされる必要がある。
　図５１を参照して、スイッチング素子Ｓ１～Ｓ４をオフするとともに、スイッチング素子Ｓ５をオンすることによって、図３７と同様の電流経路２０３を形成することができる。スイッチング素子Ｓ５のオンにより、電流経路２０３と反対方向の回生電流についても対応することが可能となる。このように、スイッチング素子Ｓ５は、シリーズ昇圧モードでは、昇圧チョッパ回路の上アームに相当する。
　図５２には、電力変換器１１のシリーズ昇圧モードにおけるスイッチング素子Ｓ１～Ｓ５の各々についてのオンオフ制御のためのゲート論理式が示される。
　図５２を参照して、スイッチング素子Ｓ１～Ｓ４は、電力変換器１０のシリーズ昇圧モードと同様に、図４９と同様のゲート論理式に従ってオンオフ制御される。すなわち、スイッチング素子Ｓ２，Ｓ４が制御パルス信号ＳＤに従ってオンオフされる一方で、スイッチング素子Ｓ１，Ｓ３は、下アームオン期間および上アームオン期間を通じて、オフに固定される。また、スイッチング素子Ｓ５は、図４９でのスイッチング素子Ｓ５ｂと同様に、制御パルス信号／ＳＤ（ＳＤの反転信号）に従ってオンオフされる。これにより、下アームを構成するスイッチング素子Ｓ２，Ｓ４のペアと、上アームを構成するスイッチング素子Ｓ５とは相補的にオンオフされる。
　したがって、電力変換器１１に対してもシリーズ昇圧モードを適用することができる。この結果、高電圧領域（ＶＨ＞Ｖ［１］＋Ｖ［２］）において、電力変換器１１でのＤＣ／ＤＣ変換を高効率化することができる。
　さらに、電力変換器１０および１１における、パラレル昇圧モードおよびシリーズ昇圧モード以外の動作モードについて説明する。
　図５３は、電力変換器１０，１１に適用される複数の動作モードの一覧を示す図表である。
　図５３を参照して、複数の動作モードは、出力電圧ＶＨを電圧指令値ＶＨ＊に従って制御する「昇圧モード」と、スイッチング素子Ｓ１～Ｓ５（Ｓ５ａ，Ｓ５ｂ）のオンオフを固定して直流電源Ｂ１および／またはＢ２を電力線ＰＬ，ＧＬと電気的に接続する「直結モード」とに大別される。
　昇圧モードには、上述のパラレル昇圧モードおよびシリーズ昇圧モードが含まれる。パラレル昇圧モードでは、電力変換器１０のスイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂを図１２に示されたゲート論理式に従ってオンオフ制御することにより、直流電源Ｂ１およびＢ２と電力線ＰＬ，ＧＬ（負荷３０）との間で並列にＤＣ／ＤＣ変換を実行することができる。同様に、電力変換器１１のスイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂを、図３８に示されたゲート論理式に従ってオンオフ制御することにより、直流電源Ｂ１およびＢ２と電力線ＰＬ，ＧＬ（負荷３０）との間で並列にＤＣ／ＤＣ変換を実行することができる。なお、パラレル昇圧モードでは、直流電源Ｂ１およびＢ２間の電力配分比を制御しながら、出力電圧ＶＨを電圧指令値ＶＨ＊に従って制御することができる。
　シリーズ昇圧モードでは、電力変換器１０のスイッチング素子Ｓ１～Ｓ５ａ，Ｓ５ｂを図４９に示された論理演算式に従ってオンオフ制御することにより、直流電源Ｂ１，Ｂ２が直列接続された状態でＤＣ／ＤＣ変換を実行することができる。同様に、電力変換器１１のスイッチング素子Ｓ１～Ｓ５を、図５２に示された論理演算式に従ってオンオフ制御することにより、直流電源Ｂ１，Ｂ２が直列接続された状態でＤＣ／ＤＣ変換を実行することができる。
　なお、シリーズ昇圧モードでは、出力電圧ＶＨを電圧指令値ＶＨ＊に従って制御する際に、直流電源Ｂ１およびＢ２間の電力配分比は、電圧Ｖ［１］およびＶ［２］の比に応じて自動的に決まるので、パラレル昇圧モードのように直接制御することはできない。また、シリーズ昇圧モードは、ＶＨ＞（Ｖ［１］＋Ｖ［２］）の高電圧範囲にしか対応できないが、当該高電圧範囲での昇圧比を低減できるので、ＤＣ／ＤＣ変換を高効率化することができる。
　パラレル昇圧モードでは、ＶＨ≦Ｖ［１］＋Ｖ［２］の電圧範囲にも対応できるため出力電圧範囲が広い。さらに、実施の形態１～３で説明した、小電流側のリアクトル電流に変曲点を追加するスイッチング制御の適用により、スイッチング素子間での発熱量の差、すなわち、温度差を抑制することができる。また、直流電源Ｂ１およびＢ２間の電力配分比を制御することができるので、各直流電源Ｂ１，Ｂ２の充電状態（ＳＯＣ）についても制御可能である。
　さらに、昇圧モードには、直流電源Ｂ１のみを用いて電力線ＰＬ，ＧＬ（負荷３０）との間でＤＣ／ＤＣ変換を行なう「直流電源Ｂ１による昇圧モード（以下、Ｂ１昇圧モード）」と、直流電源Ｂ２のみを用いて電力線ＰＬ，ＧＬ（負荷３０）との間でＤＣ／ＤＣ変換を行なう「直流電源Ｂ２による昇圧モード（以下、Ｂ２昇圧モード）」とが含まれる。なお、パラレル昇圧モードおよびシリーズ昇圧モード以外の動作モードでは、電力変換器１０のスイッチング素子Ｓ５ａ，Ｓ５ｂの各々のオンオフ動作と、電力変換器１１のスイッチング素子Ｓ５のオンオフ動作とは共通である。
　Ｂ１昇圧モードでは、直流電源Ｂ２は、出力電圧ＶＨがＶ［２］よりも高く制御されている限りにおいて、電力線ＰＬと電気的に切り離された状態を維持されて不使用とされる。Ｂ１昇圧モードでは、直流電源Ｂ１に対する昇圧チョッパ回路（第１アーム）のみが構成される。したがって、スイッチング素子Ｓ５（Ｓ５ａ，Ｓ５ｂ）のオフ固定によってノードＮ１およびＮ２間の電流経路が遮断された状態で、スイッチング素子Ｓ３，Ｓ４をオフに固定する一方で、スイッチング素子Ｓ１およびＳ２が、直流電源Ｂ１の出力を制御するためのデューティ比ＤＴ１に基づく、制御パルス信号／ＳＤ１およびＳＤ１にそれぞれ応じてオンオフ制御される。
　同様に、Ｂ２昇圧モードでは、直流電源Ｂ１は、出力電圧ＶＨがＶ［１］よりも高く制御されている限りにおいて、電力線ＰＬと電気的に切り離された状態を維持されて不使用とされる。
　Ｂ２昇圧モードでは、直流電源Ｂ２に対する昇圧チョッパ回路（第１アーム）のみが構成される。したがって、スイッチング素子Ｓ５（Ｓ５ａ，Ｓ５ｂ）のオフ固定によってノードＮ１およびＮ２間の電流経路が遮断された状態で、スイッチング素子Ｓ１，Ｓ２をオフに固定する一方で、スイッチング素子Ｓ３およびＳ４が、直流電源Ｂ２の出力を制御するためのデューティ比ＤＴ２に基づく、制御パルス信号／ＳＤ２およびＳＤ２にそれぞれ応じてオンオフ制御される。なお、Ｂ１昇圧モードおよびＢ２昇圧モードでは、デューティ比ＤＴ１またはＤＴ２は、出力電圧ＶＨを電圧指令値ＶＨ＊に従って制御（電圧制御）するように算出される。このように、昇圧モードに属する動作モードの各々では、出力電圧ＶＨは、電圧指令値ＶＨ＊に従って制御される。
　一方、直結モードには、直流電源Ｂ１のみについて電力線ＰＬ，ＧＬとの間の電流経路が形成される「直流電源Ｂ１の直結モード（以下、Ｂ１直結モード）」と、直流電源Ｂ２のみについて電力線ＰＬ，ＧＬとの間に電流経路が形成される「直流電源Ｂ２の直結モード（以下、Ｂ２直結モード）」が含まれる。
　Ｂ１直結モードでは、スイッチング素子Ｓ５（Ｓ５ａ，Ｓ５ｂ）のオフ固定によってノードＮ１およびＮ２間の電流経路が遮断された状態で、スイッチング素子Ｓ１がオンに固定される一方で、スイッチング素子Ｓ２～Ｓ４がオフに固定される。これにより、直流電源Ｂ２は、電力線ＰＬ，ＧＬ間から切り離された状態となるため、出力電圧ＶＨは、直流電源Ｂ１の電圧Ｖ［１］と同等となる（ＶＨ＝Ｖ［１］）。Ｂ１直結モードでは、直流電源Ｂ２は、電力線ＰＬ，ＧＬ間から電気的に切り離された状態を維持されて不使用とされる。なお、Ｖ［２］＞Ｖ［１］の状態でＢ１直結モードを適用すると、スイッチング素子Ｓ１およびダイオードＤ３を経由して、直流電源Ｂ２からＢ１へ短絡電流が生じる。このため、Ｂ１直結モードの適用には、Ｖ［１］＞Ｖ［２］が必要条件となる。
　同様に、Ｂ２直結モードでは、スイッチング素子Ｓ５（Ｓ５ａ，Ｓ５ｂ）のオフ固定によってノードＮ１およびＮ２間の電流経路が遮断された状態で、スイッチング素子Ｓ３がオンに固定される一方で、スイッチング素子Ｓ１，Ｓ２，Ｓ４がオフに固定される。これにより、直流電源Ｂ１は、電力線ＰＬ，ＧＬ間から切り離された状態となるため、出力電圧ＶＨは、直流電源Ｂ２の電圧Ｖ［２］と同等となる（ＶＨ＝Ｖ［２］）。Ｂ２直結モードでは、直流電源Ｂ１は、電力線ＰＬ，ＧＬから電気的に切り離された状態を維持されて不使用とされる。なお、Ｖ［１］＞Ｖ［２］の状態でＢ２直結モードを適用すると、ダイオードＤ１およびスイッチング素子Ｓ３を経由して、直流電源Ｂ１からＢ２へ短絡電流が生じる。このため、Ｂ２直結モードの適用には、Ｖ［２］＞Ｖ［１］が必要条件となる。
　なお、Ｖ［１］およびＶ［２］が同等である場合には、直流電源Ｂ１およびＢ２を電力線ＰＬ，ＧＬ間に電気的に並列接続した状態を維持する「パラレル直結モード」を選択することも可能である。パラレル直結モードでは、スイッチング素子Ｓ５（Ｓ５ａ，Ｓ５ｂ）のオフ固定によってノードＮ１およびＮ２間の電流経路が遮断された状態で、スイッチング素子Ｓ１，Ｓ３をオンに固定する一方で、スイッチング素子Ｓ２，Ｓ４がオフに固定される。これにより、出力電圧ＶＨは、Ｖ［１］およびＶ［２］と同等となる。Ｖ［１］およびＶ［２］間の電圧差は、直流電源Ｂ１およびＢ２間に短絡電流を生じさせるので、当該電圧差が小さいときに限定して、パラレル直結モードを適用することができる。
　さらに、直結モードには、直流電源Ｂ１およびＢ２を、電力線ＰＬ，ＧＬ間に電気的に直列接続した状態を維持する「シリーズ直結モード」が含まれる。シリーズ直結モードでは、スイッチング素子Ｓ５（Ｓ５ａ，Ｓ５ｂ）のオン固定によってノードＮ１およびＮ２間の電流経路が形成された状態で、スイッチング素子Ｓ１～Ｓ４がオフに固定される。これにより、出力電圧ＶＨは、直流電源Ｂ１およびＢ２の電圧Ｖ［１］およびＶ［２］の和と同等となる（ＶＨ＝Ｖ［１］＋Ｖ［２］）。
　直結モードに含まれる動作モードの各々では、出力電圧ＶＨは、直流電源Ｂ１，Ｂ２の電圧Ｖ［１］，Ｖ［２］に依存して決まるため、直接制御することができなくなる。このため、直結モードに含まれる各動作モードでは、出力電圧ＶＨが負荷３０の動作に適した電圧に設定できなくなることにより、負荷３０での電力損失が増加する可能性がある。
　一方で、直結モードでは、各スイッチング素子Ｓ１～Ｓ５（Ｓ５ａ，Ｓ５ｂ）がオンオフされないため、電力変換器１０，１１での電力損失（オンオフに伴うスイッチング損失）が抑制される。したがって、負荷３０の動作状態によっては、直結モードの適用によって、負荷３０の電力損失増加量よりも電力変換器１０，１１での電力損失減少量が多くなることにより、電源システム５全体での電力損失が抑制できる可能性がある。
　このように、電力変換器１０，１１では、スイッチング素子Ｓ１～Ｓ５（Ｓ５ａ，Ｓ５ｂ）のスイッチングパターンの切換えによって、図４２に示された複数の動作モードを選択的に適用しながら、出力電圧ＶＨを制御することが可能である。なお、実施の形態１～３で説明したスイッチング制御は、パラレル昇圧モードに適用されるものであるが、パラレル昇圧モード以外の動作モードについても、直流電源Ｂ１およびＢ２の状態（ＳＯＣ、温度等）ならびに、電圧指令値ＶＨ＊の電圧領域（特に、Ｖ［１］＋Ｖ［２］との高低）に応じて使い分けることにより、直流電源Ｂ１およびＢ２の蓄積エネルギを効率的に活用することが可能となる。
　［電力変換器の構成のさらなる変形例］
　本実施の形態では、「第１の半導体素子ＳＭ１」～「第４の半導体素子ＳＭ４」の各々について、スイッチング素子Ｓ１～Ｓ４および逆並列ダイオードＤ１～Ｄ４のペアによって構成する例を説明した。また、「第５の半導体素子ＳＭ５」については、逆並列ダイオードが設けられないスイッチング素子Ｓ５（実施の形態３）または、双方向スイッチを構成するためのスイッチング素子Ｓ５ａ，Ｓ５ｂのペア（実施の形態１）によって構成する例を示した。すなわち、「第１の半導体素子ＳＭ１」～「第５の半導体素子ＳＭ５」の全てが、電流経路の形成（オン）および遮断（オフ）を制御可能なスイッチング素子を備えた構成を例示した。これらの構成例では、直流電源Ｂ１，Ｂ２の両方に対して回生充電を適用できる。
　しかしながら、直流電源Ｂ１およびＢ２の一方ないし両方を回生充電しない構成では、「第１の半導体素子ＳＭ１」から「第４の半導体素子ＳＭ４」の一部について、スイッチング素子もしくはダイオードのどちらかを省略することで構造を簡素化することができる。すなわち、「第１の半導体素子ＳＭ１」から「第５の半導体素子ＳＭ５」の一部のみが、上記スイッチング素子を有する構成とすることも原理上可能である。
　たとえば、直流電源Ｂ１を回生充電せず、放電（力行）のみで使用する場合には、図１に示された電力変換器１０に代えて、図５４に示される電力変換器１２ａの構成を用いることができる。
　図５４を参照して、電力変換器１２ａでは、図１に示された電力変換器１０と比較して、直流電源Ｂ１への回生を制御するためのスイッチング素子Ｓ１の配置を省略することができる。すなわち、ノードＮ１および電力線ＰＬの間の「第１の半導体素子ＳＭ１」をダイオードＤ１のみで構成することができる。
　また、図１の電力変換器１０において、シリーズ昇圧モードに関しては、直流電源Ｂ１およびＢ２のいずれか一方でも回生不能な場合には、力行動作に限定されるため、スイッチング素子Ｓ５ｂについては省略することができる。また、パラレル昇圧モードに関しても、たとえば、直流電源Ｂ１およびＢ２の両方が回生不能で力行動作に限定される場合には、スイッチング素子Ｓ５ｂが通流させる方向には電流が生じない。さらに、図５３に示したように、Ｂ１昇圧モード、Ｂ２昇圧モード、Ｂ１直結モードおよび、Ｂ２直結モードのいずれにおいても、スイッチング素子Ｓ５（スイッチング素子Ｓ５ａ，Ｓ５ｂ）には電流が流れない。
　したがって、実施の形態１の電力変換器１０（図１）において、直流電源Ｂ１およびＢ２のいずれか一方でも回生充電しない場合には、ノードＮ２からＮ１へ向かう電流経路は常時不要であるので、スイッチング素子Ｓ５ｂおよびダイオードＤ５ｂを省略することが可能である。すなわち、「第５の半導体素子ＳＭ５」についても、ノードＮ１からＮ２へ向かう電流経路をオンオフする機能のみを持たせるように構成することが可能である。さらに、電力変換器１２ａでは、主に、直流電源Ｂ１への回生電流の経路を確保するために配置されるダイオードＤ２についても省略できる可能性がある。
　同様に、直流電源Ｂ２を回生充電せず、放電（力行）のみで使用する場合には、図５５に示される電力変換器１３ａの構成を用いることができる。
　図５５を参照して、電力変換器１３ａでは、図１に示された電力変換器１０と比較して、直流電源Ｂ２への回生を制御するためのスイッチング素子Ｓ３の配置を省略することができる。すなわち、ノードＮ２および電力線ＧＬの間の「第３の半導体素子ＳＭ３」をダイオードＤ３のみで構成することができる。さらに、電力変換器１２ａ（図５４）と同様に、スイッチング素子Ｓ５ｂの配置は省略することができる。さらに、電力変換器１３ａでは、主に、直流電源Ｂ２への回生電流の経路を確保するために配置されるダイオードＤ４についても省略できる可能性がある。
　直流電源Ｂ１およびＢ２の両方を回生充電せず、放電（力行）のみで使用する場合には、図５６に示される電力変換器１４ａの構成を用いることができる。
　図５６を参照して、電力変換器１４ａでは、図１に示された電力変換器１０と比較して、直流電源Ｂ１，Ｂ２への回生を制御するためのスイッチング素子Ｓ１，Ｓ３の配置を省略することができる。すなわち、ノードＮ１および電力線ＰＬの間の「第１の半導体素子ＳＭ１」をダイオードＤ１のみで構成することができるとともに、ノードＮ２および電力線ＧＬの間の「第３の半導体素子ＳＭ３」をダイオードＤ３のみで構成することができる。さらに、電力変換器１２ａ（図５４），１３ａ（図５５）と同様に、スイッチング素子Ｓ５ｂの配置は省略することができる。また、電力変換器１４ａでは、主に、直流電源Ｂ１，Ｂ２への回生電流の経路を確保するために配置されるダイオードＤ２，Ｄ４についても省略できる可能性がある。
　電力変換器１２ａ～１４ａの各々においても、スイッチング素子Ｓ２～Ｓ５ａのオンオフは、図１２（パラレル昇圧モード）、図４９（シリーズ昇圧モード）または、図５３（その他のモード）に従って制御される。
　同様の回路構成の変形は、実施の形態３に従う電力変換器１１に対しても可能である。たとえば、直流電源Ｂ１を回生充電せず、放電（力行）のみで使用する場合には、図３７に示された電力変換器１１に代えて、図５７に示される電力変換器１２ｂの構成を用いることができる。
　図５７を参照して、電力変換器１２ｂでは、図３７に示された電力変換器１１と比較して、直流電源Ｂ１への回生を制御するためのスイッチング素子Ｓ１の配置を省略することができる。すなわち、ノードＮ１および電力線ＰＬの間の「第１の半導体素子ＳＭ１」をダイオードＤ１のみで構成することができる。さらに、電力変換器１２ｂでは、主に、直流電源Ｂ１への回生電流の経路を確保するために配置されるダイオードＤ２についても省略できる可能性がある。
　同様に、直流電源Ｂ２を回生充電せず、放電（力行）のみで使用する場合には、図５８に示される電力変換器１３ｂの構成を用いることができる。
　図５８を参照して、電力変換器１３ｂでは、図３７に示された電力変換器１１と比較して、直流電源Ｂ２への回生を制御するためのスイッチング素子Ｓ３の配置を省略することができる。すなわち、ノードＮ２および電力線ＧＬの間の「第３の半導体素子ＳＭ３」をダイオードＤ３のみで構成することができる。さらに、電力変換器１３ｂでは、主に、直流電源Ｂ２への回生電流の経路を確保するために配置されるダイオードＤ４についても省略できる可能性がある。
　直流電源Ｂ１およびＢ２の両方を回生充電せず、放電（力行）のみで使用する場合には、図５９に示される電力変換器１４ｂの構成を用いることができる。
　図５９を参照して、電力変換器１４ｂでは、図３７に示された電力変換器１１と比較して、直流電源Ｂ１，Ｂ２への回生を制御するためのスイッチング素子Ｓ１，Ｓ３の配置を省略することができる。すなわち、ノードＮ１および電力線ＰＬの間の「第１の半導体素子ＳＭ１」をダイオードＤ１のみで構成することができるとともに、ノードＮ２および電力線ＧＬの間の「第３の半導体素子ＳＭ３」をダイオードＤ３のみで構成することができる。さらに、電力変換器１４ａでは、主に、直流電源Ｂ１，Ｂ２への回生電流の経路を確保するために配置されるダイオードＤ２，Ｄ４についても省略できる可能性がある。
　なお、電力変換器１２ｂ～１４ｂの各々においても、スイッチング素子Ｓ１，Ｓ２，Ｓ４，Ｓ５のオンオフは、図３８（パラレル昇圧モード）、図５２（シリーズ昇圧モード）または、図５３（その他のモード）に従って制御される。
　電力変換器１４ａ（図５６）および電力変換器１４ｂ（図５９）の構成に対して、「第１の半導体素子ＳＭ１」にスイッチング素子Ｓ１をさらに設けることによって直流電源Ｂ１を回生充電することが可能となる（図５５，図５８）。この場合には、図５５，図５８にも示されるように、スイッチング素子Ｓ２に対してダイオードＤ２を逆並列接続することが好ましい。また、電力変換器１４ａ（図５６）および電力変換器１４ｂ（図５９）の構成に対して、「第３の半導体素子ＳＭ３」にスイッチング素子Ｓ３をさらに設けることによって直流電源Ｂ２を回生充電することが可能となる（図５４，図５７）。この場合には、図５４，図５７にも示されるように、スイッチング素子Ｓ４に対してダイオードＤ４を逆並列接続することが好ましい。
　また、電力変換器１０（図１）または電力変換器１１（図３７）のように、「第１の半導体素子ＳＭ１」から「第４の半導体素子ＳＭ４」の各々をスイッチング素子およびダイオードの組によって構成するとともに、「第５の半導体素子ＳＭ５」を両方向の電流（ノードＮ１からＮ２へ向かう電流およびノードＮ２からＮ１へ向かう電流）についての遮断機能を有することにより、直流電源Ｂ１，Ｂ２の両方に対して回生充電を適用できる。
　なお、図３２に示されるように、直流電源Ｂ１およびＢ２の両方が力行動作する場合には、時間差を設けたスイッチング制御によって、スイッチング素子Ｓ１（ＩＬ２＞ＩＬ１のとき）またはスイッチング素子Ｓ３（ＩＬ１＞ＩＬ２のとき）へスイッチング損失を移動することによって、スイッチング損失の分散が図られている。したがって、電力変換器１２ａ～１４ａおよび１２ｂ～１４ｂのうち、スイッチング素子Ｓ１またはＳ３が配置される、電力変換器１２ａ，１３ａおよび電力変換器１２ｂ，１３ｂに対しては、実施の形態１の変形例で説明したスイッチング制御の適用により、スイッチング素子間での温度上昇の偏りを低減することが可能である。
　また、本実施の形態では、電力変換器１０，１１の構成について、スイッチング素子Ｓ１～Ｓ５（Ｓ５ａ，Ｓ５ｂ）およびリアクトルＬ１，Ｌ２の接続関係を図示して説明したが、電力変換器１０，１１の構成要素が、これらの素子に限定されることを意味するものではない。すなわち、本実施の形態において、構成要素同士が「電気的に接続される」との記載は、両要素間に他の回路要素やコネクタ端子が存在し、当該他の回路要素を経由して上記構成要素間に電気的な接続が確保されることを含むものとする。
　たとえば、図１または図３７に例示された構成において、直流電源Ｂ１，リアクトルＬ１，スイッチング素子Ｓ１，Ｓ２、およびダイオードＤ１，Ｄ２によって構成される一般的な昇圧チョッパ回路に対して、残りの回路部分（スイッチング素子Ｓ３～Ｓ５（Ｓ５ａ，Ｓ５ｂ））、ダイオードＤ３，Ｄ４、リアクトルＬ２、および直流電源Ｂ２を別ユニット化し、上記昇圧チョッパ回路に対して当該ユニットをコネクタ端子によって電気的接続するような構成とした場合にも、図示された回路要素間の電気的接続関係が同様であれば、本実施の形態に従う電力変換器および電源システムが構成されることとなる。
　また、本実施の形態において、負荷３０は、直流電圧（出力電圧ＶＨ）によって動作する機器であれば、任意の機器によって構成できる点について確認的に記載する。すなわち、本実施の形態では、電動車両の走行用電動機を含むように負荷３０が構成される例を説明したが、本発明の適用はこのような負荷に限定されるものではない。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　５　電源システム、１０，１１，１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂ　電力変換器、３０　負荷、３２　インバータ、３５　モータジェネレータ、３６　動力伝達ギヤ、３７　駆動輪、１００　制御装置、２１０，２２０　コントローラ、２３０　ＰＷＭ制御部、２４０　キャリア波発生部、２５０　コンバータ制御部、２５２，２５４　減算部、Ｂ１，Ｂ２，ＰＳ　直流電源、ＣＨ　平滑コンデンサ、ＣＨＰ　昇圧チョッパ回路、ＣＷ，ＣＷ１，ＣＷ２　キャリア波、Ｄ１～Ｄ４，Ｄ５ａ，Ｄ５ｂ，Ｄｌ，Ｄｕ　ダイオード、ＤＴ，ＤＴ１，ＤＴ２　デューティ比、ＧＬ，ＰＬ　電力線、ＩＬ，ＩＬ１，ＩＬ２　リアクトル電流、Ｌ，Ｌ１，Ｌ２　リアクトル、Ｎ１，Ｎ２　ノード、Ｐｌ１～Ｐｌ５　スイッチング損失、Ｓ１，Ｓ２，Ｓ３ｂ，Ｓ３，Ｓ４，Ｓ５，Ｓ５ａ，Ｓ５ｂ，ＳＧ５ｂ，Ｓｌ，Ｓｕ　電力用スイッチング素子、ＳＤ，ＳＤ１，ＳＤ２　制御パルス信号、ＳＤｏｆｆ１，ＳＤｏｆｆ２　強制パルス信号、ＳＧ１～ＳＧ５，ＳＧ５ａ，ＳＧ５ｂ　制御信号、Ｔ（Ｓ１）～Ｔ（Ｓ３），Ｔ（Ｓ５）　素子温度、ＶＨ　直流電圧（出力電圧）、ＶＨ＊　電圧指令値。

Claims (7)

  1. 　高電圧側の第１の電力線および低電圧側の第２の電力線の間の直流電圧を制御するための電源システムであって、
    　第１の直流電源と、
    　第２の直流電源と、
    　前記第１および第２の直流電源と前記第１および第２の電力線との間で直流電圧変換を実行するための電力変換器と、
    　前記電力変換器の動作を制御するための制御装置とを備え、
    　前記電力変換器は、
    　前記第１の電力線と第１のノードとの間に電気的に接続される第１の半導体素子と、
    　前記第１のノードと前記第２の電力線との間に、前記第１の直流電源と直列に電気的に接続される第１のリアクトルと、
    　前記第２の電力線と前記第１のノードとの間に電気的に接続される第２の半導体素子と、
    　第２のノードと前記第１の電力線の間に、前記第２の直流電源と直列に電気的に接続される第２のリアクトルと、
    　前記第２のノードと、前記第２の電力線との間に電気的に接続される第３の半導体素子と、
    　前記第１の電力線と前記第２のノードとの間に電気的に接続される第４の半導体素子と、
    　前記第１のノードと前記第２のノードとの間に電気的に接続される第５の半導体素子とを備え、
    　前記第１から第５の半導体素子の少なくとも一部は、前記制御装置からの信号に応じて電流経路の形成および遮断を制御するように構成されたスイッチング素子を含み、
    　前記第１のリアクトルを経由する第１のリアクトル電流および前記第２のリアクトルを経由する第２のリアクトル電流の各々は、前記制御装置からの制御信号に応答した前記スイッチング素子のオンオフ制御によって、各制御周期において複数の変曲点を有するように制御され、
    　前記制御装置は、
    　前記第１および第２のリアクトル電流に生じる前記複数の変曲点の少なくとも一部において、同時にターンオンまたはターンオフの対象となる複数個の前記スイッチング素子について、時間差を付与して所定の順序でターンオンまたはターンオフさせるように前記スイッチング素子の前記制御信号を生成する第１のスイッチング制御モードを有し、
    　前記第１のスイッチング制御モードにおいて、前記時間差が付与された前記変曲点では、前記所定の順序に従って、後でターンオフされたスイッチング素子または、先にターンオンされたスイッチング素子において、スイッチング損失が発生される、電源システム。
  2. 　前記制御装置は、前記第１のスイッチング制御モードにおいて、前記第１および第２の直流電源の両方が力行動作または回生動作を行っている期間では、前記複数の変曲点のうちの、前記第１のリアクトル電流の極大点と前記第２のリアクトル電流の極小点、または、前記第１のリアクトル電流の極小点と前記第２のリアクトル電流の極大点とが同一タイミングとなる電流位相が実現されるように、前記スイッチング素子の前記制御信号を生成する、請求項１記載の電源システム。
  3. 　前記制御装置は、前記第１および第２のリアクトル電流に生じる前記複数の変曲点の各々において、同時にターンオンまたはターンオフの対象となる複数個の前記スイッチング素子について前記時間差を付与しないように前記スイッチング素子の前記制御信号を生成する第２のスイッチング制御モードをさらに有し、かつ、
    　前記第１および第２のスイッチング制御モードが交互に適用されるように、前記スイッチング素子の前記制御信号を生成する、請求項２記載の電源システム。
  4. 　前記制御装置は、前記第１および第２のリアクトル電流に生じる前記複数の変曲点の各々において、同時にターンオンまたはターンオフの対象となる複数個の前記スイッチング素子について前記時間差を付与しないように前記スイッチング素子の前記制御信号を生成する第２のスイッチング制御モードをさらに有し、かつ、
    　前記第１および第２のスイッチング制御モードが交互に適用されるように、前記スイッチング素子の前記制御信号を生成する、請求項１記載の電源システム。
  5. 　前記第１から第４の半導体素子の各々は、
    　電流経路を形成するオン状態と当該電流経路を遮断するオフ状態とを前記制御装置からの信号に応答して選択的に形成するための前記スイッチング素子と、
    　前記スイッチング素子と逆並列に接続されて、順バイアス時に電流経路を形成するためのダイオードとを含み、
    　前記第５の半導体素子は、前記第１のノードおよび前記第２のノードの間の電流経路の形成および遮断を制御するための前記スイッチング素子を含む、請求項１～４のいずれか１項に記載の電源システム。
  6. 　前記第１から第４の半導体素子の各々は、
    　電流経路を形成するオン状態と当該電流経路を遮断するオフ状態とを前記制御装置からの信号に応答して選択的に形成するための前記スイッチング素子と、
    　前記スイッチング素子と逆並列に接続されて、順バイアス時に電流経路を形成するためのダイオードとを含み、
    　前記第５の半導体素子は、前記第１のノードから前記第２のノードへの電流経路の形成および遮断を制御するための前記スイッチング素子と、前記第２のノードから前記第１のノードへの電流経路の形成および遮断を制御するための前記スイッチング素子とを含む、請求項１～４のいずれか１項に記載の電源システム。
  7. 　前記第２および第４の半導体素子の各々において、前記スイッチング素子が設けられ、
    　前記第１および第３の半導体素子において、前記第１のノードから前記第１の電力線へ向かう方向を順方向として接続されたダイオードと、前記第２の電力線から前記第２のノードへ向かう方向を順方向として接続されたダイオードとがそれぞれ設けられ、
    　前記第５の半導体素子において、少なくとも前記第１のノードから前記第２のノードへの電流経路の形成および遮断を制御するためのスイッチング素子が設けられ、
    　前記第１および第３の半導体素子のいずれか一方において、前記ダイオードと並列に接続された前記スイッチング素子がさらに設けられる、請求項１～４のいずれか１項に記載の電源システム。
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