JP6564592B2 - 電源システム - Google Patents

Description

この発明は、電源システムに関し、より特定的には、複数の直流電源および負荷の間に接続された電力変換器を含んで構成された電源システムの制御に関する。

複数の電源を組合せて負荷へ直流電圧を供給する電源システムが、たとえば、特開２０１３−１３２３４号公報（特許文献１）および特開２０１４−１９３０９１号公報（特許文献２）に記載されている。

特許文献１および２には、複数のスイッチング素子の制御によって、２つの直流電源を直列接続した状態でＤＣ／ＤＣ変換を行なう動作モード（直列接続モード）と、２つの直流電源を並列に使用する状態でＤＣ／ＤＣ変換を行なう動作モード（並列接続モード）とを切換えることが可能な電力変換器を含む、電源システムの構成が記載されている。

特開２０１３−１３２３４号公報 特開２０１４−１９３０９１号公報

特許文献１および２では、２つの直流電源を負荷に対して直列に接続する動作期間を有する動作モード（直列接続モード）の適用により、等価的に昇圧比を低下することができる。この結果、リアクトル電流のリップル成分の抑制によって電力変換効率を向上できることが記載されている。

しかしながら、特許文献１および２では、電力変換器の出力電圧を、２つの直流電源の電圧の和よりも低い電圧に制御する場合には、上記直列接続モードを適用することができない。このため、低電圧範囲での電力変換効率に改善の余地がある。

この発明はこのような問題点を解決するためになされたものであって、この発明の目的は、複数の直流電源と負荷との間に接続された電力変換器を有する電源システムにおいて、出力電圧が複数の直流電源の電圧の和よりも低い領域における電力変換効率を向上することである。

この発明のある局面では、電源システムは、負荷と接続された高電圧側の第１の電力線および低電圧側の第２の電力線の間の直流電圧を制御する。電源システムは、第１および第２の直流電源と、電力変換器と、制御装置とを備える。電力変換器は、第１および第２の直流電源と第１および第２の電力線との間で直流電力変換を実行するように構成される。制御装置は、電力変換器における直流電力変換を制御するように構成される。電力変換器は、第１および第２のリアクトルと、複数のスイッチング素子とを含む。複数のスイッチングは、制御装置からの制御信号に応答したオンオフ制御によって、第１および第２のリアクトルを経由する電流経路を切換えるように構成される。制御装置は、第１の動作期間（シリーズ上アームオン期間）を含むように直流電力変換を実行する第１の動作モードを適用することができる。第１の動作期間において、第１および第２の直流電源ならびに第１および第２のリアクトルは、第１および第２の電力線の間に直列に接続される。制御装置は、第１の動作モードにおいて、直流電圧を第１および第２の直流電源の電圧の和に相当する第１の電圧よりも低い電圧に制御するときには、第１の動作期間と第２の動作期間（パラレル上アームオン期間）とが交互に現れるように、複数のスイッチング素子のオンオフを制御する。第２の動作期間において、第１および第２の直流電源は、第１および第２のリアクトルをそれぞれ経由して、第１および第２の電力線の間に並列に電気的に接続される。

上記電源システムによれば、電力変換器から負荷への出力電圧を第１および第２の直流電源の電圧の和に相当する第１の電圧（Ｖ１＋Ｖ２）よりも低い電圧に制御するとき（低電圧範囲）にも、第１の動作期間を有する動作モード（シリーズモード）を適用してＤＣ／ＤＣ変換を実行することができる。この結果、ＤＣ／ＤＣ変換における昇圧比を等価的に抑制することにより、第１および第２のリアクトルにおける電力損失を低減できるので、電力変換効率を向上することができる。

好ましくは、制御装置は、第１の動作モードを適用する場合であって、直流電圧を第１の電圧よりも高い電圧に制御するときには、第１の動作期間と第３の動作期間（パラレル下アームオン期間）とが交互に現れるように、複数のスイッチング素子のオンオフを制御する。第３の動作期間において、第１および第２の直流電源は、第１および第２の電力線の両方を含む電流経路を形成することなく、第１の直流電源が第１のリアクトルとの間で電流経路を形成し、かつ、第２の直流電源が第２のリアクトルとの間で電流経路を形成する。

このように構成すると、電力変換器から負荷への出力電圧を、第１の電圧（Ｖ１＋Ｖ２）よりも低い電圧に制御するとき（低電圧範囲）、および、第１の電圧よりも高い電圧に制御するとき（高電圧範囲）を通じて、第１の動作期間を有する動作モード（シリーズモード）を適用してＤＣ／ＤＣ変換を実行することができる。この結果、ＤＣ／ＤＣ変換における昇圧比を等価的に抑制することにより、第１および第２のリアクトルにおける電力損失を低減できるので、電力変換効率を向上することができる。

好ましくは、複数のスイッチング素子は、第１から第４のスイッチング素子を有する。第１のスイッチング素子は、第１のノードおよび第１の電力線の間に電気的に接続される。第２のスイッチング素子は、第２のノードおよび第１のノードの間に電気的に接続される。第３のスイッチング素子は、第３のノードおよび第２のノードの間に電気的に接続される。第４のスイッチング素子は、第２の直流電源の負極端子と電気的に接続された第２の電力線と、第３のノードとの間に電気的に接続される。第１のリアクトルは、第２のノードと、第１または第２の電力線との間に、第１の直流電源と直列に電気的に接続される。第２のリアクトルは、第１および第３のノードの間に、第２の直流電源と直列に電気的に接続される。第１のリアクトルが第２の電力線および第２のノード間に接続された構成では、第１の動作期間においては、第１および第３のスイッチング素子がオンされる一方で、第２の動作期間においては、第１、第２および第４のスイッチング素子がオンされる。これに対して、第１のリアクトルが第１の電力線および第２のノード間に接続された構成では、第１の動作期間においては、第２および第４のスイッチング素子がオンされる一方で、第２の動作期間においては、第１、第３および第４のスイッチング素子がオンされる。

このようにすると、第１から第４のスイッチング素子、第１および第２のリアクトルによって構成された電力変換器（たとえば、図１または図２０）を用いて、電力変換器から負荷への出力電圧を第１の電圧（Ｖ１＋Ｖ２）よりも低い電圧に制御するとき（低電圧範囲）にも、第１の動作期間を有する動作モード（シリーズモード）を適用してＤＣ／ＤＣ変換を実行することができる。この結果、当該電力変換器の効率を向上することができる。

さらに好ましくは、制御装置は、第１の動作モードを適用する場合であって、直流電圧を第１および第２の直流電源の電圧の和よりも高い電圧に制御するときには、第１の動作期間と第３の動作期間とが交互に現れるように、複数のスイッチング素子のオンオフを制御する。第１のリアクトルが第２の電力線および第２のノード間に接続された構成では、第３の動作期間において、第２、第３および第４のスイッチング素子がオンされる。これに対して、第１のリアクトルが第１の電力線および第２のノード間に接続された構成では、第３の動作期間において、第１、第２および第３のスイッチング素子がオンされる。

このように構成すると、第１から第４のスイッチング素子、ならびに、第１および第２のリアクトルによって構成された電力変換器（たとえば、図１または図２０）を用いて、電力変換器から負荷への出力電圧を、第１の電圧（Ｖ１＋Ｖ２）よりも低い電圧に制御するとき（低電圧範囲）、および、第１の電圧よりも高い電圧に制御するとき（高電圧範囲）の両方において、第１の動作期間を有する動作モード（シリーズモード）を適用してＤＣ／ＤＣ変換を実行することができる。この結果、当該電力変換器の電力変換効率を向上することができる。

あるいは好ましくは、電力変換器は、第１から第５の半導体素子を含む。第１の半導体素子は、第１の電力線と第１のノードとの間に電気的に接続される。第２の半導体素子は、第２の電力線と第１のノードとの間に電気的に接続される。第３の半導体素子は、第２のノードと、第２の電力線との間に電気的に接続される。第４の半導体素子は、第１の電力線と第２のノードとの間に電気的に接続される。第５の半導体素子は、第１のノードと第２のノードとの間に電気的に接続される。少なくとも第２、第４および第５の半導体素子は、スイッチング素子を有する。少なくとも第１および第３の半導体素子は、第２の電力線から第１の電力線へ向かう方向を順方向として配置されたダイオードを有する。第１のリアクトルは、第１のノードと第２の電力線との間に、第１の直流電源と直列に電気的に接続される。第２のリアクトルは、第２のノードと第１の電力線の間に、第２の直流電源と直列に電気的に接続される。第１の動作期間においては、第５の半導体素子によって第１および第２のノード間に電流経路が形成される一方で、第２の動作期間においては、第２および第３の半導体素子のスイッチング素子がオンされるとともに、第５の半導体素子によって、少なくとも第１のノードから第２のノードへ向かう電流経路が遮断される。

このようにすると、第１から第５の半導体素子、ならびに、第１および第２のリアクトルによって構成された電力変換器（たとえば、図２１、図５４、または、図５７〜図６１）を用いて、電力変換器から負荷への出力電圧を、第１の電圧（Ｖ１＋Ｖ２）よりも低い電圧に制御するとき（低電圧範囲）にも、第１の動作期間を有する動作モード（シリーズモード）を適用してＤＣ／ＤＣ変換を実行することができる。この結果、当該電力変換器の電力変換効率を向上することができる。

さらに好ましくは、制御装置は、第１の動作モードを適用する場合であって、直流電圧を第１および第２の直流電源の電圧の和よりも高い電圧に制御するときには、第１の動作期間と第３の動作期間とが交互に現れるように、複数のスイッチング素子のオンオフを制御する。第３の動作期間において、第２および第４の半導体素子のスイッチング素子がオンされるとともに、第５の半導体素子によって、少なくとも第２のノードから第１のノードへ向かう電流経路が遮断される。

このようにすると、第１から第５の半導体素子、ならびに、第１および第２のリアクトルによって構成された電力変換器（たとえば、図２１、図５４、または、図５７〜図６１）を用いて、電力変換器から負荷への出力電圧を、第１の電圧（Ｖ１＋Ｖ２）よりも低い電圧に制御するとき（低電圧範囲）、および、第１の電圧よりも高い電圧に制御するとき（高電圧範囲）の両方において、第１の動作期間を有する動作モード（シリーズモード）を適用してＤＣ／ＤＣ変換を実行することができる。この結果、当該電力変換器の電力変換効率を向上することができる。

本発明によれば、複数の直流電源と負荷との間に接続された電力変換器において、出力電圧が複数の直流電源の電圧の和よりも低い領域における電力変換効率を向上することができる。

実施の形態１に従う電源システムの構成を示す回路図である。 図１に示された負荷の構成例を示す概略図である。 図１に示した電力変換器の全電圧シリーズモードの高電圧範囲におけるＤＣ／ＤＣ変換の回路動作を説明する第１の回路図である。 図１に示した電力変換器の全電圧シリーズモードの高電圧範囲におけるＤＣ／ＤＣ変換の回路動作を説明する第２の回路図である。 図１に示した電力変換器の全電圧シリーズモードにおける回路状態を概念的に示す回路図である。 図１に示した電力変換器の全電圧シリーズモードの低電圧範囲で適用されるＤＣ／ＤＣ変換の回路動作を説明する回路図である。 一般的な昇圧チョッパの動作を説明するための回路図である。 図７に示した昇圧チョッパにおけるデューティ比制御を説明するための波形図である。 本実施の形態に従う電源システムにおける電力変換器制御のための機能ブロック図である。 図９に示されたＰＷＭ制御部の構成をさらに説明するための機能ブロック図である。 図１に示した電力変換器の全電圧シリーズモードの高電圧範囲における回路状態の制御を説明するための波形図である。 図１に示した電力変換器の全電圧シリーズモードの高電圧範囲における回路状態の制御を説明するための図表である。 キャリア波間の位相差をゼロとしたときのＰＷＭ制御の波形図である。 キャリア波間に位相差を設けた場合のＰＷＭ制御の波形図である。 図１に示した電力変換器の全電圧シリーズモードの低電圧範囲における回路状態の制御を説明するための波形図である。 図１に示した電力変換器の全電圧シリーズモードの低電圧範囲における回路状態の制御を説明するための図表である。 図１に示した電力変換器の全電圧シリーズモードにおける回路状態の制御を説明するための図表である。 図１に示した電力変換器の全電圧シリーズモードにおけるスイッチング素子のオンオフ制御のためのゲート論理式を示す図表である。 実施の形態１に従う電源システムにおける電力変換器で選択可能な複数の動作モードの一覧を示す図表である。 図１に示された電力変換器の回路構成の変形例を示す回路図である。 実施の形態２に従う電源システムの構成を示す回路図である。 図２１に示した電力変換器の全電圧シリーズモードでの回路動作を示す第１の回路図である。 図２１に示した電力変換器の全電圧シリーズモードでの回路動作を示す第２の回路図である。 図２１に示した電力変換器の全電圧シリーズモードでの回路動作を示す第３１の回路図である。 図２１に示した電力変換器の全電圧シリーズモードの高電圧範囲における回路状態の制御を説明するための波形図である。 図２１に示した電力変換器の全電圧シリーズモードの低電圧範囲における回路状態の制御を説明するための波形図である。 図２１に示した電力変換器の全電圧シリーズモードにおけるスイッチング素子のオンオフ制御のためのゲート論理式を示す図表である。 実施の形態２に従う電源システムにおける電力変換器で選択可能な複数の動作モードの一覧を示す図表である。 図２１に示した電力変換器のパラレル昇圧モードにおける第１の等価回路図である。 図２９に示した等価回路図における各直流電源の下アームオン時の電流経路を示す回路図である。 図２９に示した等価回路図における各直流電源の上アームオン時の電流経路を示す回路図である。 図２９に示した電力変換器のパラレル昇圧モードにおける第２の等価回路図である。 図３２に示した等価回路図における各直流電源の下アームオン時の電流経路を示す回路図である。 図３２に示した等価回路図における各直流電源の上アームオン時の電流経路を示す回路図である。 第１アームおよび第２アームを用いる昇圧チョッパの各アームオンオフとスイッチング素子のオンオフとの対応関係が示される。 図２１に示した電力変換器のパラレル昇圧モードにおいて各スイッチング素子をオンオフ制御するためのゲート論理式の一覧を示す図表である。 図２１に示した電力変換器のパラレル昇圧モードにおける回路動作を説明するための波形図である。 図２１に示した電力変換器のパラレル昇圧モードにおけるスイッチングパターンの一覧を示す図表である。 図２１に示した電力変換器において第１アームを用いる昇圧チョッパの等価回路図である。 図３９中の点線で囲まれた部分の拡大図である。 図２１に示した電力変換器において第２アームを用いる昇圧チョッパの等価回路図である。 図４１中の点線で囲まれた部分の拡大図である。 図２１に示された電力変換器におけるリアクトル電流の向きの組み合わせを説明する概念図である。 両方の直流電源が力行動作する場合の電流挙動例を示す波形図である。 図４２に示された等価回路で形成され得る３通りの電流経路を説明するための回路図である。 図４５に示された３つの電流経路のそれぞれにおける導通損失の推移を示す波形図である。 図２１に示された電力変換器において図４４および図４６中の第１の期間に形成される電流経路を説明するための回路図である。 図２１に示された電力変換器において図４４および図４６中の第２の期間に形成される電流経路を説明するための回路図である。 実施の形態１に従う電力変換器を図４１と同等に動作させたときの電流経路を説明するための回路図である。 図２１に示された電力変換器において一方の直流電源が力行動作するとともに他方の直流電源が回生動作する場合の電流挙動例を示す波形図である。 図５０に示された期間において形成され得る３通りの電流経路を説明するための回路図である。 図５１に示された３つの電流経路のそれぞれにおける導通損失の推移を示す波形図である。 図２１に示された電力変換器に対するキャリア位相制御の適用を説明するための波形図である。 実施の形態２に従う電力変換器の変形例の構成を説明するための回路図である。 図５４に示された電力変換器の全電圧シリーズモードにおけるスイッチング素子のオンオフ制御のためのゲート論理式を示す図表である。 図５４に示された電力変換器のパラレル昇圧モードにおいて各スイッチング素子をオンオフ制御するためのゲート論理式の一覧を示す図表である。 第１の直流電源を回生充電しない場合における図２１に示した電力変換器の構成からの変形例を示す回路図である。 第２の直流電源を回生充電しない場合における図２１に示した電力変換器の構成からの変形例を示す回路図である。 第１および第２の直流電源を回生充電しない場合における図２１に示した電力変換器の構成からの変形例を示す回路図である。 第１の直流電源を回生充電しない場合における図５４に示された電力変換器の構成からの変形例を示す回路図である。 第２の直流電源を回生充電しない場合における図５４に示された電力変換器の構成からの変形例を示す回路図である。 第１および第２の直流電源を回生充電しない場合における図５４に示された電力変換器の構成からの変形例を示す回路図である。

以下に、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下では、図中の同一または相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

［実施の形態１］
（電力変換器の回路構成）
図１は、実施の形態１に従う電源システムの構成を示す回路図である。

図１を参照して、実施の形態１に従う電源システム５は、直流電源Ｂ１，Ｂ２と、電力変換器５０と、制御装置４０とを備える。電力変換器５０は、高電圧側の電力線ＰＬおよび低電圧側の電力線ＧＬを経由して、直流電源Ｂ１，Ｂ２と負荷３０との間に接続される。電力線ＧＬは、代表的には、接地配線で構成される。

電力変換器５０は、直流電源Ｂ１，Ｂ２と負荷３０（電力線ＰＬ，ＧＬ）との間のＤＣ／ＤＣ変換によって、負荷３０と接続された電力線ＰＬ，ＧＬ間の直流電圧ＶＨ（以下、「出力電圧ＶＨ」とも称する）を電圧指令値ＶＨ＊に従って制御する。

負荷３０は、電力変換器５０の出力電圧ＶＨを受けて動作する。たとえば、出力電圧ＶＨの電圧指令値ＶＨ＊は、負荷３０の動作に適した電圧に設定される。たとえば、電圧指令値ＶＨ＊は、負荷３０の状態に応じて可変に設定されてもよい。さらに、負荷３０は、回生発電等によって、直流電源Ｂ１および／またはＢ２の充電電力を発生可能に構成されてもよい。

電力変換器５０は、電力用半導体スイッチング素子（以下、単に「スイッチング素子」とも称する）Ｓ１〜Ｓ４と、リアクトルＬ１，Ｌ２とを含む。スイッチング素子としては、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、電力用ＭＯＳ（Metal Oxide Semiconductor）トランジスタあるいは電力用バイポーラトランジスタ等を用いることができる。スイッチング素子Ｓ１〜Ｓ４に対しては、逆並列ダイオードＤ１〜Ｄ４が配置されている。

また、スイッチング素子Ｓ１〜Ｓ４は、制御信号ＳＧ１〜ＳＧ４にそれぞれ応答して、オンオフを制御することが可能である。すなわち、スイッチング素子Ｓ１〜Ｓ４は、制御信号ＳＧ１〜ＳＧ４が論理ハイレベル（以下、「Ｈレベル」）のときにオンする一方で、論理ローレベル（以下、「Ｌレベル」）のときにオフする。

スイッチング素子Ｓ１は、高電圧側の電力線ＰＬおよびノードＮ１の間に電気的に接続される。スイッチング素子Ｓ２はノードＮ１およびＮ２の間に電気的に接続される。スイッチング素子Ｓ３は、ノードＮ２およびＮ３の間に電気的に接続される。スイッチング素子Ｓ４は、ノードＮ３および低電力側の電力線ＧＬの間に電気的に接続される。電力線ＧＬは、負荷３０および、直流電源Ｂ１の負極端子に対して電気的に接続される。

リアクトルＬ１は、ノードＮ２および電力線ＧＬの間に電気的に、直流電源Ｂ１と直列に接続される。リアクトルＬ２は、ノードＮ１およびノードＮ３の間に電気的に、直流電源Ｂ２と直列に接続される。

図１から理解されるように、電力変換器５０は、直流電源Ｂ１および直流電源Ｂ２の各々に対応して昇圧チョッパを備えた構成となっている。すなわち、直流電源Ｂ１に対しては、スイッチング素子Ｓ１，Ｓ２を上アーム素子とする一方で、スイッチング素子Ｓ３，Ｓ４を下アーム素子とする電流双方向の第１の昇圧チョッパが構成される。直流電源Ｂ２に対しては、スイッチング素子Ｓ１，Ｓ４を上アーム素子とする一方で、スイッチング素子Ｓ２，Ｓ３を下アーム素子とする電流双方向の第２の昇圧チョッパが構成される。

この第１および第２の昇圧チョッパを並列動作させるとき（後述のパラレル昇圧モード）には、第１の昇圧チョッパによって直流電源Ｂ１および電力線ＰＬ，ＧＬの間に形成される第１の電力変換経路と、第２の昇圧チョッパによって直流電源Ｂ２および電力線ＰＬ，ＧＬの間に形成される第２の電力変換経路との両方に、スイッチング素子Ｓ１〜Ｓ４の各々が含まれる。さらに、リアクトルＬ１およびＬ２は、上記第１および第２の電力変換経路にそれぞれ含まれる。

制御装置４０は、たとえば、図示しないＣＰＵ（Central Processing Unit）およびメモリを有する電子制御ユニット（ＥＣＵ）によって構成される。制御装置４０は、メモリに記憶されたマップおよびプログラムに基づいて、各センサによる検出値を用いた演算処理を行なうように構成される。あるいは、制御装置４０の少なくとも一部は、電子回路等のハードウェアにより所定の数値・論理演算処理を実行するように構成されてもよい。

制御装置４０は、負荷３０への出力電圧ＶＨを制御するために、スイッチング素子Ｓ１〜Ｓ４のオンオフを制御する制御信号ＳＧ１〜ＳＧ４を生成する。なお、図１では図示を省略しているが、直流電源Ｂ１の電圧（以下、Ｖ１と表記する）および電流（以下、Ｉ１と表記する）、直流電源Ｂ２の電圧（以下、Ｖ２と表記する）および電流（以下、Ｉ２と表記する）、ならびに、出力電圧ＶＨの検出器（電圧センサ，電流センサ）が設けられている。さらに、直流電源Ｂ１およびＢ２の温度（以下、Ｔ１およびＴ２と表記する）の検出器（温度センサ）についても配置することが好ましい。これらの検出器の出力は、制御装置４０へ与えられる。

図１の構成において、電力線ＰＬは「第１の電力線」に対応し、電力線ＧＬは「第２の電力線」に対応する。さらに、スイッチング素子Ｓ１〜Ｓ４は、「第１のスイッチング素子」〜「第４のスイッチング素子」にそれぞれ対応し、リアクトルＬ１およびＬ２は、「第１のリアクトル」および「第２のリアクトル」にそれぞれ対応する。

図２は、負荷３０の構成例を示す概略図である。
図２を参照して、負荷３０は、たとえば電動車両の走行用電動機を含むように構成される。負荷３０は、平滑コンデンサＣＨと、インバータ３２と、モータジェネレータ３５と、動力伝達ギヤ３６と、駆動輪３７とを含む。

モータジェネレータ３５は、車両駆動力を発生するための走行用電動機であり、たとえば、複数相の永久磁石型同期電動機で構成される。モータジェネレータ３５の出力トルクは、減速機や動力分割機構によって構成される動力伝達ギヤ３６を経由して、駆動輪３７へ伝達される。駆動輪３７に伝達されたトルクにより電動車両が走行する。また、モータジェネレータ３５は、電動車両の回生制動時には、駆動輪３７の回転力によって発電する。この発電電力は、インバータ３２によってＡＣ／ＤＣ変換される。この直流電力は、電源システム５に含まれる直流電源Ｂ１，Ｂ２の充電電力として用いることができる。なお、図２の構成例は、出力電圧ＶＨは、モータジェネレータ３５に生じる誘起電圧よりも高い電圧に制御することが必要である。

モータジェネレータの他にエンジン（図示せず）が搭載されたハイブリッド自動車では、このエンジンおよびモータジェネレータ３５を協調的に動作させることによって、電動車両に必要な車両駆動力が発生される。この際には、エンジンの回転による発電電力を用いて直流電源Ｂ１，Ｂ２を充電することも可能である。

このように、電動車両は、走行用電動機を搭載する車両を包括的に示すものであり、エンジンおよび電動機により車両駆動力を発生するハイブリッド自動車と、エンジンを搭載しない電気自動車および燃料電池車との両方を含むものである。

（電力変換器の動作モード）
電力変換器５０は、特許文献１および２にも記載されたように、直流電源Ｂ１，Ｂ２と負荷３０（電力線ＰＬ，ＧＬ）との間でのＤＣ／ＤＣ変換の態様が異なる複数の動作モードを有する。特に、実施の形態１では、特許文献１，２での「シリーズ接続モード」と同様に、直流電源Ｂ１およびＢ２が電力線ＰＬ，ＧＬ間に直列に電気的に接続される期間を有する、シリーズモードについて説明する。本実施の形態に従うシリーズモードは、特許文献１，２でのシリーズ接続モードとは異なり、（Ｖ１＋Ｖ２）＞ＶＨの電圧範囲においても適用可能である。以下では、本実施の形態に従うシリーズモードを「全電圧シリーズモード」とも称する。

本実施の形態に従う全電圧シリーズモードでは、出力電圧ＶＨの範囲に応じて、ＤＣ／ＤＣ変換の回路動作が異なる。以下では、ＶＨ≧（Ｖ１＋Ｖ２）を高電圧範囲と称し、ＶＨ＜（Ｖ１＋Ｖ２）を低電圧範囲と称する。

図３および図４は、全電圧シリーズモードの高電圧範囲におけるＤＣ／ＤＣ変換の回路動作を説明する回路図である。高電圧範囲におけるＤＣ／ＤＣ変換の回路動作では、図３に示す電流経路が形成される回路状態と、図４に示す電流経路が形成される回路状態とが繰り返されるように、スイッチング素子Ｓ１〜Ｓ４のオンオフが制御される。

図３の回路状態では、スイッチング素子Ｓ２〜Ｓ４がオンされる一方で、スイッチング素子Ｓ１はオフされる。

スイッチング素子Ｓ３，Ｓ４のオンにより、直流電源Ｂ１に対して、直流電源Ｂ１からの電流によってリアクトルＬ１にエネルギを蓄積する電流経路１７０が形成される。すなわち、直流電源Ｂ１に対しては、昇圧チョッパの下アーム素子がオンされた状態となる。

スイッチング素子Ｓ２，Ｓ３のオンにより、直流電源Ｂ２に対して、直流電源Ｂ２からの電流によってリアクトルＬ２にエネルギを蓄積する電流経路１７１が形成される。すなわち、直流電源Ｂ２に対しても、昇圧チョッパの下アーム素子がオンされた状態となる。

このように、図３の回路状態では、直流電源Ｂ１およびＢ２の両方に対して、昇圧チョッパの下アーム素子をオンした状態が形成される。以下では、図３の回路状態を「パラレル下アームオン状態」とも称する。

一方で、図４の回路状態では、スイッチング素子Ｓ１，Ｓ３がオンされる一方で、スイッチング素子Ｓ２，Ｓ４はオフされる。これにより、直列接続された直流電源Ｂ１およびＢ２に対して、電流経路１７２が形成される。電流経路１７２によって、直列接続された直流電源Ｂ１およびＢ２、ならびに、リアクトルＬ１およびＬ２が、ダイオードＤ１（または、スイッチング素子Ｓ１）を経由して、電力線ＰＬおよびＧＬ間に直列に接続される。

この結果、直列接続された直流電源Ｂ１，Ｂ２からのエネルギと、リアクトルＬ１，Ｌ２に蓄積されたエネルギとの和が、電力線ＰＬ，ＧＬを経由して負荷３０へ供給される。すなわち、直列接続された直流電源Ｂ１，Ｂ２の両方に対して、昇圧チョッパの上アーム素子をオンした状態が形成される。以下では、図４の回路状態を「シリーズ上アームオン状態」とも称する。

図４の回路状態では、スイッチング素子Ｓ１をオンすることによって、回生電流（電流経路１７２上の逆方向の電流）についても経路を確保することができる。すなわち、スイッチング素子Ｓ１，Ｓ３をオンすることにより、スイッチングパターンを切換えることなく、力行電流（Ｂ１，Ｂ２の放電）および回生電流（Ｂ１，Ｂ２の充電）の両方に対応することができる。

なお、図３の回路状態から図４の回路状態へ移行するときに、リアクトルＬ１，Ｌ２の電流値がそれぞれ異なると、電流経路１７３または１７４を介してリアクトル電流の差分が流れた後、電流経路１７２が形成される。たとえば、直流電源Ｂ１，Ｂ２間でＶ１，Ｖ２が異なるとき、あるいは、リアクトルＬ１，Ｌ２のインダクタンス値が異なるときに、上記差電流が生じる。

図５は、本実施の形態に従う全電圧シリーズモードにおける回路状態を概念的に説明する回路図である。

図５（ａ）を参照して、図３に示したパラレル下アームオン状態では、直流電源Ｂ１は、電力線ＰＬおよびＧＬからは切り離された状態で、リアクトルＬ１との間でループ状の電流経路１７０を形成する。同様に、直流電源Ｂ２は、電力線ＰＬおよびＧＬからは切り離された状態で、リアクトルＬ２との間でループ状の電流経路１７１を形成する。

図５（ｂ）を参照して、図４に示したシリーズ上アームオン状態では、直列接続された直流電源Ｂ１およびＢ２を含む電流経路１７２が形成される。電流経路１７２では、電力線ＰＬおよびＧＬの間に、直流電源Ｂ１およびＢ２、ならびに、リアクトルＬ１およびＬ２が直列に電気的に接続される。

全電圧シリーズモードの高電圧範囲におけるＤＣ／ＤＣ変換では、図５（ｂ）の状態において、（Ｖ１＋Ｖ２）＜ＶＨであることから、リアクトル電流が減少する。したがって、リアクトルＬ１およびＬ２にエネルギを蓄積するパラレル下アームオン状態の期間（図５（ａ））と、負荷３０へエネルギを伝送するシリーズ上アームオン状態の期間（図５（ｂ））とを繰り返すことによって、出力電圧ＶＨを電圧指令値ＶＨ＊（ＶＨ＊≧（Ｖ１＋Ｖ２））に制御することができる。すなわち、全電圧シリーズモードの高電圧範囲における回路動作は、特許文献１および２でのシリーズ接続モードと同様である。

しかしながら、ＶＨ＜（Ｖ１＋Ｖ２）の場合には、図５（ｂ）の状態でも、リアクトル電流は増加してしまう。このため、高電圧範囲と同等の回路動作では、出力電圧ＶＨを低電圧範囲（ＶＨ＜（Ｖ１＋Ｖ２））に制御することはできない。

したがって、低電圧範囲における全電圧シリーズモードでは、図６に示された回路状態を組み合わせることによって、出力電圧ＶＨを制御する。具体的には、所定期間を有する各スイッチング周期が、シリーズ上アームオン状態（図５（ｂ））の動作期間と、パラレル上アームオン状態（図５（ｃ））の動作期間とに時分割されるとともに、当該時分割における期間比（デューティ比）が制御される。

図６は、全電圧シリーズモードの低電圧範囲で適用されるＤＣ／ＤＣ変換の回路動作を説明する回路図である。

図６の回路状態では、スイッチング素子Ｓ３がオフされる。スイッチング素子Ｓ３のオフにより、下アーム素子のオン時に形成される、直流電源Ｂ１に対する電流経路１７０（図３）および直流電源Ｂ２に対する電流経路１７１（図３）が遮断される。

これにより、直流電源Ｂ１に対して、ダイオードＤ１，Ｄ２（または、スイッチング素子Ｓ１，Ｓ２）を経由して、リアクトルＬ１に蓄積されたエネルギおよび直流電源Ｂ１からのエネルギを、電力変換器５０から負荷３０へ供給する電流経路１７５を形成することができる。

さらに、直流電源Ｂ２に対して、ダイオードＤ１，Ｄ４（または、スイッチング素子Ｓ１，Ｓ４）を経由して、リアクトルＬ２に蓄積されたエネルギおよび直流電源Ｂ２からのエネルギを、電力変換器５０から負荷３０へ供給する電流経路１７６を形成することができる。

図６の回路状態では、スイッチング素子Ｓ１，Ｓ２，Ｓ４をオンすることによって、回生電流（電流経路１７５，１７６上の逆方向電流）についても経路を確保することができる。すなわち、スイッチング素子Ｓ１，Ｓ２，Ｓ４をオンすることにより、スイッチングパターンを切換えることなく、力行電流（Ｂ１，Ｂ２の放電）および回生電流（Ｂ１，Ｂ２の充電）の両方に対応することができる。

このように、図６の回路状態では、直流電源Ｂ１およびＢ２は、リアクトルＬ１およびＬ２をそれぞれ経由して、電力線ＰＬおよびＧＬの間に並列に接続される。すなわち、直流電源Ｂ１およびＢ２の両方に対して、昇圧チョッパの上アーム素子をオンした状態が形成される。以下では、図６の回路状態を「パラレル上アームオン状態」とも称する。

図５（ｃ）を参照して、図６に示したパラレル上アームオン状態では、直流電源Ｂ１およびＢ２と負荷３０との間に、電流経路１７５および１７６が形成される。これにより、直流電源Ｂ１およびＢ２は、電力線ＰＬおよびＧＬの間に、リアクトルＬ１およびＬ２をそれぞれ経由して並列に電気的に接続される。

パラレル上アームオン状態では、並列接続された直流電源Ｂ１およびＢ２から負荷３０へエネルギが伝送される。しかしながら、ＶＨ＜（Ｖ１＋Ｖ２）であっても、ＶＨ＜Ｖ１およびＶＨ＜Ｖ２であれば、リアクトル電流は減少する。

一方で、ＶＨ＜（Ｖ１＋Ｖ２）であれば、直列接続された直流電源Ｂ１およびＢ２から負荷３０にエネルギを伝送するシリーズ上アームオン状態（図５（ｂ））において、リアクトル電流が増加する。

したがって、低電圧範囲における全電圧シリーズモードでは、シリーズ上アームオン状態（図５（ｂ））の動作期間と、パラレル上アームオン状態（図５（ｃ））の動作期間とを繰り返すことによって、出力電圧ＶＨを電圧指令値ＶＨ＊（ＶＨ＊＜（Ｖ１＋Ｖ２））に制御することができる。具体的には、所定期間を有する各スイッチング周期が、シリーズ上アームオン状態（図５（ｂ））の動作期間と、パラレル上アームオン状態（図５（ｃ））の動作期間とに時分割されるとともに、当該時分割での期間比（デューティ比）が制御される。

すなわち、シリーズ上アームオン状態（図５（ｂ））の動作期間（以下、「シリーズ上アームオン期間」とも称する）は「第１の動作期間」に対応する。同様に、パラレル上アームオン状態（図５（ｃ））の動作期間（「パラレル上アームオン期間」とも称する）は「第２の動作期間」に対応し、パラレル下アームオン状態（図５（ａ））の動作期間（以下、「パラレル下アームオン期間」とも称する）は「第３の動作期間」に対応する。

図３〜図６に示されるように、電力変換器５０は、スイッチング素子Ｓ１〜Ｓ４のオンオフ制御によって、リアクトルＬ１，Ｌ２を経由する電流（リアクトル電流）の経路を切換えるように構成されている。

（全電圧シリーズモードでのデューティ制御）
全電圧シリーズモードでは、低電圧範囲および高電圧範囲の各々において、デューティ制御が実行される。以下で説明するように、全電圧シリーズモードでのデューティ制御は、一般的な昇圧チョッパでのデューティ制御を応用することによって実行される。

図７は、一般的な昇圧チョッパの動作を説明するための回路図であり、図８は図７に示した昇圧チョッパにおけるデューティ比制御を説明するための波形図である。

図７を参照して、昇圧チョッパＣＨＰは、上アームを構成するスイッチング素子Ｓｕと、下アームを構成するスイッチング素子Ｓｌと、リアクトルＬとを有する。ダイオードＤｕおよびＤｌは、上アームのスイッチング素子Ｓｕおよび下アームのスイッチング素子Ｓｌにそれぞれ逆並列接続される。

昇圧チョッパＣＨＰでは、下アーム（スイッチング素子Ｓｌ）のオン期間およびオフ期間が交互に設けられる。下アームのオン期間には、直流電源Ｂ−リアクトルＬ１−下アーム素子Ｓｌ（オン）を経由する電流経路１０１が形成される。これにより、リアクトルＬにエネルギが蓄積される。

下アームのオフ期間には、直流電源Ｂ−リアクトルＬ−ダイオードＤｕ（またはスイッチング素子Ｓｕ）−負荷３０を経由した電流経路１０２が形成される。これにより、下アーム素子Ｓｌのオン期間でリアクトルＬに蓄えられたエネルギと、直流電源Ｂからのエネルギとが、負荷３０に供給される。この結果、負荷３０への出力電圧は、直流電源Ｂの出力電圧よりも昇圧される。

図８を参照して、昇圧チョッパＣＨＰでは、パルス幅変調（ＰＷＭ）制御によって、スイッチング素子のオンオフ制御を実行できる。具体的には、下アームのスイッチング素子Ｓｕのオン期間およびオフ期間の比（デューティ比）ＤＴ（０≦ＤＴ＜１．０）を制御することによって、出力電圧ＶＨを制御することができる。デューティ比ＤＴは、スイッチング周期Ｔｏ（オン期間＋オフ期間）に対する下アームのオン期間比率（時間比）で定義される。

たとえば、キャリア波ＣＷおよびデューティ比ＤＴとの電圧比較に従って、下アームをオンオフするための制御パルス信号ＳＤが生成される。キャリア波ＣＷは、スイッチング周期Ｔｏと同一周期を有する。たとえば、キャリア波ＣＷには、三角波が用いられる。キャリア波ＣＷの周波数は、スイッチング素子Ｓｌ（Ｓｕ）のスイッチング周波数に相当する。キャリア波ＣＷの電圧幅（ピークトゥピーク）は、ＤＴ＝１．０に対応する電圧に設定される。

下アームのスイッチング素子Ｓｌのオンオフは、制御パルス信号ＳＤに従って制御される。制御パルス信号ＳＤは、デューティ比ＤＴを示す電圧が、キャリア波ＣＷの電圧よりも高いときにＨレベルに設定される一方で、キャリア波ＣＷの電圧よりも低いときにＬレベルに設定される。制御パルス信号／ＳＤは、制御パルス信号ＳＤの反転信号である。

下アームのスイッチング素子Ｓｌは、制御パルス信号ＳＤのＨレベル期間にオン状態に制御される一方で、制御パルス信号ＳＤのＬレベル期間にはオフ状態に制御される。上アームのスイッチング素子Ｓｕは、制御パルス信号／ＳＤに従って、下アームのスイッチング素子Ｓｌと相補的かつ周期的にオンオフ制御することができる。

下アームオン期間には、リアクトルＬを流れるリアクトル電流ＩＬが上昇し、下アームオフ期間（上アームオン期間）には、リアクトル電流ＩＬが低下する。したがって、下アームオン期間の比率を上昇させることによって、出力電圧ＶＨが上昇する。

図７において、直流電源Ｂからの出力電力と負荷３０への伝送電力とが等しいとすると（伝送効率＝１００（％））、リアクトル電流の平均値をＩとして、下記（１）式が得られる。

Ｖｉ×Ｉ＝（１−ＤＴ）×ＶＨ×Ｉ …（１）
（１）式の左辺は、直流電源Ｂからは、下アームオン期間および上アームオン期間を通じて電流が出力されていることを示す。一方で、（１）式の右辺は、負荷３０に対しては、下アームのオフ期間（上アームオン期間）のみで電力が伝送されることを示している。

（１）式を変形することにより、図７の昇圧チョッパでの下アームオン期間のデューティ比ＤＴは、下記（２）式によって示される。

ＤＴ＝１−（Ｖｉ／ＶＨ） …（２）
一方で、上アームオン期間（下アームオフ期間）のデューティ比は、下記（３）式によって示される。

１−ＤＴ＝（Ｖｉ／ＶＨ） …（３）
次に、全電シリーズモードの高電圧範囲での回路動作（以下、「シリーズ昇圧動作」とも称する）におけるデューティ比を導出する。

シリーズ昇圧動作では、パラレル下アームオン期間と、シリーズ上アーム期間とが繰り返される。パラレル下アームオン期間およびシリーズ上アーム期間の和（すなわち、スイッチング周期）に対する、シリーズ上アームオン期間の時比率をデューティ比ＤＣ（０≦ＤＴ＜１．０）と表記する。したがって、パラレル下アームオン期間のデューティ比は（１−ＤＣ）で示される。

直流電源Ｂ１，Ｂ２の各々は、パラレル下アームオン期間およびシリーズ上アーム期間を通じて電流を出力している。したがって、簡単のために、リアクトルＬ１，Ｌ２の電流が同等であるとすると、リアクトル電流の平均値Ｉを用いて、直流電源のＢ１，Ｂ２からの出力電力は、Ｖ１×Ｉ＋Ｖ２×Ｉ＝（Ｖ１＋Ｖ２）×Ｉとされる。

一方で、負荷３０に対しては、シリーズ上アーム期間のみで電力が伝送される。したがって、負荷３０への伝送電力はＤＣ×ＶＨ×Ｉで示される。

以上より、伝送効率を１００％とすると、下記（４）式が成立する。
（Ｖ１＋Ｖ２）×Ｉ＝ＤＣ×ＶＨ×Ｉ …（４）
（４）式を変形して、シリーズ昇圧動作でのデューティ比ＤＣは下記（５）式で示される。

ＤＣ＝（Ｖ１／ＶＨ）＋（Ｖ２／ＶＨ） …（５）
式（３）から理解されるように、式（５）中の（Ｖ１／ＶＨ）は、直流電源Ｂ１の出力制御における、上アームオン期間のデューティ比に相当する。同様に、式（５）中の（Ｖ２／ＶＨ）は、直流電源Ｂ２の出力制御における上アームオン期間のデューティ比に相当する。式（５)から理解されるように、同一の直流電圧ＶＨに対しては、直流電源Ｂ１，Ｂ２の電圧Ｖ１，Ｖ２の増加に従って、シリーズ昇圧動作でのシリーズ上アームオン期間のデューティ比ＤＣが増加する。

したがって、シリーズ昇圧動作、すなわち、高電圧範囲の全電圧シリーズモードにおける、シリーズ上アームオン期間のデューティ比ＤＣは、直流電源Ｂ１，Ｂ２のそれぞれに対する昇圧チョッパの出力制御における、上アームオン期間のデューティ比の和に従って設定すればよいことが理解される。

同様に、全電シリーズモードの低電圧範囲での回路動作（以下、「シリーズ降圧動作」とも称する）におけるデューティ比を導出する。

シリーズ降圧動作では、シリーズ上アーム期間とパラレル上アームオン期間とが繰り返される。シリーズ降圧動作においても、スイッチング周期に対するシリーズ上アームオン期間の時比率をデューティ比ＤＣ（０≦ＤＴ＜１．０）とする。したがって、パラレル上アームオン期間のデューティ比は（１−ＤＣ）で示される。

シリーズ降圧動作において、負荷３０に対しては、シリーズ上アーム期間およびパラレル上アームオン期間の両方で電力が伝送される。シリーズ上アーム期間では、リアクトルＬ１およびＬ２が直列接続されたリアクトル電流が負荷３０へ供給される。したがって、シリーズ上アーム期間での負荷３０への伝送電力は、ＤＣ×ＶＨ×Ｉである。

一方で、パラレル上アーム期間では、リアクトルＬ１およびＬ２から並列にリアクトル電流が負荷３０へ供給される。したがって、シリーズ上アーム期間での負荷３０への伝送電力は、（１−ＤＣ）×ＶＨ×２×Ｉで示される。

シリーズ降圧動作においても、シリーズ上アーム期間およびパラレル上アームオン期間を通じた、直流電源Ｂ１，Ｂ２からの出力電力は、（Ｖ１＋Ｖ２）×Ｉとなる。したがって、伝送効率を１００％とすると、下記（６）式が成立する。

（Ｖ１＋Ｖ２）×Ｉ＝ＤＣ×ＶＨ×Ｉ＋（１−ＤＣ）×ＶＨ×２×Ｉ …（６）
（６）式を変形すると、（Ｖ１＋Ｖ２）＝ＶＨ×（２−ＤＣ）となり、（２−ＤＣ）＝（Ｖ１／ＶＨ）＋（Ｖ２／ＶＨ）が得られる。さらに変形すると、シリーズ降圧動作でのデューティ比ＤＣは、最終的に下記（７）式で与えられる。

ＤＣ＝（１−（Ｖ１／ＶＨ））＋（１−（Ｖ２／ＶＨ）） …（７）
式（２）から理解されるとおり、式（７）中の１−（Ｖ１／ＶＨ）および１−（Ｖ２／ＶＨ）は、それぞれ、直流電源Ｂ１，Ｂ２の出力制御における下アームオン期間のデューティ比に相当する。したがって、シリーズ降圧動作における、すなわち、低電圧範囲の全電圧シリーズモード（シリーズ降圧動作）におけるシリーズ上アームオン期間のデューティ比は、直流電源Ｂ１，Ｂ２のそれぞれに対する昇圧チョッパの出力制御における、下アームオン期間のデューティ比の和に従って設定すればよいことが理解される。式（７)から理解されるように、同一の直流電圧ＶＨに対しては、直流電源Ｂ１，Ｂ２の電圧Ｖ１，Ｖ２の低下に従って、シリーズ降圧動作でのシリーズ上アームオン期間のデューティ比ＤＣが増加する。

このように本実施の形態に従う全電圧シリーズモードにおけるデューティ比の制御は、直流電源Ｂ１，Ｂ２のそれぞれに対する出力制御の組合せの態様で設定できる。

図９は、本実施の形態に従う電源システムにおける電力変換器制御のための機能ブロック図である。なお、図９を始めとする以下の機能ブロック図中に示される各ブロックの機能は、制御装置４０において、所定のプログラムの実行によるソフトウェア処理および／または専用の電子回路等によるハードウェア処理によって実現されるものとする。

図９に示した電力変換器５０の制御構成は、全電圧シリーズモードにおいて、高電圧範囲（シリーズ昇圧動作）および低電圧範囲（シリーズ降圧動作）の両方に共通に適用できる。さらに、後程説明するように、図９に示した制御構成は、全電圧シリーズモード以外の他の動作モードにおいても共通に適用することができる。

図９を参照して、制御装置４０は、直流電源Ｂ１の出力を制御するための出力制御部３００と、直流電源Ｂ２の出力を制御するための出力制御部３１０とを有する。出力制御部３００は、直流電源Ｂ１の出力を制御するためのデューティ比ＤＴ１を生成する。出力制御部３１０は、直流電源Ｂ２の出力を制御するためのデューティ比ＤＴ２を出力する。デューティ比ＤＴ１およびＤＴ２は、直流電源Ｂ１およびＢ２の出力制御における下アームオン期間のデューティ比にそれぞれ相当する。

たとえば、出力制御部３００は、直流電源Ｂ１の出力を、出力電圧ＶＨを電圧指令値ＶＨ＊に設定するように制御する。出力制御部３００は、偏差演算部３０２と、ＰＩ制御部３０５と、加算部３０７とを有する。

偏差演算部３０２は、電圧指令値ＶＨ＊に対する出力電圧ＶＨの電圧偏差ΔＶＨ（ΔＶＨ＝ＶＨ＊−ＶＨ）を算出する。ＰＩ制御部３０５は、電圧偏差ΔＶＨに対するＰＩ（比例積分）制御によってフィードバック制御量を設定する。加算部３０７は、ＰＩ制御部３０５からのフィードバック制御量と、フィードフォワード制御量Ｄｆｆ１とを加算してデューティ比ＤＴ１を算出する。

フィードフォワード制御量Ｄｆｆ１は、出力電圧ＶＨと直流電源Ｂ１の電圧Ｖ１との電圧比により（８）式に従って設定される。すなわち、Ｄｆｆ１は、昇圧チョッパの理論昇圧比に従って設定されるデューティ比を示している。

Ｄｆｆ１＝１−（Ｖ１／ＶＨ＊） …（８）
このように、直流電源Ｂ１からの出力を制御するためのデューティ比ＤＴ１は、直流電圧ＶＨに対する直流電源Ｂ１の電圧Ｖ１の比が低くなる程、大きく設定されることが理解される。

たとえば、出力制御部３１０は、直流電源Ｂ２の出力を、電流指令値Ｉｏ＊に従って制御する。出力制御部３１０は、偏差演算部３１２と、ＰＩ制御部３１５と、加算演算部３１７とを有する。

偏差演算部３１２は、電流指令値Ｉｏ＊に対する電流Ｉｏの電流偏差ΔＩｏ（ΔＩｏ＝Ｉｏ＊−Ｉｏ）を算出する。たとえば、図９のように、直流電源Ｂ２を電流制御する構成では、電流Ｉｏ＝Ｉ２である。

ＰＩ制御部３１５は、電流偏差ΔＩｏに対するＰＩ（比例積分）制御によってフィードバック制御量を設定する。加算演算部３１７は、ＰＩ制御部３１５からのフィードバック制御量と、フィードフォワード制御量Ｄｆｆ２とを加算してデューティ比ＤＴ２を算出する。

フィードフォワード制御量Ｄｆｆ２は、出力電圧ＶＨと直流電源Ｂ２の電圧Ｖ２との電圧比により（９）式に従って設定される。すなわち、Ｄｆｆ２は、昇圧チョッパの理論昇圧比に従って設定されるデューティ比を示している。

Ｄｆｆ２＝１−（Ｖ２／ＶＨ＊） …（９）
このように、直流電源Ｂ２からの出力を制御するためのデューティ比ＤＴ２は、定性的には、直流電圧ＶＨに対する直流電源Ｂ２の電圧Ｖ２の比が低くなる程、大きく設定されることが理解される。

なお、本実施の形態における全電圧シリーズモードは、特許文献１，２でのシリーズ接続モードと同様に、直流電源Ｂ１およびＢ２が電力線ＰＬ，ＧＬ間に直列に接続される期間を有する。この結果、直流電源Ｂ１，Ｂ２の出力電力を完全に独立に制御することができない。したがって、全電圧シリーズモードにおいては、出力制御部３１０において、ＰＩ制御部３１５によるフィードバック制御はオフされて、フィードバック制御量＝０に固定される。したがって、全電圧シリーズモードにおいては、デューティ比ＤＴ２は、フィードフォワード制御量Ｄｆｆ２によって決定されることになる。

なお、直流電源Ｂ１およびＢ２の出力制御は、図９での例示に限定されず、デューティ比ＤＴ１，ＤＴ２の算出は、出力電圧ＶＨを電圧指令値ＶＨ＊に制御する機能を有する限り、任意の態様で実行することができる。

アレンジの一例として、出力電圧ＶＨを電圧指令値ＶＨ＊に制御するために電力変換器５０から入出力される必要電力Ｐｒの算出に基づいて、直流電源Ｂ１，Ｂ２の出力を電力制御（電流制御）することも可能である。具体的には、当該必要電力Ｐｒを直流電源Ｂ１，Ｂ２の間で配分した電力指令値Ｐ１＊，Ｐ２＊に従って、直流電源Ｂ１およびＢ２の出力電力を制御することが可能である（Ｐｒ＝Ｐ１＊＋Ｐ２＊）。この場合には、図９の制御構成において、出力制御部３００，３１０は、電力指令値Ｐ１＊，Ｐ２＊から求められた、電流指令値Ｉ１＊（Ｉ１＊＝Ｐ１＊／Ｖ１）およびＩ２＊（Ｉ２＊＝Ｐ２＊／Ｖ２）を基準値とする電流Ｉ１，Ｉ２のフィードバック制御によって、デューティ比ＤＴ１，ＤＴ２を算出することができる。ただし、全電圧シリーズモードでは、直流電源Ｂ１およびＢ２間での電力配分比は、電圧比に従ってＰ１＊：Ｐ２＊＝Ｖ１：Ｖ２に固定する必要がある。

キャリア波発生部４１０は、直流電源Ｂ１の制御に用いるキャリア波ＣＷ１および直流電源Ｂ２の制御に用いるＣＷ２を発生する。キャリア波ＣＷ１およびＣＷ２は、スイッチング周波数に相当する同一周波数を有する。ＰＷ制御部４００は、デューティ比ＤＴ１，ＤＴ２およびキャリア波ＣＷ１，ＣＷ２から制御信号ＳＧ１〜ＳＧ４を生成する。

図１０は、ＰＷＭ制御部４００の構成をさらに説明するための機能ブロック図である。
図１０を参照して、ＰＷＭ制御部４００は、電圧比較部４０２と、論理演算部４０５とを有する。

電圧比較部４０２は、デューティ比ＤＴ１およびキャリア波ＣＷ１の電圧比較に基づくＰＷＭ制御によって、制御パルス信号ＳＤ１を生成する。具体的には、ＤＴ１＞ＣＷ１の期間では、制御パルス信号ＳＤ１がＨレベルに設定される一方で、ＤＴ１＜ＣＷ１の期間では、制御パルス信号ＳＤ１がＬレベルに設定される。

この結果、制御パルス信号ＳＤ１のＨレベル期間の時比率は、デューティ比ＤＴ１と同等となる。したがって、制御パルス信号ＳＤ１は、直流電源Ｂ１の下アーム素子のオンオフ信号として用いることができる。具体的には、制御パルス信号ＳＤ１のＨレベル期間が、直流電源Ｂ１の下アーム素子のオン期間に相当し、制御パルス信号ＳＤ１のＬレベル期間が、直流電源Ｂ１の上アーム素子のオン期間（下アーム素子のオフ期間）に相当する。

同様に、電圧比較部４０２は、デューティ比ＤＴ２およびキャリア波ＣＷ２の電圧比較に基づくＰＷＭ制御によって、制御パルス信号ＳＤ２を生成する。具体的には、ＤＴ２＞ＣＷ２の期間では、制御パルス信号ＳＤ２がＨレベルに設定される一方で、ＤＴ２＜ＣＷ２の期間では、制御パルス信号ＳＤ２がＬレベルに設定される。

この結果、制御パルス信号ＳＤ２のＨレベル期間の時比率は、デューティ比ＤＴ２と同等となる。したがって、制御パルス信号ＳＤ２は、直流電源Ｂ２の下アーム素子のオンオフ信号として用いることができる。具体的には、制御パルス信号ＳＤ２のＨレベル期間が、直流電源Ｂ２の下アーム素子のオン期間に相当し、制御パルス信号ＳＤ２のＬレベル期間が、直流電源Ｂ１の上アーム素子のオン期間（下アーム素子のオフ期間）に相当する。

論理演算部４０５は、制御パルス信号ＳＤ１，ＳＤ２に基づいて、制御信号ＳＧ１〜ＳＧ４を生成する。制御信号ＳＧ１〜ＳＧ４は、制御パルス信号ＳＤ１，ＳＤ２から制御信号ＳＧ１〜ＳＧ４を求めるための、動作モード毎に予め定められたゲート論理式に従って生成される。

以下では、図１１〜図１８を用いて、全電圧シリーズモードにおけるゲート論理式の導出を説明する。

まず、高電圧範囲（シリーズ昇圧動作）におけるスイッチング素子Ｓ１〜Ｓ４のオンオフ制御について説明する。

図１１および図１２は、全電圧シリーズモードの高電圧範囲における回路状態の制御を説明するための波形図および図表である。

図１１を参照して、パラレル下アームオン状態およびシリーズ上アームオン状態が繰り返されるシリーズ昇圧動作では、上述のように、直流電源Ｂ１，Ｂ２の上アームオン期間のデューティ比の和に従って、シリーズ上アーム期間のデューティ比ＤＴが設定される。したがって、制御パルス信号ＳＤ１およびＳＤ２のそれぞれのＬレベル期間長の和に従って、スイッチング素子Ｓ１，Ｓ３がオンされるシリーズ上アーム期間の長さが設定される。一方で、シリーズ上アーム期間以外は、スイッチング素子Ｓ２〜Ｓ４がオンされるパラレル下アームオン期間とされる。

上記のＬレベル期間の和を取る処理のため、制御パルス信号ＳＤ１およびＳＤ２の位相は、図１１に示されるように、制御パルス信号ＳＤ１の立下がりエッジ（ＨレベルからＬレベルへの遷移タイミング）と、制御パルス信号ＳＤ２の立上がりエッジ（ＬレベルからＨレベルへの遷移タイミング）とが同一タイミングとなるように制御することが必要である。あるいは、制御パルス信号ＳＤ１の立上がりエッジと、制御パルス信号ＳＤ２の立下がりエッジとが同一タイミングとなるように、制御パルス信号ＳＤ１およびＳＤ２の位相が制御されてもよい。

上記の位相制御を行うことにより、図１２に示した図表に従って回路状態を切換えることによって、図１１に示した回路状態の制御が実現される。

図１２を参照して、制御パルス信号ＳＤ１またはＳＤ２がＬレベルのときに、シリーズ上アームオン状態とする一方で、制御パルス信号ＳＤ１およびＳＤ２の両方がＨレベルのときに、パラレル下アームオン状態とするように、スイッチング素子Ｓ１〜Ｓ４のオンオフが制御される。なお、シリーズ昇圧動作では、ＶＨ＞（Ｖ１＋Ｖ２）のため、ＤＴ１＋ＤＴ２＞１．０となるので、制御パルス信号ＳＤ１およびＳＤ２の両方がＬレベルとなる期間は考慮しなくてもよい。

本実施の形態では、ＰＷＭ制御に用いられるキャリア波ＣＷ１，ＣＷ２間の位相差の制御（以下、「キャリア位相差制御」とも称する）によって、図１１で説明した、制御パルス信号ＳＤ１，ＳＤ２の位相状態が実現される。

図１３は、キャリア波ＣＷ１，ＣＷ２間の位相差をゼロとしたときのＰＷＭ制御の波形図である。

図１３を参照して、直流電源Ｂ１の出力を制御するための制御パルス信号ＳＤ１は、キャリア波ＣＷ１とデューティ比ＤＴ１との電圧比較に基づいて、Ｈレベル期間およびＬレベル期間が設定される。同様に、直流電源Ｂ２の出力を制御するための制御パルス信号ＳＤ２は、キャリア波ＣＷ２とデューティ比ＤＴ２との電圧比較に基づいて、Ｈレベル期間およびＬレベル期間が設定される。

上述のように、デューティ比ＤＴ１，ＤＴ２の上昇に応じて、制御パルス信号ＳＤ１，ＳＤ２のＨレベル期間、すなわち、下アームのオン期間が長くなる。この結果、デューティ比ＤＴ１，ＤＴ２の上昇に応じて直流電源Ｂ１，Ｂ２の出力が増加する一方で、デューティ比ＤＴ１，ＤＴ２の低下に応じて直流電源Ｂ１，Ｂ２の出力が減少する。

図１４には、キャリア波ＣＷ１，ＣＷ２間に位相差を設けた場合のＰＷＭ制御の波形図が示される。

図１４を参照して、キャリア波ＣＷ１およびキャリア波ＣＷ１は、同一周波数であるが、両者の間には位相差φが設けられている。

図１３と同様に、キャリア波ＣＷ１およびデューティ比ＤＴ１の比較、および、キャリア波ＣＷ２およびデューティ比ＤＴ２の比較に基づいて、制御パルス信号ＳＤ１，ＳＤ２が生成される。

図１４において、デューティ比ＤＴ１，ＤＴ２は図１３と同一値である。したがって、図１４の制御パルス信号ＳＤ１は、図１３の制御パルス信号ＳＤ１と比較して、位相は異なるもののＨレベル期間の長さは同じである。同様に、図１４の制御パルス信号ＳＤ２は、図１３の制御パルス信号ＳＤ２と比較して、位相は異なるもののＨレベル期間の長さは同じである。

このように、キャリア波ＣＷ１，ＣＷ２間に位相差φを設けることにより、制御パルス信号ＳＤ１，ＳＤ２について、Ｈレベル期間およびＬレベル期間の比を変えることなく、両者の位相関係、すなわち、立ち上がりエッジおよび立下りエッジの位相差を変えることができる。したがって、位相差φを変えることにより、直流電源Ｂ１，Ｂ２からの出力を同一値のデューティ比ＤＴ１，ＤＴ２に従って制御する下で、制御パルス信号ＳＤ１およびＳＤ２の位相差を変えることができる。なお、制御パルス信号ＳＤ１，ＳＤ２を変えることにより、リアクトルＬ１，Ｌ２の電流の位相も変化する。

この結果、位相差φ＝φ＊としたときに、制御パルス信号ＳＤ１がＨレベルからＬレベルへ遷移するタイミング（立下りエッジ）と、制御パルス信号ＳＤ２がＬレベルからＨレベルへ遷移するタイミング（立ち上がり）とが同位相となる（時刻ｔａ）。以下では、このような位相関係をもたらす位相差を、最適位相差φ＊とも称する。

図１３および図１４からも理解されるように、制御パルス信号ＳＤ１，ＳＤ２は、デューティ比ＤＴ１，ＤＴ２によって変化する。したがって、最適位相差φ＊についても、デューティ比ＤＴ１，ＤＴ２に応じて決定されることが理解できる。このため、デューティ比ＤＴ１，ＤＴ２と、キャリア位相制御による最適位相差φ＊の関係を予め求めるとともに、その対応関係を予めマップ（位相差マップ）あるいは関数式（位相差算出式）として作成することが可能である。

再び図９を参照して、キャリア波発生部４１０は、上記位相差マップまたは位相差算出式に従って、出力制御部３００，３１０によって設定されたデューティ比ＤＴ１，ＤＴ２から最適位相差φ＊を算出する。さらに、キャリア波発生部４１０は、ＰＷＭ制御部４００へ入力されるキャリア波ＣＷ１，ＣＷ２を、両者の位相差が最適位相差φ＊となるように生成する。この結果、ＰＷＭ制御部４００でのＰＷＭ制御において、制御パルス信号ＳＤ１およびＳＤ２を、それぞれに立ち上がりエッジおよび立下りエッジが一致する位相状態（図１１）に維持することができる。この結果、制御パルス信号ＳＤ１およびＳＤ２から、それぞれのＬレベル期間長の和を取る処理が可能となる。

次に、低電圧範囲（シリーズ降圧動作）におけるスイッチング素子Ｓ１〜Ｓ４のオンオフ制御について説明する。

図１５および図１６は、全電圧シリーズモードの低電圧範囲（シリーズ降圧動作）における回路状態の制御を説明するための波形図および図表である。

図１５を参照して、シリーズ上アームオン状態およびパラレル上アームオン状態が繰り返されるシリーズ降圧動作では、上述のように、直流電源Ｂ１，Ｂ２の下アームオン期間のデューティ比の和に従って、シリーズ上アーム期間のデューティ比ＤＴが設定される。したがって、制御パルス信号ＳＤ１およびＳＤ２のそれぞれのＨレベル期間長の和に従って、スイッチング素子Ｓ１，Ｓ３がオンされるシリーズ上アーム期間の長さが設定される。一方で、シリーズ上アーム期間以外は、スイッチング素子Ｓ１，Ｓ２，Ｓ４がオンされるパラレル上アームオン期間とされる。

上記のＨレベル期間の和を取る処理のため、制御パルス信号ＳＤ１およびＳＤ２の位相は、図１１と同様に、制御パルス信号ＳＤ１およびＳＤ２の間で、立上がりエッジと、立上がりエッジとが同一タイミングとなるように、キャリア位相差制御を実行することが必要である。すなわち、出力制御部３００，３１０によって設定されたデューティ比ＤＴ１，ＤＴ２に従って、キャリア波ＣＷ１，ＣＷ２間の位相差φが最適位相差φ＊に制御される（φ＝φ＊）。

このようなキャリア位相制御を行うことにより、図１６に示した図表に従って回路状態を切換えることによって、図１５に示した回路状態の制御が実現される。

図１６を参照して、制御パルス信号ＳＤ１またはＳＤ２がＨレベルのときに、シリーズ上アームオン状態とする一方で、制御パルス信号ＳＤ１およびＳＤ２の両方がＬレベルのときに、パラレル上アームオン状態とするように、スイッチング素子Ｓ１〜Ｓ４のオンオフが制御される。なお、シリーズ降圧動作（ＶＨ＜（Ｖ１＋Ｖ２））では、ＤＴ１＋ＤＴ２＜１．０となるので、制御パルス信号ＳＤ１およびＳＤ２の両方がＨレベルとなる期間は考慮しなくてもよい。

図１２および図１６を比較すると、制御パルス信号ＳＤ１，ＳＤ２のいずれかがＬレベルである場合は、高電圧範囲および低電圧範囲で共通に、シリーズ上アームオン状態が適用される。一方で、制御パルス信号ＳＤ１，ＳＤ２の両方がＨレベルとなる場合は、シリーズ昇圧動作（高電圧範囲）でしか発生しない。同様に、制御パルス信号ＳＤ１およびＳＤ２の両方がＬレベルとなるのは、シリーズ降圧動作（低電圧範囲）でしか存在しない。

したがって、図１２および図１６を統合することにより、高電圧範囲および低電圧範囲に共通に、すなわち、全電圧範囲に適用可能な回路動作の制御として、図１７を得ることができる。

図１７を参照して、制御パルス信号ＳＤ１またはＳＤ２の一方がＬレベルであるときには、シリーズ上アームオン状態が適用されることで、図１２および図１６と同等に回路状態を制御することができる。また、制御パルス信号ＳＤ１およびＳＤ２の両方がＨレベルであるときには、パラレル下アームオン状態を適用することにより図１２と同等に回路状態を制御することができる。さらに、制御パルス信号ＳＤ１およびＳＤ２の両方がＬレベルであるときには、パラレル上アームオン状態を適用することにより、図１６と同等に回路状態を制御することができる。

図１７に従って、制御パルス信号ＳＤ１，ＳＤ２に応じて、シリーズ上アームオン状態、パラレル下アームオン状態および、パラレル上アームオン状態を選択的に適用することにより、共通の論理演算によって、高電圧範囲（シリーズ昇圧動作）および低電圧範囲（シリーズ降圧動作）の両方におけるスイッチング素子Ｓ１〜Ｓ４のオンオフ制御を実現することができる。

図１８は、図１７に従った回路状態の制御を実現するためのスイッチング素子Ｓ１〜Ｓ４のオンオフ制御のためのゲート論理式を示す図表である。すなわち、図１８は、電力変換器５０の全電圧シリーズモードにおけるスイッチング素子のオンオフ制御のためのゲート論理式を示す図表である。すなわち、図９のＰＷＭ制御部４００は、シリーズモードにおいては、図１８に示されるゲート論理式に従って、制御信号ＳＧ１〜ＳＧ４を生成する。

図１８を参照して、制御信号ＳＧ１は、制御パルス信号／ＳＤ１および／ＳＤ２の論理和（ＯＲ）演算によって求められる。また、制御信号ＳＧ３は、制御パルス信号ＳＤ１およびＳＤ２の論理和（ＯＲ）演算によって求められる。

さらに、制御信号ＳＧ２およびＳＧ４は、制御パルス信号ＳＤ１およびＳＤ２の否定排他的論理和（ＸＮＯＲ）演算によって求められる。したがって、制御パルス信号ＳＤ１およびＳＤ２の論理レベルが同じであるときには、制御信号ＳＧ２およびＳＧ４はＨレベルに設定される。一方で、ＳＤ１およびＳＤ２の論理レベルが異なるときには、制御信号ＳＧ２およびＳＧ４はＬレベルに設定される。

ここで、図１７および図１８を参照して、制御パルス信号ＳＤ１，ＳＤ２のレベルの組み合わせに対する、スイッチング素子Ｓ１〜Ｓ４のオンオフ制御を確認する。

制御パルス信号ＳＤ１およびＳＤ２がともにＨレベルであるときには、図１８に示した論理演算式より、制御信号ＳＧ３＝Ｈレベルとなる一方で、／ＳＤ１＝／ＳＤ２＝Ｌレベルのため制御信号ＳＧ１＝Ｌレベルとなる。また、ＳＤ１およびＳＤ２のレベルが一致しているので、制御信号ＳＧ２＝ＳＧ４＝Ｈレベルとなる。

この結果、スイッチング素子Ｓ２〜Ｓ４がオンされる一方で、スイッチング素子Ｓ１がオフされるので、図３に示されたパラレル下アームオン状態が適用される。すなわち、図１７に従って、ＳＤ１＝ＳＤ２＝Ｈレベルのときには、パラレル下アームオン状態が選択される。

反対に、制御パルス信号ＳＤ１およびＳＤ２がともにＬレベルであるときには、図１８に示した論理演算式より、制御信号ＳＧ３＝Ｌレベルとなる一方で、／ＳＤ１＝／ＳＤ２＝Ｈレベルのため制御信号ＳＧ１＝Ｈレベルとなる。一方で、ＳＤ１およびＳＤ２のレベルが一致しているので、制御信号ＳＧ２＝ＳＧ４＝Ｈレベルとなる。

この結果、スイッチング素子Ｓ１，Ｓ２，Ｓ４がオンされる一方で、スイッチング素子Ｓ３がオフされるので、図６に示されたパラレル上アームオン状態が適用される。すなわち、図１７に従って、ＳＤ１＝ＳＤ２＝Ｌレベルのときには、パラレル上アームオン状態が選択される。

また、制御パルス信号ＳＤ１およびＳＤ２がそれぞれＨレベルおよびＬレベルのときには、ＳＤ１およびＳＤ２の一方、ならびに、／ＳＤ１および／ＳＤ２の一方がＨレベルであるので、制御信号ＳＧ１＝ＳＧ３＝Ｈレベルとなる。また、ＳＤ１およびＳＤ２のレベルが異なるので、制御信号ＳＧ２＝ＳＧ４＝Ｌレベルとなる。制御パルス信号ＳＤ１およびＳＤ２がそれぞれＬレベルおよびＨレベルのときにも、同様に、制御信号ＳＧ１＝ＳＧ３＝Ｈレベルとなり、制御信号ＳＧ２＝ＳＧ４＝Ｌレベルとなる。

この結果、スイッチング素子Ｓ１，Ｓ３がオンされる一方で、スイッチング素子Ｓ２，Ｓ４がオフされるので、図４に示されたシリーズ上アームオン状態が適用される。すなわち、図１７に従って、ＳＤ１＝Ｈレベル，ＳＤ２＝Ｌレベルのとき、および、ＳＤ１＝Ｌレベル，ＳＤ２＝Ｈレベルのときには、シリーズ上アームオン状態が選択される。

このように、本実施の形態１に従う電源システムでは、電力変換器５０において、低電圧範囲（ＶＨ＜（Ｖ１＋Ｖ２））においてもシリーズモードを適用することが可能となる。これにより、ＶＨ＞Ｖ１，Ｖ２の全電圧範囲において、直流電源Ｂ１，Ｂ２が負荷３０（電力線ＰＬ，ＧＬ間）に直列接続される動作期間（シリーズ上アームオン）期間を含むシリーズモードを、出力電圧ＶＨを電圧指令値ＶＨ＊に制御するためのＤＣ／ＤＣ変換を実行することができる。

これにより、昇圧比の抑制によってリアクトルＬ１，Ｌ２での電力損失が低減された高効率のＤＣ／ＤＣ変換を実現するシリーズモードを、特許文献１，２では適用できなかった低電圧範囲においても実現することが可能となる。これにより、当該電圧範囲での電源システム５の効率化が期待される。

さらに、図１８に示したゲート論理式によって、ＰＷＭ制御部４００（図６）によるスイッチング素子Ｓ１〜Ｓ４のオンオフ制御ロジックを全電圧範囲で共通化することができる。すなわち、出力電圧ＶＨの高電圧範囲および低電圧範囲の両方に対して、共通のゲート論理式（図１８）を用いて、シリーズ降圧動作およびシリーズ昇圧動作を自動的に切換えた全電圧シリーズモードを実現することが可能となる。

［実施の形態１の変形例］
実施の形態１で説明した電力変換器５０については、特許文献１および２にも記載されるように、全電圧シリーズモードとはＤＣ／ＤＣ変換の態様が異なる、他の動作モードを適用することができる。

図１９には、電力変換器５０が有する複数の動作モードの一覧が示される。
図１９を参照して、動作モードは、全電圧シリーズ（ＳＲ）モードに加えて、パラレル昇圧（ＰＢ）モードと、「直流電源Ｂ１による単独昇圧モード（以下、ａＢモード）」と、「直流電源Ｂ２による単独昇圧モード（以下、ｂＢモード）」とをさらに含む。

ＰＢモードでは、直流電源Ｂ１および負荷３０（電力線ＰＬ，ＧＬ）の間でのＤＣ／ＤＣ変換と、直流電源Ｂ２および負荷３０（電力線ＰＬ，ＧＬ）の間でのＤＣ／ＤＣ変換とが並列に実行される。ＰＢモードは、特許文献１，２での「パラレル接続モード」に相当する。したがって、ＰＢモードにおけるスイッチング素子Ｓ１〜Ｓ４の制御は、特許文献１，２のパラレル接続モードと同様に実行することができる。

ａＢモードでは、直流電源Ｂ１のみを用いてＤＣ／ＤＣ変換（昇圧）が実行される。ａＢモードでは、出力電圧ＶＨが直流電源Ｂ２の電圧Ｖ２よりも高く制御されている限りにおいて、直流電源Ｂ２は、電力線ＰＬと電気的に切り離された状態を維持されて不使用とされる。

同様に、ｂＢモードでは、直流電源Ｂ２のみを用いてＤＣ／ＤＣ変換（昇圧）が実行される。ｂＢモードでは、出力電圧ＶＨが直流電源Ｂ１の電圧Ｖ１よりも高く制御されている限りにおいて、直流電源Ｂ１は、電力線ＰＬと電気的に切り離された状態を維持されて不使用とされる。

ＳＲモード、ＰＢモード、ａＢモードおよびｂＢモードでは、たとえば、図９の制御構成を共有して、直流電源Ｂ１および／またはＢ２の出力が制御される。出力制御のためのＰＷＭ制御に従ってスイッチング素子Ｓ１〜Ｓ４の周期的なオンオフ制御を実行することによって、出力電圧ＶＨは電圧指令値ＶＨ＊に従って制御される。

再び、図９を参照して、ＰＢモードでは、直流電源Ｂ１，Ｂ２間の電力配分を制御することができるので、出力制御部３１０によって制御される直流電源Ｂ２については、電力指令値Ｐ２＊を設定することができる。これにより、電力変換器５０から負荷３０へ入出力される必要電力Ｐｒに対する、直流電源Ｂ１，Ｂ２間の配分を制御することが可能となる。このとき、図９の構成例では、電流指令値Ｉｏ＊＝Ｐ２＊／Ｖ２により設定することができる。

あるいは、図９のアレンジとして説明したように、電力変換器５０からの必要電力Ｐｒを直流電源Ｂ１，Ｂ２の間で配分して電力指令値Ｐ１＊，Ｐ２＊を設定することも可能である。ＰＢモードでは、全電圧シリーズモードとは異なり、電力指令値Ｐ１＊，Ｐ２＊間の配分を自由にすることができる。

このように、本実施の形態１に従う電源システムでは、効率に優れるＳＲモード（シリーズモード）と、直流電源Ｂ１，Ｂ２間の電力配分を直接制御可能なＰＢモードとを、全電圧範囲において自由に選択することができるので、直流電源Ｂ１およびＢ２の利用効率を高めることができる。

ａＢモードでは、電力変換器５０において、スイッチング素子Ｓ３およびＳ４を下アーム素子として共通にオンオフ制御する。さらに、スイッチング素子Ｓ１およびＳ２についても、上アーム素子として共通にオンオフ制御することができる。

したがって、ａＢモードでは、図９の構成において、出力制御部３１０の動作をオフして、出力制御部３００によって、ＶＨ制御のためのデューティ比ＤＴ１が算出される。さらに、デューティ比ＤＴ１を用いたＰＷＭ制御による制御パルス信号ＳＤ１に従って、下アーム素子（スイッチング素子Ｓ３，Ｓ４）のオン期間およびオフ期間（スイッチング素子Ｓ１，Ｓ２のオン期間）を、繰り返し設けることによって、出力電圧ＶＨを電圧指令値ＶＨ＊に従って制御することができる。

ｂＢモードにおいても同様に、図９の構成において、出力制御部３１０によって算出されたデューティ比を、直流電源Ｂ２の出力を制御するためのデューティ比ＤＴ２として用いることで、出力電圧ＶＨを電圧指令値ＶＨ＊に従って制御することができる。さらに、電力変換器５０において、スイッチング素子Ｓ２およびＳ３を下アーム素子として共通にオンオフ制御するとともに、スイッチング素子Ｓ１およびＳ４について、上アーム素子として共通にオンオフ制御することができる。したがって、デューティ比ＤＴ２を用いたＰＷＭ制御による制御パルス信号ＳＤ２に従って、下アーム素子（スイッチング素子Ｓ２，Ｓ３）のオン期間およびオフ期間（スイッチング素子Ｓ１，Ｓ４のオン期間）を、繰り返し設けることによって、出力電圧ＶＨを電圧指令値ＶＨ＊に従って制御することができる。

再び、図１９を参照して、複数の動作モードは、スイッチング素子Ｓ１〜Ｓ４のオンオフを固定する「直結モード」をさらに含む。直結モードには、「並列直結モード（以下、ＰＤモード）」と、「シリーズ直結モード（以下、ＳＤモード）」と、「直流電源Ｂ１の直結モード（以下、ａＤモード）」と、「直流電源Ｂ２の直結モード（以下、ｂＤモード）」とが含まれる。

ＰＤモードでは、スイッチング素子Ｓ１，Ｓ２，Ｓ４をオンに固定する一方で、スイッチング素子Ｓ３がオフに固定される。これにより、直流電源Ｂ１およびＢ２を負荷３０（電力線ＰＬ，ＧＬ間）に並列に接続した状態が維持される。この結果、出力電圧ＶＨは、直流電源Ｂ１，Ｂ２の出力電圧Ｖ１，Ｖ２（厳密にはＶ１，Ｖ２のうちの高い方の電圧）と同等となる。Ｖ１，Ｖ２間の電圧差は直流電源Ｂ１，Ｂ２に短絡電流を生じさせるので、当該電圧差が小さいときに限定して、ＰＤモードを適用することができる。

ＳＤモードでは、スイッチング素子Ｓ２，Ｓ４がオフに固定される一方で、スイッチング素子Ｓ１，Ｓ３がオンに固定される。これにより、直流電源Ｂ１およびＢ２を負荷３０（電力線ＰＬ，ＧＬ間）に直列に接続した状態が維持される。この結果、出力電圧ＶＨは、直流電源Ｂ１，Ｂ２の出力電圧Ｖ１，Ｖ２の和と同等となる（ＶＨ＝Ｖ１＋Ｖ２）。

ａＤモードでは、スイッチング素子Ｓ１，Ｓ２がオンに固定される一方で、スイッチング素子Ｓ３，Ｓ４がオフに固定される。これにより、直流電源Ｂ２は電力線ＰＬから切り離された状態となり、出力電圧ＶＨは、直流電源Ｂ１の電圧Ｖ１と同等となる（ＶＨ＝Ｖ１）。ａＤモードでは、直流電源Ｂ２は、電力線ＰＬと電気的に切り離された状態を維持されて不使用とされる。なお、Ｖ２＞Ｖ１の状態でａＤモードを適用すると、スイッチング素子Ｓ２を介して直流電源Ｂ１からＢ２に短絡電流が生じる。このため、ａＤモードの適用には、Ｖ１＞Ｖ２が必要条件となる。

同様に、ｂＤモードでは、スイッチング素子Ｓ１，Ｓ４がオンに固定される一方で、スイッチング素子Ｓ２，Ｓ３がオフに固定される。これにより、直流電源Ｂ１は電力線ＰＬから切り離された状態となり、出力電圧ＶＨは、直流電源Ｂ２の電圧Ｖ２と同等となる（ＶＨ＝Ｖ２）。ｂＤモードでは、直流電源Ｂ１は、電力線ＰＬと電気的に切り離された状態を維持されて不使用とされる。なお、Ｖ１＞Ｖ２の状態でｂＤモードを適用すると、ダイオードＤ２を介して直流電源Ｂ１からＢ２に短絡電流が生じる。このため、ｂＤモードの適用には、Ｖ２＞Ｖ１が必要条件となる。

直結モードに含まれる、ＰＤモード、ＳＤモード、ａＤモードおよびｂＤモードの各々では、出力電圧ＶＨは、直流電源Ｂ１，Ｂ２の電圧Ｖ１，Ｖ２に依存して決まるため、直接制御することができなくなる。このため、直結モードに含まれる各モードでは、出力電圧ＶＨが負荷３０の動作に適した電圧に設定できなくなることにより、負荷３０での電力損失が増加する虞がある。

一方で、直結モードでは、スイッチング素子Ｓ１〜Ｓ４がオンオフされないため、電力変換器５０の電力損失が大幅に抑制される。したがって、負荷３０の動作状態によっては、直結モードの適用によって、負荷３０の電力損失増加量よりも電力変換器５０での電力損失減少量が多くなることにより、電源システム５全体での電力損失が抑制できる可能性がある。

この結果、本実施の形態１に従う電源システム５では、全電圧シリーズ（ＳＲ）モードを含む、図１９に示された複数の動作モードを、負荷３０および／または電力変換器５０の動作状態に応じて適切に切換えることによって、ＤＣ／ＤＣ変換を実行できる。この結果、電力損失の小さい全電圧シリーズ（ＳＲ）モードの他、他の動作モードを適切に選択することによって、電源システム５全体での高効率化を図ることができる。

（電力変換器の回路構成アレンジ）
図２０は、実施の形態１に従う電力変換器の回路構成の変形例を示す回路図である。

図２０を参照して、電力変換器５０♯は、図１に示された電力変換器５０と比較して、直流電源Ｂ１およびリアクトルＬ１が、ノードＮ２および電力線ＧＬの間ではなく、電力線ＰＬおよびノードＮ２の間に直列に接続される点で異なる。電力変換器５０♯のその他の構成は、電力変換器５０と同様であるのでその説明は繰返さない。

電力変換器５０♯においては、電力変換器５０と比較した回路の対称性から、直流電源Ｂ１に対する上アーム素子と下アーム素子とを入れ替えても、電力変換器５０と同様のＤＣ／ＤＣ変換を実行できることが理解される。

具体的には、電力変換器５０♯では、スイッチング素子Ｓ１，Ｓ２を直流電源Ｂ１の下アーム素子とし、スイッチング素子Ｓ３，Ｓ４を直流電源Ｂ１の上アーム素子とするように制御することが必要である。この結果、電力変換器５０♯の各動作モードにおいて、スイッチング素子Ｓ１は、電力変換器５０のスイッチング素子Ｓ４と同等のパターンでオンオフ制御され、スイッチング素子Ｓ２は、電力変換器５０のスイッチング素子Ｓ３と同等のパターンでオンオフ制御される。同様に、電力変換器５０♯のスイッチング素子Ｓ３は、電力変換器５０のスイッチング素子Ｓ２と同等のパターンでオンオフ制御され、スイッチング素子Ｓ４は、電力変換器５０のスイッチング素子Ｓ１と同等のパターンでオンオフ制御される。

このようにすると、電力変換器５０♯についても、電力変換器５０と同様に、全電圧シリーズ（ＳＲ）モードを含む図１９に示された複数の動作モードを選択的に適用して、電力変換器５０と同等のＤＣ／ＤＣ変換を実行することができる。

たとえば、電力変換器５０♯の全電圧シリーズモードでは、スイッチング素子Ｓ１〜Ｓ４は下記のように制御される。図１１および図２０を参照して、電力変換器５０においてスイッチング素子Ｓ１，Ｓ３がオンされるシリーズ上アームオン期間において、電力変換器５０♯ではスイッチング素子Ｓ２，Ｓ４がオンされる。同様に、電力変換器５０においてスイッチング素子Ｓ１，Ｓ２，Ｓ４がオンされるパラレル上アームオン期間において、電力変換器５０♯ではスイッチング素子Ｓ１，Ｓ３，Ｓ４がオンされる。また、電力変換器５０においてスイッチング素子Ｓ２，Ｓ３，Ｓ４がオンされるパラレル下アームオン期間において、電力変換器５０♯ではスイッチング素子Ｓ１，Ｓ２，Ｓ３がオンされる。

以上説明したように、実施の形態１に従う電源システムでは、電力変換器５０，５０♯を包括すると、スイッチング素子Ｓ１〜Ｓ４に対して、直流電源Ｂ１およびリアクトルＬ１は、電力線ＰＬまたはＧＬと、ノードＮ２との間に直列に電気的に接続される。一方で、直流電源Ｂ２およびリアクトルＬ２は、ノードＮ１とＮ３との間に直列に電気的に接続される。

また、電力変換器５０，５０♯の各々において、リアクトルＬ１および直流電源Ｂ１の接続順序を入れ換えても、電気的には等価な回路構成が維持される。同様に、リアクトルＬ２および直流電源Ｂ２の接続順序を入れ換えても、電気的には等価な回路構成が維持される。

［実施の形態２］
実施の形態２では、電力変換器５０，５０♯とは異なる構成を有する電力変換器に対して、実施の形態１で説明した全電圧シリーズモードを適用する技術について説明する。

（電力変換器の回路構成）
図２１は本発明の実施の形態に従う電源システム５♯の構成を説明する回路図である。

図２１を図１と比較して、実施の形態２に従う電源システム５♯は、図１に示された電源システム５と比較して、電力変換器５０に代えて電力変換器１０を備える点で異なる。電源システム５♯の、その他の部分の構成は、電源システム５と同様である。

すなわち、電源システム５♯についても、負荷３０と接続された電力線ＰＬおよびＧＬと、直流電源Ｂ１およびＢ２との間で、ＤＣ／ＤＣ変換を実行するように構成される。

電力変換器１０についても電力変換器５０と同様に、負荷３０への出力電圧ＶＨを、電圧指令値ＶＨ＊に従って制御する。

図２１を参照して、電力変換器１０は、高電圧側の電力線ＰＬおよび低電圧側の電力線ＧＬの間の直流電圧（出力電圧）ＶＨを制御するように構成される。電力線ＧＬは、代表的には、接地配線で構成される。

電力変換器１０は、スイッチング素子Ｑ１〜Ｑ５と、リアクトルＬ１，Ｌ２とを含む。スイッチング素子Ｑ１〜Ｑ５は、制御装置４０からの制御信号ＳＱ１〜ＳＱ５にそれぞれ応答して、オンオフを制御することが可能である。具体的には、スイッチング素子Ｑ１〜Ｑ５は、制御信号ＳＱ１〜ＳＱ５がＨレベルのときにオン状態となって、電流経路を形成可能な状態となる。一方で、スイッチング素子Ｑ１〜Ｑ５は、制御信号ＳＱ１〜ＳＱ５がＬレベルのときにオフ状態となって、当該電流経路を遮断する状態となる。

スイッチング素子Ｑ１〜Ｑ４に対しては、逆並列ダイオードＤ１１〜Ｄ１４がそれぞれ配置されている。ダイオードＤ１１〜Ｄ１４は、順バイアス時に、電力線ＧＬから電力線ＰＬへ向かう方向（図中、下から上へ向かう方向）の電流経路を形成するように配置される。一方で、ダイオードＤ１１〜Ｄ１４は、逆バイアス時には、当該電流経路を非形成とする。具体的には、ダイオードＤ１１は、ノードＮ１から電力線ＰＬへ向かう方向を順方向とするように接続され、ダイオードＤ１２は、電力線ＧＬからノードＮ１１へ向かう方向を順方向とするように接続される。同様に、ダイオードＤ１３は、電力線ＧＬからノードＮ１２へ向かう方向を順方向とするように接続され、ダイオードＤ１４は、ノードＮ１２から電力線ＰＬへ向かう方向を順方向とするように接続される。

スイッチング素子Ｑ１は、電力線ＰＬおよびノードＮ１１の間に電気的に接続される。リアクトルＬ１および直流電源Ｂ１は、ノードＮ１１および電力線ＧＬの間に直列に、電気的に接続される。たとえば、リアクトルＬ１は、直流電源Ｂ１の正極端子およびノードＮ１１の間に電気的に接続されるとともに、直流電源Ｂ１の負極端子は、電力線ＧＬと電気的に接続される。スイッチング素子Ｑ２は、ノードＮ１１および電力線ＧＬの間に電気的に接続される。なお、リアクトルＬ１および直流電源Ｂ１の接続順序を入れ換えても、電気的には等価な回路構成が維持される。

スイッチング素子Ｑ３は、ノードＮ１２および電力線ＧＬの間に電気的に接続される。スイッチング素子Ｑ４は、電力線ＰＬおよびノードＮ１２の間に電気的に接続される。スイッチング素子Ｑ５は、ノードＮ１１およびＮ１２の間に電気的に接続される。リアクトルＬ２および直流電源Ｂ２は、電力線ＰＬおよびノードＮ１２の間に直列に、電気的に接続される。たとえば、リアクトルＬ２は、直流電源Ｂ２の正極端子および電力線ＰＬの間に電気的に接続されるとともに、直流電源Ｂ２の負極端子は、ノードＮ１２と電気的に接続される。なお、リアクトルＬ２および直流電源Ｂ２の接続順序を入れ換えても、電気的には等価な回路構成が維持される。

図２１の構成例では、ノードＮ１１は「第１のノード」に対応し、ノードＮ１２は「第２のノード」に対応する。さらに、スイッチング素子Ｑ１およびダイオードＤ１は「第１の半導体素子」に対応し、スイッチング素子Ｑ２およびダイオードＤ２は「第２の半導体素子」に対応し、スイッチング素子Ｑ３およびダイオードＤ３は「第３の半導体素子」に対応する。さらに、スイッチング素子Ｑ４およびダイオードＤ４は「第４の半導体素子」に対応し、スイッチング素子Ｑ５は、「第５の半導体素子」に対応する。また、リアクトルＬ１およびＬ２は、「第１のリアクトル」および「第２のリアクトル」にそれぞれ対応する。図１の例では、スイッチング素子Ｑ１〜Ｑ５のオンオフ制御により、第１〜第５の半導体素子の各々において、電流経路の形成および遮断を制御することができる。

（全電圧シリーズモード）
次に、実施の形態２に従う電力変換器１０に対する、実施の形態１と同様の全電圧シリーズモードの適用について説明する。

図２２〜図２４は、図２１に示された電力変換器１０の全電圧シリーズモードにおける回路動作を説明するための回路図である。

以下の説明で明らかになるように、電力変換器１０の全電圧シリーズモードにおいても、実施の形態１と同様に、低電圧範囲（ＶＨ＜（Ｖ１＋Ｖ２））と、高電圧範囲（ＶＨ≧（Ｖ１＋Ｖ２））とのそれぞれにおいて、実施の形態１と同様に、パラレル下アームオン状態、シリーズ上アームオン状態およびパラレル上アームオン状態が適宜切換えて実行される。

図２２、図２３および図２４には、電力変換器１０でのパラレル下アームオン状態、シリーズ上アームオン状態、および、パラレル上アームオン状態の回路動作がそれぞれ示される。

図２２を参照して、パラレル下アームオン状態では、スイッチング素子Ｑ２およびＱ４がオンされる。スイッチング素子Ｑ２のオンにより、直流電源Ｂ１からの電流によってリアクトルＬ１にエネルギを蓄えるための電流経路１８０が形成される。同様に、スイッチング素子Ｑ４のオンにより、直流電源Ｂ２からの電流によってリアクトルＬ２にエネルギを蓄えるための電流経路１８１が形成される。

すなわち、直流電源Ｂ１は、電力線ＰＬおよびＧＬからは切り離された状態で、リアクトルＬ１との間でループ状の電流経路１８０を形成する。同様に、直流電源Ｂ２は、電力線ＰＬおよびＧＬからは切り離された状態で、リアクトルＬ２との間でループ状の電流経路１８１を形成する。これにより、電力変換器１０においても、図５（ａ）に示された、パラレル下アームオン状態が形成される。

図２３を参照して、シリーズ上アームオン状態では、スイッチング素子Ｑ２，Ｑ４をオフするとともに、スイッチング素子Ｑ５がオンされる。これにより、電力線ＰＬおよびＧＬの間に、直流電源Ｂ１およびＢ２、ならびに、リアクトルＬ１およびＬ２を直列に接続する電流経路１８２が形成される。

したがって、電力変換器１０においても、図５（ｂ）に示された、シリーズ上アームオン状態が形成される。

図２４を参照して、パラレル上アーム状態では、スイッチング素子Ｑ２，Ｑ４，Ｑ５がオフされるとともに、スイッチング素子Ｑ１，Ｑ３がオンされる。スイッチング素子Ｑ２およびＱ５をオフすることにより、直流電源Ｂ１に対しては、上アーム素子のオン時に相当する電流経路１８３が形成される。電流経路１８３によって、ダイオードＤ１１（または、スイッチング素子Ｑ１）を経由して、リアクトルＬ１に蓄積されたエネルギおよび直流電源Ｂ１からのエネルギを、電力変換器５０から負荷３０へ供給することができる。

同様に、スイッチング素子Ｑ４，Ｑ５をオフすることにより、直流電源Ｂ２に対しては、上アーム素子のオン時に相当する電流経路１８４が形成される。電流経路１８４によって、ダイオードＤ１３（または、スイッチング素子Ｑ３）を経由して、リアクトルＬ２に蓄積されたエネルギおよび直流電源Ｂ２からのエネルギを、電力変換器５０から負荷３０へ供給することができる。

電流経路１８３，１８４により、直流電源Ｂ１およびＢ２は、リアクトルＬ１およびＬ２をそれぞれ経由して、電力線ＰＬおよびＧＬの間に並列に接続される。これにより、電力変換器１０においても、図５（ｃ）に示された、パラレル上アームオン状態が形成される。

図２２〜図２４から理解されるように、電力変換器１０においても、実施の形態１で説明した電力変換器５０と同様に、図５（ａ）〜（ｃ）に示された、パラレル下アーム状態、シリーズ上アームオン状態、および、パラレル上アームオン状態のそれぞれの動作期間を、スイッチング素子Ｑ１〜Ｑ５のオンオフ制御によって、選択的に設けることができる。また、電力変換器１０についても、スイッチング素子Ｑ１〜Ｑ５のオンオフ制御によって、リアクトルＬ１，Ｌ２を経由する電流（リアクトル電流）の経路を切換えるように構成されていることが理解される。

図２５は、電力変換器１０の全電圧シリーズモードの高電圧範囲における回路状態の制御を説明するための波形図である。

図２５を参照して、電力変換器１０においても、全電圧シリーズモードの高電圧範囲におけるシリーズ昇圧動作では、電力変換器５０のシリーズ昇圧動作（図１１）と同様に、スイッチング素子Ｑ２，Ｑ４がオンされるパラレル下アームオン期間（図２２）と、スイッチング素子Ｑ５がオンされるシリーズ上アームオン期間（図２３）とが繰り返される。

電力変換器１０においても、シリーズ昇圧動作では、シリーズ上アームオン期間のデューティ比ＤＴが、直流電源Ｂ１，Ｂ２の上アームオン期間のデューティ比の和に従って設定される。一方で、シリーズ上アームオン期間以外は、パラレル下アームオン期間とされる。すなわち、図１１で説明したのと同様に、直流電源Ｂ１の出力制御のための制御パルス信号ＳＤ１と、直流電源Ｂ２の出力制御のための制御パルス信号ＳＤ２とに従って、パラレル下アームオン期間およびシリーズ上アームオン期間の一方を選択的に設けることができる。

図２６は、電力変換器１０の全電圧シリーズモードの低電圧範囲における回路状態の制御を説明するための波形図である。

図２６を参照して、電力変換器１０においても、全電圧シリーズモードの低電圧範囲におけるシリーズ降圧動作では、電力変換器５０のシリーズ降圧動作（図１５）と同様に、スイッチング素子Ｑ５がオンされるシリーズ上アームオン期間（図２３）と、スイッチング素子Ｑ１，Ｑ３がオンされるパラレル上アームオン期間（図２４）とが繰り返される。

電力変換器１０においても、シリーズ降圧動作では、シリーズ上アームオン期間のデューティ比ＤＴが、直流電源Ｂ１，Ｂ２の下アームオン期間のデューティ比の和に従って設定される。一方で、シリーズ上アーム期間以外は、パラレル上アームオン期間とされる。すなわち、図１５で説明したのと同様に、直流電源Ｂ１の出力制御のための制御パルス信号ＳＤ１と、直流電源Ｂ２の出力制御のための制御パルス信号ＳＤ２とに従って、シリーズ上アームオン期間およびパラレル上アームオン期間の一方を選択的に設けることができる。

なお、電力変換器５０の全電圧シリーズモードにおいても、低電圧範囲および高電圧範囲を通じて、制御パルス信号ＳＤ１およびＳＤ２は、たとえば、図１４に示したキャリア位相制御（φ＝φ＊）を適用した上で、図９の制御構成によって得ることができる。

このように、電力変換器１０においても、図１７に示した図表に従って回路状態を制御することによって、電力変換器１０と同様の全電圧シリーズモードによって、出力電圧ＶＨを制御することができる。すなわち、図１７の図表は、電力変換器１０のシリーズモードにおいても、高電圧範囲および低電圧範囲に共通に、すなわち、全電圧範囲に適用することができる。

図２７は、図１７に従った回路状態の制御を電力変換器１０で実現するためのスイッチング素子Ｑ１〜Ｑ５のオンオフ制御のためのゲート論理式を示す図表である。すなわち、図２７は、電力変換器１０の全電圧シリーズモードにおけるスイッチング素子のオンオフ制御のためのゲート論理式を示す図表である。すなわち、図９のＰＷＭ制御部４００は、シリーズモードにおいて、図２７に示されるゲート論理式に従って、制御信号ＳＱ１〜ＳＱ４を生成する。

図２７を参照して、電力変換器１０の全電圧シリーズモードにおいて、スイッチング素子Ｑ１，Ｑ３を制御する制御信号ＳＱ１，ＳＱ３は、制御パルス信号／ＳＤ１および／ＳＤ２の論理積（ＡＮＤ）によって求められる。

また、スイッチング素子Ｑ２，Ｑ４の制御信号ＳＱ２，ＳＱ４は、制御パルス信号ＳＤ１およびＳＤ２の論理積（ＡＮＤ）によって求めることができる。さらに、スイッチング素子Ｑ５の制御信号ＳＱ５は、制御パルス信号ＳＤ１およびＳＤ２の排他的論理和（ＸＯＲ）で示される。すなわち、制御信号ＳＱ５は、制御パルス信号ＳＤ１およびＳＤ２の論理レベルが異なるときにはＨレベルに設定される。ＳＤ１およびＳＤ２の論理レベルが同一であるときには、制御信号ＳＱ５は、Ｌレベルに設定される。

ここで、図１７および図２７を参照して、制御パルス信号ＳＤ１，ＳＤ２のレベルの組み合わせに対する、スイッチング素子Ｑ１〜Ｑ５のオンオフ制御を確認する。

制御パルス信号ＳＤ１およびＳＤ２がともにＨレベルであるときには、図２７に示した論理演算式より、制御信号ＳＱ２＝ＳＱ４＝Ｈレベルとなる一方で、／ＳＤ１＝／ＳＤ２＝Ｌレベルのため、制御信号ＳＱ１＝ＳＱ３＝Ｌレベルとなる。また、ＳＤ１およびＳＤ２のレベルが一致しているので、制御信号ＳＱ５＝Ｌレベルとなる。

この結果、スイッチング素子Ｑ２，Ｑ４がオンされる一方で、スイッチング素子Ｑ１，Ｑ３，Ｑ５がオフされる。これにより、図２２に示されたパラレル下アームオン状態が適用される。すなわち、図１７に従って、ＳＤ１＝ＳＤ２＝Ｈレベルのときには、パラレル下アームオン状態が選択される。

反対に、制御パルス信号ＳＤ１およびＳＤ２がともにＬレベルであるときには、図１８に示した論理演算式より、制御信号ＳＱ２＝ＳＱ４＝Ｌレベルとなる一方で、／ＳＤ１＝／ＳＤ２＝Ｈレベルのため制御信号ＳＱ１＝ＳＱ３＝Ｈレベルとなる。一方で、ＳＤ１およびＳＤ２のレベルが一致しているので、制御信号ＳＱ５＝Ｌレベルとなる。

この結果、スイッチング素子Ｑ１，Ｑ３がオンされる一方で、スイッチング素子Ｑ２，Ｑ４，Ｑ５がオフされる。これにより、図２４に示されたパラレル上アームオン状態が適用される。すなわち、図１７に従って、ＳＤ１＝ＳＤ２＝Ｌレベルのときには、パラレル上アームオン状態が選択される。

また、制御パルス信号ＳＤ１およびＳＤ２がそれぞれＨレベルおよびＬレベルのときには、ＳＤ１およびＳＤ２の一方、ならびに、／ＳＤ１および／ＳＤ２の一方がＬレベルであるので、制御信号ＳＱ１＝ＳＱ２＝ＳＱ３＝ＳＱ４＝Ｌレベルとなる。さらに、ＳＤ１およびＳＤ２のレベルが異なるので、制御信号ＳＱ５＝Ｈレベルとなる。

制御パルス信号ＳＤ１およびＳＤ２がそれぞれＬレベルおよびＨレベルのときにも、同様に、制御信号ＳＱ１＝ＳＱ２＝ＳＱ３＝ＳＱ４＝Ｈレベルとなり、制御信号ＳＱ５＝Ｌレベルとなる。

この結果、スイッチング素子Ｑ１〜Ｑ４がオフされる一方で、スイッチング素子Ｑ５がオンされるので、図２３に示されたシリーズ上アームオン状態が適用される。すなわち、図１７に従って、ＳＤ１＝Ｈレベル，ＳＤ２＝Ｌレベルのとき、および、ＳＤ１＝Ｌレベル，ＳＤ２＝Ｈレベルのときには、シリーズ上アームオン状態が選択される。

このように、本実施の形態２に従う電源システムにおいても、電力変換器１０において、低電圧範囲（ＶＨ＜（Ｖ１＋Ｖ２））においてもシリーズモードを適用することが可能となる。これにより、ＶＨ＞Ｖ１およびＶＨ＞Ｖ２の全電圧範囲において、直流電源Ｂ１，Ｂ２が負荷３０（電力線ＰＬ，ＧＬ間）に直列接続される動作期間（シリーズ上アームオン）期間を含むシリーズモードを、出力電圧ＶＨを電圧指令値ＶＨ＊に制御するためのＤＣ／ＤＣ変換を実行することができる。

これにより、電力変換器５０においても、特許文献１，２のシリーズ接続モードとは異なり、低電圧範囲においてもシリーズモードを適用することによって、電源システム５の効率化が期待される。また、電力変換器５０のシリーズモードにおいても、図２７に示したゲート論理式によって、ＰＷＭ制御部４００（図９）によるスイッチング素子Ｑ１〜Ｑ５のオンオフ制御ロジックを全電圧範囲で共通化することができる。すなわち、出力電圧ＶＨの高電圧範囲および低電圧範囲の両方に対して、共通のゲート論理式（図２７）を用いて、シリーズ降圧動作およびシリーズ昇圧動作を自動的に切換えた全電圧シリーズモードを実現することが可能となる。

［実施の形態２の変形例１］
実施の形態に従う電力変換器１０についても、実施の形態２で説明した全電圧シリーズモードとはＤＣ／ＤＣ変換の態様が異なる他の動作モードを、スイッチング素子Ｑ１〜Ｑ５のオフ制御によって選択的に適用することができる。実施の形態２の変形例１では、その他の動作モードについて説明する。

図２８には、電力変換器１０が有する複数の動作モードの一覧が示される。
図２８を参照して、電力変換器１０の動作モードは、実施の形態２で説明した全電圧シリーズ（ＳＲ）モードに加えて、パラレル昇圧（ＰＢ）モードと、「直流電源Ｂ１による単独昇圧モード（ａＢモード）」と、「直流電源Ｂ２による単独昇圧モード（ｂＢモード）」とをさらに含む。

さらに、電力変換器１０の動作モードは、スイッチング素子Ｑ１〜Ｑ５のオンオフを固定する「直結モード」をさらに含む。直結モードには、「並列直結モード（ＰＤモード）」と、「シリーズ直結モード（ＳＤモード）」と、「直流電源Ｂ１の直結モード（ａＤモード）」と、「直流電源Ｂ２の直結モード（ｂＤモード）」とが含まれる。

（パラレル昇圧モードの回路動作）
上記の動作モードのうち、まず、ＰＢモードの回路動作および制御について詳細に説明する。以下の説明で明らかになるように、電力変換器１０は、パラレル昇圧モードにおけるスイッチング素子での損失が電力変換器５０よりも小さいという特徴を有する。

電力変換器１０は、パラレル昇圧モードにおいては、直流電源Ｂ１およびＢ２の各々に対して２つの昇圧チョッパを並列に動作させる態様により動作する。すなわち、電力変換器１０は、特許文献１，２でのパラレル接続モードと同様に、直流電源Ｂ１およびＢ２と電力線ＰＬ，ＧＬ（負荷３０）との間で並列なＤＣ／ＤＣ変換を行なうことにより、電圧指令値ＶＨ＊に従って出力電圧ＶＨを制御する。

再び図２１を参照して、電力変換器１０においては、スイッチング素子Ｑ５をオンした場合と、オフした場合との間で、直流電源Ｂ１およびＢ２に対して形成される昇圧チョッパが異なることが特徴である。

電力変換器１０において、スイッチング素子Ｑ５のオフ時には、ノードＮ１１およびＮ１２が電気的に切り離される。このときの電力変換器１０の等価回路が図２９に示される。

図２９を参照して、スイッチング素子Ｑ５のオフ時には、直流電源Ｂ１に対して、スイッチング素子Ｑ２およびダイオードＤ１２を下アーム素子とし、スイッチング素子Ｑ１およびダイオードＤ１１を上アーム素子とする昇圧チョッパが形成される。同様に、直流電源Ｂ２に対して、スイッチング素子Ｑ４およびダイオードＤ１４を下アーム素子とし、スイッチング素子Ｑ３およびダイオードＤ１３を上アーム素子とする昇圧チョッパが形成される。

図３０には、図２９に示した等価回路図において、直流電源Ｂ１，Ｂ２の下アームオン時における電流経路が示される。

図３０を参照して、スイッチング素子Ｑ２をオンすることにより、直流電源Ｂ１の出力によりリアクトルＬ１にエネルギを蓄積するための電流経路１９１が形成される。同様に、スイッチング素子Ｑ４をオンすることにより、直流電源Ｂ２の出力によりリアクトルＬ２にエネルギを蓄積するための電流経路１９２が形成される。

図３１には、図３０に示した等価回路図において、直流電源Ｂ１，Ｂ２の上アームオン時における電流経路が示される。

図３１を参照して、スイッチング素子Ｑ２をオフすることにより、スイッチング素子Ｑ１またはダイオードＤ１１を経由して、リアクトルＬ１の蓄積エネルギを直流電源Ｂ１からのエネルギとともに電力線ＰＬへ出力するための電流経路１９３が形成される。ここで、スイッチング素子Ｑ１およびＱ２を相補的にオンオフすることにより、スイッチング素子Ｑ２のオフ期間にスイッチング素子Ｑ１がオンされる。スイッチング素子Ｑ１は、直流電源Ｂ１に対応して形成される昇圧チョッパの上アームに相当する。

同様に、スイッチング素子Ｑ４をオフすることにより、スイッチング素子Ｑ３またはダイオードＤ１３を経由して、リアクトルＬ２の蓄積エネルギを直流電源Ｂ２からのエネルギとともに電力線ＰＬへ出力するための電流経路１９４が形成される。スイッチング素子Ｑ３およびＱ４を相補的にオンオフすることにより、スイッチング素子Ｑ４のオフ期間にスイッチング素子Ｑ３がオンする。スイッチング素子Ｑ３は、直流電源Ｂ２に対応して形成される昇圧チョッパの上アームに相当する。

図３０および図３１から理解されるように、電流経路１９１および１９３を交互に形成することによって、直流電源Ｂ１および電力線ＰＬ，ＧＬの間のＤＣ／ＤＣ変換が実行される。同様に、電流経路１９２および１９４を交互に形成することによって、直流電源Ｂ２および電力線ＰＬ，ＧＬの間のＤＣ／ＤＣ変換が実行される。

以下では、直流電源Ｂ１に対応して形成される昇圧チョッパの上アームを「Ｂ１Ｕアーム」とも称し、下アームを「Ｂ１Ｌアーム」と称する。同様に、直流電源Ｂ２に対応して形成される昇圧チョッパの上アームを「Ｂ２Ｕアーム」とも称し、下アームを「Ｂ２Ｌアーム」とも称する。

なお、図３０から理解されるように、Ｂ１ＬアームおよびＢ２Ｌアームの形成時には、ノードＮ１２からＮ１１へ向かう電流経路が形成されると、電力線ＰＬから電力線ＧＬへの短絡経路が形成されてしまうため、当該電流経路を遮断する必要がある。同様に、図３１から理解されるように、Ｂ１ＵアームおよびＢ２Ｕアームの形成時には、ノードＮ１１からＮ１２へ向かう電流経路が形成されると、電力線ＰＬから電力線ＧＬへの短絡経路が形成されてしまうため、当該電流経路を遮断する必要がある。したがって、Ｂ１ＬアームおよびＢ２Ｌアームの形成時、および、Ｂ１ＵアームおよびＢ２Ｕアームの形成時の各々では、スイッチング素子Ｑ５をオフすることによって、上記短絡経路の形成を回避することができる。

一方で、電力変換器１０では、スイッチング素子Ｑ５のオン時には、ノードＮ１１およびＮ１２が電気的に接続される。このときの電力変換器１０の等価回路が図３２に示される。

図３２を参照して、直流電源Ｂ１に関して、スイッチング素子Ｑ５によってノードＮ１２がノードＮ１１と電気的に接続されるので、ノードＮ１２および電力線ＧＬの間に接続されたスイッチング素子Ｑ３を、直流電源Ｂ１の下アーム（Ｂ１Ｌアーム）として昇圧チョッパを形成することができる。同様に、ノードＮ１２および電力線ＰＬの間に電気的に接続されたスイッチング素子Ｑ４を直流電源Ｂ１の上アーム（Ｂ１Ｕアーム）として、昇圧チョッパを形成することができる。

また、直流電源Ｂ２に対しては、ノードＮ１１および電力線ＰＬの間に接続されたスイッチング素子Ｑ１を下アーム（Ｂ２Ｌアーム）とし、スイッチング素子Ｑ２を上アーム（Ｂ２Ｕアーム）とした昇圧チョッパを形成することができる。

図３３には、図３２に示した等価回路図において、直流電源Ｂ１，Ｂ２の下アームオン時における電流経路が示される。

図３３（ａ）を参照して、スイッチング素子Ｑ３，Ｑ５をオンすることにより、直流電源Ｂ１の出力によりリアクトルＬ１にエネルギを蓄積するための電流経路１９５が形成される。一方で、図３３（ｂ）に示されるように、スイッチング素子Ｑ１，Ｑ５をオンすることにより、直流電源Ｂ２の出力によりリアクトルＬ２にエネルギを蓄積するための電流経路１９６が形成される。

図３４には、図３２に示した等価回路図において、直流電源Ｂ１，Ｂ２の上アームオン時における電流経路が示される。

図３４（ａ）を参照して、直流電源Ｂ１に関して、スイッチング素子Ｑ５がオンされた状態でスイッチング素子Ｑ３をオフすることにより、スイッチング素子Ｑ４またはダイオードＤ１４を経由してリアクトルＬ１の蓄積エネルギを直流電源Ｂ１からのエネルギとともに電力線ＰＬへ出力するための電流経路１９７が形成される。上述のように、スイッチング素子Ｑ３およびＱ４は相補的にオンオフされるので、スイッチング素子Ｑ３によってＢ１Ｌアームを形成するとともに、スイッチング素子Ｑ４によってＢ１Ｕアームを形成することができる。

図３４（ｂ）を参照して、直流電源Ｂ２に関しては、スイッチング素子Ｑ５がオンされた状態でスイッチング素子Ｑ１をオフすることにより、スイッチング素子Ｑ２またはダイオードＤ１２を経由してリアクトルＬ２の蓄積エネルギを直流電源Ｂ２からのエネルギとともに電力線ＰＬへ出力するための電流経路１９８が形成される。上述のように、スイッチング素子Ｑ１およびＱ２は相補的にオンオフされるので、スイッチング素子Ｑ１によってＢ２Ｌアームを形成するとともに、スイッチング素子Ｑ２によってＢ２Ｕアームを形成することができる。

図３５には、スイッチング素子Ｑ５のオフ時およびオン時にそれぞれ形成される昇圧チョッパの各アームとスイッチング素子のオンオフとの対応関係が示される。

図３５を参照して、スイッチング素子Ｑ５のオフ時（図２９〜図３１）に形成される昇圧チョッパにおける各アームを「第１アーム」と称し、スイッチング素子Ｑ５のオン時（図３２〜図３４）に形成される昇圧チョッパの各アームを「第２アーム」と称することとする。

スイッチング素子Ｑ５のオフ時、すなわち第１アームの形成時には、直流電源Ｂ１に対して、上述のように、スイッチング素子Ｑ２のオンによってＢ１Ｌアームがオンされる一方で、スイッチング素子Ｑ１のオン（スイッチング素子Ｑ２のオフ）によってＢ１Ｕアームがオンされる。また、直流電源Ｂ２に対しては、スイッチング素子Ｑ４のオンによってＢ２Ｌアームがオンされる一方で、スイッチング素子Ｑ３のオン（スイッチング素子Ｑ４のオフ）によってＢ２Ｕアームがオンされる。

一方で、スイッチング素子Ｑ５のオン時、すなわち第２アームの形成時には、直流電源Ｂ１に対して、上述のように、スイッチング素子Ｑ３のオンによってＢ１Ｌアームがオンされる一方で、スイッチング素子Ｑ４のオン（スイッチング素子Ｑ３のオフ）によってＢ１Ｕアームがオンされる。また、直流電源Ｂ２に対しては、スイッチング素子Ｑ１のオンによってＢ２Ｌアームがオンされる一方で、スイッチング素子Ｑ２のオン（スイッチング素子Ｑ１のオフ）によってＢ２Ｕアームがオンされる。

このように、第１アームおよび第２アームのいずれにおいても、スイッチング素子Ｑ１およびＱ２を相補的にオンオフするとともに、スイッチング素子Ｑ３およびＱ４を相補的にオンオフすることにより、直流電源Ｂ１およびＢ２の各々に対して、上アームおよび下アームが交互にオンオフすされるように制御することができる。

実施の形態２に従う電力変換器１０のパラレル昇圧モードでは、図３５に示された第１アームおよび第２アームを併用してＤＣ／ＤＣ変換を実行する。ただし、図３５に示したように、各スイッチング素子Ｑ１〜Ｑ５は、直流電源Ｂ１，Ｂ２の一方に対して第１アームとして動作するとともに、直流電源Ｂ１，Ｂ２の他方に対して第２アームとして動作する。このような、第１アームおよび第２アーム間の干渉により、第２アームを適用できる期間が限定される点に留意する必要がある。

具体的には、直流電源Ｂ１，Ｂ２の一方について第２アームをオンすると、直流電源Ｂ１，Ｂ２の他方に対しては、上下反対側の第１アームがオンされることになる。たとえば、スイッチング素子Ｑ３，Ｑ５をオンして第２アームのうちのＢ１Ｌアームをオンすると（図３３（ａ））、スイッチング素子Ｑ３のオンに応じて、図３１と同様に、直流電源Ｂ２に対しては第１アームのうちのＢ２Ｕアームがオンされる。反対に、スイッチング素子Ｑ４，Ｑ５のオンによって第２アームのうちのＢ１Ｕアームをオンすると（図３４（ａ））、図３０と同様に、直流電源Ｂ２に対しては第１アームのうちのＢ２Ｌアームがオンする。

図３３（ａ），（ｂ）からも理解されるように、第２アームの形成時に、Ｂ１ＬアームおよびＢ２Ｌアームの両方をオンした場合には、オン状態のスイッチング素子Ｑ１，Ｑ３，Ｑ５を経由して、電力線ＰＬおよびＧＬ間に短絡経路が形成されてしまう。このため、上述のように、Ｂ１ＬアームおよびＢ２Ｌアームの両方をオンする場合には、スイッチング素子Ｑ５のオフによって、第１アーム（図３０，図３１）を適用することが必要である。

同様に、図３４（ａ），（ｂ）からも理解されるように、第２アームの形成時に、Ｂ１ＵアームおよびＢ２Ｕアームの両方をオンした場合には、オン状態のスイッチング素子Ｑ４，Ｑ５，Ｑ２を経由して、電力線ＰＬおよびＧＬ間に短絡経路が形成されてしまう。このため、上述のように、Ｂ１ＬアームおよびＢ２Ｌアームの両方をオンする場合には、スイッチング素子Ｑ５のオフによって、第１アーム（図３０，図３１）を適用することが必要である。

したがって、第２アームを使用できる期間は、直流電源Ｂ１，Ｂ２の間で、上アームへの指令（オン／オフ）と下アームへの指令（オン／オフ）とが異なる期間に限定される。すなわち、直流電源Ｂ１に対して上アームオンが指令されている一方で直流電源Ｂ２に対して下アームオンが指令されている期間、または、直流電源Ｂ１に対して下アームオンが指令されている一方で直流電源Ｂ２に対して上アームオンが指令されている期間に限って、第２アームを使用することができる。

図３６には、電力変換器１０のパラレル昇圧モードにおけるスイッチング素子Ｑ１〜Ｑ５の各々についてのオンオフ制御のためのゲート論理式が示される。

電力変換器１０のパラレル昇圧モードでは、スイッチング素子Ｑ２は、制御パルス信号ＳＤ１に対応してオンオフ制御されるとともに、スイッチング素子Ｑ１は、制御パルス信号／ＳＤ１に応答してオンオフされる。さらに、スイッチング素子Ｑ４は、制御パルス信号ＳＤ２に応じてオンオフ制御されるとともに、スイッチング素子Ｑ３は制御パルス信号／ＳＤ２に応答してオンオフされる。さらに、スイッチング素子Ｑ５は、制御パルス信号ＳＤ１およびＳＤ２の排他的論理和（ＸＯＲ）に従ってオンオフ制御される。

制御パルス信号ＳＤ１およびＳＤ２の論理レベルが等しいとき（すなわち、ＳＤ１＝ＳＤ２＝Ｈレベル、または、ＳＤ１＝ＳＤ２＝Ｌレベル）である場合には、スイッチング素子Ｑ５はオフされる。すなわち、スイッチング素子Ｑ２，Ｑ４のオンオフ状態が同一であるときには、スイッチング素子Ｑ５がオフされる。このとき、直流電源Ｂ１，Ｂ２のそれぞれに対して、第１アームを用いた昇圧チョッパが構成される。

したがって、第１アームを用いる場合には、制御パルス信号ＳＤ１およびＳＤ２の論理レベルが等しいので、スイッチング素子Ｑ２，Ｑ４は共通にオンオフされることが理解される。さらに、スイッチング素子Ｑ１，Ｑ３についても共通にオンオフされる。さらに、スイッチング素子Ｑ１，Ｑ３のペアと、スイッチング素子Ｑ２，Ｑ４のペアとは、相補的にオンオフされることになる。したがって、スイッチング素子Ｑ１およびＱ２の相補的なオンオフ、ならびに、スイッチング素子Ｑ３およびＱ４の相補的なオンオフは確保されている。

一方で、制御パルス信号ＳＤ１およびＳＤ２の論理レベルが異なる場合（すなわち、ＳＤ１＝Ｈレベル，ＳＤ２＝Ｌレベル、または、ＳＤ１＝Ｌレベル，ＳＤ２＝Ｈレベル）には、スイッチング素子Ｑ５がオンされる。すなわち、スイッチング素子Ｑ２，Ｑ４のオンオフ状態が異なるときには、スイッチング素子Ｑ５がオンされる。このとき、直流電源Ｂ１，Ｂ２のそれぞれに対して、第２アームを用いた昇圧チョッパが構成される。

したがって、第２アームを用いる場合には、スイッチング素子Ｑ２，Ｑ３が共通にオンオフされるとともに、スイッチング素子Ｑ１，Ｑ４が共通にオンオフされる。そして、スイッチング素子Ｑ１，Ｑ３のペアと、スイッチング素子Ｑ２，Ｑ４のペアとは、相補的にオンオフされることになる。したがって、第２アームの使用時にも、スイッチング素子Ｑ１およびＱ２の相補的なオンオフ、ならびに、スイッチング素子Ｑ３およびＱ４の相補的なオンオフは確保されている。

このように、図３６に示した論理演算式に従って、スイッチング素子Ｑ１〜Ｑ５のオンオフを、制御パルス信号ＳＤ１，ＳＤ２に応じて制御することにより、第１アームを用いる昇圧チョッパと、第２アームを形成する用いる昇圧チョッパとを自動的に選択しながら、パラレル昇圧モードにおけるＤＣ／ＤＣ変換を実行することができる。特に、スイッチング素子Ｑ５によるノードＮ１１，Ｎ１２間の電流経路の形成／遮断の制御によって、電力線ＰＬ，ＧＬ間に短絡経路が形成されることを回避しながら、第１アームおよび第２アームを切換えることができる。

なお、制御パルス信号ＳＤ１（／ＳＤ１），ＳＤ２（／ＳＤ２）は、電力変換器１０のＰＢモードと同様に、図９の制御構成によって生成することができる。さらに、ＰＷＭ制御部４００（図９）が図３６に示されたゲート論理式に従って、制御信号ＳＱ１〜ＳＱ５を生成する。

図３７には、電力変換器１０のパラレル接続モードにおける制御動作を説明するための波形図が示される。

図３７を参照して、直流電源Ｂ１に対して、制御パルス信号ＳＤ１（／ＳＤ１）は、図１３および図１４と同様に、キャリア波ＣＷ１とデューティ比ＤＴ１との電圧比較に基づくＰＷＭ制御によって生成される。図３６のゲート論理式に示されたように、直流電源Ｂ１の出力制御のための制御パルス信号ＳＤ１，／ＳＤ１に基づいて、スイッチング素子Ｑ１，Ｑ２のオンオフが制御される。

同様に、直流電源Ｂ２に対しても、デューティ比ＤＴ２とキャリア波ＣＷ２との電圧比較に基づくＰＷＭ制御よって、制御パルス信号ＳＤ２（／ＳＤ２）が生成される。図３６のゲート論理式に示されたように、直流電源Ｂ２の出力制御のための制御パルス信号ＳＤ２，／ＳＤ２に基づいて、スイッチング素子Ｑ３，Ｑ４のオンオフ期が制御される。

制御信号ＳＱ１〜ＳＱ５は、図３６に示されたゲート論理式に従って、上記ＰＷＭ制御によって得られた制御パルス信号ＳＤ１（／ＳＤ１），ＳＤ２（／ＳＤ２）に応じて生成される。ここで、制御パルス信号ＳＤ１のＨ／Ｌレベルと、制御パルス信号ＳＤ２のＨ／Ｌレベルとの組合せに応じて、スイッチング素子Ｑ１〜Ｑ５のオンオフの組み合わせ（スイッチングパターン）は、図３８に示す４通りに限定される。

図３８は、パラレル昇圧モードにおけるスイッチング素子Ｑ１〜Ｑ５のスイッチングパターンの一覧を示す図表である。

図３７を参照して、時刻ｔ０〜ｔ１間では、ＳＤ１＝ＳＤ２＝Ｈレベルである。このとき、図３８に示されるように、制御信号ＳＱ１＝ＳＱ３＝ＳＱ５＝Ｌレベルとなる一方で、ＳＱ２＝ＳＱ４＝Ｈレベルとなる。したがって、スイッチング素子Ｑ５がオフされて、第１アームを用いた昇圧チョッパが形成される下で、スイッチング素子Ｑ１，Ｑ３がオフする一方で、スイッチング素子Ｑ２，Ｑ４がオンする。

このとき、図３５から理解されるように、第１アームのうちのＢ１ＬアームおよびＢ２Ｌアームがオンされる。すなわち、直流電源Ｂ１およびＢ２の各々に対して下アームオンが指令される。したがって、時刻ｔ０〜ｔ１間では、リアクトル電流ＩＬ１およびＩＬ２の両方が上昇する。なお、電力変換器１０の回路構成から明らかなとおり、リアクトル電流ＩＬ１は直流電源Ｂ１の電流Ｉ１に相当し、リアクトル電流ＩＬ２は直流電源Ｂ１の電流Ｉ２に相当する。

再び図３７を参照して、時刻ｔ１において制御パルス信号ＳＤ２がＨレベルからＬレベルへ変化するため、時刻ｔ１〜ｔ２間では、ＳＤ１＝Ｈレベル、かつ、ＳＤ２＝Ｌレベルである。このとき、図１５に示されるように、制御信号ＳＱ２＝ＳＱ３＝ＳＱ５＝Ｈレベルとなる一方で、ＳＱ１＝ＳＱ４＝Ｌレベルとなる。したがって、スイッチング素子Ｑ５がオンされて、第２アームを用いた昇圧チョッパが形成される下で、スイッチング素子Ｑ２，Ｑ３がオンする一方で、スイッチング素子Ｑ１，Ｑ４がオフする。

このとき、図３５から理解されるように、第１アームのうちのＢ１ＬアームおよびＢ２Ｕアームがオンされる。すなわち、直流電源Ｂ１に対して下アームオンが指令される一方で、直流電源Ｂ２に対して上アームオンが指令される。したがって、時刻ｔ１〜ｔ２間では、リアクトル電流ＩＬ１が上昇する一方で、リアクトル電流ＩＬ２は低下する。

再び図３７を参照して、時刻ｔ２において制御パルス信号ＳＤ１がＨレベルからＬレベルへ変化するため、時刻ｔ２〜ｔ３間では、ＳＤ１＝ＳＤ２＝Ｌレベルである。このとき、図３８に示されるように、制御信号ＳＱ２＝ＳＱ４＝ＳＱ５＝Ｌレベルとなる一方で、ＳＱ１＝ＳＱ３＝Ｈレベルとなる。したがって、スイッチング素子Ｑ５がオフされて第１アームを用いる昇圧チョッパが形成される下で、スイッチング素子Ｑ１，Ｑ３がオンする一方で、スイッチング素子Ｑ２，Ｑ４がオフする。

このとき、図３５から理解されるように、第１アームのうちのＢ１ＵアームおよびＢ２Ｕアームがオンされる。すなわち、直流電源Ｂ１およびＢ２の各々に対して上アームオンが指令される。したがって、時刻ｔ２〜ｔ３間では、リアクトル電流ＩＬ１およびＩＬ２の両方が低下する。

再び図３７を参照して、時刻ｔ３において制御パルス信号ＳＤ１がＬレベルからＨレベルへ変化するため、時刻ｔ３〜ｔ４間では、ＳＤ１＝Ｈレベル、かつ、ＳＤ２＝Ｌレベルである。したがって、時刻ｔ０〜ｔ１間におけるスイッチングパターンが再現されることにより、第１アームの使用下で、リアクトル電流ＩＬ１が上昇する一方で、リアクトル電流ＩＬ２が低下するように、スイッチング素子Ｑ１〜Ｑ５が制御される。

なお、図３７の動作例では、ＤＴ１＞ＤＴ２であるため、時刻ｔ０〜ｔ１間とは反対にＳＤ１＝Ｌレベル、かつ、ＳＤ２＝Ｈレベルとなる期間が存在していないが、当該期間においては、図３８に示されるように、制御信号ＳＱ１＝ＳＱ４＝ＳＱ５＝Ｈレベルとなる一方で、ＳＱ２＝ＳＱ３＝Ｌレベルとなる。したがって、スイッチング素子Ｑ５がオンされて、第２アームを用いる昇圧チョッパが形成される下で、スイッチング素子Ｑ１，Ｑ４がオンする一方で、スイッチング素子Ｑ２，Ｑ３がオフする。

このとき、図３５から理解されるように、第２アームのうちのＢ１ＵアームおよびＢ２Ｌアームがオンされる。すなわち、直流電源Ｂ２に対して下アームオンが指令される一方で、直流電源Ｂ１に対して上アームオンが指令される。したがって、当該期間では、リアクトル電流ＩＬ２が上昇する一方で、リアクトル電流ＩＬ１が低下するように、スイッチング素子Ｑ１〜Ｑ５が制御されることが理解される。

図３７での時刻ｔ４以降についても、デューティ比ＤＴ１，ＤＴ２に応じたＰＷＭ制御によって、図３８に示されたスイッチングパターンに従って、スイッチング素子Ｑ１〜Ｑ５を同様に制御することができる。

このように、実施の形態２に従う電力変換器１０によれば、パラレル昇圧（ＰＢ）モードにおいて、直流電源Ｂ１，Ｂ２の出力制御のデューティ比ＤＴ１およびＤＴ２に応じて、図３６に示したゲート論理式に従って、スイッチング素子Ｑ１〜Ｑ５がオンオフ制御される。これにより、第１アームを用いる昇圧チョッパが形成される期間と、第２アームを用いる昇圧チョッパが形成される期間とを自動的に切換えながら、直流電源Ｂ１およびＢ２が、電力線ＰＬ，ＧＬに対して並列にＤＣ／ＤＣ変換を実行することができる。

特に、電力変換器１０のＰＢモードにおいても、電力変換器５０と同様に、直流電源Ｂ１およびＢ２間の電力配分を制御するとともに、出力電圧ＶＨを電圧指令値ＶＨ＊に制御することができる。

（パラレル昇圧モードにおける電力変換器の電力損失）
次に、電力変換器１０のパラレル昇圧モードにおける電力損失低減効果について詳細に説明する。

電力変換器１０は、スイッチング素子Ｑ５のオフ時、すなわち、第１アームを用いる昇圧チョッパが形成されている場合には、図２９に示したように、２個の昇圧チョッパを並列接続した回路構成となる。このときのスイッチング素子Ｑ１〜Ｑ５による電力損失は、昇圧チョッパ２個分の電力損失と同等であることが理解される。

一方で、電力変換器５０（図１）では、特許文献１，２のパラレル接続モードと同様のパラレル昇圧（ＰＢ）モードにおいて、一部のスイッチング素子に２つの直流電源のＤＣ／ＤＣ変換の電流が重畳して流れることにより、導通損失が増加することが懸念される。すなわち、電力変換器５０のパラレル接続モードでは、スイッチング素子での電力損失が、昇圧チョッパ２個分の電力損失よりも高くなってしまう虞がある。

これに対して、電力変換器１０では、以下に説明するように、上述した第２のアームを用いる昇圧チョッパが形成される期間が設けられることにより、スイッチング素子の導通損失を低減することができる。

再び図３８を参照して、電力変換器１０においてスイッチング素子Ｑ５がオンされる場合、すなわち、第２のアームを用いる昇圧チョッパが形成される期間には、スイッチング素子Ｑ２，Ｑ３，Ｑ５がオン（Ｑ１，Ｑ４はオフ）されるパターンと、スイッチング素子Ｑ１，Ｑ４，Ｑ５がオン（Ｑ２，Ｑ３はオフ）されるパターンとの２つのパターンのみが存在する。すなわち、第２アームを用いる場合には、直流電源Ｂ１，Ｂ２の間で、異なるアームがオンされる。

図３２から理解されるように、スイッチング素子Ｑ１，Ｑ４，Ｑ５がオンされた場合（第２アーム使用時）には、スイッチング素子Ｑ１およびＱ４は、直流電源Ｂ１の上アームとして、スイッチング素子Ｑ５を経由して、ノードＮ１１および電力線ＰＬの間に電気的に並列接続される構成となる。さらに、スイッチング素子Ｑ１およびＱ４は、直流電源Ｂ２の下アームとしては、スイッチング素子Ｑ５およびリアクトルＬ２を経由して、直流電源Ｂ２の正極端子および負極端子間に電気的に並列接続される。

また、スイッチング素子Ｑ２，Ｑ３，Ｑ５がオンされた場合には、スイッチング素子Ｑ２およびＱ３は、直流電源Ｂ２の上アームとして、スイッチング素子Ｑ５を経由して、ノードＮ２および電力線ＧＬの間に電気的に並列接続される構成となる。さらに、スイッチング素子Ｑ２およびＱ３は、直流電源Ｂ１の下アームとしては、スイッチング素子Ｑ５およびリアクトルＬ１を経由して、直流電源Ｂ１の正極端子および負極端子間に電気的に並列接続される。

このため、スイッチング素子Ｑ１〜Ｑ５が、線形特性を有する半導体素子、たとえば、立上がり電圧が０であり、かつ、オン状態における順方向電流−電圧特性が線形である、電界効果トランジスタやショットキバリアダイオードで構成される場合には、Ｂ１Ｌアーム、Ｂ１Ｕアーム、Ｂ２ＬアームおよびＢ２Ｕアームの各々について、２個のスイッチング素子による電流経路が並列に存在することになる。この結果、並列回路における分流効果によって、各スイッチング素子の通過電流が、第１のアーム形成を有する昇圧チョッパの形成時、すなわち、各アームが１個のスイッチング素子で構成される場合と比較して低減する。これにより電流量に依存する、スイッチング素子の導通損失を低減することができる。

一方で、スイッチング素子Ｑ１〜Ｑ５が、ダイオードやＩＧＢＴ（Insulated Gate Bipolar Transistor）のような非線形特性を有する半導体素子で構成される場合には、単純な分流効果によらないメカニズムで導通損失の低減が実現される。以下では、そのメカニズムについて詳細に説明する。

上述のように、第２アームを用いる場合には、スイッチング素子Ｑ１，Ｑ４，Ｑ５がオン（Ｑ２，Ｑ３はオフ）されるパターンと、スイッチング素子Ｑ２，Ｑ３，Ｑ５がオン（Ｑ１，Ｑ４はオフ）されるパターンとの２つのパターンしか存在しない。電力変換器１０の回路構成の対称性から、上記のいずれのパターンでも生じる現象は同じであるので、以下では、スイッチング素子Ｑ２，Ｑ３，Ｑ５がオン（Ｑ１，Ｑ４はオフ）されるパターン、すなわち、Ｂ１ＬアームおよびＢ２Ｕアームがオンされる場合の動作について説明する。

まず比較のために、第１アームを用いる昇圧チョッパにおいて、Ｂ１ＬアームおよびＢ２Ｕアームをオンする場合を考える。この場合には、スイッチング素子Ｑ１，Ｑ３，Ｑ５がオフされる一方で、スイッチング素子Ｑ２およびＱ３がオンされる。図３９には、このときの等価回路図が示される。

図３９を参照してスイッチング素子Ｑ２およびＱ３は、対応の制御信号ＳＱ２およびＳＱ３がＨレベルに設定されることにより電流経路を形成可能な状態に制御されている。すなわち、スイッチング素子Ｑ２，Ｑ３は、双方向にダイオードが並列接続された状態と等価である。一方で、スイッチング素子Ｑ５はオフ状態とされているため、ノードＮ１１およびＮ１２間の電流経路は遮断されている。

図４０は、図３９中の点線で囲まれた部分の拡大図である。
図４０を参照して、スイッチング素子Ｑ２によるＢ１Ｌアームのオンに応じて、直流電源Ｂ１からリアクトルＬ１を通過したリアクトル電流ＩＬ１は、スイッチング素子Ｑ２によって形成された、ノードＮ１１から電力線ＧＬへの電流経路を流れる。

また、スイッチング素子Ｑ３によるＢ２Ｕアームのオンに応じて、直流電源Ｂ２からリアクトルＬ２を通過したリアクトル電流ＩＬ２は、スイッチング素子Ｑ３によって形成された、電力線ＧＬからノードＮ１２への電流経路を流れる。このように、第１アーム形成時（Ｑ５オフ時）においてＢ１ＬアームおよびＢ２Ｕアームがオンされる場合には、スイッチング素子Ｑ２にリアクトル電流ＩＬ１が流れ、スイッチング素子Ｑ３に電流ＩＬ２が流れる。

図４１は、第２アームを用いる昇圧チョッパにおいてＢ１ＬアームおよびＢ２Ｕアームがオンされた場合の等価回路図である。

図４１を参照して、第２アームを用いる場合には、制御信号ＳＱ２，ＳＱ３，ＳＱ５がＨレベルに設定されることにより、スイッチング素子Ｑ２，Ｑ３，Ｑ５の各々は、双方向に電流経路を形成可能な状態、すなわち、双方向にダイオードが並列接続された状態となる。

図４２は、図４１における点線で囲んだ部分の等価回路図である。
図４２を参照して、第２アームが用いられる場合には、図４０とは異なり、スイッチング素子Ｑ５によってもノードＮ１１およびＮ１２間に電流経路を形成することが可能である。したがって、リアクトル電流ＩＬ１およびＩＬ２の経路は、ノードＮ１１，Ｎ１２の電位関係によって変化する。

図４０および図４２にも示したように、非線形特性を有するスイッチング素子（たとえばＩＧＢＴ）は、オン状態では、ダイオードと同等の特性を有する。一般的に知られているように、ダイオードは電流−電圧特性が非線形であり、電流が流れる導通状態に遷移するためには、立上がり電圧以上の順方向電圧が印加されることが必要になる。

また、ダイオードにおいて、電流増加に対する順方向電圧増加の感度は低く、立上がり電圧の２倍以上の順方向電圧を生じさせるには、大きな電流が必要であることが知られている。すなわち、導通して電流が通流されている状態のダイオードの各々には、ほぼ同じ大きさの順方向電圧が発生している。

ダイオードの上記性質のため、図４２に示した等価回路において、ループ状に接続されたスイッチング素子Ｑ２，Ｑ３，Ｑ５のすべてに電流が流れている状態（導通状態）は発生しない。なぜなら、ほぼ同等の３つの電圧がループ状の閉路を形成するとすれば、それぞれの電圧がどのような向きであっても、キルヒホッフ電圧則が成立しないからである。

したがって、図４２に示された等価回路中において、スイッチング素子Ｑ２，Ｑ３，Ｑ５のうちの少なくとも２つのスイッチング素子までしか導通状態となることができない。したがって、図４２の等価回路では、スイッチング素子Ｑ２，Ｑ３，Ｑ５間の単純な分流効果による導通損失の低減は期待することができない。

しかしながら、スイッチング素子Ｑ２，Ｑ３，Ｑ５の導通パターンの組合せ毎に導通損失は異なるため、最も損失の低い組み合わせに従う導通経路を選択することで、導通損失を低減することが可能である。特に、電力変換器１０では、上記のような導通損失を低減するための導通経路の選択は、センサ等を用いた制御を行なうことなく、スイッチング素子Ｑ２，Ｑ３，Ｑ５のすべてをオンしておくだけで、自動的に損失が最小となる導通経路が選択される点が特徴である。以下、この損失低減メカニズムをさらに詳細に説明する。

まず、電力変換器１０において、リアクトル電流ＩＬ１およびＩＬ２の方向の組合せは、図４３に示す４通りに区別される。

図４３を参照して、リアクトル電流ＩＬ１およびＩＬ２の正／負の組合せから、電力変換器１０の動作領域は、直流電源Ｂ１およびＢ２の両方が力行動作する領域（ＩＬ１＞０，ＩＬ２＞０）と、直流電源Ｂ１が回生動作する一方で直流電源Ｂ２が力行動作する領域（ＩＬ１＜０，ＩＬ２＞０）と、直流電源Ｂ１，Ｂ２の両方が回生動作をする領域（ＩＬ１＜０，ＩＬ２＜０）と、直流電源Ｂ１が力行動作する一方で直流電源Ｂ２が回生動作する領域（ＩＬ１＞０，ＩＬ２＜０）に分けられる。

まず、直流電源Ｂ１およびＢ２の両方が力行動作する場合、すなわち図４３の第１象限における電力変換器１０の動作を説明する。この場合における、リアクトル電流ＩＬ１およびＩＬ２の波形例が図４４に示される。

図４４を参照して、リアクトル電流ＩＬ１およびＩＬ２が正であって（ＩＬ１＞０，ＩＬ２＞０）、かつ、Ｂ１Ｌアームがオン（ＳＤ１＝Ｈレベル）される一方で、Ｂ２Ｕアームがオフ（ＳＤ２＝Ｌレベル）される期間Ｔ０における電流波形が示される。すなわち、期間Ｔ０において、制御パルス信号ＳＤ１＝ＨレベルおよびＳＤ２＝Ｌレベルであるから、スイッチング素子Ｑ２，Ｑ３，Ｑ５がオンされている。

したがって、期間Ｔ０では、リアクトル電流ＩＬ１が上昇する一方で、リアクトル電流ＩＬ２が低下する。期間Ｔ０は、リアクトル電流ＩＬ１およびＩＬ２の大小が逆転する時刻ｔｙを境界として、ＩＬ２＞ＩＬ１である期間Ｔ１および、ＩＬ１＞ＩＬ２である期間Ｔ２に分割される。

上述のように、スイッチング素子Ｑ２，Ｑ３，Ｑ５をオンする場合にも、スイッチング素子Ｑ２，Ｑ３，Ｑ５のすべてが同時に導通状態とはならない。したがって、図４２の等価回路で形成され得る電流経路は、図４５の（ａ）〜（ｃ）の３通りのいずれかとなる。

図４５（ａ）を参照して、スイッチング素子Ｑ２およびＱ３が導通状態となるときには、電流経路１２１が形成される。電流経路１２１は、リアクトル電流ＩＬ１がスイッチング素子Ｑ２を流れる電流経路と、リアクトル電流ＩＬ２がスイッチング素子Ｑ３を流れる電流経路とを含む。この結果、スイッチング素子Ｑ２，Ｑ３，Ｑ５による導通損失の和Ｐｌｓ１は、下記（１０）式で示される。

Ｐｌｓ１＝Ｖｆｅ×（｜ＩＬ１｜＋｜ＩＬ２｜）… （１０）
式（１０）において、Ｖｆｅは、オン状態のスイッチング素子に相当する各ダイオードの順方向電圧である。Ｖｆｅは、正の一定値とみなすことができる。

図４５（ｂ）を参照して、スイッチング素子Ｑ２およびＱ５が導通状態となるときには、電流経路１２２が形成される。電流経路１２２は、スイッチング素子Ｑ２を電流（ＩＬ１−ＩＬ２）が流れる電流経路と、リアクトル電流ＩＬ２がスイッチング素子Ｑ５を流れる電流経路とを含む。このときのスイッチング素子Ｑ２，Ｑ３，Ｑ５による導通損失Ｐｌｓ２は、下記（１１）式で示される。

Ｐｌｓ２＝Ｖｆｅ×（｜ＩＬ２｜＋｜ＩＬ１−ＩＬ２｜）… （１１）
図４５（ｃ）を参照して、スイッチング素子Ｑ３およびＱ５が導通状態となるときには、電流経路１２３が形成される。電流経路１２３は、スイッチング素子Ｑ３を電流（ＩＬ２−ＩＬ１）が流れる電流経路と、リアクトル電流ＩＬ１がスイッチング素子Ｑ５を流れる電流経路とを含む。このときのスイッチング素子Ｑ２，Ｑ３，Ｑ５による導通損失Ｐｌｓ３は、下記（１２）式で示される。

Ｐｌｓ３＝Ｖｆｅ×（｜ＩＬ１｜＋｜ＩＬ２−ＩＬ１｜）… （１２）
図４５（ａ）に示された電流経路１２１は、図４０に示された、第１アームを用いる昇圧チョッパにおいてＢ１ＬアームおよびＢ２Ｕアームをオンするときの電流経路と同じである。したがって、図４５（ａ）における導通損失は、第１アームの形成時と同等である。

図４６は、図４５（ａ）〜（ｃ）に示された電流経路１２１〜１２３のそれぞれにおける導通損失Ｐｌｓ１〜Ｐｌｓ３の推移を示す波形図である。

図４６を参照して、図４４に示されるようにリアクトル電流ＩＬ１およびＩＬ２が推移することに伴い、導通損失Ｐｌｓ１〜Ｐｌｓ３は、いずれも正であるＩＬ１およびＩＬ２の変化に応じて、式（１０）〜（１２）に従って変化する。

ＩＬ２＞ＩＬ１である期間Ｔ１では、式（１０）〜式（１２）の比較から理解されるとおり、電流経路１２３（図４５（ｃ））が形成されるときにおける導通損失Ｐｌｓ３が、電流経路１２１，１２２が形成されるときの導通損失Ｐｌｓ１，Ｐｌｓ２よりも小さくなる。

これに対して、ＩＬ１＞ＩＬ２となる期間Ｔ２においては、電流経路１２２（図４５（ｂ））による導通損失Ｐｌｓ２が電流経路１２１，１２３を形成したときの導通損失Ｐｌｓ１およびＰｌｓ３よりも小さくなる。

ここで、期間Ｔ１（ＩＬ１＜ＩＬ２）に形成され得る電流経路について考察する。まず、図４５（ａ）に示された電流経路１２１の場合、スイッチング素子Ｑ５に、スイッチング素子Ｑ２およびＱ５の順方向電圧の和が印加されることになる。この順方向電圧の和は、スイッチング素子Ｑ５の立上がり電圧を超えてしまうため、この現象は、スイッチング素子Ｑ３が導通していない事象と矛盾する。したがって、期間Ｔ１において、図４５（ａ）に示された電流経路１２１が形成されることはない。

図４５（ｂ）に示された電流経路１２２の場合、スイッチング素子Ｑ２を流れる電流は、図示した方向とは反対方向になり、スイッチング素子Ｑ３に、スイッチング素子Ｑ２およびＱ５の順方向電圧の和が印加されることになる。この順方向電圧の和は、スイッチング素子Ｑ３の立上がり電圧を超えてしまう。したがって、期間Ｔ１において、スイッチング素子Ｑ３が非導通となる電流経路１２２が形成されることはない。

一方、図４５（ｃ）に示される電流経路１２３の場合、スイッチング素子Ｑ２に印加される電圧は、スイッチング素子Ｑ３およびＱ５の順方向電圧の差となり、ほとんど０となる。この現象は、スイッチング素子Ｑ２が導通していない事象と一致する。言い換えると、期間Ｔ１では、図４２に示された等価回路において、常に、図４５（ｃ）に示された電流経路１２３が形成される。図４６に示されたように、期間Ｔ１においては、電流経路１２３による導通損失Ｐｌｓ３が最小である。

次に、期間Ｔ２（ＩＬ１＞ＩＬ２）に形成され得る電流経路について考察する。まず、図４５（ａ）に示された電流経路１２１の場合、スイッチング素子Ｑ５にスイッチング素子Ｑ２およびＱ３の順方向電圧の和が印加されることになる。したがって、期間Ｔ２において、スイッチング素子Ｑ５が非導通となる電流経路１２２が形成されることはない。

図４５（ｃ）に示された電流経路１２３では、スイッチング素子Ｑ３を流れる電流は図示方向とは反対方向になり、スイッチング素子Ｑ２にスイッチング素子Ｑ３およびＱ５の順方向電圧の和が印加されることになる。この順方向電圧の和は、スイッチング素子Ｑ２の立上がり電圧を超えてしまう。したがって、期間Ｔ２において、スイッチング素子Ｑ２が非導通となる電流経路１２３が形成されることはない。

一方で、図４５（ｂ）に示された電流経路１２２の場合、スイッチング素子Ｑ３に印加される電圧は、スイッチング素子Ｑ５およびＱ２の順方向電圧の差となり、ほとんど０である。この事象は、スイッチング素子Ｑ３が導通していない事象と一致する。言い換えると、期間Ｔ２では、図４２に示された等価回路において、常に、図４５（ｂ）に示された電流経路１２２が形成される。図４６に示されたように、期間Ｔ２においては、電流経路１２２による導通損失Ｐｌｓ２が最小である。

このように、リアクトル電流ＩＬ１およびＩＬ２の大小が逆転する時刻ｔｙを境に、スイッチング素子Ｑ２，Ｑ３，Ｑ５によって形成される電流経路が自動的に選択されることが理解される。さらに、自動的に選択された電流経路は、図４５に示された３通りの電流経路のうちの、オンされるスイッチング素子Ｑ２，Ｑ３，Ｑ５における導通損失が最小となる。

図４７は、電力変換器１０において図４４および図４６中の期間Ｔ１に形成される電流経路を説明するための回路図である。

図４７を参照して、期間Ｔ１では、オンされたスイッチング素子Ｑ２，Ｑ３，Ｑ５に対して、図４５（ｃ）に示された電流経路１２３が形成される。すなわち、スイッチング素子Ｑ２はオン状態とされるものの電流は通過しない。一方で、スイッチング素子Ｑ５をリアクトル電流ＩＬ１が通過する一方で、スイッチング素子Ｑ３には電流（ＩＬ１−ＩＬ２）が通過することになる。

図４４に示されるように、期間Ｔ１では、リアクトル電流ＩＬ２が低下する一方で、リアクトル電流ＩＬ１が上昇する。したがって、スイッチング素子Ｑ３を流れる電流（ＩＬ２−ＩＬ１）は徐々に減少する。そして、時刻ｔｙ（図４４）でＩＬ１＝ＩＬ２となると、スイッチング素子Ｑ３の電流が０となる。これにより、図４５（ｂ）に示される、スイッチング素子Ｑ３に電流が流れない電流経路１２２が形成される。

図４６には、電力変換器１０において図４４および図４６中の期間Ｔ２に形成される電流経路が示される。

図４６を参照して、時刻ｔｙ以降の期間Ｔ２では、スイッチング素子Ｑ３がリアクトル電流ＩＬ２を通流させる一方で、スイッチング素子Ｑ３の電流が０を維持するように、すなわち、図４５（ｂ）の回路状態が維持されるように、ノードＮ１２の電位が変化することになる。

このようなノードＮ１２の電位変化は、リアクトル電流ＩＬ１がスイッチング素子Ｑ２およびＱ３に分流し、かつ、その分流比が変化することによって生じる。すなわち、期間Ｔ２において、スイッチング素子Ｑ３では、リアクトル電流ＩＬ１の分流電流と、リアクトル電流ＩＬ２とが相殺されることにより、通過電流が０となる。

言い換えると、期間Ｔ２では、リアクトル電流ＩＬ１の分流比は、スイッチング素子Ｑ３の電流が０となる状態が維持されるように、リアクトル電流ＩＬ２に応じて自動的に変化する。これにより、期間Ｔ２では、図４５（ｂ）に示した電流経路１２２が継続的に形成される。

図４８の状態（期間Ｔ２）では、スイッチング素子Ｑ３では導通損失が生じない。さらに、式（１１）にも示されるように、スイッチング素子Ｑ５には、リアクトル電流ＩＬ２に応じた導通損失が生じる一方で、スイッチング素子Ｑ２には、リアクトル電流ＩＬ１が分流されることにより、ＩＬ１よりも小さい｜ＩＬ１−ＩＬ２｜に応じた導通損失しか生じない。

一方で、第１アームを用いた昇圧チョッパでＢＩＬアームおよびＢ２Ｕアームをオンした場合（図３９）におけるスイッチング素子Ｑ２，Ｑ４の導通損失Ｐｌｓ０は、式（１０）〜（１２）に従えば、式（１３）で示される。

Ｐｌｓ０＝Ｖｆｅ×（｜ＩＬ１｜＋｜ＩＬ２｜）… （１３）
式（１１）および式（１３）を比較すると、ＩＬ１およびＩＬ２が同符号であることから、（｜ＩＬ２｜＋｜ＩＬ１−ＩＬ２｜）＜（｜ＩＬ１｜＋｜ＩＬ２｜）であることが理解される。このように、第２アームを用いる昇圧チョッパでは、第１アームを用いる昇圧チョッパと比較して、スイッチング素子の導通損失が抑制される。

次に、図４５〜図４６で説明した第２アームを用いた昇圧チョッパにおける導通損失を、電力変換器５０（図１）のＰＢモードにおける導通損失と比較する。

図４９は、電力変換器５０において、Ｂ１Ｌアーム（直流電源Ｂ１）およびＢ２Ｕアーム（直流電源Ｂ２）をオンするときの電流経路を説明するための回路図である。すなわち、図４９では、実施の形態１に従う電力変換器５０が、パラレル昇圧（ＰＢ）モードにおいて、図４１と同等に動作したときの電流経路が示される。

図４９を参照して、電力変換器５０では、スイッチング素子Ｓ３およびＳ４が直流電源Ｂ１の下アームとして機能する一方で、スイッチング素子Ｓ１およびＳ４が直流電源Ｂ２の上アームとして機能する。したがって、ＢＩＬアームおよびＢ２Ｕアームのオン時には、両者の論理和に従って、スイッチング素子Ｓ１，Ｓ３およびＳ４がオンされる。

この状態では、リアクトル電流ＩＬ１は、スイッチング素子Ｓ３およびＳ４を経由する電流経路を形成する。一方で、リアクトル電流ＩＬ２は、スイッチング素子Ｓ１およびＳ４を経由する電流経路を形成する。

したがって、電力変換器５０では、スイッチング素子Ｓ３においてリアクトル電流｜ＩＬ１｜に応じた導通損失が生じるとともに、スイッチング素子Ｓ１においてリアクトル電流｜ＩＬ２｜に応じた導通損失が生じる。さらに、スイッチング素子Ｓ４では、｜ＩＬ１−ＩＬ２｜に応じた導通損失が生じる。

このときのスイッチング素子Ｓ１，Ｓ３，Ｓ４での導通損失Ｐｌｓ♯は、式（１０）〜（１３）に従えば、式（１４）で示される。

Ｐｌｓ♯＝Ｖｆｅ×（｜ＩＬ１｜＋｜ＩＬ２｜＋｜ＩＬ１−ＩＬ２｜）… （１４）
式（１３）および（１４）の比較から、Ｐｌｓ０＜Ｐｌｓ♯であるから、実施の形態１に従う電力変換器５０は、ＰＢモードでの動作時には、スイッチング素子の導通損失が、電力変換器１０において第１アームを用いる昇圧チョッパを形成した場合と比較して、大きいことが理解される。

整理すると、実施の形態２に従う電力変換器１０において、第１アームを用いた昇圧チョッパでの導通損失は、２個の昇圧チョッパが並列動作する際の導通損失と同等であり、かつ、電力変換器５０のＰＢモードにおける導通損失よりも低い。

さらに、式（１１），（１３），（１４）から、Ｐｌｓ２＜Ｐｌｓ０＜Ｐｌｓ♯である。したがって、電力変換器１０のパラレル昇圧（ＰＢ）モードおいて、直流電源Ｂ１，Ｂ２の各々が力行動作する場合には、第２アームを用いる昇圧チョッパが形成される期間では、第１アームを用いる昇圧チョッパ形成される場合よりも、スイッチング素子の導通損失が低減される。

再び図４３を参照して、直流電源Ｂ１およびＢ２の両方が回生動作する場合、すなわち、ＩＬ１＜０およびＩＬ２＜０の場合にも、図４５（ａ）〜（ｃ）に示した電流経路１２１〜１２３が、電流方向が反転されて形成される。したがって、この場合においても、直流電源Ｂ１およびＢ２の両方が力行動作するときと同様のメカニズムで、リアクトル電流ＩＬ１およびＩＬ２の変化に応じて、スイッチング素子の導通損失が最小となる電流経路が自動的に選択される。すなわち、直流電源Ｂ１およびＢ２の両方が回生動作する場合においても、第２アームを用いて昇圧チョッパを構成する期間（スイッチング素子Ｑ５のオン期間）におけるスイッチング素子の導通損失は、第１アームを用いて昇圧チョッパが形成される場合よりも低い。

次に、第２アームの使用時に、直流電源Ｂ１，Ｂ２の一方が力行動作するとともに、他方が回生動作するときの電力変換器１０の回路動作について説明する。一例として、直流電源Ｂ１が力行動作する一方で、直流電源Ｂ２が回生動作するとき、すなわち、ＩＬ１＞０かつＩＬ２＜０のときの電力変換器１０の動作について説明する。この場合における、リアクトル電流ＩＬ１およびＩＬ２の波形例が図２７に示される。

図５０を参照して、リアクトル電流ＩＬ１が正である一方でＩＬ２が負であって（ＩＬ１＞０，ＩＬ２＜０）、かつ、Ｂ１Ｌアームがオン（ＳＤ１＝Ｈレベル）される一方で、Ｂ２Ｕアームがオン（ＳＤ２＝Ｌレベル）される期間Ｔ３における電流波形が示される。この場合にも図３７に示されたように、制御パルス信号ＳＤ１＝ＨレベルおよびＳＤ２＝Ｌレベルであるから、スイッチング素子Ｑ２，Ｑ３，Ｑ５がオンされている。このため、期間Ｔ３においても図４２に示した等価回路が形成される。

期間Ｔ３においても、期間Ｔ０と同様に、リアクトル電流ＩＬ１が上昇する一方で、リアクトル電流ＩＬ２が低下する。なお、リアクトル電流ＩＬ１およびＩＬ２の向きが異なるため、期間Ｔ０とは異なり、期間Ｔ３を通じてＩＬ１＞ＩＬ２である。

図５１には、期間Ｔ３におけるスイッチング素子Ｑ２，Ｑ３，Ｑ５をオンした等価回路（図４２）における電流経路が示される。このときに形成され得る電流経路は、図２２（ａ）〜（ｃ）と同様に、図５１（ａ）〜（ｃ）の３通りのいずれかとなる。

図５１（ａ）では、図４５（ａ）と同様に、スイッチング素子Ｑ２およびＱ３が導通状態となる。すなわち、リアクトル電流ＩＬ１がスイッチング素子Ｑ２を流れるともに、スイッチング素子Ｑ３をリアクトル電流ＩＬ２（ＩＬ２＜０）が流れるように、電流経路１２４が形成される。電流経路１２４によるスイッチング素子Ｑ２，Ｑ３，Ｑ５での導通損失の合計は、式（１０）で示したＰｌｓ１と同等である。

図５１（ｂ）では、図４５（ｂ）と同様に、スイッチング素子Ｑ２およびＱ５が導通状態となる。すなわち、スイッチング素子Ｑ２を電流（ＩＬ１−ＩＬ２）が流れるとともに、リアクトル電流ＩＬ２（ＩＬ２＜０）がスイッチング素子Ｑ５を流れるように電流経路１２５が形成される。電流経路１２５によるスイッチング素子Ｑ２，Ｑ３，Ｑ５での導通損失の合計は、式（１１）で示したＰｌｓ２と同等である。

図５１（ｃ）では、図４５（ｃ）と同様に、スイッチング素子Ｑ３およびＱ５が導通状態となる。すなわち、スイッチング素子Ｑ３を電流（ＩＬ１−ＩＬ２）が流れるとともに、リアクトル電流ＩＬ１（ＩＬ１＞０）がスイッチング素子Ｑ５を流れるように電流経路１２６が形成される。電流経路１２６によるスイッチング素子Ｑ２，Ｑ３，Ｑ５での導通損失の合計は、式（１２）で示したＰｌｓ３と同等である。

次に、期間Ｔ３（ＩＬ１＞０，ＩＬ２＜０）における電流経路１２４〜１２６について考察する。

まず、図５１（ａ）に示された電流経路１２４の場合、スイッチング素子Ｑ５には、スイッチング素子Ｑ２およびＱ３の順方向電圧の差が印加される。すなわち、スイッチング素子Ｑ５に印加される電圧はほとんど０となるため、スイッチング素子Ｑ５が導通していない事象と一致する。

これに対して、図５１（ｂ）に示された電流経路１２５の場合、スイッチング素子Ｑ３には、スイッチング素子Ｑ２およびＱ５の順方向電圧の和が印加されることになる。この順方向電圧の和は、スイッチング素子Ｑ３の立上がり電圧を超えてしまうため、この現象は、スイッチング素子Ｑ３が導通していない事象と矛盾する。したがって、期間Ｔ３において、図５１（ｂ）に示された電流経路１２５が形成されることはない。

同様に、図５１（ｃ）に示された電流経路１２６の場合、スイッチング素子Ｑ２には、スイッチング素子Ｑ３およびＱ５の順方向電圧の和が印加されることになる。この順方向電圧の和は、スイッチング素子Ｑ２の立上がり電圧を超えてしまうため、この現象は、スイッチング素子Ｑ２が導通していない事象と矛盾する。したがって、期間Ｔ３において、図５１（ｃ）に示された電流経路１２６が形成されることはない。

図５２には、図４５に示した電流経路１２４〜１２６の期間Ｔ３における導通損失の比較が示される。

図５２を参照して、期間Ｔ３中は、リアクトル電流ＩＬ１およびＩＬ２の方向（極性）が反対であるので、｜ＩＬ１−ＩＬ２｜の項は、｜ＩＬ１｜および｜ＩＬ２｜のいずれよりも大きくなる。

従って、式（１０）〜（１２）の比較から理解されるように、期間Ｔ３を通じて、Ｐｌｓ１〜Ｐｌｓ３のうちでは、Ｐｌｓ１が最小となる。一方で、期間Ｔ３では、図５１（ａ）〜（ｃ）で説明したように、自動的に電流経路１２４が選択的に形成される。したがって、期間Ｔ３を通じて、オン状態のスイッチング素子Ｑ２，Ｑ３，Ｑ５では、自動的に導通損失が最小となる電流経路１２４が形成されることが理解される。

再び図４７を参照して、上記の例とは反対に、直流電源Ｂ１が回生動作する（ＩＬ１＜０）一方で、直流電源Ｂ２が力行動作する（ＩＬ２＞０）場合には、図５１（ａ）〜（ｃ）に示した電流経路１２４〜１２６が、電流方向が反転されて形成される。したがって、この場合においても、直流電源Ｂ１が力行動作する一方で直流電源Ｂ２が回生動作するときと同様のメカニズムで、スイッチング素子の導通損失が最小となる電流経路１２４が自動的に選択される。

このように、電力変換器１０では、第２アームの使用時に、直流電源Ｂ１，Ｂ２の一方が力行動作するとともに、他方が回生動作するときにも、オン状態のスイッチング素子Ｑ２，Ｑ３，Ｑ５において、導通損失が最小となる電流経路が自動的に選択される。このときの導通損失Ｐｌｓは、第１アームを用いた昇圧チョッパにおける導通損失と同等である。

また、第２アームが使用されるパターンには、図４４〜図５２で説明したのと反対に、Ｂ１ＵアームおよびＢ２Ｌアームがオンされる、すなわち、スイッチング素子Ｑ１，Ｑ４，Ｑ５がオン（Ｑ２，Ｑ３はオフ）されるパターンが存在する。ただし、電力変換器１０の回路構成の対称性から、Ｂ１ＵアームおよびＢ２Ｌアームがオンされるときの回路動作は、上述したＢ１ＬアームおよびＢ２Ｕアームがオンされるパターンのときと同様である。

したがって、電力変換器１０では、第２アームを用いる昇圧チョッパにおいて、直流電源Ｂ１およびＢ２の一方ずつが力行動作および回生動作する場合には、スイッチング素子の導通損失は、第１アームを用いる昇圧チョッパ（２個の昇圧チョッパの並列動作時）における導通損失と同等である。

したがって、第２アームを用いた昇圧チョッパが形成される全期間を通じて、直流電源Ｂ１およびＢ２の力行／回生動作が異なる場合においても、スイッチング素子の導通損失は、第１アームを用いた昇圧チョッパでの導通損失と同等となる。そして、少しでも、直流電源Ｂ１およびＢ２の各々が力行動作または回生動作する期間が存在すれば、第２アームを用いた昇圧チョッパでのスイッチング素子の導通損失は、第１アームを用いた昇圧チョッパよりも低減される。

以上より、実施の形態２に従う電力変換器１０では、パラレル昇圧モードにおいて、第１アームを用いる昇圧チョッパと、第２アームを用いて昇圧チョッパとを自動的に併用するように、直流電源Ｂ１およびＢ２が、電力線ＰＬ，ＧＬ（負荷３０）に対して並列にＤＣ／ＤＣ変換を実行することができる。

そして、第２アームを用いて昇圧チョッパを形成する期間（スイッチング素子Ｑ５のオン期間）が設けられることによって、スイッチング素子の導通損失を、第１アームを用いた昇圧チョッパでの導通損失よりも小さくすることができる。このため、電力変換器１０のパラレル昇圧モードでは、実施の形態１に従う電力変換器５０よりもスイッチング素子の導通損失を抑制することによって、ＤＣ／ＤＣ変換を高効率化することができる。

なお、上述のように、実施の形態１に従う電力変換器１０では、第２アームを用いる昇圧期間を設けることによって、スイッチング素子の導通損失が低減される。一方で、図３５，図３６等から理解されるように、第２のアームを有する昇圧チョッパが形成されるのは、制御パルス信号ＳＤ１およびＳＤ２のレベルが異なる期間に限られる。

したがって、デューティ比ＤＴ１およびＤＴ２が一定の下で、制御パルス信号ＳＤ１およびＳＤ２の論理レベルが異なる期間をなるべく長くとることによって、導通損失をさらに抑制することができる。

したがって、実施の形態１で電力変換器１０に適用した、最適位相差でのキャリア位相制御（φ＝φ＊）をさらに組み合わせると、電力変換器１０の導通損失をさらに低減することができる。

図５３は、実施の形態２に従う電力変換器５０に対してキャリア位相制御の適用を説明するための波形図である。

図５３を参照して、キャリア波ＣＷ１およびＣＷ２の位相差φを最適位相差φ＊に制御することによって、制御パルス信号ＳＤ１がＨレベルからＬレベルへ遷移するタイミング（立下りエッジ）と、制御パルス信号ＳＤ２がＬレベルからＨレベルへ遷移するタイミング（立上がりエッジ）とが同一タイミングとなる。

このとき、制御パルス信号ＳＤ１およびＳＤ２の論理レベルが異なる期間、すなわち、制御信号ＳＱ５のＨレベル期間を最も長く確保することができる。これにより、電力変換器１０のパラレル昇圧モードの導通損失をさらに低減して、ＤＣ／ＤＣ変換をさらに高効率化できる。

なお、制御パルス信号ＳＤ１，ＳＤ２の論理レベルが遷移するタイミングは、リアクトル電流ＩＬ１，ＩＬ２の変曲点（極大点または極小点）に対応する。したがって、上記のように、第２アームの使用期間が最大となるように、制御パルス信号ＳＤ１およびＳＤ２の論理レベルの遷移タイミングを一致させるように位相差φ＝φ＊に設定すると、リアクトル電流ＩＬ１およびＩＬ２の変曲点も同一タイミングとなる。この現象は、実施の形態１に従う電力変換器１０において、φ＝φ＊となるようにキャリア位相制御を実行したときも同様である。

以上のように、実施の形態２に従う電力変換器１０では、直流電源Ｂ１，Ｂ２間での直流電源Ｂ１，Ｂ２間の電力配分を直接制御可能なＰＢモードを、電力変換器１０よりも高効率で実行することができる。

したがって、本実施の形態２に従う電源システムにおいても、効率に優れるＳＲモード（シリーズモード）と、直流電源Ｂ１，Ｂ２間の電力配分を直接制御可能なＰＢモードとを、全電圧範囲において自由に選択することができるので、直流電源Ｂ１およびＢ２の利用効率を高めることができる。

（電力変換器１０のその他の動作モード）
再び図２８を参照して、実施の形態２に従う電力変換器１０について、ＳＲモードおよびＰＢモード以外の動作モードについてさらに説明する。

直流電源Ｂ１のみを用いるａＢモードでは、直流電源Ｂ２は、出力電圧ＶＨがＶ２よりも高く制御されている限りにおいて、電力線ＰＬと電気的に切り離された状態を維持されて不使用とされる。ａＢモードでは、直流電源Ｂ１に対する昇圧チョッパ（第１アーム）のみが構成される。

したがって、スイッチング素子Ｑ５のオフ固定によってノードＮ１１およびＮ１２間の電流経路が遮断された状態で、スイッチング素子Ｑ３，Ｑ４をオフに固定する一方で、スイッチング素子Ｑ１およびＱ２が、直流電源Ｂ１の出力を制御するためのデューティ比ＤＴ１に基づく、制御パルス信号／ＳＤ１およびＳＤ１にそれぞれ応じてオンオフ制御される。

同様に、直流電源Ｂ２のみを用いるｂＢモードでは、直流電源Ｂ１は、出力電圧ＶＨがＶ１よりも高く制御されている限りにおいて、電力線ＰＬと電気的に切り離された状態を維持されて不使用とされる。ｂＢモードでは、直流電源Ｂ２に対する昇圧チョッパ（第１アーム）のみが構成される。

したがって、スイッチング素子Ｑ５のオフ固定によってノードＮ１１およびＮ１２間の電流経路が遮断された状態で、スイッチング素子Ｑ１，Ｑ２をオフに固定する一方で、スイッチング素子Ｑ３およびＱ４が、直流電源Ｂ２の出力を制御するためのデューティ比ＤＴ２に基づく、制御パルス信号／ＳＤ２およびＳＤ２にそれぞれ応じてオンオフ制御される。なお、ａＢモードおよびｂＢモードでは、デューティ比ＤＴ１またはＤＴ２は、出力電圧ＶＨを電圧指令値ＶＨ＊に従って制御（電圧制御）するように算出される。このように、昇圧モードに属する動作モードの各々では、出力電圧ＶＨは、電圧指令値ＶＨ＊に従って制御される。

直流電源Ｂ１のみを用いるａＤ直結モードでは、スイッチング素子Ｑ５のオフ固定によってノードＮ１１およびＮ１２間の電流経路が遮断された状態で、スイッチング素子Ｑ１がオンに固定される一方で、スイッチング素子Ｑ２〜Ｑ４がオフに固定される。これにより、直流電源Ｂ２は、電力線ＰＬ，ＧＬ間から切り離された状態となるため、不使用とされる。したがって、出力電圧ＶＨは、直流電源Ｂ１の電圧Ｖ１と同等となる（ＶＨ＝Ｖ１）。

ａＤモードでは、直流電源Ｂ２は、電力線ＰＬ，ＧＬ間から電気的に切り離された状態を維持されて不使用とされる。なお、Ｖ２＞Ｖ１の状態でａＤモードを適用すると、スイッチング素子Ｑ１およびダイオードＤ１３を経由して、直流電源Ｂ２からＢ１へ短絡電流が生じる。このため、ａＤモードの適用には、Ｖ１＞Ｖ２が必要条件となる。

同様に、直流電源Ｂ２のみを用いるＢ２直結モードでは、スイッチング素子Ｑ５のオフ固定によってノードＮ１１およびＮ１２間の電流経路が遮断された状態で、スイッチング素子Ｑ３がオンに固定される一方で、スイッチング素子Ｑ１，Ｑ２，Ｑ４がオフに固定される。これにより、直流電源Ｂ１は、電力線ＰＬ，ＧＬ間から切り離された状態となって不使用とされる。したがって、出力電圧ＶＨは、直流電源Ｂ２の電圧Ｖ２と同等となる（ＶＨ＝Ｖ２）。

なお、Ｖ１＞Ｖ２の状態でＢ１直結モードを適用すると、ダイオードＤ１およびスイッチング素子Ｑ３を経由して、直流電源Ｂ１からＢ２へ短絡電流が生じる。このため、Ｂ２直結モードの適用には、Ｖ２＞Ｖ１が必要条件となる。

なお、Ｖ１およびＶ２が同等である場合には、直流電源Ｂ１およびＢ２を電力線ＰＬ，ＧＬ間に電気的に並列接続した状態を維持するＰＤモードを選択することも可能である。パラレル直結モードでは、スイッチング素子Ｑ５のオフ固定によってノードＮ１１およびＮ１２間の電流経路が遮断された状態で、スイッチング素子Ｑ１，Ｑ３をオンに固定する一方で、スイッチング素子Ｑ２，Ｑ４がオフに固定される。これにより、出力電圧ＶＨは、Ｖ１，Ｖ２と同等となる。Ｖ１およびＶ２間の電圧差は、直流電源Ｂ１およびＢ２間に短絡電流を生じさせるので、当該電圧差が小さいときに限定して、ＰＤモードを適用することができる。

さらに、ＳＤモードでは、直流電源Ｂ１およびＢ２を、電力線ＰＬ，ＧＬ間に電気的に直列接続した状態が維持される。具体的には、スイッチング素子Ｑ５のオン固定によってノードＮ１１およびＮ１２間の電流経路が形成された状態で、スイッチング素子Ｑ１〜Ｑ４がオフに固定される。これにより、出力電圧ＶＨは、直流電源Ｂ１およびＢ２の電圧Ｖ１およびＶ２の和と同等となる（ＶＨ＝Ｖ１＋Ｖ２）。

直結モード（ａＤモード、ｂＤモード、ＰＤモード、および、ＳＤモード）の各々では、出力電圧ＶＨは、直流電源Ｂ１，Ｂ２の電圧Ｖ１，Ｖ２に依存して決まるため、直接制御することができなくなる。このため、直結モードに含まれる各動作モードでは、出力電圧ＶＨが負荷３０の動作に適した電圧に設定できなくなることにより、負荷３０での電力損失が増加する可能性がある。

一方で、直結モードでは、各スイッチング素子Ｑ１〜Ｑ５がオンオフされないため、電力変換器１０での電力損失（オンオフに伴うスイッチング損失）が抑制される。したがって、負荷３０の動作状態によっては、直結モードの適用によって、負荷３０の電力損失増加量よりも電力変換器１０での電力損失減少量が多くなることにより、電源システム５全体での電力損失が抑制できる可能性がある。

この結果、本実施の形態２に従う電源システムにおいても、全電圧シリーズ（ＳＲ）モードを含む、図２８に示された複数の動作モードを、負荷３０および／または電力変換器５０の動作状態に応じて適切に切換えることによって、ＤＣ／ＤＣ変換を実行できる。この結果、電力損失の小さい全電圧シリーズ（ＳＲ）モードの他、他の動作モードを適切に選択することによって、電源システム５全体での高効率化を図ることができる。

［実施の形態２の変形例２］
実施の形態２の変形例２では、実施の形態２で説明した電力変換器５０の回路構成の変形例について説明する。

（双方向スイッチの配置による変形）
図５４は、実施の形態２の変形例２の第１の例に従う電力変換器１１の構成を説明するための回路図である。

図５４を参照して、電力変換器１１は、図２１に示された電力変換器１０と比較すると、ノードＮ１１およびＮ１２の間に接続される半導体素子として、スイッチング素子Ｑ５に代えて、双方向スイッチＱＢ５を有する点で異なる。すなわち、双方向スイッチＱＢ５は、「第５の半導体素子」に対応する。電力変換器１１のその他の構成は、電力変換器１０と同様であるので、詳細な説明は繰り返さない。

双方向スイッチＱＢ５は、ノードＮ１およびＮ２の間に電気的に直列接続された、ダイオードＤ１５ａおよびスイッチング素子Ｑ５ａを有する。ダイオードＤ１５ａは、ノードＮ１１からノードＮ１２へ向かう方向を順方向として、ノードＮ１１およびＮ１２の間に電気的に接続される。

双方向スイッチＱＢ５は、ノードＮ１１およびＮ１２の間に電気的に直列接続された、ダイオードＤ１５ｂおよびスイッチング素子Ｑ５ｂをさらに有する。ダイオードＤ１５ｂおよびスイッチング素子Ｑ５ｂは、ノードＮ１１およびＮ１２間に、ダイオードＤ１５ａおよびスイッチング素子Ｑ５ａに対して並列に接続される。ダイオードＤ１５ｂは、ノードＮ１２からノードＮ１１へ向かう方向を順方向として、ノードＮ１１，Ｎ１２間に電気的に接続される。

スイッチング素子Ｑ５ａ，Ｑ５ｂは、制御装置４０（図２１）からの制御信号ＳＱ５ａ，ＳＱ５ｂにそれぞれ応じてオンオフ制御される。

双方向スイッチＱＢ５では、スイッチング素子Ｑ５ａがオンすると、ダイオードＤ１５ａにより、ノードＮ１１からＮ１２に向かう方向に電流経路が形成される。一方で、スイッチング素子Ｑ５ａがオフすると、ノードＮ１１からＮ１２に向かう方向の電流経路は遮断される。

また、スイッチング素子Ｑ５ｂがオンすると、ダイオードＤ１５ｂにより、ノードＮ１２からＮ１１に向かう方向に電流経路が形成される。一方で、スイッチング素子Ｑ５ｂがオフすると、ノードＮ１２からＮ１１に向かう方向の電流経路は遮断される。

このように、双方向スイッチＱＢ５において、スイッチング素子Ｑ５ａをオンする一方でスイッチング素子Ｑ５ｂをオフすると、ノードＮ１１からＮ１２に向かう電流経路が形成される一方で、ノードＮ１２からＮ１１に向かう電流経路は遮断される。反対に、スイッチング素子Ｑ５ｂをオンする一方でスイッチング素子Ｑ５ａをオフすると、ノードＮ１２からＮ１１に向かう方向に電流経路が形成される一方で、ノードＮ１１からＮ１２に向かう電流経路は遮断される。

双方向スイッチＱＢ５を有する電力変換器１１では、全電圧シリーズモード（ＳＲ）において、図５５に示すゲート論理式に従って、スイッチング素子Ｑ１〜Ｑ４，Ｑ５ａ，Ｑ５ｂのオンオフを制御することができる。

図５５を参照して、スイッチング素子Ｑ１〜Ｑ４のオンオフは、電力変換器１０と同様に制御することができる。したがって、制御信号ＳＱ１〜ＳＱ４を生成するためのゲート論理式は、図２７と同様である。

一方で、スイッチング素子Ｑ５に代わる、スイッチング素子Ｑ５ａ，Ｑ５ｂについては、パラレル下アームオン状態（図２２）、シリーズ上アームオン状態（図２３）および、パラレル上アームオン状態（図２４）において、下記のように制御される必要がある。

再び図２３を参照して、シリーズ上アームオン状態では、ノードＮ１１およびＮ１２の間に電流経路を形成する必要がある。特に、力行電流（直流電源Ｂ１，Ｂ２の放電）および回生電流（直流電源Ｂ１，Ｂ２の放電）の両方に対応するために、スイッチング素子Ｑ５ａ，Ｑ５ｂの両方をオンすることが好ましい。

再び図２２を参照して、パラレル下アームオン状態では、スイッチング素子Ｑ２およびＱ４がオン状態であるため、ノードＮ１２が電力線ＰＬと接続されるとともに、ノードＮ１１は電力線ＧＬと接続される。したがって、ノードＮ１２からノードＮ１１へ向かう電流経路がさらに形成されると、電力線ＰＬおよびＧＬ間に短絡経路が形成されてしまう。したがって、パラレル下アームオン状態では、ノードＮ１２からノードＮ１１へ向かう電流経路を遮断するために、スイッチング素子Ｑ５ｂをオフすることが必要である。

一方で、スイッチング素子Ｑ５ａについては、パラレル下アームオン状態が適用されるシリーズ昇圧動作時には、シリーズ上アームオン期間およびパラレル下アームオン期間を通じてオンを維持することが好ましい。これにより、電流力行時（直流電源Ｂ１，Ｂ２の放電時）には、ダイオードＤ１１およびＤ１３のリカバリ損失を発生することなく、パラレル下アームオン状態（図２２）からシリーズ上アームオン状態（図２３）へ遷移することができる。

再び図２４を参照して、パラレル上アームオン状態では、スイッチング素子Ｑ１およびＱ３がオン状態であるため、ノードＮ１１が電力線ＰＬと接続されるとともに、ノードＮ１２は電力線ＧＬと接続される。したがって、ノードＮ１１からノードＮ１２へ向かう電流経路がさらに形成されると、電力線ＰＬおよびＧＬ間に短絡経路が形成されてしまう。したがって、パラレル上アームオン状態では、ノードＮ１１からノードＮ１２へ向かう電流経路を遮断するために、スイッチング素子Ｑ５ａをオフすることが必要である。

一方で、スイッチング素子Ｑ５ｂについては、パラレル上アームオン状態が適用されるシリーズ降圧動作時には、シリーズ上アームオン期間およびパラレル上アームオン期間を通じてオンを維持することが好ましい。これにより、電流回生時（直流電源Ｂ１，Ｂ２の充電時）には、ダイオードＤ１２およびＤ１４のリカバリ損失を発生することなく、パラレル上アームオン状態（図２４）からシリーズ上アームオン状態（図２３）への遷移することができる。

以上より、電力変換器１１の全電圧シリーズモードでは、パラレル下アームオン期間では、スイッチング素子Ｑ５ａをオンする一方でスイッチング素子Ｑ５ｂをオフし、シリーズ上アームオン期間では、スイッチング素子Ｑ５ｂをオンする一方でスイッチング素子Ｑ５ａをオフし、シリーズ上アーム期間では、スイッチング素子Ｑ５ａおよびＱ５ｂをオンする。

全電圧シリーズモードでの電力変換器１０および１１の動作を包括すると、ノードＮ１１およびＮ１２の間について、シリーズ上アームオン期間では双方向の電流経路が形成され、パラレル下アームオン期間では、少なくともノードＮ１２からノードＮ１１へ向かう電流経路が遮断され、パラレル上アームオン期間では、少なくともノードＮ１１からノードＮ１２へ向かう電流経路が遮断されるように、スイッチング素子Ｑ５またはＱ５ａ，Ｑ５ｂが制御されることが理解される。

次に、スイッチング素子Ｑ５ａ，Ｑ５ｂのオンオフ制御のためのゲート論理式を説明する。

再び、図５５を参照して、スイッチング素子Ｑ５ａの制御信号ＳＱ５ａは、制御パルス信号ＳＤ１およびＳＤ２の論理和（ＯＲ）演算によって求められる。さらに、スイッチング素子Ｑ５ｂの制御信号ＳＱ５ｂは、制御パルス信号／ＳＤ１および／ＳＤ２の論理和（ＯＲ）演算によって求められる。

このゲート論理式に従えば、制御パルス信号ＳＤ１およびＳＤ２がＬレベルに設定されるパラレル上アームオン状態では、スイッチング素子Ｑ５ａがオフされる一方で、スイッチング素子Ｑ５ｂはオンされる。さらに、制御パルス信号ＳＤ１およびＳＤ２がＨレベルに設定されるパラレル下アームオン状態では、スイッチング素子Ｑ５ａがオンされる一方で、スイッチング素子Ｑ５ｂはオフされる。また、制御パルス信号ＳＤ１およびＳＤ２が異なるレベル（Ｈ／Ｌ）に設定されるシリーズ上アームオン期間では、スイッチング素子Ｑ５ａ，Ｑ５ｂがオンされる。これにより、上述した、全電圧シリーズモードでのスイッチング素子Ｑ５ａ，Ｑ５ｂのオンオフ制御が実現される。

このように、実施の形態２の変形例２の第１の例に従う電力変換器１１においても、図５５に示されたゲート論理式を全電圧範囲で共通に用いて、シリーズ降圧動作（低電圧範囲）およびシリーズ昇圧動作（高電圧範囲）の両方に適応できる全電圧シリーズモードを実現できる。

なお、電力変換器１１に対して、電力変換器１０と同様の他のモードを適用することも可能である。

図５６には、電力変換器１１のＰＢモードにおけるスイッチング素子Ｑ１〜Ｑ４，Ｑ５ａ，Ｑ５ｂをオンオフ制御するためのゲート論理式が示される。

図５６を参照して、スイッチング素子Ｑ１〜Ｑ４は、電力変換器１０のＰＢモードでの図３６と共通のゲート論理式に従ってオンオフ制御される。

すなわち、スイッチング素子Ｑ２が制御パルス信号ＳＤ１に応じてオンオフされる一方で、スイッチング素子Ｑ１は制御パルス信号／ＳＤ１に応じてオンオフされる。同様に、スイッチング素子Ｑ３は制御パルス信号ＳＤ２に応じてオンオフされる一方で、スイッチング素子Ｑ４は制御パルス信号／ＳＤ２に応じてオンオフされる。

スイッチング素子Ｑ５ａ，Ｑ５ｂは、電力変換器１０のスイッチング素子Ｑ５と共通のゲート論理式に従って、共通にオンオフすることができる。すなわち、スイッチング素子Ｑ５のオン期間において、スイッチング素子Ｑ５ａ，Ｑ５ｂをともにオンする一方で、スイッチング素子Ｑ５のオフ期間において、スイッチング素子Ｑ５ａ，Ｑ５ｂをともにオフする制御が可能である。

また、ＰＢモードにおいて、ノードＮ１１およびＮ１２間の電流経路は、Ｂ１Ｌアーム（スイッチング素子Ｑ２オン）およびＢ２Ｌアーム（スイッチング素子Ｑ４）の両方を形成する場合には、図３０に示したパラレル下アームオン状態と同様の電流経路が形成されるので、ノードＮ１２からＮ１１へ向かう電流経路を遮断する必要がある。同様に、Ｂ１Ｕアーム（スイッチング素子Ｑ１）およびＢ２Ｕアーム（スイッチング素子Ｑ３）の両方を形成する場合には、図３１に示したパラレル上アームオン状態と同様の電流経路が形成されるので、ノードＮ１１からＮ１２へ向かう電流経路を遮断する必要がある。

したがって、スイッチング素子Ｑ５ａ，Ｑ５ｂの各々をスイッチング素子Ｑ５と共通に制御する制御の他、スイッチング素子Ｑ５ａ，Ｑ５ｂについては、図５５に示されたＳＲモードでのゲート論理式に従って、ＳＢモードでのオンオフを制御することも可能である。すなわち、電力変換器１１では、スイッチング素子Ｑ５ａ，Ｑ５ｂのオンオフ制御のゲート論理式を、ＳＲモードおよびＰＢモード間で共通化できる。

このように、電力変換器１１（図５４）についても、電力変換器５０と同様に、効率に優れるＳＲモード（シリーズモード）および、直流電源Ｂ１，Ｂ２間の電力配分を直接制御可能なＰＢモードを全電圧範囲において自由に選択することができるので、直流電源Ｂ１およびＢ２の利用効率を高めることができる。

再び、図２８を参照して、電力変換器１１に対しても、ＳＲモードおよびＰＢモード以外の動作モード（ａＢモード、ｂＢモード、ａＤモード、ｂＢモード、ＰＤモードおよびＳＤモード）を適用することが可能である。

電力変換器１１においても、電力変換器１０においてスイッチング素子Ｑ５がオフ固定されるこれらの動作モードでは、スイッチング素子Ｑ５ａ，Ｑ５ｂについてもオフ固定される。また、スイッチング素子Ｑ１〜Ｑ４については、電力変換器１０と同様に制御することができる。

以上のように、図５４に示された電力変換器１１においても、全電圧シリーズ（ＳＲ）モードを含む、図２８に示された複数の動作モードを、負荷３０および／または電力変換器５０の動作状態に応じて適切に切換えることによって、ＤＣ／ＤＣ変換を実行できる。この結果、電力損失の小さい全電圧シリーズ（ＳＲ）モードの他、他の動作モードを適切に選択することによって、電源システム全体での高効率化を図ることができる。

（簡素化のための変形例）
ここまで、実施の形態２およびその変形例に従う電力変換器１０，１１では、「第１の半導体素子」〜「第４の半導体素子」の各々について、スイッチング素子Ｑ１〜Ｑ４および逆並列ダイオードＤ１１〜Ｄ１４のペアによって構成する例を説明した。

また、「第５の半導体素子」については、逆並列ダイオードが設けられないスイッチング素子Ｑ５（図２１）または、双方向スイッチを構成するためのスイッチング素子Ｑ５ａ，Ｑ５ｂのペア（図５４）によって構成する例を示した。すなわち、「第１の半導体素子」〜「第５の半導体素子」の全てが、電流経路の形成（オン）および遮断（オフ）を制御可能なスイッチング素子を備えた構成を例示した。これらの構成例では、直流電源Ｂ１，Ｂ２の両方に対して回生充電を適用できる。

しかしながら、直流電源Ｂ１およびＢ２の一方ないし両方を回生充電しない構成では、「第１の半導体素子」から「第４の半導体素子」の一部について、スイッチング素子もしくはダイオードのどちらかを省略することで構造を簡素化することができる。すなわち、「第１の半導体素子」から「第５の半導体素子」の一部のみが、上記スイッチング素子を有する構成とすることも原理上可能である。

たとえば、直流電源Ｂ１を回生充電せず、放電（力行）のみで使用する場合には、図２１に示された電力変換器１０に代えて、図５７に示される電力変換器１２ａの構成を用いることができる。

図５７を参照して、電力変換器１２ａでは、図２１に示された電力変換器１０と比較して、直流電源Ｂ１への回生を制御するためのスイッチング素子Ｑ１の配置を省略することができる。すなわち、ノードＮ１１および電力線ＰＬの間の「第１の半導体素子」をダイオードＤ１１のみで構成することができる。電力変換器１２ａにおいても、スイッチング素子Ｑ２〜Ｑ５のオンオフは、図２７（ＳＲモード）、図３６（ＰＢモード）または、図２８（その他のモード）に従って制御することができる。さらに、電力変換器１２ａでは、主に、直流電源Ｂ１への回生電流の経路を確保するために配置されるダイオードＤ１２についても省略できる可能性がある。

同様に、直流電源Ｂ２を回生充電せず、放電（力行）のみで使用する場合には、図５８に示される電力変換器１３ａの構成を用いることができる。

図５８を参照して、電力変換器１３ａでは、図２１に示された電力変換器１０と比較して、直流電源Ｂ２への回生を制御するためのスイッチング素子Ｑ３の配置を省略することができる。すなわち、ノードＮ１２および電力線ＧＬの間の「第３の半導体素子」をダイオードＤ１３のみで構成することができる。

電力変換器１３ａにおいても、スイッチング素子Ｑ１，Ｑ２，Ｑ４，Ｑ５のオンオフは、図２７（ＳＲモード）、図３６（ＰＢモード）または、図２８（その他のモード）に従って制御することができる。さらに、電力変換器１３ａでは、主に、直流電源Ｂ２への回生電流の経路を確保するために配置されるダイオードＤ１４についても省略できる可能性がある。

さらに、直流電源Ｂ１およびＢ２の両方を回生充電せず、放電（力行）のみで使用する場合には、図５９に示される電力変換器１４ａの構成を用いることができる。

図５９を参照して、電力変換器１４ａでは、図２１に示された電力変換器１０と比較して、直流電源Ｂ１，Ｂ２への回生を制御するためのスイッチング素子Ｑ１，Ｑ３の配置を省略することができる。すなわち、ノードＮ１１および電力線ＰＬの間の「第１の半導体素子」をダイオードＤ１１のみで構成することができるとともに、ノードＮ１２および電力線ＧＬの間の「第３の半導体素子」をダイオードＤ１３のみで構成することができる。

電力変換器１４ａにおいても、スイッチング素子Ｑ２，Ｑ４，Ｑ５のオンオフは、図２７（ＳＲモード）、図３６（ＰＢモード）または、図２８（その他のモード）に従って制御することができる。さらに、電力変換器１４ａでは、主に、直流電源Ｂ１，Ｂ２への回生電流の経路を確保するために配置されるダイオードＤ１２，Ｄ１４についても省略できる可能性がある。

また、図５４に示された電力変換器１１において、ＳＲモードに関しては、直流電源Ｂ１およびＢ２のいずれか一方でも回生不能な場合には、力行動作に限定されるため、スイッチング素子Ｑ５ｂについては省略することができる。

また、ＰＢモードに関しても、たとえば、直流電源Ｂ１およびＢ２の両方が回生不能で力行動作に限定される場合には、スイッチング素子Ｑ５ｂが通流させる方向には電流が生じない。あるいは、直流電源Ｂ１およびＢ２の一方のみが回生不能で力行動作する場合には、スイッチング素子Ｑ５には電流が流れない。また、図２８に示したように、ａＢモード、ｂＢモード、ａＤモードおよび、ｂＤモードのいずれにおいても、スイッチング素子Ｑ５（スイッチング素子Ｑ５ａ，Ｑ５ｂ）には電流が流れない。

したがって、図５４に示された電力変換器１１において、直流電源Ｂ１およびＢ２のいずれか一方でも回生充電しない場合には、ノードＮ１２からＮ１１へ向かう電流経路は常時不要であるので、スイッチング素子Ｑ５ｂおよびダイオードＤ１５ｂを省略することが可能である。すなわち、「第５の半導体素子」についても、ノードＮ１１からＮ１２へ向かう電流経路をオンオフする機能のみを持たせるように構成することが可能である。

したがって、直流電源Ｂ１を回生充電せず、放電（力行）のみで使用する場合には、図５４に示された電力変換器１１に代えて、図６０に示される電力変換器１２ｂの構成を用いることも可能である。

図６０を参照して、電力変換器１２ｂでは、図５７に示された電力変換器１２ａと比較して、スイッチング素子Ｑ５に代えて、ノードＮ１１からＮ１２に向かう電流経路の形成／遮断を制御するためのスイッチング素子Ｑ５ａおよびダイオードＤ１５ａが配置される。すなわち、電力変換器１２ｂでは、図５４に示された電力変換器１１の構成と比較して、直流電源Ｂ１への回生を制御するためのスイッチング素子Ｑ１の配置が省略されるとともに、「第５の半導体素子」に関してスイッチング素子Ｑ５ｂおよびダイオードＤ１５ｂが省略されている。

また、ダイオードＤ１２についても、電力変換器１２ａ（図５７）と同様に省略することが可能である。電力変換器１２ｂにおいて、スイッチング素子Ｑ２〜Ｑ４，Ｑ５ａのオンオフは、電力変換器１１での図５４（ＰＢモード）、図５５（ＳＲモード）または、図２８（その他のモード）に従って制御される。

また、直流電源Ｂ２を回生充電せず、放電（力行）のみで使用する場合には、図５４に示された電力変換器１１に代えて、図６１に示される電力変換器１３ｂの構成を用いることも可能である。

図６１を参照して、電力変換器１３ｂでは、図５８に示された電力変換器１３ａと比較して、スイッチング素子Ｑ５に代えて、ノードＮ１１からＮ１２に向かう電流経路の形成／遮断を制御するためのスイッチング素子Ｑ５ａおよびダイオードＤ１５ａが配置される。すなわち、電力変換器１３ｂでは、図５４に示された電力変換器１１の構成と比較して、直流電源Ｂ２への回生を制御するためのスイッチング素子Ｑ３の配置が省略されるとともに、「第５の半導体素子」に関してスイッチング素子Ｑ５ｂおよびダイオードＤ１５ｂが省略されている。

また、ダイオードＤ１４についても、電力変換器１３ａ（図５８）と同様に省略することが可能である。なお、電力変換器１３ｂにおいても、スイッチング素子Ｑ１，Ｑ２，Ｑ４，Ｑ５ａのオンオフは、図５４（ＰＢモード）、図５５（ＳＲモード）または、図２８（その他のモード）に従って制御することができる。

同様に、直流電源Ｂ１およびＢ２の両方を回生充電せず、放電（力行）のみで使用する場合には、図５４に示された電力変換器１１に代えて、図６２に示される電力変換器１４ｂの構成を用いることも可能である。

図６２を参照して、電力変換器１４ｂでは、図５９に示された電力変換器１４ａと比較して、スイッチング素子Ｑ５に代えて、ノードＮ１１からＮ１２に向かう電流経路の形成／遮断を制御するためのスイッチング素子Ｑ５ａおよびダイオードＤ１５ａが配置される。すなわち、電力変換器１４ｂでは、図５４に示された電力変換器１１の構成と比較して、直流電源Ｂ１，Ｂ２への回生を制御するためのスイッチング素子Ｑ１，Ｑ３の配置が省略されるとともに、「第５の半導体素子」に関してスイッチング素子Ｑ５ｂおよびダイオードＤ１５ｂが省略されている。

また、ダイオードＤ１２，Ｄ１４についても、電力変換器１４ａ（図５９）と同様に省略することが可能である。なお、電力変換器１４ｂにおいても、スイッチング素子Ｑ２，Ｑ４，Ｑ５ａのオンオフは、図５４（ＰＢモード）、図５５（ＳＲモード）または、図２８（その他のモード）に従って制御することができる。

なお、直流電源Ｂ１，Ｂ２の両方を回生充電しない電力変換器１４ｂ（図６２）は、「第１の半導体素子」をダイオードＤ１１で構成し、「第２の半導体素子」をスイッチング素子Ｑ２で構成し、「第３の半導体素子」をダイオードＤ１３で構成し、「第４の半導体素子」をスイッチング素子Ｑ４で構成し、さらに、「第５の半導体素子」を少なくともノードＮ１１からＮ１２へ向かう電流経路をオンオフする機能のみを持たせるように構成したものである。この構成は、直流電源Ｂ１，Ｂ２と電力線ＰＬ，ＧＬとの間で、複数の動作モードを切換えて直流電力変換（ＤＣ／ＤＣ変換）を実行するための必要最小限の構成に相当する。なお、図５９の電力変換器１４ａでは、「第５の半導体素子」は、ノードＮ１１からＮ１２へ向かう電流経路に加えて、ノードＮ１２からＮ１１へ向かう電流経路についても共通にオンオフできる機能を有するように構成されている。

電力変換器１４ａ（図５９）および電力変換器１４ｂ（図６２）の構成に対して、「第１の半導体素子」にスイッチング素子Ｑ１をさらに設けることによって直流電源Ｂ１を回生充電することが可能となる（図５８，図６１）。この場合には、図５８，図６１にも示されるように、スイッチング素子Ｑ２に対してダイオードＤ１２を逆並列接続することが好ましい。

また、電力変換器１４ａ（図５９）および電力変換器１４ｂ（図６２）の構成に対して、「第３の半導体素子」にスイッチング素子Ｑ３をさらに設けることによって直流電源Ｂ２を回生充電することが可能となる（図５７，図６０）。この場合には、図５７，図６０にも示されるように、スイッチング素子Ｑ４に対してダイオードＤ１４を逆並列接続することが好ましい。

なお、電力変換器１０（図２１）または電力変換器１１（図５４）のように、「第１の半導体素子」から「第４の半導体素子」の各々をスイッチング素子およびダイオードの組によって構成するとともに、「第５の半導体素子」を両方向の電流（ノードＮ１１からＮ１２へ向かう電流およびノードＮ１２からＮ１１へ向かう電流）についての遮断機能を有することにより、直流電源Ｂ１，Ｂ２の両方に対して回生充電を適用できる。

なお、実施の形態１，２およびその変形例では、電力変換器１０，１１の構成について、スイッチング素子Ｓ１〜Ｓ４，Ｑ１〜Ｑ５（ＱＢ５）およびリアクトルＬ１，Ｌ２の接続関係を図示して説明したが、電力変換器１０，１１，５０の構成要素が、これらの素子のみに限定されることを意味するものではない。すなわち、本実施の形態において、構成要素同士が「電気的に接続される」との記載は、両要素間に他の回路要素やコネクタ端子が存在し、当該他の回路要素を経由して上記構成要素間に電気的な接続が確保されることを含むものとする。

たとえば、図２１または図５４に例示された構成において、直流電源Ｂ１，リアクトルＬ１，スイッチング素子Ｑ１，Ｑ２、およびダイオードＤ１１，Ｄ１２によって構成される一般的な昇圧チョッパに対して、残りの回路部分（スイッチング素子Ｑ３〜Ｑ５、ダイオードＤ１３，Ｄ１４、リアクトルＬ２，および直流電源Ｂ２を別ユニット化し、上記昇圧チョッパに対して当該ユニットをコネクタ端子によって電気的接続するような構成とした場合にも、図示された回路要素間の電気的接続関係が同様であれば、本実施の形態に従う電力変換器および電源システムが構成されることとなる。

また、電源システムの負荷３０は、電力変換器によって制御される直流電圧によって動作する機器であれば、任意の機器によって構成できる点について確認的に記載する。すなわち、本実施の形態では、電動車両の走行用電動機を含むように負荷３０が構成される例を説明したが、本発明の適用はこのような負荷に限定されるものではない。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

５ 電源システム、１０，１１，１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂ，５０，５０♯ 電力変換器、３０ 負荷、３２ インバータ、３５ モータジェネレータ、３６ 動力伝達ギヤ、３７ 駆動輪、４０ 制御装置、１０１，１０２，１２１〜１２６，１７０〜１７３，１７５，１７６，１８０〜１８４，１９１〜１９８ 電流経路、３００，３１０ 出力制御部、３０２，３１２ 偏差演算部、３０５，３１５ ＰＩ制御部、３０７ 加算部、３１７ 加算演算部、４００ ＰＷＭ制御部、４０２ 電圧比較部、４０５ 論理演算部、４１０ キャリア波発生部、Ｂ，Ｂ１，Ｂ２ 直流電源、ＣＨ 平滑コンデンサ、ＣＷ，ＣＷ１，ＣＷ２ キャリア波、Ｄ１〜Ｄ４，Ｄ１１〜Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５ａ，Ｄ１５ｂ ダイオード、ＤＴ１，ＤＴ２ デューティ比（直流電源出力制御）、Ｄｆｆ１，Ｄｆｆ２ フィードフォワード制御量、ＧＬ，ＰＬ 電力線、Ｉ１，Ｉ２ 電流（直流電源）、ＩＬ，ＩＬ１，ＩＬ２ リアクトル電流、Ｉｏ＊ 電圧指令値、Ｌ，Ｌ１，Ｌ２ リアクトル、Ｎ１，Ｎ２，Ｎ３，Ｎ１１，Ｎ１２ ノード、Ｐｌｓ，Ｐｌｓ０，Ｐｌｓ１，Ｐｌｓ２，Ｐｌｓ３ 導通損失、Ｑ１〜Ｑ５，Ｑ５ａ，Ｑ５ｂ，ＱＢ５，Ｑ５，Ｓ１〜Ｓ４ スイッチング素子、ＱＢ５ 双方向スイッチ、ＳＤ，ＳＤ１，ＳＤ２ 制御パルス信号、ＳＧ１〜ＳＧ４，ＳＱ１〜ＳＱ５，ＳＱ５ａ，ＳＱ５ｂ，ＳＱ５ 制御信号（スイッチング素子）、Ｔｏ スイッチング周期、Ｖ１，Ｖ２ 電圧（直流電源）、ＶＨ 出力電圧（電力変換器）。

Claims (14)

1. 負荷と接続された高電圧側の第１の電力線および低電圧側の第２の電力線の間の直流電圧を制御するための電源システムであって、
   第１の直流電源と、
   第２の直流電源と、
   前記第１および第２の直流電源と前記第１および第２の電力線との間で直流電力変換を実行するための電力変換器と、
   前記電力変換器における前記直流電力変換を制御するための制御装置を備え、
   前記電力変換器は、
   第１のリアクトルと、
   第２のリアクトルと、
   前記制御装置からの制御信号に応答したオンオフ制御によって、前記第１および第２のリアクトルを経由する電流経路を切換えるように構成された複数のスイッチング素子とを含み、
   前記制御装置は、前記第１および第２の電力線の間に前記第１および第２の直流電源ならびに前記第１および第２のリアクトルが直列に接続される第１の動作期間を含むように前記直流電力変換を実行する第１の動作モードを適用する場合であって、前記直流電圧を前記第１および第２の直流電源の電圧の和に相当する第１の電圧よりも低い電圧に制御するときには、前記第１の動作期間と第２の動作期間とが交互に現れるように、前記複数のスイッチング素子のオンオフを制御し、
   前記第２の動作期間において、前記第１および第２の直流電源は、前記第１および第２のリアクトルをそれぞれ経由して、前記第１および第２の電力線の間に並列に電気的に接続され、
   前記制御装置は、前記第１の動作モードを適用する場合であって、前記直流電圧を前記第１の電圧よりも高い電圧に制御するときには、前記第１の動作期間と第３の動作期間とが交互に現れるように、前記複数のスイッチング素子のオンオフを制御し、
   前記第３の動作期間において、前記第１および第２の直流電源は、前記第１および第２の電力線の両方を含む電流経路を形成することなく、前記第１の直流電源が前記第１のリアクトルとの間で電流経路を形成し、かつ、前記第２の直流電源が前記第２のリアクトルとの間で電流経路を形成する、電源システム。
2. 前記制御装置は、前記第１の動作モードを適用する場合であって、前記直流電圧を前記第１の電圧よりも低い電圧に制御するときには、前記第１および第２の直流電源の電圧の低下に従って、前記第１および第２の動作期間の和に対する前記第１の動作期間の比率を増加させ、前記直流電圧を前記第１の電圧よりも高い電圧に制御するときには、前記第１および第２の直流電源の電圧の増加に従って、前記第１および第３の動作期間の和に対する前記第１の動作期間の比率を増加させる、請求項１記載の電源システム。
3. 負荷と接続された高電圧側の第１の電力線および低電圧側の第２の電力線の間の直流電圧を制御するための電源システムであって、
   第１の直流電源と、
   第２の直流電源と、
   前記第１および第２の直流電源と前記第１および第２の電力線との間で直流電力変換を実行するための電力変換器と、
   前記電力変換器における前記直流電力変換を制御するための制御装置を備え、
   前記電力変換器は、
   第１のリアクトルと、
   第２のリアクトルと、
   前記制御装置からの制御信号に応答したオンオフ制御によって、前記第１および第２のリアクトルを経由する電流経路を切換えるように構成された複数のスイッチング素子とを含み、
   前記制御装置は、前記第１および第２の電力線の間に前記第１および第２の直流電源ならびに前記第１および第２のリアクトルが直列に接続される第１の動作期間を含むように前記直流電力変換を実行する第１の動作モードを適用する場合であって、前記直流電圧を前記第１および第２の直流電源の電圧の和に相当する第１の電圧よりも低い電圧に制御するときには、前記第１の動作期間と第２の動作期間とが交互に現れるように、前記複数のスイッチング素子のオンオフを制御し、
   前記第２の動作期間において、前記第１および第２の直流電源は、前記第１および第２のリアクトルをそれぞれ経由して、前記第１および第２の電力線の間に並列に電気的に接続され、
   前記複数のスイッチング素子は、
   第１のノードおよび前記第１の電力線の間に電気的に接続された第１のスイッチング素子と、
   第２のノードおよび前記第１のノードの間に電気的に接続された第２のスイッチング素子と、
   第３のノードおよび前記第２のノードの間に電気的に接続された第３のスイッチング素子と、
   前記第１の直流電源の負極端子と電気的に接続された前記第２の電力線と、前記第３のノードとの間に電気的に接続された第４のスイッチング素子とを有し、
   前記第１のリアクトルは、前記第２のノードと前記第２の電力線との間に、前記第１の直流電源と直列に電気的に接続され、
   前記第２のリアクトルは、前記第１および第３のノードの間に、前記第２の直流電源と直列に電気的に接続され、
   前記第１の動作期間においては、前記第１および第３のスイッチング素子がオンされる一方で、前記第２の動作期間においては、前記第１、第２および第４のスイッチング素子がオンされる、電源システム。
4. 前記制御装置は、前記第１の動作モードを適用する場合であって、前記直流電圧を前記第１および第２の直流電源の電圧の和よりも高い電圧に制御するときには、前記第１の動作期間と第３の動作期間とが交互に現れるように、前記複数のスイッチング素子のオンオフを制御し、
   前記第３の動作期間において、前記第２、第３および第４のスイッチング素子がオンされる、請求項３記載の電源システム。
5. 前記第１から第４のスイッチング素子のオンオフは、ローレベル期間およびハイレベル期間を有する第１および第２の制御パルス信号に従って制御され、
   前記第１の制御パルス信号は、前記直流電圧に対する前記第１の直流電源の電圧の比が小さくなる程前記ハイレベル期間の比率が大きくなるように生成され、
   前記第２の制御パルス信号は、前記直流電圧に対する前記第２の直流電源の電圧の比が小さくなる程前記ハイレベル期間の比率が大きくなるように生成され、
   前記第１および第２の制御パルス信号は、前記第１および第２の制御パルス信号のうちの所定の一方のパルス制御信号が前記ハイレベル期間から前記ローレベル期間へ遷移するタイミングにおいて、他方のパルス制御信号が前記ローレベル期間から前記ハイレベル期間へ遷移するように生成され、
   制御装置は、前記第１の動作モードにおいて、前記第１および第２の制御パルス信号の少なくとも一方が前記ローレベル期間であるときに前記第１のスイッチング素子をオンし、前記第１および第２の制御パルス信号の少なくとも一方が前記ハイレベル期間であるときに前記第３のスイッチング素子をオンし、前記第１および第２の制御パルス信号の両方が前記ハイレベル期間または前記ローレベル期間であるときに前記第２および第４のスイッチング素子をオンする、請求項４記載の電源システム。
6. 負荷と接続された高電圧側の第１の電力線および低電圧側の第２の電力線の間の直流電圧を制御するための電源システムであって、
   第１の直流電源と、
   第２の直流電源と、
   前記第１および第２の直流電源と前記第１および第２の電力線との間で直流電力変換を実行するための電力変換器と、
   前記電力変換器における前記直流電力変換を制御するための制御装置を備え、
   前記電力変換器は、
   第１のリアクトルと、
   第２のリアクトルと、
   前記制御装置からの制御信号に応答したオンオフ制御によって、前記第１および第２のリアクトルを経由する電流経路を切換えるように構成された複数のスイッチング素子とを含み、
   前記制御装置は、前記第１および第２の電力線の間に前記第１および第２の直流電源ならびに前記第１および第２のリアクトルが直列に接続される第１の動作期間を含むように前記直流電力変換を実行する第１の動作モードを適用する場合であって、前記直流電圧を前記第１および第２の直流電源の電圧の和に相当する第１の電圧よりも低い電圧に制御するときには、前記第１の動作期間と第２の動作期間とが交互に現れるように、前記複数のスイッチング素子のオンオフを制御し、
   前記第２の動作期間において、前記第１および第２の直流電源は、前記第１および第２のリアクトルをそれぞれ経由して、前記第１および第２の電力線の間に並列に電気的に接続され、
   前記複数のスイッチング素子は、
   第１のノードおよび前記第１の電力線の間に電気的に接続された第１のスイッチング素子と、
   第２のノードおよび前記第１のノードの間に電気的に接続された第２のスイッチング素子と、
   第３のノードおよび前記第２のノードの間に電気的に接続された第３のスイッチング素子と、
   前記第１の直流電源の負極端子と電気的に接続された前記第２の電力線と、前記第３のノードとの間に電気的に接続された第４のスイッチング素子とを有し、
   前記第１のリアクトルは、前記第２のノードと前記第１の電力線との間に、前記第１の直流電源と直列に電気的に接続され、
   前記第２のリアクトルは、前記第１および第３のノードの間に、前記第２の直流電源と直列に電気的に接続され、
   前記第１の動作期間においては、前記第２および第４のスイッチング素子がオンされる一方で、前記第２の動作期間においては、前記第１、第３および第４のスイッチング素子がオンされる、電源システム。
7. 前記制御装置は、前記第１の動作モードを適用する場合であって、前記直流電圧を前記第１および第２の直流電源の電圧の和よりも高い電圧に制御するときには、前記第１の動作期間と第３の動作期間とが交互に現れるように、前記複数のスイッチング素子のオンオフを制御し、
   前記第３の動作期間において、前記第１、第２および第３のスイッチング素子がオンされる、請求項６記載の電源システム。
8. 前記第１から第４のスイッチング素子のオンオフは、ローレベル期間およびハイレベル期間を有する第１および第２の制御パルス信号に従って制御され、
   前記第１の制御パルス信号は、前記直流電圧に対する前記第１の直流電源の電圧の比が小さくなる程前記ハイレベル期間の比率が大きくなるように生成され、
   前記第２の制御パルス信号は、前記直流電圧に対する前記第２の直流電源の電圧の比が小さくなる程前記ハイレベル期間の比率が大きくなるように生成され、
   前記第１および第２の制御パルス信号は、前記第１および第２の制御パルス信号のうちの所定の一方のパルス制御信号が前記ハイレベル期間から前記ローレベル期間へ遷移するタイミングにおいて、他方のパルス制御信号が前記ローレベル期間から前記ハイレベル期間へ遷移するように生成され、
   制御装置は、前記第１の動作モードにおいて、前記第１および第２の制御パルス信号の少なくとも一方が前記ローレベル期間であるときに前記第４のスイッチング素子をオンし、前記第１および第２の制御パルス信号の少なくとも一方が前記ハイレベル期間であるときに前記第２のスイッチング素子をオンし、前記第１および第２の制御パルス信号の両方が前記ハイレベル期間または前記ローレベル期間であるときに前記第１および第３のスイッチング素子をオンする、請求項７記載の電源システム。
9. 負荷と接続された高電圧側の第１の電力線および低電圧側の第２の電力線の間の直流電圧を制御するための電源システムであって、
   第１の直流電源と、
   第２の直流電源と、
   前記第１および第２の直流電源と前記第１および第２の電力線との間で直流電力変換を実行するための電力変換器と、
   前記電力変換器における前記直流電力変換を制御するための制御装置を備え、
   前記電力変換器は、
   第１のリアクトルと、
   第２のリアクトルと、
   前記制御装置からの制御信号に応答したオンオフ制御によって、前記第１および第２のリアクトルを経由する電流経路を切換えるように構成された複数のスイッチング素子とを含み、
   前記制御装置は、前記第１および第２の電力線の間に前記第１および第２の直流電源ならびに前記第１および第２のリアクトルが直列に接続される第１の動作期間を含むように前記直流電力変換を実行する第１の動作モードを適用する場合であって、前記直流電圧を前記第１および第２の直流電源の電圧の和に相当する第１の電圧よりも低い電圧に制御するときには、前記第１の動作期間と第２の動作期間とが交互に現れるように、前記複数のスイッチング素子のオンオフを制御し、
   前記第２の動作期間において、前記第１および第２の直流電源は、前記第１および第２のリアクトルをそれぞれ経由して、前記第１および第２の電力線の間に並列に電気的に接続され、
   前記電力変換器は、
   前記第１の電力線と第１のノードとの間に電気的に接続される第１の半導体素子と、
   前記第２の電力線と前記第１のノードとの間に電気的に接続される第２の半導体素子と、
   第２のノードと、前記第２の電力線との間に電気的に接続される第３の半導体素子と、
   前記第１の電力線と前記第２のノードとの間に電気的に接続される第４の半導体素子と、
   前記第１のノードと前記第２のノードとの間に電気的に接続される第５の半導体素子とを含み、
   前記複数のスイッチング素子は、前記第１から第５の半導体素子の各々に配置されたスイッチング素子を有し、
   前記第１から第５の半導体素子の各々は、前記スイッチング素子と逆並列に接続されたダイオードを有し、
   前記第１のリアクトルは、前記第１のノードと前記第２の電力線との間に、前記第１の直流電源と直列に電気的に接続され、
   前記第２のリアクトルは、前記第２のノードと前記第１の電力線の間に、前記第２の直流電源と直列に電気的に接続され、
   前記第１の動作期間においては、前記第５の半導体素子によって前記第１および第２のノード間に電流経路が形成される一方で、前記第２の動作期間においては、前記第１および第３の半導体素子の前記スイッチング素子がオンされるとともに、前記第５の半導体素子によって、少なくとも前記第１のノードから前記第２のノードへ向かう電流経路が遮断される、電源システム。
10. 前記制御装置は、前記第１の動作モードを適用する場合であって、前記直流電圧を前記第１および第２の直流電源の電圧の和よりも高い電圧に制御するときには、前記第１の動作期間と第３の動作期間とが交互に現れるように、前記複数のスイッチング素子のオンオフを制御し、
    前記第３の動作期間において、前記第２および第４の半導体素子の前記スイッチング素子がオンされるとともに、前記第５の半導体素子によって、少なくとも前記第２のノードから前記第１のノードへ向かう電流経路が遮断される、請求項９記載の電源システム。
11. 各前記スイッチング素子のオンオフは、ローレベル期間およびハイレベル期間を有する第１および第２の制御パルス信号に従って制御され、
    前記第１の制御パルス信号は、前記第１の直流電源からの出力を制御するための第１のデューティ比が大きくなる程前記ハイレベル期間の比率が大きくなるように生成され、
    前記第２の制御パルス信号は、前記第２の直流電源からの出力を制御するための第２のデューティ比が大きくなる程前記ハイレベル期間の比率が大きくなるように生成され、
    前記第１および第２の制御パルス信号は、前記第１および第２の制御パルス信号のうちの所定の一方のパルス制御信号が前記ハイレベル期間から前記ローレベル期間へ遷移するタイミングにおいて、他方のパルス制御信号が前記ローレベル期間から前記ハイレベル期間へ遷移するように生成され、
    前記制御装置は、前記第１の動作モードにおいて、前記第１および第２の制御パルス信号の両方が前記ハイレベル期間であるときに前記第２および第４の半導体素子の前記スイッチング素子をオンし、前記第１および第２の制御パルス信号の両方が前記ローレベル期間であるときに前記第１および第３の半導体素子の前記スイッチング素子をオンし、前記第１および第２の制御パルス信号の一方が前記ハイレベル期間である一方で他方が前記ローレベル期間であるときに、前記第５の半導体素子の前記スイッチング素子をオンする、請求項１０記載の電源システム。
12. 前記制御装置は、前記第１および第２の直流電源と前記第１および第２の電力線との間で並列に直流電圧変換を実行するための第２の動作モードを適用する場合には、
    前記制御装置は、前記第２の動作モードにおいて、前記第１の直流電源からの出力を制御するための第１のデューティ比に従って前記第２の半導体素子の前記スイッチング素子のオンオフを制御するとともに、前記第２の直流電源からの出力を制御するための第２のデューティ比に従って前記第４の半導体素子の前記スイッチング素子のオンオフを制御し、
    前記第５の半導体素子において、前記第２および第４の半導体素子の両方で前記スイッチング素子がオンしている期間では少なくとも前記第２のノードから第１のノードへ向かう電流経路が非形成とされる、請求項９記載の電源システム。
13. 前記第１および第３の半導体素子のいずれか一方において、前記複数のスイッチング素子のうちの対応するスイッチング素子の配置が省略され、
    前記第１の半導体素子において前記スイッチング素子の配置が省略されるときには、前記第２の半導体素子において前記ダイオードの配置がさらに省略され、
    前記第３の半導体素子において前記スイッチング素子の配置が省略されるときには、前記第４の半導体素子において前記ダイオードの配置がさらに省略される、請求項９記載の電源システム。
14. 前記第５の半導体素子は、
    前記第１のノードから前記第２のノードへ向かう電流経路を前記第１および第２のノード間に形成するオン状態と当該電流経路を遮断するオフ状態とを前記制御装置からの信号に応答して選択的に形成するための第１のサブスイッチング素子と、
    前記第２のノードから前記第１のノードへ向かう電流経路を前記第１および第２のノード間に形成するオン状態と当該電流経路を遮断するオフ状態とを前記制御装置からの信号に応答して選択的に形成するための第２のサブスイッチング素子とを含む、請求項９または１０記載の電源システム。

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