WO2017033244A1 - 電子装置 - Google Patents

Abstract

ハイサイドＭＯＳＦＥＴを備えた半導体チップとロウサイドＭＯＳＦＥＴを備えた半導体チップとを有する半導体装置が、配線基板（ＰＢ１）上に複数搭載されている。配線基板（ＰＢ１）は、電源電位が供給される電源配線ＷＶ１と、複数の半導体装置のロウサイド用ドレイン端子を複数の出力端子に電気的に接続する出力配線ＷＤ１，ＷＤ２，ＷＤ３と、を有している。電源配線ＷＶ１における電流経路の幅の最小値と最大値とを、それぞれ第１最小幅と第１最大幅とし、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅の最小値と最大値とを、それぞれ第２最小幅と第２最大幅とする。第１最小幅が第２最小幅よりも小さい場合は、第１最小幅は、第２最大幅の１／２よりも大きく、第２最小幅が第１最小幅よりも小さい場合は、第２最小幅は、第１最大幅の１／２よりも大きい。

Description

電子装置

　本発明は、電子装置に関し、例えば、モータ駆動用の電子装置に好適に利用できるものである。

　特開２０１３－６２９５９号公報（特許文献１）、特開２０１１－１７６９９９号公報（特許文献２）および特開２００４－２９７８４７号公報（特許文献３）には、モータ駆動装置に関する技術が記載されている。

特開２０１３－６２９５９号公報 特開２０１１－１７６９９９号公報 特開２００４－２９７８４７号公報

　ハイサイドＭＯＳＦＥＴを備えたハイサイド用半導体チップと、ロウサイドＭＯＳＦＥＴを備えたロウサイド用半導体チップと、を備えた半導体装置を、配線基板上に複数搭載した電子装置において、性能を向上させることが望まれる。

　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

　一実施の形態によれば、電子装置は、ハイサイドＭＯＳＦＥＴを備えたハイサイド用半導体チップと、ロウサイドＭＯＳＦＥＴを備えたロウサイド用半導体チップと、を備えた半導体装置を、配線基板上に複数搭載した電子装置である。前記複数の半導体装置のそれぞれは、内蔵する前記ロウサイド用半導体チップのドレイン電極と電気的に接続されたロウサイド用ドレイン端子を有している。前記配線基板は、電源電位が供給される第１導体パターンと、前記複数の半導体装置の前記ロウサイド用ドレイン端子を複数の出力端子に電気的に接続する第２導体パターンと、を有している。前記配線基板において、前記第１導体パターンにおける電流経路の幅と、前記第２導体パターンにおける電流経路の幅は、均一化されている。

　一実施の形態によれば、電子装置の性能を向上させることができる。

一実施の形態の電子装置を用いたモータ駆動システムを示す回路図である。 一実施の形態の電子装置を用いたモータ駆動システム全体を示す模式図（側面図）である。 一実施の形態の電子装置を用いたモータ駆動システム全体を示す模式図（斜視図）である。 自動車の制御システムを示す説明図である。 自動車の制御システムを示す説明図である。 モータに取り付けられた一実施の形態の電子装置を示す説明図である。 図６の一部を拡大して示す部分拡大断面図である。 図６の一部を拡大して示す部分拡大断面図である。 パワー用配線基板の上面図である。 半導体装置の上面図である。 半導体装置の下面図である。 半導体装置の平面透視図である。 半導体装置の断面図である。 半導体装置の断面図である。 半導体装置の断面図である。 半導体装置の断面図である。 パワー用配線基板の上面側の平面図である。 パワー用配線基板の上面側の平面透視図である。 パワー用配線基板の下面側の平面透視図である。 パワー用配線基板の下面側の平面図である。 パワー用配線基板上に半導体装置が搭載された構造の断面図である。 パワー用配線基板上に半導体装置が搭載された構造の断面図である。 パワー用配線基板上に半導体装置が搭載された構造の断面図である。 パワー用配線基板上に半導体装置が搭載された構造の断面図である。 パワー用配線基板の上面側の平面透視図である。 パワー用配線基板の下面側の平面透視図である。

　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。特に、本明細書中で用いる「円形状」は、「真円の形状」に限定されるものではなく、所謂「真円ではない略円形状」も含むものとする。

　以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

　また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

　（実施の形態）
　＜回路構成について＞      
　図１は、本実施の形態の電子装置を用いたモータ駆動システムを示す回路図である。

　図１に示されるモータ駆動システムは、パワー系回路構成部ＰＫと、制御系回路構成部ＳＫと、を有しており、パワー系回路構成部ＰＫは、後述のパワー用配線基板ＰＢ１およびその上に搭載された電子部品により構成され、制御系回路構成部ＳＫは、後述の制御用配線基板ＰＢ２およびその上に搭載された電子部品により構成されている。

　なお、図１において、点線で囲まれた領域内の回路構成が、パワー系回路構成部ＰＫに対応し、一点鎖線で囲まれた領域内の回路構成が、制御系回路構成部ＳＫに対応している。

　制御系回路構成部ＳＫは、レギュレータＲＧと制御回路部ＣＴとを含んでいる。パワー系回路構成部ＰＫは、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１，２，３，４，５，６と抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９とを含んでおり、インバータ回路を構成している。

　なお、本願において、ＭＯＳＦＥＴと言うときは、ゲート絶縁膜として酸化膜を用いる場合だけでなく、ゲート絶縁膜として酸化膜以外の絶縁膜を用いる場合も含むものとする。

　パワー系回路構成部ＰＫ（インバータ回路）に供給された直流電力は、パワー系回路構成部ＰＫ（インバータ回路）で交流電力に変換されて、モータＭＯＴに供給されるようになっている。モータＭＯＴは、パワー系回路構成部ＰＫから供給された交流電力によって駆動される。パワー系回路構成部ＰＫは、制御系回路構成部ＳＫの制御回路部ＣＴによって制御される。

　まず、パワー系回路構成部ＰＫについて具体的に説明する。

　パワー系回路構成部ＰＫにおいては、パワーＭＯＳＦＥＴ１とパワーＭＯＳＦＥＴ２とが、電源電位（電源電圧）ＶＩＮが供給される端子ＴＥ１とグランド電位（グランド電圧、基準電圧）ＧＮＤが供給される端子ＴＥ２との間に、直列に接続されている。パワーＭＯＳＦＥＴ１がハイサイド用ＭＯＳＦＥＴに対応し、パワーＭＯＳＦＥＴ２がロウサイド用ＭＯＳＦＥＴに対応している。パワーＭＯＳＦＥＴ１のドレインは、端子ＴＥ１（電源電位ＶＩＮ）に接続され、パワーＭＯＳＦＥＴ１のソースは、パワーＭＯＳＦＥＴ２のドレインに接続され、パワーＭＯＳＦＥＴ２のソースは、抵抗（シャント抵抗）Ｒ１を介して、端子ＴＥ２（グランド電位ＧＮＤ）に接続されている。パワーＭＯＳＦＥＴ１とパワーＭＯＳＦＥＴ２との接続点は、モータＭＯＴ（より特定的にはモータＭＯＴのＵ相コイルＵＣ）に接続された端子ＴＥ３に接続されている。パワーＭＯＳＦＥＴ１のゲートは、抵抗Ｒ２を介して、制御回路部ＣＴ内の駆動回路に接続され、また、パワーＭＯＳＦＥＴ２のゲートは、抵抗Ｒ３を介して、制御回路部ＣＴ内の駆動回路に接続されている。

　なお、端子ＴＥ１は、後述のパワー用配線基板ＰＢ１の孔ＨＰ１か、あるいは、孔ＨＰ１に挿通した後述の電源接続用ピンＰＮ１に対応している。また、端子ＴＥ２は、後述のパワー用配線基板ＰＢ１の孔ＨＰ２か、あるいは、孔ＨＰ２に挿通した後述のグランド接続用ピンＰＮ２に対応している。また、端子ＴＥ３は、後述のパワー用配線基板ＰＢ１の孔ＨＭ１か、あるいは、孔ＨＭ１に挿通した後述の接続ピンＢＢ１に対応している。また、端子ＴＥ４は、後述のパワー用配線基板ＰＢ１の孔ＨＭ２か、あるいは、孔ＨＭ２に挿通した後述の接続ピンＢＢ２に対応している。また、端子ＴＥ５は、後述のパワー用配線基板ＰＢ１の孔ＨＭ３か、あるいは、孔ＨＭ３に挿通した後述の接続ピンＢＢ３に対応している。

　また、パワー系回路構成部ＰＫにおいては、パワーＭＯＳＦＥＴ３とパワーＭＯＳＦＥＴ４とが、電源電位ＶＩＮが供給される端子ＴＥ１とグランド電位ＧＮＤが供給される端子ＴＥ２との間に、直列に接続されている。パワーＭＯＳＦＥＴ３がハイサイド用ＭＯＳＦＥＴに対応し、パワーＭＯＳＦＥＴ４がロウサイド用ＭＯＳＦＥＴに対応している。パワーＭＯＳＦＥＴ３のドレインは、端子ＴＥ１（電源電位ＶＩＮ）に接続され、パワーＭＯＳＦＥＴ３のソースは、パワーＭＯＳＦＥＴ４のドレインに接続され、パワーＭＯＳＦＥＴ４のソースは、抵抗（シャント抵抗）Ｒ４を介して、端子ＴＥ２（グランド電位ＧＮＤ）に接続されている。パワーＭＯＳＦＥＴ３とパワーＭＯＳＦＥＴ４との接続点は、モータＭＯＴ（より特定的にはモータＭＯＴのＶ相コイルＶＣ）に接続された端子ＴＥ４に接続されている。パワーＭＯＳＦＥＴ３のゲートは、抵抗Ｒ５を介して、制御回路部ＣＴ内の駆動回路に接続され、また、パワーＭＯＳＦＥＴ４のゲートは、抵抗Ｒ６を介して、制御回路部ＣＴ内の駆動回路に接続されている。

　また、パワー系回路構成部ＰＫにおいては、パワーＭＯＳＦＥＴ５とパワーＭＯＳＦＥＴ６とが、電源電位ＶＩＮが供給される端子ＴＥ１とグランド電位ＧＮＤが供給される端子ＴＥ２との間に、直列に接続されている。パワーＭＯＳＦＥＴ５がハイサイド用ＭＯＳＦＥＴに対応し、パワーＭＯＳＦＥＴ６がロウサイド用ＭＯＳＦＥＴに対応している。パワーＭＯＳＦＥＴ５のドレインは、端子ＴＥ１（電源電位ＶＩＮ）に接続され、パワーＭＯＳＦＥＴ５のソースは、パワーＭＯＳＦＥＴ６のドレインに接続され、パワーＭＯＳＦＥＴ６のソースは、抵抗（シャント抵抗）Ｒ７を介して、端子ＴＥ２（グランド電位ＧＮＤ）に接続されている。パワーＭＯＳＦＥＴ５とパワーＭＯＳＦＥＴ６との接続点は、モータＭＯＴ（より特定的にはモータＭＯＴのＷ相コイルＷＣ）に接続された端子ＴＥ５に接続されている。パワーＭＯＳＦＥＴ５のゲートは、抵抗Ｒ８を介して、制御回路部ＣＴ内の駆動回路に接続され、また、パワーＭＯＳＦＥＴ６のゲートは、抵抗Ｒ９を介して、制御回路部ＣＴ内の駆動回路に接続されている。

　モータＭＯＴのＵ相コイルＵＣ、Ｖ相コイルＶＣおよびＷ相コイルＷＣは、パワー系回路構成部ＰＫの端子ＴＥ３，ＴＥ４，ＴＥ５にそれぞれ接続され、パワー系回路構成部ＰＫの端子ＴＥ３，ＴＥ４，ＴＥ５から供給された交流電力によってモータＭＯＴが駆動される。

　なお、電源電位ＶＩＮとグランド電位ＧＮＤとの間に直列に接続された一対のＭＯＳＦＥＴのうち、電源電位ＶＩＮ側（すなわち高電位側）のＭＯＳＦＥＴが、ハイサイド用ＭＯＳＦＥＴに対応し、グランド電位ＧＮＤ側（すなわち低電位側）のＭＯＳＦＥＴが、ロウサイド用ＭＯＳＦＥＴに対応する。ハイサイド用ＭＯＳＦＥＴは、ハイサイドスイッチ用の電界効果トランジスタであり、ロウサイド用ＭＯＳＦＥＴは、ロウサイドスイッチ用の電界効果トランジスタである。

　次に、制御系回路構成部ＳＫについて、具体的に説明する。

　電源電位ＶＩＮとグランド電位ＧＮＤは、制御系回路構成部ＳＫにも供給される。すなわち、電源電位ＶＩＮが、端子ＴＥ６に供給され、グランド電位ＧＮＤが、端子ＴＥ７に供給される。端子ＴＥ６は、後述の制御用配線基板ＰＢ２の電源配線における電源電位ＶＩＮ供給用のケーブルＣＢの接続部に対応し、端子ＴＥ７は、後述の制御用配線基板ＰＢ２のグランド配線におけるグランド電位ＧＮＤ供給用のケーブルＣＢの接続部に対応している。

　電源電位ＶＩＮが供給される端子ＴＥ６とグランド電位ＧＮＤが供給される端子ＴＥ７とに、レギュレータＲＧが接続され、端子ＴＥ６に供給された電源電位ＶＩＮは、レギュレータＲＧに入力されてレギュレータＲＧで所定の定電圧（Ｖ１）に変換（降圧）され、レギュレータＲＧで生成された定電圧（Ｖ１）が制御回路部ＣＴに供給される。レギュレータＲＧから制御回路部ＣＴに供給された定電圧（Ｖ１）は、制御回路部ＣＴの動作電圧として用いられる。また、端子ＴＥ６に供給された電源電位ＶＩＮと、端子ＴＥ７に供給されたグランド電位ＧＮＤも、制御回路部ＣＴに供給される。

　制御回路部ＣＴは、パワーＭＯＳＦＥＴ１，２，３，４，５，６を制御（駆動）する回路を含んでいる。制御回路部ＣＴ内の駆動回路は、パワーＭＯＳＦＥＴ１，２，３，４，５，６の各ゲートにゲート信号（ゲート電圧）を供給する。制御回路部ＣＴからパワーＭＯＳＦＥＴ１，２，３，４，５，６の各ゲートに供給されるゲート信号によって、パワーＭＯＳＦＥＴ１，２，３，４，５，６のそれぞれのオン／オフを制御することができる。従って、制御回路部ＣＴは、パワー系回路構成部ＰＫを制御することができる。

　パワーＭＯＳＦＥＴ２のソースと端子ＴＥ２（グランド電位ＧＮＤ）との間には、抵抗Ｒ１が介在し、パワーＭＯＳＦＥＴ４のソースと端子ＴＥ２（グランド電位ＧＮＤ）との間には、抵抗Ｒ４が介在し、パワーＭＯＳＦＥＴ６のソースと端子ＴＥ２（グランド電位ＧＮＤ）との間には、抵抗Ｒ７が介在している。各抵抗Ｒ１，Ｒ４，Ｒ７の両端は、制御回路部ＣＴ内の検出回路に接続されている。抵抗Ｒ１，Ｒ４，Ｒ７に印加される電圧を制御回路部ＣＴで検知することにより、モータＭＯＴのＵ相コイル、Ｖ相コイルおよびＷ相コイルにそれぞれ流れる電流を検出することができる。例えば、制御回路部ＣＴは、抵抗Ｒ１，Ｒ４，Ｒ７のそれぞれに流れる電流を検出し、その検出電流を利用して、パワー系回路構成部ＰＫからモータＭＯＴに供給される電力が所望の波形になるように、パワーＭＯＳＦＥＴ１，２，３，４，５，６を制御することができる。

　このように、図１に示されるモータ駆動システムにおいては、制御系回路構成部ＳＫの制御回路部ＣＴによってパワー系回路構成部ＰＫ（インバータ回路）を制御することにより、端子ＴＥ１，ＴＥ２からパワー系回路構成部ＰＫに供給された直流電力を交流電力に変換して端子ＴＥ３，ＴＥ４，ＴＥ５からモータＭＯＴに供給し、モータＭＯＴを駆動することができる。

　＜全体構成について＞
　図２および図３は、本実施の形態の電子装置を用いたモータ駆動システム全体を示す模式図である。図２には、側面図が示され、図３には、斜視図が示されているが、図３では、パワー用配線基板ＰＢ１と制御用配線基板ＰＢ２との積層体をカバーする部材は、図示を省略している。なお、パワー用配線基板ＰＢ１と制御用配線基板ＰＢ２とは、いずれも配線基板であるが、パワー用配線基板ＰＢ１は、上記パワー系回路構成部ＰＫを形成するための配線基板であり、制御用配線基板ＰＢ２は、上記制御系回路構成部ＳＫを形成するための配線基板である。

　図２および図３に示されるモータ駆動システムにおいては、モータＭＯＴにパワー用配線基板ＰＢ１と制御用配線基板ＰＢ２とが取り付けられている。具体的には、モータＭＯＴの上部（上面）に、パワー用配線基板ＰＢ１と制御用配線基板ＰＢ２とが、下から順に積み重なるようにして、取り付けられている。

　モータＭＯＴは、例えば、燃料ポンプ（後述の燃料ポンプＰＭに対応）用のモータであり、シャフトＳＦＴとともに回転するインペラ（羽根車）ＩＭＰを有している。上述のように、パワー用配線基板ＰＢ１およびその上に搭載された電子部品（図２および図３では図示せず）により、上記パワー系回路構成部ＰＫが形成され、制御用配線基板ＰＢ２およびその上に搭載された電子部品（図２および図３では図示せず）により、上記制御系回路構成部ＳＫが形成される。上記パワー系回路構成部ＰＫから供給された交流電力により、モータＭＯＴのシャフトＳＦＴが回転し、それによって、モータＭＯＴのシャフトＳＦＴに固定されたインペラＩＭＰが回転するようになっている。

　パワー用配線基板ＰＢ１および制御用配線基板ＰＢ２は、モータＭＯＴの上部に、積み重なるように、取り付けられているため、パワー用配線基板ＰＢ１および制御用配線基板ＰＢ２のそれぞれの平面寸法は、モータＭＯＴの平面寸法と同等以下であることが望ましい。但し、モータＭＯＴの平面形状は、円形であるため、モータＭＯＴの平面形状に合わせて、パワー用配線基板ＰＢ１および制御用配線基板ＰＢ２のそれぞれの平面形状も、同一平面寸法（直径または面積）の円形状とすれば、実装スペースに無駄が生じることなく空間を有効に活用することができるため、より好ましい。

　また、モータＭＯＴの上面には、インペラＩＭＰの回転によって吸い上げた燃料を吐出する吐出口（管、配管）ＴＫが設けられている。吐出口ＴＫは、管状の部材であり、燃料が通過できるように構成されている。この吐出口ＴＫが貫通するように、パワー用配線基板ＰＢ１と制御用配線基板ＰＢ２とにそれぞれ貫通孔が設けられている。このため、吐出口ＴＫは、モータＭＯＴの上面から、パワー用配線基板ＰＢ１および制御用配線基板ＰＢ２の各貫通孔を通って、モータＭＯＴの上方に突出している。パワー用配線基板ＰＢ１における吐出口ＴＫが通る貫通孔（後述の孔ＨＴ１に対応）と、制御用配線基板ＰＢ２における吐出口ＴＫが通る貫通孔（後述の孔ＨＴ２に対応）とは、平面視において重なっている。

　図２および図３では、インペラＩＭＰの回転によって吸い上げられた燃料の流れＧＳＦを、矢印で模式的に示してある。図２および図３において、矢印（ＧＳＦ）で示されるように、インペラＩＭＰの回転によって吸い上げられた燃料は、モータＭＯＴ内における燃料が通過可能な空間（スペース）を通って、モータＭＯＴ内から吐出口ＴＫに流れ、吐出口ＴＫから、モータＭＯＴの外部に送られる。吐出口ＴＫには、燃料用の管（図示せず）などがつなげられており、インペラＩＭＰの回転によって吸い上げられた燃料は、モータＭＯＴから吐出口ＴＫおよび燃料用の管などを通って、後述のエンジンＥＮＧに送られる。

　図４および図５は、自動車の制御システムを示す説明図である。なお、図５が、燃料ポンプＰＭに上記図１～図３のモータ駆動システムを適用した場合に対応している。また、図面を見やすくするために、燃料タンクＧＴ内に貯えられた燃料ＧＳについては、ハッチングを付してある。

　図４および図５に示される自動車の制御システムにおいては、燃料タンクＧＴ内に貯えられた燃料ＧＳが、燃料ポンプＰＭによって吸い上げられてエンジンＥＮＧに供給されるようになっている。図４および図５では、燃料ポンプＰＭから燃料用の管などを通ってエンジンＥＮＧに送られる燃料ＧＳの流れＧＳＦを、矢印で模式的に示してある。エンジンＥＮＧは、エンジン制御用のＥＣＵ（Electronic Control Unit：電子制御ユニット）１１によって制御される。

　図４の場合は、エンジン制御用のＥＣＵ１１が、燃料ポンプＰＭも制御する。すなわち、エンジン制御用のＥＣＵ１１が、モータ駆動用の電力を燃料ポンプＰＭに供給し、それによって、燃料ポンプＰＭのモータを駆動する。そして、エンジン制御用のＥＣＵ１１は、燃料ポンプＰＭに供給するモータ駆動用の電力を制御することによって、燃料ポンプＰＭのモータを制御し、それによって、燃料タンクＧＴから燃料ポンプＰＭによりエンジンＥＮＧに供給される燃料ＧＳの量を制御する。

　図５の場合は、燃料ポンプＰＭに取り付けられた燃料ポンプ制御用のＥＣＵ１２が、燃料ポンプＰＭを制御する。すなわち、燃料ポンプ制御用のＥＣＵ１２が、モータ駆動用の電力を燃料ポンプＰＭに供給し、それによって、燃料ポンプＰＭのモータを駆動する。そして、燃料ポンプ制御用のＥＣＵ１２は、燃料ポンプＰＭに供給するモータ駆動用の電力を制御することによって、燃料ポンプＰＭのモータを制御し、それによって、燃料タンクＧＴから燃料ポンプＰＭによりエンジンＥＮＧに供給される燃料ＧＳの量を制御する。エンジン制御用のＥＣＵ１１と、燃料ポンプ制御用のＥＣＵ１２との間では、必要に応じて、エンジン制御用のＥＣＵ１１から燃料ポンプ制御用のＥＣＵ１２への指令信号（制御信号）や、燃料ポンプ制御用のＥＣＵ１２からエンジン制御用のＥＣＵ１１へのフィードバック信号が伝送される。

　すなわち、図４の場合は、エンジン制御用のＥＣＵ１１が、燃料ポンプ制御用のＥＣＵ１２に相当するものも兼ねており、燃料ポンプＰＭには、燃料ポンプ制御用のＥＣＵ１２に相当するものは取り付けられていない。一方、図５の場合は、燃料ポンプ制御用のＥＣＵ１２が、エンジン制御用のＥＣＵ１１から分離され、燃料ポンプＰＭに取り付けられている。

　図４の場合は、エンジン制御用のＥＣＵ１１が、燃料ポンプ制御用のＥＣＵ１２に相当するものも兼ねており、燃料ポンプＰＭから比較的離れた位置にあるエンジン制御用のＥＣＵ１１から燃料ポンプＰＭにモータ駆動用の電力が供給される。このため、電力損失が大きくなってしまう。また、自動車内の配線配置のための重量増加とそれに伴う燃費悪化、及び必要なスペース増加が発生する。

　それに対して、図５の場合は、燃料ポンプ制御用のＥＣＵ１２が燃料ポンプＰＭに取り付けられており、燃料ポンプ制御用のＥＣＵ１２は、燃料ポンプＰＭに近接している。燃料ポンプＰＭに取り付けられた燃料ポンプ制御用のＥＣＵ１２から燃料ポンプＰＭにモータ駆動用の電力が供給されるため、電力損失を抑制することができる。また、自動車内の配線配置のための重量増加を削減し、必要なスペースも減らすことができる。

　なお、図５の場合の燃料ポンプ制御用のＥＣＵ１２および燃料ポンプＰＭが、上記図１～図３に示されるモータ駆動システムに対応している。すなわち、上記図１～図３に示されるモータＭＯＴは、燃料ポンプＰＭのモータに対応している。そして、燃料ポンプ制御用のＥＣＵ１２の回路構成は、上記図に示される回路構成のうち、モータＭＯＴ以外の回路構成（上記パワー系回路構成部ＰＫおよび上記制御系回路構成部ＳＫ）に対応している。このため、燃料ポンプ制御用のＥＣＵ１２は、上記図２および図３のパワー用配線基板ＰＢ１およびその上に搭載された電子部品（図２および図３では図示せず）と、制御用配線基板ＰＢ２およびその上に搭載された電子部品（図２および図３では図示せず）とにより、構成されている。

　＜電子装置の構成について＞
　図６は、モータＭＯＴに取り付けられた本実施の形態の電子装置を示す説明図である。図６は、断面図に対応しているが、モータＭＯＴの内部断面構造については、図示を省略している。また、図７および図８は、図６の一部を拡大して示す部分拡大断面図である。このうち、図７には、パワー用配線基板ＰＢ１および制御用配線基板ＰＢ２と接続ピンＰＮ（ＰＮ１，ＰＮ２，ＰＮ３）とを接続する構造が示され、図８には、パワー用配線基板ＰＢ１と接続ピンＢＢ（ＢＢ１，ＢＢ２，ＢＢ３）とを接続する構造が示されている。

　上記図２および図３を参照して説明したが、図６にも示されるように、モータＭＯＴの上面（上部）に、パワー用配線基板ＰＢ１と制御用配線基板ＰＢ２とが、下から順に積み重なるようにして、取り付けられている。図６に示されるように、パワー用配線基板ＰＢ１および制御用配線基板ＰＢ２は、例えばネジ（固定用ネジ）ＮＧ１によってモータＭＯＴに取り付けられて固定されており、モータＭＯＴとパワー用配線基板ＰＢ１との間と、パワー用配線基板ＰＢ１と制御用配線基板ＰＢ２との間には、所定の隙間が介在している。

　具体的には、図６に示されるように、制御用配線基板ＰＢ２には、ネジＮＧ１が挿通される孔（貫通孔）ＮＨ２が形成されており、また、パワー用配線基板ＰＢ１にも、ネジＮＧ１が挿通される孔（貫通孔）ＮＨ１が形成されている。モータＭＯＴの上部には、ネジＮＧ１をネジ止めするためのネジ穴ＮＨ３が形成されている。なお、制御用配線基板ＰＢ２における孔ＮＨ２と、パワー用配線基板ＰＢ１における孔ＮＨ１と、モータＭＯＴにおけるネジ穴ＮＨ３とは、平面視において重なっている。そして、ネジＮＧ１が、制御用配線基板ＰＢ２の孔ＮＨ２と、制御用配線基板ＰＢ２とパワー用配線基板ＰＢ１との間に配置されたスペーサＳＰ２と、パワー用配線基板ＰＢ１の孔ＮＨ１と、パワー用配線基板ＰＢ１とモータＭＯＴの上面との間に配置されたスペーサＳＰ１とを、挿通し、モータＭＯＴのネジ穴ＮＨ３に螺合されている。スペーサＳＰ１により、モータＭＯＴとパワー用配線基板ＰＢ１との間に所定の間隔が確保され、スペーサＳＰ２により、パワー用配線基板ＰＢ１と制御用配線基板ＰＢ２との間に所定の間隔が確保されるとともに、ネジＮＧ１により、制御用配線基板ＰＢ２とパワー用配線基板ＰＢ１とがモータＭＯＴの上面（上部）に取り付けられて固定されている。なお、図６にはネジＮＧ１は代表して１本だけ示されているが、後述するように、制御用配線基板ＰＢ２とパワー用配線基板ＰＢ１とをモータＭＯＴに固定するのに、ネジＮＧ１を３本用いている。

　また、図６に示されるように、モータＭＯＴの上部に取り付けられたパワー用配線基板ＰＢ１と制御用配線基板ＰＢ２とを覆うように、保護用のカバー部材（ケース、筐体）ＣＶを設けることもできる。このカバー部材ＣＶは、モータＭＯＴに固定されている。カバー部材ＣＶは、モータＭＯＴとは別部材としても、あるいは、モータＭＯＴと一体的な部材としてもよい。

　また、パワー用配線基板ＰＢ１（の配線）と制御用配線基板ＰＢ２（の配線）とは、複数の接続ピンＰＮにより電気的に接続されている。パワー用配線基板ＰＢ１（の配線）と制御用配線基板ＰＢ２（の配線）とを電気的に接続する接続ピンＰＮには、電源接続用ピンＰＮ１とグランド接続用ピンＰＮ２と信号用ピンＰＮ３とがある。図６では、代表して２つの接続ピンＰＮが示され、そのうちの一本は、信号用ピンＰＮ３であり、もう一本は、電源接続用ピンＰＮ１またはグランド接続用ピンＰＮ２である。

　ここで、パワー用配線基板ＰＢ１（の配線）と制御用配線基板ＰＢ２（の配線）とを接続ピンＰＮを介して電気的に接続する構造について、図７を参照して説明する。

　制御用配線基板ＰＢ２には、それぞれ接続ピンＰＮが挿通される複数の孔（貫通孔）ＨＣが形成され、また、パワー用配線基板ＰＢ１には、それぞれ接続ピンＰＮが挿通される複数の孔（貫通孔）ＨＰが形成されているが、図７には、代表して、一対の孔ＨＣ，ＨＰとそれに挿通された１本の接続ピンＰＮとが示されている。なお、実際には、図６にも示されるように、信号用ピンＰＮ３の直径は、電源接続用ピンＰＮ１やグランド接続用ピンＰＮ２の各直径よりも小さくなっている。

　制御用配線基板ＰＢ２における孔ＨＣと、パワー用配線基板ＰＢ１における孔ＨＰとは、平面視において重なっており、図７に示されるように、各接続ピンＰＮの一方の端部側が制御用配線基板ＰＢ２の孔ＨＣに挿通され、各接続ピンＰＮの他方の端部側がパワー用配線基板ＰＢ１の孔ＨＰに挿通されている。接続ピンＰＮは導電体からなり、好ましくは金属材料からなる。

　各接続ピンＰＮにおいて、制御用配線基板ＰＢ２の孔ＨＣ内に位置する部分は、孔ＨＣの直径より若干小さな直径を有し、パワー用配線基板ＰＢ１の孔ＨＰ内に位置する部分は、孔ＨＰの直径より若干小さな直径を有している。一方、各接続ピンＰＮにおいて、孔ＨＣ，ＨＰの外部に位置し、かつ、パワー用配線基板ＰＢ１と制御用配線基板ＰＢ２との間に位置する部分は、孔ＨＰ，ＨＣの各直径よりも大きな直径を有することもでき、それによって、接続ピンＰＮに対するパワー用配線基板ＰＢ１と制御用配線基板ＰＢ２との高さ位置を位置決めすることもできる。

　制御用配線基板ＰＢ２およびパワー用配線基板ＰＢ１は、例えば樹脂基板である。制御用配線基板ＰＢ２は、絶縁性の基材層ＢＳ２と、基材層ＢＳ２の上面上に形成された配線パターン（導電膜ＣＤ２ａ）と、基材層ＢＳ２の下面上に形成された配線パターン（導電膜ＣＤ２ｂ）と、基材層ＢＳ２の上面上に配線パターンを覆うように形成されたレジスト層ＲＳ２ａと、基材層ＢＳ２の下面上に配線パターンを覆うように形成されたレジスト層ＲＳ２ｂと、を有している。また、パワー用配線基板ＰＢ１は、絶縁性の基材層ＢＳ１と、基材層ＢＳ１の上面上に形成された配線パターン（導電膜ＣＤ１ａ）と、基材層ＢＳ１の下面上に形成された配線パターン（導電膜ＣＤ１ｂ）と、基材層ＢＳ１の上面上に配線パターンを覆うように形成されたレジスト層ＲＳ１ａと、基材層ＢＳ１の下面上に配線パターンを覆うように形成されたレジスト層ＲＳ１ｂと、を有している。基材層ＢＳ１，ＢＳ２は、絶縁材料（絶縁層）からなり、例えばガラスエポキシ樹脂などからなる。制御用配線基板ＰＢ２の上面の配線パターンは、導電膜ＣＤ２ａにより形成され、制御用配線基板ＰＢ２の下面の配線パターンは、導電膜ＣＤ２ｂにより形成され、パワー用配線基板ＰＢ１の上面の配線パターンは、導電膜ＣＤ１ａにより形成され、パワー用配線基板ＰＢ１の下面の配線パターンは、導電膜ＣＤ１ｂにより形成される。レジスト層ＲＳ１ａ，ＲＳ１ｂ，ＲＳ２ａ，ＲＳ２ｂのそれぞれは、絶縁材料（絶縁層）からなり、例えば半田レジスト層である。レジスト層ＲＳ１ａ，ＲＳ１ｂ，ＲＳ２ａ，ＲＳ２ｂは、それぞれ保護膜とみなすこともできる。

　制御用配線基板ＰＢ２において、孔ＨＣの側面（内壁）には、導電膜ＣＤ２ｃが形成されており、また、パワー用配線基板ＰＢ１において、孔ＨＰの側面（内壁）には、導電膜ＣＤ１ｃが形成されている。制御用配線基板ＰＢ２の孔ＨＣの側面の導電膜ＣＤ２ｃは、その孔ＨＣに挿通された接続ピンＰＮと電気的に接続され、また、パワー用配線基板ＰＢ１の孔ＨＰの側面の導電膜ＣＤ１ｃは、その孔ＨＣに挿通された接続ピンＰＮと電気的に接続されている。例えば、制御用配線基板ＰＢ２の孔ＨＣの側面の導電膜ＣＤ２ｃと接続ピンＰＮとは、間に半田ＳＬなどの導電性の接合材が介在し、その導電性接合材を介して電気的に接続され、また、パワー用配線基板ＰＢ１の孔ＨＰの側面の導電膜ＣＤ１ｃと接続ピンＰＮは、間に半田ＳＬなどの導電性の接合材が介在し、その導電性接合材を介して電気的に接続される。あるいは、制御用配線基板ＰＢ２の孔ＨＣの側面の導電膜ＣＤ２ｃと接続ピンＰＮとが、互いに接することで電気的に接続される場合もあり得、また、パワー用配線基板ＰＢ１の孔ＨＰの側面の導電膜ＣＤ１ｃと接続ピンＰＮとが、互いに接することで電気的に接続される場合もあり得る。

　これにより、制御用配線基板ＰＢ２の孔ＨＣの側面の導電膜ＣＤ２ｃと、パワー用配線基板ＰＢ１の孔ＨＰの側面の導電膜ＣＤ１ｃとは、その孔ＨＰ，ＨＣに挿通された接続ピンＰＮを介して電気的に接続される。なお、半田ＳＬなどの導電性の接合材を用いて、接続ピンＰＮを制御用配線基板ＰＢ２およびパワー用配線基板ＰＢ１に固定することもできる。

　パワー用配線基板ＰＢ１の孔ＨＰの側面の導電膜ＣＤ１ｃは、パワー用配線基板ＰＢ１の上面において、孔ＨＰの周囲に形成された導電膜ＣＤ１ａと電気的に接続され、また、パワー用配線基板ＰＢ１の下面において、孔ＨＰの周囲に形成された導電膜ＣＤ１ｂと電気的に接続されている。また、制御用配線基板ＰＢ２の孔ＨＣの側面の導電膜ＣＤ２ｃは、制御用配線基板ＰＢ２の上面において、孔ＨＣの周囲に形成された導電膜ＣＤ２ａと電気的に接続され、また、制御用配線基板ＰＢ２の下面において、孔ＨＣの周囲に形成された導電膜ＣＤ２ｂと電気的に接続されている。従って、図７において、パワー用配線基板ＰＢ１の導電膜ＣＤ１ａ，ＣＤ１ｂ，ＣＤ１ｃと、制御用配線基板ＰＢ２の導電膜ＣＤ２ａ，ＣＤ２ｂ，ＣＤ２ｃとを、接続ピンＰＮを介して電気的に接続することができる。

　すなわち、制御用配線基板ＰＢ２の上面または下面に形成された配線パターン（導電膜ＣＤ２ａまたは導電膜ＣＤ２ｂに対応）を、接続ピンＰＮに電気的に接続するためには、その配線パターンの一部を孔ＨＣの周囲に設けるとともに、その配線パターンに電気的に接続された導電膜ＣＤ２ｃを、その孔ＨＣの側面に形成しておき、その孔ＨＣに接続ピンＰＮを挿通させる。そして、必要に応じて半田ＳＬなどの導電性の接合材で接続ピンＰＮを制御用配線基板ＰＢ２に接合する。これにより、制御用配線基板ＰＢ２の上面または下面に形成された配線パターンを、接続ピンＰＮに電気的に接続することができる。

　また、パワー用配線基板ＰＢ１の上面または下面に形成された配線パターン（導電膜ＣＤ１ａまたは導電膜ＣＤ１ｂに対応）を、接続ピンＰＮに電気的に接続するためには、その配線パターンの一部を孔ＨＰの周囲に設けるとともに、その配線パターンに電気的に接続された導電膜ＣＤ１ｃを、その孔ＨＰの側面に形成しておき、その孔ＨＰに接続ピンＰＮを挿通させる。そして、必要に応じて半田ＳＬなどの導電性の接合材で接続ピンＰＮをパワー用配線基板ＰＢ１に接合する。これにより、パワー用配線基板ＰＢ１の上面または下面に形成された配線パターンを、接続ピンＰＮに電気的に接続することができる。

　また、制御用配線基板ＰＢ２において、レジスト層ＲＳ２ａ，ＲＳ２ｂは、孔ＨＣを平面視で内包するような開口部を有していてもよい。この場合、制御用配線基板ＰＢ２の孔ＨＣの周囲でレジスト層ＲＳ２ａ，ＲＳ２ｂの開口部から露出する導電膜ＣＤ２ａ，ＣＤ２ｂの一方または両方を、半田ＳＬなどの導電性接合材を介して接続ピンＰＮに電気的に接続することもできる。また、パワー用配線基板ＰＢ１において、レジスト層ＲＳ１ａ，ＲＳ１ｂは、孔ＨＰを平面視で内包するような開口部ＯＰ１，ＯＰ２を有していてもよい。ここで、開口部ＯＰ１は、パワー用配線基板ＰＢ１の上面側のレジスト層ＲＳ１ａの開口部であり、開口部ＯＰ２は、パワー用配線基板ＰＢ１の下面側のレジスト層ＲＳ１ｂの開口部である。この場合、パワー用配線基板ＰＢ１の孔ＨＰの周囲でレジスト層ＲＳ１ａ，ＲＳ１ｂの開口部ＯＰ１，ＯＰ２から露出する導電膜ＣＤ１ａ，ＣＤ１ｂの一方または両方を、半田ＳＬなどの導電性接合材を介して接続ピンＰＮに電気的に接続することもできる。

　このように、制御用配線基板ＰＢ２の上面または下面に形成された配線パターン（導電膜ＣＤ２ａまたは導電膜ＣＤ２ｂ）と、パワー用配線基板ＰＢ１の上面または下面に形成された配線パターン（導電膜ＣＤ１ａまたは導電膜ＣＤ１ｂ）とを、接続ピンＰＮを介して電気的に接続することができる。

　次に、パワー用配線基板ＰＢ１および制御用配線基板ＰＢ２への電源電位ＶＩＮとグランド電位ＧＮＤとの供給の仕方について、図６を参照して説明する。

　パワー用配線基板ＰＢ１と制御用配線基板ＰＢ２との両方に、電源電位ＶＩＮとグランド電位ＧＮＤとが供給される。図６の場合は、バッテリ（図示せず）などから制御用配線基板ＰＢ２にそれぞれケーブルＣＢを介して電源電位ＶＩＮとグランド電位ＧＮＤとが供給され、制御用配線基板ＰＢ２に供給された電源電位ＶＩＮとグランド電位ＧＮＤとが、それぞれ電源接続用ピンＰＮ１およびグランド接続用ピンＰＮ２を介してパワー用配線基板ＰＢ１に供給されるようになっている。電源接続用ピンＰＮ１は、制御用配線基板ＰＢ２からパワー用配線基板ＰＢ１に電源電位ＶＩＮを供給するために用いられている接続ピンＰＮである。また、グランド接続用ピンＰＮ２は、制御用配線基板ＰＢ２からパワー用配線基板ＰＢ１にグランド電位ＧＮＤを供給するために用いられている接続ピンＰＮである。

　なお、図６では、簡略化のために、ケーブルＣＢは１つだけ示してあるが、実際には、ケーブルＣＢは２つあり、一方は、電源電位ＶＩＮ供給用のケーブルＣＢであり、他方は、グランド電位ＧＮＤ供給用のケーブルＣＢである。電源電位ＶＩＮ供給用のケーブルＣＢと、グランド電位ＧＮＤ供給用のケーブルＣＢとは、電気的に接続されてはおらず、別々の部材である。また、図６では、簡略化のために、電源接続用ピンＰＮ１とグランド接続用ピンＰＮ２とを代表して１つの接続ピンＰＮで示してあるが、実際には、１つの電源接続用ピンＰＮ１と１つのグランド接続用ピンＰＮ２とが存在しており、電源接続用ピンＰＮ１とグランド接続用ピンＰＮ２とは、電気的に接続されてはおらず、別々の部材である。

　具体的に説明すると、図６に示されるように、電源電位ＶＩＮ供給用のケーブルＣＢが、制御用配線基板ＰＢ２にネジＮＧ２などによって固定され、それによって、電源電位ＶＩＮ供給用のケーブルＣＢが、制御用配線基板ＰＢ２の電源配線に電気的に接続されている。これにより、電源電位ＶＩＮ供給用のケーブルＣＢから、制御用配線基板ＰＢ２の電源配線に、電源電位ＶＩＮが供給される。また、グランド電位ＧＮＤ供給用のケーブルＣＢが、制御用配線基板ＰＢ２にネジＮＧ２などによって固定され、それによって、グランド電位ＧＮＤ供給用のケーブルＣＢが、制御用配線基板ＰＢ２のグランド配線に電気的に接続されている。これにより、グランド電位ＧＮＤ供給用のケーブルＣＢから、制御用配線基板ＰＢ２のグランド配線に、グランド電位ＧＮＤが供給される。

　そして、制御用配線基板ＰＢ２の電源配線が、電源接続用ピンＰＮ１を介して、パワー用配線基板ＰＢ１の電源配線（後述の電源配線ＷＶ１，ＷＶ２に対応）に電気的に接続されている。具体的には、制御用配線基板ＰＢ２は、電源接続用ピンＰＮ１が挿通する孔（貫通孔）ＨＣ１を有し、パワー用配線基板ＰＢ１は、電源接続用ピンＰＮ１が挿通する孔（貫通孔）ＨＰ１を有している。そして、制御用配線基板ＰＢ２の孔ＨＣ１とパワー用配線基板ＰＢ１の孔ＨＰ１とに挿通された電源接続用ピンＰＮ１によって、制御用配線基板ＰＢ２の電源配線と、パワー用配線基板ＰＢ１の電源配線とが、電気的に接続されている。上記図７に当てはめると、図７における接続ピンＰＮが、電源接続用ピンＰＮ１に対応し、図７における孔ＨＣが、孔ＨＣ１に対応し、図７における孔ＨＰが、孔ＨＰ１に対応する。そして、図７における導電膜ＣＤ２ａ，ＣＤ２ｂが制御用配線基板ＰＢ２の電源配線に対応し、図７における導電膜ＣＤ１ａ，ＣＤ１ｂがパワー用配線基板ＰＢ１の電源配線（後述の電源配線ＷＶ１，ＷＶ２）に対応する。

　また、制御用配線基板ＰＢ２のグランド配線が、グランド接続用ピンＰＮ２を介して、パワー用配線基板ＰＢ１のグランド配線（後述のグランド配線ＷＧ１，ＷＧ２に対応）に電気的に接続されている。すなわち、制御用配線基板ＰＢ２は、グランド接続用ピンＰＮ２が挿通する孔（貫通孔）ＨＣ２を有し、パワー用配線基板ＰＢ１は、グランド接続用ピンＰＮ２が挿通する孔（貫通孔）ＨＰ２を有している。そして、制御用配線基板ＰＢ２の孔ＨＣ２とパワー用配線基板ＰＢ１の孔ＨＰ２とに挿通されたグランド接続用ピンＰＮ２によって、制御用配線基板ＰＢ２のグランド配線と、パワー用配線基板ＰＢ１のグランド配線とが、電気的に接続されている。上記図７に当てはめると、図７における接続ピンＰＮが、グランド接続用ピンＰＮ２に対応し、図７における孔ＨＣが、孔ＨＣ２に対応し、図７における孔ＨＰが、孔ＨＰ２に対応する。そして、図７における導電膜ＣＤ２ａ，ＣＤ２ｂが制御用配線基板ＰＢ２のグランド配線に対応し、図７における導電膜ＣＤ１ａ，ＣＤ１ｂがパワー用配線基板ＰＢ１のグランド配線（後述のグランド配線ＷＧ１，ＷＧ２）に対応する。

　これにより、電源電位ＶＩＮ供給用のケーブルＣＢを経由して、制御用配線基板ＰＢ２の電源配線に供給された電源電位ＶＩＮは、電源接続用ピンＰＮ１を介して、パワー用配線基板ＰＢ１の電源配線（後述の電源配線ＷＶ１，ＷＶ２）に供給される。すなわち、電源接続用ピンＰＮ１から、パワー用配線基板ＰＢ１の電源配線（後述の電源配線ＷＶ１，ＷＶ２）に、電源電位ＶＩＮが供給される。また、グランド電位ＧＮＤ供給用のケーブルＣＢを経由して、制御用配線基板ＰＢ２のグランド配線に供給されたグランド電位ＧＮＤは、グランド接続用ピンＰＮ２を介して、パワー用配線基板ＰＢ１のグランド配線（後述のグランド配線ＷＧ１，ＷＧ２）に供給される。すなわち、グランド接続用ピンＰＮ２から、パワー用配線基板ＰＢ１のグランド配線（後述のグランド配線ＷＧ１，ＷＧ２）に、グランド電位ＧＮＤが供給される。

　次に、パワー用配線基板ＰＢ１（の信号配線）と制御用配線基板ＰＢ２（の信号配線）との信号用ピンＰＮ３を介した接続について説明する。

　パワー用配線基板ＰＢ１（の信号配線）と制御用配線基板ＰＢ２（の信号配線）とは、複数の信号用ピンＰＮ３を介して電気的に接続されている。信号用ピンＰＮ３は、上記パワー系回路構成部ＰＫと上記制御回路部ＣＴとの間を電気的に接続するために用いられている接続ピンである（上記図１参照）。信号用ピンＰＮ３を介して、上記制御回路部ＣＴと上記パワー系回路構成部ＰＫとの間で、信号などを伝送することができる。

　具体的には、制御用配線基板ＰＢ２は、信号用ピンＰＮ３が挿通する孔（貫通孔）ＨＣ３を有し、パワー用配線基板ＰＢ１は、信号用ピンＰＮ３が挿通する孔（貫通孔）ＨＰ３を有している。そして、制御用配線基板ＰＢ２の孔ＨＣ３とパワー用配線基板ＰＢ１の孔ＨＰ３とに挿通された信号用ピンＰＮ３によって、制御用配線基板ＰＢ２の信号配線と、パワー用配線基板ＰＢ１の信号配線とが、電気的に接続されている。上記図７に当てはめると、図７における接続ピンＰＮが、信号用ピンＰＮ３に対応し、図７における孔ＨＣが、孔ＨＣ３に対応し、図７における孔ＨＰが、孔ＨＰ３に対応する。そして、図７における導電膜ＣＤ２ａ，ＣＤ２ｂが制御用配線基板ＰＢ２の信号配線に対応し、図７における導電膜ＣＤ１ａ，ＣＤ１ｂがパワー用配線基板ＰＢ１の信号配線に対応している。なお、制御用配線基板ＰＢ２の信号配線とパワー用配線基板ＰＢ１の信号配線は、上記パワー系回路構成部ＰＫを上記制御回路部ＣＴに接続するための配線である。

　信号用ピンＰＮ３は、複数設けられている。具体的には、信号用ピンＰＮ３は、上記抵抗Ｒ１の両端にそれぞれ接続された２つの信号用ピンＰＮ３と、上記抵抗Ｒ４の両端にそれぞれ接続された２つの信号用ピンＰＮ３と、上記抵抗Ｒ７の両端にそれぞれ接続された２つの信号用ピンＰＮ３と、を含んでいる。信号用ピンＰＮ３は、更に、上記パワーＭＯＳＦＥＴ１のゲートに上記抵抗Ｒ２を介して電気的に接続された信号用ピンＰＮ３と、上記パワーＭＯＳＦＥＴ２のゲートに上記抵抗Ｒ３を介して電気的に接続された信号用ピンＰＮ３と、上記パワーＭＯＳＦＥＴ３のゲートに上記抵抗Ｒ５を介して電気的に接続された信号用ピンＰＮ３と、も含んでいる。信号用ピンＰＮ３は、更に、上記パワーＭＯＳＦＥＴ４のゲートに上記抵抗Ｒ６を介して電気的に接続された信号用ピンＰＮ３と、上記パワーＭＯＳＦＥＴ５のゲートに上記抵抗Ｒ８を介して電気的に接続された信号用ピンＰＮ３と、上記パワーＭＯＳＦＥＴ６のゲートに上記抵抗Ｒ９を介して電気的に接続された信号用ピンＰＮ３と、も含んでいる。また、信号用ピンＰＮ３は、更に、上記パワーＭＯＳＦＥＴ１，２，３，４，５，６の各ソースにそれぞれ接続された６つの信号用ピンＰＮ３を含んでいてもよい。

　このため、上記パワーＭＯＳＦＥＴ１，２，３，４，５，６の各ゲートは、パワー用配線基板ＰＢ１の信号配線や抵抗素子（上記抵抗Ｒ２，Ｒ３，Ｒ５，Ｒ６，Ｒ８，Ｒ９のいずれかに対応する抵抗素子）を介して、信号用ピンＰＮ３に電気的に接続され、更にその信号用ピンＰＮ３と制御用配線基板ＰＢ２の信号配線とを介して、上記制御回路部ＣＴを構成する電子部品に電気的に接続されている。また、上記抵抗Ｒ１，Ｒ４，Ｒ７のそれぞれの両端は、それぞれパワー用配線基板ＰＢ１の信号配線を介して信号用ピンＰＮ３に電気的に接続され、更にその信号用ピンＰＮ３と制御用配線基板ＰＢ２の信号配線とを介して、上記制御回路部ＣＴを構成する電子部品に電気的に接続されている。また、上記パワーＭＯＳＦＥＴ１，２，３，４，５，６の各ソースは、パワー用配線基板ＰＢ１の信号配線を介して、信号用ピンＰＮ３に電気的に接続され、更にその信号用ピンＰＮ３と制御用配線基板ＰＢ２の信号配線とを介して、上記制御回路部ＣＴを構成する電子部品に電気的に接続されている。上記制御回路部ＣＴを構成する電子部品は、制御用配線基板ＰＢ２に搭載された電子部品であり、例えば、半導体チップを内蔵する半導体装置（半導体パッケージ）を例示できる。

　次に、パワー用配線基板ＰＢ１とモータＭＯＴとの接続ピンＢＢ（ＢＢ１，ＢＢ２，ＢＢ３）を介した接続について、図６を参照して説明する。

　パワー用配線基板ＰＢ１（の配線）とモータＭＯＴとは、接続ピンＢＢ（ＢＢ１，ＢＢ２，ＢＢ３）を介して電気的に接続されている。パワー用配線基板ＰＢ１（の配線）とモータＭＯＴとを電気的に接続する接続ピン（バスバー）ＢＢには、接続ピンＢＢ１と接続ピンＢＢ２と接続ピンＢＢ３とがあるが、図６および図８では、代表して１つの接続ピンＢＢが示されている。接続ピンＢＢ１と接続ピンＢＢ２と接続ピンＢＢ３とは、電気的に接続されてはおらず、別々の部材である。また、パワー用配線基板ＰＢ１には、それぞれ接続ピンＢＢ１，ＢＢ２，ＢＢ３が挿通される孔（貫通孔）ＨＭ１，ＨＭ２，ＨＭ３が形成されているが、図６および図８には、代表して、孔ＨＭ１，ＨＭ２，ＨＭ３を代表する１つの孔ＨＭと、それに挿通される１本の接続ピンＢＢとが示されている。図６および図８において、孔ＨＭが、孔ＨＭ１の場合は、接続ピンＢＢは接続ピンＢＢ１に対応し、孔ＨＭが、孔ＨＭ２の場合は、接続ピンＢＢは接続ピンＢＢ２に対応し、孔ＨＭが、孔ＨＭ３の場合は、接続ピンＢＢは接続ピンＢＢ３に対応する。

　なお、上記接続ピンＰＮは、パワー用配線基板ＰＢ１（の配線）と制御用配線基板ＰＢ２（の配線）とを電気的に接続するものであったが、接続ピンＢＢは、上記接続ピンＰＮとは異なり、パワー用配線基板ＰＢ１と制御用配線基板ＰＢ２とを電気的に接続するものではなく、パワー用配線基板ＰＢ１（の配線）とモータＭＯＴ（のコイル）とを電気的に接続するものである。接続ピンＰＮと同様に、接続ピンＢＢも、導電体からなり、好ましくは金属材料からなる。

　具体的に説明すると、パワー用配線基板ＰＢ１は、接続ピンＢＢ１が挿通する孔（貫通孔）ＨＭ１と、接続ピンＢＢ２が挿通する孔（貫通孔）ＨＭ２と、接続ピンＢＢ３が挿通する孔（貫通孔）ＨＭ３と、を有している。そして、接続ピンＢＢ１の一方の端部側がパワー用配線基板ＰＢ１の孔ＨＭ１に挿通され、その接続ピンＢＢ１の他方の端部側がモータＭＯＴの上部の孔に挿入されて固定されている。また、接続ピンＢＢ２の一方の端部側がパワー用配線基板ＰＢ１の孔ＨＭ２に挿通され、その接続ピンＢＢ２の他方の端部側がモータＭＯＴの上部の孔に挿入されて固定されている。また、接続ピンＢＢ３の一方の端部側がパワー用配線基板ＰＢ１の孔ＨＭ３に挿通され、その接続ピンＢＢ３の他方の端部側がモータＭＯＴの上部の孔に挿入されて固定されている。接続ピンＢＢ１は、モータＭＯＴの内部配線（図示せず）などを介して、モータＭＯＴ内のＵ相コイルに電気的に接続され、接続ピンＢＢ２は、モータＭＯＴの内部配線（図示せず）などを介して、モータＭＯＴ内のＶ相コイルに電気的に接続され、接続ピンＢＢ３は、モータＭＯＴの内部配線（図示せず）などを介して、モータＭＯＴ内のＷ相コイルに電気的に接続されている。

　ここで、パワー用配線基板ＰＢ１とモータＭＯＴとを接続ピンＢＢ１，ＢＢ２，ＢＢ３を介して電気的に接続する構造について、図８を参照して説明する。

　図８に示されるように、パワー用配線基板ＰＢ１において、孔ＨＭの側面（内壁）には、導電膜ＣＤ１ｃが形成されており、この孔ＨＭの側面の導電膜ＣＤ１ｃは、その孔ＨＭに挿通された接続ピンＢＢと電気的に接続されている。例えば、パワー用配線基板ＰＢ１の孔ＨＭの側面の導電膜ＣＤ１ｃと、その孔ＨＭに挿通された接続ピンＢＢとは、間に半田ＳＬなどの導電性の接合材が介在し、その接合材を介して電気的に接続される。あるいは、パワー用配線基板ＰＢ１の孔ＨＭの側面の導電膜ＣＤ１ｃとその孔ＨＭに挿通された接続ピンＢＢとが、互いに接することで電気的に接続される場合もあり得る。なお、半田ＳＬなどの導電性の接合材を用いて、接続ピンＢＢをパワー用配線基板ＰＢ１に固定することもできる。

　パワー用配線基板ＰＢ１の孔ＨＭの側面の導電膜ＣＤ１ｃは、パワー用配線基板ＰＢ１の上面において、孔ＨＭの周囲に形成された導電膜ＣＤ１ａと電気的に接続され、また、パワー用配線基板ＰＢ１の下面において、孔ＨＭの周囲に形成された導電膜ＣＤ１ｂと電気的に接続されている。従って、図８において、パワー用配線基板ＰＢ１の導電膜ＣＤ１ａ，ＣＤ１ｂ，ＣＤ１ｃを、接続ピンＢＢに電気的に接続することができる。

　このように、パワー用配線基板ＰＢ１の上面または下面に形成された配線パターン（導電膜ＣＤ１ａまたは導電膜ＣＤ１ｂ）を、接続ピンＢＢに電気的に接続することができる。

　また、パワー用配線基板ＰＢ１において、レジスト層ＲＳ１ａ，ＲＳ１ｂは、孔ＨＭを平面視で内包するような開口部ＯＰ１，ＯＰ２を有していてもよい。この場合、パワー用配線基板ＰＢ１の孔ＨＭの周囲でレジスト層ＲＳ１ａ，ＲＳ１ｂの開口部ＯＰ１，ＯＰ２から露出する導電膜ＣＤ１ａ，ＣＤ１ｂの一方または両方を、半田ＳＬなどの導電性接合材を介して接続ピンＢＢに電気的に接続することもできる。

　このため、パワー用配線基板ＰＢ１の後述の出力配線ＷＤ１，ＷＤ４は、孔ＨＭ１を挿通する接続ピンＢＢ１に電気的に接続され、その接続ピンＢＢ１およびモータＭＯＴの内部配線（図示せず）を介して、モータＭＯＴ内のＵ相コイルに電気的に接続される。また、パワー用配線基板ＰＢ１の後述の出力配線ＷＤ２，ＷＤ５は、孔ＨＭ２を挿通する接続ピンＢＢ２に電気的に接続され、その接続ピンＢＢ２およびモータＭＯＴの内部配線（図示せず）を介して、モータＭＯＴ内のＶ相コイルに電気的に接続される。また、パワー用配線基板ＰＢ１の後述の出力配線ＷＤ３，ＷＤ６は、孔ＨＭ３を挿通する接続ピンＢＢ３に電気的に接続され、その接続ピンＢＢ３およびモータＭＯＴの内部配線（図示せず）を介して、モータＭＯＴ内のＷ相コイルに電気的に接続される。

　また、図６に示されるように、モータＭＯＴから突出する吐出口ＴＫが、パワー用配線基板ＰＢ１の孔（貫通孔）ＨＴ１と制御用配線基板ＰＢ２の孔（貫通孔）ＨＴ２とを貫通している。モータＭＯＴが吸い上げた燃料（図示せず）は、吐出口ＴＫおよびそれにつなげられた燃料用の管（図６では図示されない）を通って、上記エンジンＥＮＧ（図６では図示されない)に供給される。

　＜制御用配線基板上の実装構造について＞
　制御用配線基板ＰＢ２上には、上記レギュレータＲＧを構成する単数または複数の電子部品と、上記制御回路部ＣＴを構成する単数または複数の電子部品とが搭載されており、図６では、それらの電子部品を代表して電子部品ＥＣ２として示されている。制御用配線基板ＰＢ２上に搭載された電子部品（ＥＣ２）は、代表的には半導体チップを内蔵した半導体装置（半導体パッケージ）であるが、それに加えて、半導体装置（半導体パッケージ）以外の電子部品（例えばチップ抵抗などの受動部品）が制御用配線基板ＰＢ２上に搭載されていてもよい。

　制御用配線基板ＰＢ２上に搭載された各電子部品（ＥＣ２）は、制御用配線基板ＰＢ２の配線に電気的に接続され、また、制御用配線基板ＰＢ２の配線によって必要に応じて互いに結線されている。また、制御用配線基板ＰＢ２上に搭載された各電子部品（ＥＣ２）は、上記電源電位ＶＩＮ供給用のケーブルＣＢ、上記グランド電位ＧＮＤ供給用のケーブルＣＢ、上記電源接続用ピンＰＮ１、上記グランド接続用ピンＰＮ２、あるいは上記信号用ピンＰＮ３に、制御用配線基板ＰＢ２の配線を介して必要に応じて電気的に接続されている。

　＜パワー用配線基板上の実装構造について＞
　パワー用配線基板ＰＢ１上には、上記パワー系回路構成部ＰＫを形成するための複数の電子部品が搭載されており、図６では、それらの電子部品を代表して電子部品ＥＣ１として示されている。パワー用配線基板ＰＢ１上に搭載された各電子部品（ＥＣ１）は、パワー用配線基板ＰＢ１の配線に電気的に接続されている。

　図９は、パワー用配線基板ＰＢ１の上面図であり、パワー用配線基板ＰＢ１上に搭載された複数の電子部品（ＥＣ１）も示されている。具体的には、パワー用配線基板ＰＢ１の上面上には、半導体装置（半導体パッケージ）ＰＫＧ１，ＰＫＧ２，ＰＫＧ３と、チップ抵抗Ｒ１ａ，Ｒ２ａ，Ｒ３ａ，Ｒ４ａ，Ｒ５ａ，Ｒ６ａ，Ｒ７ａ，Ｒ８ａ，Ｒ９ａとが、搭載されている。

　半導体装置ＰＫＧ１は、上記パワーＭＯＳＦＥＴ１および上記パワーＭＯＳＦＥＴ２を構成する半導体装置であり、半導体装置ＰＫＧ２は、上記パワーＭＯＳＦＥＴ３および上記パワーＭＯＳＦＥＴ４を構成する半導体装置であり、半導体装置ＰＫＧ３は、上記パワーＭＯＳＦＥＴ５および上記パワーＭＯＳＦＥＴ６を構成する半導体装置である。チップ抵抗Ｒ１ａは、上記抵抗Ｒ１を構成する抵抗素子であり、チップ抵抗Ｒ２ａは、上記抵抗Ｒ２を構成する抵抗素子であり、チップ抵抗Ｒ３ａは、上記抵抗Ｒ３を構成する抵抗素子であり、チップ抵抗Ｒ４ａは、上記抵抗Ｒ４を構成する抵抗素子である。また、チップ抵抗Ｒ５ａは、上記抵抗Ｒ５を構成する抵抗素子であり、チップ抵抗Ｒ６ａは、上記抵抗Ｒ６を構成する抵抗素子であり、チップ抵抗Ｒ７ａは、上記抵抗Ｒ７を構成する抵抗素子であり、チップ抵抗Ｒ８ａは、上記抵抗Ｒ８を構成する抵抗素子であり、チップ抵抗Ｒ９ａは、上記抵抗Ｒ９を構成する抵抗素子である。

　パワー用配線基板ＰＢ１上に搭載された複数の電子部品（ＥＣ１）のうち、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３は、動作時の発熱量が大きい。このため、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３のそれぞれと平面視で重なる位置において、すなわち、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３のそれぞれの直下の位置において、パワー用配線基板ＰＢ１の下面とモータＭＯＴの上面との間に、放熱シートＨＳ（図６参照）のような放熱用部材を介在（配置）させることもできる。そうすることにより、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３で生じた熱を、パワー用配線基板ＰＢ１および放熱シートＨＳを介してモータＭＯＴへ効率的に伝導（放熱）させることができる。これにより、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の放熱特性を向上させ、それによって、電子装置の性能をより安定させ、且つ向上させることができる。

　＜半導体装置の構成について＞
　パワー用配線基板ＰＢ１上に搭載された半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の構成について説明する。

　半導体装置ＰＫＧ１の構造と、半導体装置ＰＫＧ２の構造と、半導体装置ＰＫＧ３の構造とは、基本的には同じである。半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３のそれぞれは、２つの半導体チップを内蔵している。半導体装置ＰＫＧ１に内蔵された２つの半導体チップのうちの一方が上記パワーＭＯＳＦＥＴ１を構成し、他方が上記パワーＭＯＳＦＥＴ２を構成している。また、半導体装置ＰＫＧ２に内蔵された２つの半導体チップのうちの一方が上記パワーＭＯＳＦＥＴ３を構成し、他方が上記パワーＭＯＳＦＥＴ４を構成している。また、半導体装置ＰＫＧ３に内蔵された２つの半導体チップのうちの一方が上記パワーＭＯＳＦＥＴ５を構成し、他方が上記パワーＭＯＳＦＥＴ６を構成している。

　半導体装置ＰＫＧ１の構成と、半導体装置ＰＫＧ２の構成と、半導体装置ＰＫＧ３の構成とは、基本的には同じであるので、ここでは、代表して半導体装置ＰＫＧ１の構成について、図１０～図１６を参照して説明する。

　図１０は、半導体装置ＰＫＧ１の上面図であり、図１１は、半導体装置ＰＫＧ１の下面図である。図１２は、半導体装置ＰＫＧ１の平面透視図であり、封止部ＭＲを透視したときの半導体装置ＰＫＧ１の上面側の平面透視図が示されている。図１２では、封止部ＭＲの外周位置を、点線で示してある。図１３～図１６は、半導体装置ＰＫＧ１の断面図である。図１３は、図１２のＡ１－Ａ１線の断面図にほぼ対応し、図１４は、図１２のＡ２－Ａ２線の断面図にほぼ対応し、図１５は、図１２のＡ３－Ａ３線の断面図にほぼ対応し、図１６は、図１２のＡ４－Ａ４線の断面図にほぼ対応している。

　図１０～図１６に示されるように、半導体装置ＰＫＧ１は、ダイパッド（チップ搭載部）ＤＰ１，ＤＰ２と、そのダイパッドＤＰ１，ＤＰ２の各々の上面上に搭載された半導体チップＣＰ１，ＣＰ２と、複数のボンディングワイヤ（以下、単にワイヤという）ＷＡと、複数のリードＬＤと、これらを封止する封止部（封止樹脂部、封止体）ＭＲとを有している。

　封止体としての封止部ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。

　半導体装置ＰＫＧ１は、ここでは一例として、面実装型の半導体パッケージを挙げる。半導体装置ＰＫＧ１は、具体的には、ＨＳＯＮ(Small Outline No Lead Package with Heat Sink)型の面実装型の半導体パッケージである。但し、半導体装置ＰＫＧ１の構成は、これに限定されるものではなく種々変更可能であり、例えばＱＦＮ（Quad Flat Non-leadedpackage）構成、ＱＦＰ（Quad Flat Package）構成またはＳＯＰ（Small Out-line Package）構成等のような別のフラットパッケージ構成としてもよい。

　ダイパッドＤＰ１とダイパッドＤＰ２とは、平面視において並んで配置されており、ダイパッドＤＰ１上に半導体チップＣＰ１が搭載され、ダイパッドＤＰ２上に半導体チップＣＰ２が搭載されている。

　半導体チップＣＰ１には、パワーＭＯＳＦＥＴが形成されている。具体的には、半導体チップＣＰ１を構成する半導体基板には、多数の単位トランジスタセルが形成されており、それら多数の単位トランジスタセルが並列に接続されることにより、パワーＭＯＳＦＥＴが形成されている。単位トランジスタセルは、例えば、トレンチゲート型電界効果トランジスタにより構成される。半導体チップＣＰ１の表面側には、パワーＭＯＳＦＥＴのソースに接続されたソース用パッド（ソース用ボンディングパッド、ソース電極）ＰＤＳと、パワーＭＯＳＦＥＴのゲートに接続されたゲート用パッド（ゲート用ボンディングパッド、ゲート電極）ＰＤＧが形成されている。半導体チップＣＰ１の裏面全体に、パワーＭＯＳＦＥＴのドレインに接続された裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥが形成されている。

　ソース用パッドＰＤＳは、ソース電極（ソース用電極）とみなすことができ、ゲート用パッドＰＤＧは、ゲート電極（ゲート用電極）とみなすことができ、裏面電極ＢＥは、ドレイン電極とみなすことができる。

　半導体チップＣＰ２の構成は、半導体チップＣＰ１の構成と同様であるので、ここではその繰り返しの説明は省略する。

　半導体チップＣＰ１の裏面電極ＢＥが、ダイパッドＤＰ１の上面に導電性の接合材ＢＤを介して接合され、半導体チップＣＰ２の裏面電極ＢＥが、ダイパッドＤＰ２の上面に導電性の接合材ＢＤを介して接合されている。このため、半導体チップＣＰ１の裏面電極ＢＥは、ダイパッドＤＰ１に電気的に接続され、また、半導体チップＣＰ２の裏面電極ＢＥは、ダイパッドＤＰ２に電気的に接続されている。

　半導体装置ＰＫＧ１が有する複数のリードＬＤは、ゲート用リードＬＤＧ１，ＬＤＧ２とソース用リードＬＤＳ１，ＬＤＳ２とドレイン用リードＬＤＤ１，ＬＤＤ２，ＬＤＤ３，ＬＤＤ４とからなる。

　ゲート用リードＬＤＧ１は、半導体チップＣＰ１のゲート用パッドＰＤＧとワイヤＷＡを介して電気的に接続されている。ゲート用リードＬＤＧ２は、半導体チップＣＰ２のゲート用パッドＰＤＧとワイヤＷＡを介して電気的に接続されている。ソース用リードＬＤＳ１は、半導体チップＣＰ１のソース用パッドＰＤＳとワイヤＷＡを介して電気的に接続されている。ソース用リードＬＤＳ２は、半導体チップＣＰ２のソース用パッドＰＤＳとワイヤＷＡを介して電気的に接続されている。

　半導体チップＣＰ１は、ハイサイドＭＯＳＦＥＴ（上記パワーＭＯＳＦＥＴ１，３，５のいずれか）を備えたハイサイド用の半導体チップであり、半導体チップＣＰ２は、ロウサイドＭＯＳＦＥＴ（上記パワーＭＯＳＦＥＴ２，４，６のいずれか）を備えたロウサイド用の半導体チップである。このため、半導体チップＣＰ１のソース用パッドＰＤＳに電気的に接続されたソース用リードＬＤＳ１は、ハイサイド用ソース端子とみなすことができ、半導体チップＣＰ２のソース用パッドＰＤＳに電気的に接続されたソース用リードＬＤＳ２は、ロウサイド用ソース端子とみなすことができる。また、半導体チップＣＰ１のゲート用パッドＰＤＧに電気的に接続されたゲート用リードＬＤＧ１は、ハイサイド用ゲート端子とみなすことができ、半導体チップＣＰ２のゲート用パッドＰＤＧに電気的に接続されたゲート用リードＬＤＧ２は、ロウサイド用ゲート端子とみなすことができる。また、半導体チップＣＰ１の裏面電極ＢＥに電気的に接続されたダイパッドＤＰ１（およびドレイン用リードＬＤＤ１，ＬＤＤ２）は、ハイサイド用ドレイン端子とみなすことができ、半導体チップＣＰ２の裏面電極ＢＥに電気的に接続されたダイパッドＤＰ２（およびドレイン用リードＬＤＤ３，ＬＤＤ４）は、ロウサイド用ドレイン端子とみなすことができる。

　なお、図１２では、ソース用リードＬＤＳ１と半導体チップＣＰ１のソース用パッドＰＤＳとを１本のワイヤＷＡで接続した場合が示されている。大電流が流れることを考慮して、ソース用リードＬＤＳ１と半導体チップＣＰ１のソース用パッドＰＤＳとを複数本のワイヤＷＡで接続する場合もあり得、また、ソース用リードＬＤＳ１と半導体チップＣＰ１のソース用パッドＰＤＳとをワイヤＷＡではなく金属板で接続する場合もあり得る。これは、ソース用リードＬＤＳ２と半導体チップＣＰ２のソース用パッドＰＤＳとの接続に関しても同様である。

　ドレイン用リードＬＤＤ１およびドレイン用リードＬＤＤ２は、ダイパッドＤＰ１と一体的に形成されているため、ダイパッドＤＰ１だけでなく、ドレイン用リードＬＤＤ１およびドレイン用リードＬＤＤ２も、半導体チップＣＰ１の裏面電極ＢＥと電気的に接続されている。また、ドレイン用リードＬＤＤ３およびドレイン用リードＬＤＤ４は、ダイパッドＤＰ２と一体的に形成されているため、ダイパッドＤＰ２だけでなく、ドレイン用リードＬＤＤ３およびドレイン用リードＬＤＤ４も、半導体チップＣＰ２の裏面電極ＢＥと電気的に接続されている。ドレイン用リードＬＤＤ１，ＬＤＤ２は、ダイパッドＤＰ１の一部とみなすこともでき、また、ドレイン用リードＬＤＤ３，ＬＤＤ４は、ダイパッドＤＰ２の一部とみなすこともできる。

　ダイパッドＤＰ１からＹ方向に離間する位置に、ゲート用リードＬＤＧ１とソース用リードＬＤＳ１とが配置され、ダイパッドＤＰ２からＹ方向に離間する位置に、ゲート用リードＬＤＧ２とソース用リードＬＤＳ２とが配置されている。ゲート用リードＬＤＧ１およびソース用リードＬＤＳ１が配置されている側とは逆側において、ダイパッドＤＰ１と一体的にドレイン用リードＬＤＤ１およびドレイン用リードＬＤＤ２が形成されている。また、ゲート用リードＬＤＧ２およびソース用リードＬＤＳ２が配置されている側とは逆側において、ダイパッドＤＰ２と一体的にドレイン用リードＬＤＤ３およびドレイン用リードＬＤＤ４が形成されている。

　ダイパッドＤＰ１とダイパッドＤＰ２とは、Ｘ方向に並んでいる。また、ゲート用リードＬＤＧ１とソース用リードＬＤＳ１とゲート用リードＬＤＧ２とソース用リードＬＤＳ２とは、この順でＸ方向に並んでいる。また、ドレイン用リードＬＤＤ１とドレイン用リードＬＤＤ２とドレイン用リードＬＤＤ３とドレイン用リードＬＤＤ４とは、この順でＸ方向に並んでいる。

　なお、Ｘ方向とＹ方向とは、互いに交差する方向であり、好ましくは、互いに直交する方向である。

　封止部ＭＲの平面形状は、略矩形であり、Ｙ方向に平行でかつＸ方向に対向する辺（側面）ＳＤ１，ＳＤ３と、Ｘ方向に平行でかつＹ方向に対向する辺（側面）ＳＤ２，ＳＤ４と、を有している。ゲート用リードＬＤＧ１とソース用リードＬＤＳ１とゲート用リードＬＤＧ２とソース用リードＬＤＳ２とは、辺ＳＤ２側に配置され、ドレイン用リードＬＤＤ１とドレイン用リードＬＤＤ２とドレイン用リードＬＤＤ３とドレイン用リードＬＤＤ４とは、辺ＳＤ４側に配置されている。

　ダイパッドＤＰ１，ＤＰ２、ゲート用リードＬＤＧ１，ＬＤＧ２、ソース用リードＬＤＳ１，ＬＤＳ２およびドレイン用リードＬＤＤ１，ＬＤＤ２，ＬＤＤ３，ＬＤＤ４は、封止部ＭＲによって封止されている。但し、ダイパッドＤＰ１，ＤＰ２、ゲート用リードＬＤＧ１，ＬＤＧ２、ソース用リードＬＤＳ１，ＬＤＳ２およびドレイン用リードＬＤＤ１，ＬＤＤ２，ＬＤＤ３，ＬＤＤ４の各下面は、封止部ＭＲの下面から露出され、半導体装置ＰＫＧ１の外部接続端子となっている。

　ダイパッドＤＰ１とダイパッドＤＰ２とゲート用リードＬＤＧ１とソース用リードＬＤＳ１とゲート用リードＬＤＧ２とソース用リードＬＤＳ２とは、互いに分離されており、間に封止部ＭＲの一部が介在している。

　半導体装置ＰＫＧ２の構成および半導体装置ＰＫＧ３の構成は、それぞれ半導体装置ＰＫＧ１の構成と同様であるので、ここではその繰り返しの説明は省略する。

　＜パワー用配線基板の配線パターンについて＞
　図１７～図２０は、パワー用配線基板ＰＢ１の平面図である。このうち、図１７には、パワー用配線基板ＰＢ１の上面図が示されている。上記図９から、パワー用配線基板ＰＢ１上に搭載されている電子部品（具体的には半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３およびチップ抵抗Ｒ１ａ，Ｒ２ａ，Ｒ３ａ，Ｒ４ａ，Ｒ５ａ，Ｒ６ａ，Ｒ７ａ，Ｒ８ａ，Ｒ９ａ）を取り除いたものが、図１７に対応している。また、図１８は、パワー用配線基板ＰＢ１の平面透視図である。図１８には、パワー用配線基板ＰＢ１の上面側のレジスト層ＲＳ１ａを透視したときのパワー用配線基板ＰＢ１の上面側の平面図（平面透視図）が示されている。すなわち、図１７において、パワー用配線基板ＰＢ１の上面側のレジスト層ＲＳ１ａを透視したものが、図１８に対応している。従って、図１８では、パワー用配線基板ＰＢ１の上面側の配線パターン（基材層ＢＳ１の上面上の配線パターン、すなわち上記導電膜ＣＤ１ａにより形成された配線パターン）が示されているが、理解を簡単にするために、平面図ではあるが、パワー用配線基板ＰＢ１の上面側の配線パターンにハッチングを付してある。また、図１８では、理解を簡単にするために、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３が搭載される位置を、点線で示してある。また、図１９は、パワー用配線基板ＰＢ１の下面側の平面透視図が示され、図２０には、パワー用配線基板ＰＢ１の下面図が示されている。すなわち、図２０において、パワー用配線基板ＰＢ１の下面側のレジスト層ＲＳ１ｂを透視したものが、図１９に対応している。従って、図１９では、パワー用配線基板ＰＢ１の下面側の配線パターン（基材層ＢＳ１の下面上の配線パターン、すなわち上記導電膜ＣＤ１ｂにより形成された配線パターン）が示されているが、理解を簡単にするために、平面図ではあるが、パワー用配線基板ＰＢ１の下面側の配線パターンにハッチングを付してある。なお、パワー用配線基板ＰＢ１において、モータＭＯＴに対向する側の主面がパワー用配線基板ＰＢ１の下面に対応し、制御用配線基板ＰＢ２に対向する側の主面がパワー用配線基板ＰＢ１の上面に対応している。また、制御用配線基板ＰＢ２において、パワー用配線基板ＰＢ１に対向する側の主面が制御用配線基板ＰＢ２の下面に対応している。

　上記図９および図１７～図２０に示されるように、パワー用配線基板ＰＢ１は、平面形状が円形状である。パワー用配線基板ＰＢ１の上面と下面とには、それぞれ配線パターンが形成されている。そして、パワー用配線基板ＰＢ１の上面において、半導体装置ＰＫＧ１と、半導体装置ＰＫＧ２と、半導体装置ＰＫＧ３と、チップ抵抗Ｒ１ａと、チップ抵抗Ｒ２ａと、チップ抵抗Ｒ３ａと、チップ抵抗Ｒ４ａと、チップ抵抗Ｒ５ａと、チップ抵抗Ｒ６ａと、チップ抵抗Ｒ７ａと、チップ抵抗Ｒ８ａと、チップ抵抗Ｒ９ａとが、互いに異なる位置（平面位置）に搭載されている。

　具体的には、パワー用配線基板ＰＢ１の上面には、電源配線（導体パターン）ＷＶ１と、グランド配線（導体パターン）ＷＧ１と、出力配線（導体パターン）ＷＤ１，ＷＤ２，ＷＤ３と、信号用配線（導体パターン）ＷＳとが、形成されている。また、パワー用配線基板ＰＢ１の下面には、電源配線（導体パターン）ＷＶ２と、グランド配線（導体パターン）ＷＧ２と、出力配線（導体パターン）ＷＤ４，ＷＤ５，ＷＤ６と、が、形成されている。パワー用配線基板ＰＢ１の下面には、信号用配線ＷＳに相当するものは形成されていない。パワー用配線基板ＰＢ１の上面の配線（すなわち電源配線ＷＶ１とグランド配線ＷＧ１と出力配線ＷＤ１，ＷＤ２，ＷＤ３と信号用配線ＷＳ）は、パワー用配線基板ＰＢ１を構成する上記基材層ＢＳ１の上面上に形成された導電膜（上記導電膜ＣＤ１ａに対応）により形成される。また、パワー用配線基板ＰＢ１の下面の配線（すなわち電源配線ＷＶ２とグランド配線ＷＧ２と出力配線ＷＤ４，ＷＤ５，ＷＤ６）は、パワー用配線基板ＰＢ１を構成する上記基材層ＢＳ１の下面上に形成された導電膜（上記導電膜ＣＤ１ｂに対応）により形成される。電源配線ＷＶ１とグランド配線ＷＧ１と出力配線ＷＤ１，ＷＤ２，ＷＤ３と信号用配線ＷＳと電源配線ＷＶ２とグランド配線ＷＧ２と出力配線ＷＤ４，ＷＤ５，ＷＤ６は、いずれも導体パターンとみなすこともできる。

　電源配線ＷＶ１および電源配線ＷＶ２は、電源電位ＶＩＮが供給される配線である。電源配線ＷＶ１および電源配線ＷＶ２は、パワー用配線基板ＰＢ１の孔ＨＰ１に挿通された上記電源接続用ピンＰＮ１と電気的に接続されており、上記電源接続用ピンＰＮ１から電源配線ＷＶ１および電源配線ＷＶ２に電源電位ＶＩＮが供給されるようになっている。

　具体的には、パワー用配線基板ＰＢ１においては、上記電源接続用ピンＰＮ１を挿通するための孔ＨＰ１は、平面視において電源配線ＷＶ１，ＷＶ２の両方に内包される位置に設けられている。そして、その電源配線ＷＶ１，ＷＶ２に電気的に接続された導電膜（ＣＤ１ｃ）が孔ＨＰ１の側面に形成され、その孔ＨＰ１に上記電源接続用ピンＰＮ１が挿通されている。そして、必要に応じて半田（ＳＬ）などの導電性接合材で上記電源接続用ピンＰＮ１をパワー用配線基板ＰＢ１に接合している。これにより、パワー用配線基板ＰＢ１の上面および下面に形成された電源配線ＷＶ１および電源配線ＷＶ２を、電源接続用ピンＰＮ１に電気的に接続することができる。上記図７に当てはめると、上記図７における接続ピンＰＮが、電源接続用ピンＰＮ１に対応し、上記図７における孔ＨＰが、孔ＨＰ１に対応し、上記図７における導電膜ＣＤ１ａが電源配線ＷＶ１に対応し、上記図７における導電膜ＣＤ１ｂが電源配線ＷＶ２に対応する。また、パワー用配線基板ＰＢ１の上面に形成された電源配線ＷＶ１と、パワー用配線基板ＰＢ１の下面に形成された電源配線ＷＶ２とは、パワー用配線基板ＰＢ１において電源配線ＷＶ１，ＷＶ２の両方に平面視で重なる位置に設けられた複数のビア部（ＶＨ）を介して、互いに電気的に接続されている。

　なお、パワー用配線基板ＰＢ１のビア部（ＶＨ）は、パワー用配線基板ＰＢ１の基材層ＢＳ１を貫通する孔と、その孔内に埋め込まれた導体部とにより構成されており、後述の図２１～図２４に示されている。パワー用配線基板ＰＢ１のビア部（ＶＨ）は、パワー用配線基板ＰＢ１の上面側の配線とパワー用配線基板ＰＢ１の下面側の配線とを電気的に接続するための導体部（埋込導体部、ビア配線）として機能する。

　パワー用配線基板ＰＢ１の上面に形成された電源配線ＷＶ１と、パワー用配線基板ＰＢ１の下面に形成された電源配線ＷＶ２とは、平面視においてほぼ重なる（一致する）領域に形成されている。電源配線ＷＶ２は、電源配線ＷＶ１の抵抗を低減するため、換言すると、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３のそれぞれのダイパッドＤＰ１と上記電源接続用ピンＰＮ１との間の接続抵抗を低減するために設けられている。

　グランド配線ＷＧ１およびグランド配線ＷＧ２は、グランド電位ＧＮＤが供給される配線である。グランド配線ＷＧ１およびグランド配線ＷＧ２は、パワー用配線基板ＰＢ１の孔ＨＰ２に挿通された上記グランド接続用ピンＰＮ２と電気的に接続されており、上記グランド接続用ピンＰＮ２からグランド配線ＷＧ１およびグランド配線ＷＧ２にグランド電位ＧＮＤが供給されるようになっている。

　具体的には、パワー用配線基板ＰＢ１においては、上記グランド接続用ピンＰＮ２を挿通するための孔ＨＰ２は、平面視においてグランド配線ＷＧ１，ＷＧ２の両方に内包される位置に設けられている。そして、そのグランド配線ＷＧ１，ＷＧ２に電気的に接続された導電膜（ＣＤ１ｃ）が孔ＨＰ２の側面に形成され、その孔ＨＰ２に上記グランド接続用ピンＰＮ２が挿通されている。そして、必要に応じて半田（ＳＬ）などの導電性接合材で上記グランド接続用ピンＰＮ２をパワー用配線基板ＰＢ１に接合している。これにより、パワー用配線基板ＰＢ１の上面および下面に形成されたグランド配線ＷＧ１およびグランド配線ＷＧ２を、グランド接続用ピンＰＮ２に電気的に接続することができる。上記図７に当てはめると、上記図７における接続ピンＰＮが、グランド接続用ピンＰＮ２に対応し、上記図７における孔ＨＰが、孔ＨＰ２に対応し、上記図７における導電膜ＣＤ１ａがグランド配線ＷＧ１に対応し、上記図７における導電膜ＣＤ１ｂがグランド配線ＷＧ２に対応する。また、パワー用配線基板ＰＢ１の上面に形成されたグランド配線ＷＧ１と、パワー用配線基板ＰＢ１の下面に形成されたグランド配線ＷＧ２とは、パワー用配線基板ＰＢ１においてグランド配線ＷＧ１，ＷＧ２の両方に平面視で重なる位置に設けられた複数のビア部（ＶＨ）を介して、互いに電気的に接続されている。

　パワー用配線基板ＰＢ１の下面に形成されたグランド配線ＷＧ２は、パワー用配線基板ＰＢ１の上面のグランド配線ＷＧ１および信号用配線ＷＳと、平面視においてほぼ重なる（一致する）領域に形成されている。すなわち、平面視においては、パワー用配線基板ＰＢ１の上面で、グランド配線ＷＧ１が形成されている平面領域と、信号用配線ＷＳが形成されている平面領域全体とにわたって、パワー用配線基板ＰＢ１の下面でグランド配線ＷＧ２が形成されている。グランド配線ＷＧ２は、グランド配線ＷＧ１の抵抗を低減するために設けられている。

　パワー用配線基板ＰＢ１の上面に形成された出力配線ＷＤ１は、半導体装置ＰＫＧ１のダイパッドＤＰ２と上記接続ピンＢＢ１とを電気的に接続する配線であり、パワー用配線基板ＰＢ１の上面において、半導体装置ＰＫＧ１の搭載位置から、上記接続ピンＢＢ１を挿通するための孔ＨＭ１の形成位置にかけて、Ｙ方向に延在している。パワー用配線基板ＰＢ１の下面に形成された出力配線ＷＤ４は、パワー用配線基板ＰＢ１の上面の出力配線ＷＤ１と、平面視においてほぼ重なる（一致する）領域に形成されている。

　パワー用配線基板ＰＢ１においては、上記接続ピンＢＢ１を挿通するための孔ＨＭ１は、平面視において出力配線ＷＤ１，ＷＤ４の両方に内包される位置に設けられている。そして、その出力配線ＷＤ１，ＷＤ４に電気的に接続された導電膜（ＣＤ１ｃ）が、孔ＨＭ１の側面に形成され、その孔ＨＭ１に上記接続ピンＢＢ１が挿通されている。そして、必要に応じて半田（ＳＬ）などの導電性接合材で上記接続ピンＢＢ１をパワー用配線基板ＰＢ１に接合している。これにより、パワー用配線基板ＰＢ１の上面および下面に形成された出力配線ＷＤ１および出力配線ＷＤ２を、接続ピンＢＢ１に電気的に接続することができる。上記図８に当てはめると、上記図８における接続ピンＢＢが、接続ピンＢＢ１に対応し、上記図８における孔ＨＭが、孔ＨＭ１に対応し、上記図８における導電膜ＣＤ１ａが出力配線ＷＤ１に対応し、上記図８における導電膜ＣＤ１ｂが出力配線ＷＤ４に対応する。このため、半導体装置ＰＫＧ１のダイパッドＤＰ２からの出力（出力電圧または出力電流）を、出力配線ＷＤ１，ＷＤ４および接続ピンＢＢ１を経由してモータＭＯＴ（のＵ相コイル）に伝送することができる。

　また、パワー用配線基板ＰＢ１の上面に形成された出力配線ＷＤ１と、パワー用配線基板ＰＢ１の下面に形成された出力配線ＷＤ４とは、パワー用配線基板ＰＢ１において出力配線ＷＤ１，ＷＤ４の両方に平面視で重なる位置に設けられた複数のビア部（ＶＨ）を介して、互いに電気的に接続されている。パワー用配線基板ＰＢ１において、半導体装置ＰＫＧ１搭載側の主面（ここではパワー用配線基板ＰＢ１の上面）に形成された出力配線ＷＤ１は、半導体装置ＰＫＧ１のダイパッドＤＰ２（またはドレイン用リードＬＤＤ３，ＬＤＤ４）を上記接続ピンＢＢ１に電気的に接続するために設けられた配線である。出力配線ＷＤ１とは反対側の出力配線ＷＤ４は、配線の断面積を増やすことにより配線抵抗を低減し、出力配線として流せる電流許容量を増大させるために設けられている。

　パワー用配線基板ＰＢ１の上面に形成された出力配線ＷＤ２は、半導体装置ＰＫＧ２のダイパッドＤＰ２と上記接続ピンＢＢ２とを電気的に接続する配線であり、パワー用配線基板ＰＢ１の上面において、半導体装置ＰＫＧ２の搭載位置から、上記接続ピンＢＢ２を挿通するための孔ＨＭ２の形成位置にかけて、Ｙ方向に延在している。パワー用配線基板ＰＢ１の下面に形成された出力配線ＷＤ５は、パワー用配線基板ＰＢ１の上面の出力配線ＷＤ２と、平面視においてほぼ重なる（一致する）領域に形成されている。

　パワー用配線基板ＰＢ１においては、上記接続ピンＢＢ２を挿通するための孔ＨＭ２は、平面視において出力配線ＷＤ２，ＷＤ５の両方に内包される位置に設けられている。そして、その出力配線ＷＤ２，ＷＤ５に電気的に接続された導電膜（ＣＤ１ｃ）が、孔ＨＭ２の側面に形成され、その孔ＨＭ２に上記接続ピンＢＢ２が挿通されている。そして、必要に応じて半田（ＳＬ）などの導電性接合材で上記接続ピンＢＢ２をパワー用配線基板ＰＢ１に接合している。これにより、パワー用配線基板ＰＢ１の上面および下面に形成された出力配線ＷＤ２および出力配線ＷＤ５を、接続ピンＢＢ２に電気的に接続することができる。上記図８に当てはめると、上記図８における接続ピンＢＢが、接続ピンＢＢ２に対応し、上記図８における孔ＨＭが、孔ＨＭ２に対応し、上記図８における導電膜ＣＤ１ａが出力配線ＷＤ２に対応し、上記図８における導電膜ＣＤ１ｂが出力配線ＷＤ５に対応する。このため、半導体装置ＰＫＧ２のダイパッドＤＰ２からの出力（出力電圧または出力電流）を、出力配線ＷＤ２，ＷＤ５および接続ピンＢＢ２を経由してモータＭＯＴ（のＶ相コイル）に伝送することができる。

　また、パワー用配線基板ＰＢ１の上面に形成された出力配線ＷＤ２と、パワー用配線基板ＰＢ１の下面に形成された出力配線ＷＤ５とは、パワー用配線基板ＰＢ１において出力配線ＷＤ２，ＷＤ５の両方に平面視で重なる位置に設けられた複数のビア部（ＶＨ）を介して、互いに電気的に接続されている。パワー用配線基板ＰＢ１において、半導体装置ＰＫＧ２搭載側の主面（ここではパワー用配線基板ＰＢ１の上面）に形成された出力配線ＷＤ２は、半導体装置ＰＫＧ２のダイパッドＤＰ２（またはドレイン用リードＬＤＤ３，ＬＤＤ４）を上記接続ピンＢＢ２に電気的に接続するために設けられた配線である。出力配線ＷＤ２とは反対側の出力配線ＷＤ５は、配線の断面積を増やすことにより配線抵抗を低減し、出力配線として流せる電流許容量を増大させるために設けられている。

　パワー用配線基板ＰＢ１の上面に形成された出力配線ＷＤ３は、半導体装置ＰＫＧ３のダイパッドＤＰ２と上記接続ピンＢＢ３とを電気的に接続する配線であり、パワー用配線基板ＰＢ１の上面において、半導体装置ＰＫＧ３の搭載位置から、上記接続ピンＢＢ３を挿通するための孔ＨＭ２の形成位置にかけて、Ｙ方向に延在している。パワー用配線基板ＰＢ１の下面に形成された出力配線ＷＤ６は、パワー用配線基板ＰＢ１の上面の出力配線ＷＤ３と、平面視においてほぼ重なる（一致する）領域に形成されている。

　パワー用配線基板ＰＢ１においては、上記接続ピンＢＢ３を挿通するための孔ＨＭ３は、平面視において出力配線ＷＤ３，ＷＤ６の両方に内包される位置に設けられている。そして、その出力配線ＷＤ３，ＷＤ６に電気的に接続された導電膜（ＣＤ１ｃ）が、孔ＨＭ３の側面に形成され、その孔ＨＭ３に上記接続ピンＢＢ３が挿通されている。そして、必要に応じて半田（ＳＬ）などの導電性接合材で上記接続ピンＢＢ３をパワー用配線基板ＰＢ１に接合している。これにより、パワー用配線基板ＰＢ１の上面および下面に形成された出力配線ＷＤ３および出力配線ＷＤ６を、接続ピンＢＢ３に電気的に接続することができる。上記図８に当てはめると、上記図８における接続ピンＢＢが、接続ピンＢＢ３に対応し、上記図８における孔ＨＭが、孔ＨＭ３に対応し、上記図８における導電膜ＣＤ１ａが出力配線ＷＤ３に対応し、上記図８における導電膜ＣＤ１ｂが出力配線ＷＤ６に対応する。このため、半導体装置ＰＫＧ３のダイパッドＤＰ２からの出力（出力電圧または出力電流）を、出力配線ＷＤ３，ＷＤ６および接続ピンＢＢ３を経由してモータＭＯＴ（のＷ相コイル）に伝送することができる。

　また、パワー用配線基板ＰＢ１の上面に形成された出力配線ＷＤ３と、パワー用配線基板ＰＢ１の下面に形成された出力配線ＷＤ６とは、パワー用配線基板ＰＢ１において出力配線ＷＤ３，ＷＤ６の両方に平面視で重なる位置に設けられた複数のビア部（ＶＨ）を介して、互いに電気的に接続されている。パワー用配線基板ＰＢ１において、半導体装置ＰＫＧ３搭載側の主面（ここではパワー用配線基板ＰＢ１の上面）に形成された出力配線ＷＤ３は、半導体装置ＰＫＧ３のダイパッドＤＰ２（またはドレイン用リードＬＤＤ３，ＬＤＤ４）を上記接続ピンＢＢ３に電気的に接続するために設けられた配線である。出力配線ＷＤ３とは反対側の出力配線ＷＤ６は、配線の断面積を増やすことにより配線抵抗を低減し、出力配線として流せる電流許容量を増大させるために設けられている。

　信号用配線ＷＳは、主として、信号用ピンＰＮ３に電気的に接続された配線からなる。図９および図１８からも分かるように、信号用配線ＷＳは、パワー用配線基板ＰＢ１の上面において、複数の信号用ピンＰＮ３がＸ方向に配列した信号用ピン列（または信号用ピンＰＮ３を挿通させる複数の孔ＨＰ３がＸ方向に配列した孔列）と、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３がＸ方向に配列した半導体装置列との間に、設けられている。

　パワー用配線基板ＰＢ１の上面に形成された信号用配線ＷＳは、各半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の各ゲート用リードＬＤＧ１，ＬＤＧ２を、チップ抵抗（チップ抵抗Ｒ２ａ，Ｒ３ａ，Ｒ５ａ，Ｒ６ａ，Ｒ８ａ，Ｒ９ａのいずれか）を介して信号用ピンＰＮ３に接続する配線を含んでいる。また、パワー用配線基板ＰＢ１の上面に形成された信号用配線ＷＳは、各半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の各ソース用リードＬＤＳ１，ＬＤＳ２を信号用ピンＰＮ３に接続する配線も含んでいる。また、パワー用配線基板ＰＢ１の上面に形成された信号用配線ＷＳは、各半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３のソース用リードＬＤＳ２を、チップ抵抗（チップ抵抗Ｒ１ａ，Ｒ４ａ，Ｒ７ａのいずれか）を介してグランド配線ＷＧ１（またはグランド配線ＷＧ２）に接続する配線も含んでいる。また、パワー用配線基板ＰＢ１の上面に形成された信号用配線ＷＳは、各チップ抵抗Ｒ１ａ，Ｒ４ａ，Ｒ７ａの両電極を信号用ピンＰＮ３に接続する配線も含んでいる。

　次に、パワー用配線基板ＰＢ１上への半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の実装構造について、図９、図１７、図１８および図２１～図２４を参照して説明する。

　図２１～図２４は、パワー用配線基板ＰＢ１の上面上に半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３が搭載（実装）された構造の断面図であり、上記図９の一部の断面図に対応している。このうち、図２１は、図１３（すなわち図１２のＡ１－Ａ１線の断面）に対応する断面である。また、図２２は、図１４（すなわち図１２のＡ２－Ａ２線の断面）に対応する断面である。また、図２３は、図１５（すなわち図１２のＡ３－Ａ３線の断面）に対応する断面である。また、図２４は、図１６（すなわち図１２のＡ４－Ａ４線の断面）に対応する断面である。なお、図９～図１２、図１７～図２０および後述の図２５および図２６において示すＸ方向およびＹ方向は、共通の方向である。そして、図９および図１８と、図１２とを見比べると、図２１～図２４の各図が、図９および図１８におけるどの位置の断面であるかを理解することができる。

　なお、図２１～図２４において、示されている半導体装置が半導体装置ＰＫＧ１の場合は、図２３および図２４に示されている出力配線（すなわち半導体装置ＰＫＧ１のダイパッドＤＰ１に電気的に接続された出力配線）は、出力配線ＷＤ１および出力配線ＷＤ４に対応している。

　また、半導体装置ＰＫＧ２の場合も、実装構造は半導体装置ＰＫＧ１の場合と同様である。但し、図２１～図２４において、示されている半導体装置が半導体装置ＰＫＧ１ではなく半導体装置ＰＫＧ２の場合は、図２３および図２４に示されている出力配線（すなわち半導体装置ＰＫＧ２のダイパッドＤＰ１に電気的に接続された出力配線）は、出力配線ＷＤ１および出力配線ＷＤ４ではなく、出力配線ＷＤ２および出力配線ＷＤ５に対応している。

　また、半導体装置ＰＫＧ３の場合も、実装構造は半導体装置ＰＫＧ１の場合と同様である。但し、図２１～図２４において、示されている半導体装置が半導体装置ＰＫＧ１ではなく半導体装置ＰＫＧ３の場合は、図２３および図２４に示されている出力配線（すなわち半導体装置ＰＫＧ３のダイパッドＤＰ１に電気的に接続された出力配線）は、出力配線ＷＤ１および出力配線ＷＤ４ではなく、出力配線ＷＤ３および出力配線ＷＤ６に対応している。

　パワー用配線基板ＰＢ１において、上面側に形成された配線（ＷＧ１，ＷＤ１，ＷＤ２，ＷＤ３，ＷＳ，ＷＶ１）は、レジスト層ＲＳ１ａで覆われ、下面側に形成された配線（ＷＧ２，ＷＤ４，ＷＤ５，ＷＤ６，ＷＶ２）は、レジスト層ＲＳ１ａで覆われている。しかしながら、パワー用配線基板ＰＢ１において、配線における電子部品（ＥＣ１）の端子（電極）との接続部は、レジスト層ＲＳ１ａから露出されている。すなわち、図９、図１７および図１８を参照すると分かるように、パワー用配線基板ＰＢ１において、電子部品ＥＣ１を搭載する側の主面である上面側に形成された配線（ＷＧ１，ＷＤ１，ＷＤ２，ＷＤ３，ＷＳ，ＷＶ１）は、レジスト層ＲＳ１ａで覆われているが、電子部品（ＥＣ１）の端子との接続部は、レジスト層ＲＳ１ａの開口部ＯＰ１から露出されている。具体的には、パワー用配線基板ＰＢ１の上面側に形成された配線（ＷＧ１，ＷＤ１，ＷＤ２，ＷＤ３，ＷＳ，ＷＶ１）において、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の各端子（ＬＤＧ１，ＬＤＧ２，ＬＤＳ１，ＬＤＳ２，ＬＤＤ１～ＬＤＤ４，ＤＰ１，ＤＰ２）に接続する部分や、チップ抵抗Ｒ１ａ～Ｒ９ａの各電極に接続する部分は、レジスト層ＲＳ１ａの開口部ＯＰ１から露出されている。これにより、パワー用配線基板ＰＢ１の上面に搭載した半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３およびチップ抵抗Ｒ１ａ～Ｒ９ａの端子または電極を、パワー用配線基板ＰＢ１の上面側に形成された配線に、導電性の接合材（例えば半田）を用いて電気的に接続することができる。

　まず、半導体装置ＰＫＧ１の実装構造について説明する。

　図９、図１２、図１８、図２１および図２２からも分かるように、半導体装置ＰＫＧ１のダイパッドＤＰ１およびドレイン用リードＬＤＤ１，ＬＤＤ２は、パワー用配線基板ＰＢ１の上面に形成された電源配線ＷＶ１と平面視において重なっており、その電源配線ＷＶ１と導電性の接合材ＳＺ（例えば半田）を介して接合されて電気的に接続されている。従って、半導体装置ＰＫＧ１の半導体チップＣＰ１の裏面電極ＢＥ（すなわち上記パワーＭＯＳＦＥＴ１のドレイン）は、ダイパッドＤＰ１および接合材ＳＺを介して電源配線ＷＶ１に電気的に接続され、更にこの電源配線ＷＶ１を介して、上記電源接続用ピンＰＮ１と電気的に接続されている。

　また、図９、図１２、図１８、図２３および図２４からも分かるように、半導体装置ＰＫＧ１のダイパッドＤＰ２およびドレイン用リードＬＤＤ３，ＬＤＤ４は、パワー用配線基板ＰＢ１の上面に形成された出力配線ＷＤ１と平面視において重なっており、その出力配線ＷＤ１と導電性の接合材ＳＺ（例えば半田）を介して接合されて電気的に接続されている。従って、半導体装置ＰＫＧ１の半導体チップＣＰ２の裏面電極ＢＥ（すなわち上記パワーＭＯＳＦＥＴ２のドレイン）は、ダイパッドＤＰ２および接合材ＳＺを介して出力配線ＷＤ１に電気的に接続され、更にこの出力配線ＷＤ１を介して、上記接続ピンＢＢ１と電気的に接続され、更にこの接続ピンＢＢ１を介して、上記モータＭＯＴ（のＵ相コイル）に電気的に接続されている。

　また、図９、図１２、図１８および図２１からも分かるように、半導体装置ＰＫＧ１のゲート用リードＬＤＧ１は、パワー用配線基板ＰＢ１の上面に形成された信号用配線ＷＳと平面視において重なっており、その信号用配線ＷＳと導電性の接合材ＳＺ（例えば半田）を介して接合されて電気的に接続されている。半導体装置ＰＫＧ１のゲート用リードＬＤＧ１は、信号用配線ＷＳを介して、チップ抵抗Ｒ２ａの一方の電極と電気的に接続され、チップ抵抗Ｒ２ａの他方の電極は、信号用配線ＷＳを介して、信号用ピンＰＮ３と電気的に接続されている。従って、半導体装置ＰＫＧ１の半導体チップＣＰ１のゲート用パッドＰＤＧ（すなわち上記パワーＭＯＳＦＥＴ１のゲート）は、ワイヤＷＡ、ゲート用リードＬＤＧ１および接合材ＳＺを介して信号用配線ＷＳに電気的に接続され、更にこの信号用配線ＷＳとチップ抵抗Ｒ２ａとを介して、上記信号用ピンＰＮ３と電気的に接続されている。

　また、図９、図１２、図１８および図２３からも分かるように、半導体装置ＰＫＧ１のゲート用リードＬＤＧ２は、パワー用配線基板ＰＢ１の上面に形成された信号用配線ＷＳと平面視において重なっており、その信号用配線ＷＳと導電性の接合材ＳＺ（例えば半田）を介して接合されて電気的に接続されている。半導体装置ＰＫＧ１のゲート用リードＬＤＧ２は、信号用配線ＷＳを介して、チップ抵抗Ｒ３ａの一方の電極と電気的に接続され、チップ抵抗Ｒ３ａの他方の電極は、信号用配線ＷＳを介して、信号用ピンＰＮ３と電気的に接続されている。従って、半導体装置ＰＫＧ１の半導体チップＣＰ２のゲート用パッドＰＤＧ（すなわち上記パワーＭＯＳＦＥＴ２のゲート）は、ワイヤＷＡ、ゲート用リードＬＤＧ２および接合材ＳＺを介して信号用配線ＷＳに電気的に接続され、更にこの信号用配線ＷＳとチップ抵抗Ｒ３ａとを介して、上記信号用ピンＰＮ３と電気的に接続されている。

　また、図９、図１２、図１８および図２４からも分かるように、半導体装置ＰＫＧ１のソース用リードＬＤＳ２は、パワー用配線基板ＰＢ１の上面に形成された信号用配線ＷＳと平面視において重なっており、その信号用配線ＷＳと導電性の接合材ＳＺ（例えば半田）を介して接合されて電気的に接続されている。半導体装置ＰＫＧ１のソース用リードＬＤＳ２は、信号用配線ＷＳを介して、チップ抵抗Ｒ１ａの一方の電極と電気的に接続され、チップ抵抗Ｒ１ａの他方の電極は、信号用配線ＷＳおよびビア部ＶＨを介して、グランド配線ＷＧ１およびグランド配線ＷＧ２に電気的に接続されている。つまり、半導体装置ＰＫＧ１のソース用リードＬＤＳ２は、信号用配線ＷＳおよびチップ抵抗Ｒ１ａなどを介して、グランド配線ＷＧ１，ＷＧ２に電気的に接続されている。従って、半導体装置ＰＫＧ１の半導体チップＣＰ２のソース用パッドＰＤＳ（すなわち上記パワーＭＯＳＦＥＴ２のソース）は、ワイヤＷＡ、ソース用リードＬＤＳ２および接合材ＳＺを介して信号用配線ＷＳに電気的に接続され、更にこの信号用配線ＷＳとチップ抵抗Ｒ１ａなどを介して、グランド配線ＷＧ１およびグランド配線ＷＧ２に電気的に接続されている。また、半導体装置ＰＫＧ１のソース用リードＬＤＳ２は、信号用配線ＷＳを介して、上記信号用ピンＰＮ３にも電気的に接続されている。

　また、図９、図１２、図１８および図２２からも分かるように、半導体装置ＰＫＧ１のソース用リードＬＤＳ１は、パワー用配線基板ＰＢ１の上面に形成された信号用配線ＷＳと平面視において重なっており、その信号用配線ＷＳと導電性の接合材ＳＺ（例えば半田）を介して接合されて電気的に接続されている。半導体装置ＰＫＧ１のソース用リードＬＤＳ１は、信号用配線ＷＳを介して、上記信号用ピンＰＮ３と電気的に接続されている。また、半導体装置ＰＫＧ１のソース用リードＬＤＳ１に接続された信号用配線ＷＳは、出力配線ＷＤ１に繋がっている。このため、半導体装置ＰＫＧ１のソース用リードＬＤＳ１は、信号用配線ＷＳを介して、出力配線ＷＤ１に電気的に接続されている。従って、半導体装置ＰＫＧ１の半導体チップＣＰ１のソース用パッドＰＤＳ（すなわち上記パワーＭＯＳＦＥＴ１のソース）は、ワイヤＷＡ、ソース用リードＬＤＳ１および接合材ＳＺを介して信号用配線ＷＳに電気的に接続され、更にこの信号用配線ＷＳを介して、出力配線ＷＤ１に電気的に接続されている。

　このため、半導体装置ＰＫＧ１の半導体チップＣＰ１のソース用パッドＰＤＳ（パワーＭＯＳＦＥＴ１のソース）は、ワイヤＷＡ、ソース用リードＬＤＳ１、接合材ＳＺ、信号用配線ＷＳ、出力配線ＷＤ１、接合材ＳＺ、ダイパッドＤＰ１および接合材ＢＤを介して、半導体装置ＰＫＧ１の半導体チップＣＰ２の裏面電極ＢＥ（パワーＭＯＳＦＥＴ１のドレイン）に電気的に接続されている。つまり、半導体装置ＰＫＧ１をパワー用配線基板ＰＢ１に実装すると、半導体装置ＰＫＧ１の半導体チップＣＰ１のソース用パッドＰＤＳ（パワーＭＯＳＦＥＴ１のソース）と、半導体装置ＰＫＧ１の半導体チップＣＰ２の裏面電極ＢＥ（パワーＭＯＳＦＥＴ１のドレイン）とは、電気的に接続されることになる。

　次に、半導体装置ＰＫＧ２の実装構造について説明する。

　図９、図１２、図１８、図２１および図２２からも分かるように、半導体装置ＰＫＧ２のダイパッドＤＰ１およびドレイン用リードＬＤＤ１，ＬＤＤ２は、パワー用配線基板ＰＢ１の上面に形成された電源配線ＷＶ１と平面視において重なっており、その電源配線ＷＶ１と導電性の接合材ＳＺを介して接合されて電気的に接続されている。従って、半導体装置ＰＫＧ２の半導体チップＣＰ１の裏面電極ＢＥ（すなわち上記パワーＭＯＳＦＥＴ３のドレイン）は、ダイパッドＤＰ１および接合材ＳＺを介して電源配線ＷＶ１に電気的に接続され、更にこの電源配線ＷＶ１を介して、上記電源接続用ピンＰＮ１と電気的に接続されている。

　また、図９、図１２、図１８、図２３および図２４からも分かるように、半導体装置ＰＫＧ２のダイパッドＤＰ２およびドレイン用リードＬＤＤ３，ＬＤＤ４は、出力配線ＷＤ２と平面視において重なっており、その出力配線ＷＤ２と導電性の接合材ＳＺを介して接合されて電気的に接続されている。従って、半導体装置ＰＫＧ２の半導体チップＣＰ２の裏面電極ＢＥ（すなわち上記パワーＭＯＳＦＥＴ４のドレイン）は、ダイパッドＤＰ２および接合材ＳＺを介して出力配線ＷＤ２に電気的に接続され、更にこの出力配線ＷＤ２を介して、上記接続ピンＢＢ２と電気的に接続され、更にこの接続ピンＢＢ２を介して、上記モータＭＯＴ（のＶ相コイル）に電気的に接続されている。

　また、図９、図１２、図１８および図２１からも分かるように、半導体装置ＰＫＧ２のゲート用リードＬＤＧ１は、パワー用配線基板ＰＢ１の上面に形成された信号用配線ＷＳと平面視において重なっており、その信号用配線ＷＳと導電性の接合材ＳＺを介して接合されて電気的に接続されている。半導体装置ＰＫＧ２のゲート用リードＬＤＧ１は、信号用配線ＷＳを介して、チップ抵抗Ｒ５ａの一方の電極と電気的に接続され、チップ抵抗Ｒ５ａの他方の電極は、信号用配線ＷＳを介して、信号用ピンＰＮ３と電気的に接続されている。従って、半導体装置ＰＫＧ２の半導体チップＣＰ１のゲート用パッドＰＤＧ（すなわち上記パワーＭＯＳＦＥＴ３のゲート）は、ワイヤＷＡ、ゲート用リードＬＤＧ１および接合材ＳＺを介して信号用配線ＷＳに電気的に接続され、更にこの信号用配線ＷＳとチップ抵抗Ｒ５ａとを介して、上記信号用ピンＰＮ３と電気的に接続されている。

　また、図９、図１２、図１８および図２３からも分かるように、半導体装置ＰＫＧ２のゲート用リードＬＤＧ２は、パワー用配線基板ＰＢ１の上面に形成された信号用配線ＷＳと平面視において重なっており、その信号用配線ＷＳと導電性の接合材ＳＺを介して接合されて電気的に接続されている。半導体装置ＰＫＧ２のゲート用リードＬＤＧ２は、信号用配線ＷＳを介して、チップ抵抗Ｒ６ａの一方の電極と電気的に接続され、チップ抵抗Ｒ６ａの他方の電極は、信号用配線ＷＳを介して、信号用ピンＰＮ３と電気的に接続されている。従って、半導体装置ＰＫＧ２の半導体チップＣＰ２のゲート用パッドＰＤＧ（すなわち上記パワーＭＯＳＦＥＴ４のゲート）は、ワイヤＷＡ、ゲート用リードＬＤＧ２および接合材ＳＺを介して信号用配線ＷＳに電気的に接続され、更にこの信号用配線ＷＳとチップ抵抗Ｒ６ａとを介して、上記信号用ピンＰＮ３と電気的に接続されている。

　また、図９、図１２、図１８および図２４からも分かるように、半導体装置ＰＫＧ２のソース用リードＬＤＳ２は、パワー用配線基板ＰＢ１の上面に形成された信号用配線ＷＳと平面視において重なっており、その信号用配線ＷＳと導電性の接合材ＳＺを介して接合されて電気的に接続されている。半導体装置ＰＫＧ２のソース用リードＬＤＳ２は、信号用配線ＷＳを介して、チップ抵抗Ｒ４ａの一方の電極と電気的に接続され、チップ抵抗Ｒ４ａの他方の電極は、信号用配線ＷＳおよびビア部ＶＨを介して、グランド配線ＷＧ１およびグランド配線ＷＧ２に電気的に接続されている。つまり、半導体装置ＰＫＧ２のソース用リードＬＤＳ２は、信号用配線ＷＳおよびチップ抵抗Ｒ４ａなどを介して、グランド配線ＷＧ１，ＷＧ２に電気的に接続されている。従って、半導体装置ＰＫＧ２の半導体チップＣＰ２のソース用パッドＰＤＳ（すなわち上記パワーＭＯＳＦＥＴ４のソース）は、ワイヤＷＡ、ソース用リードＬＤＳ２および接合材ＳＺを介して信号用配線ＷＳに電気的に接続され、更にこの信号用配線ＷＳとチップ抵抗Ｒ４ａなどを介して、グランド配線ＷＧ１およびグランド配線ＷＧ２に電気的に接続されている。また、半導体装置ＰＫＧ２のソース用リードＬＤＳ２は、信号用配線ＷＳを介して、上記信号用ピンＰＮ３にも電気的に接続されている。

　また、図９、図１２、図１８および図２２からも分かるように、半導体装置ＰＫＧ２のソース用リードＬＤＳ１は、パワー用配線基板ＰＢ１の上面に形成された信号用配線ＷＳと平面視において重なっており、その信号用配線ＷＳと導電性の接合材ＳＺを介して接合されて電気的に接続されている。半導体装置ＰＫＧ２のソース用リードＬＤＳ１は、信号用配線ＷＳを介して、上記信号用ピンＰＮ３と電気的に接続されている。また、半導体装置ＰＫＧ２のソース用リードＬＤＳ１に接続された信号用配線ＷＳは、出力配線ＷＤ２に繋がっている。このため、半導体装置ＰＫＧ２のソース用リードＬＤＳ１は、信号用配線ＷＳを介して、出力配線ＷＤ２に電気的に接続されている。従って、半導体装置ＰＫＧ２の半導体チップＣＰ１のソース用パッドＰＤＳ（すなわち上記パワーＭＯＳＦＥＴ３のソース）は、ワイヤＷＡ、ソース用リードＬＤＳ１および接合材ＳＺを介して信号用配線ＷＳに電気的に接続され、更にこの信号用配線ＷＳを介して、出力配線ＷＤ２に電気的に接続されている。

　このため、半導体装置ＰＫＧ２の半導体チップＣＰ１のソース用パッドＰＤＳ（パワーＭＯＳＦＥＴ３のソース）は、ワイヤＷＡ、ソース用リードＬＤＳ１、接合材ＳＺ、信号用配線ＷＳ、出力配線ＷＤ２、接合材ＳＺ、ダイパッドＤＰ１および接合材ＢＤを介して、半導体装置ＰＫＧ２の半導体チップＣＰ２の裏面電極ＢＥ（パワーＭＯＳＦＥＴ４のドレイン）に電気的に接続されている。つまり、半導体装置ＰＫＧ２をパワー用配線基板ＰＢ１に実装すると、半導体装置ＰＫＧ２の半導体チップＣＰ１のソース用パッドＰＤＳ（パワーＭＯＳＦＥＴ３のソース）と、半導体装置ＰＫＧ２の半導体チップＣＰ２の裏面電極ＢＥ（パワーＭＯＳＦＥＴ４のドレイン）とは、電気的に接続されることになる。

　次に、半導体装置ＰＫＧ３の実装構造について説明する。

　図９、図１２、図１８、図２１および図２２からも分かるように、半導体装置ＰＫＧ３のダイパッドＤＰ１およびドレイン用リードＬＤＤ１，ＬＤＤ２は、パワー用配線基板ＰＢ１の上面に形成された電源配線ＷＶ１と平面視において重なっており、その電源配線ＷＶ１と導電性の接合材ＳＺを介して接合されて電気的に接続されている。従って、半導体装置ＰＫＧ３の半導体チップＣＰ１の裏面電極ＢＥ（すなわち上記パワーＭＯＳＦＥＴ５のドレイン）は、ダイパッドＤＰ１および接合材ＳＺを介して電源配線ＷＶ１に電気的に接続され、更にこの電源配線ＷＶ１を介して、上記電源接続用ピンＰＮ１と電気的に接続されている。

　また、図９、図１２、図１８、図２３および図２４からも分かるように、半導体装置ＰＫＧ３のダイパッドＤＰ２およびドレイン用リードＬＤＤ３，ＬＤＤ４は、出力配線ＷＤ３と平面視において重なっており、その出力配線ＷＤ３と導電性の接合材ＳＺを介して接合されて電気的に接続されている。従って、半導体装置ＰＫＧ３の半導体チップＣＰ２の裏面電極ＢＥ（すなわち上記パワーＭＯＳＦＥＴ６のドレイン）は、ダイパッドＤＰ２および接合材ＳＺを介して出力配線ＷＤ３に電気的に接続され、更にこの出力配線ＷＤ３を介して、上記接続ピンＢＢ３と電気的に接続され、更にこの接続ピンＢＢ３を介して、上記モータＭＯＴ（のＷ相コイル）に電気的に接続されている。

　また、図９、図１２、図１８および図２１からも分かるように、半導体装置ＰＫＧ３のゲート用リードＬＤＧ１は、パワー用配線基板ＰＢ１の上面に形成された信号用配線ＷＳと平面視において重なっており、その信号用配線ＷＳと導電性の接合材ＳＺを介して接合されて電気的に接続されている。半導体装置ＰＫＧ３のゲート用リードＬＤＧ１は、信号用配線ＷＳを介して、チップ抵抗Ｒ８ａの一方の電極と電気的に接続され、チップ抵抗Ｒ８ａの他方の電極は、信号用配線ＷＳを介して、信号用ピンＰＮ３と電気的に接続されている。従って、半導体装置ＰＫＧ３の半導体チップＣＰ１のゲート用パッドＰＤＧ（すなわち上記パワーＭＯＳＦＥＴ５のゲート）は、ワイヤＷＡ、ゲート用リードＬＤＧ１および接合材ＳＺを介して信号用配線ＷＳに電気的に接続され、更にこの信号用配線ＷＳとチップ抵抗Ｒ８ａとを介して、上記信号用ピンＰＮ３と電気的に接続されている。

　また、図９、図１２、図１８および図２３からも分かるように、半導体装置ＰＫＧ３のゲート用リードＬＤＧ２は、パワー用配線基板ＰＢ１の上面に形成された信号用配線ＷＳと平面視において重なっており、その信号用配線ＷＳと導電性の接合材ＳＺを介して接合されて電気的に接続されている。半導体装置ＰＫＧ３のゲート用リードＬＤＧ２は、信号用配線ＷＳを介して、チップ抵抗Ｒ９ａの一方の電極と電気的に接続され、チップ抵抗Ｒ９ａの他方の電極は、信号用配線ＷＳを介して、信号用ピンＰＮ３と電気的に接続されている。従って、半導体装置ＰＫＧ３の半導体チップＣＰ２のゲート用パッドＰＤＧ（すなわち上記パワーＭＯＳＦＥＴ６のゲート）は、ワイヤＷＡ、ゲート用リードＬＤＧ２および接合材ＳＺを介して信号用配線ＷＳに電気的に接続され、更にこの信号用配線ＷＳとチップ抵抗Ｒ９ａとを介して、上記信号用ピンＰＮ３と電気的に接続されている。

　また、図９、図１２、図１８および図２４からも分かるように、半導体装置ＰＫＧ３のソース用リードＬＤＳ２は、パワー用配線基板ＰＢ１の上面に形成された信号用配線ＷＳと平面視において重なっており、その信号用配線ＷＳと導電性の接合材ＳＺを介して接合されて電気的に接続されている。半導体装置ＰＫＧ３のソース用リードＬＤＳ２は、信号用配線ＷＳを介して、チップ抵抗Ｒ７ａの一方の電極と電気的に接続され、チップ抵抗Ｒ７ａの他方の電極は、信号用配線ＷＳおよびビア部ＶＨを介して、グランド配線ＷＧ１およびグランド配線ＷＧ２に電気的に接続されている。つまり、半導体装置ＰＫＧ３のソース用リードＬＤＳ２は、信号用配線ＷＳおよびチップ抵抗Ｒ７ａなどを介して、グランド配線ＷＧ１，ＷＧ２に電気的に接続されている。従って、半導体装置ＰＫＧ３の半導体チップＣＰ２のソース用パッドＰＤＳ（すなわち上記パワーＭＯＳＦＥＴ６のソース）は、ワイヤＷＡ、ソース用リードＬＤＳ２および接合材ＳＺを介して信号用配線ＷＳに電気的に接続され、更にこの信号用配線ＷＳとチップ抵抗Ｒ７ａなどを介して、グランド配線ＷＧ１およびグランド配線ＷＧ２に電気的に接続されている。また、半導体装置ＰＫＧ３のソース用リードＬＤＳ２は、信号用配線ＷＳを介して、上記信号用ピンＰＮ３にも電気的に接続されている。

　また、図９、図１２、図１８および図２２からも分かるように、半導体装置ＰＫＧ３のソース用リードＬＤＳ１は、パワー用配線基板ＰＢ１の上面に形成された信号用配線ＷＳと平面視において重なっており、その信号用配線ＷＳと導電性の接合材ＳＺを介して接合されて電気的に接続されている。半導体装置ＰＫＧ３のソース用リードＬＤＳ１は、信号用配線ＷＳを介して、上記信号用ピンＰＮ３と電気的に接続されている。また、半導体装置ＰＫＧ３のソース用リードＬＤＳ１に接続された信号用配線ＷＳは、出力配線ＷＤ３に繋がっている。このため、半導体装置ＰＫＧ３のソース用リードＬＤＳ１は、信号用配線ＷＳを介して、出力配線ＷＤ３に電気的に接続されている。従って、半導体装置ＰＫＧ３の半導体チップＣＰ１のソース用パッドＰＤＳ（すなわち上記パワーＭＯＳＦＥＴ５のソース）は、ワイヤＷＡ、ソース用リードＬＤＳ１および接合材ＳＺを介して信号用配線ＷＳに電気的に接続され、更にこの信号用配線ＷＳを介して、出力配線ＷＤ３に電気的に接続されている。

　このため、半導体装置ＰＫＧ３の半導体チップＣＰ１のソース用パッドＰＤＳ（パワーＭＯＳＦＥＴ５のソース）は、ワイヤＷＡ、ソース用リードＬＤＳ１、接合材ＳＺ、信号用配線ＷＳ、出力配線ＷＤ３、接合材ＳＺ、ダイパッドＤＰ１および接合材ＢＤを介して、半導体装置ＰＫＧ３の半導体チップＣＰ２の裏面電極ＢＥ（パワーＭＯＳＦＥＴ６のドレイン）に電気的に接続されている。つまり、半導体装置ＰＫＧ３をパワー用配線基板ＰＢ１に実装すると、半導体装置ＰＫＧ３の半導体チップＣＰ１のソース用パッドＰＤＳ（パワーＭＯＳＦＥＴ５のソース）と、半導体装置ＰＫＧ３の半導体チップＣＰ２の裏面電極ＢＥ（パワーＭＯＳＦＥＴ６のドレイン）とは、電気的に接続されることになる。

　このように、パワー用配線基板ＰＢ１の上面上に半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３が実装されている。半導体装置ＰＫＧ１のダイパッドＤＰ１と、半導体装置ＰＫＧ２のダイパッドＤＰ１と、半導体装置ＰＫＧ３のダイパッドＤＰ１とは、共通の電源配線ＷＶ１に電気的に接続されている。これにより、上記電源接続用ピンＰＮ１から、電源配線ＷＶ１を介して、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の各ダイパッドＤＰ１に、従って半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の各半導体チップＣＰ１の裏面電極ＢＥに、電源電位ＶＩＮが供給されるようになっている。また、半導体装置ＰＫＧ１のダイパッドＤＰ２は、出力配線ＷＤ１に電気的に接続され、半導体装置ＰＫＧ２のダイパッドＤＰ２は、出力配線ＷＤ２に電気的に接続され、半導体装置ＰＫＧ３のダイパッドＤＰ２は、出力配線ＷＤ３に電気的に接続されている。これにより、半導体装置ＰＫＧ１のダイパッドＤＰ２からの出力が、出力配線ＷＤ１を介して接続ピンＢＢ１に供給され、半導体装置ＰＫＧ２のダイパッドＤＰ２からの出力が、出力配線ＷＤ２を介して接続ピンＢＢ２に供給され、半導体装置ＰＫＧ３のダイパッドＤＰ２からの出力が、出力配線ＷＤ３を介して接続ピンＢＢ３に供給されるようになっている。

　＜パワー用配線基板ＰＢ１の配線レイアウトなどについて＞
　本実施の形態では、パワー用配線基板ＰＢ１における、配線レイアウト、電子部品の実装構造、および孔（ＨＰ１，ＨＰ２，ＨＰ３，ＨＭ１，ＨＭ２，ＨＭ３，ＨＴ１，ＮＨ１）のレイアウトなどを工夫している。以下、その工夫点について説明する。

　パワー用配線基板ＰＢ１の平面形状は、円形状である。これにより、平面形状が円形状の装置（ここではモータＭＯＴ）にパワー用配線基板ＰＢ１を取り付けたときに、無駄なスペースを生じずに済む。

　パワー用配線基板ＰＢ１には、信号用ピンＰＮ３を挿通する孔ＨＰ３が複数設けられている。それら複数の孔ＨＰ３は、平面視において、ほぼＸ方向に配列されている（並んでいる）。好ましくは、複数の孔ＨＰ３は、ほぼＸ方向に一列に並んでいる。

　なお、以下では、パワー用配線基板ＰＢ１において、複数の孔ＨＰ３の配列全体を、「孔ＨＰ３の列」と称することとする。

　平面視において、孔ＨＰ３の列は、円形状のパワー用配線基板ＰＢ１の中央付近を通過するような位置に配置されていることが好ましい。従って、孔ＨＰ３の列は、円形状のパワー用配線基板ＰＢ１のほぼ直径を構成するような位置に配置されていることが好ましい。これにより、パワー用配線基板ＰＢ１の直径が同じ場合に、パワー用配線基板ＰＢ１に設けることができる孔ＨＰ３の数を多くすることができ、従って、パワー用配線基板ＰＢ１に対して設けることができる信号用ピンＰＮ３の数を多くすることができる。このため、パワー用配線基板ＰＢ１と制御用配線基板ＰＢ２とを接続する信号用ピンＰＮ３の数を効率的に増やすことができる。また、別の見方をすると、信号用ピンＰＮ３の数を維持しながら、パワー用配線基板ＰＢ１の小型化（小面積化）が可能になる。

　パワー用配線基板ＰＢ１の上面において、孔ＨＰ３の列とＹ方向に隣り合うように、複数の半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３が配置されており、半導体装置ＰＫＧ１と半導体装置ＰＫＧ２と半導体装置ＰＫＧ３とは、この順でＸ方向に配列されている（並んでいる）。すなわち、パワー用配線基板ＰＢ１において、複数の孔ＨＰ３とそれに挿通された複数の信号用ピンＰＮ３とをほぼＸ方向に配列させ、また、複数の半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３もＸ方向に配列させている。これにより、各複数の半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３が信号用ピンＰＮ３とＹ方向に対向し、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３と複数の信号用ピンＰＮ３とを、信号用配線ＷＳなどを介して接続しやすくなる。

　なお、以下では、パワー用配線基板ＰＢ１において、半導体装置ＰＫＧ１と半導体装置ＰＫＧ２と半導体装置ＰＫＧ３との配列全体を、「半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の列」と称することとする。

　パワー用配線基板ＰＢ１の上面において、信号用配線ＷＳは、孔ＨＰ３の列と半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の列との間に配置されている。これにより、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３と孔ＨＰ３に挿通された信号用ピンＰＮ３とを、信号用配線ＷＳを介して電気的に接続しやすくなる。

　また、パワー用配線基板ＰＢ１の上面において、チップ抵抗Ｒ１ａ，Ｒ２ａ，Ｒ３ａ，Ｒ４ａ，Ｒ５ａ，Ｒ６ａ，Ｒ７ａ，Ｒ８ａ，Ｒ９ａは、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の列よりも、孔ＨＰ３の列側に配置されている。これにより、各チップ抵抗Ｒ１ａ，Ｒ２ａ，Ｒ３ａ，Ｒ４ａ，Ｒ５ａ，Ｒ６ａ，Ｒ７ａ，Ｒ８ａ，Ｒ９ａを信号用ピンＰＮ３または半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３に接続しやすくなる。また、パワー用配線基板ＰＢ１の上面において、出力配線ＷＤ１，ＷＤ２，ＷＤ３や電源配線ＷＶ１の面積を確保しやすくなる。

　また、パワー用配線基板ＰＢ１の上面において、チップ抵抗Ｒ２ａ，Ｒ３ａは、半導体装置ＰＫＧ１と孔ＨＰ３の列との間に配置され、チップ抵抗Ｒ５ａ，Ｒ６ａは、半導体装置ＰＫＧ２と孔ＨＰ３の列との間に配置され、チップ抵抗Ｒ８ａ，Ｒ９ａは、半導体装置ＰＫＧ３と孔ＨＰ３の列との間に配置されている。これにより、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の各ゲート用リード（ＬＤＧ１，ＬＤＧ２）を、それぞれ信号用配線ＷＳとチップ抵抗（Ｒ２ａ，Ｒ３ａ，Ｒ５ａ，Ｒ６ａ，Ｒ８ａ，Ｒ９ａ）とを介して信号用ピンＰＮ３に接続しやすくなる。

　また、パワー用配線基板ＰＢ１の上面において、チップ抵抗１ａは、半導体装置ＰＫＧ１の隣で、かつ、出力配線ＷＤ１と孔ＨＰ３の列との間に配置され、チップ抵抗４ａは、半導体装置ＰＫＧ２の隣で、かつ、出力配線ＷＤ２と孔ＨＰ３の列との間に配置され、チップ抵抗７ａは、半導体装置ＰＫＧ３の隣で、かつ、出力配線ＷＤ３と孔ＨＰ３の列との間に配置されている。これにより、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３のソース用リードＬＤＳ２を、信号用配線ＷＳを介してチップ抵抗Ｒ１ａ，Ｒ４ａ，Ｒ７ａに接続しやすくなる。

　また、パワー用配線基板ＰＢ１の上面において、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の列とＹ方向に隣り合うように、複数の孔ＨＭ１，ＨＭ２，ＨＭ３が設けられており、孔ＨＭ１と孔ＨＭ２と孔ＨＭ３とは、この順でＸ方向に配列されている（並んでいる）。すなわち、パワー用配線基板ＰＢ１において、複数の孔ＨＰ３とそれに挿通された複数の信号用ピンＰＮ３とをほぼＸ方向に配列させ、また、複数の半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３もＸ方向に配列させ、また、複数の孔ＨＭ１，ＨＭ２，ＨＭ３とそれに挿通された複数の接続ピンＢＢ１，ＢＢ２，ＢＢ３もＸ方向に配列させている。

　なお、以下では、パワー用配線基板ＰＢ１において、複数の孔ＨＭ１，ＨＭ２，ＨＭ３の配列全体を、「孔ＨＭ１，ＨＭ２，ＨＭ３の列」と称することとする。

　パワー用配線基板ＰＢ１の上面において、Ｙ方向に見ると、ＨＰ３の列と半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の列とがＹ方向に対向し、孔ＨＭ１，ＨＭ２，ＨＭ３の列と半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の列とがＹ方向に対向し、孔ＨＰ３の列と孔ＨＭ１，ＨＭ２，ＨＭ３の列との間に、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の列が配置されている。これにより、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３と信号用ピンＰＮ３とを、信号用配線ＷＳなどを介して接続しやすくなるとともに、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３と接続ピンＢＢ１，ＢＢ２，ＢＢ３とを出力配線ＷＤ１，ＷＤ２，ＷＤ３を介して接続しやすくなる。

　また、パワー用配線基板ＰＢ１の上面において、孔ＨＭ１は半導体装置ＰＫＧ１から概ねＹ方向に離間し、孔ＨＭ２は半導体装置ＰＫＧ２から概ねＹ方向に離間し、孔ＨＭ３は半導体装置ＰＫＧ３から概ねＹ方向に離間している。

　パワー用配線基板ＰＢ１の上面において、出力配線ＷＤ１，ＷＤ２，ＷＤ３は、孔ＨＭ１，ＨＭ２，ＨＭ３の列と半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の列との間に配置されている。これにより、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３と孔ＨＭ１，ＨＭ２，ＨＭ３に挿通された接続ピンＢＢ１，ＢＢ２，ＢＢ３とを出力配線ＷＤ１，ＷＤ２，ＷＤ３を介して接続しやすくなる。

　パワー用配線基板ＰＢ１の上面において、出力配線ＷＤ１，ＷＤ２，ＷＤ３は、それぞれＹ方向に延在している。すなわち、パワー用配線基板ＰＢ１の上面において、出力配線ＷＤ１は、半導体装置ＰＫＧ１と孔ＨＭ１（または孔ＨＭ１に挿通された接続ピンＢＢ１）とをつなぐように、Ｙ方向に延在している。出力配線ＷＤ１のＹ方向における一方の端部側に、半導体装置ＰＫＧ１のダイパッドＤＰ２（およびドレイン用リードＬＤＤ３，ＬＤＤ４）が接続され、Ｙ方向における他方の端部側に、孔ＨＭ１が設けられ、その孔ＨＭ１に接続ピンＢＢ１が挿通さている。孔ＨＭ１は、平面視において、出力配線ＷＤ１に内包されている。

　また、パワー用配線基板ＰＢ１の上面において、出力配線ＷＤ２は、半導体装置ＰＫＧ２と孔ＨＭ２（または孔ＨＭ２に挿通された接続ピンＢＢ２）とをつなぐように、Ｙ方向に延在している。出力配線ＷＤ２のＹ方向における一方の端部側に、半導体装置ＰＫＧ２のダイパッドＤＰ２（およびドレイン用リードＬＤＤ３，ＬＤＤ４）が接続され、Ｙ方向における他方の端部側に、孔ＨＭ２が設けられ、その孔ＨＭ２に接続ピンＢＢ２が挿通さている。孔ＨＭ２は、平面視において、出力配線ＷＤ２に内包されている。

　また、パワー用配線基板ＰＢ１の上面において、出力配線ＷＤ３は、半導体装置ＰＫＧ３と孔ＨＭ３（または孔ＨＭ３に挿通された接続ピンＢＢ３）とをつなぐように、Ｙ方向に延在している。出力配線ＷＤ３のＹ方向における一方の端部側に、半導体装置ＰＫＧ３のダイパッドＤＰ２（およびドレイン用リードＬＤＤ３，ＬＤＤ４）が接続され、Ｙ方向における他方の端部側に、孔ＨＭ３が設けられ、その孔ＨＭ３に接続ピンＢＢ３が挿通さている。孔ＨＭ３は、平面視において、出力配線ＷＤ３に内包されている。

　出力配線ＷＤ１，ＷＤ２，ＷＤ３同士は、Ｘ方向に離間しており、出力配線ＷＤ１と出力配線ＷＤ２と出力配線ＷＤ３の順で、Ｘ方向に並んでいる。Ｙ方向に延在する出力配線ＷＤ１，ＷＤ２，ＷＤ３により、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３と接続ピンＢＢ１，ＢＢ２，ＢＢ３との間を接続したことにより、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３と接続ピンＢＢ１，ＢＢ２，ＢＢ３との間を、低抵抗で接続することができる。

　また、図１８にも示されるように、パワー用配線基板ＰＢ１の上面において、電源配線ＷＶ１は、各出力配線ＷＤ１，ＷＤ２，ＷＤ３にＸ方向に隣り合うようにＹ方向に延在する部分と、パワー用配線基板ＰＢ１の上面の外周に沿って延在して、Ｙ方向に延在する部分同士をつなぐ（連結する）部分と、を一体的に有している。具体的には、電源配線ＷＶ１は、出力配線ＷＤ２と出力配線ＷＤ３の間に位置してＹ方向に延在する部分と、出力配線ＷＤ１と出力配線ＷＤ２の間に位置してＹ方向に延在する部分と、出力配線ＷＤ２に隣り合う側とは逆側で出力配線ＷＤ１とＸ方向に隣り合ってＹ方向に延在する部分と、それらを連結するようにパワー用配線基板ＰＢ１の上面の外周に沿って延在する部分と、を一体的に有する。

　電源配線ＷＶ１は、各出力配線ＷＤ１，ＷＤ２，ＷＤ３にＸ方向に隣り合うようにＹ方向に延在している。このため、平面視において、半導体装置ＰＫＧ１を、電源配線ＷＶ１と出力配線ＷＤ１との両方に跨るように配置することができる。また、半導体装置ＰＫＧ２を、電源配線ＷＶ１と出力配線ＷＤ２との両方に跨るように配置することができる。また、半導体装置ＰＫＧ３を、電源配線ＷＶ１と出力配線ＷＤ３との両方に跨るように配置することができる。すなわち、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の各ダイパッドＤＰ１を電源配線ＷＶ１上に配置させるとともに、半導体装置ＰＫＧ１のダイパッドＤＰ２を出力配線ＷＤ１上に配置させ、半導体装置ＰＫＧ２のダイパッドＤＰ２を出力配線ＷＤ２上に配置させ、半導体装置ＰＫＧ３のダイパッドＤＰ２を出力配線ＷＤ３上に配置させることができる。これにより、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３のダイパッドＤＰ１を、共通の電源配線ＷＶ１に電気的に接続するとともに、半導体装置ＰＫＧ１のダイパッドＤＰ２を出力配線ＷＤ１に電気的に接続し、半導体装置ＰＫＧ２のダイパッドＤＰ２を出力配線ＷＤ２に電気的に接続し、半導体装置ＰＫＧ３のダイパッドＤＰ２を出力配線ＷＤ３に電気的に接続することができる。

　また、パワー用配線基板ＰＢ１において、電源接続用ピンＰＮ１が挿通される孔ＨＰ１は、平面視において、孔ＨＭ１，ＨＭ２，ＨＭ３の列にＸ方向に隣り合う位置に設けられている。具体的には、孔ＨＰ１は、孔ＨＭ２と隣り合う側とは逆側において、孔ＨＭ１とＸ方向に隣り合う位置に配置されている。このため、孔ＨＭ１は、孔ＨＰ１と孔ＨＭ２との間に位置している。従って、孔ＨＰ１と孔ＨＭ１と孔ＨＭ２と孔ＨＭ３とは、この順でＸ方向に並んでいる。孔ＨＰ１は、平面視において、電源配線ＷＶ１に内包され、かつ、電源配線ＷＶ２に内包されている。

　また、図１８に示されるように、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の列を境界として、パワー用配線基板ＰＢ１の上面を２つの領域に分けたときに、一方の領域に、電源配線ＷＶ１と出力配線ＷＤ１，ＷＤ２，ＷＤ３と孔ＨＰ１，ＨＭ１，ＨＭ２，ＨＭ３，ＮＨ１とが配置され、他方の領域に、グランド配線ＷＧ１と信号用配線ＷＳと孔ＨＰ２，ＨＰ３，ＨＴ１，ＮＨ１とが配置されている。

　すなわち、パワー用配線基板ＰＢ１の上面において、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の列の両側（Ｙ方向の両側）のうちの一方の側に、電源配線ＷＶ１と出力配線ＷＤ１，ＷＤ２，ＷＤ３と孔ＨＰ１，ＨＭ１，ＨＭ２，ＨＭ３とを設けている。これにより、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３のダイパッドＤＰ１に、共通の電源配線ＷＶ１から電源電位ＶＩＮを供給しやすくなる。また、半導体装置ＰＫＧ１のダイパッドＤＰ２を、出力配線ＷＤ１を介して接続ピンＢＢ１に接続し、半導体装置ＰＫＧ２のダイパッドＤＰ２を、出力配線ＷＤ２を介して接続ピンＢＢ２に接続し、半導体装置ＰＫＧ３のダイパッドＤＰ２を、出力配線ＷＤ３を介して接続ピンＢＢ３に接続しやすくなる。

　また、パワー用配線基板ＰＢ１の上面において、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の列の両側（Ｙ方向の両側）のうちの他方の側に、グランド配線ＷＧ１と信号用配線ＷＳと孔ＨＰ２，ＨＰ３，ＨＴ１とを設けているが、信号用配線ＷＳが形成されていない領域のほぼ全体に、グランド配線ＷＧ１が形成されている。これにより、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３とチップ抵抗Ｒ１ａ～Ｒ９ａと信号用ピンＰＮ３との間を、信号用配線ＷＳを介して接続しやすくなるとともに、グランド配線ＷＧ１の面積を大きくすることができる。例えば、グランド配線ＷＧ１の面積を、信号用配線ＷＳが形成されている領域の面積よりも大きくすることができ、また、出力配線ＷＤ１，ＷＤ２，ＷＤ３の各面積よりも大きくすることができる。グランド配線ＷＧ１の面積を大きくしたことにより、ノイズの影響を防止しやすくなる。

　また、図１８と図１９とを比べると分かるように、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の列を境界として、パワー用配線基板ＰＢ１の下面を２つの領域に分けたときに、一方の領域に、電源配線ＷＶ２と出力配線ＷＤ４，ＷＤ５，ＷＤ６と孔ＨＰ１，ＨＭ１，ＨＭ２，ＨＭ３，ＮＨ１とが配置され、他方の領域に、グランド配線ＷＧ２と孔ＨＰ２，ＨＰ３，ＨＴ１，ＮＨ１とが配置されている。パワー用配線基板ＰＢ１の下面においては、信号用配線ＷＳが形成されていないため、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の列の両側（Ｙ方向の両側）のうちの一方の側に、電源配線ＷＶ２および出力配線ＷＤ４，ＷＤ５，ＷＤ６が形成され、他方の側のほぼ全体にグランド配線ＷＧ２が形成されている。これにより、グランド配線ＷＧ２の面積を大きくすることができ、ノイズの影響を防止しやすくなる。また、パワー用配線基板ＰＢ１の下面においては、上面側で信号用配線ＷＳが形成されている領域に平面視で重なる領域全体に、グランド配線ＷＧ２が形成されているため、信号用配線ＷＳのノイズ耐性を更に向上させることができる。また、平面視において、電源配線ＷＶ２は、電源配線ＷＶ１とほぼ重なる（一致する）領域に形成され、出力配線ＷＤ４は、出力配線ＷＤ１とほぼ重なる（一致する）領域に形成され、出力配線ＷＤ５は、出力配線ＷＤ２とほぼ重なる（一致する）領域に形成され、出力配線ＷＤ６は、出力配線ＷＤ３とほぼ重なる（一致する）領域に形成されている。

　また、パワー用配線基板ＰＢ１において、グランド接続用ピンＰＮ２が挿通される孔ＨＰ２は、平面視において、孔ＨＰ３の列にＸ方向に隣り合う位置に設けられている。孔ＨＰ２は、平面視において、グランド配線ＷＧ１に内包され、かつ、グランド配線ＷＧ２に内包されている。

　また、パワー用配線基板ＰＢ１には、固定用のネジＮＧ１が挿通される孔ＮＨ１が設けられている。この固定用の孔ＮＨ１は、パワー用配線基板ＰＢ１において複数箇所に設けることが好ましく、固定箇所増加による安定性向上と有効配線面積減少の関係から、パワー用配線基板ＰＢ１において３箇所に設けることが、より好ましい。

　また、パワー用配線基板ＰＢ１としては、基材層ＢＳ１の上面と下面に配線層を形成した配線基板を採用しており、パワー用配線基板ＰＢ１における配線層は２層である。このため、パワー用配線基板ＰＢ１の製造コストを低減することができる。なお、ここでは配線層が２層の配線基板を一例に説明したが、配線層が４層または６層の配線基板を適用しても構わない。

　また、本実施の形態では、パワー用配線基板ＰＢ１における半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３を搭載した側の主面（上面）とは反対側の主面（下面）が、モータＭＯＴの上面に対向している。他の形態として、パワー用配線基板ＰＢ１の上下を反転させることもできる。この場合、パワー用配線基板ＰＢ１は、電源配線ＷＶ１、出力配線ＭＤ１，ＭＤ２，ＭＤ３、グランド配線ＭＧ１および信号用配線ＭＳが形成され、かつ、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３およびチップ抵抗Ｒ１ａ～Ｒ９ａが搭載された側の主面が、モータＭＯＴの上面に対向することになる。

　また、本実施の形態では、制御用配線基板ＰＢ２とパワー用配線基板ＰＢ１とのうち、パワー用配線基板ＰＢ１を、モータＭＯＴに近い側に配置している。他の形態として、制御用配線基板ＰＢ２とパワー用配線基板ＰＢ１との上下を入れ替え、制御用配線基板ＰＢ２をモータＭＯＴに近い側に配置することもできる。但し、本実施の形態のように、制御用配線基板ＰＢ２とパワー用配線基板ＰＢ１とのうち、パワー用配線基板ＰＢ１が、モータＭＯＴに近い場合、パワー用配線基板ＰＢ１からの出力電流をモータＭＯＴ（のコイル）に伝達しやすいため、より好ましい。

　＜主要な特徴と効果について＞
　本実施の形態の電子装置は、複数の端子を有するパワー用配線基板ＰＢ１（第１配線基板）と、パワー用配線基板ＰＢ１の第１主面（ここでは上面）上に搭載された複数の半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３と、を有する電子装置である。

　複数の半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３のそれぞれは、半導体チップＣＰ１と半導体チップＣＰ２とを有している。半導体チップＣＰ１は、ハイサイドＭＯＳＦＥＴを備えたハイサイド用の半導体チップであり、半導体チップＣＰ２は、ロウサイドＭＯＳＦＥＴを備えたロウサイド用の半導体チップである。複数の半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３のそれぞれは、更に、半導体チップＣＰ１のドレイン電極（ここでは裏面電極ＢＥ）に電気的に接続されたハイサイド用ドレイン端子（ここではダイパッドＤＰ１）と、半導体チップＣＰ２のドレイン電極（ここでは裏面電極ＢＥ）に電気的に接続されたロウサイド用ドレイン端子（ここではダイパッドＤＰ２）と、を有している。複数の半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３のそれぞれは、更に、半導体チップＣＰ１のソース電極（ここではソース用パッドＰＤＳ）に電気的に接続されたロウサイド用ソース端子（ここではソース用リードＬＤＳ１）と、半導体チップＣＰ１および半導体チップＣＰ２を封止する封止体（ここでは封止部ＭＲ）と、を有している。複数の半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３のそれぞれの半導体チップＣＰ１のソース電極（ソース用パッドＰＤＳ）とロウサイド用の半導体チップＣＰ２のドレイン電極（裏面電極ＢＥ）とは、電気的に接続されている。

　パワー用配線基板ＰＢ１の複数の端子は、電源電圧（ＶＩＮ）が供給される第１端子（電源用端子、ここでは孔ＨＰ１または孔ＨＰ１に挿通された電源接続用ピンＰＮ１に対応）と、基準電圧（グランド電位ＧＮＤ）が供給される第２端子（グランド用端子、ここでは孔ＨＰ２または孔ＨＰ２に挿通されたグランド接続用ピンＰＮ２に対応）と、を含んでいる。パワー用配線基板ＰＢ１の複数の端子は、更に、複数の半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３のロウサイド用ドレイン端子（ダイパッドＤＰ２）に対してそれぞれ設けられた複数の出力端子（モータＭＯＴへの出力用端子、ここでは孔ＨＭ１，ＨＭ２，ＨＭ３または孔ＨＭ１，ＨＭ２，ＨＭ３に挿通された接続ピンＢＢ１，ＢＢ２，ＢＢ３に対応）を含んでいる。

　パワー用配線基板ＰＢ１の第１主面（上面）には、複数の半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３のハイサイド用ドレイン端子（ダイパッドＤＰ１）を第１端子（ここでは孔ＨＰ１または孔ＨＰ１に挿通された電源接続用ピンＰＮ１）に電気的に接続する第１導体パターン（ここでは電源配線ＷＶ１）が形成されている。パワー用配線基板ＰＢ１の第１主面（ここでは上面）には、更に、複数の半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３のロウサイド用ドレイン端子（ダイパッドＤＰ２）を複数の出力端子（ここでは孔ＨＭ１，ＨＭ２，ＨＭ３または孔ＨＭ１，ＨＭ２，ＨＭ３に挿通された接続ピンＢＢ１，ＢＢ２，ＢＢ３）に電気的に接続する第２導体パターン（ここでは出力配線ＷＤ１，ＷＤ２，ＷＤ３）が形成されている。パワー用配線基板ＰＢ１の第１主面（上面）には、更に、第２端子（ここでは孔ＨＰ２または孔ＨＰ２に挿通されたグランド接続用ピンＰＮ２）に電気的に接続された第３導体パターン（ここではグランド配線ＷＧ１）が形成されている。複数の半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３のロウサイド用ソース端子（ソース用リードＬＤＳ１）は、第３導体パターン（グランド配線ＷＧ１）に電気的に接続されている。

　本実施の形態の主要な特徴のうちの一つは、複数の半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３が搭載された側の主面である、パワー用配線基板ＰＢ１の第１主面（上面）において、電源配線ＷＶ１（第１導体パターン）と出力配線ＷＤ１，ＷＤ２，ＷＤ３（第２導体パターン）に関して、電流経路の幅の均一化を図ったことである。

　電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３には大電流が流れるため、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３において、電流経路の幅が狭くなっている箇所があると、そこでの抵抗成分が大きくなってしまい、電力損失（導通損失）が発生してしまう。特に、パワー用配線基板ＰＢ１の平面形状が円形状である場合や、パワー用配線基板ＰＢ１に種々の孔を設ける場合には、配線の配置位置や孔の位置によって、電源配線ＷＶ１や出力配線ＷＤ１，ＷＤ２，ＷＤ３において、電流経路の幅が狭くなる箇所が生じやすい。

　電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３において、電流経路の幅が狭くなっている箇所が生じ、そこで抵抗成分が大きくなって電力損失が発生してしまうことは、パワー用配線基板ＰＢ１と半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３とを含む電子装置の性能の低下につながる。このため、電子装置の性能を向上させるためには、できるだけ電力損失（導通損失）を低減することが望まれる。

　また、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３において、電流経路の幅が狭くなっている箇所が生じないように、パワー用配線基板ＰＢ１の平面寸法を大きくすることは、電子装置全体の平面寸法の増大を招いてしまい、その電子装置を取り付けた駆動系全体の大型化を招いてしまう。また、大電流が流れたときの電力損失を低減するために、パワー用配線基板ＰＢ１における配線の厚みを厚くしたり、配線の層数を増やしたりすることは、パワー用配線基板ＰＢ１の製造コストの増加にを招き、パワー用配線基板ＰＢ１と半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３とを含む電子装置の製造コストの増加につながってしまう。

　そこで、本実施の形態では、パワー用配線基板ＰＢ１の第１主面（上面）に形成された電源配線ＷＶ１（第１導体パターン）と出力配線ＷＤ１，ＷＤ２，ＷＤ３（第２導体パターン）に関して、電流経路の幅の均一化を図っている。すなわち、パワー用配線基板ＰＢ１の第１主面（上面）に形成された電源配線ＷＶ１（第１導体パターン）と出力配線ＷＤ１，ＷＤ２，ＷＤ３（第２導体パターン）において、電流経路の幅が過剰に狭くなった箇所が生じないようにしている。

　具体的には、次のように、電源配線ＷＶ１（第１導体パターン）と出力配線ＷＤ１，ＷＤ２，ＷＤ３（第２導体パターン）との平面レイアウトを設計する。すなわち、パワー用配線基板ＰＢ１の第１主面（上面）において、電源配線ＷＶ１（第１導体パターン）における電流経路の幅（Ｗ１）の最小値を、第１最小幅（電源配線最小幅）と称し、電源配線ＷＶ１（第１導体パターン）における電流経路の幅（Ｗ１）の最大値を、第１最大幅（電源配線最大幅）と称することとする。また、出力配線ＷＤ１，ＷＤ２，ＷＤ３（第２導体パターン）における電流経路の幅（Ｗ２）の最小値を、第２最小幅（出力配線最小幅）と称し、出力配線ＷＤ１，ＷＤ２，ＷＤ３（第２導体パターン）における電流経路の幅（Ｗ２）の最大値を、第２最大幅（出力配線最大幅）と称することとする。このとき、第１最小幅（電源配線最小幅）が第２最小幅（出力配線最小幅）よりも小さい場合は、第１最小幅（電源配線最小幅）が、第２最大幅の１／２よりも大きくなるようにし、第２最小幅（出力配線最小幅）が第１最小幅（電源配線最小幅）よりも小さい場合は、第２最小幅（出力配線最小幅）が、第１最大幅（電源配線最大幅）の１／２よりも大きくなるようにするのである。これについて、図２５を参照して説明する。

　図２５は、パワー用配線基板ＰＢ１の上面側の平面透視図であり、上記図１８と同じ平面図が示されている。但し、図２５では、上記図１８で示されていたハッチングは省略してある。上記図１８と同様に、図２５においても、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３が搭載される位置を、点線で示してある。また、図２５においては、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路を、矢印を用いて模式的に示してある。

　すなわち、図２５においては、電源配線ＷＶ１において電源接続用ピンＰＮ１から半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の各ダイパッドＤＰ１に流れる電流の経路が、矢印を用いて示してある。また、図２５においては、出力配線ＷＤ１において半導体装置ＰＫＧ１のダイパッドＤＰ２から接続ピンＢＢ１に流れる電流の経路と、出力配線ＷＤ２において半導体装置ＰＫＧ２のダイパッドＤＰ２から接続ピンＢＢ２に流れる電流の経路と、出力配線ＷＤ３において半導体装置ＰＫＧ３のダイパッドＤＰ２から接続ピンＢＢ３に流れる電流の経路とも、矢印を用いて示してある。

　電源配線ＷＶ１（第１導体パターン）における電流経路の幅Ｗ１を、図２５に示してある。電源配線ＷＶ１における電流経路の幅Ｗ１は、電源配線ＷＶ１において、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の各ダイパッドＤＰ１から電源接続用ピンＰＮ１に流れる電流の経路における電源配線ＷＶ１の幅であり、電流の流れる方向に略直交する方向における電源配線ＷＶ１の幅（寸法）に対応している。

　パワー用配線基板ＰＢ１の第１主面（上面）において、電源配線ＷＶ１における電流経路の幅Ｗ１は、均一ではなく、場所によって異なっている。例えば、電源配線ＷＶ１における電流経路の幅Ｗ１のうち、図２５に示される幅Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃ，Ｗ１ｄは比較的小さく、幅Ｗ１ｅ，Ｗ１ｆは比較的大きい。電源配線ＷＶ１における電流経路の幅Ｗ１のうち、最も小さいのは幅Ｗ１ａであり、２番目に小さいのは幅Ｗ１ｂである。つまり、電源配線ＷＶ１は、幅（Ｗ１）が均一ではなく、幅Ｗ１ａを示す位置で、電流経路の幅（Ｗ１）が最も狭く（小さく）なっており、幅Ｗ１ｂを示す位置で、電流経路の幅（Ｗ１）が次に狭く（小さく）なっている。また、電源配線ＷＶ１における電流経路の幅Ｗ１のうち、最も大きいのは幅Ｗ１ｆである。つまり、電源配線ＷＶ１は、幅（Ｗ１）が均一ではなく、幅Ｗ１ａを示す位置で、電流経路の幅（Ｗ１）が最も狭く（小さく）なっており、幅Ｗ１ｂを示す位置で、電流経路の幅（Ｗ１）が次に狭く（小さく）なっており、幅Ｗ１ｆを示す位置で、電流経路の幅（Ｗ１）が最も広く（大きく）なっている。従って、電源配線ＷＶ１における電流経路の幅Ｗ１の最小値、すなわち第１最小幅（電源配線最小幅）は、幅Ｗ１ａに対応し、電源配線ＷＶ１における電流経路の幅Ｗ１の最大値、すなわち第１最大幅（電源配線最大幅）は、幅Ｗ１ｆに対応している。

　また、出力配線ＷＤ１，ＷＤ２，ＷＤ３（第２導体パターン）における電流経路の幅Ｗ２を、図２５に示してある。出力配線ＷＤ１においては、幅Ｗ２は、半導体装置ＰＫＧ１のダイパッドＤＰ２から接続ピンＢＢ１に流れる電流の経路における出力配線ＷＤ１の幅に対応している。また、出力配線ＷＤ２においては、幅Ｗ２は、半導体装置ＰＫＧ２のダイパッドＤＰ２から接続ピンＢＢ２に流れる電流の経路における出力配線ＷＤ２の幅に対応している。また、出力配線ＷＤ３においては、幅Ｗ２は、半導体装置ＰＫＧ３のダイパッドＤＰ２から接続ピンＢＢ３に流れる電流の経路における出力配線ＷＤ３の幅に対応している。なお、幅Ｗ２は、出力配線ＷＤ１，ＷＤ２，ＷＤ３のそれぞれにおいて、電流の流れる方向に略直交する方向における出力配線ＷＤ１，ＷＤ２，ＷＤ３の幅（寸法）に対応している。

　パワー用配線基板ＰＢ１の第１主面（上面）において、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２が、均一ではない場合もあり得る。例えば、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２のうち、図２５に示される幅Ｗ２ａは、幅Ｗ２ｂ，Ｗ２ｃよりもやや小さく、幅Ｗ２ｂは、幅Ｗ２ａ，Ｗ２ｃよりもやや大きい。従って、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２のうち、最も小さいのは幅Ｗ２ａであり、最も大きいのは幅Ｗ２ｂである。従って、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最小値、すなわち第２最小幅（出力配線最小幅）は、幅Ｗ２ａに対応し、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最大値、すなわち第２最大幅（出力配線最大幅）は、幅Ｗ２ｂに対応している。

　図２５の場合、電源配線ＷＶ１における電流経路の幅Ｗ１の最小値（第１最小幅、ここでは幅Ｗ１ａに対応）が、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最小値（第２最小幅、ここでは幅Ｗ２ａに対応）よりも小さくなっている。この場合、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３に電流が流れるに際して、電流経路が最も狭くなっている箇所は、電源配線ＷＶ１における電流経路の幅Ｗ１が最も小さくなっている箇所（第１最小幅となっている箇所、ここでは幅Ｗ１ａとなっている箇所）といことになり、そこで抵抗が増加して、電力損失が増加してしまう。

　そこで、電源配線ＷＶ１における電流経路の幅Ｗ１の最小値（第１最小幅、ここでは幅Ｗ１ａに対応）が、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最大値（第２最大幅、ここでは幅Ｗ２ｂ）の１／２よりも大きくなるように、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３のレイアウトを設計する。すなわち、Ｗ１ａ＞Ｗ２ｂ×１／２が成り立つ。

　これにより、電源配線ＷＶ１における電流経路の幅Ｗ１の最小値（第１最小幅）が過剰に小さくなることを防いで、電源配線ＷＶ１における電流経路の幅Ｗ１が最も小さくなっている箇所で抵抗が増加して電力損失が発生してしまう現象を、抑制することができる。また、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最大値（第２最大幅）が過剰に大きくなることを防いで、電源配線ＷＶ１における電流経路の幅Ｗ１が狭くなることを防ぐことができる。

　つまり、パワー用配線基板ＰＢ１の第１主面（上面）には、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３を設ける必要があるが、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３において過剰に幅が狭くなった箇所があると、そこで抵抗が大きくなって電力損失が増加してしまう。一方、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３において過剰に幅が大きくなった箇所があると、その過剰に幅が大きくなった箇所に起因して、それに隣接する位置で、電源配線ＷＶ１または出力配線ＷＤ１，ＷＤ２，ＷＤ３において幅が狭くなりやすい。そこで、本実施の形態では、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３において、電流経路の幅が過剰に狭くなった箇所と電流経路の幅が過剰に広くなった箇所とが生じないように電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３のレイアウトを設計し、それによって、電力損失の増加を防いでいるのである。

　このように、本実施の形態では、電源配線ＷＶ１における電流経路の幅Ｗ１の最小値（ここでは幅Ｗ１ａ）が、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最大値（幅Ｗ２ｂ）の１／２よりも大きくなるようにし、それによって、電力損失の増加を防いでいる。

　ここで、図２５の場合は、電源配線ＷＶ１における電流経路の幅Ｗ１の最小値が、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最小値よりも小さくなっているため、電源配線ＷＶ１における電流経路の幅Ｗ１の最小値を、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最大値の１／２よりも大きくしている。しかしながら、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最小値（ここでは幅Ｗ２ａに対応）が、電源配線ＷＶ１における電流経路の幅Ｗ１の最小値（ここでは幅Ｗ１ａに対応）よりも小さくなっている場合もあり得る。出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最小値が、電源配線ＷＶ１における電流経路の幅Ｗ１の最小値よりも小さくなっている場合は、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最小値を、電源配線ＷＶ１における電流経路の幅Ｗ１の最大値の１／２よりも大きくする。

　すなわち、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最小値（ここでは幅Ｗ２ａに対応）が、電源配線ＷＶ１における電流経路の幅Ｗ１の最小値（ここでは幅Ｗ１ａに対応）よりも小さくなっている場合を仮定する。この場合は、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３に電流が流れるに際して、電流経路が最も狭くなっている箇所は、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２が最も小さくなっている箇所（第２最小幅となっている箇所、ここでは幅Ｗ２ａとなっている箇所）ということになり、そこで抵抗が増加して、電力損失が増加してしまう。そこで、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最小値（第２最小幅、ここでは幅Ｗ２ａに対応）が、電源配線ＷＶ１における電流経路の幅Ｗ１の最大値（第１最大幅、ここでは幅Ｗ１ｆ）の１／２よりも大きく（すなわちＷ２ａ＞Ｗ１ｆ×１／２）なるように、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３のレイアウトを設計する。これにより、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最小値（第２最小幅）が過剰に小さくなることを防いで、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２が最も小さくなっている箇所で抵抗が増加して電力損失が発生してしまう現象を抑制することができる。また、電源配線ＷＶ１における電流経路の幅Ｗ１の最大値（第１最大幅）が過剰に大きくなることを防いで、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２が狭くなることを防ぐことができる。

　このように、幅Ｗ１の最小値（第１最小幅）が幅Ｗ２の最小値（第２最小幅）よりも小さい場合は、幅Ｗ１の最小値（第１最小幅）が、幅Ｗ２の最大値（第２最大幅）の１／２よりも大きくなるようにし、幅Ｗ２の最小値（第２最小幅）が幅Ｗ１の最小値（第１最小幅）よりも小さい場合は、幅Ｗ２の最小値（第２最小幅）が、幅Ｗ１の最大値（第１最大幅）の１／２よりも大きくなるようにする。これにより、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３における電力損失を低減することができる。従って、パワー用配線基板ＰＢ１と複数の半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３とを含む電子装置の性能を向上させることができる。

　また、幅Ｗ１の最小値（第１最小幅）が幅Ｗ２の最小値（第２最小幅）よりも小さい場合は、幅Ｗ１の最小値（第１最小幅）は、幅Ｗ２の最大値（第２最大幅）の１／２よりも大きくするだけでなく、幅Ｗ１の最大値（第１最大幅）の１／２よりも大きくなるようにすることが、より好ましい。また、幅Ｗ２の最小値（第２最小幅）が幅Ｗ１の最小値（第１最小幅）よりも小さい場合は、幅Ｗ２の最小値（第２最小幅）は、幅Ｗ１の最大値（第１最大幅）の１／２よりも大きくするだけでなく、幅Ｗ２の最大値（第２最大幅）の１／２よりも大きくなるようにすることが、より好ましい。

　すなわち、図２５の場合、電源配線ＷＶ１における電流経路の幅Ｗ１の最小値（ここでは幅Ｗ１ａに対応）が、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最小値（ここでは幅Ｗ２ａに対応）よりも小さくなっている。この場合は、電源配線ＷＶ１における電流経路の幅Ｗ１の最小値（幅Ｗ１ａ）が、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最大値（幅Ｗ２ｂ）の１／２よりも大きくなり、かつ、電源配線ＷＶ１における電流経路の幅Ｗ１の最大値（幅Ｗ１ｆ）の１／２よりも大きくなるように、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３のレイアウトを設計する。すなわち、Ｗ１ａ＞Ｗ２ｂ×１／２、かつ、Ｗ１ａ＞Ｗ１ｆ×１／２が成り立つことが好ましい。これにより、電源配線ＷＶ１における電流経路の幅Ｗ１の最小値が過剰に小さくなることを防いで、電源配線ＷＶ１における電流経路の幅Ｗ１が最も小さくなっている箇所で抵抗が増加して電力損失が発生してしまう現象を、抑制することができる。また、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最大値が過剰に大きくなることを防いで、電源配線ＷＶ１における電流経路の幅Ｗ１が狭くなることを防ぐことができる。また、電源配線ＷＶ１における電流経路の幅Ｗ１の最大値が過剰に大きくなることを防いで、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２が狭くなることを防ぐことができる。

　つまり、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３において過剰に幅が大きくなった箇所があると、その過剰に幅が大きくなった箇所に起因して、それに隣接する位置で、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３において幅が狭くなりやすい。このため、電源配線ＷＶ１における電流経路の幅Ｗ１の最小値が、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最大値（幅Ｗ２ｂ）の１／２よりも大きくなり、かつ、電源配線ＷＶ１における電流経路の幅Ｗ１の最大値の１／２よりも大きくなるようにすることが、より好ましい。これにより、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅（Ｗ１，Ｗ２）が狭くなることを防ぐことができる。

　また、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最小値（ここでは幅Ｗ２ａに対応）が、電源配線ＷＶ１における電流経路の幅Ｗ１の最小値（ここでは幅Ｗ１ａに対応）よりも小さくなっている場合もあり得る。この場合は、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最小値を、電源配線ＷＶ１における電流経路の幅Ｗ１の最大値の１／２よりも大きくするだけでなく、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ２の最大値の１／２よりも大きくすることが、より好ましい。

　また、ここで説明した電源配線ＷＶ２における電流経路の幅Ｗ１と、出力配線ＷＤ４，ＷＤ５，ＷＤ６における電流経路の幅Ｗ２との関係と同様の関係を、パワー用配線基板ＰＢ１の第２主面（下面）に形成された電源配線ＷＶ２および出力配線ＷＤ４，ＷＤ５，ＷＤ６にも適用すれば、より好ましい。これについて、図２６を参照して説明する。

　図２６は、パワー用配線基板ＰＢ１の下面側の平面透視図であり、上記図１９と同じ平面図が示されている。但し、図２６では、上記図１９で示されていたハッチングは省略してある。また、図２６においては、パワー用配線基板ＰＢ１の上面側に搭載された半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の位置を、点線で示してある。また、図２６においては、電源配線ＷＶ２および出力配線ＷＤ４，ＷＤ５，ＷＤ６における電流経路を、矢印を用いて模式的に示してある。

　電源配線ＷＶ２（第４導体パターン）における電流経路の幅Ｗ３と、出力配線ＷＤ４，ＷＤ５，ＷＤ６（第５導体パターン）における電流経路の幅Ｗ４を、図２６に示してある。電源配線ＷＶ２における電流経路の幅Ｗ３は、電源配線ＷＶ２において、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の各ダイパッドＤＰ１から電源接続用ピンＰＮ１に流れる電流の経路における電源配線ＷＶ２の幅であり、電流の流れる方向に略直交する方向における電源配線ＷＶ２の幅（寸法）に対応している。出力配線ＷＤ４においては、幅Ｗ４は、半導体装置ＰＫＧ１のダイパッドＤＰ２から接続ピンＢＢ１に流れる電流の経路における出力配線ＷＤ２の幅に対応している。また、出力配線ＷＤ５においては、幅Ｗ４は、半導体装置ＰＫＧ２のダイパッドＤＰ２から接続ピンＢＢ２に流れる電流の経路における出力配線ＷＤ５の幅に対応している。また、出力配線ＷＤ６においては、幅Ｗ４は、半導体装置ＰＫＧ３のダイパッドＤＰ２から接続ピンＢＢ３に流れる電流の経路における出力配線ＷＤ６の幅に対応している。なお、幅Ｗ４は、出力配線ＷＤ４，ＷＤ５，ＷＤ６のそれぞれにおいて、電流の流れる方向に略直交する方向における出力配線ＷＤ４，ＷＤ５，ＷＤ６の幅（寸法）に対応している。

　図２６の場合、電源配線ＷＶ２は、幅Ｗ３が均一ではなく、幅Ｗ３ａを示す位置で、電流経路の幅Ｗ３が最も狭く（小さく）なっており、幅Ｗ３ｆを示す位置で、電流経路の幅Ｗ３が最も広く（大きく）なっている。また、出力配線ＷＤ１，ＷＤ２，ＷＤ３における電流経路の幅Ｗ４のうち、最も小さいのは幅Ｗ４ａであり、最も大きいのは幅Ｗ４ｂである。

　図２５の場合、電源配線ＷＶ２における電流経路の幅Ｗ３の最小値（第３最小幅、ここでは幅Ｗ３ａに対応）が、出力配線ＷＤ４，ＷＤ５，ＷＤ６における電流経路の幅Ｗ４の最小値（第４最小幅、ここでは幅Ｗ４ａに対応）よりも小さくなっている。この場合、電源配線ＷＶ２における電流経路の幅Ｗ３の最小値（幅Ｗ３ａ）が、出力配線ＷＤ４，ＷＤ５，ＷＤ６における電流経路の幅Ｗ４の最大値（幅Ｗ４ｂ）の１／２よりも大きくなるように、電源配線ＷＶ２および出力配線ＷＤ４，ＷＤ５，ＷＤ６のレイアウトを設計することが、好ましい。すなわち、Ｗ３ａ＞Ｗ４ｂ×１／２が成り立つことが好ましい。また、電源配線ＷＶ２における電流経路の幅Ｗ３の最小値（幅Ｗ３ａ）が、出力配線ＷＤ４，ＷＤ５，ＷＤ６における電流経路の幅Ｗ４の最大値（幅Ｗ４ｂ）の１／２よりも大きく、かつ、電源配線ＷＶ２における電流経路の幅Ｗ３の最大値（幅Ｗ３ｆ）の１／２よりも大きくなるように、電源配線ＷＶ２および出力配線ＷＤ４，ＷＤ５，ＷＤ６のレイアウトを設計すれば、更に好ましい。すなわち、Ｗ３ａ＞Ｗ４ｂ×１／２かつＷ３ａ＞Ｗ３ｆ×１／２が成り立つことが、更に好ましい。これにより、電源配線ＷＶ２および出力配線ＷＤ４，ＷＤ５，ＷＤ６を設けたことによる抵抗低減効果を、より的確に得ることができ、電力損失を、より的確に抑制することができる。

　また、出力配線ＷＤ４，ＷＤ５，ＷＤ６における電流経路の幅Ｗ４の最小値（ここでは幅Ｗ４ａに対応）が、電源配線ＷＶ２における電流経路の幅Ｗ３の最小値（ここでは幅Ｗ３ａに対応）よりも小さくなっている場合もあり得る。この場合は、出力配線ＷＤ４，ＷＤ５，ＷＤ６における電流経路の幅Ｗ４の最小値が、電源配線ＷＶ２における電流経路の幅Ｗ３の最大値の１／２よりも大きくなるように、電源配線ＷＶ２および出力配線ＷＤ４，ＷＤ５，ＷＤ６のレイアウトを設計することが、好ましい。また、出力配線ＷＤ４，ＷＤ５，ＷＤ６における電流経路の幅Ｗ４の最小値が、電源配線ＷＶ２における電流経路の幅Ｗ３の最大値（幅Ｗ３ｆ）の１／２よりも大きく、かつ、出力配線ＷＤ４，ＷＤ５，ＷＤ６における電流経路の幅Ｗ４の最大値の１／２よりも大きくなるように、電源配線ＷＶ２および出力配線ＷＤ４，ＷＤ５，ＷＤ６のレイアウトを設計すれば、更に好ましい。これにより、電源配線ＷＶ２および出力配線ＷＤ４，ＷＤ５，ＷＤ６を設けたことによる抵抗低減効果を、より的確に得ることができ、電力損失を、より的確に抑制することができる。

　つまり、幅Ｗ３の最小値が幅Ｗ４の最小値よりも小さい場合は、幅Ｗ３の最小値が、幅Ｗ４の最大値の１／２よりも大きくなるようにすることが好ましく、更に、幅Ｗ３の最大値の１／２よりも大きくなるようにすれば、より好ましい。また、幅Ｗ４の最小値が幅Ｗ３の最小値よりも小さい場合は、幅Ｗ４の最小値が、幅Ｗ３の最大値の１／２よりも大きくなるようにすることが好ましく、更に、幅Ｗ４の最大値の１／２よりも大きくなるようにすれば、より好ましい。これにより、電源配線ＷＶ２および出力配線ＷＤ４，ＷＤ５，ＷＤ６を設けたことによる抵抗低減効果を、より的確に得ることができ、電力損失を、より的確に抑制することができる。

　このように、本実施の形態では、パワー用配線基板ＰＢ１の第１主面（上面）においては、電源配線ＷＶ１および出力配線ＷＤ１～ＷＤ３における電流経路の幅Ｗ１，Ｗ２の均一化を図り、パワー用配線基板ＰＢ１の第２主面（下面）においては、電源配線ＷＶ２および出力配線ＷＤ４～ＷＤ６における電流経路の幅Ｗ３，Ｗ４の均一化を図っている。これにより、電力損失を効率よく低減して、電子装置の性能向上を図ることができる。

　しかしながら、本実施の形態のように、パワー用配線基板ＰＢ１の平面形状が円形状の場合や、パワー用配線基板ＰＢ１に種々の孔を設ける必要がある場合には、パワー用配線基板ＰＢ１における配線や孔のレイアウトを工夫しないと、上述したような電源配線（ＷＶ１，ＭＶ２）および出力配線（ＷＤ１～ＷＤ６）における電流経路の幅（Ｗ１～Ｗ４）の均一化を図ることは難しい。このため、例えば以下のような工夫を行うことが好ましい。

　すなわち、パワー用配線基板ＰＢ１の上面においては、出力配線ＷＤ１のＸ方向の寸法（幅）と、出力配線ＷＤ２のＸ方向の寸法と、出力配線ＷＤ３のＸ方向の寸法と、出力配線ＷＤ１，ＷＤ２間をＹ方向に延在する部分の電源配線ＷＶ１のＸ方向の寸法と、出力配線ＷＤ２，ＷＤ３間をＹ方向に延在する部分の電源配線ＷＶ１のＸ方向の寸法と、をほぼ同じ（均一）にすることが好ましい。また、パワー用配線基板ＰＢ１の下面においては、出力配線ＷＤ４のＸ方向の寸法と、出力配線ＷＤ５のＸ方向の寸法と、出力配線ＷＤ６のＸ方向の寸法と、出力配線ＷＤ４，ＷＤ５間をＹ方向に延在する部分の電源配線ＷＶ２のＸ方向の寸法と、出力配線ＷＤ５，ＷＤ６間をＹ方向に延在する部分の電源配線ＷＶ２のＸ方向の寸法と、をほぼ同じ（均一）にすることが好ましい。

　また、孔ＨＭ１～ＨＭ３をパワー用配線基板ＰＢ１の外周に近づけ過ぎると、パワー用配線基板ＰＢ１の外周に沿って延在する部分の電源配線ＷＶ１において、孔ＨＭ１～ＨＭ３とパワー用配線基板ＰＢ１の外周とに挟まれた部分の電源配線ＷＶ１の幅（Ｙ方向の寸法）が小さくなりすぎる虞がある。このため、上述した幅Ｗ１，Ｗ２の関係の関係が成り立つように、孔ＨＭ１～ＨＭ３の位置（孔ＨＭ１～ＨＭ３からパワー用配線基板ＰＢ１の外周までの距離）を設定する。

　また、平面視において、電源配線ＷＶ１に内包される位置に固定用の孔ＮＨ１を設けた場合には、その孔ＮＨ１に隣接する位置で、電源配線ＷＶ１における電流経路の幅Ｗ１が小さくなりやすい。このため、孔ＮＨ１に隣接する位置で幅Ｗ１が小さくなったとしても、上述した幅Ｗ１，Ｗ２の関係の関係が成り立つように、孔ＮＨ１の位置を設定する。

　また、パワー用配線基板ＰＢ１は、複数の孔（ＨＴ１，ＨＰ１，ＨＰ２，ＨＰ３，ＨＭ１，ＨＭ２，ＨＭ３，ＮＨ１）を有しているが、孔ＨＴ１は、パワー用配線基板ＰＢ１が有する孔（ＨＴ１，ＨＰ１，ＨＰ２，ＨＰ３，ＨＭ１，ＨＭ２，ＨＭ３，ＮＨ１）のうち、最も面積（平面寸法）が大きな孔であり、従って最も直径が大きな孔である。孔ＨＴ１は、燃料ポンプＰＭで吸い上げた燃料が通る管（ここでは吐出口ＴＫ）を通すための孔であり、燃料ポンプＰＭからエンジンＥＮＧへ燃料を効率よく運ぶためには、孔ＨＴ１を通る管（ここでは吐出口ＴＫ）の直径をある程度大きくする必要がある。それゆえ、孔ＨＴ１の面積（直径）は、ある程度大きくする必要がある。しかしながら、パワー用配線基板ＰＢ１において、電源配線ＷＶ１や出力配線ＷＤ１～ＷＤ３が配置されている領域に、面積が大きな孔ＨＴ１を形成してしまうと、孔ＨＴ１に起因して、電源配線ＷＶ１や出力配線ＷＤ１～ＷＤ３における電流経路の幅Ｗ１，Ｗ２が過剰に小さくなる箇所が生じやすくなり、それによって電力損失が増大しやすくなる。

　このため、パワー用配線基板ＰＢ１において、孔ＨＴ１は、電源配線ＷＶ１や出力配線ＷＤ１～ＷＤ３が配置されている領域ではなく、グランド配線ＷＧ１が配置されている領域に形成することが好ましい。すなわち、パワー用配線基板ＰＢ１において、孔ＨＴ１は、平面視において、グランド配線ＷＧ１，ＷＧ２に内包される位置に形成されていることが好ましい。言い換えると、孔ＨＴ１は、パワー用配線基板ＰＢ１の上面側ではグランド配線ＷＧ１に囲まれ、パワー用配線基板ＰＢ１の下面側ではグランド配線ＷＧ２に囲まれる位置に形成されていることが好ましい。つまり、パワー用配線基板ＰＢ１の上面において、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の列の両側（Ｙ方向の両側）のうち、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３が配置されている側ではなく、信号用配線ＷＳおよびグランド配線ＷＧ１が配置されている側に、孔ＨＴ１が形成されていることが好ましい。これにより、パワー用配線基板ＰＢ１に孔ＨＴ１を設けたことに起因して、電源配線ＷＶ１や出力配線ＷＤ１～ＷＤ３における電流経路の幅Ｗ１，Ｗ２が小さくなる箇所が生じるのを防止することができる。従って、孔ＨＴ１を設けたことに起因して、電力損失が増加するのを防止することができる。

　パワー用配線基板ＰＢ１は、モータＭＯＴに取り付けるため、固定用の孔ＮＨ１を設ける必要がある。この固定用の孔ＮＨ１は、パワー用配線基板ＰＢ１に複数設けることが好ましく、３つ設けることがより好ましい。しかしながら、この固定用の孔ＮＨ１の配置の仕方によっては、孔ＮＨ１に起因して、電源配線ＷＶ１や出力配線ＷＤ１～ＷＤ３における電流経路の幅Ｗ１，Ｗ２が過剰に小さくなる箇所が生じやすくなり、それによって電力損失が増大しやすくなる。

　このため、パワー用配線基板ＰＢ１において、固定用の孔ＮＨ１を設ける場合は、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の列の両側（Ｙ方向の両側）のうち、電源配線ＷＶ１および出力配線ＷＤ１，ＷＤ２，ＷＤ３が配置されている側に設けた孔ＮＨ１の数よりも、信号用配線ＷＳおよびグランド配線ＷＧ１が配置されている側に設けた孔ＮＨ１の数を多くすることが好ましい。また、平面視において、出力配線ＷＤ１，ＷＤ２，ＷＤ３に内包される位置には、孔ＮＨ１は形成しないことが好ましい。また、半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３を、信号用配線ＷＳなどを介して信号用ピンＰＮ３に接続しやすくするためには、平面視において、信号用配線ＷＳが形成されている領域、すなわち半導体装置ＰＫＧ１，ＰＫＧ２，ＰＫＧ３の列と孔ＨＰ３の列との間の領域には、孔ＮＨ１は形成しないことが好ましい。このため、平面視において、グランド配線ＷＧ１に内包される位置（グランド配線ＷＧ１に囲まれる位置）と、電源配線ＷＶ１に内包される位置（電源配線ＷＶ１に囲まれる位置）とに、それぞれ孔ＮＨ１を設けるとともに、電源配線ＷＶ１に内包される位置に設けた孔ＮＨ１の数を、グランド配線ＷＧ１に内包される位置に設けた孔ＮＨ１の数よりも、少なくすることが好ましい。例えば、パワー用配線基板ＰＢ１を安定してモータＭＯＴに固定するためには、固定用の孔ＮＨ１は３つ設けることが好ましいが、その場合は、電源配線ＷＶ１に内包される位置に、孔ＮＨ１を１つ設け、グランド配線ＷＧ１に内包される位置に、孔ＮＨ１を２つ設けることが、望ましい。これにより、パワー用配線基板ＰＢ１に孔ＮＨ１を設けたことに起因して、電源配線ＷＶ１や出力配線ＷＤ１～ＷＤ３における電流経路の幅Ｗ１，Ｗ２が小さくなる箇所が生じるのを抑制または防止することができ、従って、孔ＮＨ１を設けたことに起因して、電力損失が増加するのを抑制または防止することができる。

　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１，２，３，４，５，６　パワーＭＯＳＦＥＴ
１１，１２　ＥＣＵ
ＢＢ，ＢＢ１，ＢＢ２，ＢＢ３　接続ピン
ＢＤ　接合材
ＢＥ　裏面電極
ＢＳ１，ＢＳ２　基材層
ＣＤ１ａ，ＣＤ１ｂ，ＣＤ１ｃ，ＣＤ２ａ，ＣＤ２ｂ，ＣＤ２ｃ　導電膜
ＣＴ　制御回路部
ＣＶ　カバー部材
ＤＰ１，ＤＰ２　ダイパッド
ＥＣ１，ＥＣ２　電子部品
ＥＮＧ　エンジン
ＧＳ　燃料
ＨＣ，ＨＣ１，ＨＣ２，ＨＣ３，ＨＭ，ＨＭ１，ＨＭ２，ＨＭ，ＨＰ，ＨＰ１，ＨＰ２，ＨＰ３，ＨＴ１，ＨＴ２，ＮＨ１，ＮＨ２　孔
ＨＳ　放熱シート
ＩＭＰ　インペラ
ＬＤ　リード
ＬＤＤ１，ＬＤＤ２，ＬＤＤ３，ＬＤＤ４　ドレイン用リード
ＬＤＧ１，ＬＤＧ２　ゲート用リード
ＬＤＳ１，ＬＤＳ２　ソース用リード
ＭＯＴ　モータ
ＭＲ　封止部
ＮＧ１，ＮＧ２　ネジ
ＯＰ１，ＯＰ２　開口部
ＰＢ１　パワー用配線基板
ＰＢ２　制御用配線基板
ＰＤＧ　ゲート用パッド
ＰＤＳ　ソース用パッド
ＰＫ　パワー系回路構成部
ＰＫＧ１，ＰＫＧ２，ＰＫＧ３　半導体装置
ＰＭ　燃料ポンプ
ＰＮ　接続ピン
ＰＮ１　電源接続用ピン
ＰＮ２　グランド接続用ピン
ＰＮ３　信号用ピン
Ｒ１～Ｒ９　抵抗
Ｒ１ａ～Ｒ９ａ　チップ抵抗
ＲＧ　レギュレータ
ＲＳ１ａ，ＲＳ１ｂ，ＲＳ２ａ，ＲＳ２ｂ　レジスト層
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４　辺
ＳＦＴ　シャフト
ＳＫ　制御系回路構成部
ＳＬ　半田
ＴＥ１～ＴＥ６　端子
ＴＫ　吐出口
ＷＡ　ワイヤ
ＷＤ１，ＷＤ２，ＷＤ３，ＷＤ４，ＷＤ５，ＷＤ６　出力配線
ＷＧ１，ＷＧ２　グランド配線
ＷＳ　信号用配線
ＷＶ１，ＷＶ２　電源配線

Claims (15)

1. 　第１主面と、前記第１主面とは反対側の第２主面と、複数の端子と、を有する第１配線基板と、
   　前記第１配線基板の前記第１主面上に搭載された複数の半導体装置と、
   　を有する電子装置であって、
   　前記複数の半導体装置のそれぞれは、ハイサイドＭＯＳＦＥＴを備えたハイサイド用半導体チップと、ロウサイドＭＯＳＦＥＴを備えたロウサイド用半導体チップと、前記ハイサイド用半導体チップのドレイン電極に電気的に接続されたハイサイド用ドレイン端子と、前記ロウサイド用半導体チップのドレイン電極に電気的に接続されたロウサイド用ドレイン端子と、前記ロウサイド用半導体チップのソース電極に電気的に接続されたロウサイド用ソース端子と、前記ハイサイド用半導体チップおよび前記ロウサイド用半導体チップを封止する封止体と、を有し、
   　前記複数の半導体装置のそれぞれの前記ハイサイド用半導体チップのソース電極と前記ロウサイド用半導体チップのドレイン電極とは電気的に接続され、
   　前記複数の端子は、電源電圧が供給される第１端子と、基準電圧が供給される第２端子と、前記複数の半導体装置の前記ロウサイド用ドレイン端子に対してそれぞれ設けられた複数の出力端子と、を含み、
   　前記第１配線基板の前記第１主面には、前記複数の半導体装置の前記ハイサイド用ドレイン端子を前記第１端子に電気的に接続する第１導体パターンと、前記複数の半導体装置の前記ロウサイド用ドレイン端子を前記複数の出力端子に電気的に接続する第２導体パターンと、前記第２端子に電気的に接続された第３導体パターンと、が形成され、
   　前記複数の半導体装置の前記ロウサイド用ソース端子は、前記第３導体パターンに電気的に接続され、
   　前記第１導体パターンにおける電流経路の幅の最小値を第１最小幅とし、前記第１導体パターンにおける電流経路の幅の最大値を第１最大幅とし、前記第２導体パターンにおける電流経路の幅の最小値を第２最小幅とし、前記第２導体パターンにおける電流経路の幅の最大値を第２最大幅としたとき、
   　前記第１最小幅が前記第２最小幅よりも小さい場合は、前記第１最小幅は、前記第２最大幅の１／２よりも大きく、
   　前記第２最小幅が前記第１最小幅よりも小さい場合は、前記第２最小幅は、前記第１最大幅の１／２よりも大きい、電子装置。
2. 　請求項１記載の電子装置において、
   　前記第１最小幅が前記第２最小幅よりも小さい場合は、前記第１最小幅は、前記第１最大幅の１／２よりも大きく、かつ、前記第２最大幅の１／２よりも大きく、
   　前記第２最小幅が前記第１最小幅よりも小さい場合は、前記第２最小幅は、前記第１最大幅の１／２よりも大きく、かつ、前記第２最大幅の１／２よりも大きい、電子装置。
3. 　請求項１記載の電子装置において、
   　前記第２導体パターンは、前記半導体装置ごとに分離されている、電子装置。
4. 　請求項１記載の電子装置において、
   　前記第１配線基板の前記第２主面に、前記第１導体パターンに複数の第１ビア部を介して電気的に接続された第４パターンと、前記第２導体パターンに複数の第２ビア部を介して電気的に接続された第５パターンと、前記第３導体パターンに複数の第３ビア部を介して電気的に接続された第６パターンと、が形成されている、電子装置。
5. 　請求項４記載の電子装置において、
   　前記第４導体パターンにおける電流経路の幅の最小値を第３最小幅とし、前記第４導体パターンにおける電流経路の幅の最大値を第３最大幅とし、前記第５導体パターンにおける電流経路の幅の最小値を第４最小幅とし、前記第５導体パターンにおける電流経路の幅の最大値を第４最大幅としたとき、
   　前記第３最小幅は、前記第３最大幅の１／２よりも大きく、かつ、前記第４最大幅の１／２よりも大きく、
   　前記第４最小幅は、前記第３最大幅の１／２よりも大きく、かつ、前記第４最大幅の１／２よりも大きい、電子装置。
6. 　請求項１記載の電子装置において、
   　前記第１配線基板の平面形状は、円形状である、電子装置。
7. 　請求項１記載の電子装置において、
   　前記第１配線基板は、モータに取り付けられ、
   　前記複数の出力端子からの出力は、前記モータを駆動するために前記モータに供給される、電子装置。
8. 　請求項１記載の電子装置において、
   　前記複数の端子は、前記第１配線基板の複数の第１孔に挿通された複数のピンからなる、電子装置。
9. 　請求項１記載の電子装置において、
   　前記半導体装置は、前記第１配線基板上に３つ搭載されている、電子装置。
10. 　請求項１記載の電子装置において、
    　前記第１配線基板は、平面視において前記第３導体パターンに内包される位置に第２孔を有し、
    　前記第２孔は、前記第１配線基板が有する孔のうち、最も面積が大きな孔である、電子装置。
11. 　請求項１０記載の電子装置において、
    　前記第２孔を管が通っている、電子装置。
12. 　請求項１１記載の電子装置において、
    　前記第１配線基板は、燃料ポンプ用のモータに取り付けられ、
    　前記複数の出力端子からの出力は、前記モータを駆動するために前記モータに供給され、
    　前記管は、前記燃料ポンプで吸い上げた燃料が通る、電子装置。
13. 　請求項１記載の電子装置において、
    　第１配線基板に対向する第２配線基板を更に有し、
    　前記第２配線基板上には、前記複数の半導体装置を制御するための電子部品が搭載されている、電子装置。
14. 　請求項１記載の電子装置において、
    　前記第１配線基板は、平面視において、前記第１導体パターンに内包される位置と前記第３導体パターンに内包される位置とにそれぞれ形成された、固定用の第３孔を更に有し、
    　前記第１導体パターンに内包される位置に形成された前記第３孔の数は、前記第３導体パターンに内包される位置に形成された前記第３孔の数よりも少ない、電子装置。
15. 　請求項１４記載の電子装置において、
    　前記第１配線基板は、前記第３孔を３つ有し、
    　平面視において、前記第１導体パターンに内包される位置に前記第３孔が１つ形成され、前記第３導体パターンに内包される位置に前記第３孔が２つ形成されている、電子装置。

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