WO2017014300A1 - 電圧均等化回路システム - Google Patents

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voltage equalization
storage
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将年 鵜野
明夫 久木田
和重 伊藤
謹 関戸
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日本蓄電器工業株式会社
国立研究開発法人宇宙航空研究開発機構
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Definitions

  • the present invention relates to an equalization circuit system that equalizes the voltage of each storage cell in a storage module configured by connecting a plurality of storage cells (capacitor, secondary battery, electric double layer capacitor, etc.) in series.
  • a storage module configured by connecting a plurality of storage cells (capacitor, secondary battery, electric double layer capacitor, etc.) in series.
  • Storage cells such as secondary batteries and electric double layer capacitors are used by forming a storage module by connecting a plurality of storage cells in series in order to obtain a desired voltage. In applications that require relatively large power and energy, these power storage modules are further connected in series to form a power storage system.
  • Optimized voltage equalization as a whole power storage system is possible by using different equalization circuit methods for equalization within the power storage modules and equalization between the power storage modules.
  • the equalization circuit in the power storage module (hereinafter referred to as the storage cell voltage equalization circuit) and the equalization circuit between the storage modules (hereinafter referred to as the storage module voltage equalization circuit) operate independently.
  • Each requires a switch.
  • the number of switches is used as an index representing the complexity of the circuit configuration.
  • the equalization circuit system using the switched capacitor (FIG. 2a) shown in Non-Patent Document 1 a large number of switches proportional to the number of storage cells and storage modules are required. It becomes complicated.
  • Non-Patent Document 1 also shows an equalization circuit system (FIG. 2b) using a multi-winding transformer that can be operated by one switch.
  • the difficulty of designing a multi-winding transformer is the greatest disadvantage. .
  • Patent Document 1 An equalization circuit system that does not require a multi-winding transformer and can be operated with two switches is proposed in Patent Document 1 (FIG. 3).
  • This is a circuit system constituted by a combination of a half bridge circuit and a series resonance type voltage doubler rectifier circuit, and the series resonance type voltage doubler circuit is driven by a rectangular wave voltage generated by the half bridge. If this equalization circuit method is used for the storage cell voltage equalization circuit and the storage module voltage equalization circuit, the circuit configuration of the storage system can be greatly simplified. However, the storage cell voltage equalization circuit and the storage module voltage equalization are still possible. A switch is required for both of the logic circuits.
  • the present invention has been made under such a background.
  • the present invention enables an operation of an equalization circuit system including a storage cell voltage equalization circuit and a storage module voltage equalization circuit even if the storage cell voltage equalization circuit itself does not have a switch.
  • the purpose is to simplify the system by reducing the number of switches.
  • the present invention is connected between each of the first to n-th (n is an integer of 2 or more) power storage modules, and a plurality of power storage cells included in each power storage module.
  • a switch configured to equalize the storage module voltage between the first to nth storage cell voltage equalization circuits and the first to nth storage module, each configured to equalize the storage cell voltage
  • a storage module voltage equalization circuit that operates by switching, and each of the first to nth storage cell voltage equalization circuits receives an input of an input voltage that changes according to switch switching from the storage module voltage equalization circuit.
  • a voltage equalization circuit system configured to receive and operate is provided.
  • the storage cell voltage equalization circuit is configured using the time-varying voltage such as a rectangular wave generated at the switching node as an input voltage in accordance with the operation of the switch-type power storage module voltage equalization circuit. Since it can be operated, there is no need to provide a separate switch in the storage cell voltage equalization circuit itself.
  • the kth power storage cell voltage equalizing circuit for each of the storage cells of the m k from a first connected in series by connecting two series-connected storage cells voltage equalizer circuit diode in parallel, further, the two A multi-stage voltage doubler rectifier circuit in the storage cell voltage equalization circuit, in which the capacitor in the storage cell voltage equalization circuit is connected to the intermediate point of each of the diodes in the storage cell voltage equalization circuit connected in series, and the input voltage is converted
  • a storage cell voltage equalization circuit internal resonance circuit that outputs an alternating voltage to each of the capacitors in the storage cell voltage equalization circuit, and the first voltage is generated by the AC voltage output from the resonance circuit in the storage cell voltage equalization circuit. It can be made from 1 configured to equalize the voltage of the storage cell of the m k. In this case, as the storage cell voltage
  • the power storage module voltage equalization circuit further includes one or more power storage module voltage equalization circuit capacitors, and switches between the first to nth power storage modules and the one or more power storage module voltage equalization circuit capacitors by switching.
  • the voltage of the first to nth power storage modules is equalized by changing the state and causing the first to nth power storage modules to perform mutual charge / discharge via one or more capacitors in the voltage equalization circuit. It may be configured to.
  • the storage module voltage equalization circuit connects two series-connected diodes in the storage module voltage equalization circuit in parallel to each of the first to n-th storage modules connected in series,
  • a multi-stage voltage doubler rectifier circuit in the storage module voltage equalization circuit in which a capacitor in the storage module voltage equalization circuit is connected to an intermediate point in each of the two diodes in the storage module voltage equalization circuit connected in series, is connected in series.
  • An input circuit in the storage module voltage equalization circuit that receives the input of the total voltage of each of the first to n-th storage modules and outputs a voltage that changes by switch switching, and an input in the storage module voltage equalization circuit The voltage output from the circuit is converted and AC voltage is applied to each capacitor in the storage module voltage equalization circuit.
  • a storage module voltage equalization circuit internal resonance circuit that outputs, and configured to equalize the voltages of the first to nth storage modules by the AC voltage output from the storage module voltage equalization circuit resonance circuit It may be a thing.
  • a resonance circuit in the power storage module voltage equalization circuit a resonance circuit including a resonance circuit inductor and a resonance circuit capacitor connected in series can be used.
  • the storage module voltage equalization circuit is configured as a switch-type converter having an inductor in the storage module voltage equalization circuit, and adjusts the switch switching time ratio to equalize the voltages of the first to nth storage modules. It may be configured to be.
  • the storage cell voltage equalization circuit is driven using a rectangular wave-like voltage generated in the storage module voltage equalization circuit to thereby store the storage cell. It is possible to make the voltage equalization circuit switchless. That is, since the storage cell voltage equalization circuit can be configured by only passive components, a significant simplification of the storage system can be expected.
  • FIG. 3 is a circuit diagram of a multistage voltage doubler rectifier circuit that can be used in the equalization circuit of Patent Document 1 (FIG. 3 of Patent Document 1).
  • FIG. 4A is a circuit diagram of a half-bridge cell that can be used as an input circuit in the equalization circuit of Patent Document 1 (FIG. 4a of Patent Document 1).
  • FIG. 3 is a circuit diagram of a multistage voltage doubler rectifier circuit that can be used in the equalization circuit of Patent Document 1 (FIG. 3 of Patent Document 1).
  • FIG. 4A is a circuit diagram of a half-bridge cell that can be used as an input circuit in the equalization circuit of Patent Document 1 (FIG. 4a of Patent Document 1).
  • FIG. 3 is a circuit diagram of a multistage voltage doubler rectifier circuit that can be used in the equalization circuit of Patent Document 1 (FIG. 3 of Patent Document 1).
  • FIG. 4A is a circuit diagram of a half-bridge cell that can be used as an input circuit in the equalization circuit of
  • FIG. 4B is a circuit diagram of a full-bridge cell that can be used as an input circuit in the equalization circuit of Patent Document 1 (FIG. 4b of Patent Document 1).
  • FIG. 5A is a circuit diagram of a series resonance circuit that can be used as a resonance circuit in the equalization circuit of Patent Document 1.
  • FIG. 5B is a circuit diagram of a parallel resonant circuit that can be used as a resonant circuit in the equalization circuit of Patent Document 1 (FIG. 5b of Patent Document 1).
  • FIG. 5C is a circuit diagram of a series-parallel resonant circuit that can be used as a resonant circuit in the equalization circuit of Patent Document 1.
  • 5D is a circuit diagram of an LLC circuit that can be used as a resonance circuit in the equalization circuit of Patent Document 1 (FIG. 5d of Patent Document 1).
  • 6A is a circuit diagram of a resonance circuit using a transformer with respect to the series resonance circuit of FIG. 6A (FIG. 6a of Patent Document 1).
  • 6B is a circuit diagram of a resonance circuit using a transformer with respect to the parallel resonance circuit of FIG. 6B (FIG. 6b of Patent Document 1).
  • FIG. 6C is a circuit diagram of a resonance circuit using a transformer with respect to the series-parallel resonance circuit of FIG. 6C (FIG. 6c of Patent Document 1).
  • FIG. 6D is a circuit diagram of a resonance circuit using a transformer with respect to the LLC circuit of FIG.
  • FIG. 6D (FIG. 6d of Patent Document 1).
  • 4 is a circuit diagram of an embodiment of the equalization circuit of Patent Document 1 configured by connecting the multistage voltage doubler rectifier circuit of FIG. 4, the half-bridge type cell of FIG. 5 a, and the series resonant circuit of FIG. 6 a.
  • FIG. 9 is a circuit diagram in which the capacitors in the resonance circuit and the capacitors in the multistage voltage doubler rectifier circuit are integrated in the equalization circuit of FIG. 8 (FIG. 8 of Patent Document 1).
  • FIG. 9 is a diagram showing temporal changes in the current flowing through each element and the voltage applied to the switch when the equalization circuit of FIG. 9 is operated at a frequency higher than the resonance frequency of the resonance circuit (FIG.
  • FIG. 9 is a diagram showing the path
  • FIG. 11 is a diagram showing a path of a current that flows during a mode 3 period when the equalization circuit of FIG. 9 is operated at a frequency higher than the resonance frequency of the resonance circuit (FIG. 11 of Patent Document 1).
  • FIG. 12 is a diagram illustrating a path of a current that flows during a mode 4 period when the equalization circuit of FIG. 9 is operated at a frequency higher than the resonance frequency of the resonance circuit (FIG. 12 of Patent Document 1).
  • FIG. 14 is a circuit diagram of an equivalent circuit obtained by averaging the operation of the equalization circuit of FIG. 9 over one switching period (FIG. 14 of Patent Document 1).
  • FIG. 16 is a diagram showing temporal changes in the current flowing through each element and the voltage applied to the switch when the equalization circuit of FIG. 9 is operated at a frequency lower than the resonance frequency of the resonance circuit (FIG. 16 of Patent Document 1).
  • FIG. 17 is a diagram showing a path of a current that flows during the mode 2 period when the equalization circuit of FIG.
  • FIG. 9 is operated at a frequency lower than the resonance frequency of the resonance circuit (FIG. 17 of Patent Document 1).
  • FIG. 18 is a diagram illustrating a path of a current that flows during a mode 3 period when the equalization circuit of FIG. 9 is operated at a frequency lower than the resonance frequency of the resonance circuit (FIG. 18 of Patent Document 1).
  • FIG. 19 is a diagram illustrating a path of a current that flows during the mode 4 period when the equalization circuit of FIG. 9 is operated at a frequency lower than the resonance frequency of the resonance circuit (FIG. 19 of Patent Document 1).
  • FIG. 10 is a diagram illustrating a path of a current that flows during a mode 1 period when the equalization circuit of FIG.
  • 9 is operated at a frequency lower than the resonance frequency of the resonance circuit (FIG. 20 of Patent Document 1).
  • 9 is a circuit diagram (FIG. 21 of Patent Document 1) showing a configuration in which the half-bridge type cell of FIG. 5a is replaced with the full-bridge type cell of FIG. 5b and the resonance circuit of FIG. 9 is a circuit diagram showing a configuration in which the series resonant circuit of FIG. 6a is replaced with a parallel resonant circuit of FIG. 6b in the equalization circuit of FIG. 9 (FIG. 22 of Patent Document 1).
  • the circuit diagram which shows the structure which changed the connection point of a resonance circuit and a multistage voltage doubler rectifier circuit in the equalization circuit of FIG. 9 (FIG. 23 of patent document 1).
  • route of the electric current which flows in the period of the mode 2 when the equalization circuit of FIG. 23 is operated with the frequency higher than the resonant frequency of a resonant circuit (FIG. 24 of patent document 1).
  • route of the electric current which flows in the period of the mode 3 when the equalization circuit of FIG. 23 is operated with the frequency higher than the resonant frequency of a resonant circuit (FIG. 25 of patent document 1).
  • route of the electric current which flows during the period of the mode 4 when the equalization circuit of FIG. 23 is operated by the frequency higher than the resonance frequency of a resonance circuit (FIG. 26 of patent document 1).
  • route of the electric current which flows during the period of the mode 1 when the equalization circuit of FIG. 23 is operated with the frequency higher than the resonance frequency of a resonance circuit (FIG. 27 of patent document 1).
  • route of the electric current which flows in the period of the mode 2 when the equalization circuit of FIG. 23 is operated with the frequency lower than the resonance frequency of a resonance circuit (FIG. 28 of patent document 1).
  • route of the electric current which flows in the period of the mode 3 when the equalization circuit of FIG. 23 is operated with the frequency lower than the resonant frequency of a resonant circuit (FIG. 29 of patent document 1).
  • route of the electric current which flows in the period of the mode 4 when the equalization circuit of FIG. 23 is operated with the frequency lower than the resonance frequency of a resonance circuit (FIG. 30 of patent document 1).
  • route of the electric current which flows during the period of the mode 1 when the equalization circuit of FIG. 23 is operated with the frequency lower than the resonant frequency of a resonant circuit (FIG. 31 of patent document 1).
  • each capacitor is mainly a single power storage element
  • the power storage cell is a capacitor, a secondary battery, an electric double layer capacitor, or the like. It may be a module composed of the above elements, or an arbitrary device configured using these modules. The capacity of each power storage element may also be different.
  • Each switch will be described below as a semiconductor switch such as a MOSFET, but any electronic switch or mechanical switch may be used.
  • the voltage equalization circuit system may be used for the storage cell voltage equalization circuit and the storage module voltage equalization circuit constituting the same.
  • the configuration and operation of the switched capacitor and the resonant voltage doubler rectifier circuit that can be performed will be described based on the disclosure (Patent Documents 1 and 2) of the prior invention made by some or all of the inventors of the present invention.
  • Patent Document 2 Japanese Patent Application No. 2009-202633, Patent No. 4,590,520 specification
  • the capacitors Ca and Cb and the storage cells (or storage modules) B1 to B3 are switched by repeatedly switching the connection state of the switch groups arranged in the order of Q1 to Q6 in series.
  • the voltage of each capacitor and an electrical storage cell (or electrical storage module) becomes equal.
  • the capacitor Ca and the storage cell (or storage module) B1 and the capacitor Cb and the storage cell (or storage module) B2 are in parallel, respectively. Therefore, when there is a variation in voltage between the capacitor and storage cell (or storage module) connected in parallel, mutual charge / discharge is performed, and the variation in voltage is eliminated. Head.
  • the even-numbered switches Q2, Q4, and Q6 are on, the capacitor Ca and the storage cell (or storage module) B2 are connected in parallel to the capacitor Cb and the storage cell (or storage module) B3, respectively. Therefore, when a voltage variation occurs between the capacitor and the storage cell (or storage module) connected in parallel, mutual charging / discharging is performed, and the voltage variation is eliminated. .
  • each capacitor and power storage cell (or power storage module) has all other capacitors. And the storage cell (or storage module) directly or indirectly (via another capacitor or the like), so that the capacitors Ca and Cb and the storage cells (or storage modules) B1 to B3 The voltage is equalized.
  • the switched capacitor of FIG. 2a is an example when the number of storage cells (or storage modules) in series is 3, but a switched capacitor configured for any number of storage cells (or storage modules) in series (two or more). Can operate on the same principle.
  • Resonant voltage doubler rectifier circuit The configuration and operation of the resonant voltage doubler rectifier circuit are described in the specification (Patent Document 1) of the prior invention (Japanese Patent Application No. 2012-46569) by some of the inventors. It is as it is done.
  • the equalization circuit of FIG. 3 is an example of the equalization circuit proposed in Patent Document 1, and is a multistage voltage doubler rectifier circuit (capacitors C1 to C4, diodes D1 to D8, output side capacitors Cout1 to Cout4. However, output side capacitor Cout1. Cout4 is not essential, and the principle of operation is the same even if they are omitted.), A half-bridge type input circuit (switches Q1, Q2), and a resonance circuit (capacitor Cr, inductor Lr). Yes.
  • a multi-stage voltage doubler rectifier circuit and a resonance circuit constitute a series resonance type voltage doubler rectifier circuit. As shown in FIG.
  • the equalization circuit is connected to the storage cells (or storage modules) B1 to B4 and the switches Q1 and Q2 are alternately switched to equalize the voltages of the storage cells (or storage modules) B1 to B4. Is done.
  • Patent Document 1 (added as appropriate in view of the contents of the present invention), details of the above-described circuits and the equalization circuit proposed by Patent Document 1 constituted by these circuits will be described. To do.
  • FIG. 4 is a circuit diagram of a multi-stage voltage doubler rectifier circuit that can be used in the equalization circuit proposed in Patent Document 1.
  • the multi-stage voltage doubler rectifier circuit is connected in series with two diodes D1 to D12 formed by connecting two series-connected diodes in parallel to series-connected storage cells (or storage modules) SC1 to SC6.
  • Each of the diodes is composed of capacitors C1 to C6 formed by connecting a capacitor to an intermediate point.
  • terminals C and D (referred to as third and fourth terminals; the first and second terminals will be described later) or E and F (referred to as fifth and sixth terminals) to capacitors C1 ⁇
  • the voltages of the storage cells (or storage modules) SC1 to SC6 are equalized.
  • the number of power storage cells (or power storage modules) connected in series is not limited to six and may be any number of two or more.
  • the input circuit diagrams 5a and 5b are circuit diagrams of a half-bridge cell and a full-bridge cell that can be used as an input circuit in the equalization circuit proposed in Patent Document 1, respectively.
  • the half-bridge type cell is configured by connecting flywheel diodes Da and Db in parallel to each of switches Q1 and Q2 connected in series.
  • the terminal A, B first and second terminals to.
  • a rectangular voltage with a peak voltage V in and a bottom voltage of zero is output.
  • the full bridge type cell has a switch set in which switches Q1 and Q2 are connected in series and a switch set in which switches Q3 and Q4 are connected in series, which are connected in parallel, and flywheel diodes Da to Dd are connected to each switch. Are connected in parallel.
  • switches Q1, Q2 in a state in which the voltage V in the (switch Q3, Q4 across) is input, the state of turning on the switches Q1 and Q4, and a state to turn on the switch Q2 and Q3, the By switching the connection state over time, a rectangular voltage having a peak voltage V in and a bottom voltage ⁇ V in is output between the terminals A and B.
  • FIGS. 6a to 6d are circuit diagrams of a series resonant circuit, a parallel resonant circuit, a series-parallel resonant circuit, and an LLC circuit that can be used as a resonant circuit in the equalization circuit proposed in Patent Document 1, respectively.
  • Each circuit includes one or more inductors and one or more capacitors. When a rectangular voltage is input between the terminals A and B, an AC voltage is output between the terminals C and D.
  • the waveform of the AC voltage is generally a sine wave, a complete sine wave having only a single frequency component is not always obtained.
  • the fundamental frequency component f s and the amplitude V M of the AC voltage depend not only on the inductance of the inductor and the capacitance of the capacitor included in the resonance circuit but also on the characteristics of the load connected between the terminals C and D.
  • f s can vary depending on their capacitances.
  • a resonant circuit may be configured by connecting only inductive elements using the capacitors as capacitive elements.), AC voltage due to a resonance phenomenon between the inductive elements and the capacitive elements (A current having a waveform similar to the inductor current i Lr shown in FIG. 10 described later is input to the multistage voltage doubler rectifier circuit), and the specific values of the frequency component f s and the amplitude V M Regardless, the equalization circuit proposed in Patent Document 1 can be operated on the same principle.
  • a transformer is formed by providing a conductive wire between terminals C and D, winding this around the core, and winding the secondary winding around the core.
  • the AC voltage applied between the terminals C and D can be transformed and output between the terminals E and F at both ends of the secondary winding.
  • FIG. 8 shows an equalization circuit proposed in Patent Document 1.
  • FIG. 8 shows an equalization circuit configured by connecting the multistage voltage doubler rectifier circuit of FIG. 4, the half-bridge type cell of FIG. 5a, and the series resonant circuit of FIG. 1 illustrates one embodiment of a circuit.
  • the equalization circuit of FIG. 8 there are only two switches, and the others are all composed of passive components. Two switches are required regardless of the number of storage cells in series, and the circuit configuration is dramatically simplified compared to various conventional equalization circuits.
  • the magnetic element present in the circuit is only the inductor Lr, that is, the required magnetic element is one regardless of the number of storage cells (or storage modules) connected in series. In comparison, it is easy to reduce the size of the circuit.
  • the resonance circuit capacitor Cr is not drawn.
  • the capacitor group including the capacitor Cr and the capacitors C1 to C6 in FIG. 8 is represented by the capacitors C1 to C6 in FIG. It is because it was integrated and drawn.
  • the following expression 1 / C ′ i 1 / C r + 1 / C i (1)
  • reference numeral S a represents the bidirectional switch cell S a composed of a switch Q1 and the flywheel diode Da
  • the bidirectional switch composed of a code S b switch Q1 and the flywheel diode Db It represents the cell S b.
  • Symbols v DSa and v DSb and symbols i Sa and i Sb represent voltages applied to the switch cells S a and S b and currents flowing through them
  • symbol i Lr represents a current flowing through the inductor Lr.
  • Symbols i C1 to i C6 represent currents flowing through the capacitors C1 to C6, and symbols V SC1 to V SC6 represent voltages applied to the storage cells (or storage modules) SC1 to SC6.
  • a constant voltage external charger V ext is connected to the storage cells (or storage modules) SC1 to SC6 because the equalization circuit proposed in Patent Document 1 operates. Is not an essential element.
  • the voltage v DSb is input to the resonance circuit. If the capacity of the storage cells (or storage modules) SC1 to SC6 is sufficiently larger than the capacity of the capacitors C1 to C6, etc., and the storage cell voltages V SC1 to V SC6 are substantially constant over one switching cycle. The voltages applied to both ends of the switches Q1 and Q2 are also substantially constant over one switching period, and the input voltage v DSb to the resonance circuit is a rectangular voltage as shown in FIG.
  • one cycle of switching is divided into four periods, and the operation modes 1 to 4 corresponding to the respective periods (FIG. 10). Middle, see graph of v GSa .)
  • mode 2 For convenience when the switching frequency is higher than the resonance frequency , the operation of mode 2 will be described first.
  • the switch Q1 is turned on and the switch Q2 is turned off.
  • a constant positive voltage (voltage rising in the direction of the arrow indicating v Dsb in FIG. 9; see the graph of v DSb in FIG. 10) is output.
  • a positive current (current flowing in the direction of the arrow indicating i Lr in FIG. 9) flows from the storage cells (or storage modules) SC1 to SC6 to the inductor Lr through the switch Q1 in the on state. And the current flows through the paths shown in FIG.
  • the input voltage v vm to the multistage voltage doubler rectifier circuit is the total voltage of the voltage V Dsb of the switch cell S b and the induced electromotive force generated by the inductor Lr, and takes a maximum value during the mode 2 period. If the maximum value of v vm is V VM-E and the voltage drop due to each diode is V D , the switch Q2 (terminals B and A in FIG.
  • the inductor Lr, the capacitor C1, the diode D2, and the storage cell (Or storage module) A path passing through SC1, a path passing through switch Q2, inductor Lr, capacitor C2, diode D4, and storage cells (or storage modules) SC2 and SC1, and a switch Q2, inductor Lr, capacitor C3, diode D6 And a path passing through the storage cells (or storage modules) SC3, SC2, SC1, and a path passing through the switch Q2, the inductor Lr, the capacitor C4, the diode D8, and the storage cells (or storage modules) SC4, SC3, SC2, SC1.
  • the current flowing through the switch Q1 in the mode 2 is commutated to the flywheel diode Db, and the operation shifts to the mode 3.
  • the voltage V Dsb input to the resonance circuit becomes zero (see the graph of V DSb in FIG. 10), but due to the resonance phenomenon, the current i Lr flowing through the inductor Lr continuously changes in a sine wave shape (FIG. (See iLr graph in 10). Since switching is performed at a frequency higher than the resonance frequency, the current i Lr flowing through the inductor Lr is still positive when the mode 3 is shifted.
  • the current i Lr is continuous at the time of transition to mode 3, while the current i Sa equal to i Lr in mode 2 becomes zero simultaneously with the transition to mode 3 (See i Sa graph in FIG. 10).
  • the current i Sb that was zero in mode 2 has the same magnitude as i Lr simultaneously with the transition to mode 3 (defining the polarity of current i Sb as shown in FIG. 9). Therefore , the positive and negative of the current i Sb and the current i Lr are reversed (see the graphs of the currents i Sb and i Lr in FIG. 10).
  • FIG. 10 A path of a current flowing during the mode 3 is shown in FIG. Since the current i Lr of the inductor Lr is shunted through the diodes D2, D4, D6, D8, and D12, the current i D2i flowing through the even-numbered diode qualitatively shows a waveform similar to that of i Lr, and is further odd-numbered.
  • the current i D (2i-1) flowing through the diode is zero (see the graphs of i D2i and i D (2i-1) in FIG. 10).
  • the switch Q2 is turned on.
  • the operation shifts to mode 4 at the timing when the current i Lr of the inductor Lr switches to negative.
  • the voltage V Dsb input to the resonance circuit is zero (see the graph of V DSb in FIG. 10), as in the mode 3, but the inductor Lr is caused by the resonance phenomenon.
  • the current i Lr flowing through the current continues to change in a sine wave shape (see the graph of i Lr in FIG. 10).
  • the current i Lr is negative, and this current passes through the switch Q2, the storage cells (or storage modules) SC1 to SC5, the diodes D1, D3, D5, D7, D9, and D11, and the capacitors C1 to C6. Flows as shown in As is clear from FIG.
  • the current i Lr is equal in magnitude and opposite in polarity to the current i Sb flowing through the switch cell S b (see the graph of i Sb in FIG. 10). Incidentally, as shown in FIG. 13, does not flow a current to the switch Q1 in the off state, that is, the current i Sa through the switch cell S a is zero (in FIG. 10, a graph reference i Sa.). Similarly, as shown in FIG. 10, a graph reference i Sa.). Similarly, as shown in FIG.
  • the input voltage v vm for the multistage voltage doubler rectifier circuit takes a minimum value during the mode 4 period. If the minimum value of v vm is V VM-O , the path passing through the switch Q2 (terminals B and A in FIG.
  • the current flowing through the switch Q2 in the mode 4 is commutated to the flywheel diode Da, and the operation shifts to the mode 1.
  • a substantially constant positive voltage v DSb is output to the resonance circuit including the inductor Lr (see the graph of v DSb in FIG. 10). Since switching is performed at a frequency higher than the resonance frequency, the current i Lr flowing through the inductor Lr at the time of transition to mode 1 is negative, but increases with time due to the positive voltage v DSb and the resonance phenomenon.
  • the current i Lr is continuous at the time of transition to mode 1, while the current i Sb that is equal to i Lr in mode 4 becomes zero simultaneously with the transition to mode 1 (See the graph of i Sb in FIG. 10).
  • the current i Sa that was zero in mode 4 becomes equal to i Lr simultaneously with the transition to mode 1 (see the graphs of currents i Sa and i Lr in FIG. 10).
  • FIG. 10 A path of a current flowing during the mode 1 is shown in FIG. Since the current i Lr of the inductor Lr is shunted through the diodes D1, D3, D5, D7, D9, and D11, the current i D (2i ⁇ 1) flowing through the odd-numbered diode is qualitatively the same as i Lr .
  • the waveform shows a waveform, and the current i D2i flowing through the odd-numbered diode is zero (see the graphs of i D (2i ⁇ 1) and i D2i in FIG. 10).
  • the switch Q1 is turned on.
  • the operation shifts to mode 2 at the timing when the current i Lr of the inductor Lr switches to positive.
  • the amount of charge carried through a capacitor during an arbitrary time t and the equivalent resistance R eq of charge transfer at that time can be expressed by the following equation (5).
  • Q is the amount of charge
  • I is the average current flowing over time t
  • C is the capacitance of the capacitor
  • V is the voltage fluctuation that occurs in the capacitor during time t.
  • the reciprocal 1 / t is the switching frequency f.
  • a DC equivalent circuit as shown in FIG. 15 is obtained as a circuit for explaining the operation of the equalization circuit shown in FIG. 9 averaged over one switching period. It is done.
  • the storage cells (or storage modules) SC1 to SC6 are connected to a voltage source having a voltage value of V VM-E -V VM-O through two diodes and one equivalent resistor. Therefore, the voltages of the storage cells (or storage modules) SC1 to SC6 are all adjusted toward the voltage represented by (V VM-E -V VM-O ) -2V D , (Or power storage modules) The voltages of SC1 to SC6 are directed to equalize.
  • mode 2 For convenience, the operation in mode 2 will be described first.
  • the switch Q1 is turned on and the switch Q2 is turned off.
  • a constant positive voltage (see the graph of v DSb in FIG. 16) is output.
  • a positive current flows into the inductor Lr, and this current further flows into the capacitors C1 to C6 and the diodes. It flows through a route as shown in FIG. 17 through D2, D4, D6, D8, D12 and power storage cells (or power storage modules) SC2 to SC6.
  • the input voltage v vm to the multistage voltage doubler rectifier circuit is the total voltage of the voltage V Dsb of the switch cell S b and the induced electromotive force generated by the inductor Lr, and takes a maximum value during the mode 2 period. If the maximum value of v vm is V VM-E and the voltage drop due to each diode is V D , the voltages V C1E to V C6E of capacitors C1 to C6 when v vm takes the maximum value V VM-E are obtained . As in the case where the switching frequency is higher than the resonance frequency, the above equation (2) can be expressed by applying Kirchhoff's second law.
  • the current i Lr becomes negative before the switch Q1 is turned off (see the graph of i Lr in FIG. 16).
  • the operation shifts to mode 3.
  • the path of the current flowing in mode 3 is shown in FIG.
  • the current i Lr is continuous at the time of the transition to the mode 3, but unlike the mode 2, the current i Lr is shunted through the diodes D1, D3, D5, D7, D9, and D11.
  • the current i D (2i-1) flowing through the diode qualitatively shows a waveform similar to i Lr, and the current i D2i flowing through the even-numbered diode is zero (in FIG. 16, i D (2i-1) And i D2i graph).
  • switch Q1 is turned off. At this time, the current flowing through the switch Q1 is commutated to the flywheel diode Da. The operation shifts to mode 4 by turning on the switch Q2.
  • the voltage V Dsb input to the resonance circuit is zero (see the graph of V DSb in FIG. 16), but the current i Lr flowing through the inductor Lr continues to be sinusoidal due to the resonance phenomenon. (Refer to the graph of i Lr in FIG. 16).
  • the current i Lr is negative, and this current passes through the switch Q2, the storage cells (or storage modules) SC1 to SC5, the diodes D1, D3, D5, D7, D9, and D11, and the capacitors C1 to C6.
  • the current i Lr is equal in magnitude and opposite in polarity to the current i Sb flowing through the switch cell S b (see the graph of i Sb in FIG.
  • the input voltage v vm for the multistage voltage doubler rectifier circuit takes a minimum value during the mode 4 period.
  • the current i Lr becomes positive before the switch Q2 is turned off (see the graph of i Lr in FIG. 16). At the same time, the operation shifts to mode 1.
  • the path of the current flowing in mode 1 is shown in FIG.
  • the current i Lr is continuous at the time of the transition to the mode 1, but unlike the mode 4, the current i Lr is shunted through the diodes D2, D4, D6, D8, D10, and D12.
  • the current i D2i flowing through the diode qualitatively shows a waveform similar to i Lr, and the current i D (2i-1) flowing through the odd-numbered diode is zero (in FIG. 16, i D2i and i D (2i Refer to the graph in -1) .
  • the switch Q2 is turned off. At this time, the current flowing through the switch Q2 is commutated to the flywheel diode Db. When the switch Q1 is turned on, the operation shifts to mode 2.
  • the input circuit may be any circuit that outputs a rectangular voltage when a constant voltage is input.
  • FIG. 21 shows a configuration of an equalization circuit when the full-bridge cell shown in FIG. 5B is used as an input circuit (the capacitor Cr is integrated with the capacitors C1 to C6).
  • the voltage levels of the full bridge circuit and the multistage voltage doubler rectifier circuit are made independent using a transformer as shown in FIG. 7a. With such a configuration, it is possible to prevent the storage cells SC1 to SC6 from being short-circuited when the switch Q3 is turned on while ensuring the connection between the ground on the secondary winding side and the grounds of the SC1 to SC6. .
  • this equalization circuit when the connection state is switched over time between a state in which the switches Q1 and Q4 are turned on and a state in which the switches Q2 and Q3 are turned on, a peak is applied to the resonant circuit. A rectangular voltage of voltage V in and bottom voltage ⁇ V in is output. Due to the resonance phenomenon of the inductor Lr and the capacitors C1 to C6, the current i Lr flowing through the inductor Lr becomes an alternating current similar to the graph of i Lr shown in FIG.
  • the input voltage v vm for the multistage voltage doubler rectifier circuit is the total voltage of the voltage between the terminals A and B and the induced electromotive force generated by the inductor Lr, and takes a maximum value during the mode 2 period.
  • the voltages V C1E to V C6E of the capacitors C1 to C6 when v vm takes the maximum value V VM-E can be expressed by the above equation (2).
  • the input voltage v vm for the multistage voltage doubler rectifier circuit takes a minimum value during the mode 4 period.
  • v vm V VM-O
  • the path passing through the terminals B and A, the inductor Lr, the capacitor C1, and the diode D1, the terminals B and A, the inductor Lr, the capacitor C2, the diode D3, and the storage cell Alternatively, the path passing through the storage module SC1 and the terminals B and A, the inductor Lr, the capacitor C3, the diode D5, and the storage cells (or storage modules) SC2 and SC1, the terminal B and A, the inductor Lr, and the capacitor C4.
  • the input voltage v vm for the multistage voltage doubler rectifier circuit is the total voltage of the voltage between the terminals A and B and the induced electromotive force generated by the inductor Lr, and takes a maximum value during the mode 2 period.
  • the voltages V C1E to V C6E of the capacitors C1 to C6 when v vm takes the maximum value V VM-E can be expressed by the above equation (2).
  • the input voltage v vm for the multistage voltage doubler rectifier circuit takes a minimum value during the mode 4 period. If the minimum value of v vm is V VM-O , the path passing through the terminals B and A, the inductor Lr, the capacitor C1, and the diode D1, the terminals B and A, the inductor Lr, the capacitor C2, the diode D3, and the storage cell SC1.
  • the resonance circuit is not limited to FIG. 6A, and may be an arbitrary circuit including one or more inductive elements.
  • FIG. 22 shows a configuration of an equalization circuit when the parallel resonant circuit shown in FIG. 6B is used as a resonant circuit.
  • the peak voltage V in A rectangular voltage with a bottom voltage of zero is output. Due to the resonance phenomenon of the inductor Lr, the capacitor Cr in the resonance circuit, and the capacitors C1 to C6, the current i Lr flowing through the inductor Lr becomes an alternating current similar to the graph of i Lr shown in FIG.
  • the input voltage v vm for the multistage voltage doubler rectifier circuit is the total voltage of the voltage between the terminals A and B and the induced electromotive force generated by the inductor Lr, and takes a maximum value during the mode 2 period.
  • the input voltage v vm for the multistage voltage doubler rectifier circuit takes a minimum value during the mode 4 period. If the minimum value of v vm is V VM-O , the path passing through the terminals B and A, the inductor Lr, the capacitor C1, and the diode D1, the terminals B and A, the inductor Lr, the capacitor C2, the diode D3, and the storage cell ( Alternatively, the path passing through the storage module SC1 and the terminals B and A, the inductor Lr, the capacitor C3, the diode D5, and the storage cells (or storage modules) SC2 and SC1, the terminal B and A, the inductor Lr, and the capacitor C4.
  • the input voltage v vm for the multistage voltage doubler rectifier circuit is the total voltage of the voltage between the terminals A and B and the induced electromotive force generated by the inductor Lr, and takes a maximum value during the mode 2 period.
  • the voltages V C1E to V C6E of the capacitors C1 to C6 when v vm takes the maximum value V VM-E can be expressed by the above equation (2).
  • the input voltage v vm for the multistage voltage doubler rectifier circuit takes a minimum value during the mode 4 period.
  • v vm V VM-O
  • the path passing through the terminals B and A, the inductor Lr, the capacitor C1, and the diode D1, the terminals B and A, the inductor Lr, the capacitor C2, the diode D3, and the storage cell Alternatively, the path passing through the storage module SC1 and the terminals B and A, the inductor Lr, the capacitor C3, the diode D5, and the storage cells (or storage modules) SC2 and SC1, the terminal B and A, the inductor Lr, and the capacitor C4.
  • FIG. 23 shows a configuration of an equalization circuit when the connection point D is at an intermediate point between the diodes D2 and D3.
  • the connection state is switched over time between the state in which the switch Q1 is turned on and the state in which the switch Q2 is turned on, the peak voltage V in and the bottom are applied to the resonance circuit.
  • a rectangular voltage with zero voltage is output. Due to the resonance phenomenon of the inductor Lr, the capacitor Cr in the resonance circuit, and the capacitors C1 to C6, the current i Lr flowing through the inductor Lr becomes an alternating current similar to the graph of i Lr shown in FIG.
  • equation (4) is obtained in the same manner as the equalization circuit of FIG. Therefore, even when the equalization circuit shown in FIG. 23 is operated at a switching frequency higher than the resonance frequency, the voltages of the storage cells (or storage modules) SC1 to SC6 tend to be equalized.
  • equation (4) is obtained in the same manner as the equalization circuit of FIG. Therefore, even when the equalization circuit shown in FIG. 23 is operated at a switching frequency lower than the resonance frequency, the voltages of the storage cells (or storage modules) SC1 to SC6 tend to be equalized. Similarly, when the connection point D is set at another position, the expression (4) is obtained in the same manner, indicating that the voltages of the storage cells (or storage modules) SC1 to SC6 are directed in the direction of equalization.
  • Voltage equalization circuit system The concept of the voltage equalization circuit system of the present invention will be described based on the configuration and operation of circuit elements disclosed by the prior invention as described above.
  • FIG. 32 shows an example of a voltage equalization circuit system according to the present invention as an example of a voltage equalization circuit system according to the present invention, with respect to a power storage system in which three power storage modules each consisting of four series storage cells are connected in series. It is a conceptual diagram when the modular type equalization circuit which consists of an electrical storage cell voltage equalization circuit is provided.
  • the power storage module voltage equalization circuit in FIG. 32 is a kind of switching converter, and a rectangular wave voltage is generated as a secondary at the switching node in the power storage module voltage equalization circuit. ing.
  • the storage cell voltage equalization circuit is operated by using the rectangular wave voltage that is secondarily generated in the storage module voltage equalization circuit. It becomes possible to make the voltage equalizing circuit completely switchless. That is, in configuring the storage cell voltage equalization circuit, there is no need to provide an input circuit included in the equalization circuit of Patent Document 1.
  • the storage cell voltage equalization circuit includes a multistage voltage doubler constituting the equalization circuit described so far based on the description of Patent Document 1, including the series resonance type voltage doubler rectifier circuit in the circuit shown in FIG.
  • Various types of resonance type voltage doubler rectifier circuits including a rectifier circuit and a resonance circuit can be used.
  • various equalization circuit systems that operate by switching the switches can be adopted for the storage module voltage equalization circuit.
  • a storage capacitor voltage equalization circuit is configured by a switched capacitor, and a system configuration in the case where the series resonance type voltage doubler rectification circuit of FIG. 3 is used as the storage cell voltage equalization circuit is illustrated. 33.
  • a storage module voltage equalization circuit is configured as a switched capacitor including a capacitor Cm and switches QL1, QH1, QL2, and QH2.
  • a resonance circuit including a capacitor Cr1 and an inductor Lr1, capacitors C1-1 to C1-4, diodes D1-1 to D1-8, and output-side capacitors Co1-1 to Co1 to Co4 are not essential.
  • a series resonance type voltage doubler rectifier circuit a first storage cell voltage equalizing circuit is configured, a resonance circuit including a capacitor Cr2 and an inductor Lr2, capacitors C2-1 to C2-4, and a diode D2-1.
  • a second storage cell voltage equalization circuit is configured as a series resonance type voltage doubler rectifier circuit including D2-8 and, although not essential, output side capacitors Co2-1 to Co2-4.
  • Rbias1 and Rbias2 in FIG. 33 are bias resistors, which are arbitrarily provided to stabilize the voltages of the capacitors Cr1 and C1-1 to C1-4 and the capacitors Cr2 and C2-1 to C2-4, respectively. .
  • the first and second storage cell voltage equalization circuits are connected to the first storage module including storage cells B1-1 to B1-4 and storage cells B2-1 to B2-4.
  • the switched capacitor In the switched capacitor, the state in which only the switches QL1 and QL2 are turned on and the state in which only the switches QH1 and QH2 are turned on
  • the ratio of the time in which each state is realized with respect to one cycle) is switched alternately.
  • the operation is possible even if the above time ratios are not equal (the same time ratio is desirable from the viewpoint of the equalization performance of the storage module voltage equalization circuit using the switched capacitor).
  • dead time is suitably provided for switching as needed for practical use of the storage module voltage equalization circuit.
  • the first power storage module and the second power storage module are connected in parallel via the capacitor Cm and are mutually charged and discharged, leading to a direction in which voltage variations between both power storage modules are eliminated.
  • the "module voltage” is the voltage across the storage module. The same applies to the “storage cell voltage” etc. The same applies to other embodiments).
  • rectangular wave voltages are generated in the switches QL1 and QL2, respectively.
  • the voltages applied to both ends of the switches QL1 and QL2 are each zero (for simplicity of explanation, the forward voltage drop of the diode is zero).
  • the voltage applied to both ends of the switch QL1 is “the sum of the voltages applied to the storage cells B1-1 to B1-4 (the first storage battery).
  • the voltage applied to both ends of the switch QL2 is “the total voltage of the voltages applied to the storage cells B2-1 to B2-4 (the voltage of the second storage module)”.
  • These rectangular wave voltages are respectively input to first and second storage cell voltage equalization circuits configured as series resonance type voltage doubler rectification circuits.
  • a rectangular wave voltage input from a switching node between the switches QL1 and QH1 is converted into an AC voltage by a resonance circuit including a capacitor Cr1 and an inductor Lr1, and this AC voltage Is input to a multistage voltage doubler rectifier circuit including capacitors C1-1 to C1-4, diodes D1-1 to D1-8, and output side capacitors Co1-1 to Co1-4.
  • the voltages of the storage cells B1-1 to B1-4 are equalized (the voltages of the output-side capacitors Co1-1 to Co1-4 are equalized, and the storage cells B1-1 to B1-4 connected in parallel to these respectively) When the output side capacitors Co1-1 to Co1-4 are not used, the voltages of the storage cells B1-1 to B1-4 are directly equalized. That.).
  • a rectangular wave voltage input from a switching node between the switches QL2 and QH2 is converted into an AC voltage by a resonance circuit including a capacitor Cr2 and an inductor Lr2, and this AC voltage is
  • a storage cell is input to a multi-stage voltage doubler rectifier circuit including capacitors C2-1 to C2-4, diodes D2-1 to D2-8, and output side capacitors Co2-1 to Co2-4, and is operated by the multi-stage voltage doubler rectifier circuit.
  • the voltages of B2-1 to B2-4 are equalized (the voltages of the output side capacitors Co2-1 to Co2-4 are equalized, and the voltages of the storage cells B2-1 to B2-4 respectively connected in parallel to them) (When the output side capacitors Co2-1 to Co2-4 are not used, the voltages of the storage cells B2-1 to B2-4 are directly equalized.)
  • the equalization of the storage module voltage by the storage module voltage equalization circuit and the equalization of the storage cell voltage in each storage module by the first and second storage cell voltage equalization circuits proceed in parallel. Thereby, the voltage of each electrical storage cell contained in an electrical storage system can be equalized.
  • the storage module voltage equalization circuit switching capacitor
  • the storage cell voltage equalization circuit series resonant voltage doubler rectification circuit
  • each circuit has a separate switch.
  • 1 shows a voltage equalization circuit system.
  • the switches QL1, QH1, QL2, and QH2 included in the switched capacitor, and the switches Q1-1, Q1-2, Q2-1, and Q2-2 connected to the respective series resonance type voltage doubler rectifier circuits. are separately controlled, so that the equalization of the storage module voltage and the equalization of the storage cell voltage are performed separately.
  • the number of switches is reduced from eight to four in the equalization circuit system of FIG.
  • FIG. 35 shows a system circuit diagram when the number of series storage modules is three. For simplification of the drawing, only the circuit provided for the first power storage module is shown for the storage cell voltage equalization circuit, and the storage cell voltage equalization circuit provided for the other power storage modules is a block diagram. It is represented by
  • FIG. 33 shows a circuit configuration using a switched capacitor in the storage module voltage equalization circuit, but other equalization circuit systems can be used in the storage module voltage equalization circuit.
  • FIG. 36 shows a modular voltage equalization circuit system using a series resonance type voltage doubler rectifier circuit for both the storage module voltage equalization circuit and the storage cell voltage equalization circuit.
  • a resonance circuit including a capacitor Crm and an inductor Lr-m, a series resonance type voltage doubler rectification circuit including capacitors Cm1 to Cm3 and diodes Dm1 to Dm6, and a flywheel diode in parallel to each of the switches QL and QH
  • a storage module voltage equalization circuit is configured by connecting to the connected input circuit.
  • Rbias-m is a bias resistor, and is optionally provided to stabilize the voltages of the capacitors Crm and Cm1 to Cm3.
  • the three storage cell voltage equalization circuits are also configured as series resonance type voltage doubler rectifier circuits in the same manner as shown in FIG.
  • the state in which only the switch QL is on and the state in which only the switch QH is on are alternately equal time ratios (the time for realizing each state with respect to one cycle of switching).
  • the rectangular wave voltage is output by switching at a ratio), and the rectangular wave voltage is converted into an AC voltage by a resonance circuit including a capacitor Crm and an inductor Lr-m.
  • the AC voltage is converted into capacitors Cm1 to Cm3, diodes
  • the voltage is input to the multistage voltage doubler rectifier circuit including Dm1 to Dm6, and the voltages of the first to third power storage modules (modules 1 to 3 in FIG. 36) are equalized by the operation of the multistage voltage doubler rectifier circuit.
  • the operation is possible even if the above time ratios are not equal, and a dead time is appropriately provided for switching as necessary.
  • a rectangular wave voltage is generated between the diodes Dm1 and Dm2, between Dm3 and Dm4, and between Dm5 and Dm6.
  • the odd-numbered diodes Dm1, Dm3, and Dm5 are conductive,
  • the even-numbered diodes Dm2, Dm4, and Dm6 are alternately turned on (FIGS. 11 to 14, FIGS.
  • the diodes Dm1 when the odd-numbered diodes are turned on, the diodes Dm1, The voltage applied to both ends of Dm3 and Dm5 is zero (for the sake of simplicity, the forward voltage drop of the diode is zero. The same applies hereinafter), and the voltage applied to both ends of even-numbered diodes Dm2, Dm4, and Dm6.
  • the voltages are equal to the voltage of the first power storage module, the voltage of the second power storage module, and the voltage of the third power storage module, respectively.
  • the three storage cell equalization circuits are configured by a series resonance type voltage doubler rectifier circuit as in FIG. 33, these series resonance type voltage doubler rectifier circuits have already been described in Patent Document 1 and Example 1.
  • the storage cell voltage equalization circuit can operate without a switch, and the number of switches required for the entire voltage equalization circuit system configured as a modular equalization circuit is two (storage module voltage equalization). Switches QL, QH) in the circuit.
  • FIG. 37 shows a configuration of a voltage equalization circuit system using a switch type step-up / step-down converter including switches Q1 and Q2 and an inductor L as another example of the storage module voltage equalization circuit.
  • the configuration of the storage cell voltage equalization circuit is the same as that shown in FIG.
  • the first and second power storage modules are alternately switched between a state in which only Q1 of the switches Q1 and Q2 is on and a state in which only Q2 is on.
  • the voltages of modules 1 and 2 are equalized.
  • the time ratio of the switch Q1 the ratio of the time during which only the switch Q1 is turned on to the switching period
  • V M1 V M2 and the voltages of the first and second power storage modules are equalized.
  • the present invention can be widely applied to power supplies using power storage cells such as capacitors, secondary batteries, and electric double layer capacitors.

Abstract

総スイッチ数を削減してシステム構成を簡素化した均等化回路システムを提供する。蓄電モジュール電圧均等化回路内のスイッチングノードにおいて発生する矩形波状電圧を入力電圧として蓄電セル電圧均等化回路を動作させることにより、蓄電セル電圧均等化回路をスイッチレス化する。典型的な蓄電セル電圧均等化回路としては共振型倍電圧整流回路を用いることができ、また蓄電モジュール電圧均等化回路としては、スイッチトキャパシタ、共振型倍電圧整流回路、昇降圧コンバータ等を用いることができる。

Description

電圧均等化回路システム
　本発明は、複数個の蓄電セル（コンデンサ、二次電池、電気二重層キャパシタ、等）の直列接続により構成される蓄電モジュールにおいて、各蓄電セルの電圧を均等化する均等化回路システムに関する。
　二次電池や電気二重層キャパシタ等の蓄電セルは所望の電圧を得るために複数個の蓄電セルを直列に接続することにより蓄電モジュールを構成して使用される。また、比較的大きな電力及びエネルギーが必要な用途においてはこれらの蓄電モジュールを更に直列に接続し蓄電システムを構成して使用する。
　上述の蓄電モジュール及び蓄電システムにおいては繰り返し充放電を行ううちに、各蓄電セルの容量、内部抵抗、環境温度、自己放電等のばらつきに起因した蓄電セル電圧のばらつきが発生する。一般的に電圧ばらつきが発生した蓄電モジュールや蓄電システムにおいては、劣化の加速的進行および利用可能エネルギーの低下等といった問題が発生する。このような問題を解消するために、各種の電圧均等化回路が提案されている。
　規模の大きな蓄電システムでは、上述の蓄電セル電圧のばらつきの発生要因のうち環境温度に起因した電圧ばらつきの発生が深刻になる傾向がある。一般的に、システムの規模が大きい場合は必然的にシステムの物理的サイズも大きくなるため、規模の大きな蓄電システム内の温度分布を均一にすることは困難となる。一方で、蓄電システムを構成する各蓄電モジュールの物理的サイズは蓄電システムと比較して小さいため、蓄電モジュール内の温度分布は比較的小さくなる。言い換えると、各蓄電モジュール内の温度は比較的均一であるため各蓄電セル電圧のばらつきの程度は比較的小さく、一方で各蓄電モジュールの間には比較的大きな温度ばらつきがあるため各蓄電モジュールの電圧ばらつきの程度は大きくなる傾向にある。
特開２０１３－１８３５５７号公報 特開２０１１－５５６４８号公報
H. S. Park, C. H. Kim, K. B. Park, G. W. Moon, and J. H. Lee, "Design of a charge equalizer based on battery modularization," IEEE Transactions on Vehicular Technology, vol. 58, no. 7, pp. 3216-3223, 2009. 鵜野将年、久木田明夫"直列共振形多段倍電圧整流回路を用いた二石式セルバランス回路－充放電器との統合化に適した動作モードについての検討－," 電子情報通信学会（電子通信エネルギー研究会）、信学技報 vol.114, no.63, pp.7-12.
　一般的に、電圧ばらつきの程度が大きいほど電圧均等化回路には大きな容量（電力容量）が求められる。上述のとおり、各蓄電モジュール内の蓄電セルの電圧ばらつきの程度は低く、各蓄電モジュール間の電圧ばらつきの程度は大きくなる傾向にある。よって、各蓄電モジュール内（即ちセル用）と蓄電モジュール間（即ちモジュール用）とで異なる電圧均等化回路を採用するのが有効である。蓄電モジュール内の蓄電セル電圧均等化回路と蓄電モジュール電圧均等化回路に異なる均等化回路方式を用いた方式が提案されている。システムの概念図を図１に示す。
　蓄電モジュール内の均等化と蓄電モジュール間の均等化とで異なる均等化回路方式を用いることで、蓄電システム全体として最適な電圧均等化が可能となる。しかし、蓄電モジュール内の均等化回路（以降、蓄電セル電圧均等化回路と呼ぶ。）と蓄電モジュール間の均等化回路（以降、蓄電モジュール電圧均等化回路と呼ぶ。）はそれぞれ独立に動作するものであり、各々がスイッチを必要とする。一般的に、スイッチは複数個の部品からなる駆動回路を必要とするため、スイッチの数は回路構成の複雑さを表す指標として用いられる。非特許文献１に示されているスイッチトキャパシタ（図２ａ）を用いた均等化回路方式では蓄電セルならびに蓄電モジュールの数に比例した多数個のスイッチが必要となるため、システムの回路構成が飛躍的に複雑化してしまう。非特許文献１には１つのスイッチで動作可能な多巻線トランスを用いた均等化回路方式（図２ｂ）も示されているが、多巻線トランスの設計の困難さが最大の短所である。
　多巻線トランスが不要であり且つ２個のスイッチで動作可能な均等化回路方式が特許文献１により提案されている（図３）。ハーフブリッジ回路と直列共振型倍電圧整流回路の組み合わせにより構成される回路方式であり、ハーフブリッジで生成される矩形波電圧により直列共振型倍電圧回路は駆動される。この均等化回路方式を蓄電セル電圧均等化回路ならびに蓄電モジュール電圧均等化回路に用いれば蓄電システムの回路構成の大幅な簡素化が可能であるが、依然として蓄電セル電圧均等化回路と蓄電モジュール電圧均等化回路の両方にスイッチが必要である。
　本発明はこのような背景の下でなされたものである。本発明は、蓄電セル電圧均等化回路と蓄電モジュール電圧均等化回路とを備えた均等化回路システムにおいて蓄電セル電圧均等化回路自体がスイッチを有さずとも、その動作を可能とし、回路システム全体としてスイッチ数を削減することによりシステムの簡素化を図ることを目的とする。
　上記課題を解決するため、本発明は、第１から第ｎ（ｎは２以上の整数）の蓄電モジュールの各々に対して各々接続されて、各々の蓄電モジュールに含まれる複数の蓄電セル間で蓄電セル電圧を均等化するよう各々構成された、第１から第ｎの蓄電セル電圧均等化回路と、第１から第ｎの蓄電モジュール間で蓄電モジュール電圧を均等化するよう構成された、スイッチ切り替えにより動作する蓄電モジュール電圧均等化回路とを備え、第１から第ｎの蓄電セル電圧均等化回路の各々は、蓄電モジュール電圧均等化回路から、スイッチ切り替えに応じて変化する入力電圧の入力を受けて動作するよう構成された、電圧均等化回路システムを提供する。
　上記電圧均等化回路システムによれば、スイッチ式の蓄電モジュール電圧均等化回路の動作に伴い、そのスイッチングノードで発生する矩形波状等の時間変化する電圧を入力電圧として、蓄電セル電圧均等化回路を動作させることが可能となるため、蓄電セル電圧均等化回路自体に別個のスイッチを設ける必要がない。
　上記電圧均等化回路システムにおいて、第ｋ（ｋは１からｎのいずれか）の蓄電モジュールに含まれる蓄電セルの数をｍk（ｍkは２以上の整数）としたとき、第ｋの蓄電セル電圧均等化回路は、直列接続された第１から第ｍkの蓄電セルの各々に対して、２つの直列接続された蓄電セル電圧均等化回路内ダイオードを並列に接続し、更に、２つの直列接続された蓄電セル電圧均等化回路内ダイオードの各々における中間点に蓄電セル電圧均等化回路内キャパシタが接続された、蓄電セル電圧均等化回路内多段倍電圧整流回路と、入力電圧を変換し、蓄電セル電圧均等化回路内キャパシタの各々に対して交流電圧を出力する、蓄電セル電圧均等化回路内共振回路とを備え、蓄電セル電圧均等化回路内共振回路から出力される交流電圧によって第１から第ｍkの蓄電セルの電圧を均等化するよう構成されたものとすることができる。この場合、蓄電セル電圧均等化回路内共振回路としては、直列接続された共振回路内インダクタと共振回路内キャパシタとを備える共振回路を用いることができる。
　蓄電モジュール電圧均等化回路は、１以上の蓄電モジュール電圧均等化回路内キャパシタを更に備え、スイッチ切り替えにより、第１から第ｎの蓄電モジュールと１以上の蓄電モジュール電圧均等化回路内キャパシタとの接続状態を変化させて、第１から第ｎの蓄電モジュールに１以上の蓄電モジュール電圧均等化回路内キャパシタを介した相互充放電をさせることにより、第１から第ｎの蓄電モジュールの電圧を均等化するよう構成されたものであってよい。
　あるいは、蓄電モジュール電圧均等化回路は、直列接続された第１から第ｎの蓄電モジュールの各々に対して、２つの直列接続された蓄電モジュール電圧均等化回路内ダイオードを並列に接続し、更に、２つの直列接続された蓄電モジュール電圧均等化回路内ダイオードの各々における中間点に蓄電モジュール電圧均等化回路内キャパシタが接続された、蓄電モジュール電圧均等化回路内多段倍電圧整流回路と、直列接続された第１から第ｎの蓄電モジュール各々の電圧の合計電圧の入力を受けて、スイッチ切り替えにより変化する電圧を出力する、蓄電モジュール電圧均等化回路内入力回路と、蓄電モジュール電圧均等化回路内入力回路から出力された電圧を変換し、蓄電モジュール電圧均等化回路内キャパシタの各々に対して交流電圧を出力する、蓄電モジュール電圧均等化回路内共振回路とを備え、蓄電モジュール電圧均等化回路内共振回路から出力される交流電圧によって第１から第ｎの蓄電モジュールの電圧を均等化するよう構成されたものであってよい。この場合、蓄電モジュール電圧均等化回路内共振回路としては、直列接続された共振回路内インダクタと共振回路内キャパシタとを備える共振回路を用いることができる。
　あるいは、蓄電モジュール電圧均等化回路は、蓄電モジュール電圧均等化回路内インダクタを備えたスイッチ式コンバータとして構成され、スイッチ切り替えの時比率を調整することにより第１から第ｎの蓄電モジュールの電圧を均等化するよう構成されたものであってよい。
　本発明の教示する共振型モジュラー式電圧均等化回路システムにおいては、蓄電モジュール電圧均等化回路内において発生する矩形波状等の電圧を利用して蓄電セル電圧均等化回路を駆動することにより、蓄電セル電圧均等化回路をスイッチレス化することが可能である。すなわち、蓄電セル電圧均等化回路を受動部品のみにより構成することが可能となるため、蓄電システムの大幅な簡素化が期待できる。
蓄電モジュール用均等化回路とセル用均等化回路を用いた蓄電システムの概念図。 スイッチトキャパシタを用いた従来の均等化回路方式。 多巻線トランスを用いた従来の均等化回路方式。 特許文献１の提案する、直列共振型倍電圧整流回路を用いた従来の均等化回路方式。 特許文献１の均等化回路において用いることができる、多段倍電圧整流回路の回路図（特許文献１の図３）。 特許文献１の均等化回路において入力回路として用いることができる、ハーフブリッジ型セルの回路図（特許文献１の図４ａ）。 特許文献１の均等化回路において入力回路として用いることができる、フルブリッジ型セルの回路図（特許文献１の図４ｂ）。 特許文献１の均等化回路において共振回路として用いることができる、直列共振回路の回路図（特許文献１の図５ａ）。 特許文献１の均等化回路において共振回路として用いることができる、並列共振回路の回路図（特許文献１の図５ｂ）。 特許文献１の均等化回路において共振回路として用いることができる、直並列共振回路の回路図（特許文献１の図５ｃ）。 特許文献１の均等化回路において共振回路として用いることができる、ＬＬＣ回路の回路図（特許文献１の図５ｄ）。 図６ａの直列共振回路に対してトランスを用いた共振回路の回路図（特許文献１の図６ａ）。 図６ｂの並列共振回路に対してトランスを用いた共振回路の回路図（特許文献１の図６ｂ）。 図６ｃの直並列共振回路に対してトランスを用いた共振回路の回路図（特許文献１の図６ｃ）。 図６ｄのＬＬＣ回路に対してトランスを用いた共振回路の回路図（特許文献１の図６ｄ）。 図４の多段倍電圧整流回路と、図５ａのハーフブリッジ型セルと、図６ａの直列共振回路とを接続することにより構成される、特許文献１の均等化回路の、一実施形態の回路図（特許文献１の図７）。 図８の均等化回路において、共振回路内のキャパシタと多段倍電圧整流回路内のキャパシタとを統合して描いた回路図（特許文献１の図８）。 図９の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたときの、各素子を流れる電流、及びスイッチに印加される電圧の時間変化を表わす図（特許文献１の図９）。 図９の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード２の期間中において流れる電流の経路を示す図（特許文献１の図１０）。 図９の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード３の期間中において流れる電流の経路を示す図（特許文献１の図１１）。 図９の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード４の期間中において流れる電流の経路を示す図（特許文献１の図１２）。 図９の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード１の期間中において流れる電流の経路を示す図（特許文献１の図１３）。 図９の均等化回路の動作をスイッチングの１周期に亘って平均化することにより得られる、等価回路の回路図（特許文献１の図１４）。 図９の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたときの、各素子を流れる電流、及びスイッチに印加される電圧の時間変化を表わす図（特許文献１の図１６）。 図９の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード２の期間中において流れる電流の経路を示す図（特許文献１の図１７）。 図９の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード３の期間中において流れる電流の経路を示す図（特許文献１の図１８）。 図９の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード４の期間中において流れる電流の経路を示す図（特許文献１の図１９）。 図９の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード１の期間中において流れる電流の経路を示す図（特許文献１の図２０）。 図９の均等化回路において、図５ａのハーフブリッジ型セルを図５ｂのフルブリッジ型セルに置き換え、更に図７ａの共振回路を用いた構成を示す回路図（特許文献１の図２１）。 図９の均等化回路において、図６ａの直列共振回路を図６ｂの並列共振回路に置き換えた構成を示す回路図（特許文献１の図２２）。 図９の均等化回路において、共振回路と多段倍電圧整流回路との接続点を変更した構成を示す回路図（特許文献１の図２３）。 図２３の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード２の期間中において流れる電流の経路を示す図（特許文献１の図２４）。 図２３の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード３の期間中において流れる電流の経路を示す図（特許文献１の図２５）。 図２３の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード４の期間中において流れる電流の経路を示す図（特許文献１の図２６）。 図２３の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード１の期間中において流れる電流の経路を示す図（特許文献１の図２７）。 図２３の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード２の期間中において流れる電流の経路を示す図（特許文献１の図２８）。 図２３の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード３の期間中において流れる電流の経路を示す図（特許文献１の図２９）。 図２３の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード４の期間中において流れる電流の経路を示す図（特許文献１の図３０）。 図２３の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード１の期間中において流れる電流の経路を示す図（特許文献１の図３１）。 本発明の教示するモジュラー均等化回路を用いた電圧均等化回路システムの概念図。 蓄電モジュール電圧均等化回路にスイッチトキャパシタを用いて構成される、本発明の電圧均等化回路システムを用いた蓄電システムの回路図（直列モジュール数は２）。 蓄電モジュール電圧均等化回路にスイッチトキャパシタを用いて構成される、従来の電圧均等化回路システムを用いた蓄電システムの回路図（直列モジュール数は２）。 蓄電モジュール電圧均等化回路にスイッチトキャパシタを用いて構成される、本発明の電圧均等化回路システムを用いた蓄電システムの回路図（直列モジュール数は３）。 蓄電モジュール電圧均等化回路に直列共振型倍電圧整流回路を用いて構成される、本発明の電圧均等化回路システムを用いた蓄電システムの回路図（直列モジュール数は３）。 蓄電モジュール電圧均等化回路に昇降圧型コンバータを用いて構成される、本発明の電圧均等化回路システムを用いた蓄電システムの回路図（直列モジュール数は２）。
　これより図面を用いて、本発明に係る電圧均等化回路システムの構成、動作を説明する。但し、本発明に係る電圧均等化回路システムの構成、動作は、各図面を用いて説明される特定の具体的構成へと限定されるわけではなく、本発明の範囲内で適宜変更可能である。例えば、以下において各キャパシタは主に単独の蓄電素子であるとして、また蓄電セルはコンデンサ、二次電池、電気二重層キャパシタ等であるとして説明するが、これらは充放電可能な任意の素子、複数の素子からなるモジュール、あるいはそれらモジュールを用いて構成される任意の装置であってもよい。各蓄電素子の容量も、それぞれ異なっていてよい。各スイッチについても、以下においてはＭＯＳＦＥＴなどの半導体スイッチであるとして説明するが、任意の電子スイッチ、あるいは機械式スイッチを用いることも可能である。
　電圧均等化回路システムに用いられる回路要素
　本発明の電圧均等化回路システムの構成、動作を説明するに先立ち、これを構成する蓄電セル電圧均等化回路、蓄電モジュール電圧均等化回路に利用することができるスイッチトキャパシタ、共振型倍電圧整流回路の構成、動作を、本発明の発明者の一部又は全てによりなされた先願発明の開示（特許文献１，２）に基づいて説明する。
　スイッチトキャパシタ
　スイッチトキャパシタの構成、動作については、本発明者による先願発明（特願２００９－２０２６３３，特許第４５９０５２０号）の明細書（特許文献２）において説明されているとおりである。
　すなわち、図２ａのスイッチトキャパシタを用いる場合は、直列にＱ１～Ｑ６の順序で配置されているスイッチ群の接続状態を繰り返し切り替えることでキャパシタＣａ，Ｃｂと蓄電セル（又は蓄電モジュール）Ｂ１～Ｂ３が相互充放電することにより、各キャパシタ及び蓄電セル（又は蓄電モジュール）の電圧が均等となる。
　具体的には、奇数番号のスイッチＱ１，Ｑ３，Ｑ５がオンである時には、キャパシタＣａと蓄電セル（又は蓄電モジュール）Ｂ１とが、キャパシタＣｂと蓄電セル（又は蓄電モジュール）Ｂ２とが、それぞれ並列接続されることとなるため、並列接続されたキャパシタ及び蓄電セル（又は蓄電モジュール）間に電圧のばらつきが発生している場合には相互充放電が行われ、電圧ばらつきが解消される方向へと向かう。また一方で、偶数番号のスイッチＱ２，Ｑ４，Ｑ６がオンである時には、キャパシタＣａと蓄電セル（又は蓄電モジュール）Ｂ２とが、キャパシタＣｂと蓄電セル（又は蓄電モジュール）Ｂ３とが、それぞれ並列接続されることとなるため、並列接続されたキャパシタ及び蓄電セル（又は蓄電モジュール）間に電圧のばらつきが発生している場合には相互充放電が行われ、電圧ばらつきが解消される方向へと向かう。
　したがって、奇数番号のスイッチを全てオンとする状態と偶数番号のスイッチを全てオンとする状態との間でスイッチングを繰り返すことにより、各々のキャパシタ及び蓄電セル（又は蓄電モジュール）は他の全てのキャパシタ及び蓄電セル（又は蓄電モジュール）と直接的、又は間接的に（他のキャパシタ等を介して）相互充放電を行うのであり、したがってキャパシタＣａ，Ｃｂ及び蓄電セル（又は蓄電モジュール）Ｂ１～Ｂ３の電圧が均等化される。図２ａのスイッチトキャパシタは蓄電セル（又は蓄電モジュール）の直列数が３の場合の例であるが、任意の直列数（２以上）の蓄電セル（又は蓄電モジュール）に対して構成されたスイッチトキャパシタも同様の原理で動作可能である。
　共振型倍電圧整流回路
　共振型倍電圧整流回路の構成、動作については、本発明者のうち一部の発明者による先願発明（特願２０１２－４６５６９）の明細書（特許文献１）において説明されているとおりである。
　図３の均等化回路は、特許文献１の提案する均等化回路の一例であり、多段倍電圧整流回路（キャパシタＣ１～Ｃ４，ダイオードＤ１～Ｄ８，出力側キャパシタＣｏｕｔ１～Ｃｏｕｔ４。ただし出力側キャパシタＣｏｕｔ１～Ｃｏｕｔ４は必須ではなく、これらを省いても動作原理は同様である。）と、ハーフブリッジ型の入力回路（スイッチＱ１，Ｑ２）と、共振回路（キャパシタＣｒ，インダクタＬｒ）とから構成されている。多段倍電圧整流回路と共振回路により直列共振型倍電圧整流回路が構成されている。図３に示すとおり均等化回路を蓄電セル（又は蓄電モジュール）Ｂ１～Ｂ４に接続してスイッチＱ１，Ｑ２を交互にスイッチングすることにより、蓄電セル（又は蓄電モジュール）Ｂ１～Ｂ４の電圧が均等化される。以下、特許文献１の記載を用いることにより（本発明の内容に鑑みて適宜追記等する。）、上記各回路、及びこれらにより構成される特許文献１の提案する均等化回路についての詳細を説明する。
　多段倍電圧整流回路
　図４は、特許文献１の提案する均等化回路において用いることができる、多段倍電圧整流回路の回路図である。多段倍電圧整流回路は、直列接続された蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６に対して２つの直列接続されたダイオードを並列に接続してなる、ダイオードＤ１～Ｄ１２と、２つの直列接続されたダイオードの各々における中間点にキャパシタを接続してなる、キャパシタＣ１～Ｃ６とから構成される。後述のとおり、端子Ｃ，Ｄ（第３，第４の端子とする。第１，２の端子については後述。）又はＥ，Ｆ（第５，第６の端子とする。）からキャパシタＣ１～Ｃ６、及びダイオードＤ１～Ｄ１２を介して交流電圧が入力されることにより、蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６の電圧が均等化される。なお、蓄電セル（又は蓄電モジュール）の直列接続数は、６に限らず２以上の任意の数であってよい。
　入力回路
　図５ａ，図５ｂは、それぞれ特許文献１の提案する均等化回路において入力回路として用いることができる、ハーフブリッジ型セル、フルブリッジ型セルの回路図である。
　ハーフブリッジ型セルは、直列接続されたスイッチＱ１，Ｑ２の各々にフライホイールダイオードＤａ，Ｄｂを並列接続することにより構成される。スイッチＱ１，Ｑ２の両端間に電圧Ｖinが入力された状態で、これらスイッチのうちオンとするスイッチを経時的に切り替えることにより、端子Ａ，Ｂ（第１，第２の端子とする。）の間には、ピーク電圧Ｖin、ボトム電圧ゼロの矩形状の電圧が出力される。
　フルブリッジ型セルは、スイッチＱ１，Ｑ２を直列接続してなるスイッチ組と、スイッチＱ３，Ｑ４を直列接続してなるスイッチ組と、を並列接続し、さらに各々のスイッチにフライホイールダイオードＤａ～Ｄｄを並列接続することにより構成される。スイッチＱ１，Ｑ２の両端間（スイッチＱ３，Ｑ４の両端間）に電圧Ｖinが入力された状態で、スイッチＱ１及びＱ４をオンとする状態と、スイッチＱ２及びＱ３をオンとする状態と、の間で接続状態を経時的に切り替えることによって、端子Ａ，Ｂの間には、ピーク電圧Ｖin、ボトム電圧－Ｖinの矩形状の電圧が出力される。なお、入力回路としてフルブリッジ型セルを用いる場合、後段にはトランスを備えた共振回路を用いる等して、フルブリッジ回路と多段倍電圧整流回路との電圧レベルを独立させる必要がある。
　共振回路
　図６ａ～図６ｄは、それぞれ特許文献１の提案する均等化回路において共振回路として用いることができる、直列共振回路、並列共振回路、直並列共振回路、ＬＬＣ回路の回路図である。いずれの回路も１以上のインダクタと１以上のキャパシタとから構成されており、端子Ａ，Ｂの間に矩形状の電圧が入力されたとき、端子Ｃ，Ｄの間に交流電圧を出力する。
　なお、交流電圧の波形は一般に正弦波状となるが、単独の周波数成分のみを有する完全な正弦波が得られるとは限らない。また、交流電圧の基本周波数成分ｆs、及び振幅ＶMも、共振回路に含まれるインダクタのインダクタンス、キャパシタの容量だけでなく、端子Ｃ，Ｄ間に接続される負荷の特性に依存する。特に、負荷としてキャパシタＣ１～Ｃ６を備えた多段倍電圧整流回路が接続される場合、ｆsはそれらの容量にも依存して変わりうる。
　しかしながら、図６ａ～図６ｄに示す共振回路のいずれを用いても、あるいは、少なくとも誘導性素子を備えた、他の如何なる回路を用いても（既に述べたとおり、負荷として接続される多段倍電圧整流回路がキャパシタを備える場合、それらキャパシタを容量性素子として、誘導性素子のみを接続することにより共振回路を構成してもよい。）、誘導性素子と容量性素子との共振現象により交流電圧が得られるのであり（後述の図１０に示すインダクタ電流ｉLrと同様の波形を有する電流が、多段倍電圧整流回路に入力される。）、周波数成分ｆs、振幅ＶMの具体的な値に関わらず、特許文献１の提案する均等化回路を同様の原理で動作させることが可能である。
　なお、図７ａ～図７ｄに示すとおり、端子Ｃ，Ｄの間に導線を設け、これをコアに対して巻回し、更に二次巻線をコアに対して巻回することによりトランスを形成すれば、端子Ｃ，Ｄの間に印加される交流電圧を変圧した上で、二次巻線の両端にある端子Ｅ，Ｆの間に出力することが可能となる。
　特許文献１の提案する均等化回路
　図８は、図４の多段倍電圧整流回路と、図５ａのハーフブリッジ型セルと、図６ａの直列共振回路とを接続することにより構成される、均等化回路の一実施形態を示している。図８の均等化回路中に存在するスイッチは２つのみで、その他は全て受動部品により構成されている。必要となるスイッチは蓄電セルの直列数に関係なく２つであり、各種従来方式の均等化回路と比較して回路構成が飛躍的に簡素化されている。また回路内に存在する磁性素子はインダクタＬｒのみであり、すなわち必要となる磁性素子も蓄電セル（又は蓄電モジュール）の直列接続数に関係なく１つであるため、各種従来方式の均等化回路と比較して回路の小型化を図ることが容易である。
　特許文献１の提案する均等化回路による均等化動作
　以下、特許文献１の提案する均等化回路による蓄電セル（又は蓄電モジュール）電圧の均等化動作を、図９～図２０を用いて詳しく説明する。
　なお、図９～図２０中では共振回路内キャパシタＣｒが描かれていないが、これは、図８中、キャパシタＣｒとキャパシタＣ１～Ｃ６とからなるキャパシタ群を、図９中でキャパシタＣ１～Ｃ６に統合して描いたためである。具体的には、図８中のキャパシタＣｒの容量をＣr、キャパシタＣ１～Ｃ６の容量をＣi（ｉ＝１～６）としたときに、以下の式
　　　１／Ｃ’i＝１／Ｃr＋１／Ｃi　…（１）
により計算される合成容量Ｃ’iをキャパシタＣｉの容量として扱うことにより、キャパシタＣｒの存在を無視して動作を説明することが可能となる。
　また、図９中、符号ＳaはスイッチＱ１とフライホイールダイオードＤａとから構成される双方向スイッチセルＳaを表し、符号ＳbはスイッチＱ１とフライホイールダイオードＤｂとから構成される双方向スイッチセルＳbを表す。符号ｖDSa，ｖDSb、及び符号ｉSa，ｉSbは、これらスイッチセルＳa，Ｓbに印加された電圧、及びこれらを流れる電流を表し、符号ｉLrはインダクタＬｒを流れる電流を表し、符合ｉC1～ｉC6は、キャパシタＣ１～Ｃ６を流れる電流を表し、符号ＶSC1～ＶSC6は、蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６に印加された電圧を表す。
　なお、図９中では蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６に対して定電圧の外部充電器Ｖextが接続されているが、これは、特許文献１の提案する均等化回路が動作するために必須の要素ではない。
　動作開始時点において、蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６にはそれぞれ任意の電圧が印加されているものとする。スイッチＱ１，Ｑ２の両端には、それら蓄電セルに印加された電圧の合計電圧、及び外部充電器Ｖextからの定電圧が印加されている。スイッチＱ１のゲート電圧ｖGSaとして所定の電圧を印加することにより、スイッチＱ１をオンとし、スイッチＱ２のゲート電圧ｖGSbをゼロとしてスイッチＱ２をオフとする状態と、スイッチＱ１のゲート電圧ｖGSaをゼロとしてスイッチＱ１をオフとし、スイッチＱ２のゲート電圧ｖGSbとして所定の電圧を印加することによりスイッチＱ２をオンとする状態と、の間で接続状態を経時的に切り替えることにより、時間に依存する電圧ｖDSbが共振回路へと入力される。蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６の容量がキャパシタＣ１～Ｃ６の容量等に比較して十分大きく、スイッチングの１周期に亘って蓄電セル電圧ＶSC1～ＶSC6がほぼ一定であるとすれば、スイッチＱ１，Ｑ２の両端に印加される電圧もスイッチングの１周期に亘ってほぼ一定であり、共振回路への入力電圧ｖDSbは図１０に示すとおり矩形状の電圧となる。以下、スイッチングの周波数が共振回路の共振周波数よりも高い場合と低い場合とのそれぞれに関して、スイッチングの１周期を４つの期間に分割し、それぞれの期間に対応する動作のモード１～４（図１０中、ｖGSaのグラフ参照。）を説明する。
　スイッチングの周波数が共振周波数よりも高い場合
　便宜上、まずモード２の動作を説明する。モード２の期間中においては、図１０中、ｖGSa，ｖGSbのグラフが示すとおり、スイッチＱ１がオンとされ、スイッチＱ２がオフとされており、インダクタＬｒを含む共振回路に対して、ほぼ一定の正電圧（図９中、ｖDsbを示す矢印の向きに上昇する電圧。図１０中、ｖDSbのグラフ参照。）が出力される。これによりインダクタＬｒに正の電流（図９中、ｉLrを示す矢印の向きに流れる電流。蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６から、オン状態のスイッチＱ１を通ってインダクタＬｒへと流れ込む。）が流れ、さらにこの電流が、キャパシタＣ１～Ｃ６、ダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１２、及び蓄電セル（又は蓄電モジュール）ＳＣ２～ＳＣ６を通って図１１に示すとおりの経路を流れる。なお、インダクタＬｒとキャパシタＣ１～Ｃ６の共振現象により、インダクタＬｒを流れる電流ｉLrは正弦波状に変化する（図１０中、ｉLrのグラフ参照。）。この電流ｉLrは、図１１から明らかなとおり、スイッチセルＳaを流れる電流ｉSaに等しい（図１０中、ｉSaのグラフ参照。）。なお、図１１に示されるとおり、オフ状態のスイッチＱ２に電流は流れず、すなわちスイッチセルＳbを流れる電流ｉSbはゼロである（図１０中、ｉSbのグラフ参照。）。また、同じく図１１に示されるとおり、インダンクタＬｒを流れる電流ｉLrはダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１２を通るよう分流されるため、偶数番号のダイオードを流れる電流ｉD2iは定性的にｉLrと同様の波形を示し、さらに奇数番号のダイオードに流れる電流ｉD(2i-1)はゼロである（図１０中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
　多段倍電圧整流回路に対する入力電圧ｖvmは、スイッチセルＳbの電圧ＶDsbとインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。ｖvmの最大値をＶVM-Eとし、各々のダイオードによる降下電圧をＶDとすれば、スイッチＱ２（図５ａ中、端子Ｂ，Ａ）、インダクタＬｒ、キャパシタＣ１、ダイオードＤ２、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ２、ダイオードＤ４、及び蓄電セル（又は蓄電モジュール）ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ３、ダイオードＤ６、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ４、ダイオードＤ８、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ５、ダイオードＤ１０、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１２、及び蓄電セル（又は蓄電モジュール）ＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１～Ｃ６の電圧ＶC1E～ＶC6Eを、以下の（２）式で表すことができる。
Figure JPOXMLDOC01-appb-I000001
　スイッチＱ１をオフとすることにより、モード２においてスイッチＱ１を流れていた電流がフライホイールダイオードＤｂへと転流し、動作はモード３へと移行する。このとき、共振回路に入力される電圧ＶDsbはゼロとなるが（図１０中、ＶDSbのグラフ参照。）、共振現象により、インダクタＬｒを流れる電流ｉLrは引き続き正弦波状に変化する（図１０中、ｉLrのグラフ参照。）。共振周波数よりも高い周波数でスイッチングを行っているため、モード３への移行時において、インダクタＬｒを流れる電流ｉLrは依然として正である。インダクタＬｒが誘導性素子であるため、電流ｉLrはモード３への移行時において連続である一方、モード２においてｉLrと等しかった電流ｉSaは、モード３への移行と同時にゼロとなる（図１０中、ｉSaのグラフ参照。）。これに対応して、モード２においてゼロであった電流ｉSbが、モード３への移行と同時にｉLrと等しい大きさを有することとなる（図９に示すとおり電流ｉSbの極性を定義しているため、電流ｉSbと電流ｉLrの正負は逆となる。図１０中、電流ｉSb，ｉLrのグラフ参照。）。
　モード３の期間中において流れる電流の経路を図１２に示す。インダクタＬｒの電流ｉLrはダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１２を通るよう分流されるため、偶数番号のダイオードを流れる電流ｉD2iは定性的にｉLrと同様の波形を示し、さらに奇数番号のダイオードに流れる電流ｉD(2i-1)はゼロである（図１０中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
　モード３の期間中に、スイッチＱ２がオンとされる。インダクタＬｒの電流ｉLrが負に切り替わるタイミングで、動作はモード４へと移行する。
　モード４の期間中においては、モード３の期間中と同様に、共振回路に入力される電圧ＶDsbはゼロであるが（図１０中、ＶDSbのグラフ参照。）、共振現象により、インダクタＬｒを流れる電流ｉLrは引き続き正弦波状に変化する（図１０中、ｉLrのグラフ参照。）。電流ｉLrは負であり、さらにこの電流が、スイッチＱ２、蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ５、ダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１、及びキャパシタＣ１～Ｃ６を通って図１３に示すとおりの経路を流れる。電流ｉLrは、図１３から明らかなとおり、スイッチセルＳbを流れる電流ｉSbと大きさが等しく、極性が逆である（図１０中、ｉSbのグラフ参照。）。なお、図１３に示されるとおり、オフ状態のスイッチＱ１に電流は流れず、すなわちスイッチセルＳaを流れる電流ｉSaはゼロである（図１０中、ｉSaのグラフ参照。）。また、同じく図１３に示されるとおり、この電流ｉLrはダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１を通るよう分流されるため、奇数番号のダイオードを流れる電流ｉD(2i-1)は定性的にｉLrと同様の波形を示し、さらに偶数番号のダイオードに流れる電流ｉD2iはゼロである（図１０中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
　多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、スイッチＱ２（図５ａ中、端子Ｂ，Ａ）、インダクタＬｒ、キャパシタＣ１、ダイオードＤ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ２、ダイオードＤ３、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ３、ダイオードＤ５、及び蓄電セル（又は蓄電モジュール）ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ４、ダイオードＤ７、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ５、ダイオードＤ９、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１１、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１～Ｃ６の電圧ＶC1O～ＶC6Oを、以下の（３）式で表すことができる。
Figure JPOXMLDOC01-appb-I000002
　スイッチＱ２をオフとすることにより、モード４においてスイッチＱ２を流れていた電流がフライホイールダイオードＤａへと転流し、動作はモード１へと移行する。このとき、インダクタＬｒを含む共振回路に対して、ほぼ一定の正電圧ｖDSbが出力される（図１０中、ｖDSbのグラフ参照。）。共振周波数よりも高い周波数でスイッチングを行っているため、モード１への移行時においてインダクタＬｒを流れる電流ｉLrは負であるが、上記正電圧ｖDSb、及び共振現象により経時的に上昇する。インダクタＬｒが誘導性素子であるため、電流ｉLrはモード１への移行時において連続である一方、モード４においてｉLrと等しかった電流ｉSbは、モード１への移行と同時にゼロとなる（図１０中、ｉSbのグラフ参照。）。これに対応して、モード４においてゼロであった電流ｉSaが、モード１への移行と同時にｉLrと等しくなる（図１０中、電流ｉSa，ｉLrのグラフ参照。）。
　モード１の期間中において流れる電流の経路を図１４に示す。インダクタＬｒの電流ｉLrはダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１を通るよう分流されるため、奇数番号のダイオードを流れる電流ｉD(2i-1)は定性的にｉLrと同様の波形を示し、さらに奇数番号のダイオードに流れる電流ｉD2iはゼロである（図１０中、ｉD(2i-1)及びｉD2iのグラフ参照。）。
　モード１の期間中に、スイッチＱ１がオンとされる。インダクタＬｒの電流ｉLrが正に切り替わるタイミングで、動作はモード２へと移行する。
　上記（２）式、及び（３）式を用いれば、スイッチングの１周期の間にキャパシタＣ１～Ｃ６において生じる電圧変動ΔＶC1＝ＶC1E－ＶC1O～ΔＶC6＝ＶC6E－ＶC6Oを、以下の（４）式により表すことができる。
Figure JPOXMLDOC01-appb-I000003
　一般に、任意の時間ｔの間にキャパシタを介して運ばれる電荷量ならびにその際における電荷移動の等価抵抗Ｒeqを、以下の（５）式で表すことができる。
Figure JPOXMLDOC01-appb-I000004
ただし、Ｑは電荷量、Ｉは時間ｔに亘って流れる平均電流、Ｃはキャパシタの容量、Ｖは時間ｔの間にキャパシタに生じる電圧変動である。ここにおいて時間ｔがスイッチングの１周期に等しいとすれば、その逆数１／ｔはスイッチングの周波数ｆである。
　（５）式中のＩとして、キャパシタＣ１～Ｃ６を経由して流れる、スイッチングの１周期における平均電流ＩC1～ＩC6を用い、Ｖとしてスイッチングの１周期におけるキャパシタＣ１～Ｃ６の電圧変動ΔＶC1～ΔＶC6を用いれば、各キャパシタを介した電荷移動の等価抵抗Ｒeq1～Ｒeq6を、以下の（６）式で表すことができる。
Figure JPOXMLDOC01-appb-I000005
　式（６）とオームの法則から、図９に示す均等化回路の、スイッチングの１周期に亘って平均化された動作を説明するための回路として、図１５に示すとおりの直流等価回路が得られる。この直流等価回路において、蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６は２つのダイオードと１つの等価抵抗を介してＶVM-E－ＶVM-Oの電圧値を持つ電圧源に接続されている。よって、蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６の電圧は、いずれも（ＶVM-E－ＶVM-O）－２ＶDで表される電圧へ向かって調整されることになるため、蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６の電圧は均等化される方向に向かう。
　スイッチングの周波数が共振周波数よりも低い場合
　次に、スイッチングの周波数が共振周波数よりも低い場合の、図９に示す均等化回路の動作を説明する。
　便宜上、まずモード２の動作を説明する。モード２の期間中においては、図１６中、ｖGSa，ｖGSbのグラフが示すとおり、スイッチＱ１がオンとされ、スイッチＱ２がオフとされており、インダクタＬｒを含む共振回路に対して、ほぼ一定の正電圧（図１６中、ｖDSbのグラフ参照。）が出力される。これによりインダクタＬｒに正の電流（蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６から、オン状態のスイッチＱ１を通ってインダクタＬｒへと流れ込む。）が流れ、さらにこの電流が、キャパシタＣ１～Ｃ６、ダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１２、及び蓄電セル（又は蓄電モジュール）ＳＣ２～ＳＣ６を通って図１７に示すとおりの経路を流れる。なお、インダクタＬｒとキャパシタＣ１～Ｃ６の共振現象により、インダクタＬｒを流れる電流ｉLrは正弦波状に変化する（図１６中、ｉLrのグラフ参照。）。この電流ｉLrは、図１７から明らかなとおり、スイッチセルＳaを流れる電流ｉSaに等しい（図１６中、ｉSaのグラフ参照。）。なお、図１７に示されるとおり、オフ状態のスイッチQ２に電流は流れず、すなわちスイッチセルＳbを流れる電流ｉSbはゼロである（図１６中、ｉSbのグラフ参照。）。また、同じく図１７に示されるとおり、この電流ｉLrはダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１２を通るよう分流されるため、偶数番号のダイオードを流れる電流ｉD2iは定性的にｉLrと同様の波形を示し、さらに奇数番号のダイオードに流れる電流ｉD(2i-1)はゼロである（図１６中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
　多段倍電圧整流回路に対する入力電圧ｖvmは、スイッチセルＳbの電圧ＶDsbとインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。ｖvmの最大値をＶVM-Eとし、各々のダイオードによる降下電圧をＶDとすれば、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１～Ｃ６の電圧ＶC1E～ＶC6Eを、スイッチングの周波数が共振周波数よりも高い場合と同様にキルヒホッフの第二法則を適用することにより上記（２）式で表すことができる。
　スイッチングの周波数よりも共振周波数が高いため、スイッチＱ１をオフとする前に電流ｉLrが負となる（図１６中、ｉLrのグラフ参照。）。これと同時に動作はモード３へと移行する。モード３において流れる電流の経路を図１８に示す。モード３への移行時において電流ｉLrは連続であるが、モード２とは異なり、この電流ｉLrはダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１を通るよう分流されるため、奇数番号のダイオードを流れる電流ｉD(2i-1)は定性的にｉLrと同様の波形を示し、さらに偶数番号のダイオードに流れる電流ｉD2iはゼロである（図１６中、ｉD(2i-1)及びｉD2iのグラフ参照。）。
　モード３の期間中に、スイッチＱ１がオフとされる。このとき、スイッチＱ１を流れていた電流はフライホイールダイオードＤａへと転流する。スイッチQ２をオンとすることにより、動作はモード４へと移行する。
　モード４の期間中においては、共振回路に入力される電圧ＶDsbはゼロであるが（図１６中、ＶDSbのグラフ参照。）、共振現象により、インダクタＬｒを流れる電流ｉLrは引き続き正弦波状に変化する（図１６中、ｉLrのグラフ参照。）。電流ｉLrは負であり、さらにこの電流が、スイッチＱ２、蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ５、ダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１、及びキャパシタＣ１～Ｃ６を通って図１９に示すとおりの経路を流れる。電流ｉLrは、図１９から明らかなとおり、スイッチセルＳbを流れる電流ｉSbと大きさが等しく、極性が逆である（図１６中、ｉSbのグラフ参照。）。なお、図１９に示されるとおり、オフ状態のスイッチＱ１に電流は流れず、すなわちスイッチセルＳaを流れる電流ｉSaはゼロである（図１６中、ｉSaのグラフ参照。）。また、同じく図１９に示されるとおり、この電流ｉLrはダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１を通るよう分流されるため、奇数番号のダイオードを流れる電流ｉD(2i-1)は定性的にｉLrと同様の波形を示し、さらに偶数番号のダイオードに流れる電流ｉD2iはゼロである（図１６中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
　多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１～Ｃ６の電圧ＶC1O～ＶC6Oを、スイッチングの周波数が共振周波数よりも高い場合と同様にキルヒホッフの第二法則を適用することにより上記（３）式で表すことができる。
　スイッチングの周波数よりも共振周波数が高いため、スイッチＱ２をオフとする前に電流ｉLrが正となる（図１６中、ｉLrのグラフ参照。）。これと同時に動作はモード１へと移行する。モード１において流れる電流の経路を図２０に示す。モード１への移行時において電流ｉLrは連続であるが、モード４とは異なり、この電流ｉLrはダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１０，Ｄ１２を通るよう分流されるため、偶数番号のダイオードを流れる電流ｉD2iは定性的にｉLrと同様の波形を示し、さらに奇数番号のダイオードに流れる電流ｉD(2i-1)はゼロである（図１６中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
　モード１の期間中に、スイッチＱ２がオフとされる。このとき、スイッチＱ２を流れていた電流はフライホイールダイオードＤｂへと転流する。スイッチＱ１をオンとすることにより、動作はモード２へと移行する。
　上述のとおり、スイッチングの周波数が共振周波数よりも低い場合においても（２）式と（３）式とが成り立つのであり、これらの式を用いれば、スイッチングの１周期の間にキャパシタＣ１～Ｃ６において生じる電圧変動を上記（４）式で表すことができる。したがって、スイッチングの周波数が共振周波数よりも低い場合においても、図９に示す均等化回路の、スイッチングの１周期に亘って平均化された動作を説明するための回路として、図１５に示すとおりの直流等価回路が得られる。蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６の電圧は、いずれも（ＶVM-E－ＶVM-O）－２ＶDで表される電圧へ向かって調整されることになるため、蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６の電圧は均等化される方向に向かう。
　既に述べたとおり、特許文献１の提案する均等化回路において、入力回路は、定電圧が入力されたときに矩形状の電圧を出力する任意の回路であってよい。一例として、図５ｂに示すフルブリッジ型セルを入力回路として用いたときの均等化回路の構成を、図２１に示す（キャパシタＣｒはキャパシタＣ１～Ｃ６に統合されている。）。なお、図２１においては、図７ａに示されるようなトランスを用いて、フルブリッジ回路と多段倍電圧整流回路との電圧レベルを独立させている。このような構成をとれば、二次巻線側のグラウンドとＳＣ１～ＳＣ６のグラウンドとの接続を確保しつつ、スイッチＱ３がオンとなったときに蓄電セルＳＣ１～ＳＣ６がショートすることを回避できる。この均等化回路を用いて、スイッチＱ１及びＱ４をオンとする状態と、スイッチＱ２及びＱ３をオンとする状態と、の間で接続状態を経時的に切り替えたとき、共振回路に対してはピーク電圧Ｖin、ボトム電圧－Ｖinの矩形状の電圧が出力される。インダクタＬｒとキャパシタＣ１～Ｃ６の共振現象により、インダクタＬｒを流れる電流ｉLrは、図１０に示すｉLrのグラフと同様の交流電流となる。
　共振周波数よりも高い周波数で上記接続状態の切り替えを行ったとき、モード２，３，４，及び１の期間中において多段倍電圧整流回路内を流れる電流の経路は、それぞれ図１１，図１２，図１３，図１４に示されるものと同一である。多段倍電圧整流回路に対する入力電圧ｖvmは、端子Ａ，Ｂ間の電圧とインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。図９の均等化回路と同様に、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ２、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ４、及び蓄電セル（又は蓄電モジュール）ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ６、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ８、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ１０、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１２、及び蓄電セル（又は蓄電モジュール）ＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１～Ｃ６の電圧ＶC1E～ＶC6Eを、上記（２）式で表すことができる。同じく、図９の均等化回路と同様に、多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ３、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ５、及び蓄電セル（又は蓄電モジュール）ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ７、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ９、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１１、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１～Ｃ６の電圧ＶC1O～ＶC6Oを、上記（３）式で表すことができる。したがって、図２１に示す均等化回路の動作も図１５の直列等価回路によって説明することができるのであり、蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６の電圧は均等化される方向に向かう。
　共振周波数よりも低い周波数で上記接続状態の切り替えを行ったときも、モード２，３，４，及び１の期間中において多段倍電圧整流回路内を流れる電流の経路は、それぞれ図１７、図１８、図１９、及び図２０に示されるものと同一である。多段倍電圧整流回路に対する入力電圧ｖvmは、端子Ａ，Ｂ間の電圧とインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。図９の均等化回路と同様に、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ２、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ４、及び蓄電セル（又は蓄電モジュール）ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ６、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ８、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ１０、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１２、及び蓄電セル（又は蓄電モジュール）ＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１～Ｃ６の電圧ＶC1E～ＶC6Eを、上記（２）式で表すことができる。同じく、図９の均等化回路と同様に、多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ３、及び蓄電セルＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ５、及び蓄電セルＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ７、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ９、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１１、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１～Ｃ６の電圧ＶC1O～ＶC6Oを、上記（３）式で表すことができる。したがって、図２１に示す均等化回路の動作も図１５の直列等価回路によって説明することができるのであり、蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６の電圧は均等化される方向に向かう。入力回路としてその他の回路を用いたときも同様である。
　また、既に述べたとおり、特許文献１の提案する均等化回路において、共振回路は、図６ａに限らず、１以上の誘導性素子を備えた任意の回路であってよい。一例として、図６ｂに示す並列共振回路を共振回路として用いたときの均等化回路の構成を、図２２に示す。この均等化回路を用いて、スイッチＱ１をオンとする状態と、スイッチＱ２をオンとする状態と、の間で接続状態を経時的に切り替えたとき、共振回路に対してはピーク電圧Ｖin、ボトム電圧ゼロの矩形状の電圧が出力される。インダクタＬｒ、共振回路内キャパシタＣｒ、及びキャパシタＣ１～Ｃ６の共振現象により、インダクタＬｒを流れる電流ｉLrは、図１０に示すｉLrのグラフと同様の交流電流となる。
　共振周波数よりも高い周波数で上記接続状態の切り替えを行ったとき、モード２，３，４，及び１の期間中において回路内を流れる電流の経路は、それぞれ図１１，図１２，図１３，図１４に示されるものと同一である（但し、各モードにおいてキャパシタＣｒにも電流は流れるのであり、またこの電流の向きは、キャパシタＣｒの容量に依存して同一モード中でも随時変化する。）。多段倍電圧整流回路に対する入力電圧ｖvmは、端子Ａ，Ｂ間の電圧とインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。図９の均等化回路と同様に、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ２、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ４、及び蓄電セルＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ６、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ８、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ１０、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１２、及び蓄電セル（又は蓄電モジュール）ＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１～Ｃ６の電圧ＶC1E～ＶC6Eを、上記（２）式で表すことができる。同じく、図９の均等化回路と同様に、多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ３、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ５、及び蓄電セル（又は蓄電モジュール）ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ７、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ９、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１１、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１～Ｃ６の電圧ＶC1O～ＶC6Oを、上記（３）式で表すことができる。したがって、図２２に示す均等化回路の動作も図１５の直列等価回路によって説明することができるのであり、蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６の電圧は均等化される方向に向かう。
　共振周波数よりも低い周波数で上記接続状態の切り替えを行ったときも、モード２，３，４，及び１の期間中において回路内を流れる電流の経路は、それぞれ図１７、図１８、図１９、及び図２０に示されるものと同一である（但し、各モードにおいてキャパシタＣｒにも電流は流れるのであり、またこの電流の向きは、キャパシタＣｒの容量に依存して同一モード中でも随時変化する。）。多段倍電圧整流回路に対する入力電圧ｖvmは、端子Ａ，Ｂ間の電圧とインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。図９の均等化回路と同様に、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ２、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ４、及び蓄電セル（又は蓄電モジュール）ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ６、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ８、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ１０、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１２、及び蓄電セル（又は蓄電モジュール）ＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１～Ｃ６の電圧ＶC1E～ＶC6Eを、上記（２）式で表すことができる。同じく、図９の均等化回路と同様に、多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ３、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ５、及び蓄電セル（又は蓄電モジュール）ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ７、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ９、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１１、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１～Ｃ６の電圧ＶC1O～ＶC6Oを、上記（３）式で表すことができる。したがって、図２２に示す均等化回路の動作も図１５の直列等価回路によって説明することができるのであり、蓄電セルＳＣ１～ＳＣ６の電圧は均等化される方向に向かう。共振回路としてその他の回路を用いたときも同様である。
　また、特許文献１の提案する均等化回路において、共振回路にトランスを設けるならば、共振回路と多段倍電圧整流回路との接続点Ｆは、ダイオードＤ１～Ｄ１２の各々の両端のうち、任意の位置にとることができる。一例として、接続点ＤをダイオードＤ２とＤ３との中間点にとったときの均等化回路の構成を、図２３に示す。このような構成においても、スイッチＱ１をオンとする状態と、スイッチＱ２をオンとする状態と、の間で接続状態を経時的に切り替えたとき、共振回路に対してはピーク電圧Ｖin、ボトム電圧ゼロの矩形状の電圧が出力される。インダクタＬｒ、共振回路内キャパシタＣｒ、及びキャパシタＣ１～Ｃ６の共振現象により、インダクタＬｒを流れる電流ｉLrは、図１０に示すｉLrのグラフと同様の交流電流となる。
　図２３に示す均等化回路を、共振周波数よりも高いスイッチング周波数で動作させたときのモード２，３，４，１における電流の経路を、それぞれ図２４、図２５、図２６、図２７に示す。図９の均等化回路等と同様に、モード２に対応する図２４の回路にキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１～Ｃ６の電圧ＶC1E～ＶC6Eを、以下の（２）’式で表すことができ、モード４に対応する図２６の回路にキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１～Ｃ６の電圧ＶC1O～ＶC6Oを、以下の（３）’式で、それぞれ表すことができる。
Figure JPOXMLDOC01-appb-I000006
　　　（２）’
Figure JPOXMLDOC01-appb-I000007
　　　（３）’
　上記（２）’式、（３）’式から、図９の均等化回路と同様に（４）式が得られる。したがって、図２３に示す均等化回路を共振周波数よりも高いスイッチング周波数で動作さ
せたときにも、蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６の電圧は均等化される方向に向かう。
　さらに、図２３に示す均等化回路を、共振周波数よりも低いスイッチング周波数で動作させたときのモード２，３，４，１における電流の経路を、それぞれ図２８、図２９、図３０、図３１に示す。図９の均等化回路等と同様に、モード２に対応する図２８の回路にキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１～Ｃ６の電圧ＶC1E～ＶC6Eを、上記（２）’式で表すことができ、モード４に対応する図３０の回路にキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１～Ｃ６の電圧ＶC1O～ＶC6Oを、上記（３）’式で、それぞれ表すことができる。
　上記（２）’式、（３）’式から、図９の均等化回路と同様に（４）式が得られる。したがって、図２３に示す均等化回路を共振周波数よりも低いスイッチング周波数で動作さ
せたときにも、蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６の電圧は均等化される方向に向かう。接続点Ｄを他の位置にとった場合も、同様に（４）式が得られ、蓄電セル（又は蓄電モジュール）ＳＣ１～ＳＣ６の電圧は均等化される方向に向かうことが示される。
　電圧均等化回路システム
　以上のとおり先願発明により開示される回路要素の構成、動作を踏まえて、本発明の電圧均等化回路システムの概念を説明する。
　図３２は、４直列構成の蓄電セルからなる蓄電モジュールを３つ直列接続してなる蓄電システムに対し、本発明に係る電圧均等化回路システムの一例として、図示するとおり蓄電モジュール電圧均等化回路と蓄電セル電圧均等化回路とからなるモジュラー式均等化回路を設けたときの概念図である。
　典型的な態様において、図３２中の蓄電モジュール電圧均等化回路はスイッチングコンバータの一種であり、蓄電モジュール電圧均等化回路内のスイッチングノードでは、その動作に伴い副次的に矩形波状電圧が発生している。本発明の教示するモジュラー式均等化回路においては、蓄電モジュール電圧均等化回路内で副次的に発生する、この矩形波状電圧を利用して蓄電セル電圧均等化回路を動作させることにより、蓄電セル電圧均等化回路を完全にスイッチレス化することが可能となる。すなわち、蓄電セル電圧均等化回路を構成するにあたって、特許文献１の均等化回路に含まれていた入力回路を設ける必要がない。蓄電セル電圧均等化回路には、図３に示した回路中の直列共振型倍電圧整流回路を初めとして、特許文献１の記載に基づいてこれまでに説明した均等化回路を構成する多段倍電圧整流回路と共振回路とからなる、様々なタイプの共振型倍電圧整流回路を用いることができる。一方、蓄電モジュール電圧均等化回路には、スイッチ切り替えにより動作する様々な均等化回路方式を採用することができる。
　電圧均等化回路システムの具体例として、スイッチトキャパシタにより蓄電モジュール電圧均等化回路を構成し、蓄電セル電圧均等化回路には図３の直列共振型倍電圧整流回路を用いた場合のシステム構成を図３３に示す。
　キャパシタＣｍとスイッチＱＬ１，ＱＨ１，ＱＬ２，ＱＨ２を含んでなるスイッチトキャパシタとして、蓄電モジュール電圧均等化回路が構成される。また、キャパシタＣｒ１，インダクタＬｒ１を含んでなる共振回路と、キャパシタＣ１－１～Ｃ１－４，ダイオードＤ１－１～Ｄ１－８，及び必須ではないが出力側キャパシタＣｏ１－１～Ｃｏ１～４を含んでなる直列共振型倍電圧整流回路として、第１の蓄電セル電圧均等化回路が構成され、キャパシタＣｒ２，インダクタＬｒ２を含んでなる共振回路と、キャパシタＣ２－１～Ｃ２－４，ダイオードＤ２－１～Ｄ２－８，及び必須ではないが出力側キャパシタＣｏ２－１～Ｃｏ２～４を含んでなる直列共振型倍電圧整流回路として、第２の蓄電セル電圧均等化回路が構成される。なお、図３３中のＲｂｉａｓ１，Ｒｂｉａｓ２はバイアス抵抗であり、それぞれキャパシタＣｒ１やＣ１－１～Ｃ１－４、及びキャパシタＣｒ２やＣ２－１～Ｃ２－４の電圧を安定化させるために任意で設けられる。
　動作においては、図３３に示すとおり第１及び第２の蓄電セル電圧均等化回路を、蓄電セルＢ１－１～Ｂ１－４からなる第１の蓄電モジュール、及び蓄電セルＢ２－１～Ｂ２－４からなる第２の蓄電モジュールにそれぞれ接続した上で、スイッチトキャパシタにおいてスイッチＱＬ１，ＱＬ２のみがオンとなった状態とスイッチＱＨ１，ＱＨ２のみがオンになった状態とを、各状態の時比率（スイッチングの一周期に対する、各状態の実現する時間の割合）を等しくして交互に切り替える。ただし、上記時比率は等しくなくても動作可能である（スイッチトキャパシタを用いた蓄電モジュール電圧均等化回路の均等化性能の観点では等しい時比率が望ましい）。また、蓄電モジュール電圧均等化回路の実用上、必要に応じてスイッチングにはデッドタイムを適宜設ける。これにより、第１の蓄電モジュールと第２の蓄電モジュールとがキャパシタＣｍを介して並列接続されて相互充放電することで、両蓄電モジュールの電圧ばらつきが解消される方向に向かう（なお、「蓄電モジュールの電圧」とは蓄電モジュール両端間の電圧である。「蓄電セルの電圧」等についても同様。他の実施例においても同様。）。
　さらに、このような動作においては、スイッチＱＬ１，ＱＬ２にそれぞれ矩形波状電圧が発生する。具体的に、まずスイッチＱＬ１，ＱＬ２がオンのタイミングにおいては、スイッチＱＬ１，ＱＬ２の両端に印加される電圧はそれぞれゼロであるが（説明の簡略化のため、ダイオードの順方向降下電圧はゼロとする。以下同様。）、ＱＨ１，ＱＨ２がオンのタイミングにおいては、スイッチＱＬ１の両端に印加される電圧は「蓄電セルＢ１－１～Ｂ１－４に印加される電圧の合計電圧（第１の蓄電モジュールの電圧）」であり、スイッチＱＬ２の両端に印加される電圧は「蓄電セルＢ２－１～Ｂ２－４に印加される電圧の合計電圧（第２の蓄電モジュールの電圧）」である。これら矩形波状電圧が、直列共振型倍電圧整流回路としてそれぞれ構成される、第１，第２の蓄電セル電圧均等化回路にそれぞれ入力される。
　特許文献１に基づいて説明したとおり、直列共振型倍電圧整流回路に矩形波状電圧が入力されるとき、矩形波状電圧は共振回路によって交流電圧へと変換され、多段倍電圧整流回路が交流電圧によって動作することにより、当該多段倍電圧整流回路に接続された蓄電セルの電圧が均等化される。すなわち、第１の蓄電セル電圧整流回路においては、スイッチＱＬ１，ＱＨ１間のスイッチングノードから入力される矩形波状電圧が、キャパシタＣｒ１，インダクタＬｒ１を含む共振回路により交流電圧へと変換され、この交流電圧が、キャパシタＣ１－１～Ｃ１－４，ダイオードＤ１－１～Ｄ１－８，出力側キャパシタＣｏ１－１～Ｃｏ１－４を含む多段倍電圧整流回路へと入力され、多段倍電圧整流回路の動作により蓄電セルＢ１－１～Ｂ１－４の電圧が均等化される（出力側キャパシタＣｏ１－１～Ｃｏ１－４の電圧が均等化され、これらにそれぞれ並列接続された蓄電セルＢ１－１～Ｂ１－４の電圧が均等化される。出力側キャパシタＣｏ１－１～Ｃｏ１－４を用いない場合は、蓄電セルＢ１－１～Ｂ１－４の電圧が直接均等化される。）。第２の蓄電セル電圧整流回路においては、スイッチＱＬ２，ＱＨ２間のスイッチングノードから入力される矩形波状電圧が、キャパシタＣｒ２，インダクタＬｒ２を含む共振回路により交流電圧へと変換され、この交流電圧が、キャパシタＣ２－１～Ｃ２－４，ダイオードＤ２－１～Ｄ２－８，出力側キャパシタＣｏ２－１～Ｃｏ２－４を含む多段倍電圧整流回路へと入力され、多段倍電圧整流回路の動作により蓄電セルＢ２－１～Ｂ２－４の電圧が均等化される（出力側キャパシタＣｏ２－１～Ｃｏ２－４の電圧が均等化され、これらにそれぞれ並列接続された蓄電セルＢ２－１～Ｂ２－４の電圧が均等化される。出力側キャパシタＣｏ２－１～Ｃｏ２－４を用いない場合は、蓄電セルＢ２－１～Ｂ２－４の電圧が直接均等化される。）。
　以上のとおり、蓄電モジュール電圧均等化回路による蓄電モジュール電圧の均等化と、第１，第２の蓄電セル電圧均等化回路による各蓄電モジュール内での蓄電セル電圧の均等化とが並行して進むことにより、蓄電システムに含まれる各蓄電セルの電圧を均等化することができる。
　図３４に、蓄電モジュール電圧均等化回路（スイッチトキャパシタ）と蓄電セル電圧均等化回路（直列共振型倍電圧整流回路）とが統合されておらず、それぞれの回路が別個にスイッチを備える、従来の電圧均等化回路システムを示す。従来のシステムにおいては、スイッチトキャパシタに含まれるスイッチＱＬ１，ＱＨ１，ＱＬ２，ＱＨ２と、それぞれの直列共振型倍電圧整流回路に接続されたスイッチＱ１－１，Ｑ１－２とＱ２－１，Ｑ２－２とを別個に制御することで、蓄電モジュール電圧の均等化と蓄電セル電圧の均等化とを別個に行っていた。図３４の従来例と比較して、図３３の均等化回路システムにおいてはスイッチが８個から４個へと削減されている。
　本発明の均等化回路システムによって電圧均等化が行われる蓄電モジュール、蓄電セルの直列数は任意である。図３５に、蓄電モジュールの直列数が３である場合のシステム回路図を示す。図面の簡素化のため、蓄電セル電圧均等化回路に関しては第１の蓄電モジュールに対して設けられる回路のみ図示しており、その他の蓄電モジュールに対して設けられる蓄電セル電圧均等化回路はブロック図で表している。
　図３３においては、蓄電モジュール電圧均等化回路にスイッチトキャパシタを用いた回路構成を示したが、その他の均等化回路方式を蓄電モジュール電圧均等化回路に用いることも可能である。一例として、図３６に、蓄電モジュール電圧均等化回路と蓄電セル電圧均等化回路の両方に直列共振型倍電圧整流回路を用いたモジュラー式電圧均等化回路システムを示す。
　キャパシタＣｒｍ，インダクタＬｒ―ｍを含んでなる共振回路と、キャパシタＣｍ１～Ｃｍ３，ダイオードＤｍ１～Ｄｍ６とを含んでなる直列共振型倍電圧整流回路を、スイッチＱＬ，ＱＨの各々にフライホイールダイオードを並列接続してなる入力回路と接続することで蓄電モジュール電圧均等化回路が構成される。Ｒｂｉａｓ－ｍはバイアス抵抗であり、キャパシタＣｒｍやＣｍ１～Ｃｍ３の電圧を安定化させるために任意で設けられる。３つの蓄電セル電圧均等化回路も、図３３に示したものと同様に直列共振型倍電圧整流回路として構成される。
　動作においては、蓄電モジュール電圧均等化回路の入力回路においてスイッチＱＬのみがオンの状態とスイッチＱＨのみがオンの状態とを交互に等しい時比率（スイッチングの一周期に対する、各状態の実現する時間の割合）で切り替えることにより矩形波状電圧を出力し、この矩形波状電圧をキャパシタＣｒｍ，インダクタＬｒ―ｍを含んでなる共振回路で交流電圧へと変換し、この交流電圧が、キャパシタＣｍ１～Ｃｍ３，ダイオードＤｍ１～Ｄｍ６を含む多段倍電圧整流回路へと入力され、多段倍電圧整流回路の動作により第１～第３の蓄電モジュール（図３６中、モジュール１～３）の電圧が均等化される。ただし、実施例１と同様に上記時比率は等しくなくても動作可能であるし、必要に応じてスイッチングにはデッドタイムを適宜設ける。
　ここで、上記入力回路におけるスイッチ切り替えに伴い、ダイオードＤｍ１とＤｍ２間、Ｄｍ３とＤｍ４間、及びＤｍ５とＤｍ６間にはそれぞれ矩形波状の電圧が発生する。具体的には、特許文献１に基づいて既に説明したとおり、キャパシタＣｍ１～Ｃｍ３，ダイオードＤｍ１～Ｄｍ６を含んでなる多段倍電圧整流回路においては奇数番号ダイオードＤｍ１，Ｄｍ３，Ｄｍ５が導通した状態と、偶数番号ダイオードＤｍ２，Ｄｍ４，Ｄｍ６が導通した状態とが交互に実現されるが（図１１～図１４，図１７～図２０等）、奇数番号ダイオードが導通しているとき、それらのダイオードＤｍ１，Ｄｍ３，Ｄｍ５両端に印加される電圧はゼロであり（説明の簡略化のため、ダイオードの順方向降下電圧はゼロとする。以下同様。）、偶数番号ダイオードＤｍ２，Ｄｍ４，Ｄｍ６両端に印加される電圧は、それぞれ第１の蓄電モジュールの電圧、第２の蓄電モジュールの電圧、第３の蓄電モジュールの電圧に等しくなり、一方で偶数番号ダイオードが導通しているとき、それらのダイオードＤｍ２，Ｄｍ４，Ｄｍ６両端に印加される電圧はゼロであり、奇数番号ダイオードＤｍ１，Ｄｍ３，Ｄｍ５両端に印加される電圧は、それぞれ第１の蓄電モジュールの電圧、第２の蓄電モジュールの電圧、第３の蓄電モジュールの電圧に等しくなる。したがって、図３３に示す電圧均等化回路システムの動作と同様に、各々の蓄電セル電圧均等化回路に対しては矩形波状電圧が入力される。
　３つの蓄電セル均等化回路は、図３３と同様に直列共振型倍電圧整流回路により構成されているため、既に特許文献１や実施例１で説明したとおり、これら直列共振型倍電圧整流回路が矩形波状電圧を入力電圧として動作することにより、各蓄電モジュール内で蓄電セル電圧が均等化される。図３６の構成においても蓄電セル電圧均等化回路はスイッチレスで動作可能であり、モジュラー均等化回路として構成される電圧均等化回路システム全体として必要となるスイッチ数は２つ（蓄電モジュール電圧均等化回路内のスイッチＱＬ，ＱＨ）である。
　蓄電モジュール電圧均等化回路の他の例として、スイッチＱ１，Ｑ２とインダクタＬを含んでなるスイッチ式昇降圧コンバータを用いた電圧均等化回路システムの構成を図３７に示す。蓄電セル電圧均等化回路の構成は、図３３等と同様である。
　図３７の電圧均等化回路システムにおいては、スイッチＱ１，Ｑ２のうちＱ１のみがオンの状態と、Ｑ２のみがオンの状態とを交互に切り替えることにより第１，第２の蓄電モジュール（図３７中、モジュール１，２）の電圧が均等化される。具体的には、スイッチＱ１の時比率（スイッチングの一周期に対する、スイッチＱ１のみがオンの状態の実現する時間の割合）をＤとしたとき（０＜Ｄ＜１）、第１，第２の蓄電モジュールの電圧をＶM1，ＶM2とすれば、定常状態でのインダクタＬにおける磁束のバランスから、以下の式
　ＤＶM1＝（１－Ｄ）ＶM2…（７）
が成り立つのであり、時比率を５０％（Ｄ＝０．５）とすることにより、ＶM1＝ＶM2となって第１，第２の蓄電モジュールの電圧が均等化される。
　このとき、スイッチＱ１のみがオンの状態でスイッチＱ１に印加される電圧はゼロとなり、スイッチＱ２のみがオンの状態でスイッチＱ１に印加される電圧はＶM1＋ＶM2に等しい。したがって、スイッチＱ１，Ｑ２の切り替えに伴ってスイッチＱ１，Ｑ２間には矩形波状の電圧が発生する。この矩形波状電圧が、第１，第２の蓄電モジュールにそれぞれ接続された２つの直列共振型倍電圧整流回路（蓄電セル電圧均等化回路）にそれぞれ入力され、既に説明したとおり第１，第２の蓄電モジュール内でそれぞれ蓄電セル電圧が均等化されることとなる。
　本発明は、コンデンサ、二次電池、電気二重層キャパシタ等の蓄電セルを用いる電源に広く適用できる。
ＳＣ１～ＳＣ６，Ｂ１～Ｂ３，Ｂ１－１～Ｂ１－４，Ｂ２－１～Ｂ２－４，Ｂ３－１～Ｂ３－４　　　　　　　　　蓄電セル（又は蓄電モジュール）
Ｃ１～Ｃ６，Ｃａ，Ｃｂ，Ｃｏｕｔ１～Ｃｏｕｔ４，Ｃ１－１～Ｃ１－４，Ｃ２－１～Ｃ２－４，Ｃｏ１－１～Ｃｏ１－４，Ｃｏ２－１～Ｃｏ２－４
　　　　　　　　　　　　　　　　　　キャパシタ
Ｄ１～Ｄ１２，Ｄ１－１～Ｄ１－８，Ｄ２－１～Ｄ２－８
　　　　　　　　　　　　　　　　　　ダイオード
Ｑ１～Ｑ６，ＱＬ１～ＱＬ３，ＱＨ１～ＱＨ３，Ｑ１－１，Ｑ１－２，Ｑ２－１，Ｑ２－２　　　　　　　　　　　スイッチ
Ｄａ～Ｄｄ　　　　　　　　　　　　　フライホイールダイオード
Ｌ，Ｌｒ，Ｌｒ１，Ｌｒ２，Ｌｍ，Ｌｐ
　　　　　　　　　　　　　　　　　　インダクタ
Ｃｒ，Ｃｒ１，Ｃｒ２　　　　　　　　共振回路内キャパシタ
Ｒｂｉａｓ１，Ｒｂｉａｓ２　　　　　バイアス抵抗

Claims (7)

  1. 　第１から第ｎ（ｎは２以上の整数）の蓄電モジュールの各々に対して各々接続されて、各々の蓄電モジュールに含まれる複数の蓄電セル間で蓄電セル電圧を均等化するよう各々構成された、第１から第ｎの蓄電セル電圧均等化回路と、
    　前記第１から第ｎの蓄電モジュール間で蓄電モジュール電圧を均等化するよう構成された、スイッチ切り替えにより動作する蓄電モジュール電圧均等化回路と
    　を備え、
    　前記第１から第ｎの蓄電セル電圧均等化回路の各々は、前記蓄電モジュール電圧均等化回路から、前記スイッチ切り替えに応じて変化する入力電圧の入力を受けて動作するよう構成された、
    電圧均等化回路システム。
  2. 　第ｋ（ｋは１からｎのいずれか）の前記蓄電モジュールに含まれる蓄電セルの数をｍk（ｍkは２以上の整数）としたとき、第ｋの前記蓄電セル電圧均等化回路は、
    　直列接続された第１から第ｍkの蓄電セルの各々に対して、２つの直列接続された蓄電セル電圧均等化回路内ダイオードを並列に接続し、更に、該２つの直列接続された蓄電セル電圧均等化回路内ダイオードの各々における中間点に蓄電セル電圧均等化回路内キャパシタが接続された、蓄電セル電圧均等化回路内多段倍電圧整流回路と、
    　前記入力電圧を変換し、前記蓄電セル電圧均等化回路内キャパシタの各々に対して交流電圧を出力する、蓄電セル電圧均等化回路内共振回路と
    　を備え、前記蓄電セル電圧均等化回路内共振回路から出力される前記交流電圧によって前記第１から第ｍkの蓄電セルの電圧を均等化するよう構成された、
    請求項１に記載の電圧均等化回路システム。
  3. 　前記蓄電セル電圧均等化回路内共振回路が、直列接続された共振回路内インダクタと共振回路内キャパシタとを備える、請求項２に記載の電圧均等化回路システム。
  4. 　前記蓄電モジュール電圧均等化回路は、１以上の蓄電モジュール電圧均等化回路内キャパシタを更に備え、前記スイッチ切り替えにより、前記第１から第ｎの蓄電モジュールと該１以上の蓄電モジュール電圧均等化回路内キャパシタとの接続状態を変化させて、該第１から第ｎの蓄電モジュールに該１以上の蓄電モジュール電圧均等化回路内キャパシタを介した相互充放電をさせることにより、該第１から第ｎの蓄電モジュールの電圧を均等化するよう構成された、請求項１乃至３のいずれか一項に記載の電圧均等化回路システム。
  5. 　前記蓄電モジュール電圧均等化回路は、
    　直列接続された前記第１から第ｎの蓄電モジュールの各々に対して、２つの直列接続された蓄電モジュール電圧均等化回路内ダイオードを並列に接続し、更に、該２つの直列接続された蓄電モジュール電圧均等化回路内ダイオードの各々における中間点に蓄電モジュール電圧均等化回路内キャパシタが接続された、蓄電モジュール電圧均等化回路内多段倍電圧整流回路と、
    　直列接続された前記第１から第ｎの蓄電モジュール各々の電圧の合計電圧の入力を受けて、前記スイッチ切り替えにより変化する電圧を出力する、蓄電モジュール電圧均等化回路内入力回路と、
    　前記蓄電モジュール電圧均等化回路内入力回路から出力された電圧を変換し、前記蓄電モジュール電圧均等化回路内キャパシタの各々に対して交流電圧を出力する、蓄電モジュール電圧均等化回路内共振回路と
    　を備え、前記蓄電モジュール電圧均等化回路内共振回路から出力される前記交流電圧によって前記第１から第ｎの蓄電モジュールの電圧を均等化するよう構成された、
    請求項１乃至３のいずれか一項に記載の電圧均等化回路システム。
  6. 　前記蓄電モジュール電圧均等化回路内共振回路が、直列接続された共振回路内インダクタと共振回路内キャパシタとを備える、請求項５に記載の電圧均等化回路システム。
  7. 　前記蓄電モジュール電圧均等化回路は、蓄電モジュール電圧均等化回路内インダクタを備えたスイッチ式コンバータとして構成され、前記スイッチ切り替えの時比率を調整することにより前記第１から第ｎの蓄電モジュールの電圧を均等化するよう構成された、請求項１乃至３のいずれか一項に記載の電圧均等化回路システム。
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