JP5692723B2 - 直列接続された蓄電セルの一石式電圧均等化回路 - Google Patents

Description

本発明は、複数個の蓄電セル（コンデンサ、二次電池、電気二重層キャパシタ等）を直列接続してなる蓄電モジュールにおいて、各蓄電セルの電圧を均等化する均等化回路に関する。

コンデンサ、二次電池、電気二重層キャパシタ等の蓄電セルは、用途に応じた所望の出力電圧を得るべく、これら蓄電セルを直列に複数個接続してなる蓄電モジュールとして使用されることがある。このような蓄電モジュールにおいては、繰り返し充放電を行うにしたがい、各セルの容量、内部抵抗、環境温度、自己放電等のばらつきに起因したセル電圧のばらつきが発生する。セル電圧にばらつきが発生した状態で充放電を行えば、高電圧のセルは低電圧のセルと比較してより早く劣化が進行する。充放電を繰り返すことにより、このような劣化進行のばらつきは加速的に増大することがある。また、特に放電時においては、一部のセルの電圧が放電許容最低電圧に達した時点で、別の高電圧のセルに残存するエネルギーが利用不可能になるという問題も起こる。

このような問題を解消するべく、蓄電セル電圧のばらつきを解消する均等化回路が提案されている。その一例を、図１、図２に示す。

図１の均等化回路は、蓄電セルＢ１〜Ｂ３、スイッチＱ１〜Ｑ６、及びキャパシタＣａ，Ｃｂから構成される。動作においては、奇数番号のスイッチＱ１，Ｑ３，Ｑ５がオンである状態と偶数番号のスイッチＱ２，Ｑ４，Ｑ６がオンである状態との間でスイッチングが繰り返される。このようなスイッチングにより、蓄電セルＢ１〜Ｂ３の各々はキャパシタＣａ，Ｃｂを介して他の全ての蓄電セルと相互充放電を行うこととなるため、蓄電セル電圧のばらつきが解消される方向へと向かう。

しかしながら、図１の均等化回路は、蓄電セル１つに対してスイッチを２つ必要とする。すなわち、図１の均等化回路において蓄電セルの直列接続数をＮまで増やすためにはスイッチが２Ｎ個必要となるのであり、このような均等化回路は蓄電セルの直列接続数の増加に伴い回路構成が飛躍的に複雑化するという問題を有している。

これに対し、図２に示す均等化回路は多巻線トランスを用いた方式で構成されており、蓄電セルの直列接続数に応じて多数のスイッチが必要となることはない。しかしながら、図２の均等化回路においては蓄電セル１つ１つに対して別個の二次巻線を設けてなるトランスが必要となり、且つこれらの二次巻線の特性を精密に揃えることが要求されるため、蓄電セルの直列接続数が増加するに伴い回路設計は困難となる。さらに、図２の均等化回路において蓄電セルの直列接続数を変更する際には、二次巻線の追加、又は除去を伴うトランス全体の再設計が必要となるのであり、このような均等化回路は柔軟性や拡張性に欠けるという問題も有している。

J. Cao, N. Schofield and A. Emadi, "Battery Balancing Methods: A Comprehensive Review," IEEE Vehicle Power and Propulsion Conference, pp. 1-6, September 2008.

本発明はこのような背景の下でなされたものである。本発明は、多巻線トランスを用いることなく、一石（一つのスイッチ）で構成することができる、従来よりも大幅に簡素化された均等化回路を提供することを目的とする。

上記課題を解決するため、本発明は、蓄電セルの電圧を均等化する、スイッチを備えた均等化回路であって、直列接続された第１から第ｎ（ｎは２以上の整数）の蓄電セルそれぞれに印加された電圧の合計電圧が入力される、入力回路と、均等化回路の定常状態において、スイッチのオン、オフの時比率に応じて合計電圧を変換することにより生成される出力電圧を、第１から第ｎの蓄電セルのうち最も電圧の低い１以上の蓄電セルに対して出力するとともに、最も電圧の低い１以上の蓄電セルに対して優先的に電流を出力することにより、第１から第ｎの蓄電セルの電圧を均等化するよう構成された、出力回路と、を備えた、均等化回路を提供する。

上記均等化回路の均等化動作においては、第１から第ｎの蓄電セルの合計電圧を、電圧変換回路によって変換した上で最も電圧の低い蓄電セルへと出力しつつ、当該最も電圧の低い蓄電セルに対して優先的に電流を出力することにより、高電圧の蓄電セルから低電圧の蓄電セルへとエネルギーを移して蓄電セル電圧を均等化することが可能となる。このような均等化回路は外部電源を用いずに動作可能である。また、蓄電セル電圧の均等化は、主にコンバータ（上記入力回路と出力回路とから構成される、電圧変換回路）の定常状態において進行するため、後の実施例において説明するとおり各素子を流れる電流の波形は理論的に予測可能である。これにより、制御された電流による安定した均等化動作が可能となる。

本発明の均等化回路において、入力回路は、合計電圧が入力されるコンデンサと、インダクタと、上記スイッチとを備える回路であってよく、また出力回路は、（i）ダイオードと当該ダイオードのアノードに接続されたインダクタとからなり、第１から第ｎの蓄電セルのそれぞれに対して並列に接続される、第１から第ｎのダイオード−インダクタ回路であって、それぞれのインダクタからダイオードへと向かう極性の電流を遮断しないよう直列接続された、当該第１から第ｎのダイオード−インダクタ回路と、（ii）当該第１から第ｎのダイオード−インダクタ回路のそれぞれにおけるダイオードとインダクタの中間点と入力回路との間に接続された、第１から第ｎのコンデンサと、を備える回路であってよい。

あるいは、上記出力回路は、（i）ダイオードと当該ダイオードのアノードに接続されたインダクタとからなり、第１から第ｎの蓄電セルのそれぞれに対して並列に接続される、第１から第ｎのダイオード−インダクタ回路であって、それぞれのインダクタからダイオードへと向かう極性の電流を遮断しないよう直列接続された、当該第１から第ｎのダイオード−インダクタ回路と、（ii）第１のダイオード−インダクタ回路におけるダイオードとインダクタの中間点と、入力回路と、の間に接続された、第１のコンデンサと、第ｋ−１（ｋは２以上ｎ以下の整数）のダイオード−インダクタ回路におけるダイオードとインダクタの中間点と、第ｋのダイオード−インダクタ回路におけるダイオードとインダクタの中間点と、の間に接続された第ｋのコンデンサとして２以上ｎ以下のそれぞれのｋに対して与えられる、第２から第ｎのコンデンサと、を備える回路であってよい。

あるいは、上記出力回路は、（i）ダイオードと当該ダイオードのカソードに接続されたインダクタとからなり、第１から第ｎの蓄電セルのそれぞれに対して並列に接続される、第１から第ｎのダイオード−インダクタ回路であって、それぞれのダイオードからインダクタへと向かう極性の電流を遮断しないよう直列接続された、第１から第ｎのダイオード−インダクタ回路と、（ii）第１から第ｎのダイオード−インダクタ回路のそれぞれにおけるダイオードとインダクタの中間点と入力回路との間に接続された、第１から第ｎのコンデンサと、を備える回路であってよい。

あるいは、上記出力回路は、（i）ダイオードと当該ダイオードのカソードに接続されたインダクタとからなり、第１から第ｎの蓄電セルのそれぞれに対して並列に接続される、第１から第ｎのダイオード−インダクタ回路であって、それぞれのダイオードからインダクタへと向かう極性の電流を遮断しないよう直列接続された、第１から第ｎのダイオード−インダクタ回路と、（ii）第１のダイオード−インダクタ回路におけるダイオードとインダクタの中間点と、入力回路と、の間に接続された、第１のコンデンサと、第ｋ−１（ｋは２以上ｎ以下の整数）のダイオード−インダクタ回路におけるダイオードとインダクタの中間点と、第ｋのダイオード−インダクタ回路におけるダイオードとインダクタの中間点と、の間に接続された第ｋのコンデンサとして２以上ｎ以下のそれぞれのｋに対して与えられる、第２から第ｎのコンデンサと、を備える回路であってよい。

ただし、本発明の均等化回路に用いることができる入出力回路の具体的回路構成がこれらに限られるものではなく、同様の原理により動作する別の回路によって、上記入出力回路を構成することもできる。

上記直列接続された第１から第ｎの蓄電セルに対して本発明の均等化回路を接続することにより、蓄電セルの均等化システムを構成すれば、蓄電セル間に電圧のばらつきがある場合であっても、出力回路から最低電圧のセルへと優先的に電流を出力することにより、そのようなばらつきを解消することが可能となる。

上記均等化システムに用いられる第１から第ｎの蓄電セルのうち、少なくとも１つはコンデンサ、二次電池、又は電気二重層キャパシタを含んでよい。ただし、本発明の均等化回路によって電圧を均等化することのできる蓄電セルがこれらに限られるわけではない。また、本発明の均等化システムにおいて直列接続される蓄電セル、及び本発明の均等化回路の上記一構成例において用いられるコンデンサは単一の蓄電素子に限られるわけでもなく、２以上の素子からなるモジュール、あるいはそれらモジュールを用いて構成される任意の装置であってもよい。

また、上記本発明の均等化システムにおいては、蓄電セルのうち少なくとも１つの電圧を検出する蓄電セル電圧検出回路と、蓄電セル電圧検出回路が検出した電圧を基準電圧と比較する比較演算回路と、比較演算回路による比較の結果に基づいてスイッチング電源回路におけるスイッチのオン、オフの時比率を制御する時比率制御回路と、を更に備えることができる。

本発明の均等化回路は、後述の実施例において説明するとおりスイッチの時比率に関わらず蓄電セル電圧を最終的には均等化することができるため、別途の制御用回路を用いて外部からフィードバック制御を行う必要がない。しかしながら、上記のとおり、本発明の均等化回路に対して蓄電セル電圧を監視するための制御システムを導入すれば、蓄電セル電圧の均等化が遅い場合には時比率を上昇させるなどして均等化動作を任意に制御することが可能となる。

また、上記本発明の均等化システムにおいては、蓄電セルのうち少なくとも１つを流れる電流を検出する蓄電セル電流検出回路と、蓄電セル電流検出回路が検出した電流を基準電流と比較する比較演算回路と、比較演算回路による比較の結果に基づいてスイッチング電源回路におけるスイッチのオン、オフの時比率を制御する時比率制御回路と、を更に備えることができる。

既に述べたとおり、本発明の均等化回路はフィードバック制御を行うことなく動作可能である。しかしながら、後述の実施例において説明するとおり、当該均等化回路を連続モード（ＣＣＭ：Ｃｏｎｔｉｎｕｏｕｓ Ｃｏｎｄｕｃｔｉｏｎ Ｍｏｄｅ）で動作させる場合には最低電圧の蓄電セルに対し大電流が流れ込む危険性があるため、蓄電セルの損傷を防ぐためには制御システムを導入して蓄電セルの電流を監視することが望ましい。

また、上記本発明の均等化システムにおいては、蓄電セルのうち少なくとも１つの電圧を検出する蓄電セル電圧検出回路と、蓄電セルのうち少なくとも１つを流れる電流を検出する蓄電セル電流検出回路と、蓄電セル電圧検出回路が検出した電圧を基準電圧と比較する第１の比較演算回路と、蓄電セル電流検出回路が検出した電流を基準電流と比較する第２の比較演算回路と、第１及び第２の比較演算回路による比較の結果に基づいてスイッチング電源回路におけるスイッチのオン、オフの時比率を制御する時比率制御回路と、を更に備えることができる。

このような構成をとることにより、蓄電セル電圧と蓄電セル電流の両方を監視して均等化動作を制御することが可能となる。このように各検出回路を複数組み合わせて用いれば、蓄電セルに流れ込む電流が許容範囲を超えない範囲で時比率を上昇させることにより安全かつ迅速に均等化を行うなど、均等化動作を任意に制御することが可能となる。

本発明の均等化回路は、多巻線トランスを用いることなく、且つ一石で構成することができるため、回路構成が従来よりも大幅に簡素化されている。また、不連続モード（ＤＣＭ：Ｄｉｓｃｏｎｔｉｎｕｏｕｓ Ｃｏｎｄｕｃｔｉｏｎ Ｍｏｄｅ）で動作させることでフィードバック制御が不要となるため、各種従来の電圧均等化回路と比較して、電力変換を行う主回路のみならず制御回路も大幅に簡素化される。

スイッチトキャパシタを用いた従来の均等化回路の回路図である。 多巻線トランスを用いた従来の均等化回路の回路図である。 本発明の実施例１に係る均等化回路を蓄電セル群に接続したときの回路図である。 図３の均等化回路の動作時において、入力回路内のスイッチがオンであるタイミングでの電流の流れを示す図である。 図３の均等化回路の動作時において、入力回路内のスイッチがオフであるタイミングでの電流の流れを示す図である。 図３の均等化回路を連続モードで動作させた場合の、各素子を流れる電流、及びスイッチに印加される電圧の時間変化を表わす図である。 図３の均等化回路の動作時において最低電圧の蓄電セルがＢ１とＢ２であるときの、入力回路内のスイッチがオフであるタイミングでの電流の流れを示す図である。 図３の均等化回路を不連続モードで動作させた場合に、入力回路内のスイッチがオフであるタイミングにおいて、ダイオードが非導通となったときに実現される電流の流れを示す図である。 図３の均等化回路を不連続モードで動作させた場合の、各素子を流れる電流、及びスイッチに印加される電圧の時間変化を表わす図である。 図３の回路を動作させたときの、各蓄電セル電圧の時間変化を表わす図である。 本発明の実施例２に係る均等化回路を蓄電セル群に接続したときの回路図である。 図１１の均等化回路の動作時において、入力回路内のスイッチがオンであるタイミングでの電流の流れを示す図である。 図１１の均等化回路の動作時において、入力回路内のスイッチがオフであるタイミングでの電流の流れを示す図である。 図１１の均等化回路を不連続モードで動作させた場合に、入力回路内のスイッチがオフであるタイミングにおいて、ダイオードが非導通となったときに実現される電流の流れを示す図である。 本発明の実施例３に係る均等化回路を蓄電セル群に接続したときの回路図である。 図１５の均等化回路の動作時において、入力回路内のスイッチがオンであるタイミングでの電流の流れを示す図である。 図１５の均等化回路の動作時において、入力回路内のスイッチがオフであるタイミングでの電流の流れを示す図である。 図１５の均等化回路を不連続モードで動作させた場合に、入力回路内のスイッチがオフであるタイミングにおいて、ダイオードが非導通となったときに実現される電流の流れを示す図である。 本発明の実施例４に係る均等化回路を蓄電セル群に接続したときの回路図である。 図１９の均等化回路の動作時において、入力回路内のスイッチがオンであるタイミングでの電流の流れを示す図である。 図１９の均等化回路の動作時において、入力回路内のスイッチがオフであるタイミングでの電流の流れを示す図である。 図１９の均等化回路を不連続モードで動作させた場合に、入力回路内のスイッチがオフであるタイミングにおいて、ダイオードが非導通となったときに実現される電流の流れを示す図である。 図３の均等化回路を蓄電セル群に接続し、更に蓄電セル群に対して蓄電セル電圧検出回路等を接続することにより構成される、蓄電セル電圧の均等化システムを表わす回路図である。 図３の均等化回路を蓄電セル群に接続し、更に蓄電セル群に対して蓄電セル電流検出回路等を接続することにより構成される、蓄電セル電圧の均等化システムを表わす回路図である。 図３の均等化回路を蓄電セル群に接続し、更に蓄電セル群に対して蓄電セル電圧検出回路、蓄電セル電流検出回路等を接続することにより構成される、蓄電セル電圧の均等化システムを表わす回路図である。

これより図面を用いて、本発明に係る均等化回路、及び均等化システムを説明する。但し、本発明に係る均等化回路、均等化システムの構成は、各図面にて示される特定の具体的構成へと限定されるわけではなく、本発明の範囲内で適宜変更可能である。例えば、以下において各コンデンサは主に単独の蓄電素子であるとして、また蓄電セルはコンデンサ、二次電池、電気二重層キャパシタ等であるとして説明するが、これらは充放電可能な任意の素子、又は複数の素子からなるモジュールであってよい。各蓄電素子の容量も、それぞれ異なっていてよい。各スイッチについても、以下においてはＭＯＳＦＥＴなどの半導体スイッチであるとして説明するが、任意の電子スイッチ、あるいは機械式スイッチを用いることも可能である。

均等化回路１の構成
図３は、本発明の第１実施例としての均等化回路１を示した回路図である。Ｂ１〜Ｂ４はコンデンサ、二次電池、電気二重層キャパシタ等の蓄電セル、Ｃ１〜Ｃ４は均等化用のコンデンサ、Ｄ１〜Ｄ４はダイオード、Ｌ１〜Ｌ４はインダクタであり、Ｃｉｎは入力用のコンデンサ、Ｑはスイッチ、Ｌｉｎはインダクタである。Ｑをスイッチングすることにより、Ｂ１〜Ｂ４からＣｉｎへと入力された電圧が変換され、後述のとおりＢ１〜Ｂ４のうち最も電圧の低い蓄電セルに対して出力される。以下、コンデンサＣｉｎ、スイッチＱ、及びインダクタＬｉｎから構成される回路を入力回路と呼び、コンデンサＣ１〜Ｃ４、ダイオードＤ１〜Ｄ４、及びインダクタＬ１〜Ｌ４から構成される回路を出力回路と呼ぶ。

蓄電セルＢ１〜Ｂ４は直列接続されており、その各々に対し、Ｄ１とＬ１、Ｄ２とＬ２、Ｄ３とＬ３、及びＤ４とＬ４からなる第１〜第４のダイオード−インダクタ回路がそれぞれ並列に接続されている。各ダイオード−インダクタ回路においてはインダクタがダイオードのアノード側と接続されており、且つ、それぞれのインダクタからダイオードへと向かう極性の電流を遮断しないよう、各ダイオード−インダクタ回路は直列接続されている。またコンデンサＣ１〜Ｃ４は、第１〜第４のダイオード−インダクタ回路におけるダイオードとインダクタの中間点と入力回路との間に、それぞれ接続されている。なお、蓄電セルＢ１は接地されている。

図３の均等化回路中に存在するスイッチはＱ一つのみであり、回路に含まれるその他の素子は全て受動部品である。図３の均等化回路において必要とされるスイッチは、蓄電セルの直列数に関係なく一つのみであり、また本回路においては多巻線トランスを用いる必要もないため、従来方式と比較して回路構成が飛躍的に簡素化される。

また、Ｃｉｎ、Ｌｉｎ、Ｑ、Ｃ１、Ｄ１、Ｌ１、Ｂ１で構成される回路は汎用的に用いられているＳＥＰＩＣ（Ｓｉｎｇｌｅ Ｅｎｄｅｄ Ｐｒｉｍａｒｙ Ｉｎｄｕｃｔｏｒ Ｃｏｎｖｅｒｔｅｒ）コンバータと同様の構成となっている。Ｃｉ−Ｄｉ−Ｌｉ（ｉは１〜４の整数）により構成される回路はそれぞれ同様の回路構成となっており、すなわち図３のとおり蓄電セル群に均等化回路１を接続してなる回路は、ＳＥＰＩＣコンバータにおいてＣｉ−Ｄｉ−Ｌｉからなる回路が多段階に接続された回路であるとみなすことができる。ただし、Ｃ１〜Ｃ４、Ｄ１〜Ｄ４、Ｌ１〜Ｌ４がそれぞれ同一の素子である必要はなく、各コンデンサの容量、各ダイオードの特性、各インダクタのインダクタンスは互いに異なっていてもよい。同様に、蓄電セルＢ１〜Ｂ４の容量も互いに異なっていてよい。

なお、蓄電セル、ダイオード−インダクタ回路、及び均等化用のコンデンサの数は、４に限らず２以上の任意の数であってよい。また必要とされるスイッチは一つのみであるが、動作をカスタマイズする等の目的で任意の制御用スイッチを追加してもよい。この点については、後続の全ての実施例においても同様である。

均等化回路１の動作
次に、蓄電セルＢ１〜Ｂ４の電圧を均等化するときの、均等化回路１の動作を説明する。なお、動作開始時においてＢ１〜Ｂ４にはそれぞれ異なる電圧が与えられているものとし、特にＢ１の電圧が最低であるとする。

なお、均等化回路１の動作は、スイッチＱのオフ期間において最低電圧セルに対応するダイオードＤ１が非導通となる期間が存在するか否かによって、不連続モード（ＤＣＭ）と連続モード（ＣＣＭ）に分類することができる。均等化回路１は連続モードと不連続モードのいずれで動作することも可能である。以下、それぞれのモードでの動作を説明する。

連続モード（ＣＣＭ）での動作
均等化回路器１の動作中、スイッチＱはオン・オフの間で切り替えられている。オン・オフそれぞれの状態における、均等化回路１内を流れる電流の経路及び極性を、図４及び図５に示す。

まず、Ｑがオンである期間中の電流について、図４を用いて説明する。図４は、均等化回路１においてＱがオンである期間の回路構成を等価的に表し、さらに各素子を経由して回路内を流れる電流の経路、及び極性（向き）を、矢印付きの実線及び点線で表したものである。Ｑのオン期間中にダイオードＤ１〜Ｄ４は非導通であるため回路図から省略されており、またオンである状態のスイッチＱは導通した電流経路とみなせるため、導線として描かれている。なお、図４中の点線はインダクタＬ２〜Ｌ４及びコンデンサＣ２〜Ｃ４を流れる電流を表しているが、後に図６を用いて説明するとおり、これら電流の向きはスイッチＱのオン期間内、及びオフ期間内のそれぞれにおいて切り替わるものであるため、これに対応して当該点線の両端に矢印が付されている。

図４に示されるとおり、蓄電セルＢ１〜Ｂ４から流れ出した電流はコンデンサＣｉｎへと入力される。同時にコンデンサＣｉｎはインダクタＬｉｎに対して放電を行い、Ｌｉｎにエネルギーが蓄えられる。さらに、コンデンサＣ１はＬ１に対して放電を行い、Ｌ１にエネルギーが蓄えられる。また、蓄電セルＢ１〜Ｂ３と入力回路との間にも、点線で示すとおりインダクタＬ２〜Ｌ４及びコンデンサＣ２〜Ｃ４を経由する交流電流が流れている。

次に、Ｑがオフである期間中の電流について、図５を用いて説明する。なお、図５において、Ｑのオフ期間中に非導通であるスイッチＱ及びダイオードＤ２〜Ｄ４は回路図から省略されている。

図５に示すとおり、特に連続モードでの動作においては、Ｑのオフ期間中、最低電圧の蓄電セルＢ１に対応するダイオードＤ１のみが常に導通されている。すなわち、Ｑのオン期間中にインダクタＬｉｎが蓄えたエネルギーはＱのオフ期間中に放出されるが、このエネルギーを担う出力電流は、コンデンサＣ１及びダイオードＤ１を経由して最も電圧の低い蓄電セルＢ１へと優先的に流れ込む。また、インダクタＬ１からはダイオードＤ１を経由して蓄電セルＢ１へと電流が流れ込み、これにより、Ｑのオン期間中にインダクタＬ１が蓄えたエネルギーはＢ１へと放出される。なお、Ｑのオフ期間中においても、蓄電セルＢ１〜Ｂ４から流れ出した電流はコンデンサＣｉｎへと入力されており、同時に蓄電セルＢ１〜Ｂ３と入力回路との間にも、点線で示すとおりインダクタＬ２〜Ｌ４及びコンデンサＣ２〜Ｃ４を経由する交流電流が流れている。

スイッチＱにおけるオン、オフのスイッチングを繰り返すことにより、上述した電流によって蓄電セルＢ２〜Ｂ４から蓄電セルＢ１へとエネルギーが移され、蓄電セルＢ１〜Ｂ４の電圧が均等化される方向に向かう。

ここで、時比率ｄを、スイッチＱのスイッチング周期に対するスイッチのオン期間の割合として定義する（この定義より明らかなとおり、０≦ｄ≦１である。）。均等化回路１の定常状態において蓄電セルＢ１に出力される電圧は、コンデンサＣｉｎに印加される電圧（蓄電セルＢ１〜Ｂ４それぞれに印加された電圧の合計電圧）のスイッチング周期に関する時間平均をＶ_inとすれば、Ｖ_inと上記時比率ｄとに応じて決定される。以下、具体的に蓄電セルＢ１への出力電圧を導出する。

蓄電セルＢ１〜Ｂ４の各電圧をＶ₁〜Ｖ₄とする。ただし、蓄電セルＢ１〜Ｂ４の容量はコンデンサＣ１〜Ｃ４の容量に比べて十分大きく、スイッチングの一周期に亘ってＶ₁〜Ｖ₄は一定であるとみなす。
このとき、上記Ｖ_inは、
Ｖ_in＝Ｖ₁＋Ｖ₂＋Ｖ₃＋Ｖ₄ （１）
と表される。

また、コンデンサＣ１〜Ｃ４の電圧の、スイッチング周期に関する時間平均をＶ_C1〜Ｖ_C4とする。定常状態においてインダクタＬｉｎ，及びＬ１〜Ｌ４の電圧の時間平均は全てゼロとなるため、Ｖ_in，Ｖ₁〜Ｖ₄，及びＶ_C1〜Ｖ_C4の間には以下の関係式が成立する。
Ｖ_C1＝Ｖ_in
Ｖ_C2＝Ｖ_in−Ｖ₁
Ｖ_C3＝Ｖ_in−（Ｖ₁＋Ｖ₂）
Ｖ_C4＝Ｖ_in−（Ｖ₁＋Ｖ₂＋Ｖ₃） （２）

さらに、上記各インダクタにおいて印加される電圧と時間の積の、上記スイッチング周期に亘る合計は定常状態においてゼロとなるため、以下の関係式が成立する。
ｄＶ_C1＝（１−ｄ）Ｖ₁
ｄ（Ｖ_C2＋Ｖ₁）＝（１−ｄ）（Ｖ_C1−Ｖ_C2）
ｄ（Ｖ_C3＋Ｖ₁＋Ｖ₂）
＝（１−ｄ）（Ｖ_C1−Ｖ_C3−Ｖ₂）
ｄ（Ｖ_C4＋Ｖ₁＋Ｖ₂＋Ｖ₃）
＝（１−ｄ）（Ｖ_C1−Ｖ_C4−Ｖ₂−Ｖ₃） （３）

上記（２），（３）式を用いれば、最低電圧の蓄電セルＢ１への出力電圧Ｖ₁を以下のとおり表すことができる。
Ｖ₁＝｛ｄ／（１−ｄ）｝Ｖ_in （４）
なお、計算を単純化する目的で、ダイオードによる順方向降下電圧を無視した。

均等化回路１の定常状態においては、上記（４）式に示されるとおり、蓄電セルＢ１〜Ｂ４の電圧の合計電圧Ｖ_inを時比率ｄに応じて変換してなる出力電圧が最低電圧セルＢ１へと出力されるとともに、当該蓄電セルＢ１に対して優先的に電流が出力される。

このような定常状態での動作中に各素子を流れる電流、及びスイッチＱに印加される電圧の定性的な時間変化を、図６のグラフ（ａ）〜（ｅ）に示す。

図６中、グラフ（ａ）は、インダクタＬｉｎを流れる電流ｉ_Linの定性的な時間変化を表す。図４、図５に示すとおり、電流ｉ_Linの極性は常に正である（電流ｉ_Linは常に紙面右方向に向かって流れる。）。スイッチＱのオン期間中、インダクタＬｉｎに対してはコンデンサＣｉｎからエネルギーが供給されるため、ｉ_Linが上昇する。一方、スイッチＱのオフ期間中においては、インダクタＬｉｎが出力回路へとエネルギーを開放するため、ｉ_Linが降下する。なお、グラフ（ａ）において水平な点線で示されるＩ_Linは、電流ｉ_Linの時間平均を表す。

図６中、グラフ（ｂ）は、インダクタＬ１〜Ｌ４のうち、最低電圧の蓄電セルＢ１に対応するインダクタＬ^*とそれ以外の任意のインダクタＬｉとをそれぞれ流れる電流ｉ_L*，ｉ_Liの定性的な時間変化を表す。すなわち本実施例において、ｉ_L*のグラフはインダクタＬ１を流れる電流の定性的な時間変化を表し、ｉ_LiのグラフはインダクタＬ２〜Ｌ４のうち任意のものを流れる電流の定性的な時間変化を表す。まずｉ_L*について検討するに、スイッチＱのオン期間中、Ｌ１に対してはコンデンサＣ１からエネルギーが供給されるため、ｉ_L*が上昇する。一方、スイッチＱのオフ期間中においては、インダクタＬ１が蓄電セルＢ１へとエネルギーを開放するため、ｉ_L*が降下する。またｉ_Liについて検討するに、上記（１）〜（３）式を用いれば、インダクタＬ１〜Ｌ４に印加される電圧は、スイッチＱのオン期間、オフ期間のそれぞれにおいて全て等しいことが示される。具体的には、上記（３）式中、左辺をｄで除したものはオン期間においてインダクタＬ１〜Ｌ４それぞれに印加される電圧を表し、また右辺をｄ−１で除したものはオフ期間においてインダクタＬ１〜Ｌ４それぞれに印加される電圧を表すため、これらを上記（１）〜（３）式を用いて変形することにより、各インダクタに印加される電圧が全て等しいこと（オン期間中の電圧はＶｉｎであり、オフ期間中の電圧は−Ｖ₁である）が導かれる。ここで、インダクタを流れる電流の時間変化率が一般に「（インダクタに印加される電圧）／（インダクタのインダクタンス）」として表されることを考慮すれば、インダクタＬ１〜Ｌ４のインダクタンスが等しい場合、それらインダクタの流れる電流の時間変化率は常に等しいことがわかる。すなわち、Ｌ１〜Ｌ４のインダクタンスが全て等しいならば、それらインダクタを流れる電流の時間変化率も全て等しくなり、図６中、（ｂ）のグラフに示すとおり電流の時間変化として同様の波形が得られる。なお、グラフ（ｂ）において水平な点線で示されるＩ_L*は、電流ｉ_L*の時間平均を表す。また、電流ｉ_Liの時間平均はゼロである。

図６中、グラフ（ｃ）は、コンデンサＣ１〜Ｃ４のうち、最低電圧の蓄電セルＢ１に対応するコンデンサＣ^*とそれ以外の任意のコンデンサＣｉとをそれぞれ流れる電流ｉ_C*，ｉ_Ciの定性的な時間変化を表す。すなわち本実施例において、ｉ_C*のグラフはコンデンサＣ１を流れる電流の定性的な時間変化を表し、ｉ_CiのグラフはコンデンサＣ２〜Ｃ４のうち任意のものを流れる電流の定性的な時間変化を表す。まずｉ_C*について検討するに、スイッチＱのオン期間中、コンデンサＣ１を流れる電流はインダクタＬ１を流れる電流と等しく（図３に示される極性の定義を考慮すれば、これら電流の極性は互いに逆となる。）、一方でスイッチＱのオフ期間中においてコンデンサＣ１を流れる電流は、インダクタＬｉｎを流れる電流とコンデンサＣ２〜Ｃ４のそれぞれを流れる電流が合流したものである。さらにｉ_Ciについて検討するに、コンデンサＣ２〜Ｃ４を流れる電流は、インダクタＬ２〜Ｌ４を流れる電流に等しい（図３に示される極性の定義を考慮すれば、これら電流の極性は互いに逆となる。）。これらを考慮すれば、各コンデンサを流れる電流の定性的な波形がグラフ（ｃ）のとおり導かれる。なお、ｉ_C*とｉ_Ciの時間平均は共にゼロである。

図６中、グラフ（ｄ）は、ダイオードＤ１〜Ｄ４のうち、最低電圧の蓄電セルＢ１に対応するダイオードＤ^*とそれ以外の任意のダイオードＤｉとをそれぞれ流れる電流ｉ_D*，ｉ_Diの定性的な時間変化を表す。すなわち本実施例において、ｉ_D*のグラフはダイオードＤ１を流れる電流の定性的な時間変化を表し、ｉ_DiのグラフはダイオードＤ２〜Ｄ４のうち任意のものを流れる電流の定性的な時間変化を表す。スイッチＱのオン期間中、インダクタＬｉｎに対してはコンデンサＣｉｎからエネルギーが蓄積されるのであり、Ｌｉｎのエネルギーが出力回路へと解放されることはないため、全てのダイオードは非導通である。一方、スイッチＱのオフ期間中、インダクタＬｉｎから解放されたエネルギーは最低電圧の蓄電セルＢ１へと流れ込むため、ダイオードＤ１のみが導通する。このときＤ１を流れる電流は、図５から明らかなとおり、コンデンサＣ１を流れる電流とインダクタＬ１を流れる電流とが合流したものである。ダイオードＤ２〜Ｄ４はオフ期間においても非導通であり、当然ながらこれらを流れる電流の大きさはゼロである。以上を考慮すれば、各ダイオードを流れる電流の定性的な波形がグラフ（ｄ）のとおり導かれる。

図７中、グラフ（ｅ）は、スイッチＱに印加される電圧Ｖ_DSの定性的な時間変化を表す。スイッチＱは、そのオン期間中において電圧降下がゼロの導線と同等であるため、オン期間中Ｖ_DSはゼロである。一方オフ期間中、スイッチＱに対しては、図５に示されるとおりコンデンサＣ１の電圧と蓄電セルＢ１の電圧Ｖ₁の合計電圧が印加される。すなわち、オフ期間中のＶ_DSは
Ｖ_DS＝ Ｖ_in＋Ｖ₁ （４）
と表される。本実施例においては、スイッチングの一周期に亘ってＶ₁〜Ｖ₄が一定であり、それらの合計電圧であるＶｉｎも一定であるとみなしているため、オフ期間におけるＶ_DSも一定であるとみなすことができる。

均等化回路１を用いた蓄電セル電圧の均等化動作は、図４、図５に示されるとおりの経路を通って、図６を用いて説明したとおり各素子を電流が流れることにより進行する。均等化が進むにつれて蓄電セルＢ１の電圧は上昇し、Ｂ２〜Ｂ４の電圧は降下するため、最終的に均等化回路１の定常状態は破れることとなるが、蓄電セルＢ１〜Ｂ４の容量が十分大きく、セル電圧の変化する速度が十分に小さいとすれば、均等化動作を上記定常状態に関する議論によって定性的に説明することができる。

以上のとおり、蓄電セル電圧の均等化動作においては、蓄電セルＢ１〜Ｂ４から均等化回路１内の入力回路へと電流が流れ込む。入力回路に流れ込んだ電流は、インダクタＬｉｎを経由して当該均等化回路内の出力回路へと流れ込み、変換された上で最低電圧の蓄電セルＢ１へと優先的に出力される。エネルギーの授受に着目すれば、入力回路から出力回路へと伝送される入力電力はＶ_in×Ｉ_Linであり、出力回路においてはこの入力電力が変換された上で、電圧の最も低い蓄電セルＢ１へと優先的に伝送される。この時、蓄電セルＢ１に流れ込む電流は、均等化回路における損失をゼロとみなせば、（Ｖ_in×Ｉ_Lin）／Ｖ_*で表される。ただし、Ｖ_*は当該最低電圧セルの電圧であり、現在の実施例においてはＶ₁と等しい。出力回路から最低電圧の蓄電セルに対して電力が供給されることでＢ１の電圧は上昇する一方、その他の蓄電セルにおいては均等化回路１へと電力を供給することによりセル電圧が低下する。したがって、時間の経過と共にＢ１とその他の蓄電セルの電圧差は徐々に小さくなり、最終的には全ての蓄電セルの電圧が等しくなる。

以上、蓄電セルＢ１〜Ｂ４のうち、特にＢ１の電圧が最低である場合について、均等化回路１の動作を説明した。最低電圧のセルがＢ２〜Ｂ４のいずれかである場合にも、同様の原理によりセル電圧を均等化することがあるし、また最低電圧のセルが複数個ある場合にも、同様の原理によりセル電圧は均等化される。

一例として、動作開始時においてＢ１とＢ２には同じ大きさの電圧が与えられており、且つＢ３とＢ４にはそれよりも高い電圧が与えられていたときの、均等化回路１の連続モードでの動作を説明する。Ｑのオン期間中の電流経路、及び極性は、Ｂ１のみが最低電圧であったときと同様に図４によって表される。一方、Ｑのオフ期間中においては、図７に示すとおりダイオードＤ１に加えてダイオードＤ２も導通し、インダクタＬｉｎ、コンデンサＣ２、及びダイオードＤ２を経由して蓄電セルＢ２へも電流が流れ込む。

この場合、定常状態における各素子電圧間の関係は、上記（１）〜（２）式、及び以下の（５）式で表される。
ｄＶ_C1＝（１−ｄ）Ｖ₁
ｄ（Ｖ_C2＋Ｖ₁）＝（１−ｄ）Ｖ₂
ｄ（Ｖ_C3＋Ｖ₁＋Ｖ₂）
＝（１−ｄ）（Ｖ_C1−Ｖ_C3−Ｖ₂）
ｄ（Ｖ_C4＋Ｖ₁＋Ｖ₂＋Ｖ₃）
＝（１−ｄ）（Ｖ_C1−Ｖ_C4−Ｖ₂−Ｖ₃） （５）
これらを解くことにより、以下の（６）式が得られる。
Ｖ₁＝Ｖ₂＝｛ｄ／（１−ｄ）｝Ｖ_in （６）

すなわち、Ｂ１のみが最低電圧であったときと同様に、最低電圧の蓄電セルＢ１，Ｂ２には、Ｂ１〜Ｂ４の電圧の合計電圧が均等化回路１により変換されてなる出力電圧｛ｄ／（１−ｄ）｝Ｖ_inが出力されるのであり、このような状態においてＢ１，Ｂ２へと優先的に電力が伝送され、蓄電セル電圧のばらつきが解消される方向へと向かう。

不連続モード（ＤＣＭ）での動作
次に、均等化回路１の不連続モードでの動作を説明する。不連続モードにおいては、スイッチＱのオフ期間中、最低電圧の蓄電セルに対応するダイオードＤ１が一時的に（少なくともオン期間へと移行する直前において）非導通となる。このときの、均等化回路１内を流れる電流の経路及び極性を、図８に示す。

すなわち、連続モードにおいては、スイッチＱの切り替えにより図４と図５に示される２つの状態間で均等化回路１の状態が切り替えられていたのに対し、不連続モードにおいては、これら２つの状態に加えて図８に示される状態の実現される期間が生じる。

図８に示す状態が実現される期間において全てのダイオードは非導通であり、最低電圧の蓄電セルＢ１に対する優先的な電力供給は行われない。しかしながら、不連続モードでの動作においても図４、図５に示される状態が実現されるため、連続モードでの動作と同様に蓄電セル電圧を均等化することが可能となる。なお、図８に示す状態が実現される期間において、インダクタＬｉｎ，Ｌ１〜Ｌ４の電圧は全てゼロである。

不連続モードでの動作においても、各蓄電セル電圧Ｖ₁〜Ｖ₄とコンデンサＣ_inの電圧Ｖ_inとの間には（１）式が成立し、また不連続モードであっても各インダクタの電圧の時間平均は定常状態においてゼロであるため、（２）式が成立する。また、スイッチングの一周期中、図５に示す状態が実現されてダイオードＤ１が導通する期間の割合をｄ_aとすれば、不連続モードにおいては以下の（７）式が成立する。
ｄＶ_C1＝ｄ_aＶ₁
ｄ（Ｖ_C2＋Ｖ₁）＝ｄ_a（Ｖ_C1−Ｖ_C2）
ｄ（Ｖ_C3＋Ｖ₁＋Ｖ₂）
＝ｄ_a（Ｖ_C1−Ｖ_C3−Ｖ₂）
ｄ（Ｖ_C4＋Ｖ₁＋Ｖ₂＋Ｖ₃）
＝ｄ_a（Ｖ_C1−Ｖ_C4−Ｖ₂−Ｖ₃） （７）

上記（２），（７）式を用いれば、不連続モードでの動作における蓄電セルＢ１への出力電圧Ｖ₁を以下のとおり表すことができる。
Ｖ₁＝｛ｄ／ｄ_a｝Ｖ_in （８）

均等化回路１の定常状態においては、上記（８）式に示されるとおり、蓄電セルＢ１〜Ｂ４の電圧の合計電圧Ｖ_inを時比率ｄ（及び、図５に示される状態が実現されてダイオードが導通する期間の割合ｄ_a）に応じて変換してなる出力電圧が最低電圧セルＢ１へと出力されるとともに、当該蓄電セルＢ１に対して優先的に電流が出力される。

このような定常状態での動作中に各素子を流れる電流、及びスイッチＱに印加される電圧の定性的な時間変化を、図９のグラフ（ａ）〜（ｅ）に示す。なお、図９においてＴ_aとは、スイッチングの一周期中、図５に示す状態が実現される期間を表し、Ｔ_bとは、スイッチングの一周期中、図８に示す状態が実現される期間を表す。

図９中、グラフ（ａ）は、不連続モードにおいてインダクタＬｉｎを流れる電流ｉ_Linの定性的な時間変化を表す。図４、図５に示す状態が実現される期間（Ｔ_ON，Ｔ_aでそれぞれ示される期間）の波形は図６のグラフ（ａ）と同様であるが、図８に示される状態が実現される期間（Ｔ_bで示される期間）においては、Ｌｉｎに印加される電圧がゼロであるため電流ｉ_Linは一定（Ｉ_Lin-b）となる。

図９中、グラフ（ｂ）は、不連続モードにおいて最低電圧の蓄電セルＢ１に対応するインダクタＬ^*（本実施例においてはＬ１）とそれ以外の任意のインダクタＬｉ（Ｌ２〜Ｌ４のうち任意のインダクタ）とをそれぞれ流れる電流ｉ_L*，ｉ_Liの定性的な時間変化を表す。図４、図５に示す状態が実現される期間の波形は図６のグラフ（ｂ）と同様であるが、図８に示される状態が実現される期間においては、インダクタＬ１〜Ｌ４に印加される電圧が全てゼロであるため電流ｉ_L*及びｉ_Liが一定（Ｉ_L*-b及びＩ_Li-b）となる。

図９中、グラフ（ｃ）は、不連続モードにおいて最低電圧の蓄電セルＢ１に対応するコンデンサＣ^*（本実施例においてはＣ１）とそれ以外の任意のコンデンサＣｉ（Ｃ２〜Ｃ４のうち任意のコンデンサ）とをそれぞれ流れる電流ｉ_C*，ｉ_Ciの定性的な時間変化を表す。図４、図５に示す状態が実現される期間の波形は図６のグラフ（ｃ）と同様であるが、図８に示される状態が実現される期間においては、全てのインダクタに流れる電流が一定であるため、電流ｉ_C*及びｉ_Ciも一定となる。

図９中、グラフ（ｄ）は、不連続モードにおいて最低電圧の蓄電セルＢ１に対応するダイオードＤ^*（本実施例においてはＤ１）とそれ以外の任意のダイオードＤｉ（Ｄ２〜Ｄ４のうち任意のダイオード）とをそれぞれ流れる電流ｉ_D*，ｉ_Diの定性的な時間変化を表す。すなわち本実施例において、ｉ_D*のグラフはダイオードＤ１を流れる電流の定性的な時間変化を表し、ｉ_DiのグラフはダイオードＤ２〜Ｄ４のうち任意のものを流れる電流の定性的な時間変化を表す。図４、図５に示す状態が実現される期間の波形は図６のグラフ（ｄ）と同様であるが、図８に示される状態が実現される期間においては、全てのダイオードが非導通となるためｉ_D*，ｉ_Diはゼロとなる。

図９中、グラフ（ｅ）は、不連続モードにおいてスイッチＱに印加される電圧Ｖ_DSの定性的な時間変化を表す。図４、図５に示す状態が実現される期間の波形は図７のグラフ（ｅ）と同様である。また、図８に示される状態が実現される期間中、スイッチＱに対しては、図５に示される状態と同様にコンデンサＣ１の電圧とインダクタＬ１の電圧の合計電圧が印加されるが、この期間においてはインダクタＬ１の電圧がゼロとなるため、スイッチＱの電圧Ｖ_DSが低下する。

ここで、図９中、Ｔ_aで示される期間中のｉ_D*の低下勾配は、図５から
ｉ_D*＝ｉ_L1＋ｉ_L2＋ｉ_L3＋ｉ_L4＋ｉ_Lin （９）
が成立することを考慮すれば、全てのインダクタＬ１〜Ｌ４、及びＬｉｎを流れる電流の低下勾配の和となる。この期間において各インダクタに印加される電圧は−Ｖ₁であるため、ｉ_D*の低下勾配はＶ₁×［１／Ｋ₁＋１／Ｋ₂＋１／Ｋ₃＋１／Ｋ₄＋１／Ｋ_in］と表わされる。ただし、インダクタＬ１〜Ｌ４、及びＬｉｎのインダクタンスをそれぞれＫ₁〜Ｋ₄、及びＫ_inとした。

不連続モードにおいて、スイッチをターンオンする直前にはｉ_D*が０となっているため、スイッチのオフ期間として任意のＴ_offが与えられたとき、ｉ_D*はＴ_off×Ｖ₁×［１／Ｋ₁＋１／Ｋ₂＋１／Ｋ₃＋１／Ｋ₄＋１／Ｋ_in］以上の大きさにはならない。すなわち、ｉ_D*の大きさが、ある所定の値以下に制限されることとなる。ｉ_D*は全てのインダクタに流れる電流値の合計であることを考慮すれば、同様に各インダクタを流れる電流の大きさも、ある所定の値以下に制限されることがわかる。すなわち、不連続モードにおいて各素子を流れる電流の大きさは所定の値以下に制限されることとなるため、電流検出回路を用いて各素子を流れる電流を監視し、フィードバック制御を行うことが不要となる。したがって、少なくとも不連続モードで動作させる態様においては、フィードバック制御回路を省略することにより、本発明の均等化回路に対する制御回路を簡素化することが可能である。

これに対し、連続モードにおいては、スイッチをターンオンする直前であってもｉ_D*が０とはならない。ターンオン直前のｉ_D*を理論的に決定することは困難であるため、素子に大電流が流れることを防止するためには、電流検出回路を用いたフィードバック制御によって各電流を制御することが望ましい。

なお、蓄電セル電圧の均等化動作が不連続モードとなるための境界条件は、
ｄ＜Ｖ_*／（Ｖ_in＋Ｖ_*） （１０）
で表される。すなわち、時比率ｄを十分低くすれば均等化動作を不連続モードへと導くことが可能である。

蓄電セル均等化動作の実験結果
Ｃｉｎとしては容量が６０μＦのコンデンサをＣ１〜Ｃ４としては容量が２０μＦのコンデンサを、Ｌｉｎとしてはインダクタンスが１５０μＨであるインダクタを、Ｌ１〜Ｌ４としてはインダクタンスが２２μＨであるインダクタを用いて、図３に示す構成の均等化回路を作成し、これを静電容量が２２０Ｆである電気二重層キャパシタとしての蓄電セルＢ１〜Ｂ４に接続して、均等化システムを構成した。さらに、この均等化システムを用いて、スイッチの動作周波数を２００ｋＨｚとし、時比率ｄ＝０．１４５、蓄電セルＢ１〜Ｂ４の初期電圧をそれぞれ７Ｖ、９．５Ｖ、１２Ｖ、１４．５Ｖとした上で蓄電セルの均等化動作を行った。結果を図１０に示す。動作開始直後はＢ１の電圧が最も低いため、Ｂ１の電圧のみが上昇し、それ以外のＢ２〜Ｂ４の電圧は降下している。Ｂ１の電圧がＢ２の電圧と等しくなると、Ｂ１とＢ２の電圧は上昇し、その他のＢ３とＢ４の電圧は降下している。いずれの期間においても同様の動作で、電圧の最も低い蓄電セルの電圧が上昇し、その他の蓄電セルの電圧は低下し、最終的に全ての蓄電セルの電圧は均一となっていることがわかる。

均等化回路１の構成
図１１は、本発明の第２実施例としての均等化回路１を示した回路図である。図１１の均等化回路と図３の均等化回路とでは、コンデンサＣ１〜Ｃ４の接続態様が異なる。具体的に、図１１の均等化回路において、コンデンサＣ１は図３と同様に第１のダイオード−インダクタ回路におけるダイオードとインダクタの中間点と入力回路との間に接続されているが、一方でコンデンサＣ２〜Ｃ４とは、図３の構成とは異なり、第１〜第３のダイオード−インダクタ回路の各中間点の間と、第２〜第４のダイオード−インダクタ回路の各中間点の間とに、それぞれ接続されている。

均等化回路１の動作
次に、蓄電セルＢ１〜Ｂ４の電圧を均等化するときの、均等化回路１の動作を説明する。動作開始時においてＢ１〜Ｂ４にはそれぞれ異なる電圧が与えられているものとし、特にＢ１の電圧が最低であるとする。

実施例１の均等化回路と同様に、図１１の均等化回路も、連続モードと不連続モードの両方で動作可能である。連続モードでの動作において、スイッチＱがオンである期間中には図１２に示すとおり回路内を電流が流れ、スイッチＱがオフである期間中には図１３に示すとおりの電流が流れる。Ｑのオフ期間中にはダイオードＤ１のみが導通するため、蓄電セルＢ１に対して優先的に電流が出力され、蓄電セル電圧が均等化される。なお、実施例１における（１）〜（３）と同様に電圧変換回路の定常状態について計算を行えば、定常状態において蓄電セルＢ１に出力される電圧は（４）式で与えられることが示される。

また、図１１の均等化回路を不連続モードで動作させた場合には、図１３に示す状態から図１２へ示す状態へと移るに際し、全てのダイオードが非導通である図１４の状態を経由する。このようなモードでの動作においても、図１３に示す状態においては蓄電セルＢ１に対し優先的に電流が出力されるため、蓄電セル電圧が均等化される。なお、不連続モードでの動作においても、電圧変換回路の定常状態について（１），（２），（７）式と同様の計算を行うことにより、蓄電セルＢ１に対しては（８）式で与えられる電圧が出力されることが示される。

均等化回路１の構成
図１５は、本発明の第３実施例としての均等化回路１を示した回路図である。図１５の均等化回路は、図３に示す均等化回路において、各ダイオード−インダクタ回路内のダイオードとインダクタとの位置を交換し、さらに入力回路内のスイッチＱとインダクタＬｉｎとの位置を交換したものである。

均等化回路１の動作
次に、蓄電セルＢ１〜Ｂ４の電圧を均等化するときの、均等化回路１の動作を説明する。動作開始時においてＢ１〜Ｂ４にはそれぞれ異なる電圧が与えられているものとし、特にＢ１の電圧が最低であるとする。

実施例１の均等化回路と同様に、図１５の均等化回路も、連続モードと不連続モードの両方で動作可能である。連続モードでの動作において、スイッチＱがオンである期間中には図１６に示すとおり回路内を電流が流れ、スイッチＱがオフである期間中には図１７に示すとおりの電流が流れる。Ｑのオフ期間中にはダイオードＤ１のみが導通するため、蓄電セルＢ１に対して優先的に電流が出力され、蓄電セル電圧が均等化される。なお、実施例１における（１）〜（３）と同様に電圧変換回路の定常状態について計算を行えば、定常状態において蓄電セルＢ１に出力される電圧は（４）式で与えられることが示される。

また、図１５の均等化回路を不連続モードで動作させた場合には、図１７に示す状態から図１６へ示す状態へと移るに際し、全てのダイオードが非導通である図１８の状態を経由する。このようなモードでの動作においても、図１７に示す状態においては蓄電セルＢ１に対し優先的に電流が出力されるため、蓄電セル電圧が均等化される。なお、不連続モードでの動作においても、電圧変換回路の定常状態について（１），（２），（７）式と同様の計算を行うことにより、蓄電セルＢ１に対しては（８）式で与えられる電圧が出力されることが示される。

均等化回路１の構成
図１９は、本発明の第４実施例としての均等化回路１を示した回路図である。図１９の均等化回路は、図１１に示す均等化回路において、各ダイオード−インダクタ回路内のダイオードとインダクタとの位置を交換し、さらに入力回路内のスイッチＱとインダクタＬｉｎとの位置を交換したものである。

均等化回路１の動作
次に、蓄電セルＢ１〜Ｂ４の電圧を均等化するときの、均等化回路１の動作を説明する。動作開始時においてＢ１〜Ｂ４にはそれぞれ異なる電圧が与えられているものとし、特にＢ１の電圧が最低であるとする。

実施例１の均等化回路と同様に、図１９の均等化回路も、連続モードと不連続モードの両方で動作可能である。連続モードでの動作において、スイッチＱがオンである期間中には図２０に示すとおり回路内を電流が流れ、スイッチＱがオフである期間中には図２１に示すとおりの電流が流れる。Ｑのオフ期間中にはダイオードＤ１のみが導通するため、蓄電セルＢ１に対して優先的に電流が出力され、蓄電セル電圧が均等化される。なお、実施例１における（１）〜（３）と同様に電圧変換回路の定常状態について計算を行えば、定常状態において蓄電セルＢ１に出力される電圧は（４）式で与えられることが示される。

また、図１９の均等化回路を不連続モードで動作させた場合には、図２１に示す状態から図２０へ示す状態へと移るに際し、全てのダイオードが非導通である図２２の状態を経由する。このようなモードでの動作においても、図２１に示す状態においては蓄電セルＢ１に対し優先的に電流が出力されるため、蓄電セル電圧が均等化される。なお、不連続モードでの動作においても、電圧変換回路の定常状態について（１），（２），（７）式と同様の計算を行うことにより、蓄電セルＢ１に対しては（８）式で与えられる電圧が出力されることが示される。

均等化システム２の構成
次に、図２３〜図２５を用いて蓄電セル電圧の均等化システム２の構成及び動作を説明する。図２３は、図３で示された実施例１の構成に対して、Ｂ１〜Ｂ４の蓄電セルの電圧を検出する電圧検出回路と、検出結果と基準電圧を比較して差分に応じた信号を出力する比較演算回路と、比較結果に基づいてスイッチＱの時比率ｄを制御するための時比率制御回路と、を接続してなる均等化システム２を示している。

電圧検出回路は、電圧を検出して検出結果に応じた信号を発することのできる任意の電圧計であってよい。また比較演算回路は、電圧検出回路からアナログ信号が発せられる場合には、Ａ／Ｄコンバータを介して検出回路に接続されたデジタル・シグナル・プロセッサ等であってよい。比較演算回路には、電圧の基準値を記録するためのメモリ等が必要に応じて備えられている。なお、検出回路からの信号がデジタル信号であるならば、Ａ／Ｄコンバータは不要である。時比率制御回路は、比較演算回路から受信した信号に応じて一定の時間間隔ごとにスイッチＱに対してオン・オフを切り替えるための信号を発するよう構成された、スイッチングドライバ回路等であってよい。時比率制御回路からスイッチＱに対して送信される、スイッチを切り替える信号の送信間隔を制御することにより、時比率を制御することができる。または、スイッチング電源回路に対してスイッチ切り替え信号を送信する制御回路と時比率制御回路とは別の回路であって、時比率制御回路が比較演算回路からの信号に応じた時比率を指示する信号を当該切り替え信号を送信する回路へと送信し、これにより、指示された時比率に従うタイミングで切り替え信号を送信させるという構成をとることも可能である。

ただし、本発明の均等化システムに用いられる検出回路、比較演算回路、及び時比率制御回路が上記の具体的な構成に限られるわけではない。当業者であれば、本発明の教示に従い、同様の機能を備えた別の回路を適宜構成することが可能である。本発明は、そのようなバリエーションの全てをその範囲に含む。

均等化システム２の動作
次に、図２３に示される均等化システム２の動作を説明する。

均等化回路の動作中、電圧検出回路は随時蓄電セルＢ１〜Ｂ４の電圧を検出し、検出結果を表わす信号を比較演算回路へと発している。ただし、電圧検出回路に対してクロック発振器を接続し、クロック信号に応じて所定のタイミングで検出結果の信号を発するよう構成してもよい。

次に、比較演算回路は、必要に応じてＡ／Ｄコンバータを介して、上記検出結果を表わす信号を受信し、この検出結果を基準電圧と比較する。一例としては、電圧変換回路の定常状態における出力電圧の目標値を基準電圧とし、この基準電圧と最低電圧の蓄電セル電圧とを比較することができる。このような例において、蓄電セルの電圧が基準電圧よりも低い場合、比較演算回路は、時比率制御回路に対し、スイッチＱの時比率を大きくすることを指示する信号を発する。これにより均等化速度が上昇する。

同様に、蓄電セルの電圧が基準電圧よりも高い場合、比較演算回路は、時比率制御回路に対し、スイッチＱの時比率を小さくする方向へと信号を発する。これにより均等化速度が低下する。

均等化システム２の、その他の例
図２４の均等化システム２は、図３で示した実施例１の均等化回路に対して、Ｂ１〜Ｂ４の蓄電セルに流れる電流を検出する電流検出回路と、検出結果と基準電流値を比較して差分に応じた信号を出力する比較演算回路、比較結果に基づいてスイッチＱの時比率を制御するための時比率制御回路を加えたものである。図２３の均等化システムにおける電圧検出回路に代わって、電流検出回路を用いた均等化システムである。このような構成の均等化システムを動作させれば、蓄電セルの電流を所望の値へと調整することが可能となる。本発明の均等化回路を連続モードで動作させるときには、特にこのような制御システムにより電流を調整することが望ましい。

以上、フィードバック制御機能を備えた均等化システム２としては、特に電圧あるいは電流の一方のみを検出して制御を行う態様について説明したが、電圧と電流を共に検出し制御を行うことも可能である。例として、図２５に蓄電セルの電圧及び電流を検出し、スイッチＱの時比率の制御を行う構成を示す。このような均等化システムを用いれば、蓄電セルに流れ込む電流が許容範囲を超えない範囲で時比率を上昇させることにより安全かつ迅速に均等化を行うなど、均等化動作を任意に制御することが可能となる。なお、図２３〜図２５において示される均等化回路の構成は図３に示される回路構成と同一であるが、均等化システム２に用いる均等化回路は、図３に限らず本発明の均等化回路であればどのようなものであってもよい。

本発明に従い、コンデンサ、二次電池、電気二重層キャパシタ等の蓄電セル電圧を均等化するための均等化回路、均等化システムを構成することができる。本発明は、コンデンサ、二次電池、電気二重層キャパシタ等の蓄電セルを用いる電源に広く適用できる。

１ 均等化回路
２ 均等化システム
Ｂ１〜Ｂ４ 蓄電セル
Ｃ１〜Ｃ４ コンデンサ
Ｄ１〜Ｄ４ ダイオード
Ｌ１〜Ｌ４，Ｌｉｎ インダクタ
Ｖｉｎ 直流電源
Ｑ スイッチ

Claims (8)

1. 蓄電セルの電圧を均等化する、スイッチを備えた均等化回路であって、
   直列接続された第１から第ｎ（ｎは２以上の整数）の蓄電セルそれぞれに印加された電圧の合計電圧が入力される、入力回路と、
   前記均等化回路の定常状態において、前記スイッチのオン、オフの時比率に応じて前記合計電圧を変換することにより生成される出力電圧を、前記第１から第ｎの蓄電セルのうち最も電圧の低い１以上の蓄電セルに対して出力するとともに、
   前記最も電圧の低い１以上の蓄電セルに対して優先的に電流を出力することにより、前記第１から第ｎの蓄電セルの電圧を均等化する
   よう構成された、出力回路と
   を備え、
   前記入力回路は、
   前記合計電圧が入力されるコンデンサと、
   インダクタと、
   前記スイッチと
   を備え、
   前記出力回路は、
   ダイオードと該ダイオードのアノードに接続されたインダクタとからなり、前記第１から第ｎの蓄電セルのそれぞれに対して並列に接続される、第１から第ｎのダイオード−インダクタ回路であって、それぞれのインダクタからダイオードへと向かう極性の電流を遮断しないよう直列接続された、該第１から第ｎのダイオード−インダクタ回路と、
   第１の該ダイオード−インダクタ回路におけるダイオードとインダクタの中間点と、前記入力回路と、の間に接続された、第１のコンデンサと、
   第ｋ−１（ｋは２以上ｎ以下の整数）の該ダイオード−インダクタ回路におけるダイオードとインダクタの中間点と、第ｋの該ダイオード−インダクタ回路におけるダイオードとインダクタの中間点と、の間に接続された第ｋのコンデンサとして２以上ｎ以下のそれぞれのｋに対して与えられる、第２から第ｎのコンデンサと、
   を備えることを特徴とする、均等化回路。
2. 蓄電セルの電圧を均等化する、スイッチを備えた均等化回路であって、
   直列接続された第１から第ｎ（ｎは２以上の整数）の蓄電セルそれぞれに印加された電圧の合計電圧が入力される、入力回路と、
   前記均等化回路の定常状態において、前記スイッチのオン、オフの時比率に応じて前記合計電圧を変換することにより生成される出力電圧を、前記第１から第ｎの蓄電セルのうち最も電圧の低い１以上の蓄電セルに対して出力するとともに、
   前記最も電圧の低い１以上の蓄電セルに対して優先的に電流を出力することにより、前記第１から第ｎの蓄電セルの電圧を均等化する
   よう構成された、出力回路と
   を備え、
   前記入力回路は、
   前記合計電圧が入力されるコンデンサと、
   インダクタと、
   前記スイッチと
   を備え、
   前記出力回路は、
   ダイオードと該ダイオードのカソードに接続されたインダクタとからなり、前記第１から第ｎの蓄電セルのそれぞれに対して並列に接続される、第１から第ｎのダイオード−インダクタ回路であって、それぞれのダイオードからインダクタへと向かう極性の電流を遮断しないよう直列接続された、該第１から第ｎのダイオード−インダクタ回路と、
   該第１から第ｎのダイオード−インダクタ回路のそれぞれにおけるダイオードとインダクタの中間点と前記入力回路との間に接続された、第１から第ｎのコンデンサと、
   を備えることを特徴とする、均等化回路。
3. 蓄電セルの電圧を均等化する、スイッチを備えた均等化回路であって、
   直列接続された第１から第ｎ（ｎは２以上の整数）の蓄電セルそれぞれに印加された電圧の合計電圧が入力される、入力回路と、
   前記均等化回路の定常状態において、前記スイッチのオン、オフの時比率に応じて前記合計電圧を変換することにより生成される出力電圧を、前記第１から第ｎの蓄電セルのうち最も電圧の低い１以上の蓄電セルに対して出力するとともに、
   前記最も電圧の低い１以上の蓄電セルに対して優先的に電流を出力することにより、前記第１から第ｎの蓄電セルの電圧を均等化する
   よう構成された、出力回路と
   を備え、
   前記入力回路は、
   前記合計電圧が印加されるコンデンサと、
   インダクタと、
   前記スイッチと
   を備え、
   前記出力回路は、
   ダイオードと該ダイオードのカソードに接続されたインダクタとからなり、前記第１から第ｎの蓄電セルのそれぞれに対して並列に接続される、第１から第ｎのダイオード−インダクタ回路であって、それぞれのダイオードからインダクタへと向かう極性の電流を遮断しないよう直列接続された、該第１から第ｎのダイオード−インダクタ回路と、
   第１の該ダイオード−インダクタ回路におけるダイオードとインダクタの中間点と、前記入力回路と、の間に接続された、第１のコンデンサと、
   第ｋ−１（ｋは２以上ｎ以下の整数）の該ダイオード−インダクタ回路におけるダイオードとインダクタの中間点と、第ｋの該ダイオード−インダクタ回路におけるダイオードとインダクタの中間点と、の間に接続された第ｋのコンデンサとして２以上ｎ以下のそれぞれのｋに対して与えられる、第２から第ｎのコンデンサと、
   を備えることを特徴とする、均等化回路。
4. 前記直列接続された第１から第ｎの蓄電セルに対し、請求項１乃至３のいずれか一項に記載の均等化回路を接続してなる、蓄電セル電圧の均等化システム。
5. 前記第１から第ｎの蓄電セルのうち少なくとも１つは、コンデンサ、二次電池、又は電気二重層キャパシタを含む、請求項４に記載の均等化システム。
6. 請求項４又は５に記載の均等化システムと、
   前記蓄電セルのうち少なくとも１つの電圧を検出する蓄電セル電圧検出回路と、
   前記蓄電セル電圧検出回路が検出した電圧を基準電圧と比較する比較演算回路と、
   前記比較演算回路による比較の結果に基づいてスイッチング電源回路における前記スイッチのオン、オフの時比率を制御する時比率制御回路と
   を備えた、蓄電セル電圧の均等化システム。
7. 請求項４又は５に記載の均等化システムと、
   前記蓄電セルのうち少なくとも１つを流れる電流を検出する蓄電セル電流検出回路と、 前記蓄電セル電流検出回路が検出した電流を基準電流と比較する比較演算回路と、
   前記比較演算回路による比較の結果に基づいてスイッチング電源回路における前記スイッチのオン、オフの時比率を制御する時比率制御回路と
   を備えた、蓄電セル電圧の均等化システム。
8. 請求項４又は５に記載の均等化システムと、
   前記蓄電セルのうち少なくとも１つの電圧を検出する蓄電セル電圧検出回路と、
   前記蓄電セルのうち少なくとも１つを流れる電流を検出する蓄電セル電流検出回路と、 前記蓄電セル電圧検出回路が検出した電圧を基準電圧と比較する第１の比較演算回路と、
   前記蓄電セル電流検出回路が検出した電流を基準電流と比較する第２の比較演算回路と、
   第１及び第２の前記比較演算回路による比較の結果に基づいてスイッチング電源回路における前記スイッチのオン、オフの時比率を制御する時比率制御回路と
   を備えた、蓄電セル電圧の均等化システム。

Images