JP6465358B2 - 電圧均等化回路システム - Google Patents

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Description

本発明は、複数個の蓄電セル（コンデンサ、二次電池、電気二重層キャパシタ、等）の直列接続により構成される蓄電モジュールにおいて、各蓄電セルの電圧を均等化する均等化回路システムに関する。
二次電池や電気二重層キャパシタ等の蓄電セルは所望の電圧を得るために複数個の蓄電セルを直列に接続することにより蓄電モジュールを構成して使用される。また、比較的大きな電力及びエネルギーが必要な用途においてはこれらの蓄電モジュールを更に直列に接続し蓄電システムを構成して使用する。
上述の蓄電モジュール及び蓄電システムにおいては繰り返し充放電を行ううちに、各蓄電セルの容量、内部抵抗、環境温度、自己放電等のばらつきに起因した蓄電セル電圧のばらつきが発生する。一般的に電圧ばらつきが発生した蓄電モジュールや蓄電システムにおいては、劣化の加速的進行および利用可能エネルギーの低下等といった問題が発生する。このような問題を解消するために、各種の電圧均等化回路が提案されている。
規模の大きな蓄電システムでは、上述の蓄電セル電圧のばらつきの発生要因のうち環境温度に起因した電圧ばらつきの発生が深刻になる傾向がある。一般的に、システムの規模が大きい場合は必然的にシステムの物理的サイズも大きくなるため、規模の大きな蓄電システム内の温度分布を均一にすることは困難となる。一方で、蓄電システムを構成する各蓄電モジュールの物理的サイズは蓄電システムと比較して小さいため、蓄電モジュール内の温度分布は比較的小さくなる。言い換えると、各蓄電モジュール内の温度は比較的均一であるため各蓄電セル電圧のばらつきの程度は比較的小さく、一方で各蓄電モジュールの間には比較的大きな温度ばらつきがあるため各蓄電モジュールの電圧ばらつきの程度は大きくなる傾向にある。
特開２０１３−１８３５５７号公報 特開２０１１−５５６４８号公報
H. S. Park, C. H. Kim, K. B. Park, G. W. Moon, and J. H. Lee, "Design of a charge equalizer based on battery modularization," IEEE Transactions on Vehicular Technology, vol. 58, no. 7, pp. 3216-3223, 2009. 鵜野将年、久木田明夫"直列共振形多段倍電圧整流回路を用いた二石式セルバランス回路−充放電器との統合化に適した動作モードについての検討−," 電子情報通信学会（電子通信エネルギー研究会）、信学技報 vol.114, no.63, pp.7-12.
一般的に、電圧ばらつきの程度が大きいほど電圧均等化回路には大きな容量（電力容量）が求められる。上述のとおり、各蓄電モジュール内の蓄電セルの電圧ばらつきの程度は低く、各蓄電モジュール間の電圧ばらつきの程度は大きくなる傾向にある。よって、各蓄電モジュール内（即ちセル用）と蓄電モジュール間（即ちモジュール用）とで異なる電圧均等化回路を採用するのが有効である。蓄電モジュール内の蓄電セル電圧均等化回路と蓄電モジュール電圧均等化回路に異なる均等化回路方式を用いた方式が提案されている。システムの概念図を図１に示す。
蓄電モジュール内の均等化と蓄電モジュール間の均等化とで異なる均等化回路方式を用いることで、蓄電システム全体として最適な電圧均等化が可能となる。しかし、蓄電モジュール内の均等化回路（以降、蓄電セル電圧均等化回路と呼ぶ。）と蓄電モジュール間の均等化回路（以降、蓄電モジュール電圧均等化回路と呼ぶ。）はそれぞれ独立に動作するものであり、各々がスイッチを必要とする。一般的に、スイッチは複数個の部品からなる駆動回路を必要とするため、スイッチの数は回路構成の複雑さを表す指標として用いられる。非特許文献１に示されているスイッチトキャパシタ（図２ａ）を用いた均等化回路方式では蓄電セルならびに蓄電モジュールの数に比例した多数個のスイッチが必要となるため、システムの回路構成が飛躍的に複雑化してしまう。非特許文献１には１つのスイッチで動作可能な多巻線トランスを用いた均等化回路方式（図２ｂ）も示されているが、多巻線トランスの設計の困難さが最大の短所である。
多巻線トランスが不要であり且つ２個のスイッチで動作可能な均等化回路方式が特許文献１により提案されている（図３）。ハーフブリッジ回路と直列共振型倍電圧整流回路の組み合わせにより構成される回路方式であり、ハーフブリッジで生成される矩形波電圧により直列共振型倍電圧回路は駆動される。この均等化回路方式を蓄電セル電圧均等化回路ならびに蓄電モジュール電圧均等化回路に用いれば蓄電システムの回路構成の大幅な簡素化が可能であるが、依然として蓄電セル電圧均等化回路と蓄電モジュール電圧均等化回路の両方にスイッチが必要である。
本発明はこのような背景の下でなされたものである。本発明は、蓄電セル電圧均等化回路と蓄電モジュール電圧均等化回路とを備えた均等化回路システムにおいて蓄電セル電圧均等化回路自体がスイッチを有さずとも、その動作を可能とし、回路システム全体としてスイッチ数を削減することによりシステムの簡素化を図ることを目的とする。
上記課題を解決するため、本発明は、第１から第ｎ（ｎは２以上の整数）の蓄電モジュールの各々に対して各々接続されて、各々の蓄電モジュールに含まれる複数の蓄電セル間で蓄電セル電圧を均等化するよう各々構成された、第１から第ｎの蓄電セル電圧均等化回路と、第１から第ｎの蓄電モジュール間で蓄電モジュール電圧を均等化するよう構成された、スイッチ切り替えにより動作する蓄電モジュール電圧均等化回路とを備え、第１から第ｎの蓄電セル電圧均等化回路の各々は、蓄電モジュール電圧均等化回路から、スイッチ切り替えに応じて変化する入力電圧の入力を受けて動作するよう構成された、電圧均等化回路システムを提供する。
上記電圧均等化回路システムによれば、スイッチ式の蓄電モジュール電圧均等化回路の動作に伴い、そのスイッチングノードで発生する矩形波状等の時間変化する電圧を入力電圧として、蓄電セル電圧均等化回路を動作させることが可能となるため、蓄電セル電圧均等化回路自体に別個のスイッチを設ける必要がない。
上記電圧均等化回路システムにおいて、第ｋ（ｋは１からｎのいずれか）の蓄電モジュールに含まれる蓄電セルの数をｍk（ｍkは２以上の整数）としたとき、第ｋの蓄電セル電圧均等化回路は、直列接続された第１から第ｍkの蓄電セルの各々に対して、２つの直列接続された蓄電セル電圧均等化回路内ダイオードを並列に接続し、更に、２つの直列接続された蓄電セル電圧均等化回路内ダイオードの各々における中間点に蓄電セル電圧均等化回路内キャパシタが接続された、蓄電セル電圧均等化回路内多段倍電圧整流回路と、入力電圧を変換し、蓄電セル電圧均等化回路内キャパシタの各々に対して交流電圧を出力する、蓄電セル電圧均等化回路内共振回路とを備え、蓄電セル電圧均等化回路内共振回路から出力される交流電圧によって第１から第ｍkの蓄電セルの電圧を均等化するよう構成されたものとすることができる。この場合、蓄電セル電圧均等化回路内共振回路としては、直列接続された共振回路内インダクタと共振回路内キャパシタとを備える共振回路を用いることができる。
蓄電モジュール電圧均等化回路は、１以上の蓄電モジュール電圧均等化回路内キャパシタを更に備え、スイッチ切り替えにより、第１から第ｎの蓄電モジュールと１以上の蓄電モジュール電圧均等化回路内キャパシタとの接続状態を変化させて、第１から第ｎの蓄電モジュールに１以上の蓄電モジュール電圧均等化回路内キャパシタを介した相互充放電をさせることにより、第１から第ｎの蓄電モジュールの電圧を均等化するよう構成されたものであってよい。
あるいは、蓄電モジュール電圧均等化回路は、直列接続された第１から第ｎの蓄電モジュールの各々に対して、２つの直列接続された蓄電モジュール電圧均等化回路内ダイオードを並列に接続し、更に、２つの直列接続された蓄電モジュール電圧均等化回路内ダイオードの各々における中間点に蓄電モジュール電圧均等化回路内キャパシタが接続された、蓄電モジュール電圧均等化回路内多段倍電圧整流回路と、直列接続された第１から第ｎの蓄電モジュール各々の電圧の合計電圧の入力を受けて、スイッチ切り替えにより変化する電圧を出力する、蓄電モジュール電圧均等化回路内入力回路と、蓄電モジュール電圧均等化回路内入力回路から出力された電圧を変換し、蓄電モジュール電圧均等化回路内キャパシタの各々に対して交流電圧を出力する、蓄電モジュール電圧均等化回路内共振回路とを備え、蓄電モジュール電圧均等化回路内共振回路から出力される交流電圧によって第１から第ｎの蓄電モジュールの電圧を均等化するよう構成されたものであってよい。この場合、蓄電モジュール電圧均等化回路内共振回路としては、直列接続された共振回路内インダクタと共振回路内キャパシタとを備える共振回路を用いることができる。
あるいは、蓄電モジュール電圧均等化回路は、蓄電モジュール電圧均等化回路内インダクタを備えたスイッチ式コンバータとして構成され、スイッチ切り替えの時比率を調整することにより第１から第ｎの蓄電モジュールの電圧を均等化するよう構成されたものであってよい。
本発明の教示する共振型モジュラー式電圧均等化回路システムにおいては、蓄電モジュール電圧均等化回路内において発生する矩形波状等の電圧を利用して蓄電セル電圧均等化回路を駆動することにより、蓄電セル電圧均等化回路をスイッチレス化することが可能である。すなわち、蓄電セル電圧均等化回路を受動部品のみにより構成することが可能となるため、蓄電システムの大幅な簡素化が期待できる。
蓄電モジュール用均等化回路とセル用均等化回路を用いた蓄電システムの概念図。 スイッチトキャパシタを用いた従来の均等化回路方式。 多巻線トランスを用いた従来の均等化回路方式。 特許文献１の提案する、直列共振型倍電圧整流回路を用いた従来の均等化回路方式。 特許文献１の均等化回路において用いることができる、多段倍電圧整流回路の回路図（特許文献１の図３）。 特許文献１の均等化回路において入力回路として用いることができる、ハーフブリッジ型セルの回路図（特許文献１の図４ａ）。 特許文献１の均等化回路において入力回路として用いることができる、フルブリッジ型セルの回路図（特許文献１の図４ｂ）。 特許文献１の均等化回路において共振回路として用いることができる、直列共振回路の回路図（特許文献１の図５ａ）。 特許文献１の均等化回路において共振回路として用いることができる、並列共振回路の回路図（特許文献１の図５ｂ）。 特許文献１の均等化回路において共振回路として用いることができる、直並列共振回路の回路図（特許文献１の図５ｃ）。 特許文献１の均等化回路において共振回路として用いることができる、ＬＬＣ回路の回路図（特許文献１の図５ｄ）。 図６ａの直列共振回路に対してトランスを用いた共振回路の回路図（特許文献１の図６ａ）。 図６ｂの並列共振回路に対してトランスを用いた共振回路の回路図（特許文献１の図６ｂ）。 図６ｃの直並列共振回路に対してトランスを用いた共振回路の回路図（特許文献１の図６ｃ）。 図６ｄのＬＬＣ回路に対してトランスを用いた共振回路の回路図（特許文献１の図６ｄ）。 図４の多段倍電圧整流回路と、図５ａのハーフブリッジ型セルと、図６ａの直列共振回路とを接続することにより構成される、特許文献１の均等化回路の、一実施形態の回路図（特許文献１の図７）。 図８の均等化回路において、共振回路内のキャパシタと多段倍電圧整流回路内のキャパシタとを統合して描いた回路図（特許文献１の図８）。 図９の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたときの、各素子を流れる電流、及びスイッチに印加される電圧の時間変化を表わす図（特許文献１の図９）。 図９の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード２の期間中において流れる電流の経路を示す図（特許文献１の図１０）。 図９の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード３の期間中において流れる電流の経路を示す図（特許文献１の図１１）。 図９の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード４の期間中において流れる電流の経路を示す図（特許文献１の図１２）。 図９の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード１の期間中において流れる電流の経路を示す図（特許文献１の図１３）。 図９の均等化回路の動作をスイッチングの１周期に亘って平均化することにより得られる、等価回路の回路図（特許文献１の図１４）。 図９の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたときの、各素子を流れる電流、及びスイッチに印加される電圧の時間変化を表わす図（特許文献１の図１６）。 図９の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード２の期間中において流れる電流の経路を示す図（特許文献１の図１７）。 図９の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード３の期間中において流れる電流の経路を示す図（特許文献１の図１８）。 図９の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード４の期間中において流れる電流の経路を示す図（特許文献１の図１９）。 図９の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード１の期間中において流れる電流の経路を示す図（特許文献１の図２０）。 図９の均等化回路において、図５ａのハーフブリッジ型セルを図５ｂのフルブリッジ型セルに置き換え、更に図７ａの共振回路を用いた構成を示す回路図（特許文献１の図２１）。 図９の均等化回路において、図６ａの直列共振回路を図６ｂの並列共振回路に置き換えた構成を示す回路図（特許文献１の図２２）。 図９の均等化回路において、共振回路と多段倍電圧整流回路との接続点を変更した構成を示す回路図（特許文献１の図２３）。 図２３の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード２の期間中において流れる電流の経路を示す図（特許文献１の図２４）。 図２３の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード３の期間中において流れる電流の経路を示す図（特許文献１の図２５）。 図２３の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード４の期間中において流れる電流の経路を示す図（特許文献１の図２６）。 図２３の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード１の期間中において流れる電流の経路を示す図（特許文献１の図２７）。 図２３の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード２の期間中において流れる電流の経路を示す図（特許文献１の図２８）。 図２３の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード３の期間中において流れる電流の経路を示す図（特許文献１の図２９）。 図２３の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード４の期間中において流れる電流の経路を示す図（特許文献１の図３０）。 図２３の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード１の期間中において流れる電流の経路を示す図（特許文献１の図３１）。 本発明の教示するモジュラー均等化回路を用いた電圧均等化回路システムの概念図。 蓄電モジュール電圧均等化回路にスイッチトキャパシタを用いて構成される、本発明の電圧均等化回路システムを用いた蓄電システムの回路図（直列モジュール数は２）。 蓄電モジュール電圧均等化回路にスイッチトキャパシタを用いて構成される、従来の電圧均等化回路システムを用いた蓄電システムの回路図（直列モジュール数は２）。 蓄電モジュール電圧均等化回路にスイッチトキャパシタを用いて構成される、本発明の電圧均等化回路システムを用いた蓄電システムの回路図（直列モジュール数は３）。 蓄電モジュール電圧均等化回路に直列共振型倍電圧整流回路を用いて構成される、本発明の電圧均等化回路システムを用いた蓄電システムの回路図（直列モジュール数は３）。 蓄電モジュール電圧均等化回路に昇降圧型コンバータを用いて構成される、本発明の電圧均等化回路システムを用いた蓄電システムの回路図（直列モジュール数は２）。
これより図面を用いて、本発明に係る電圧均等化回路システムの構成、動作を説明する。但し、本発明に係る電圧均等化回路システムの構成、動作は、各図面を用いて説明される特定の具体的構成へと限定されるわけではなく、本発明の範囲内で適宜変更可能である。例えば、以下において各キャパシタは主に単独の蓄電素子であるとして、また蓄電セルはコンデンサ、二次電池、電気二重層キャパシタ等であるとして説明するが、これらは充放電可能な任意の素子、複数の素子からなるモジュール、あるいはそれらモジュールを用いて構成される任意の装置であってもよい。各蓄電素子の容量も、それぞれ異なっていてよい。各スイッチについても、以下においてはＭＯＳＦＥＴなどの半導体スイッチであるとして説明するが、任意の電子スイッチ、あるいは機械式スイッチを用いることも可能である。
電圧均等化回路システムに用いられる回路要素
本発明の電圧均等化回路システムの構成、動作を説明するに先立ち、これを構成する蓄電セル電圧均等化回路、蓄電モジュール電圧均等化回路に利用することができるスイッチトキャパシタ、共振型倍電圧整流回路の構成、動作を、本発明の発明者の一部又は全てによりなされた先願発明の開示（特許文献１，２）に基づいて説明する。
スイッチトキャパシタ
スイッチトキャパシタの構成、動作については、本発明者による先願発明（特願２００９−２０２６３３，特許第４５９０５２０号）の明細書（特許文献２）において説明されているとおりである。
すなわち、図２ａのスイッチトキャパシタを用いる場合は、直列にＱ１〜Ｑ６の順序で配置されているスイッチ群の接続状態を繰り返し切り替えることでキャパシタＣａ，Ｃｂと蓄電セル（又は蓄電モジュール）Ｂ１〜Ｂ３が相互充放電することにより、各キャパシタ及び蓄電セル（又は蓄電モジュール）の電圧が均等となる。
具体的には、奇数番号のスイッチＱ１，Ｑ３，Ｑ５がオンである時には、キャパシタＣａと蓄電セル（又は蓄電モジュール）Ｂ１とが、キャパシタＣｂと蓄電セル（又は蓄電モジュール）Ｂ２とが、それぞれ並列接続されることとなるため、並列接続されたキャパシタ及び蓄電セル（又は蓄電モジュール）間に電圧のばらつきが発生している場合には相互充放電が行われ、電圧ばらつきが解消される方向へと向かう。また一方で、偶数番号のスイッチＱ２，Ｑ４，Ｑ６がオンである時には、キャパシタＣａと蓄電セル（又は蓄電モジュール）Ｂ２とが、キャパシタＣｂと蓄電セル（又は蓄電モジュール）Ｂ３とが、それぞれ並列接続されることとなるため、並列接続されたキャパシタ及び蓄電セル（又は蓄電モジュール）間に電圧のばらつきが発生している場合には相互充放電が行われ、電圧ばらつきが解消される方向へと向かう。
したがって、奇数番号のスイッチを全てオンとする状態と偶数番号のスイッチを全てオンとする状態との間でスイッチングを繰り返すことにより、各々のキャパシタ及び蓄電セル（又は蓄電モジュール）は他の全てのキャパシタ及び蓄電セル（又は蓄電モジュール）と直接的、又は間接的に（他のキャパシタ等を介して）相互充放電を行うのであり、したがってキャパシタＣａ，Ｃｂ及び蓄電セル（又は蓄電モジュール）Ｂ１〜Ｂ３の電圧が均等化される。図２ａのスイッチトキャパシタは蓄電セル（又は蓄電モジュール）の直列数が３の場合の例であるが、任意の直列数（２以上）の蓄電セル（又は蓄電モジュール）に対して構成されたスイッチトキャパシタも同様の原理で動作可能である。
共振型倍電圧整流回路
共振型倍電圧整流回路の構成、動作については、本発明者のうち一部の発明者による先願発明（特願２０１２−４６５６９）の明細書（特許文献１）において説明されているとおりである。
図３の均等化回路は、特許文献１の提案する均等化回路の一例であり、多段倍電圧整流回路（キャパシタＣ１〜Ｃ４，ダイオードＤ１〜Ｄ８，出力側キャパシタＣｏｕｔ１〜Ｃｏｕｔ４。ただし出力側キャパシタＣｏｕｔ１〜Ｃｏｕｔ４は必須ではなく、これらを省いても動作原理は同様である。）と、ハーフブリッジ型の入力回路（スイッチＱ１，Ｑ２）と、共振回路（キャパシタＣｒ，インダクタＬｒ）とから構成されている。多段倍電圧整流回路と共振回路により直列共振型倍電圧整流回路が構成されている。図３に示すとおり均等化回路を蓄電セル（又は蓄電モジュール）Ｂ１〜Ｂ４に接続してスイッチＱ１，Ｑ２を交互にスイッチングすることにより、蓄電セル（又は蓄電モジュール）Ｂ１〜Ｂ４の電圧が均等化される。以下、特許文献１の記載を用いることにより（本発明の内容に鑑みて適宜追記等する。）、上記各回路、及びこれらにより構成される特許文献１の提案する均等化回路についての詳細を説明する。
多段倍電圧整流回路
図４は、特許文献１の提案する均等化回路において用いることができる、多段倍電圧整流回路の回路図である。多段倍電圧整流回路は、直列接続された蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６に対して２つの直列接続されたダイオードを並列に接続してなる、ダイオードＤ１〜Ｄ１２と、２つの直列接続されたダイオードの各々における中間点にキャパシタを接続してなる、キャパシタＣ１〜Ｃ６とから構成される。後述のとおり、端子Ｃ，Ｄ（第３，第４の端子とする。第１，２の端子については後述。）又はＥ，Ｆ（第５，第６の端子とする。）からキャパシタＣ１〜Ｃ６、及びダイオードＤ１〜Ｄ１２を介して交流電圧が入力されることにより、蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６の電圧が均等化される。なお、蓄電セル（又は蓄電モジュール）の直列接続数は、６に限らず２以上の任意の数であってよい。
入力回路
図５ａ，図５ｂは、それぞれ特許文献１の提案する均等化回路において入力回路として用いることができる、ハーフブリッジ型セル、フルブリッジ型セルの回路図である。
ハーフブリッジ型セルは、直列接続されたスイッチＱ１，Ｑ２の各々にフライホイールダイオードＤａ，Ｄｂを並列接続することにより構成される。スイッチＱ１，Ｑ２の両端間に電圧Ｖinが入力された状態で、これらスイッチのうちオンとするスイッチを経時的に切り替えることにより、端子Ａ，Ｂ（第１，第２の端子とする。）の間には、ピーク電圧Ｖin、ボトム電圧ゼロの矩形状の電圧が出力される。
フルブリッジ型セルは、スイッチＱ１，Ｑ２を直列接続してなるスイッチ組と、スイッチＱ３，Ｑ４を直列接続してなるスイッチ組と、を並列接続し、さらに各々のスイッチにフライホイールダイオードＤａ〜Ｄｄを並列接続することにより構成される。スイッチＱ１，Ｑ２の両端間（スイッチＱ３，Ｑ４の両端間）に電圧Ｖinが入力された状態で、スイッチＱ１及びＱ４をオンとする状態と、スイッチＱ２及びＱ３をオンとする状態と、の間で接続状態を経時的に切り替えることによって、端子Ａ，Ｂの間には、ピーク電圧Ｖin、ボトム電圧−Ｖinの矩形状の電圧が出力される。なお、入力回路としてフルブリッジ型セルを用いる場合、後段にはトランスを備えた共振回路を用いる等して、フルブリッジ回路と多段倍電圧整流回路との電圧レベルを独立させる必要がある。
共振回路
図６ａ〜図６ｄは、それぞれ特許文献１の提案する均等化回路において共振回路として用いることができる、直列共振回路、並列共振回路、直並列共振回路、ＬＬＣ回路の回路図である。いずれの回路も１以上のインダクタと１以上のキャパシタとから構成されており、端子Ａ，Ｂの間に矩形状の電圧が入力されたとき、端子Ｃ，Ｄの間に交流電圧を出力する。
なお、交流電圧の波形は一般に正弦波状となるが、単独の周波数成分のみを有する完全な正弦波が得られるとは限らない。また、交流電圧の基本周波数成分ｆs、及び振幅ＶMも、共振回路に含まれるインダクタのインダクタンス、キャパシタの容量だけでなく、端子Ｃ，Ｄ間に接続される負荷の特性に依存する。特に、負荷としてキャパシタＣ１〜Ｃ６を備えた多段倍電圧整流回路が接続される場合、ｆsはそれらの容量にも依存して変わりうる。
しかしながら、図６ａ〜図６ｄに示す共振回路のいずれを用いても、あるいは、少なくとも誘導性素子を備えた、他の如何なる回路を用いても（既に述べたとおり、負荷として接続される多段倍電圧整流回路がキャパシタを備える場合、それらキャパシタを容量性素子として、誘導性素子のみを接続することにより共振回路を構成してもよい。）、誘導性素子と容量性素子との共振現象により交流電圧が得られるのであり（後述の図１０に示すインダクタ電流ｉLrと同様の波形を有する電流が、多段倍電圧整流回路に入力される。）、周波数成分ｆs、振幅ＶMの具体的な値に関わらず、特許文献１の提案する均等化回路を同様の原理で動作させることが可能である。
なお、図７ａ〜図７ｄに示すとおり、端子Ｃ，Ｄの間に導線を設け、これをコアに対して巻回し、更に二次巻線をコアに対して巻回することによりトランスを形成すれば、端子Ｃ，Ｄの間に印加される交流電圧を変圧した上で、二次巻線の両端にある端子Ｅ，Ｆの間に出力することが可能となる。
特許文献１の提案する均等化回路
図８は、図４の多段倍電圧整流回路と、図５ａのハーフブリッジ型セルと、図６ａの直列共振回路とを接続することにより構成される、均等化回路の一実施形態を示している。図８の均等化回路中に存在するスイッチは２つのみで、その他は全て受動部品により構成されている。必要となるスイッチは蓄電セルの直列数に関係なく２つであり、各種従来方式の均等化回路と比較して回路構成が飛躍的に簡素化されている。また回路内に存在する磁性素子はインダクタＬｒのみであり、すなわち必要となる磁性素子も蓄電セル（又は蓄電モジュール）の直列接続数に関係なく１つであるため、各種従来方式の均等化回路と比較して回路の小型化を図ることが容易である。
特許文献１の提案する均等化回路による均等化動作
以下、特許文献１の提案する均等化回路による蓄電セル（又は蓄電モジュール）電圧の均等化動作を、図９〜図２０を用いて詳しく説明する。
なお、図９〜図２０中では共振回路内キャパシタＣｒが描かれていないが、これは、図８中、キャパシタＣｒとキャパシタＣ１〜Ｃ６とからなるキャパシタ群を、図９中でキャパシタＣ１〜Ｃ６に統合して描いたためである。具体的には、図８中のキャパシタＣｒの容量をＣr、キャパシタＣ１〜Ｃ６の容量をＣi（ｉ＝１〜６）としたときに、以下の式
１／Ｃ’i＝１／Ｃr＋１／Ｃi …（１）
により計算される合成容量Ｃ’iをキャパシタＣｉの容量として扱うことにより、キャパシタＣｒの存在を無視して動作を説明することが可能となる。
また、図９中、符号ＳaはスイッチＱ１とフライホイールダイオードＤａとから構成される双方向スイッチセルＳaを表し、符号ＳbはスイッチＱ１とフライホイールダイオードＤｂとから構成される双方向スイッチセルＳbを表す。符号ｖDSa，ｖDSb、及び符号ｉSa，ｉSbは、これらスイッチセルＳa，Ｓbに印加された電圧、及びこれらを流れる電流を表し、符号ｉLrはインダクタＬｒを流れる電流を表し、符合ｉC1〜ｉC6は、キャパシタＣ１〜Ｃ６を流れる電流を表し、符号ＶSC1〜ＶSC6は、蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６に印加された電圧を表す。
なお、図９中では蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６に対して定電圧の外部充電器Ｖextが接続されているが、これは、特許文献１の提案する均等化回路が動作するために必須の要素ではない。
動作開始時点において、蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６にはそれぞれ任意の電圧が印加されているものとする。スイッチＱ１，Ｑ２の両端には、それら蓄電セルに印加された電圧の合計電圧、及び外部充電器Ｖextからの定電圧が印加されている。スイッチＱ１のゲート電圧ｖGSaとして所定の電圧を印加することにより、スイッチＱ１をオンとし、スイッチＱ２のゲート電圧ｖGSbをゼロとしてスイッチＱ２をオフとする状態と、スイッチＱ１のゲート電圧ｖGSaをゼロとしてスイッチＱ１をオフとし、スイッチＱ２のゲート電圧ｖGSbとして所定の電圧を印加することによりスイッチＱ２をオンとする状態と、の間で接続状態を経時的に切り替えることにより、時間に依存する電圧ｖDSbが共振回路へと入力される。蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６の容量がキャパシタＣ１〜Ｃ６の容量等に比較して十分大きく、スイッチングの１周期に亘って蓄電セル電圧ＶSC1〜ＶSC6がほぼ一定であるとすれば、スイッチＱ１，Ｑ２の両端に印加される電圧もスイッチングの１周期に亘ってほぼ一定であり、共振回路への入力電圧ｖDSbは図１０に示すとおり矩形状の電圧となる。以下、スイッチングの周波数が共振回路の共振周波数よりも高い場合と低い場合とのそれぞれに関して、スイッチングの１周期を４つの期間に分割し、それぞれの期間に対応する動作のモード１〜４（図１０中、ｖGSaのグラフ参照。）を説明する。
スイッチングの周波数が共振周波数よりも高い場合
便宜上、まずモード２の動作を説明する。モード２の期間中においては、図１０中、ｖGSa，ｖGSbのグラフが示すとおり、スイッチＱ１がオンとされ、スイッチＱ２がオフとされており、インダクタＬｒを含む共振回路に対して、ほぼ一定の正電圧（図９中、ｖDsbを示す矢印の向きに上昇する電圧。図１０中、ｖDSbのグラフ参照。）が出力される。これによりインダクタＬｒに正の電流（図９中、ｉLrを示す矢印の向きに流れる電流。蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６から、オン状態のスイッチＱ１を通ってインダクタＬｒへと流れ込む。）が流れ、さらにこの電流が、キャパシタＣ１〜Ｃ６、ダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１２、及び蓄電セル（又は蓄電モジュール）ＳＣ２〜ＳＣ６を通って図１１に示すとおりの経路を流れる。なお、インダクタＬｒとキャパシタＣ１〜Ｃ６の共振現象により、インダクタＬｒを流れる電流ｉLrは正弦波状に変化する（図１０中、ｉLrのグラフ参照。）。この電流ｉLrは、図１１から明らかなとおり、スイッチセルＳaを流れる電流ｉSaに等しい（図１０中、ｉSaのグラフ参照。）。なお、図１１に示されるとおり、オフ状態のスイッチＱ２に電流は流れず、すなわちスイッチセルＳbを流れる電流ｉSbはゼロである（図１０中、ｉSbのグラフ参照。）。また、同じく図１１に示されるとおり、インダンクタＬｒを流れる電流ｉLrはダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１２を通るよう分流されるため、偶数番号のダイオードを流れる電流ｉD2iは定性的にｉLrと同様の波形を示し、さらに奇数番号のダイオードに流れる電流ｉD(2i-1)はゼロである（図１０中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
多段倍電圧整流回路に対する入力電圧ｖvmは、スイッチセルＳbの電圧ＶDsbとインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。ｖvmの最大値をＶVM-Eとし、各々のダイオードによる降下電圧をＶDとすれば、スイッチＱ２（図５ａ中、端子Ｂ，Ａ）、インダクタＬｒ、キャパシタＣ１、ダイオードＤ２、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ２、ダイオードＤ４、及び蓄電セル（又は蓄電モジュール）ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ３、ダイオードＤ６、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ４、ダイオードＤ８、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ５、ダイオードＤ１０、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１２、及び蓄電セル（又は蓄電モジュール）ＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1E〜ＶC6Eを、以下の（２）式で表すことができる。
Figure 0006465358
スイッチＱ１をオフとすることにより、モード２においてスイッチＱ１を流れていた電流がフライホイールダイオードＤｂへと転流し、動作はモード３へと移行する。このとき、共振回路に入力される電圧ＶDsbはゼロとなるが（図１０中、ＶDSbのグラフ参照。）、共振現象により、インダクタＬｒを流れる電流ｉLrは引き続き正弦波状に変化する（図１０中、ｉLrのグラフ参照。）。共振周波数よりも高い周波数でスイッチングを行っているため、モード３への移行時において、インダクタＬｒを流れる電流ｉLrは依然として正である。インダクタＬｒが誘導性素子であるため、電流ｉLrはモード３への移行時において連続である一方、モード２においてｉLrと等しかった電流ｉSaは、モード３への移行と同時にゼロとなる（図１０中、ｉSaのグラフ参照。）。これに対応して、モード２においてゼロであった電流ｉSbが、モード３への移行と同時にｉLrと等しい大きさを有することとなる（図９に示すとおり電流ｉSbの極性を定義しているため、電流ｉSbと電流ｉLrの正負は逆となる。図１０中、電流ｉSb，ｉLrのグラフ参照。）。
モード３の期間中において流れる電流の経路を図１２に示す。インダクタＬｒの電流ｉLrはダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１２を通るよう分流されるため、偶数番号のダイオードを流れる電流ｉD2iは定性的にｉLrと同様の波形を示し、さらに奇数番号のダイオードに流れる電流ｉD(2i-1)はゼロである（図１０中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
モード３の期間中に、スイッチＱ２がオンとされる。インダクタＬｒの電流ｉLrが負に切り替わるタイミングで、動作はモード４へと移行する。
モード４の期間中においては、モード３の期間中と同様に、共振回路に入力される電圧ＶDsbはゼロであるが（図１０中、ＶDSbのグラフ参照。）、共振現象により、インダクタＬｒを流れる電流ｉLrは引き続き正弦波状に変化する（図１０中、ｉLrのグラフ参照。）。電流ｉLrは負であり、さらにこの電流が、スイッチＱ２、蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ５、ダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１、及びキャパシタＣ１〜Ｃ６を通って図１３に示すとおりの経路を流れる。電流ｉLrは、図１３から明らかなとおり、スイッチセルＳbを流れる電流ｉSbと大きさが等しく、極性が逆である（図１０中、ｉSbのグラフ参照。）。なお、図１３に示されるとおり、オフ状態のスイッチＱ１に電流は流れず、すなわちスイッチセルＳaを流れる電流ｉSaはゼロである（図１０中、ｉSaのグラフ参照。）。また、同じく図１３に示されるとおり、この電流ｉLrはダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１を通るよう分流されるため、奇数番号のダイオードを流れる電流ｉD(2i-1)は定性的にｉLrと同様の波形を示し、さらに偶数番号のダイオードに流れる電流ｉD2iはゼロである（図１０中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、スイッチＱ２（図５ａ中、端子Ｂ，Ａ）、インダクタＬｒ、キャパシタＣ１、ダイオードＤ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ２、ダイオードＤ３、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ３、ダイオードＤ５、及び蓄電セル（又は蓄電モジュール）ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ４、ダイオードＤ７、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ５、ダイオードＤ９、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１１、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1O〜ＶC6Oを、以下の（３）式で表すことができる。
Figure 0006465358
スイッチＱ２をオフとすることにより、モード４においてスイッチＱ２を流れていた電流がフライホイールダイオードＤａへと転流し、動作はモード１へと移行する。このとき、インダクタＬｒを含む共振回路に対して、ほぼ一定の正電圧ｖDSbが出力される（図１０中、ｖDSbのグラフ参照。）。共振周波数よりも高い周波数でスイッチングを行っているため、モード１への移行時においてインダクタＬｒを流れる電流ｉLrは負であるが、上記正電圧ｖDSb、及び共振現象により経時的に上昇する。インダクタＬｒが誘導性素子であるため、電流ｉLrはモード１への移行時において連続である一方、モード４においてｉLrと等しかった電流ｉSbは、モード１への移行と同時にゼロとなる（図１０中、ｉSbのグラフ参照。）。これに対応して、モード４においてゼロであった電流ｉSaが、モード１への移行と同時にｉLrと等しくなる（図１０中、電流ｉSa，ｉLrのグラフ参照。）。
モード１の期間中において流れる電流の経路を図１４に示す。インダクタＬｒの電流ｉLrはダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１を通るよう分流されるため、奇数番号のダイオードを流れる電流ｉD(2i-1)は定性的にｉLrと同様の波形を示し、さらに奇数番号のダイオードに流れる電流ｉD2iはゼロである（図１０中、ｉD(2i-1)及びｉD2iのグラフ参照。）。
モード１の期間中に、スイッチＱ１がオンとされる。インダクタＬｒの電流ｉLrが正に切り替わるタイミングで、動作はモード２へと移行する。
上記（２）式、及び（３）式を用いれば、スイッチングの１周期の間にキャパシタＣ１〜Ｃ６において生じる電圧変動ΔＶC1＝ＶC1E−ＶC1O〜ΔＶC6＝ＶC6E−ＶC6Oを、以下の（４）式により表すことができる。
Figure 0006465358
一般に、任意の時間ｔの間にキャパシタを介して運ばれる電荷量ならびにその際における電荷移動の等価抵抗Ｒeqを、以下の（５）式で表すことができる。
Figure 0006465358
ただし、Ｑは電荷量、Ｉは時間ｔに亘って流れる平均電流、Ｃはキャパシタの容量、Ｖは時間ｔの間にキャパシタに生じる電圧変動である。ここにおいて時間ｔがスイッチングの１周期に等しいとすれば、その逆数１／ｔはスイッチングの周波数ｆである。
（５）式中のＩとして、キャパシタＣ１〜Ｃ６を経由して流れる、スイッチングの１周期における平均電流ＩC1〜ＩC6を用い、Ｖとしてスイッチングの１周期におけるキャパシタＣ１〜Ｃ６の電圧変動ΔＶC1〜ΔＶC6を用いれば、各キャパシタを介した電荷移動の等価抵抗Ｒeq1〜Ｒeq6を、以下の（６）式で表すことができる。
Figure 0006465358
式（６）とオームの法則から、図９に示す均等化回路の、スイッチングの１周期に亘って平均化された動作を説明するための回路として、図１５に示すとおりの直流等価回路が得られる。この直流等価回路において、蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６は２つのダイオードと１つの等価抵抗を介してＶVM-E−ＶVM-Oの電圧値を持つ電圧源に接続されている。よって、蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６の電圧は、いずれも（ＶVM-E−ＶVM-O）−２ＶDで表される電圧へ向かって調整されることになるため、蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６の電圧は均等化される方向に向かう。
スイッチングの周波数が共振周波数よりも低い場合
次に、スイッチングの周波数が共振周波数よりも低い場合の、図９に示す均等化回路の動作を説明する。
便宜上、まずモード２の動作を説明する。モード２の期間中においては、図１６中、ｖGSa，ｖGSbのグラフが示すとおり、スイッチＱ１がオンとされ、スイッチＱ２がオフとされており、インダクタＬｒを含む共振回路に対して、ほぼ一定の正電圧（図１６中、ｖDSbのグラフ参照。）が出力される。これによりインダクタＬｒに正の電流（蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６から、オン状態のスイッチＱ１を通ってインダクタＬｒへと流れ込む。）が流れ、さらにこの電流が、キャパシタＣ１〜Ｃ６、ダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１２、及び蓄電セル（又は蓄電モジュール）ＳＣ２〜ＳＣ６を通って図１７に示すとおりの経路を流れる。なお、インダクタＬｒとキャパシタＣ１〜Ｃ６の共振現象により、インダクタＬｒを流れる電流ｉLrは正弦波状に変化する（図１６中、ｉLrのグラフ参照。）。この電流ｉLrは、図１７から明らかなとおり、スイッチセルＳaを流れる電流ｉSaに等しい（図１６中、ｉSaのグラフ参照。）。なお、図１７に示されるとおり、オフ状態のスイッチQ２に電流は流れず、すなわちスイッチセルＳbを流れる電流ｉSbはゼロである（図１６中、ｉSbのグラフ参照。）。また、同じく図１７に示されるとおり、この電流ｉLrはダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１２を通るよう分流されるため、偶数番号のダイオードを流れる電流ｉD2iは定性的にｉLrと同様の波形を示し、さらに奇数番号のダイオードに流れる電流ｉD(2i-1)はゼロである（図１６中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
多段倍電圧整流回路に対する入力電圧ｖvmは、スイッチセルＳbの電圧ＶDsbとインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。ｖvmの最大値をＶVM-Eとし、各々のダイオードによる降下電圧をＶDとすれば、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1E〜ＶC6Eを、スイッチングの周波数が共振周波数よりも高い場合と同様にキルヒホッフの第二法則を適用することにより上記（２）式で表すことができる。
スイッチングの周波数よりも共振周波数が高いため、スイッチＱ１をオフとする前に電流ｉLrが負となる（図１６中、ｉLrのグラフ参照。）。これと同時に動作はモード３へと移行する。モード３において流れる電流の経路を図１８に示す。モード３への移行時において電流ｉLrは連続であるが、モード２とは異なり、この電流ｉLrはダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１を通るよう分流されるため、奇数番号のダイオードを流れる電流ｉD(2i-1)は定性的にｉLrと同様の波形を示し、さらに偶数番号のダイオードに流れる電流ｉD2iはゼロである（図１６中、ｉD(2i-1)及びｉD2iのグラフ参照。）。
モード３の期間中に、スイッチＱ１がオフとされる。このとき、スイッチＱ１を流れていた電流はフライホイールダイオードＤａへと転流する。スイッチQ２をオンとすることにより、動作はモード４へと移行する。
モード４の期間中においては、共振回路に入力される電圧ＶDsbはゼロであるが（図１６中、ＶDSbのグラフ参照。）、共振現象により、インダクタＬｒを流れる電流ｉLrは引き続き正弦波状に変化する（図１６中、ｉLrのグラフ参照。）。電流ｉLrは負であり、さらにこの電流が、スイッチＱ２、蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ５、ダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１、及びキャパシタＣ１〜Ｃ６を通って図１９に示すとおりの経路を流れる。電流ｉLrは、図１９から明らかなとおり、スイッチセルＳbを流れる電流ｉSbと大きさが等しく、極性が逆である（図１６中、ｉSbのグラフ参照。）。なお、図１９に示されるとおり、オフ状態のスイッチＱ１に電流は流れず、すなわちスイッチセルＳaを流れる電流ｉSaはゼロである（図１６中、ｉSaのグラフ参照。）。また、同じく図１９に示されるとおり、この電流ｉLrはダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１を通るよう分流されるため、奇数番号のダイオードを流れる電流ｉD(2i-1)は定性的にｉLrと同様の波形を示し、さらに偶数番号のダイオードに流れる電流ｉD2iはゼロである（図１６中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1O〜ＶC6Oを、スイッチングの周波数が共振周波数よりも高い場合と同様にキルヒホッフの第二法則を適用することにより上記（３）式で表すことができる。
スイッチングの周波数よりも共振周波数が高いため、スイッチＱ２をオフとする前に電流ｉLrが正となる（図１６中、ｉLrのグラフ参照。）。これと同時に動作はモード１へと移行する。モード１において流れる電流の経路を図２０に示す。モード１への移行時において電流ｉLrは連続であるが、モード４とは異なり、この電流ｉLrはダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１０，Ｄ１２を通るよう分流されるため、偶数番号のダイオードを流れる電流ｉD2iは定性的にｉLrと同様の波形を示し、さらに奇数番号のダイオードに流れる電流ｉD(2i-1)はゼロである（図１６中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
モード１の期間中に、スイッチＱ２がオフとされる。このとき、スイッチＱ２を流れていた電流はフライホイールダイオードＤｂへと転流する。スイッチＱ１をオンとすることにより、動作はモード２へと移行する。
上述のとおり、スイッチングの周波数が共振周波数よりも低い場合においても（２）式と（３）式とが成り立つのであり、これらの式を用いれば、スイッチングの１周期の間にキャパシタＣ１〜Ｃ６において生じる電圧変動を上記（４）式で表すことができる。したがって、スイッチングの周波数が共振周波数よりも低い場合においても、図９に示す均等化回路の、スイッチングの１周期に亘って平均化された動作を説明するための回路として、図１５に示すとおりの直流等価回路が得られる。蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６の電圧は、いずれも（ＶVM-E−ＶVM-O）−２ＶDで表される電圧へ向かって調整されることになるため、蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６の電圧は均等化される方向に向かう。
既に述べたとおり、特許文献１の提案する均等化回路において、入力回路は、定電圧が入力されたときに矩形状の電圧を出力する任意の回路であってよい。一例として、図５ｂに示すフルブリッジ型セルを入力回路として用いたときの均等化回路の構成を、図２１に示す（キャパシタＣｒはキャパシタＣ１〜Ｃ６に統合されている。）。なお、図２１においては、図７ａに示されるようなトランスを用いて、フルブリッジ回路と多段倍電圧整流回路との電圧レベルを独立させている。このような構成をとれば、二次巻線側のグラウンドとＳＣ１〜ＳＣ６のグラウンドとの接続を確保しつつ、スイッチＱ３がオンとなったときに蓄電セルＳＣ１〜ＳＣ６がショートすることを回避できる。この均等化回路を用いて、スイッチＱ１及びＱ４をオンとする状態と、スイッチＱ２及びＱ３をオンとする状態と、の間で接続状態を経時的に切り替えたとき、共振回路に対してはピーク電圧Ｖin、ボトム電圧−Ｖinの矩形状の電圧が出力される。インダクタＬｒとキャパシタＣ１〜Ｃ６の共振現象により、インダクタＬｒを流れる電流ｉLrは、図１０に示すｉLrのグラフと同様の交流電流となる。
共振周波数よりも高い周波数で上記接続状態の切り替えを行ったとき、モード２，３，４，及び１の期間中において多段倍電圧整流回路内を流れる電流の経路は、それぞれ図１１，図１２，図１３，図１４に示されるものと同一である。多段倍電圧整流回路に対する入力電圧ｖvmは、端子Ａ，Ｂ間の電圧とインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。図９の均等化回路と同様に、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ２、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ４、及び蓄電セル（又は蓄電モジュール）ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ６、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ８、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ１０、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１２、及び蓄電セル（又は蓄電モジュール）ＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1E〜ＶC6Eを、上記（２）式で表すことができる。同じく、図９の均等化回路と同様に、多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ３、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ５、及び蓄電セル（又は蓄電モジュール）ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ７、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ９、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１１、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1O〜ＶC6Oを、上記（３）式で表すことができる。したがって、図２１に示す均等化回路の動作も図１５の直列等価回路によって説明することができるのであり、蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６の電圧は均等化される方向に向かう。
共振周波数よりも低い周波数で上記接続状態の切り替えを行ったときも、モード２，３，４，及び１の期間中において多段倍電圧整流回路内を流れる電流の経路は、それぞれ図１７、図１８、図１９、及び図２０に示されるものと同一である。多段倍電圧整流回路に対する入力電圧ｖvmは、端子Ａ，Ｂ間の電圧とインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。図９の均等化回路と同様に、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ２、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ４、及び蓄電セル（又は蓄電モジュール）ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ６、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ８、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ１０、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１２、及び蓄電セル（又は蓄電モジュール）ＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1E〜ＶC6Eを、上記（２）式で表すことができる。同じく、図９の均等化回路と同様に、多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ３、及び蓄電セルＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ５、及び蓄電セルＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ７、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ９、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１１、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1O〜ＶC6Oを、上記（３）式で表すことができる。したがって、図２１に示す均等化回路の動作も図１５の直列等価回路によって説明することができるのであり、蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６の電圧は均等化される方向に向かう。入力回路としてその他の回路を用いたときも同様である。
また、既に述べたとおり、特許文献１の提案する均等化回路において、共振回路は、図６ａに限らず、１以上の誘導性素子を備えた任意の回路であってよい。一例として、図６ｂに示す並列共振回路を共振回路として用いたときの均等化回路の構成を、図２２に示す。この均等化回路を用いて、スイッチＱ１をオンとする状態と、スイッチＱ２をオンとする状態と、の間で接続状態を経時的に切り替えたとき、共振回路に対してはピーク電圧Ｖin、ボトム電圧ゼロの矩形状の電圧が出力される。インダクタＬｒ、共振回路内キャパシタＣｒ、及びキャパシタＣ１〜Ｃ６の共振現象により、インダクタＬｒを流れる電流ｉLrは、図１０に示すｉLrのグラフと同様の交流電流となる。
共振周波数よりも高い周波数で上記接続状態の切り替えを行ったとき、モード２，３，４，及び１の期間中において回路内を流れる電流の経路は、それぞれ図１１，図１２，図１３，図１４に示されるものと同一である（但し、各モードにおいてキャパシタＣｒにも電流は流れるのであり、またこの電流の向きは、キャパシタＣｒの容量に依存して同一モード中でも随時変化する。）。多段倍電圧整流回路に対する入力電圧ｖvmは、端子Ａ，Ｂ間の電圧とインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。図９の均等化回路と同様に、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ２、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ４、及び蓄電セルＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ６、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ８、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ１０、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１２、及び蓄電セル（又は蓄電モジュール）ＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1E〜ＶC6Eを、上記（２）式で表すことができる。同じく、図９の均等化回路と同様に、多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ３、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ５、及び蓄電セル（又は蓄電モジュール）ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ７、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ９、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１１、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1O〜ＶC6Oを、上記（３）式で表すことができる。したがって、図２２に示す均等化回路の動作も図１５の直列等価回路によって説明することができるのであり、蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６の電圧は均等化される方向に向かう。
共振周波数よりも低い周波数で上記接続状態の切り替えを行ったときも、モード２，３，４，及び１の期間中において回路内を流れる電流の経路は、それぞれ図１７、図１８、図１９、及び図２０に示されるものと同一である（但し、各モードにおいてキャパシタＣｒにも電流は流れるのであり、またこの電流の向きは、キャパシタＣｒの容量に依存して同一モード中でも随時変化する。）。多段倍電圧整流回路に対する入力電圧ｖvmは、端子Ａ，Ｂ間の電圧とインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。図９の均等化回路と同様に、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ２、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ４、及び蓄電セル（又は蓄電モジュール）ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ６、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ８、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ１０、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１２、及び蓄電セル（又は蓄電モジュール）ＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1E〜ＶC6Eを、上記（２）式で表すことができる。同じく、図９の均等化回路と同様に、多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ３、及び蓄電セル（又は蓄電モジュール）ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ５、及び蓄電セル（又は蓄電モジュール）ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ７、及び蓄電セル（又は蓄電モジュール）ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ９、及び蓄電セル（又は蓄電モジュール）ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１１、及び蓄電セル（又は蓄電モジュール）ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1O〜ＶC6Oを、上記（３）式で表すことができる。したがって、図２２に示す均等化回路の動作も図１５の直列等価回路によって説明することができるのであり、蓄電セルＳＣ１〜ＳＣ６の電圧は均等化される方向に向かう。共振回路としてその他の回路を用いたときも同様である。
また、特許文献１の提案する均等化回路において、共振回路にトランスを設けるならば、共振回路と多段倍電圧整流回路との接続点Ｆは、ダイオードＤ１〜Ｄ１２の各々の両端のうち、任意の位置にとることができる。一例として、接続点ＤをダイオードＤ２とＤ３との中間点にとったときの均等化回路の構成を、図２３に示す。このような構成においても、スイッチＱ１をオンとする状態と、スイッチＱ２をオンとする状態と、の間で接続状態を経時的に切り替えたとき、共振回路に対してはピーク電圧Ｖin、ボトム電圧ゼロの矩形状の電圧が出力される。インダクタＬｒ、共振回路内キャパシタＣｒ、及びキャパシタＣ１〜Ｃ６の共振現象により、インダクタＬｒを流れる電流ｉLrは、図１０に示すｉLrのグラフと同様の交流電流となる。
図２３に示す均等化回路を、共振周波数よりも高いスイッチング周波数で動作させたときのモード２，３，４，１における電流の経路を、それぞれ図２４、図２５、図２６、図２７に示す。図９の均等化回路等と同様に、モード２に対応する図２４の回路にキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1E〜ＶC6Eを、以下の（２）’式で表すことができ、モード４に対応する図２６の回路にキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1O〜ＶC6Oを、以下の（３）’式で、それぞれ表すことができる。
Figure 0006465358
（２）’
Figure 0006465358
（３）’
上記（２）’式、（３）’式から、図９の均等化回路と同様に（４）式が得られる。したがって、図２３に示す均等化回路を共振周波数よりも高いスイッチング周波数で動作させたときにも、蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６の電圧は均等化される方向に向かう。
さらに、図２３に示す均等化回路を、共振周波数よりも低いスイッチング周波数で動作させたときのモード２，３，４，１における電流の経路を、それぞれ図２８、図２９、図３０、図３１に示す。図９の均等化回路等と同様に、モード２に対応する図２８の回路にキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1E〜ＶC6Eを、上記（２）’式で表すことができ、モード４に対応する図３０の回路にキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1O〜ＶC6Oを、上記（３）’式で、それぞれ表すことができる。
上記（２）’式、（３）’式から、図９の均等化回路と同様に（４）式が得られる。したがって、図２３に示す均等化回路を共振周波数よりも低いスイッチング周波数で動作させたときにも、蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６の電圧は均等化される方向に向かう。接続点Ｄを他の位置にとった場合も、同様に（４）式が得られ、蓄電セル（又は蓄電モジュール）ＳＣ１〜ＳＣ６の電圧は均等化される方向に向かうことが示される。
電圧均等化回路システム
以上のとおり先願発明により開示される回路要素の構成、動作を踏まえて、本発明の電圧均等化回路システムの概念を説明する。
図３２は、４直列構成の蓄電セルからなる蓄電モジュールを３つ直列接続してなる蓄電システムに対し、本発明に係る電圧均等化回路システムの一例として、図示するとおり蓄電モジュール電圧均等化回路と蓄電セル電圧均等化回路とからなるモジュラー式均等化回路を設けたときの概念図である。
典型的な態様において、図３２中の蓄電モジュール電圧均等化回路はスイッチングコンバータの一種であり、蓄電モジュール電圧均等化回路内のスイッチングノードでは、その動作に伴い副次的に矩形波状電圧が発生している。本発明の教示するモジュラー式均等化回路においては、蓄電モジュール電圧均等化回路内で副次的に発生する、この矩形波状電圧を利用して蓄電セル電圧均等化回路を動作させることにより、蓄電セル電圧均等化回路を完全にスイッチレス化することが可能となる。すなわち、蓄電セル電圧均等化回路を構成するにあたって、特許文献１の均等化回路に含まれていた入力回路を設ける必要がない。蓄電セル電圧均等化回路には、図３に示した回路中の直列共振型倍電圧整流回路を初めとして、特許文献１の記載に基づいてこれまでに説明した均等化回路を構成する多段倍電圧整流回路と共振回路とからなる、様々なタイプの共振型倍電圧整流回路を用いることができる。一方、蓄電モジュール電圧均等化回路には、スイッチ切り替えにより動作する様々な均等化回路方式を採用することができる。
電圧均等化回路システムの具体例として、スイッチトキャパシタにより蓄電モジュール電圧均等化回路を構成し、蓄電セル電圧均等化回路には図３の直列共振型倍電圧整流回路を用いた場合のシステム構成を図３３に示す。
キャパシタＣｍとスイッチＱＬ１，ＱＨ１，ＱＬ２，ＱＨ２を含んでなるスイッチトキャパシタとして、蓄電モジュール電圧均等化回路が構成される。また、キャパシタＣｒ１，インダクタＬｒ１を含んでなる共振回路と、キャパシタＣ１−１〜Ｃ１−４，ダイオードＤ１−１〜Ｄ１−８，及び必須ではないが出力側キャパシタＣｏ１−１〜Ｃｏ１〜４を含んでなる直列共振型倍電圧整流回路として、第１の蓄電セル電圧均等化回路が構成され、キャパシタＣｒ２，インダクタＬｒ２を含んでなる共振回路と、キャパシタＣ２−１〜Ｃ２−４，ダイオードＤ２−１〜Ｄ２−８，及び必須ではないが出力側キャパシタＣｏ２−１〜Ｃｏ２〜４を含んでなる直列共振型倍電圧整流回路として、第２の蓄電セル電圧均等化回路が構成される。なお、図３３中のＲｂｉａｓ１，Ｒｂｉａｓ２はバイアス抵抗であり、それぞれキャパシタＣｒ１やＣ１−１〜Ｃ１−４、及びキャパシタＣｒ２やＣ２−１〜Ｃ２−４の電圧を安定化させるために任意で設けられる。
動作においては、図３３に示すとおり第１及び第２の蓄電セル電圧均等化回路を、蓄電セルＢ１−１〜Ｂ１−４からなる第１の蓄電モジュール、及び蓄電セルＢ２−１〜Ｂ２−４からなる第２の蓄電モジュールにそれぞれ接続した上で、スイッチトキャパシタにおいてスイッチＱＬ１，ＱＬ２のみがオンとなった状態とスイッチＱＨ１，ＱＨ２のみがオンになった状態とを、各状態の時比率（スイッチングの一周期に対する、各状態の実現する時間の割合）を等しくして交互に切り替える。ただし、上記時比率は等しくなくても動作可能である（スイッチトキャパシタを用いた蓄電モジュール電圧均等化回路の均等化性能の観点では等しい時比率が望ましい）。また、蓄電モジュール電圧均等化回路の実用上、必要に応じてスイッチングにはデッドタイムを適宜設ける。これにより、第１の蓄電モジュールと第２の蓄電モジュールとがキャパシタＣｍを介して並列接続されて相互充放電することで、両蓄電モジュールの電圧ばらつきが解消される方向に向かう（なお、「蓄電モジュールの電圧」とは蓄電モジュール両端間の電圧である。「蓄電セルの電圧」等についても同様。他の実施例においても同様。）。
さらに、このような動作においては、スイッチＱＬ１，ＱＬ２にそれぞれ矩形波状電圧が発生する。具体的に、まずスイッチＱＬ１，ＱＬ２がオンのタイミングにおいては、スイッチＱＬ１，ＱＬ２の両端に印加される電圧はそれぞれゼロであるが（説明の簡略化のため、ダイオードの順方向降下電圧はゼロとする。以下同様。）、ＱＨ１，ＱＨ２がオンのタイミングにおいては、スイッチＱＬ１の両端に印加される電圧は「蓄電セルＢ１−１〜Ｂ１−４に印加される電圧の合計電圧（第１の蓄電モジュールの電圧）」であり、スイッチＱＬ２の両端に印加される電圧は「蓄電セルＢ２−１〜Ｂ２−４に印加される電圧の合計電圧（第２の蓄電モジュールの電圧）」である。これら矩形波状電圧が、直列共振型倍電圧整流回路としてそれぞれ構成される、第１，第２の蓄電セル電圧均等化回路にそれぞれ入力される。
特許文献１に基づいて説明したとおり、直列共振型倍電圧整流回路に矩形波状電圧が入力されるとき、矩形波状電圧は共振回路によって交流電圧へと変換され、多段倍電圧整流回路が交流電圧によって動作することにより、当該多段倍電圧整流回路に接続された蓄電セルの電圧が均等化される。すなわち、第１の蓄電セル電圧整流回路においては、スイッチＱＬ１，ＱＨ１間のスイッチングノードから入力される矩形波状電圧が、キャパシタＣｒ１，インダクタＬｒ１を含む共振回路により交流電圧へと変換され、この交流電圧が、キャパシタＣ１−１〜Ｃ１−４，ダイオードＤ１−１〜Ｄ１−８，出力側キャパシタＣｏ１−１〜Ｃｏ１−４を含む多段倍電圧整流回路へと入力され、多段倍電圧整流回路の動作により蓄電セルＢ１−１〜Ｂ１−４の電圧が均等化される（出力側キャパシタＣｏ１−１〜Ｃｏ１−４の電圧が均等化され、これらにそれぞれ並列接続された蓄電セルＢ１−１〜Ｂ１−４の電圧が均等化される。出力側キャパシタＣｏ１−１〜Ｃｏ１−４を用いない場合は、蓄電セルＢ１−１〜Ｂ１−４の電圧が直接均等化される。）。第２の蓄電セル電圧整流回路においては、スイッチＱＬ２，ＱＨ２間のスイッチングノードから入力される矩形波状電圧が、キャパシタＣｒ２，インダクタＬｒ２を含む共振回路により交流電圧へと変換され、この交流電圧が、キャパシタＣ２−１〜Ｃ２−４，ダイオードＤ２−１〜Ｄ２−８，出力側キャパシタＣｏ２−１〜Ｃｏ２−４を含む多段倍電圧整流回路へと入力され、多段倍電圧整流回路の動作により蓄電セルＢ２−１〜Ｂ２−４の電圧が均等化される（出力側キャパシタＣｏ２−１〜Ｃｏ２−４の電圧が均等化され、これらにそれぞれ並列接続された蓄電セルＢ２−１〜Ｂ２−４の電圧が均等化される。出力側キャパシタＣｏ２−１〜Ｃｏ２−４を用いない場合は、蓄電セルＢ２−１〜Ｂ２−４の電圧が直接均等化される。）。
以上のとおり、蓄電モジュール電圧均等化回路による蓄電モジュール電圧の均等化と、第１，第２の蓄電セル電圧均等化回路による各蓄電モジュール内での蓄電セル電圧の均等化とが並行して進むことにより、蓄電システムに含まれる各蓄電セルの電圧を均等化することができる。
図３４に、蓄電モジュール電圧均等化回路（スイッチトキャパシタ）と蓄電セル電圧均等化回路（直列共振型倍電圧整流回路）とが統合されておらず、それぞれの回路が別個にスイッチを備える、従来の電圧均等化回路システムを示す。従来のシステムにおいては、スイッチトキャパシタに含まれるスイッチＱＬ１，ＱＨ１，ＱＬ２，ＱＨ２と、それぞれの直列共振型倍電圧整流回路に接続されたスイッチＱ１−１，Ｑ１−２とＱ２−１，Ｑ２−２とを別個に制御することで、蓄電モジュール電圧の均等化と蓄電セル電圧の均等化とを別個に行っていた。図３４の従来例と比較して、図３３の均等化回路システムにおいてはスイッチが８個から４個へと削減されている。
本発明の均等化回路システムによって電圧均等化が行われる蓄電モジュール、蓄電セルの直列数は任意である。図３５に、蓄電モジュールの直列数が３である場合のシステム回路図を示す。図面の簡素化のため、蓄電セル電圧均等化回路に関しては第１の蓄電モジュールに対して設けられる回路のみ図示しており、その他の蓄電モジュールに対して設けられる蓄電セル電圧均等化回路はブロック図で表している。
図３３においては、蓄電モジュール電圧均等化回路にスイッチトキャパシタを用いた回路構成を示したが、その他の均等化回路方式を蓄電モジュール電圧均等化回路に用いることも可能である。一例として、図３６に、蓄電モジュール電圧均等化回路と蓄電セル電圧均等化回路の両方に直列共振型倍電圧整流回路を用いたモジュラー式電圧均等化回路システムを示す。
キャパシタＣｒｍ，インダクタＬｒ―ｍを含んでなる共振回路と、キャパシタＣｍ１〜Ｃｍ３，ダイオードＤｍ１〜Ｄｍ６とを含んでなる直列共振型倍電圧整流回路を、スイッチＱＬ，ＱＨの各々にフライホイールダイオードを並列接続してなる入力回路と接続することで蓄電モジュール電圧均等化回路が構成される。Ｒｂｉａｓ−ｍはバイアス抵抗であり、キャパシタＣｒｍやＣｍ１〜Ｃｍ３の電圧を安定化させるために任意で設けられる。３つの蓄電セル電圧均等化回路も、図３３に示したものと同様に直列共振型倍電圧整流回路として構成される。
動作においては、蓄電モジュール電圧均等化回路の入力回路においてスイッチＱＬのみがオンの状態とスイッチＱＨのみがオンの状態とを交互に等しい時比率（スイッチングの一周期に対する、各状態の実現する時間の割合）で切り替えることにより矩形波状電圧を出力し、この矩形波状電圧をキャパシタＣｒｍ，インダクタＬｒ―ｍを含んでなる共振回路で交流電圧へと変換し、この交流電圧が、キャパシタＣｍ１〜Ｃｍ３，ダイオードＤｍ１〜Ｄｍ６を含む多段倍電圧整流回路へと入力され、多段倍電圧整流回路の動作により第１〜第３の蓄電モジュール（図３６中、モジュール１〜３）の電圧が均等化される。ただし、実施例１と同様に上記時比率は等しくなくても動作可能であるし、必要に応じてスイッチングにはデッドタイムを適宜設ける。
ここで、上記入力回路におけるスイッチ切り替えに伴い、ダイオードＤｍ１とＤｍ２間、Ｄｍ３とＤｍ４間、及びＤｍ５とＤｍ６間にはそれぞれ矩形波状の電圧が発生する。具体的には、特許文献１に基づいて既に説明したとおり、キャパシタＣｍ１〜Ｃｍ３，ダイオードＤｍ１〜Ｄｍ６を含んでなる多段倍電圧整流回路においては奇数番号ダイオードＤｍ１，Ｄｍ３，Ｄｍ５が導通した状態と、偶数番号ダイオードＤｍ２，Ｄｍ４，Ｄｍ６が導通した状態とが交互に実現されるが（図１１〜図１４，図１７〜図２０等）、奇数番号ダイオードが導通しているとき、それらのダイオードＤｍ１，Ｄｍ３，Ｄｍ５両端に印加される電圧はゼロであり（説明の簡略化のため、ダイオードの順方向降下電圧はゼロとする。以下同様。）、偶数番号ダイオードＤｍ２，Ｄｍ４，Ｄｍ６両端に印加される電圧は、それぞれ第１の蓄電モジュールの電圧、第２の蓄電モジュールの電圧、第３の蓄電モジュールの電圧に等しくなり、一方で偶数番号ダイオードが導通しているとき、それらのダイオードＤｍ２，Ｄｍ４，Ｄｍ６両端に印加される電圧はゼロであり、奇数番号ダイオードＤｍ１，Ｄｍ３，Ｄｍ５両端に印加される電圧は、それぞれ第１の蓄電モジュールの電圧、第２の蓄電モジュールの電圧、第３の蓄電モジュールの電圧に等しくなる。したがって、図３３に示す電圧均等化回路システムの動作と同様に、各々の蓄電セル電圧均等化回路に対しては矩形波状電圧が入力される。
３つの蓄電セル均等化回路は、図３３と同様に直列共振型倍電圧整流回路により構成されているため、既に特許文献１や実施例１で説明したとおり、これら直列共振型倍電圧整流回路が矩形波状電圧を入力電圧として動作することにより、各蓄電モジュール内で蓄電セル電圧が均等化される。図３６の構成においても蓄電セル電圧均等化回路はスイッチレスで動作可能であり、モジュラー均等化回路として構成される電圧均等化回路システム全体として必要となるスイッチ数は２つ（蓄電モジュール電圧均等化回路内のスイッチＱＬ，ＱＨ）である。
蓄電モジュール電圧均等化回路の他の例として、スイッチＱ１，Ｑ２とインダクタＬを含んでなるスイッチ式昇降圧コンバータを用いた電圧均等化回路システムの構成を図３７に示す。蓄電セル電圧均等化回路の構成は、図３３等と同様である。
図３７の電圧均等化回路システムにおいては、スイッチＱ１，Ｑ２のうちＱ１のみがオンの状態と、Ｑ２のみがオンの状態とを交互に切り替えることにより第１，第２の蓄電モジュール（図３７中、モジュール１，２）の電圧が均等化される。具体的には、スイッチＱ１の時比率（スイッチングの一周期に対する、スイッチＱ１のみがオンの状態の実現する時間の割合）をＤとしたとき（０＜Ｄ＜１）、第１，第２の蓄電モジュールの電圧をＶM1，ＶM2とすれば、定常状態でのインダクタＬにおける磁束のバランスから、以下の式
ＤＶM1＝（１−Ｄ）ＶM2…（７）
が成り立つのであり、時比率を５０％（Ｄ＝０．５）とすることにより、ＶM1＝ＶM2となって第１，第２の蓄電モジュールの電圧が均等化される。
このとき、スイッチＱ１のみがオンの状態でスイッチＱ１に印加される電圧はゼロとなり、スイッチＱ２のみがオンの状態でスイッチＱ１に印加される電圧はＶM1＋ＶM2に等しい。したがって、スイッチＱ１，Ｑ２の切り替えに伴ってスイッチＱ１，Ｑ２間には矩形波状の電圧が発生する。この矩形波状電圧が、第１，第２の蓄電モジュールにそれぞれ接続された２つの直列共振型倍電圧整流回路（蓄電セル電圧均等化回路）にそれぞれ入力され、既に説明したとおり第１，第２の蓄電モジュール内でそれぞれ蓄電セル電圧が均等化されることとなる。
本発明は、コンデンサ、二次電池、電気二重層キャパシタ等の蓄電セルを用いる電源に広く適用できる。
ＳＣ１〜ＳＣ６，Ｂ１〜Ｂ３，Ｂ１−１〜Ｂ１−４，Ｂ２−１〜Ｂ２−４，Ｂ３−１〜Ｂ３−４ 蓄電セル（又は蓄電モジュール）
Ｃ１〜Ｃ６，Ｃａ，Ｃｂ，Ｃｏｕｔ１〜Ｃｏｕｔ４，Ｃ１−１〜Ｃ１−４，Ｃ２−１〜Ｃ２−４，Ｃｏ１−１〜Ｃｏ１−４，Ｃｏ２−１〜Ｃｏ２−４
キャパシタ
Ｄ１〜Ｄ１２，Ｄ１−１〜Ｄ１−８，Ｄ２−１〜Ｄ２−８
ダイオード
Ｑ１〜Ｑ６，ＱＬ１〜ＱＬ３，ＱＨ１〜ＱＨ３，Ｑ１−１，Ｑ１−２，Ｑ２−１，Ｑ２−２ スイッチ
Ｄａ〜Ｄｄ フライホイールダイオード
Ｌ，Ｌｒ，Ｌｒ１，Ｌｒ２，Ｌｍ，Ｌｐ
インダクタ
Ｃｒ，Ｃｒ１，Ｃｒ２ 共振回路内キャパシタ
Ｒｂｉａｓ１，Ｒｂｉａｓ２ バイアス抵抗

Claims (7)

  1. 第１から第ｎ（ｎは２以上の整数）の蓄電モジュールの各々に対して各々接続されて、各々の蓄電モジュールに含まれる複数の蓄電セル間で蓄電セル電圧を均等化するよう各々構成された、第１から第ｎの蓄電セル電圧均等化回路と、
    前記第１から第ｎの蓄電モジュール間で蓄電モジュール電圧を均等化するよう構成された、スイッチ切り替えにより動作する蓄電モジュール電圧均等化回路と
    を備え、
    前記第１から第ｎの蓄電セル電圧均等化回路の各々は、前記蓄電モジュール電圧均等化回路から、前記スイッチ切り替えに応じて変化する入力電圧の入力を受けて動作するよう構成された、
    電圧均等化回路システム。
  2. 第ｋ（ｋは１からｎのいずれか）の前記蓄電モジュールに含まれる蓄電セルの数をｍk（ｍkは２以上の整数）としたとき、第ｋの前記蓄電セル電圧均等化回路は、
    直列接続された第１から第ｍkの蓄電セルの各々に対して、２つの直列接続された蓄電セル電圧均等化回路内ダイオードを並列に接続し、更に、該２つの直列接続された蓄電セル電圧均等化回路内ダイオードの各々における中間点に蓄電セル電圧均等化回路内キャパシタが接続された、蓄電セル電圧均等化回路内多段倍電圧整流回路と、
    前記入力電圧を変換し、前記蓄電セル電圧均等化回路内キャパシタの各々に対して交流電圧を出力する、蓄電セル電圧均等化回路内共振回路と
    を備え、前記蓄電セル電圧均等化回路内共振回路から出力される前記交流電圧によって前記第１から第ｍkの蓄電セルの電圧を均等化するよう構成された、
    請求項１に記載の電圧均等化回路システム。
  3. 前記蓄電セル電圧均等化回路内共振回路が、直列接続された共振回路内インダクタと共振回路内キャパシタとを備える、請求項２に記載の電圧均等化回路システム。
  4. 前記蓄電モジュール電圧均等化回路は、１以上の蓄電モジュール電圧均等化回路内キャパシタを更に備え、前記スイッチ切り替えにより、前記第１から第ｎの蓄電モジュールと該１以上の蓄電モジュール電圧均等化回路内キャパシタとの接続状態を変化させて、該第１から第ｎの蓄電モジュールに該１以上の蓄電モジュール電圧均等化回路内キャパシタを介した相互充放電をさせることにより、該第１から第ｎの蓄電モジュールの電圧を均等化するよう構成された、請求項１乃至３のいずれか一項に記載の電圧均等化回路システム。
  5. 前記蓄電モジュール電圧均等化回路は、
    直列接続された前記第１から第ｎの蓄電モジュールの各々に対して、２つの直列接続された蓄電モジュール電圧均等化回路内ダイオードを並列に接続し、更に、該２つの直列接続された蓄電モジュール電圧均等化回路内ダイオードの各々における中間点に蓄電モジュール電圧均等化回路内キャパシタが接続された、蓄電モジュール電圧均等化回路内多段倍電圧整流回路と、
    直列接続された前記第１から第ｎの蓄電モジュール各々の電圧の合計電圧の入力を受けて、前記スイッチ切り替えにより変化する電圧を出力する、蓄電モジュール電圧均等化回路内入力回路と、
    前記蓄電モジュール電圧均等化回路内入力回路から出力された電圧を変換し、前記蓄電モジュール電圧均等化回路内キャパシタの各々に対して交流電圧を出力する、蓄電モジュール電圧均等化回路内共振回路と
    を備え、前記蓄電モジュール電圧均等化回路内共振回路から出力される前記交流電圧によって前記第１から第ｎの蓄電モジュールの電圧を均等化するよう構成された、
    請求項１乃至３のいずれか一項に記載の電圧均等化回路システム。
  6. 前記蓄電モジュール電圧均等化回路内共振回路が、直列接続された共振回路内インダクタと共振回路内キャパシタとを備える、請求項５に記載の電圧均等化回路システム。
  7. 前記蓄電モジュール電圧均等化回路は、蓄電モジュール電圧均等化回路内インダクタを備えたスイッチ式コンバータとして構成され、前記スイッチ切り替えの時比率を調整することにより前記第１から第ｎの蓄電モジュールの電圧を均等化するよう構成された、請求項１乃至３のいずれか一項に記載の電圧均等化回路システム。
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