JP6074637B2 - 直列接続された蓄電セルの電圧を均等化する、少数のスイッチで動作可能な電圧均等化回路 - Google Patents
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Description
図3は、本発明の均等化回路において用いることができる、多段倍電圧整流回路の回路図である。多段倍電圧整流回路は、直列接続された蓄電セルSC1〜SC6と、各々の蓄電セルに対して2つの直列接続されたダイオードを並列に接続してなる、ダイオードD1〜D12と、2つの直列接続されたダイオードの各々における中間点にキャパシタを接続してなる、キャパシタC1〜C6とから構成される。後述のとおり、端子C,D(第3,第4の端子とする。第1,2の端子については後述。)又はE,F(第5,第6の端子とする。)からキャパシタC1〜C6、及びダイオードD1〜D12を介して交流電圧が入力されることにより、蓄電セルSC1〜SC6の電圧が均等化される。なお、蓄電セルの直列接続数は、6に限らず2以上の任意の数であってよい。
図4a,図4bは、それぞれ本発明の均等化回路において入力回路として用いることができる、ハーフブリッジ型セル、フルブリッジ型セルの回路図である。
図5a〜図5dは、それぞれ本発明の均等化回路において共振回路として用いることができる、直列共振回路、並列共振回路、直並列共振回路、LLC回路の回路図である。いずれの回路も1以上のインダクタと1以上のキャパシタとから構成されており、端子A,Bの間に矩形状の電圧が入力されたとき、端子C,Dの間に交流電圧を出力する。
図7は、図3の多段倍電圧整流回路と、図4aのハーフブリッジ型セルと、図5aの直列共振回路とを接続することにより構成される、本発明の均等化回路の一実施形態を示している。図7の均等化回路中に存在するスイッチは2つのみで、その他は全て受動部品により構成されている。必要となるスイッチは蓄電セルの直列数に関係なく2つであり、各種従来方式の均等化回路と比較して回路構成が飛躍的に簡素化されている。また回路内に存在する磁性素子はインダクタLrのみであり、すなわち必要となる磁性素子も蓄電セルの直列接続数に関係なく1つであるため、各種従来方式の均等化回路と比較して回路の小型化を図ることが容易である。
以下、本発明の均等化回路による蓄電セル電圧の均等化動作を、図8〜図20を用いて詳しく説明する。
1/C’i=1/Cr+1/Ci …(1)
により計算される合成容量C’iをキャパシタCiの容量として扱うことにより、キャパシタCrの存在を無視して動作を説明することが可能となる。
便宜上、まずモード2の動作を説明する。モード2の期間中においては、図9中、vGSa,vGSbのグラフが示すとおり、スイッチQ1がオンとされ、スイッチQ2がオフとされており、インダクタLrを含む共振回路に対して、ほぼ一定の正電圧(図8中、vDsbを示す矢印の向きに上昇する電圧。図9中、vDSbのグラフ参照。)が出力される。これによりインダクタLrに正の電流(図8中、iLrを示す矢印の向きに流れる電流。蓄電セルSC1〜SC6から、オン状態のスイッチQ1を通ってインダクタLrへと流れ込む。)が流れ、さらにこの電流が、キャパシタC1〜C6、ダイオードD2,D4,D6,D8,D12、及び蓄電セルSC2〜SC6を通って図10に示すとおりの経路を流れる。なお、インダクタLrとキャパシタC1〜C6の共振現象により、インダクタLrを流れる電流iLrは正弦波状に変化する(図9中、iLrのグラフ参照。)。この電流iLrは、図10から明らかなとおり、スイッチセルSaを流れる電流iSaに等しい(図9中、iSaのグラフ参照。)。なお、図10に示されるとおり、オフ状態のスイッチQ2に電流は流れず、すなわちスイッチセルSbを流れる電流iSbはゼロである(図9中、iSbのグラフ参照。)。また、同じく図10に示されるとおり、インダンクタLrを流れる電流iLrはダイオードD2,D4,D6,D8,D12を通るよう分流されるため、偶数番号のダイオードを流れる電流iD2iは定性的にiLrと同様の波形を示し、さらに奇数番号のダイオードに流れる電流iD(2i-1)はゼロである(図9中、iD2i及びiD(2i-1)のグラフ参照。)。
ただし、Qは電荷量、Iは時間tに亘って流れる平均電流、Cはキャパシタの容量、Vは時間tの間にキャパシタに生じる電圧変動である。ここにおいて時間tがスイッチングの1周期に等しいとすれば、その逆数1/tはスイッチングの周波数fである。
インダクタLrとしてはインダクタンスが10μHのインダクタを、キャパシタC1〜C6としては容量が10μFのコンデンサを、蓄電セルSC1〜SC6としては容量が500Fの電気二重層キャパシタを用いて、図8に示す構成の均等化回路を作製した。さらに、この均等化回路を用いて、スイッチングの周波数を100kHzとし、スイッチQ1,Q2の時比率を0.45とし、蓄電セルSC1〜SC6の初期電圧をそれぞれ1V、1.3V、1.6V、1.9V、2.2V、2.5Vとばらつかせた状態から均等化動作の実験を行った。ただし、外部電源Vextとして、蓄電セルSC1〜SC6の初期電圧の合計電圧に等しい、10.5Vの定圧電源を接続した。実験の結果を図15に示す。時間の経過とともに蓄電セル電圧のばらつきが小さくなっていることがわかる。最終的には蓄電セル電圧の標準偏差が約5mVまで低下しており、ばらつきはほぼ解消されたといえる。
次に、スイッチングの周波数が共振周波数よりも低い場合の、図8に示す均等化回路の動作を説明する。
C1〜C6 キャパシタ
D1〜D12 ダイオード
Q1〜Q4 スイッチ
Da〜Dd フライホイールダイオード
Lr,Lr1,Lr2 インダクタ
Cr,Cr1,Cr2 共振回路内キャパシタ
Claims (9)
- 直列接続された第1から第n(nは2以上の整数)の蓄電セルの各々に対して、2つの直列接続されたダイオードを並列に接続し、更に、該2つの直列接続されたダイオードの各々における中間点にキャパシタを接続してなる、多段倍電圧整流回路と、
前記直列接続された第1から第nの蓄電セルそれぞれに印加された電圧の合計電圧の入力を受けて、スイッチの切り替え状態に応じた電圧を出力する、入力回路と、
前記入力回路から出力された電圧を変換し、前記キャパシタの各々に対して交流電圧を出力する、共振回路と
を備え、前記共振回路から出力される前記交流電圧によって前記第1から第nの蓄電セルの電圧を均等化するよう構成された、均等化回路と、
前記蓄電セルのうち少なくとも2つの電圧を検出する電圧検出回路と、
前記蓄電セル電圧検出回路が検出した電圧に基づいて評価された蓄電セル電圧のばらつきを、電圧ばらつきの基準値と比較する、電圧比較演算回路と、
前記比較の結果に基づいて、前記スイッチの切り替えの周波数を制御する周波数制御回路と
を備え、
前記共振回路は、前記入力回路と、前記多段倍電圧整流回路における前記キャパシタの各々の共通接続点と、に接続された単独の共振回路である
蓄電セル電圧の均等化システム。 - 前記入力回路は、直列接続された第1及び第2のスイッチの各々にフライホイールダイオードを並列接続してなり、
前記第1及び第2のスイッチのうちオンとするスイッチを経時的に切り替えることによって、該第1及び第2のスイッチの両端間に定電圧が入力されたときに、該第1及び第2のスイッチの中間点にある第1の端子と、該第2のスイッチの両端のうち該第1の端子とは異なる側にある、第2の端子と、の間に矩形状の電圧を出力するよう構成された
ことを特徴とする、請求項1に記載の均等化システム。 - 前記入力回路は、第1及び第2のスイッチを直列接続してなるスイッチ組と、第3及び第4のスイッチを直列接続してなるスイッチ組と、を並列接続し、さらに各々のスイッチにフライホイールダイオードを並列接続してなり、
第1及び第4のスイッチをオンとする状態と、第2及び第3のスイッチをオンとする状態と、の間で接続状態を経時的に切り替えることによって、各々のスイッチ組の両端間に定電圧が入力されたときに、該第1及び第2のスイッチの中間点にある第1の端子と、該第3及び第4のスイッチの中間点にある第2の端子と、の間に矩形状の電圧を出力するよう構成された
ことを特徴とする、請求項1に記載の均等化システム。 - 前記共振回路が、前記第1の端子と第3の端子との間で直列接続されたインダクタと共振回路内キャパシタとを備え、
前記入力回路から矩形状の電圧の入力を受けたときに、前記第3の端子と、前記第2の端子に接続された第4の端子と、の間に前記交流電圧を出力するよう構成された
ことを特徴とする、請求項2又は3に記載の均等化システム。 - 前記共振回路が、
前記第1の端子と第3の端子との間で直列接続されたインダクタと、
前記第1の端子と前記第3の端子とを結ぶ経路上の一点と、前記第2の端子と第4の端子とを結ぶ経路上の一点と、の間に接続された共振回路内キャパシタと
を備え、
前記入力回路から矩形状の電圧の入力を受けたときに、前記第3の端子と前記第4の端子との間に前記交流電圧を出力するよう構成された
ことを特徴とする、請求項2又は3に記載の均等化システム。 - 前記共振回路が、
前記第1の端子と第3の端子との間で直列接続されたインダクタと、
前記第1の端子と前記第3の端子とを結ぶ経路上の一点と、前記第2の端子と第4の端子とを結ぶ経路上の一点と、の間に接続された、第1の共振回路内キャパシタと、
前記第2の端子と前記第4の端子とを結ぶ経路上の一点に接続された、第2の共振回路内キャパシタと
を備え、
前記入力回路から矩形状の電圧の入力を受けたときに、前記第3の端子と前記第4の端子との間に前記交流電圧を出力するよう構成された
ことを特徴とする、請求項2又は3に記載の均等化システム。 - 前記共振回路が、
前記第1の端子と第3の端子との間で直列接続された第1のインダクタと、
前記第1の端子と前記第3の端子とを結ぶ経路上の一点と、前記第2の端子と第4の端子とを結ぶ経路上の一点と、の間に接続された、第2のインダクタと、
前記第2の端子と前記第4の端子とを結ぶ経路上の一点に接続された、共振回路内キャパシタと
を備え、
前記入力回路から矩形状の電圧の入力を受けたときに、前記第3の端子と前記第4の端子との間に前記交流電圧を出力するよう構成された
ことを特徴とする、請求項2又は3に記載の均等化システム。 - 前記共振回路において、コアに対して巻回された一次巻線を前記第3の端子と前記第4の端子との間に設け、更に該コアに対して巻回されたニ次巻線を設けることによりトランスを形成し、前記交流電圧を変圧した上で、該二次巻線の両端にある第5の端子と第6の端子との間に出力するよう構成した
ことを特徴とする、請求項4乃至7のいずれか一項に記載の均等化システム。 - 前記第1から第nの蓄電セルのうち少なくとも1つは、コンデンサ、二次電池、又は電気二重層キャパシタを含む、請求項1乃至8のいずれか一項に記載の均等化システム。
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