WO2017013838A1 - 吸熱素子及びそれを備えた半導体装置並びに吸熱素子の製造方法 - Google Patents

吸熱素子及びそれを備えた半導体装置並びに吸熱素子の製造方法 Download PDF

Info

Publication number
WO2017013838A1
WO2017013838A1 PCT/JP2016/003103 JP2016003103W WO2017013838A1 WO 2017013838 A1 WO2017013838 A1 WO 2017013838A1 JP 2016003103 W JP2016003103 W JP 2016003103W WO 2017013838 A1 WO2017013838 A1 WO 2017013838A1
Authority
WO
WIPO (PCT)
Prior art keywords
film
semiconductor
heat
layer
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2016/003103
Other languages
English (en)
French (fr)
Inventor
伸一郎 黒木
寛 古林
貴文 種平
瀬尾　宣英
米盛　敬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mazda Motor Corp
Original Assignee
Mazda Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mazda Motor Corp filed Critical Mazda Motor Corp
Priority to DE112016002921.7T priority Critical patent/DE112016002921T5/de
Priority to CN201680042154.4A priority patent/CN107851705B/zh
Priority to US15/745,626 priority patent/US20180358530A1/en
Publication of WO2017013838A1 publication Critical patent/WO2017013838A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/10—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects
    • H10N10/13—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects characterised by the heat-exchanging means at the junction
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/10—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects
    • H10N10/17—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects characterised by the structure or configuration of the cell or thermocouple forming the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/80—Constructional details
    • H10N10/85—Thermoelectric active materials
    • H10N10/851—Thermoelectric active materials comprising inorganic compositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/80—Constructional details
    • H10N10/85—Thermoelectric active materials
    • H10N10/851—Thermoelectric active materials comprising inorganic compositions
    • H10N10/855—Thermoelectric active materials comprising inorganic compositions comprising compounds containing boron, carbon, oxygen or nitrogen
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/80—Constructional details
    • H10N10/85—Thermoelectric active materials
    • H10N10/851—Thermoelectric active materials comprising inorganic compositions
    • H10N10/8556—Thermoelectric active materials comprising inorganic compositions comprising compounds containing germanium or silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N19/00—Integrated devices, or assemblies of multiple devices, comprising at least one thermoelectric or thermomagnetic element covered by groups H10N10/00 - H10N15/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/80—Constructional details
    • H10N10/85—Thermoelectric active materials
    • H10N10/851—Thermoelectric active materials comprising inorganic compositions
    • H10N10/852—Thermoelectric active materials comprising inorganic compositions comprising tellurium, selenium or sulfur

Definitions

  • the present invention relates to a heat absorbing element, a semiconductor device including the same, and a method for manufacturing the heat absorbing element.
  • a power semiconductor device including a cooling element such as a Peltier element is known in order to improve heat dissipation from the power semiconductor device to the outside.
  • the present invention has been made in view of such a point, and the object of the present invention is to reduce the thermal resistance between the semiconductor element and the endothermic element in the thin-film endothermic element formed on the semiconductor element. It is to be able to reduce and to establish the manufacturing method.
  • the present invention is characterized in that a Peltier-type heat absorption element formed in a semiconductor element is formed in a thin film shape.
  • the present invention is directed to a heat absorbing element, a semiconductor device including the same, and a method of manufacturing the heat absorbing element, and has taken the following solutions.
  • the first invention is directed to a Peltier-type thin-film endothermic element that is thermally connected to the surface of a semiconductor element through an electrical insulator, and heat in bulk in a material constituting the endothermic element.
  • the conductivity is 50 W / mK or more, and the Seebeck coefficient is 300 ⁇ V / K or more.
  • the thermal resistance between the semiconductor element and the heat absorbing element can be reduced, and the heat dissipation of the semiconductor element can be improved.
  • the substance includes silicon (Si), silicon carbide (SiC), gallium nitride (GaN), aluminum nitride (AlN), boron nitride (BN), and diamond (C ).
  • the substance is silicon.
  • the substance constitutes a p-type or n-type semiconductor layer
  • the p-type semiconductor layer and the n-type semiconductor layer include a semiconductor element and an electrical insulator. Are arranged in parallel.
  • a Peltier element as a thin-film heat absorption element can be reliably formed, and the contact area between the semiconductor element and the electrical insulator can be increased, and the efficiency of the heat absorption effect (heat radiation effect) is improved.
  • the fifth invention is the above first to fourth invention, wherein the semiconductor device is directly formed and thermally connected to the heat exhaust side.
  • the heat absorption efficiency of the heat absorption element is improved, and the heat dissipation effect of the semiconductor element is improved.
  • the sixth invention covers the region of 10% or more of the area of the heat generation source in the semiconductor element in the first to fifth inventions.
  • the heat dissipation effect of the semiconductor element can be improved.
  • a seventh aspect of the invention is a semiconductor device including the heat absorbing element according to the first to sixth aspects of the invention.
  • the semiconductor device of the present invention includes the heat absorbing element of the present invention, the heat dissipation of the semiconductor element can be improved.
  • the semiconductor element is a power semiconductor element.
  • the heat dissipation of the power semiconductor element that becomes high temperature during operation can be improved.
  • the semiconductor element is a SiC-based power semiconductor element made of silicon carbide.
  • a tenth aspect of the present invention is directed to a method of manufacturing a Peltier-type thin-film endothermic element that is thermally connected to a surface of a semiconductor element through an electrical insulator.
  • a step of sequentially forming a lower metal film, a first conductive type semiconductor layer, and a first metal sacrificial film via an electrical insulator, and a first patterning of the first conductive type semiconductor layer from the first metal sacrificial film Forming a plurality of first conductivity type semiconductor blocks from the first conductivity type semiconductor layer by forming a metal mask film and patterning the first conductivity type semiconductor layer using the formed first metal mask film; , Sequentially forming a second conductive type semiconductor layer and a second metal sacrificial layer on the lower metal layer including the first conductive type semiconductor block, and patterning the second conductive type semiconductor layer from the second metal sacrificial layer.
  • Second metal mask film Forming a plurality of second conductivity type semiconductor blocks from the second conductivity type semiconductor layer by patterning the second conductivity type semiconductor layer using the formed and formed second metal mask film; and a lithography method
  • the semiconductor element is exposed by selectively etching the electrode formation region of the semiconductor element in the lower metal film, and the first conductive semiconductor block and the second conductive semiconductor in the lower metal film are formed by lithography.
  • the endothermic element is formed on the semiconductor element via the electrical insulator, the lower metal film serving as the lower electrode of the endothermic element, the first conductive type semiconductor layer, the second conductive type semiconductor layer, and It can be formed by etching the lower metal electrode of the heat absorbing element and the upper metal film to be the electrode of the semiconductor element.
  • the first conductive semiconductor layer and the second conductive semiconductor layer are formed of silicon (Si), silicon carbide (SiC), gallium nitride (GaN), aluminum nitride (AlN), One of boron nitride (BN) and diamond (C).
  • the lower metal film, the first metal sacrificial film, the second metal sacrificial film, and the upper metal film are made of nickel, and the lower metal film, the first metal sacrificial film, For the patterning of at least one of the two-metal sacrificial film and the upper metal film, wet etching using a mixture of concentrated hydrochloric acid, concentrated hydrogen peroxide solution and pure water (hydrochloric acid excess water) as an etchant is used.
  • the nickel film can be etched without deteriorating the resist.
  • the first metal sacrificial film and the second metal sacrificial film are made of nickel, the first conductive semiconductor layer and the second conductive semiconductor layer are made of silicon,
  • the step of forming the first conductivity type semiconductor block and the second conductivity type semiconductor block is dry etching using chlorine and hydrogen bromide.
  • the first metal when performing the etching for forming the first conductive semiconductor block and the second conductive semiconductor block from the first conductive semiconductor layer made of silicon and the second conductive semiconductor layer, the first metal made of nickel.
  • the first metal sacrificial film serving as the mask film and the second metal sacrificial film serving as the second metal mask film can be used as the hard mask.
  • the semiconductor element is a power semiconductor element.
  • the heat dissipation of the power semiconductor element that becomes high temperature during operation can be improved.
  • the semiconductor element is an SiC power semiconductor element made of silicon carbide.
  • the thermal resistance between the semiconductor element and the endothermic element can be greatly reduced, and a thin-film endothermic element formed on the surface of the semiconductor element can be reliably formed.
  • FIG. 1 is a cross-sectional view showing the main part of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a main part of a semiconductor device according to a first modification of the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view showing a main part of a semiconductor device according to a second modification of the first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view showing a main part of a semiconductor device according to the second embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 1 is a cross-sectional view showing the main part of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a main part of a semiconductor device according to a first modification of the first embodiment of the present invention.
  • FIG. 3 is a cross
  • FIG. 6 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 8 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 9 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 10 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 10 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 11 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 12 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 13 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 14 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 15 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 12 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 13 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device
  • FIG. 16 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 17 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 18 is a cross-sectional view showing a main part of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 19 is a schematic view showing an example of a heat absorbing element according to an embodiment of the present invention.
  • FIG. 20 shows the drive current dependence of the total heat transfer amount when the lower limit values of the Seebeck coefficient and the thermal conductivity are set for the Peltier device according to one embodiment and the total heat transfer amount of the Peltier device using the conventional bismuth tellurium. It is the graph which compared sex.
  • FIG. 21 is a graph showing the drive current dependence of the total heat transfer amount for each material that can be used in the Peltier device according to one embodiment.
  • FIG. 1 shows a cross-sectional configuration of a main part of a semiconductor device according to the first embodiment of the present invention.
  • the semiconductor device 100 includes a semiconductor element body 10 and a heat absorption element 20 integrally formed on the semiconductor element body 10.
  • the semiconductor element body 10 is a Schottky barrier diode (hereinafter also abbreviated as SBD).
  • SiC silicon carbide
  • the semiconductor element body 10 includes, for example, a bulk layer (contact layer) 12 made of n + -type SiC, and a drift layer 13 made of n-type SiC epitaxially grown on the bulk layer 12 to regulate the breakdown voltage.
  • FIG. 1 for convenience, one of the plurality of cathode electrodes 16 is illustrated, but a plurality of cathode electrodes 16 having the same shape are arranged in a lateral direction (two-dimensionally) at a predetermined interval. ing.
  • NiSi x nickel silicide
  • Ni nickel
  • Ni nickel
  • a p + region 14 for improving the breakdown voltage of the SBD is formed in the peripheral portion facing the cathode electrode 16 in the upper part of the drift layer 13. Note that the p + region 14 is not necessarily provided in the SBD, and may be provided as appropriate depending on the application of the semiconductor device 100 and the like.
  • the constituent material of the anode electrode 11 is not limited to nickel silicide, and any metal or metal silicide capable of obtaining good ohmic contact with n-type SiC can be applied.
  • the constituent material of the cathode electrode 16 is not limited to nickel, and any metal that can obtain good Schottky contact with n-type SiC can be applied.
  • the endothermic element portion 20 includes p-type silicon layers 22 and n-type silicon layers 24 alternately arranged in a plurality of dots (islands) on the semiconductor element body portion 10, and these silicon layers 22, 24.
  • It is a thin-film Peltier element composed of a lower electrode 21 disposed below and an upper electrode 25 disposed above the lower electrode 21 so that current flows alternately.
  • nickel (Ni) can be used for the lower electrode 21 and the upper electrode 25, for example.
  • An insulating film 23 made of, for example, silicon oxide (SiO 2 ) is filled between the p-type silicon layer 22 and the n-type silicon layer 24, between the lower electrodes 21 and between the upper electrodes 25. Yes.
  • the lower end electrode 21 of the heat absorbing element portion 20 is directly connected, that is, thermally connected, to the insulating heat conductive layer 15 made of i-type SiC exposed from the surface of the semiconductor element body portion 10. Further, in the region above the cathode electrode 16, the heat absorbing element portion 20 is connected to an insulating film 17 made of, for example, silicon oxide (SiO 2 ) filled around the cathode electrode 16. As described above, the p-type silicon layer 22 and the n-type silicon layer 24 are arranged in parallel with the heat conductive layer 15 and the insulating film 17 of the semiconductor element body 10.
  • silicon (Si) was used as a semiconductor that constitutes the endothermic element portion 20, the present invention is not limited to this, and the thermal conductivity in bulk is 50 W / mK or more as in the case of silicon (Si).
  • a semiconductor material having a coefficient of 300 ⁇ V / K or more can be used. Examples of such a semiconductor material include silicon carbide (SiC), gallium nitride (GaN), aluminum nitride (AlN), boron nitride (BN), and diamond (C). If these are used, a highly efficient Peltier device can be produced.
  • Ni nickel
  • Ti Titanium
  • Al Aluminum
  • Tin Tin
  • Mo Molybdenum
  • Cu Copper
  • Au gold
  • the lower electrode 21 is, for example, a Ni film having a thickness of 450 nm
  • the p-type silicon layer 22 and the n-type silicon layer 24 are, for example, 1.2 ⁇ m thick
  • the upper electrode 25 is, for example, thick
  • the thickness of the Ni film is 200 nm.
  • the thickness of the main body of the heat absorbing element portion 20 constituting the semiconductor device 100 according to the present embodiment is 1.85 ⁇ m, which is within 2 ⁇ m.
  • the heat absorbing element portion 20 covers a region of 10% or more of the area of the heat generation source in the semiconductor element body portion 10, the effect of the present invention can be reliably obtained.
  • the heat source of the semiconductor element body 10 mainly refers to the sum of the regions in a plan view of the region including the facing portions of the plurality of cathode electrodes 16 and the anode electrodes 11 in the drift layer 13.
  • the lower electrode 21 of the heat absorption element 20 is The semiconductor element body 10 is directly connected to the insulating heat conductive layer 15 which is an epitaxially grown portion. For this reason, the thermal resistance between the semiconductor element body 10 and the heat absorbing element 20 is greatly reduced.
  • FIG. 2 shows a cross-sectional configuration of a main part of a semiconductor device according to a first modification of the first embodiment of the present invention.
  • the semiconductor device 100A according to the first modified example is different from the first embodiment in the semiconductor element body 10 but has the same configuration as the first embodiment in other respects. Therefore, in the following description, the same reference numerals are given to the same components as those of the first embodiment.
  • the semiconductor element body 10 included in the semiconductor device 100A according to the present modification is a junction barrier Schottky diode (hereinafter also abbreviated as JBS diode).
  • the JBS diode constituting the semiconductor element body 10 is provided with a plurality of gaps spaced from each other in an insulating heat conductive layer 15 made of i-type SiC, and this gap is filled with, for example, nickel (Ni).
  • a plurality of cathode electrodes 16a is a junction barrier Schottky diode.
  • p + regions 14a are formed in the lower portions of the divided heat conduction layers 15 in the drift layer 13 to improve the breakdown voltage of the semiconductor element body 10.
  • FIG. 3 shows a cross-sectional configuration of a main part of a semiconductor device according to a second modification of the first embodiment of the present invention.
  • the semiconductor device 100B according to the second modified example is different from the first modified example in the semiconductor element body 10, but is otherwise configured in the same manner as the first modified example. Therefore, in FIG. 3 as well, the same components as those in FIG. 2 are denoted by the same reference numerals.
  • the semiconductor element body 10 included in the semiconductor device 100B according to the present modification omits the p + region 14a for improving the breakdown voltage from the JBS diode according to the first modification. Therefore, the JBS diode according to the second modification is a Schottky barrier diode (SBD). This is because the n-type SiC having a high breakdown voltage is used for the drift layer 13, so that even when the p + region 14a is omitted, the operation as the SBD is possible.
  • SBD Schottky barrier diode
  • FIG. 4 shows a cross-sectional configuration of a main part of a semiconductor device according to the second embodiment of the present invention.
  • the semiconductor device 100 ⁇ / b> C includes a semiconductor element main body 30 and a heat absorbing element 20 integrally formed on the semiconductor element main body 30.
  • the semiconductor device 100C according to the second embodiment is different from the first embodiment in the semiconductor element body 10, but is otherwise configured in the same manner as in the first embodiment. Therefore, in the following description, the same reference numerals are given to the same components as those of the first embodiment.
  • the semiconductor element body 30 included in the semiconductor device 100C according to the present embodiment is a metal-oxide-semiconductor field effect transistor (hereinafter also abbreviated as MOSFET).
  • MOSFET metal-oxide-semiconductor field effect transistor
  • the MOSFET that constitutes the semiconductor element body 30 includes a bulk layer (contact layer) 32 made of n + -type SiC, an n-type SiC epitaxially grown on the bulk layer 32, and a drift layer 33 that regulates the breakdown voltage, An insulating thermal conductive layer 37 made of i-type SiC epitaxially grown on the drift layer 33 is provided.
  • the impurity concentration of n + -type SiC may be, for example, about 1.0 ⁇ 10 18 cm ⁇ 3
  • n-type SiC may be about 1.0 ⁇ 10 16 cm ⁇ 3
  • the thickness of the drift layer 33 may be about 10 ⁇ m.
  • a gate electrode 39 is selectively formed via a gate insulating film 38a. .
  • the gate electrode 39 and the gate insulating film 38a are covered with an insulating film 38b.
  • the gate electrode 39 for example, polycrystalline silicon (Poly-Si) may be used, and further, polycrystalline silicon carbide (Poly-SiC), aluminum (Al), or copper (Cu) may be used.
  • the gate insulating film 38a may be, for example, silicon oxide (SiO 2 ), and further, aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), silicon nitride (Si 3 N 4 ), boron nitride ( BN) or diamond (C) may be used.
  • a source electrode 40 made of, for example, nickel (Ni) is formed on the drift layer 33 and in an electrode formation region between the heat conductive layers 37 so as to cover the insulating film 38b.
  • a p-type body layer 34 is formed between each heat conductive layer 37 and the end of the gate insulating film 38a facing it. Further, an n + -type source layer 35 is formed on the body layer 34 on the gate insulating film 38a side, and adjacent to the source layer 35 on the heat conduction layer 37 side, a p for increasing the breakdown voltage. Each + region 36 is formed. Each source layer 35 is in ohmic contact with the source electrode 40 formed thereon.
  • a drain electrode 31 made of, for example, nickel (Ni) is formed on the back surface of the bulk layer 32.
  • the body layer 34, the source layer 35, and the p + region 36 can be formed by a known lithography method, ion implantation method, or the like, respectively.
  • the p-type impurity concentration of the body layer 34 may be, for example, about 1.0 ⁇ 10 16 cm ⁇ 3
  • the n-type impurity concentration of the source layer 35 is, for example, 1.0 ⁇ 10 10. It may be about 20 cm ⁇ 3 .
  • a predetermined voltage is applied to the gate electrode 39, and an n-type channel region 34a that is an inversion layer is formed at a boundary portion between the p-type body layer 34 and the gate insulating film 38a.
  • the operating current flows in the order of the drain electrode 31, the bulk layer 32, the drift layer 33, the channel region 34a, the source layer 35, and the source electrode 40.
  • the channel resistance in the channel region 34 a and the drift resistance in the drift layer 33 are large. Therefore, the ratio of the Joule heat due to the channel resistance and the drift resistance to the total heat generation amount of the semiconductor element body 30 is high.
  • the endothermic element portion 20 has the effect of the present invention as long as it covers a region of 10% or more of the area of the heat source in the semiconductor element main body portion 30. You can definitely get it.
  • the heat generation source of the semiconductor element main body 30 mainly refers to the sum of the regions in a plan view of the region including the plurality of channel regions 34 a and the drift layer 33.
  • the lower electrode 21 of the heat absorption element 20 is The semiconductor element body 30 is directly connected to the insulating heat conductive layer 37 which is an epitaxial growth portion. For this reason, the thermal resistance between the semiconductor element main body 30 and the endothermic element 20 is greatly reduced.
  • the bulk layer is configured as the drift layer 13 made of n-type SiC.
  • the insulating heat conductive layer 15 made of i-type SiC is epitaxially grown on the + c plane of the drift layer 13.
  • a region where the endothermic element portion 20 is not disposed is located above the electrode formation region 10a in the drift layer 13 which is a region where the cathode electrode 16 of the semiconductor element body portion 10 is formed.
  • an insulating SiC having a thickness of about 1 ⁇ m is formed on the + c plane (hereinafter referred to as a surface) of the drift layer 13.
  • a substrate on which the layer (thermal conductive layer 15) is epitaxially grown is prepared, and a nickel (Ni) film to be the anode electrode 11 is formed on the ⁇ c surface (hereinafter referred to as the back surface) of the prepared substrate.
  • the substrate is washed with SH (sulfuric acid / hydrogen peroxide), and then a Ni film having a thickness of about 100 nm is formed on the back surface by sputtering.
  • the substrate on which the Ni film is formed is put into a rapid thermal processing (RTA) furnace, and thermal processing is performed at a temperature of 1000 ° C. for 2 minutes.
  • RTA rapid thermal processing
  • the formed Ni film is silicided, that is, the anode electrode 11 made of nickel silicide (NiSi x ) is obtained.
  • the substrate here may be a wafer-like substrate that can be divided into a plurality of chips, or a chip-like substrate that is divided into chips.
  • a lower electrode formation film 21A made of nickel having a thickness of about 450 nm and a p-type silicon layer 22A having a thickness of about 1.2 ⁇ m are formed on the heat conductive layer 15, for example.
  • a first sacrificial film 51 made of nickel having a thickness of about 200 nm is sequentially formed.
  • the lower electrode formation film 21A and the first sacrificial film 51 can be formed by, for example, sputtering, and the p-type silicon layer 22A can be formed by, for example, chemical vapor deposition (CVD) or sputtering. .
  • a first mask pattern 61 for obtaining the dot-shaped p-type silicon layer 22 is formed from the p-type silicon layer 22A on the first sacrificial film 51 by lithography, and the first mask pattern thus formed is formed.
  • the first sacrificial film 51 is wet-etched using hydrochloric acid overwater using 61 as a mask, thereby forming a first mask film 51A from the first sacrificial film 51 as shown in FIG.
  • the hydrochloric acid overwater used here is a mixture in which the ratio of concentrated hydrochloric acid: hydrogen peroxide water: pure water is, for example, 1: 1: 10 by volume, and after adding pure water to the hydrogen peroxide water, Add concentrated hydrochloric acid.
  • a plurality of p-type silicon layers 22 having a dot-like block pattern are obtained by dry etching using the formed first mask film 51A as a mask.
  • dry etching inductively coupled plasma (ICP) using a mixed gas of chlorine (Cl 2 ) and hydrogen bromide (HBr) as a reactive gas is used.
  • ICP inductively coupled plasma
  • the substrate temperature is ⁇ 15 ° C.
  • the pressure in the reactor is about 0.133 Pa
  • the ICP output is 400 W
  • the substrate bias voltage is 190 V.
  • the flow rate of Cl 2 gas is 40 ml / min (0 ° C., 1 atm), and the flow rate of HBr gas is 20 ml / min (0 ° C., 1 atm). Note that the etching conditions are not limited to this.
  • an n-type silicon layer 24 ⁇ / b> A and a second sacrificial film 52 made of nickel (Ni) are sequentially formed on the lower electrode formation film 21 ⁇ / b> A including the p-type silicon layer 22.
  • the n-type silicon layer 24A can be formed by CVD or sputtering
  • the second sacrificial film 52 can be formed by sputtering.
  • a second mask film 52A for obtaining the dot-shaped n-type silicon layer 24 from the second sacrificial film 52 is formed using hydrochloric acid / hydrogen peroxide similar to the process shown in FIG. Form. Thereafter, the surface cleaning process of each second mask film 52 may be performed.
  • the second mask film 52A is used as a mask, and ICP etching using a mixed gas of Cl 2 and HBr is used to form the n-type silicon layer 24A.
  • a plurality of n-type silicon layers 24 having a dot-like block pattern are obtained.
  • the order of forming the dot-shaped p-type silicon layer 22 and the n-type silicon 24 is not particularly limited.
  • a second mask pattern 62 having an SBD electrode formation region 10a as an opening pattern is formed on the lower electrode formation film 21A including the p-type silicon layer 22 and the n-type silicon layer 24 by lithography. Subsequently, by using the formed second mask pattern 62 as a mask, the lower electrode formation film 21A is etched using hydrochloric acid / hydrogen peroxide to form electrodes in the lower electrode formation film 21A as shown in FIG. A portion included in the region 10a is removed.
  • the second mask pattern 62 is removed, and then the first mask film 51A, the second mask film 52A, and the lower electrode formation film 21A are used as hard masks with respect to the heat conductive layer 15.
  • ICP etching similar to the process shown in FIG. 11 is performed to expose the electrode formation region 10a of the drift layer 13.
  • the value of the substrate bias voltage for ICP etching is set to, for example, 450 V from 190 V in the case of the silicon layer.
  • the thickness of the lower electrode formation film 21A is 450 nm and the thickness of each of the mask films 51A and 52A is 200 nm.
  • the thickness of the mask can be changed as appropriate.
  • the thickness of the lower electrode formation film 21A may be about 700 nm at the maximum, and the thickness of each mask film 51A, 52A may be about 400 nm at the maximum.
  • a third mask pattern 63 having a lower electrode formation pattern is formed on the lower electrode formation film 21A including the electrode formation region 10a of the drift layer 13 by lithography. Subsequently, using the formed third mask pattern 63 as a mask, etching is performed with hydrochloric acid overwater to form a plurality of lower electrodes 21 from the lower electrode formation film 21A.
  • the third mask pattern 63 is removed, and subsequently, a silicon dioxide (SiO 2 ) dispersion is applied to the entire surface of the substrate by spin coating.
  • a pre-curing process at a temperature of 180 ° C. for 30 minutes in air and a main curing process at a temperature of 400 ° C. for 30 minutes in nitrogen are sequentially performed to form the insulating film 23A.
  • HMDS bis (trimethylsilyl) amine
  • heat treatment of spin-coated HMDS in air at 180 ° C. for 5 minutes may be performed.
  • a fourth mask pattern 64 having an opening pattern is formed in the electrode formation region 10a on the insulation formation film 23A by lithography, and the insulation formation film 23A is etched by wet etching using buffered hydrofluoric acid (BHF). Then, as shown in FIG. 16, the electrode formation region 10a in the drift layer 13 is exposed again.
  • BHF buffered hydrofluoric acid
  • an electrode forming film 25A made of nickel (Ni) is formed by sputtering so that the film thickness of at least the drift layer 13 on the electrode forming region 10a is, for example, 200 nm. To do. Thereafter, the surface of the electrode forming film 25A may be cleaned.
  • a semiconductor element composed of an SBD element having the insulating (i-type SiC) heat conduction layer 15 epitaxially grown on the drift layer 13 which is a bulk portion of silicon carbide (SiC).
  • a semiconductor device 100D having a main body portion 10 and a heat absorption element portion 20 formed of a thin Peltier element using silicon (Si) directly formed on the heat conductive layer 15, that is, thermally connected silicon (Si). Can be reliably formed.
  • the insulating heat conductive layers 15 and 37 are made of i-type SiC. However, instead of this, all of them are insulating silicon (Si), gallium nitride ( GaN), aluminum nitride (AlN), silicon nitride (SiN x ), zinc oxide (ZnO), C (diamond), boron nitride (BN), or gallium oxide (Ga 2 O 3 ) may be used.
  • the thermal conductivity of each constituent material is preferably 5 W / mK or more, and the resistivity is preferably 10 8 ⁇ cm or more.
  • the heat conductive layers 15 and 37 made of these materials are integrated in contact with the semiconductor element body portions 10 and 30 in a thermal and continuous manner.
  • the heat conduction layer made of these materials is formed by epitaxial growth from the surface of the semiconductor material constituting the semiconductor element body 10, 30.
  • the semiconductor material constituting the semiconductor element body portions 10 and 30 includes silicon (Si), gallium nitride (GaN), aluminum nitride (AlN), silicon nitride (SiN x ), zinc oxide (ZnO), and C (diamond). ), Boron nitride (BN), or gallium oxide (Ga 2 O 3 ) can be used.
  • the heat generation region (eg, the channel region 34a in FIG. 4) having a relatively narrow width in the semiconductor element body portions 10 and 30 and the heat insulating layer that insulates the periphery of the heat conductive layer 37 in FIG. A layer may be provided.
  • the heat conductivity of the heat insulating layer is preferably 0.5 W / mK or less.
  • a metal electrode 61 made of, for example, nickel is disposed on the front and back surfaces of a Peltier element 60, the front surface is connected to the positive electrode of the power source, and the back surface is connected to the negative electrode of the power source to pass a current I.
  • the arrow 63 represents heat transfer due to the Peltier effect
  • the arrow 64 represents heat transfer due to heat conduction
  • the arrow 65 represents heat generation due to Joule heat.
  • the temperature difference between the front and back surfaces of the Peltier element 60 is 40 ° C. This assumes, for example, a situation in which a cooler through which a cooling medium with a temperature of 80 ° C. flows is connected to the front side and a power device is connected to the back side, and the temperature of the power device is 120 ° C. or less. Can do.
  • the ambient environment temperature is 295 K (22 ° C .: room temperature), and the electrical resistivity is 1 ⁇ 10 ⁇ 5 ⁇ m.
  • the conventional bismuth tellurium and the lower limit value of this example are graphed in FIG. 20 and compared.
  • the lowest value (referred to as need (N)) in the desired total heat transfer amount (endothermic amount) is set to 300 W / cm 2 in view of the application of the Peltier element of this embodiment. This is a need due to the amount of heat generated by the power device, for example.
  • the maximum heat absorption amount is 308.8 W / cm 2 . Satisfy the above needs.
  • the maximum heat absorption amount is only 23.4 W / cm 2 , and the above needs cannot be satisfied.
  • FIG. 21 shows graphs of calculated values when the temperature difference ⁇ T between the front and back surfaces of each material (excluding bismuth tellurium) listed in [Table 1] is 40 ° C.
  • the maximum heat absorption amount is about 3100 W / cm 2 . Accordingly, 10% or more of 3000 W / cm 2 which is 10 times the need N, that is, in this embodiment, if the Peltier element covers a region of 10% or more of the surface area of the power device which is a heat source, for example. The value of needs N can be satisfied.
  • An endothermic element, a semiconductor device including the endothermic element, and a method for manufacturing the endothermic element according to the present invention can reduce the thermal resistance between the semiconductor element and the endothermic element, and are equipped with an inverter incorporating this type of semiconductor device (In addition to HV, HEV, etc.), power generation / transmission / distribution systems (smart grids, etc.), transport equipment other than automobiles (railways, ships, aircraft, etc.), industrial machinery (FA equipment, elevators, etc.), IT-related equipment (computers, mobile phones, etc.) It can be suitably applied in the field of consumer electronics / home appliances (air conditioners, FPDs, AV devices, etc.) and their manufacturing technology.

Landscapes

  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

半導体素子本体部１０の表面と電気絶縁体である熱伝導層１５を介して熱的に接続されたペルチェ型で薄膜状の吸熱素子部２０は、該吸熱素子部２０を構成する物質における、バルクでの熱伝導率は５０Ｗ／ｍＫ以上であり、ゼーベック係数は３００μＶ／Ｋ以上である。

Description

吸熱素子及びそれを備えた半導体装置並びに吸熱素子の製造方法
　本発明は、吸熱素子及びそれを備えた半導体装置並びに吸熱素子の製造方法に関する。
　近年、パワー半導体装置からその外部への放熱性を高めるために、ペルチェ素子等の冷却素子を備えたパワー半導体装置が知られている。
　従来のパワー半導体装置には、パワー半導体素子の発熱部とペルチェ素子とを近接してモジュール化した構成が知られている（例えば、特許文献１を参照。）。また、パワー半導体素子の発熱部に、具体的には、トレンチゲート電極同士の間の領域に、放熱用埋め込み金属を配置し、該放熱用埋め込み金属の上にペルチェ素子を設ける構成が知られている（例えば、特許文献２を参照。）。
特開２００８－２３５８３４号公報 特開２００７－２２７６１５号公報
　しかしながら、上記の従来技術は、いずれも、パワー半導体素子の発熱部とペルチェ素子とを近接させてはいるものの、両者の接触部での熱抵抗が大きく、パワー半導体素子の発熱後、瞬時に冷却することができない。このため、現状では、パワー半導体素子に対する最大負荷時の発熱量に備えて、冗長で且つ高コストの熱設計をせざるを得ないという問題がある。
　また、半導体素子上に形成される薄膜状のペルチェ素子の製造方法が確立されていないという問題も存在する。
　本発明は、斯かる点に鑑みてなされたものであり、その課題とするところは、半導体素子の上に形成される薄膜状の吸熱素子において、半導体素子と吸熱素子との間の熱抵抗を低減できるようにすると共に、その製造方法を確立することにある。
　上記の課題を解決するため、本発明は、半導体素子に形成するペルチェ型の吸熱素子を薄膜状に形成することを特徴とする。
　具体的には、本発明は、吸熱素子及びそれを備えた半導体装置並びに吸熱素子の製造方法を対象とし、次のような解決手段を講じた。
　すなわち、第１の発明は、半導体素子の表面と電気絶縁体を介して熱的に接続された、ペルチェ型で薄膜状の吸熱素子を対象とし、吸熱素子を構成する物質における、バルクでの熱伝導率は５０Ｗ／ｍＫ以上であり、ゼーベック係数は３００μＶ／Ｋ以上である。
　これによれば、半導体素子と吸熱素子との間の熱抵抗を低減でき、半導体素子の放熱性を向上することができる。
　第２の発明は、上記第１の発明において、上記の物質は、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化ボロン（ＢＮ）及びダイヤモンド（Ｃ）のうちのいずれか１つである。
　これによれば、高効率な吸熱素子を確実に形成することができる。
　第３の発明は、上記第１の発明において、上記の物質はシリコンである。
　これによれば、半導体製造プロセスと馴染みやすいため好ましい。
　第４の発明は、上記第１～第３の発明において、上記の物質は、ｐ型又はｎ型の半導体層を構成し、ｐ型半導体層及びｎ型半導体層は、半導体素子及び電気絶縁体に対して並行に配列されている。
　これによれば、薄膜状の吸熱素子としてのペルチェ素子を確実に形成できると共に、半導体素子及び電気絶縁体との接触面積を大きくすることができ、吸熱効果（放熱効果）の効率が向上する。
　第５の発明は、上記第１～第４の発明において、半導体素子の排熱側に直接に形成されて、熱的に連結されている。
　これによれば、吸熱素子の吸熱効率が向上して半導体素子の放熱効果が良好となる。
　第６の発明は、上記第１～第５の発明において、半導体素子における発熱源の面積の１０％以上の領域を被覆している。
　このように、発熱源の面積の１０％以上を被覆していれば、半導体素子の放熱効果を向上することができる。
　第７の発明は、請求項１～６の発明に係る吸熱素子を備える半導体装置である。
　これによれば、本発明の半導体装置は、本発明の吸熱素子を備えているため、半導体素子の放熱性を向上することができる。
　第８の発明は、上記第７の発明において、半導体素子はパワー半導体素子である。
　これによれば、動作中に高温になるパワー半導体素子の放熱性を向上することができる。
　第９の発明は、上記第７の発明において、半導体素子は、炭化シリコンを材料とするＳｉＣ系パワー半導体素子である。
　これによれば、高耐圧、低オン抵抗及び高速動作可能なＳｉＣ系パワー半導体素子における放熱性を向上することができる。
　第１０の発明は、半導体素子の表面と電気絶縁体を介して熱的に接続された、ペルチェ型で薄膜状の吸熱素子の製造方法を対象とし、吸熱素子を形成する工程は、半導体素子の上に、電気絶縁体を介して、下部金属膜、第１導電型半導体層及び第１金属犠牲膜を順次形成する工程と、第１金属犠牲膜から第１導電型半導体層をパターニングする第１金属マスク膜を形成し、形成した第１金属マスク膜を用いて、第１導電型半導体層をパターニングすることにより、第１導電型半導体層から複数の第１導電型半導体ブロックを形成する工程と、第１導電型半導体ブロックを含む下部金属膜の上に、第２導電型半導体層及び第２金属犠牲膜を順次形成する工程と、第２金属犠牲膜から第２導電型半導体層をパターニングする第２金属マスク膜を形成し、形成した第２金属マスク膜を用いて、第２導電型半導体層をパターニングすることにより、第２導電型半導体層から複数の第２導電型半導体ブロックを形成する工程と、リソグラフィ法により、下部金属膜における半導体素子の電極形成領域に対して選択的にエッチングすることにより、半導体素子を露出する工程と、リソグラフィ法により、下部金属膜における第１導電型半導体ブロック及び第２導電型半導体ブロックの間を選択的にエッチングすることにより、下部金属膜から、複数の下部電極を形成する工程と、各半導体ブロックの間及び下部電極の間に絶縁膜を選択的に形成した後、各半導体素ブロックの上及び半導体素子の露出部分の上に、上部金属膜を形成する工程と、リソグラフィ法により、上部金属膜に対して選択的にエッチングを行うことにより、上部金属膜から、上部電極と半導体素子の電極とを形成する工程とを含む。
　これによれば、吸熱素子が、半導体素子の上に電気絶縁体を介して形成された、吸熱素子の下部電極となる下部金属膜、第１導電型半導体層、第２導電型半導体層、並びに吸熱素子の下部電極及び半導体素子の電極となる上部金属膜をエッチングすることによって形成することができる。
　第１１の発明は、第１０の発明において、第１導電型半導体層及び第２導電型半導体層は、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化ボロン（ＢＮ）及びダイヤモンド（Ｃ）のうちのいずれか１つである。
　これによれば、高効率な吸熱素子を確実に形成することができる。
　第１２の発明は、第１０又は第１１の発明において、下部金属膜、第１金属犠牲膜、第２金属犠牲膜及び上部金属膜はニッケルからなり、下部金属膜、第１金属犠牲膜、第２金属犠牲膜及び上部金属膜の少なくとも１つに対するパターニングには、濃塩酸、濃過酸化水素水及び純水の混合物（塩酸過水）をエッチャントとするウェットエッチングを用いる。
　これによれば、レジストを劣化させることなく、ニッケル膜をエッチングすることができる。
　第１３の発明は、第１０～第１２の発明において、第１金属犠牲膜及び第２金属犠牲膜はニッケルからなり、第１導電型半導体層及び第２導電型半導体層はシリコンからなり、第１導電型半導体ブロック及び第２導電型半導体ブロックを形成する工程は、塩素と臭化水素とを用いるドライエッチングである。
　これによれば、シリコンからなる第１導電型半導体層及び第２導電型半導体層から第１導電型半導体ブロック及び第２導電型半導体ブロックを形成するエッチングを行う際に、ニッケルからなる第１金属マスク膜となる第１金属犠牲膜及び第２金属マスク膜となる　第２金属犠牲膜をハードマスクとして用いることができる。
　第１４の発明は、第１０～第１３の発明において、半導体素子はパワー半導体素子である。
　これによれば、動作中に高温になるパワー半導体素子の放熱性を向上することができる。
　第１５の発明は、第１０～第１３の発明において、半導体素子は、炭化シリコンを材料とするＳｉＣ系パワー半導体素子である。
　これによれば、高耐圧、低オン抵抗及び高速動作可能なＳｉＣ系パワー半導体素子における放熱性を向上することができる。
　本発明によれば、半導体素子と吸熱素子との間の熱抵抗を大幅に低減することができると共に、半導体素子の表面に形成する薄膜状の吸熱素子を確実に形成することができる。
図１は本発明の第１の実施形態に係る半導体装置の要部を示す断面図である。 図２は本発明の第１の実施形態の第１変形例に係る半導体装置の要部を示す断面図である。 図３は本発明の第１の実施形態の第２変形例に係る半導体装置の要部を示す断面図である。 図４は本発明の第２の実施形態に係る半導体装置の要部を示す断面図である。 図５は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。 図６は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。 図７は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。 図８は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。 図９は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。 図１０は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。 図１１は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。 図１２は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。 図１３は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。 図１４は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。 図１５は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。 図１６は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。 図１７は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。 図１８は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。 図１９は本発明の一実施例に係る吸熱素子の一例を示す模式図である。 図２０は一実施例に係るペルチェ素子にゼーベック係数及び熱伝導率の下限値を設定した場合の総熱移動量と、従来のビスマステルルを用いたペルチェ素子の総熱移動量との駆動電流依存性を比較したグラフである。 図２１は一実施例に係るペルチェ素子に使用可能な材料ごとの総熱移動量の駆動電流依存性を示すグラフである。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物又はその用途を制限することを意図しない。
　（第１の実施形態）
　図１は本発明の第１の実施形態に係る半導体装置の要部の断面構成を示している。
　図１に示すように、本実施形態に係る半導体装置１００は、半導体素子本体部１０と、該半導体素子本体部１０の上に一体に形成された吸熱素子部２０とから構成される。
　半導体素子本体部１０は、ショットキーバリアダイオード（以下、ＳＢＤとも略称する。）であり、該ダイオードを構成する半導体には、例えば、炭化シリコン（ＳｉＣ）を用いることができる。ここでは、半導体素子本体部１０は、例えば、ｎ＋型ＳｉＣからなるバルク層（コンタクト層）１２と、該バルク層１２の上にエピタキシャル成長したｎ型ＳｉＣからなり、耐圧を規制するドリフト層１３と、該ドリフト層１３の上にエピタキシャル成長したｉ型ＳｉＣからなる絶縁性の熱伝導層１５と、バルク層１２におけるドリフト層１３と反対側の面（裏面）上に形成されたアノード電極１１と、ドリフト層１３におけるバルク層１２と反対側の面（表面）上で、且つ、熱伝導層１５から部分的に露出された領域（電極形成領域）の上に選択的に形成された複数のカソード電極１６とから構成される。図１においては、便宜上、複数のカソード電極１６のうちの１つを図示しているが、同一形状の複数のカソード電極１６が横方向に（２次元的に）所定の間隔をおいて配置されている。ここでは、アノード電極１１として、例えば、ニッケルシリサイド（ＮｉＳｉｘ）を用い、カソード電極１６として、ニッケル（Ｎｉ）を用いている。また、ドリフト層１３の上部におけるカソード電極１６と対向する周縁部には、該ＳＢＤの耐圧を向上させるためのｐ＋領域１４が形成されている。なお、該ｐ＋領域１４は、当該ＳＢＤに必ずしも設ける必要はなく、半導体装置１００の用途等に応じて適宜設ければよい。
　アノード電極１１の構成材料は、ニッケルシリサイドに限られず、ｎ型ＳｉＣと良好なオーミック接触を得られる金属又は金属シリサイドであれば適用できる。また、カソード電極１６の構成材料は、ニッケルに限られず、ｎ型ＳｉＣと良好なショットキー接触を得られる金属であれば適用できる。
　一方、吸熱素子部２０は、半導体素子本体部１０の上に、それぞれ複数のドット（島）状に交互に配置されたｐ型シリコン層２２及びｎ型シリコン層２４と、これらシリコン層２２、２４に交互に電流が流れるようにその下部に配置された下部電極２１及びその上部に配置された上部電極２５とから構成された薄膜状のペルチェ素子である。ここで、下部電極２１及び上部電極２５には、例えば、ニッケル（Ｎｉ）を用いることができる。ｐ型シリコン層２２及びｎ型シリコン層２４との間、下部電極２１同士の間並びに上部電極２５同士の間には、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜２３が充填されて形成されている。
　吸熱素子部２０は、その下部電極２１が、半導体素子本体部１０の表面から露出するｉ型ＳｉＣからなる絶縁性の熱伝導層１５と直接に接続、すなわち熱的に連結されている。また、カソード電極１６の上方の領域において、吸熱素子部２０は、カソード電極１６の周囲に充填された、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜１７と接続されている。このように、ｐ型シリコン層２２及びｎ型シリコン層２４は、半導体素子本体部１０の熱伝導層１５と絶縁膜１７とに対して並行に配列されている。
　なお、吸熱素子部２０を構成する半導体として、シリコン（Ｓｉ）を用いたが、これに限られず、該シリコン（Ｓｉ）と同様に、バルクでの熱伝導率が５０Ｗ／ｍＫ以上であり、ゼーベック係数が３００μＶ／Ｋ以上である半導体材料を用いることができる。そのような半導体材料には、例えば、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化ボロン（ＢＮ）又はダイヤモンド（Ｃ）等がある。これらを用いると、高効率のペルチェ素子を作製することができる。
　また、下部電極２１及び上部電極２５には、ニッケル（Ｎｉ）を用いたが、これに限られず、チタン（Ｔｉ）、アルミニウム（Ａｌ）、錫（Ｓｎ）、モリブデン（Ｍｏ）、銅（Ｃｕ）又は金（Ａｕ）を用いることができる。
　本実施形態においては、下部電極２１は、例えば厚さが４５０ｎｍのＮｉ膜とし、ｐ型シリコン層２２及びｎ型シリコン層２４は、例えば厚さを１．２μｍとし、上部電極２５は、例えば厚さが２００ｎｍのＮｉ膜としている。このように、本実施形態に係る半導体装置１００を構成する吸熱素子部２０の本体の厚さは１．８５μｍであり、２μｍ以内に収まる。
　また、吸熱素子部２０は、半導体素子本体部１０における発熱源の面積の１０％以上の領域を被覆していれば、本発明の効果を確実に得ることができる。ここで、半導体素子本体部１０の発熱源とは、主として、ドリフト層１３における複数のカソード電極１６とアノード電極１１との対向部分を含む領域の平面視での領域の総和をいう。
　－効果－
　以上より、本実施形態によれば、ＳＢＤとして構成された半導体素子本体部１０の上に一体に形成される薄膜状のペルチェ型の吸熱素子部２０において、該吸熱素子部２０の下部電極２１が、半導体素子本体部１０のエピタキシャル成長部である絶縁性の熱伝導層１５と直接に接続される。このため、半導体素子本体部１０と吸熱素子部２０との間の熱抵抗が大幅に低減される。
　（第１の実施形態の第１変形例）
　図２は本発明の第１の実施形態の第１変形例に係る半導体装置の要部の断面構成を示している。
　第１変形例に係る半導体装置１００Ａは、半導体素子本体部１０が第１の実施形態と異なっているが、その他の点については、第１の実施形態と同様の構成である。そこで、以下の説明では、第１の実施形態の構成要素と同様の構成要素については、同一の符号を付している。
　図２に示すように、本変形例に係る半導体装置１００Ａに含まれる半導体素子本体部１０は、ジャンクションバリアショットキーダイオード（以下、ＪＢＳダイオードとも略称する。）である。半導体素子本体部１０を構成するＪＢＳダイオードは、ｉ型ＳｉＣからなる絶縁性の熱伝導層１５に、互いに間隔をおいた複数の空隙部を設け、この空隙部に、例えばニッケル（Ｎｉ）を充填してなる複数のカソード電極１６ａを有している。
　また、ドリフト層１３における分割された各熱伝導層１５の下側部分には、それぞれ、ｐ＋領域１４ａが形成されて、半導体素子本体部１０の耐圧を向上させている。
　なお、吸熱素子部２０においては、第１の実施形態と同等の構成である。
　従って、第１の実施形態で説明した部材の厚さ等だけでなく、他の適用可能な材料は、本変形例においても適用できる。
　（第１の実施形態の第２変形例）
　図３は本発明の第１の実施形態の第２変形例に係る半導体装置の要部の断面構成を示している。
　第２変形例に係る半導体装置１００Ｂは、半導体素子本体部１０が第１変形例と異なっているが、その他の点については、第１変形例と同様の構成である。そこで、図３においても、図２の構成要素と同様の構成要素については、同一の符号を付している。
　図３に示すように、本変形例に係る半導体装置１００Ｂに含まれる半導体素子本体部１０は、第１変形例に係るＪＢＳダイオードから、耐圧向上のためのｐ＋領域１４ａを省略している。従って、第２変形例に係るＪＢＳダイオードは、ショットキーバリアダイオード（ＳＢＤ）である。これは、ドリフト層１３に、耐圧が高いｎ型ＳｉＣを用いていることから、ｐ＋領域１４ａを省略した場合でも、ＳＢＤとして動作が可能となるからである。
　また、本変形例においても、第１の実施形態で説明した部材の厚さ等に加え、他の適用可能な材料も適用できる。
　（第２の実施形態）
　図４は本発明の第２の実施形態に係る半導体装置の要部の断面構成を示している。
　図４に示すように、本実施形態に係る半導体装置１００Ｃは、半導体素子本体部３０と、該半導体素子本体部３０の上に一体に形成された吸熱素子部２０とから構成される。
　第２の実施形態に係る半導体装置１００Ｃは、半導体素子本体部１０が第１の実施形態と異なっているが、その他の点については、第１の実施形態と同様の構成である。そこで、以下の説明では、第１の実施形態の構成要素と同様の構成要素については、同一の符号を付している。
　図４に示すように、本実施形態に係る半導体装置１００Ｃに含まれる半導体素子本体部３０は、金属－酸化物－半導体電界効果トランジスタ（以下、ＭＯＳＦＥＴとも略称する。）である。半導体素子本体部３０を構成するＭＯＳＦＥＴは、ｎ＋型ＳｉＣからなるバルク層（コンタクト層）３２と、該バルク層３２の上にエピタキシャル成長したｎ型ＳｉＣからなり、耐圧を規制するドリフト層３３と、該ドリフト層３３の上にエピタキシャル成長したｉ型ＳｉＣからなる絶縁性の熱伝導層３７とを有している。ここでは、ｎ＋型ＳｉＣの不純物濃度は、例えば、１．０×１０１８ｃｍ－３程度としてもよく、ｎ型ＳｉＣは、１．０×１０１６ｃｍ－３程度としてもよい。また、ドリフト層３３の厚さは、１０μｍ程度としてもよい。
　ドリフト層３３の表面上で、且つ、熱伝導層３７から部分的に露出された領域（電極形成領域）の上には、ゲート絶縁膜３８ａを介したゲート電極３９が選択的に形成されている。該ゲート電極３９及びゲート絶縁膜３８ａは、絶縁膜３８ｂにより覆われている。ここで、ゲート電極３９には、例えば、多結晶シリコン（Poly-Ｓｉ）でもよく、さらには、多結晶炭化シリコン（Poly-ＳｉＣ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）を用いてもよい。また、ゲート絶縁膜３８ａには、例えば、酸化シリコン（ＳｉＯ２）でもよく、さらには、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（Ｓｉ３Ｎ４）、窒化ボロン（ＢＮ）又はダイヤモンド（Ｃ）を用いてもよい。
　さらに、ドリフト層３３の上で、且つ熱伝導層３７同士の間の電極形成領域には、例えばニッケル（Ｎｉ）からなるソース電極４０が絶縁膜３８ｂを覆うように形成されている。
　ドリフト層３３の上部には、各熱伝導層３７とこれと対向するゲート絶縁膜３８ａの端部との間に、それぞれｐ型のボディ層３４が形成されている。さらに、各ボディ層３４の上部には、ゲート絶縁膜３８ａ側にｎ＋型のソース層３５がそれぞれ形成され、該ソース層３５と隣接して熱伝導層３７側に、耐圧向上のためのｐ＋領域３６がそれぞれ形成されている。各ソース層３５は、その上に形成されているソース電極４０とオーミック接触する。なお、バルク層３２の裏面上には、例えばニッケル（Ｎｉ）からなるドレイン電極３１が形成されている。これらボディ層３４、ソース層３５及びｐ＋領域３６は、それぞれ、公知のリソグラフィ法及びイオン注入法等によって形成することができる。ここで、ボディ層３４のｐ型の不純物濃度は、例えば、１．０×１０１６ｃｍ－３程度としてもよく、また、ソース層３５のｎ型の不純物濃度は、例えば、１．０×１０２０ｃｍ－３程度としてもよい。
　ＭＯＳＦＥＴにおいては、ゲート電極３９に所定の電圧が引加されて、ｐ型のボディ層３４におけるゲート絶縁膜３８ａとの境界部分に反転層であるｎ型のチャネル領域３４ａが形成される。その結果、動作電流は、ドレイン電極３１、バルク層３２、ドリフト層３３、チャネル領域３４ａ、ソース層３５及びソース電極４０の順に流れる。この電流経路においては、チャネル領域３４ａにおけるチャネル抵抗とドリフト層３３におけるドリフト抵抗とが大きい。従って、該チャネル抵抗及び該ドリフト抵抗によるジュール熱が、半導体素子本体部３０の全体の発熱量に占める割合が高い。
　ここでも、第１の実施形態の半導体装置１００と同様に、吸熱素子部２０は、半導体素子本体部３０における発熱源の面積の１０％以上の領域を被覆していれば、本発明の効果を確実に得ることができる。半導体素子本体部３０の発熱源とは、上記の説明から、主として、複数のチャネル領域３４ａとドリフト層３３を含む領域の平面視での領域の総和をいう。
　－効果－
　以上より、本実施形態によれば、ＭＯＳＦＥＴとして構成された半導体素子本体部３０の上に一体に形成される薄膜状のペルチェ型の吸熱素子部２０において、該吸熱素子部２０の下部電極２１が、半導体素子本体部３０のエピタキシャル成長部である絶縁性の熱伝導層３７と直接に接続される。このため、半導体素子本体部３０と吸熱素子部２０との間の熱抵抗が大幅に低減される。
　（第３の実施形態）
　以下、本発明の第３の実施形態に係る半導体装置の製造方法の一例について図面を参照しながら説明する。図５～図１８は第３の実施形態に係る半導体装置の要部の製造方法の工程順の断面構成を示している。
　まず、図１８に示す第３の実施形態に係る半導体装置１００Ｄを構成する半導体素子本体部１０は、バルク層がｎ型ＳｉＣからなるドリフト層１３として構成されている。また、ｉ型ＳｉＣからなる絶縁性の熱伝導層１５は、ドリフト層１３の＋ｃ面上にエピタキシャル成長されて形成されている。また、半導体素子本体部１０のカソード電極１６を形成する領域であるドリフト層１３における電極形成領域１０ａの上方は、吸熱素子部２０が配置されない領域となっている。
　本実施形態に係る半導体装置１００Ｄの製造方法は、まず、図５に示すように、ドリフト層１３の＋ｃ面（以下、表面と呼ぶ。）の上に、厚さが１μｍ程度の絶縁性のＳｉＣ層（熱伝導層１５）がエピタキシャル成長された基板を用意し、用意した基板の－ｃ面（以下、裏面と呼ぶ。）上に、アノード電極１１となるニッケル（Ｎｉ）膜を成膜する。具体的には、基板をＳＨ（硫酸過水）洗浄し、その後、スパッタ法により、裏面の上に、厚さが１００ｎｍ程度のＮｉ膜を成膜する。続いて、Ｎｉ膜が成膜された基板を高速熱処理（ＲＴＡ）炉に投入して、温度が１０００℃で２分間の熱処理を行う。この熱処理により、成膜されたＮｉ膜はシリサイド化され、すなわちニッケルシリサイド（ＮｉＳｉｘ）からなるアノード電極１１を得る。なお、ここでの基板は、複数のチップに分割できるウェーハ状態の基板でもよく、チップに分割されたチップ状の基板であってもよい。
　次に、図６に示すように、熱伝導層１５の上に、例えば、厚さが４５０ｎｍ程度のニッケルからなる下部電極形成膜２１Ａと、厚さが１．２μｍ程度のｐ型シリコン層２２Ａと、厚さが２００ｎｍ程度のニッケルからなる第１犠牲膜５１とを順次形成する。下部電極形成膜２１Ａ及び第１犠牲膜５１は、例えばスパッタ法により成膜することができ、ｐ型シリコン層２２Ａは、例えば化学気相堆積（ＣＶＤ）法又はスパッタ法により成膜することができる。
　次に、リソグラフィ法により、第１犠牲膜５１の上に、ｐ型シリコン層２２Ａから、ドット状のｐ型シリコン層２２を得るための第１マスクパターン６１を形成し、形成した第１マスクパターン６１をマスクとし、塩酸過水を用いて、第１犠牲膜５１をウェットエッチングすることにより、図７に示すように、第１犠牲膜５１から第１マスク膜５１Ａを形成する。ここで用いた塩酸過水は、濃塩酸：過酸化水素水：純水の比率が、例えば、体積比で１：１：１０とした混合物であり、過酸化水素水に純水を加えた後に、濃塩酸を加える。
　次に、図８に示すように、形成された第１マスク膜５１Ａをマスクとしたドライエッチングにより、ドット状のブロックパターンを有する複数のｐ型シリコン層２２を得る。ドライエッチングには、塩素（Ｃｌ２）と臭化水素（ＨＢｒ）との混合ガスを反応性ガスとする誘導結合プラズマ（ＩＣＰ）を用いている。プラズマエッチング条件の一例として、基板温度を－１５℃、反応器内圧力を約０．１３３Ｐａ、ＩＣＰ出力を４００Ｗ、基板バイアス電圧を１９０Ｖとしている。また、Ｃｌ２ガスの流量は４０ｍｌ／ｍｉｎ（０℃、１ａｔｍ）とし、ＨＢｒガスの流量は２０ｍｌ／ｍｉｎ（０℃、１ａｔｍ）としている。なお、エッチング条件は、これに限られない。
　次に、図９から図１１に示す工程においては、ドット状のブロックパターンを有する複数のｎ型シリコン層２４を形成する。
　ずなわち、図９に示すように、ｐ型シリコン層２２を含む下部電極形成膜２１Ａの上に、ｎ型シリコン層２４Ａ及びニッケル（Ｎｉ）からなる第２犠牲膜５２を順次形成する。ここでも、ｎ型シリコン層２４ＡはＣＶＤ法又はスパッタ法により、第２犠牲膜５２はスパッタ法により成膜することができる。
　次に、図１０に示すように、図７に示す工程と同様の塩酸過水を用いて、第２犠牲膜５２から、ドット状のｎ型シリコン層２４を得るための第２マスク膜５２Ａを形成する。この後、各第２マスク膜５２の表面清浄化処理を行ってもよい。
　次に、図１１に示すように、図８に示す工程と同様に、第２マスク膜５２Ａをマスクとし、Ｃｌ２とＨＢｒとの混合ガスを用いたＩＣＰエッチングにより、ｎ型シリコン層２４Ａから、ドット状のブロックパターンを有する複数のｎ型シリコン層２４を得る。なお、ドット状のｐ型シリコン層２２及びｎ型シリコン２４の形成順序は、特に問われない。
　次に、リソグラフィ法により、ｐ型シリコン層２２及びｎ型シリコン層２４を含む下部電極形成膜２１Ａの上に、ＳＢＤの電極形成領域１０ａを開口パターンに持つ第２マスクパターン６２を形成する。続いて、形成された第２マスクパターン６２をマスクとして、下部電極形成膜２１Ａに対して塩酸過水を用いたエッチングを行うことにより、図１２に示すように、下部電極形成膜２１Ａにおける電極形成領域１０ａに含まれる部分を除去する。
　次に、図１３に示すように、第２マスクパターン６２を除去し、続いて、第１マスク膜５１Ａ、第２マスク膜５２Ａ及び下部電極形成膜２１Ａをハードマスクとして、熱伝導層１５に対して、図１１に示す工程と同様のＩＣＰエッチングを行って、ドリフト層１３の電極形成領域１０ａを露出する。ここでは、ｉ型ＳｉＣからなる熱伝導層１５の厚さを１μｍとしているため、ＩＣＰエッチングの基板バイアス電圧の値をシリコン層の場合の１９０Ｖから、例えば４５０Ｖとしている。本実施形態においては、上述のように、下部電極形成膜２１Ａの膜厚を４５０ｎｍとし、各マスク膜５１Ａ、５２Ａの膜厚を２００ｎｍとしているが、ハードマスクの目減り分を考慮して、各ハードマスクの厚さは適宜変更が可能である。例えば、本実施形態の場合は、下部電極形成膜２１Ａの膜厚を最大で７００ｎｍ程度とし、各マスク膜５１Ａ、５２Ａの膜厚を最大で４００ｎｍ程度としてもよい。
　次に、図１４に示すように、リソグラフィ法により、ドリフト層１３の電極形成領域１０ａを含む下部電極形成膜２１Ａの上に、下部電極形成パターンを有する第３マスクパターン６３を形成する。続いて、形成した第３マスクパターン６３をマスクとして、塩酸過水によりエッチングを行って、下部電極形成膜２１Ａから複数の下部電極２１を形成する。
　次に、図１５に示すように、第３マスクパターン６３を除去し、続いて、スピンコート法により、基板上の全面に二酸化シリコン（ＳｉＯ２）分散液を塗布する。続いて、空気中で温度が１８０℃、３０分間の前硬化処理と、窒素中で温度が４００℃、３０分間の本硬化処理とを順次行って、絶縁形成膜２３Ａを成膜する。なお、絶縁形成膜２３Ａを成膜するよりも前に、各シリコン２２、２４の表面及びドリフト層１３における電極形成領域１０ａの表面の疎水化を図るために、例えば、ビス（トリメチルシリル）アミン（ＨＭＤＳ）による熱処理を施してもよい。具体的には、スピンコートしたＨＭＤＳを空気中で温度が１８０℃、５分間の熱処理を行うとよい。
　次に、リソグラフィ法により、絶縁形成膜２３Ａ上における電極形成領域１０ａに開口パターンを有する第４マスクパターン６４を形成し、バッファードフッ酸（ＢＨＦ）を用いたウェットエッチングにより絶縁形成膜２３Ａをエッチングして、図１６に示すように、ドリフト層１３における電極形成領域１０ａを再度露出する。
　次に、図１７に示すように、スパッタ法により、少なくともドリフト層１３の電極形成領域１０ａ上での膜厚が、例えば２００ｎｍとなるように、ニッケル（Ｎｉ）からなる電極形成膜２５Ａを成膜する。この後、電極形成膜２５Ａの表面の清浄化処理を行ってもよい。
　次に、図１８に示すように、リソグラフィ法により、電極形成膜２５Ａの上に、ペルチェ素子の上部電極パターン及びＳＢＤの電極パターンを有するマスクパターン（図示せず）を用いて、塩酸過水によるウェットエッチングを行って、電極形成膜２５Ａから、ペルチェ素子の複数の上部電極２５と、ＳＢＤのカソード電極１６をそれぞれ形成する。これにより、本実施形態に係る半導体装置１００Ｄを得る。
　－効果－
　以上より、本実施形態によれば、例えば、炭化シリコン（ＳｉＣ）のバルク部であるドリフト層１３の上にエピタキシャル成長した絶縁性（ｉ型ＳｉＣ）の熱伝導層１５を有するＳＢＤ素子からなる半導体素子本体部１０と、該熱伝導層１５の上に直接に形成された、すなわち熱的に連結されたシリコン（Ｓｉ）を用いた薄膜状のペルチェ素子からなる吸熱素子部２０とを有する半導体装置１００Ｄを確実に形成することができる。
　（その他の実施形態）
　上記の各実施形態及びその変形例においては、絶縁性の熱伝導層１５、３７は、ｉ型ＳｉＣにより構成したが、これに代えて、いずれも絶縁性の、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（ＳｉＮｘ）、酸化亜鉛（ＺｎＯ）、Ｃ（ダイヤモンド）、窒化ボロン（ＢＮ）又は酸化ガリウム（Ｇａ２Ｏ３）を用いてもよい。ここで、各構成材料の熱伝導率は、５Ｗ／ｍＫ以上、且つ、抵抗率が１０８Ωｃｍ以上であることが好ましい。
　また、これらの材料からなる熱伝導層１５、３７は、半導体素子本体部１０、３０に対して、熱的に且つ連続的に接触して一体化されていることが好ましい。
　また、これらの材料からなる熱伝導層は、半導体素子本体部１０、３０を構成する半導体材料の表面からエピタキシャル成長して形成されていることが好ましい。
　すなわち、半導体素子本体部１０、３０を構成する半導体材料には、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（ＳｉＮｘ）、酸化亜鉛（ＺｎＯ）、Ｃ（ダイヤモンド）、窒化ボロン（ＢＮ）又は酸化ガリウム（Ｇａ２Ｏ３）を用いることができる。
　また、半導体素子本体部１０、３０における幅が比較的に狭い発熱領域（例えば、図４のチャネル領域３４ａ）、及び例えば、図４の熱伝導層３７の長手方向にわたって、その周囲を断熱する断熱層が設けられていてもよい。この場合の断熱層の熱伝導率は、０．５Ｗ／ｍＫ以下であることが好ましい。
　以下、本発明に係る吸熱素子の一実施例について図面を参照しながら説明する。
　図１９に示すように、本実施例に係る吸熱素子であるペルチェ素子６０は、その単体の大きさを、平面積Ｓ×高さ（厚さ）ｌ＝１ｍｍ２×１ｍｍ＝１ｍｍ３とする。図１９において、ペルチェ素子６０の表面及び裏面に、例えばニッケルからなる金属電極６１を配置し、その表面を電源の正極と接続し、その裏面を電源の負極と接続して電流Ｉを流す。このとき、矢印６３はペルチェ効果による熱移動を表し、矢印６４は熱伝導による熱移動を表し、矢印６５はジュール熱による発熱を表す。
　ここでは、ペルチェ素子６０の表裏面の温度差を４０℃とする。これは、例えば、表面側に温度が８０℃の冷却媒体が流通する冷却器が接続され、裏面側にパワーデバイスが接続されて、該パワーデバイスの温度が１２０℃以下となる状況を想定することができる。周囲環境温度は２９５Ｋ（２２℃：室温）とし、電気抵抗率は、１×１０－５Ωｍとする。
　以下に、ペルチェ素子の吸熱性能を表す導出式として一般的な［式１］を記す。
［式１］
　Ｑｏｕｔ　＝　αｅＴｃｊＩ　－（１／２）ＲＩ２　－ＫΔＴｊ　
　　但し、Ｒ　＝　ρ（Ｓ／ｌ），　Ｋ　＝　κ（ｌ／Ｓ）
　ここで、Ｑｏｕｔは総熱移動量、αはゼーベック係数、Ｔは室温、Ｉは電流（ペルチェ駆動電流）、ΔＴは表裏面温度差、ρは電気抵抗率、Ｓはペルチェ素子の単体面積、ｌはペルチェ素子の単体厚さ、κは熱伝導率をそれぞれ表す。また、［式１］の第１項は、ペルチェ効果を表し、第２項はジュール熱を表し、第３項は熱伝導を表す。
　以下の［表１］に、従来から使用されているビスマステルル（Ｂｉ２Ｔｅ３）、並びに本発明に使用可能なシリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化ボロン（ＢＮ）及びダイヤモンド（Ｃ）のそれぞれの計算に用いる数値の一覧を記す。
Figure JPOXMLDOC01-appb-T000001
　次に、［表１］の数値による［式１］の計算結果から、従来のビスマステルルと本実施例（本発明）の下限値とを図２０にグラフ化して両者を比較する。本実施例においては、所望の総熱移動量（吸熱量）における最低値（ニーズ（Ｎ）と呼ぶ。）を本実施例のペルチェ素子の用途に鑑み、３００Ｗ／ｃｍ２に設定する。これは、例えばパワーデバイスの発熱量によるニーズである。
　図２０に示すように、本実施例に係る下限値を表すグラフＡ（ゼーベック係数が３００μＶ／Ｋ以上且つ熱伝導率が５０Ｗ／ｍＫ以上）では、その最大吸熱量が３０８．８Ｗ／ｃｍ２となり、上記のニーズを満たす。一方、グラフＢに示すビスマステルルを用いた従来のペルチェ素子の場合は、その最大吸熱量が２３．４Ｗ／ｃｍ２に過ぎず、上記のニーズを満たすことはできない。
　図２１に、［表１］に掲載した各材料（ビスマステルルを除く）における表裏面の温度差ΔＴを４０℃とした場合の計算値によるグラフをそれぞれ示す。図２１に示すように、ペルチェ素子の構成材料にダイヤモンドを用いたグラフＣにおいて、その最大吸熱量は３１００Ｗ／ｃｍ２程度を示す。従って、ニーズＮの１０倍の３０００Ｗ／ｃｍ２の１０％以上、すなわち、本実施例においては、ペルチェ素子が、例えば発熱源であるパワーデバイスの表面積の１０％以上の領域を被覆していれば、ニーズＮの値を満たすことが可能となる。
　本発明に係る吸熱素子及びそれを備えた半導体装置並びに吸熱素子の製造方法は、半導体素子と吸熱素子との間の熱抵抗を低減でき、この種の半導体装置を組み込んだインバータを搭載した自動車（ＨＶ、ＨＥＶ等）に加え、発電・送配電システム（スマートグリッド等）、自動車以外の輸送機器（鉄道、船舶、航空機等）、産業機械（ＦＡ機器、エレベータ等）、ＩＴ関連機器（パソコン、携帯電話等）及び民生・家電機器（エアコン、ＦＰＤ、ＡＶ機器等）並びにそれらの製造技術分野において好適に適用できる。
１０　半導体素子本体部（半導体素子／パワー半導体素子）
１０ａ　電極形成領域
１５　熱伝導層（電気絶縁体）
１６　カソード電極（半導体素子の電極）
１６ａ　カソード電極
２０　吸熱素子部（吸熱素子／ペルチェ素子）
２１Ａ　下部電極形成膜（下部金属膜）
２１　下部電極
２２　ｐ型シリコン層（ｐ型半導体層／第１導電型半導体ブロック）
２２Ａ　ｐ型シリコン層（第１導電型半導体層）
２４　ｎ型シリコン層（ｎ型半導体層／第２導電型半導体ブロック）
２４Ａ　ｎ型シリコン層（第２導電型半導体層）
２５　上部電極
２５Ａ　電極形成膜（上部金属膜）
３０　半導体素子本体部（半導体素子／パワー半導体素子）
５１　第１犠牲膜（第１金属犠牲膜）
５１Ａ　第１マスク膜（第１金属マスク膜）
５２　第２犠牲膜（第２金属犠牲膜）
５２Ａ　第２マスク膜（第２金属マスク膜）
６０　ペルチェ素子
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ　半導体装置

Claims (15)

  1. 　半導体素子の表面と電気絶縁体を介して熱的に接続された、ペルチェ型で薄膜状の吸熱素子であって、
    　前記吸熱素子を構成する物質における、バルクでの熱伝導率は５０Ｗ／ｍＫ以上であり、ゼーベック係数は３００μＶ／Ｋ以上であることを特徴とする吸熱素子。
  2. 　請求項１に記載の吸熱素子において、
    　前記物質は、シリコン、炭化シリコン、窒化ガリウム、窒化アルミニウム、窒化ボロン及びダイヤモンドのうちのいずれか１つであることを特徴とする吸熱素子。
  3. 　請求項１に記載の吸熱素子において、
    　前記物質は、シリコンであることを特徴とする吸熱素子。
  4. 　請求項１～３のいずれか１項に記載の吸熱素子において、
    　前記物質は、ｐ型又はｎ型の半導体層を構成し、
    　前記ｐ型半導体層及び前記ｎ型半導体層は、前記半導体素子及び前記電気絶縁体に対して並行に配列されていることを特徴とする吸熱素子。
  5. 　請求項１～４のいずれか１項に記載の吸熱素子において、
    　前記半導体素子の排熱側に直接に形成されて、熱的に連結されていることを特徴とする吸熱素子。
  6. 　請求項１～５のいずれか１項に記載の吸熱素子において、
    　前記半導体素子における発熱源の面積の１０％以上の領域を被覆していることを特徴とする吸熱素子。
  7. 　請求項１～６のいずれか１項に記載の吸熱素子を備える半導体装置。
  8. 　請求項７に記載の半導体装置において、
    　前記半導体素子は、パワー半導体素子であることを特徴とする半導体装置。
  9. 　請求項７に記載の半導体装置において、
    　前記半導体素子は、炭化シリコンを材料とするＳｉＣ系パワー半導体素子であることを特徴とする半導体装置。
  10. 　半導体素子の表面と電気絶縁体を介して熱的に接続された、ペルチェ型で薄膜状の吸熱素子の製造方法であって、
    　前記吸熱素子を形成する工程は、
    　前記半導体素子の上に、前記電気絶縁体を介して、下部金属膜、第１導電型半導体層及び第１金属犠牲膜を順次形成する工程と、
    　前記第１金属犠牲膜から前記第１導電型半導体層をパターニングする第１金属マスク膜を形成し、形成した前記第１金属マスク膜を用いて、前記第１導電型半導体層をパターニングすることにより、前記第１導電型半導体層から複数の第１導電型半導体ブロックを形成する工程と、
    　前記第１導電型半導体ブロックを含む前記下部金属膜の上に、第２導電型半導体層及び第２金属犠牲膜を順次形成する工程と、
    　前記第２金属犠牲膜から前記第２導電型半導体層をパターニングする第２金属マスク膜を形成し、形成した前記第２金属マスク膜を用いて、前記第２導電型半導体層をパターニングすることにより、前記第２導電型半導体層から複数の第２導電型半導体ブロックを形成する工程と、
    　リソグラフィ法により、前記下部金属膜における前記半導体素子の電極形成領域に対して選択的にエッチングすることにより、前記半導体素子を露出する工程と、
    　リソグラフィ法により、前記下部金属膜における前記第１導電型半導体ブロック及び前記第２導電型半導体ブロックの間を選択的にエッチングすることにより、前記下部金属膜から、複数の下部電極を形成する工程と、
    　前記各半導体ブロックの間及び前記下部電極の間に絶縁膜を選択的に形成した後、前記各半導体素ブロックの上及び前記半導体素子の露出部分の上に、上部金属膜を形成する工程と、
    　リソグラフィ法により、前記上部金属膜に対して選択的にエッチングを行うことにより、前記上部金属膜から、上部電極と前記半導体素子の電極とを形成する工程とを含むことを特徴とする吸熱素子の製造方法。
  11. 　請求項１０に記載の吸熱素子の製造方法において、
    　前記第１導電型半導体層及び前記第２導電型半導体層は、シリコン、炭化シリコン、窒化ガリウム、窒化アルミニウム、窒化ボロン及びダイヤモンドのうちのいずれか１つであることを特徴とする吸熱素子の製造方法。
  12. 　請求項１０又は１１に記載の吸熱素子の製造方法において、
    　前記下部金属膜、第１金属犠牲膜、第２金属犠牲膜及び上部金属膜は、ニッケルからなり、
    　前記下部金属膜、第１金属犠牲膜、第２金属犠牲膜及び上部金属膜の少なくとも１つに対するパターニングには、濃塩酸、濃過酸化水素水及び純水の混合物をエッチャントとするウェットエッチングを用いることを特徴とする半導体装置の製造方法。
  13. 　請求項１０～１２のいずれか１項に記載の吸熱素子の製造方法において、
    　前記第１金属犠牲膜及び第２金属犠牲膜はニッケルからなり、
    　前記第１導電型半導体層及び第２導電型半導体層はシリコンからなり、
    　前記第１導電型半導体ブロック及び第２導電型半導体ブロックを形成する工程は、塩素と臭化水素とを用いるドライエッチングであることを特徴とする吸熱素子の製造方法。
  14. 　請求項１０～１３のいずれか１項に記載の吸熱素子の製造方法において、
    　前記半導体素子は、パワー半導体素子であることを特徴とする吸熱素子の製造方法。
  15. 　請求項１０～１３のいずれか１項に記載の吸熱素子の製造方法において、
    　前記半導体素子は、炭化シリコンを材料とするＳｉＣ系パワー半導体素子であることを特徴とする吸熱素子の製造方法。
PCT/JP2016/003103 2015-07-23 2016-06-28 吸熱素子及びそれを備えた半導体装置並びに吸熱素子の製造方法 Ceased WO2017013838A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE112016002921.7T DE112016002921T5 (de) 2015-07-23 2016-06-28 Wärmeabsorbierendes Element, damit versehene Halbleitervorrichtung und Verfahren zum Herstellen des wärmeabsorbierenden Elements
CN201680042154.4A CN107851705B (zh) 2015-07-23 2016-06-28 吸热元件的制造方法
US15/745,626 US20180358530A1 (en) 2015-07-23 2016-06-28 Heat absorbing element, semiconductor device provided with same, and method for manufacturing heat absorbing element

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-145621 2015-07-23
JP2015145621A JP6571431B6 (ja) 2015-07-23 2015-07-23 吸熱素子の製造方法

Publications (1)

Publication Number Publication Date
WO2017013838A1 true WO2017013838A1 (ja) 2017-01-26

Family

ID=57834895

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/003103 Ceased WO2017013838A1 (ja) 2015-07-23 2016-06-28 吸熱素子及びそれを備えた半導体装置並びに吸熱素子の製造方法

Country Status (5)

Country Link
US (1) US20180358530A1 (ja)
JP (1) JP6571431B6 (ja)
CN (1) CN107851705B (ja)
DE (1) DE112016002921T5 (ja)
WO (1) WO2017013838A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019067874A (ja) * 2017-09-29 2019-04-25 マツダ株式会社 ペルチェ素子の製造方法及びその実装方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7151278B2 (ja) * 2018-08-29 2022-10-12 マツダ株式会社 パワー半導体装置及びその製造方法
WO2022158199A1 (ja) * 2021-01-25 2022-07-28 ソニーグループ株式会社 熱型検出素子およびイメージセンサ

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243731A (ja) * 2001-12-12 2003-08-29 Yaskawa Electric Corp 半導体基板、半導体装置の製造方法およびその駆動方法
JP2005303082A (ja) * 2004-04-13 2005-10-27 Tokyo Electron Ltd 基板載置台および熱処理装置
JP2006032453A (ja) * 2004-07-13 2006-02-02 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法
JP2009194309A (ja) * 2008-02-18 2009-08-27 Ngk Spark Plug Co Ltd 熱電モジュール
US20100176506A1 (en) * 2009-01-12 2010-07-15 International Business Machines Corporation Thermoelectric 3d cooling
JP2015076607A (ja) * 2013-10-04 2015-04-20 隆達電子股▲ふん▼有限公司 半導体チップ構造

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214598A (ja) * 1998-01-23 1999-08-06 Takeshi Aoki 大規模集積回路（ｌｓｉ）チップの冷却方法
JP2003152151A (ja) * 2001-11-15 2003-05-23 Yaskawa Electric Corp パワーモジュール
JP2007227615A (ja) * 2006-02-23 2007-09-06 Toyota Central Res & Dev Lab Inc 半導体装置
JP4769752B2 (ja) * 2007-03-23 2011-09-07 トヨタ自動車株式会社 半導体装置および電動車両
US20100017650A1 (en) * 2008-07-19 2010-01-21 Nanostar Corporation, U.S.A Non-volatile memory data storage system with reliability management
US20150311420A1 (en) * 2012-11-29 2015-10-29 Kyocera Corporation Thermoelectric module

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243731A (ja) * 2001-12-12 2003-08-29 Yaskawa Electric Corp 半導体基板、半導体装置の製造方法およびその駆動方法
JP2005303082A (ja) * 2004-04-13 2005-10-27 Tokyo Electron Ltd 基板載置台および熱処理装置
JP2006032453A (ja) * 2004-07-13 2006-02-02 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法
JP2009194309A (ja) * 2008-02-18 2009-08-27 Ngk Spark Plug Co Ltd 熱電モジュール
US20100176506A1 (en) * 2009-01-12 2010-07-15 International Business Machines Corporation Thermoelectric 3d cooling
JP2015076607A (ja) * 2013-10-04 2015-04-20 隆達電子股▲ふん▼有限公司 半導体チップ構造

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019067874A (ja) * 2017-09-29 2019-04-25 マツダ株式会社 ペルチェ素子の製造方法及びその実装方法

Also Published As

Publication number Publication date
DE112016002921T5 (de) 2018-03-08
JP6571431B2 (ja) 2019-09-04
US20180358530A1 (en) 2018-12-13
JP6571431B6 (ja) 2019-10-09
CN107851705A (zh) 2018-03-27
CN107851705B (zh) 2020-06-16
JP2017028118A (ja) 2017-02-02

Similar Documents

Publication Publication Date Title
CN108352402B (zh) 半导体装置和半导体装置的制造方法
JP5002693B2 (ja) 半導体装置
US8841741B2 (en) High breakdown voltage semiconductor rectifier
JP6194779B2 (ja) 半導体装置および半導体装置の製造方法
JP2013232564A (ja) 半導体装置および半導体装置の製造方法
JP4796667B2 (ja) 半導体素子及びその製造方法
WO2018150451A1 (ja) 電力用半導体装置
US9923062B2 (en) Silicon carbide semiconductor device and method of manufacturing a silicon carbide semiconductor device
JP2017092368A (ja) 半導体装置および半導体装置の製造方法
JP6626021B2 (ja) 窒化物半導体装置
JP2018206873A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2019004078A (ja) 半導体装置および半導体装置の製造方法
CN104064588A (zh) 半导体装置及其制造方法
JPWO2015056318A1 (ja) 炭化珪素半導体装置
JP5607947B2 (ja) 半導体装置およびその製造方法
JP6208106B2 (ja) 半導体装置及びその製造方法
JP6571431B6 (ja) 吸熱素子の製造方法
JP2017152732A (ja) 半導体装置および半導体装置の製造方法
JP6651801B2 (ja) 半導体装置および半導体装置の製造方法
CN108352408A (zh) 半导体装置、电子部件、电子设备以及半导体装置的制造方法
JP6884803B2 (ja) 半導体装置および半導体装置の製造方法
JP6992388B2 (ja) 半導体装置
JP6399161B2 (ja) 半導体装置および半導体装置の製造方法
JP4948784B2 (ja) 半導体装置及びその製造方法
JP2016058660A (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16827406

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 112016002921

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16827406

Country of ref document: EP

Kind code of ref document: A1