WO2016208122A1 - 半導体チップおよびそれを用いた半導体モジュール - Google Patents

半導体チップおよびそれを用いた半導体モジュール Download PDF

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河野　憲司
広光 田邊
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Definitions

  • the present disclosure relates to a semiconductor chip having a plurality of pads connected to control terminals and a semiconductor module using the semiconductor chip.
  • Patent Document 1 proposes a semiconductor module having a so-called 2-in-1 structure as a semiconductor module constituting an inverter. That is, this semiconductor module includes a semiconductor chip having a switching element constituting the upper arm and a semiconductor chip having a switching element constituting the lower arm, and the switching elements of the respective semiconductor chips are connected in series. In this semiconductor module, the configuration of each semiconductor chip is common, and an IGBT element is formed respectively.
  • An upper heat sink is disposed on the emitter side of the semiconductor chip on which the IGBT element is formed, and a lower heat sink is disposed on the collector side.
  • the upper heat sink on the upper arm side and the lower heat sink on the lower arm side, Is connected, the switching element of the upper arm and the switching element of the lower arm are electrically connected.
  • the lower heat sink on the upper arm side is connected to the first main terminal (positive terminal)
  • the lower heat sink on the lower arm side is connected to the second main terminal (output terminal)
  • the upper heat sink on the lower arm side is The third main terminal (negative electrode terminal) is connected.
  • the first to third main terminals When viewed from above the upper heat sink, the first to third main terminals extend in the same direction with respect to the semiconductor chip, and if the distance between the first main terminal and the third main terminal is increased, the parasitic inductance is increased. Since it becomes large, a 3rd main terminal is arrange
  • Each semiconductor chip has a gate pad and a Kelvin emitter pad as control pads for controlling the IGBT elements formed in each semiconductor chip.
  • Each control pad is electrically connected to the gate terminal and the Kelvin emitter terminal.
  • the semiconductor module semiconductor chip
  • the IGBT element when a predetermined voltage is applied to the gate pad and the IGBT element is turned on, a magnetic flux is induced based on the main current flowing between the main terminals. . Since a control current (inductive current) is generated between the gate terminal and the Kelvin emitter terminal so as to prevent the induced magnetic flux, the voltage applied to the gate pad varies.
  • the third main terminal is disposed between the first main terminal and the second main terminal, the direction in which the main current flows from the first main terminal to the second main terminal, The direction in which the main current flows from the main terminal to the third main terminal is reversed. That is, the control currents generated in the upper arm semiconductor chip and the lower arm semiconductor chip are reversed.
  • the control current flows from the Kelvin emitter terminal to the gate terminal side, and the other semiconductor chip.
  • a control current flows from the gate terminal to the Kelvin emitter terminal side.
  • the voltage applied to the gate pad increases to the side where the IGBT element is turned on, resulting in malfunction.
  • an object of the present disclosure is to provide a semiconductor chip that can prevent a switching element from malfunctioning and a semiconductor module using the semiconductor chip.
  • a semiconductor chip includes a plurality of pads and a switching element having a gate electrode.
  • the plurality of pads are electrically connected to the gate electrode, and a control current is applied between the first control pad to which a voltage for controlling on / off of the switching element is applied and the first control pad when the switching element is on.
  • a second control pad that constitutes a current path through which the first control pad and the second control pad are arranged such that either one of the control pads is sandwiched between the other control pads.
  • the arrangement of the control terminals connected to the first control pad and the second control pad can be appropriately changed. That is, the control terminal can be connected to the first control pad and the second control pad so that the control current flows from the second control pad to the first control pad. Therefore, it is possible to prevent the switching element from malfunctioning due to the control current.
  • the semiconductor module includes a switching element having a gate electrode, a first main pad formed on the front surface, a plurality of control pads adjacent to each other, and a second main pad formed on the back surface.
  • a pad is formed, a first semiconductor chip constituting the upper arm, a switching element having a gate electrode is formed, and the first semiconductor chip is configured in common, and is arranged adjacent to the first semiconductor chip.
  • the second semiconductor chip constituting the lower arm, the positive terminal electrically connected to the second main pad of the first semiconductor chip, and the first main pad of the second semiconductor chip.
  • the positive terminal, the negative terminal, and the output terminal extend in the same direction with respect to the first semiconductor chip and the second semiconductor chip.
  • a negative electrode terminal is disposed between the positive electrode terminal and the output terminal, the plurality of control pads are electrically connected to the gate electrode, and a first control pad to which a voltage for controlling on / off of the switching element is applied.
  • a second control pad that constitutes a current path through which a control current flows to and from the first control pad when the switching element is on, and the first control pad and the second control pad are either
  • the pad is disposed between the other pads
  • the control terminal has a first control terminal connected to the first control pad, and a second control terminal connected to the second control pad, 1st system
  • the terminal and the second control terminal are electrically connected to the first control pad and the second control pad in the first semiconductor chip and the second semiconductor chip, respectively, so that the control current flows from the second control terminal toward the first control terminal. It is connected to the.
  • the first control terminal and the second control terminal respectively perform the first control so that the control current flows from the second control terminal toward the first control terminal.
  • the pad and the second control pad are electrically connected.
  • FIG. 1 is a circuit diagram of an inverter configured by applying the semiconductor module according to the first embodiment.
  • FIG. 2 is a schematic plan view of the semiconductor module.
  • 3 is a cross-sectional view corresponding to the III-III cross section in FIG.
  • FIG. 4 is a plan view of the semiconductor chip.
  • FIG. 5 is a cross-sectional view corresponding to the VV cross section in FIG.
  • FIG. 6A is a diagram illustrating the flow direction of the control current in the upper arm.
  • FIG. 6B is a diagram illustrating the flow direction of the control current in the lower arm.
  • FIG. 7 is a plan view of a semiconductor chip in the second embodiment.
  • FIG. 8 is a plan view of the semiconductor module according to the third embodiment.
  • the inverter is for AC driving a three-phase motor 4 that is a load based on a DC power supply.
  • the inverter includes a power supply unit 1 including a booster circuit, an inverter output circuit 2, a power supply unit 1 and an inverter output circuit 2. And a capacitor 3 arranged in parallel therebetween.
  • the capacitor 3 is a smoothing capacitor and is provided to suppress the influence of noise of the power supply unit (boost circuit) 1 and form a constant power supply voltage.
  • the inverter output circuit 2 has a configuration in which upper and lower arms 11 to 16 connected in series are connected in parallel for three phases, and an intermediate potential between the upper arms 11, 13, 15 and the lower arms 12, 14, 16 is set to the three-phase motor 4.
  • the upper and lower arms 11 to 16 include IGBT elements 11a to 16a and FWD (free wheel diode) elements 11b to 16b, respectively, and the IGBT elements 11a to 16a of the upper and lower arms 11 to 16 of each phase are controlled on and off.
  • a three-phase alternating current having a different cycle is supplied to the three-phase motor 4.
  • a pair of semiconductor chips IGBT elements 11a to 16a and FWD elements 11b to 16b constituting the upper and lower arms 11 to 16 of the U-phase, V-phase, and W-phase layers in the inverter output circuit 2 are combined into one.
  • the technical concept of the present disclosure is applied to a packaged semiconductor module 5 having a 2-in-1 structure, and the inverter output circuit 2 is configured using three semiconductor modules 5.
  • the configuration of the semiconductor module 5 of the present embodiment will be described with reference to FIGS.
  • the semiconductor module 5 constituting the U phase of the inverter output circuit 2 will be described as an example, but the semiconductor module 5 constituting the V phase and the W phase has the same configuration.
  • the semiconductor module 5 includes two semiconductor chips 21a and 21b, main terminals 22 to 24, control terminals 25a, 25b to 29a and 29b, lower heat sinks 30a and 30b, and upper heat sink 31a. , 31b and the like are integrated with a mold resin 32.
  • the mold resin 32 is indicated by a broken line for easy understanding of the configuration in the mold resin 32.
  • the semiconductor chip 21a is an element in which the upper arm 11 is formed, and the semiconductor chip 21b is an element in which the lower arm 12 is formed.
  • the configuration of the semiconductor chip 21b is the same as the configuration of the semiconductor chip 21a, and a specific description thereof is omitted.
  • the semiconductor chip 21 a has a planar rectangular shape, and includes a cell region 41 and a peripheral region 42 surrounding the cell region 41.
  • the cell region 41 includes an IGBT region 41a in which the IGBT element 11a is formed and an FWD region 41b in which the FWD element 11b is formed. That is, in this embodiment, the IGBT element 11a and the FWD element 11b are formed in the same chip.
  • the IGBT region 41a and the FWD region 41b extend along one direction (up and down direction in FIG. 4) of one surface 50a of the semiconductor substrate 50 and are orthogonal to the extending direction. Are alternately formed.
  • the cell region 41 has an N ⁇ -type common semiconductor substrate 50 that functions as the drift layer 51.
  • a P-type base layer 52 is formed on the drift layer 51 (on the one surface 50 a side of the semiconductor substrate 50).
  • a plurality of trenches 53 are formed so as to penetrate the base layer 52 and reach the drift layer 51, and the base layer 52 is separated into a plurality of trenches by the trench 53.
  • the plurality of trenches 53 are formed in the IGBT region 41a and the FWD region 41b, respectively, along one direction (the depth direction in the drawing in FIG. 5) of the surface direction of the one surface 50a of the semiconductor substrate 50. It is formed in stripes at equal intervals. Note that the plurality of trenches 53 may have an annular structure by leading the tip portions. Further, one surface 50 a of the semiconductor substrate 50 is configured by one surface of the base layer 52 opposite to the drift layer 51.
  • the base layer 52 functions as a channel region in the IGBT region 41a.
  • An N + -type emitter region 54 and a P + -type body region 55 are formed so as to be sandwiched between the emitter regions 54 in the base layer 52 (base layer 52 of the IGBT region 41a) as a channel region. Yes.
  • the emitter region 54 has a higher impurity concentration than the drift layer 51, terminates in the base layer 52, and is in contact with the side surface of the trench 53.
  • the body region 55 has a higher impurity concentration than the base layer 52 and is formed so as to terminate in the base layer 52 as in the emitter region 54.
  • the emitter region 54 extends in a rod shape so as to be in contact with the side surface of the trench 53 along the longitudinal direction of the trench 53 in the region between the trenches 53 and terminates inside the tip of the trench 53.
  • the body region 55 is sandwiched between the two emitter regions 54 and extends in a rod shape along the longitudinal direction of the trench 53 (that is, the emitter region 54). Note that the body region 55 of the present embodiment is formed deeper than the emitter region 54 with the one surface 50a of the semiconductor substrate 50 as a reference.
  • Each trench 53 is embedded with a gate insulating film 56 formed so as to cover the wall surface of each trench 53 and a gate electrode 57 made of polysilicon or the like formed on the gate insulating film 56. It is. Thereby, a trench gate structure is configured.
  • An interlayer insulating film 58 made of BPSG or the like is formed on the base layer 52 (one surface 50a of the semiconductor substrate 50).
  • a contact hole 58a that exposes a part of the emitter region 54 and the body region 55 is formed in the IGBT region 41a.
  • a contact hole 58b exposing the base layer 52 is formed in the FWD region 41b.
  • An upper electrode 59 is formed on the interlayer insulating film 58.
  • the upper electrode 59 is electrically connected to the emitter region 54 and the body region 55 through the contact hole 58a in the IGBT region 41a, and is electrically connected to the base layer 52 through the contact hole 58b in the FWD region 41b.
  • the upper electrode 59 functions as an emitter electrode in the IGBT region 41a and functions as an anode electrode in the FWD region 41b.
  • the upper electrode 59 corresponds to the first main pad.
  • an N-type field stop layer (hereinafter simply referred to as an FS layer) 60 is formed on the side of the drift layer 51 opposite to the base layer 52 side (the other surface 50b side of the semiconductor substrate 50).
  • this FS layer 60 is not always necessary, it is possible to improve the breakdown voltage and steady loss performance by preventing the depletion layer from spreading, and to reduce the amount of holes injected from the other surface 50b side of the semiconductor substrate 50. Be prepared to control.
  • a P-type collector layer 61 is formed on the opposite side of the drift layer 51 with the FS layer 60 interposed therebetween.
  • an N-type is formed on the opposite side of the drift layer 51 with the FS layer 60 interposed therebetween.
  • the cathode layer 62 is formed. That is, the IGBT region 41 a and the FWD region 41 b are partitioned depending on whether the layer formed on the other surface 50 b side of the semiconductor substrate 50 is the collector layer 61 or the cathode layer 62.
  • the semiconductor substrate 50 has a portion on the collector layer 61 as an IGBT region 41a constituting the IGBT element 11a, and a portion on the cathode layer 62 as an FWD region 41b constituting the FWD element 11b. Yes.
  • a lower electrode 63 is formed on the collector layer 61 and the cathode layer 62 (the other surface 50b of the semiconductor substrate 50).
  • the lower electrode 63 functions as a collector electrode in the IGBT region 41a and functions as a cathode electrode in the FWD region 41b.
  • the lower electrode 63 corresponds to the second main pad.
  • the FWD region 41b includes the FWD element 11b that is PN-junctioned with the base layer 52 as the anode and the drift layer 51, the FS layer 60, and the cathode layer 62 as the cathode. ing.
  • the peripheral region 42 has an annular P-type well region and a plurality of P-type guard rings so as to surround the cell region 41 in the surface layer portion of the semiconductor substrate 50 so that the breakdown voltage can be improved. Is formed as a multiple ring structure.
  • a gate pad 71 In the peripheral region 42, as shown in FIG. 4, a gate pad 71, first and second Kelvin emitter pads 72a and 72b, a current sense pad 73, and temperature sense pads 74 and 75 are formed.
  • the gate pad 71 corresponds to the first control pad
  • the first and second Kelvin emitter pads 72a and 72b correspond to the second control pad.
  • the gate pad 71 is an external connection pad that is electrically connected to the gate electrode 57 via a gate wiring (not shown).
  • the first and second Kelvin emitter pads 72a and 72b are pads for external connection that are electrically connected to the emitter region 54 via a Kelvin emitter wiring (not shown).
  • the current sense pad 73 is an external connection pad that is electrically connected to the emitter region 54.
  • the temperature sense pads 74 and 75 are external connection pads that are electrically connected to a temperature detection element (not shown) formed on the semiconductor substrate 50.
  • These pads 71 to 75 are arranged side by side along one side (one side on the lower side in the drawing in FIG. 4) that forms the outer shape of the semiconductor chip 21a.
  • the temperature sense pads 74 and 75, the first Kelvin emitter pad 72a, the gate pad 71, the current sense pad 73, and the second Kelvin emitter pad 72b are arranged in this order from the left side in FIG. That is, the first and second Kelvin emitter pads 72a and 72b are arranged so as to sandwich the gate pad 71.
  • the above is the configuration of the semiconductor chip 21a in the present embodiment. As described above, the configuration of the semiconductor chip 21b is the same.
  • the semiconductor chips 21a and 21b are mounted on the lower heat sinks 30a and 30b via solder 32 or the like, respectively. Further, a metal block 34 is mounted on the semiconductor chips 21a and 21b via solder 33 and the like, and upper heat sinks 31a and 31b are mounted on the metal block 34 via solder 35 and the like.
  • the lower electrode 63 is connected to the lower heat sinks 30a and 30b, respectively, and the upper electrode 59 is connected to the upper heat sinks 31a and 31b, respectively.
  • the main terminals 22 to 24 are each flat and have a positive terminal 22, an output terminal 23, and a negative terminal 24.
  • the positive terminal 22 constitutes a terminal connected to the power supply line 6 (see FIG. 1) in the inverter. Then, by being integrally connected to the lower heat sink 30a on the upper arm 11 side, it is electrically connected to the back surface side of the semiconductor chip 21a, that is, the lower electrode 63 in the semiconductor chip 21a.
  • the output terminal 23 constitutes a terminal connected to the three-phase motor 4 between the upper arm 11 and the lower arm 12. Then, by being integrally connected to the lower heat sink 30b on the lower arm 12 side, it is electrically connected to the back surface side of the semiconductor chip 21b, that is, the lower electrode 63 in the semiconductor chip 21b.
  • the negative terminal 24 constitutes a terminal connected to the ground line 7 (see FIG. 1) in the inverter. Then, by being integrally connected to the upper heat sink 31b of the lower arm 12, it is electrically connected to the surface side of the semiconductor chip 21b, that is, the upper electrode 59 in the semiconductor chip 21b.
  • the upper heat sink 31a and the lower heat sink 30b are connected by an intermediate member 36. As a result, the output terminal 23 becomes an intermediate potential between the upper arm 11 and the lower arm 12.
  • the positive terminal 22, the output terminal 23, and the negative terminal 24 are viewed from the normal direction with respect to the planar direction of the semiconductor chips 21a and 21b (normal direction with respect to the one surface 50a of the semiconductor substrate 50), It extends so as to protrude in the same direction with respect to the semiconductor chips 21a and 21b.
  • the negative terminal 24 is arranged between the positive terminal 22 and the output terminal 23. That is, the positive electrode terminal 22 and the negative electrode terminal 24 are arranged close to each other. As a result, an increase in parasitic capacitance between the power supply line 6 and the ground line 7 is suppressed.
  • the control terminals 25a, 25b to 29a, 29b are each flat and have gate terminals 25a, 25b, Kelvin emitter terminals 26a, 26b, current sense terminals 27a, 27b, temperature sense terminals 28a, 28b, 29a, 29b. Have.
  • the control terminals 25a, 25b to 29a and 29b are arranged on the opposite side of the main terminals 22 to 24 with the semiconductor chips 21a and 21b interposed therebetween.
  • the gate terminals 25a and 25b constitute terminals for applying a predetermined voltage to the gate electrode 57 (gate pad 71), and are respectively connected to the gate pads 71 formed on the semiconductor chips 21a and 21b and the bonding wires 37a. Electrically connected.
  • the gate terminals 25a and 25b correspond to the first control terminal.
  • the Kelvin emitter terminals 26a and 26b constitute terminals that function as feedback circuits for control current flowing through the gate terminals 25a and 25b. That is, the Kelvin emitter terminals 26a and 26b are terminals that together with the gate terminals 25a and 25b constitute a current path through which a control current flows when a voltage is applied to the gate terminals 25a and 25b.
  • the Kelvin emitter terminal 26a is connected to the second Kelvin emitter pad 72b via the bonding wire 37b.
  • the Kelvin emitter terminal 26b is connected to the first Kelvin emitter pad 72a via a bonding wire 37b.
  • the Kelvin emitter terminals 26a and 26b of the upper arm 11 and the lower arm 12 are connected to Kelvin emitter pads 72a and 72b positioned opposite to each other with respect to the gate pad 71 of each semiconductor chip 21a and 21b.
  • the arrangement of the gate terminal 25a and the Kelvin emitter terminal 26a connected to the semiconductor chip 21a is opposite to the arrangement of the gate terminal 25b and the Kelvin emitter terminal 26b connected to the semiconductor chip 21b.
  • the reason why the Kelvin emitter terminals 26a and 26b are connected to the first and second Kelvin emitter pads 72a and 72b will be described later.
  • the Kelvin emitter terminals 26a and 26b correspond to the second control terminal.
  • the current sense terminals 27a and 27b constitute terminals for taking out and measuring part of the main current flowing through the semiconductor chips 21a and 21b, and are electrically connected via the current sense pad 73 and the bonding wire 37c. It is connected.
  • the temperature sense terminals 28a, 29a, 28b, and 29b constitute terminals connected to the temperature sense pads 74 and 75, and are appropriately electrically connected to the temperature sense pads 74 and 75 via bonding wires 37d and 37e. Has been.
  • the semiconductor chips 21a and 21b, the main terminals 22 to 24, the control terminals 25a, 25b to 29a and 29b, the lower heat sinks 30a and 30b, the upper heat sinks 31a and 31b, etc. are sealed and integrated with the mold resin 32.
  • the semiconductor chips 21a and 21b, the main terminals 22 to 24, the control terminals 25a, 25b to 29a and 29b, the lower heat sinks 30a and 30b, the upper heat sinks 31a and 31b, and the like include the lower heat sinks 30a and 30b and the upper heat sinks 30a and 30b.
  • the semiconductor module 5 having the 2-in-1 structure in the present embodiment is configured. Next, the operation of the semiconductor module 5 will be described with reference to FIGS. 6A and 6B.
  • Such a semiconductor module 5 is alternately formed on each of the semiconductor chips 21 a and 21 b on the gate pad 71 of the semiconductor chip 21 a constituting the upper arm 11 and the gate pad 71 of the semiconductor chip 21 b constituting the lower arm 12. A voltage for turning on the IGBT element 11a is applied.
  • a control magnetic flux Bg passing from the front surface side of the semiconductor chip 21b to the back surface side (in the depth direction of the paper surface in FIG. 6B) is generated.
  • the control current Ic2 based on the control magnetic flux Bg flows from the Kelvin emitter terminal 26b toward the gate terminal 25b. That is, the potential of the gate pad 71 (gate terminal 25b) of the semiconductor chip 21b decreases from the side where the IGBT element 12a is turned on by the control current Ic2. For this reason, it can suppress that the electric potential of the gate pad 71 of the semiconductor chip 21b rises, and the IGBT element 12a malfunctions.
  • the Kelvin emitter terminals 26a and 26b have the first and second Kelvin emitter pads 72a and 72b so that the control current Ic2 flows from the Kelvin emitter terminals 26a and 26b toward the gate terminals 25a and 25b, respectively. It can be said that it is connected to one of these.
  • the semiconductor chips 21a and 21b are provided with the first and second Kelvin emitter pads 72a and 72b so as to sandwich the gate pad 71 therebetween. Therefore, the Kelvin emitter terminals 26a and 26b can be connected to one of the first and second Kelvin emitter pads 72a and 72b. That is, when the semiconductor module 5 is configured as described above, the control current Ic2 generated in the upper arm 11 and the lower arm 12 flows from the Kelvin emitter terminals 26a and 26b to the gate terminals 25a and 25b, respectively. , 26b can be connected to different Kelvin emitter pads 72a, 72b in the upper arm 11 and the lower arm 12.
  • the present embodiment is different from the first embodiment in that the semiconductor chips 21a and 21b include one Kelvin emitter pad 72 and two gate pads 71 so as to sandwich the Kelvin emitter pad 72. Since this is the same as that of the first embodiment, description thereof is omitted here.
  • the semiconductor chip 21 a is provided with only one Kelvin emitter pad 72.
  • the first and second gate pads 71a and 71b are provided so as to sandwich the Kelvin emitter pad 72.
  • the configuration of the semiconductor chip 21b is the same as the configuration of the semiconductor chip 21a.
  • the gate terminals 25a and 25b are appropriately connected to one of the first and second gate pads 71a and 71b.
  • the control current Ic2 can flow from the Kelvin emitter terminals 26a and 26b toward the gate terminals 25a and 25b. Therefore, the same effect as the first embodiment can be obtained.
  • a third embodiment will be described. This embodiment is different from the first embodiment in that the IGBT elements 11a and 12a and the FWD elements 11b and 12b are formed on different chips, and the other aspects are the same as those in the first embodiment. Description is omitted.
  • the IGBT element 11a is formed on the semiconductor chip 21a1
  • the FWD element 11b is formed on the semiconductor chip 21a2. That is, the IGBT element 11a and the FWD element 11b are formed on different semiconductor chips.
  • the IGBT element 12a is formed on the semiconductor chip 21b1
  • the FWD element 12b is formed on the semiconductor chip 21b2.
  • the semiconductor chips 21a1 and 21b1 are respectively formed with a gate pad 71, first and second Kelvin emitter pads 72a and 72b, a current sense pad 73, and temperature sense pads 74 and 75, as in the first embodiment. ing.
  • the semiconductor module 5 having a 2-in-1 structure in which the pair of semiconductor chips 21a and 21b constituting the upper and lower arms 11 to 16 of each phase is modularized has been described.
  • the configuration of the semiconductor module 5 is not limited to this.
  • the semiconductor chip 21 has a 6 in 1 structure in which the semiconductor chips 21a and 21b constituting all the upper and lower arms 11 to 16 of each phase are integrated with the mold resin 32.
  • the semiconductor module 5 may be used, or the semiconductor module 5 having a 4-in-1 structure in which the semiconductor chips 21 a and 21 b constituting the bridge circuit for two phases are integrated with the mold resin 32 may be used.
  • the semiconductor chips 21a and 21b in which the IGBT elements 11a to 16a are formed are described as examples. However, for example, the semiconductor chips 21a and 21b in which a MOS element having no collector layer 61 is formed. It is good.
  • the gate pad 71 and the current sense pad 73 are provided between the first and second Kelvin emitter pads 72a and 72b, but the first and second Kelvin emitter pads 72a are provided. , 72b, the arrangement location of the current sense pad 73 and the first and second temperature sense pads 74, 75 can be changed as appropriate.
  • the Kelvin emitter pad 72 is provided between the first and second gate pads 71a and 71b, the current sense pad 73, the first and second temperature sense pads 74 and 75 are provided. The arrangement location of can be changed as appropriate.
  • the FWD elements 11b to 16b may not be provided.

Landscapes

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Abstract

半導体チップを提供する。半導体チップは、ゲート電極を有するスイッチング素子（１１ａ～１６ａ）と、前記ゲート電極と電気的に接続され、前記スイッチング素子のオン、オフを制御する電圧が印加される第１制御パッド（７１）と、前記スイッチング素子のオン時に、前記第１制御パッドとの間に制御電流を流す電流経路を構成する第２制御パッド（７２）と、を備え、前記第１制御パッドおよび前記第２制御パッドは、いずれか一方の制御パッドが他方の制御パッドに挟まれて配置されている。

Description

半導体チップおよびそれを用いた半導体モジュール 関連出願の相互参照
　本出願は、２０１５年６月２４日に出願された日本特許出願番号２０１５－１２６７８５号に基づくもので、ここにその記載内容を参照により援用する。
　本開示は、制御端子と接続される複数のパッドを有する半導体チップおよびそれを用いた半導体モジュールに関するものである。
　従来より、例えば、特許文献１には、インバータを構成する半導体モジュールとして、いわゆる２ｉｎ１構造の半導体モジュールが提案されている。すなわち、この半導体モジュールでは、上アームを構成するスイッチング素子を有する半導体チップと、下アームを構成するスイッチング素子を有する半導体チップとを備え、各半導体チップのスイッチング素子が直列に接続されている。なお、この半導体モジュールでは、各半導体チップの構成が共通とされており、それぞれＩＧＢＴ素子が形成されている。
　そして、ＩＧＢＴ素子が形成された半導体チップのエミッタ側にそれぞれ上側ヒートシンクが配置されると共にコレクタ側にそれぞれ下側ヒートシンクが配置されており、上アーム側の上側ヒートシンクと下アーム側の下側ヒートシンクとが接続されることにより、上アームのスイッチング素子と下アームのスイッチング素子とが電気的に接続されている。また、上アーム側の下側ヒートシンクは第１主端子（正極端子）と接続され、下アーム側の下側ヒートシンクは第２主端子（出力端子）と接続され、下アーム側の上側ヒートシンクは、第３主端子（負極端子）と接続されている。なお、上側ヒートシンク上から視たとき、第１～第３主端子は半導体チップに対して同方向に延設されており、第１主端子と第３主端子との間隔が広くなると寄生インダクタンスが大きくなるため、第１主端子と第２主端子との間に第３主端子が配置される。
　また、各半導体チップは、各半導体チップに形成されたＩＧＢＴ素子を制御するための制御パッドとして、ゲートパッドおよびケルビンエミッタパッドを有している。そして、各制御パッドは、ゲート端子およびケルビンエミッタ端子と電気的に接続されている。
　このような半導体モジュールでは、上アームおよび下アームのスイッチング素子のオン、オフが交互に切り替えられることにより、第１主端子から第２主端子への主電流と、第２主端子から第３主端子への主電流とが切り替えられる。
JP２０１３－１４９６８４A
　ところで、上記のような半導体モジュール（半導体チップ）では、ゲートパッドに所定の電圧が印加されてＩＧＢＴ素子がオン状態となる際、各主端子の間を流れる主電流に基づいて磁束が誘起される。そして、誘起された磁束を妨げるように、ゲート端子とケルビンエミッタ端子との間に制御電流（誘導電流）が発生するため、ゲートパッドに印加される電圧が変動する。
　また、上記半導体モジュールでは、第１主端子と第２主端子との間に第３主端子が配置されているため、第１主端子から第２主端子へ主電流が流れる方向と、第２主端子から第３主端子へ主電流が流れる方向とが逆となる。つまり、上アームの半導体チップと、下アームの半導体チップとに発生する制御電流は逆向きとなる。
　そして、上記半導体モジュールでは、上アームの半導体チップと下アームの半導体チップとが同じ構成とされているため、一方の半導体チップでは、制御電流がケルビンエミッタ端子からゲート端子側に流れ、他方の半導体チップでは、制御電流がゲート端子からケルビンエミッタ端子側に流れる。この場合、制御電流がゲート端子側からケルビンエミッタ端子側に流れると、ゲートパッドに印加される電圧がＩＧＢＴ素子をオンさせる側に増加することになり、誤作動の原因となってしまう。
　本開示は、上記点に鑑みて、スイッチング素子が誤作動することを抑制できる半導体チップおよびそれを用いた半導体モジュールを提供することを目的の一つとする。
　本開示の一側面の半導体チップは、複数のパッドと、ゲート電極を有するスイッチング素子と、を備える。複数のパッドは、ゲート電極と電気的に接続され、スイッチング素子のオン、オフを制御する電圧が印加される第１制御パッドと、スイッチング素子のオン時に、第１制御パッドとの間に制御電流を流す電流経路を構成する第２制御パッドと、を有し、第１制御パッドおよび第２制御パッドは、いずれか一方の制御パッドが他方の制御パッドに挟まれて配置されている。
　これによれば、第１制御パッドおよび第２制御パッドに制御端子を接続する際、第１制御パッドおよび第２制御パッドに接続される制御端子の配列を適宜変更できる。つまり、制御電流が第２制御パッドから第１制御パッドに流れるように、制御端子を第１制御パッドおよび第２制御パッドに接続できる。したがって、制御電流によってスイッチング素子が誤作動することを抑制できる。
　また、本開示の一側面の半導体モジュールは、ゲート電極を有するスイッチング素子が形成され、表面に第１主パッドが形成されていると共に複数の制御パッドが隣り合って形成され、裏面に第２主パッドが形成されており、上アームを構成する第１半導体チップと、ゲート電極を有するスイッチング素子が形成されていると共に第１半導体チップと共通の構成とされ、第１半導体チップと隣り合って配置されており、下アームを構成する第２半導体チップと、第１半導体チップの第２主パッドと電気的に接続される正極端子と、第２半導体チップの第１主パッドと電気的に接続される負極端子と、第１半導体チップの第１主パッドおよび第２半導体チップの第２主パッドと電気的に接続されることにより、上アームおよび下アームの中間電位とされた出力端子と、複数の制御パッドと接続される複数の制御端子と、を備える。第１半導体チップおよび第２半導体チップの表面に対する法線方向から視たとき、正極端子、負極端子、出力端子は、第１半導体チップおよび第２半導体チップに対して同方向に延設されていると共に、正極端子と出力端子との間に負極端子が配置され、複数の制御パッドは、ゲート電極と電気的に接続され、スイッチング素子のオン、オフを制御する電圧が印加される第１制御パッドと、スイッチング素子のオン時に、第１制御パッドとの間に制御電流を流す電流経路を構成する第２制御パッドと、を有し、第１制御パッドおよび第２制御パッドは、いずれか一方のパッドが他方のパッドに挟まれて配置されており、制御端子は、第１制御パッドと接続される第１制御端子と、第２制御パッドと接続される第２制御端子と、を有し、第１制御端子および第２制御端子は、制御電流が第２制御端子から第１制御端子に向かって流れるように、第１半導体チップおよび第２半導体チップにおける第１制御パッドおよび第２制御パッドとそれぞれ電気的に接続されている。
　これによれば、第１半導体チップおよび第２半導体チップにおいて、第１制御端子および第２制御端子は、それぞれ制御電流が第２制御端子から第１制御端子に向かって流れるように、第１制御パッドおよび第２制御パッドと電気的に接続されている。このため、第１半導体チップおよび第２半導体チップにおいて、制御電流によって第１制御パッドの電位がスイッチング素子をオンさせる側に増加することを抑制でき、スイッチング素子が誤作動することを抑制できる。
　本開示についての上記および他の目的、特徴や利点は、添付図面を参照した下記の詳細な説明から、より明確になる。図面において、
図１は、第１実施形態における半導体モジュールを適用して構成されるインバータの回路図である。 図２は、半導体モジュールの平面模式図である。 図３は、図２中のIII－III断面に相当する断面図である。 図４は、半導体チップの平面図である。 図５は、図４中のV－V断面に相当する断面図である。 図６Ａは、上アームにおける制御電流の流れ方向を示す図である。 図６Ｂは、下アームにおける制御電流の流れ方向を示す図である。 図７は、第２実施形態における半導体チップの平面図である。 図８は、第３実施形態における半導体モジュールの平面図である。
　以下、実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について説明する。本実施形態では、本開示の技術的思想三相モータ駆動用のインバータを構成する半導体モジュールに適用した例について説明する。
　まず、インバータの回路構成について説明する。インバータは、直流電源に基づいて負荷である三相モータ４を交流駆動するためのものであり、昇圧回路を含む電源部１と、インバータ出力回路２と、電源部１とインバータ出力回路２との間に並列的に配置されたコンデンサ３とを有している。なお、コンデンサ３は、平滑用コンデンサであり、電源部（昇圧回路）１のノイズの影響を抑制して一定の電源電圧を形成するために備えられている。
インバータ出力回路２は、直列接続した上下アーム１１～１６が三相分並列接続された構成とされ、上アーム１１、１３、１５と下アーム１２、１４、１６との中間電位を三相モータ４のＵ相、Ｖ相、Ｗ相の各相に順番に入れ替えながら印加するものである。上下アーム１１～１６は、それぞれ、ＩＧＢＴ素子１１ａ～１６ａおよびＦＷＤ（フリーホイールダイオード）素子１１ｂ～１６ｂを備えており、各相の上下アーム１１～１６のＩＧＢＴ素子１１ａ～１６ａがオン、オフ制御されることで、三相モータ４に対して周期の異なる三相の交流電流を供給する。
　本実施形態では、インバータ出力回路２におけるＵ相、Ｖ相、Ｗ相の各層の上下アーム１１～１６を構成する一対の半導体チップ（ＩＧＢＴ素子１１ａ～１６ａおよびＦＷＤ素子１１ｂ～１６ｂ）を１つにパッケージ化した２ｉｎ１構造の半導体モジュール５に本開示の技術的思想を適用し、上記インバータ出力回路２を３つの半導体モジュール５を用いて構成している。
　次に、本実施形態の半導体モジュール５の構成について図２および図３を参照しつつ説明する。なお、以下では、上記インバータ出力回路２のＵ相を構成する半導体モジュール５を例に挙げて説明するが、Ｖ相、Ｗ相を構成する半導体モジュール５についても同様の構成とされている。
　半導体モジュール５は、図２および図３に示されるように、２つの半導体チップ２１ａ、２１ｂ、主端子２２～２４、制御端子２５ａ、２５ｂ～２９ａ、２９ｂ、下側ヒートシンク３０ａ、３０ｂ、上側ヒートシンク３１ａ、３１ｂ等がモールド樹脂３２にて一体化された構造とされている。なお、図２では、モールド樹脂３２内の構成を理解し易くするためにモールド樹脂３２を破線で示している。
　半導体チップ２１ａは、上アーム１１を構成する素子が形成されたものであり、半導体チップ２１ｂは下アーム１２を構成する素子が形成されたものである。以下に、本実施形態の半導体チップ２１ａの具体的な構成について図４および図５を参照しつつ説明する。なお、半導体チップ２１ｂの構成は半導体チップ２１ａの構成と共通であるため、具体的な説明は省略する。
　半導体チップ２１ａは、図４に示されるように、平面矩形状とされており、セル領域４１と、セル領域４１を囲む周辺領域４２とを備えている。
　セル領域４１は、本実施形態では、ＩＧＢＴ素子１１ａが形成されたＩＧＢＴ領域４１ａおよびＦＷＤ素子１１ｂが形成されたＦＷＤ領域４１ｂを有している。つまり、本実施形態では、ＩＧＢＴ素子１１ａおよびＦＷＤ素子１１ｂが同じチップ内に形成されている。なお、ＩＧＢＴ領域４１ａおよびＦＷＤ領域４１ｂは、本実施形態では、半導体基板５０の一面５０ａの一方向（図４中紙面上下方向）に沿って延設されていると共に、延設方向と直交する方向に交互に形成されている。
　セル領域４１は、図５に示されるように、ドリフト層５１として機能するＮ－型の共通の半導体基板５０を有しており、ドリフト層５１上（半導体基板５０の一面５０ａ側）には、Ｐ型のベース層５２が形成されている。そして、ベース層５２を貫通してドリフト層５１に達するように複数のトレンチ５３が形成され、このトレンチ５３によってベース層５２が複数個に分離されている。
　本実施形態では、複数のトレンチ５３は、ＩＧＢＴ領域４１ａおよびＦＷＤ領域４１ｂにそれぞれ形成されており、半導体基板５０の一面５０ａの面方向のうちの一方向（図５中紙面奥行き方向）に沿って等間隔にストライプ状に形成されている。なお、複数のトレンチ５３は、先端部が引き回されることで環状構造とされていてもよい。また、半導体基板５０の一面５０ａは、ベース層５２のうちのドリフト層５１と反対側の一面にて構成されている。
　ベース層５２は、ＩＧＢＴ領域４１ａでは、チャネル領域として機能する。そして、チャネル領域としてのベース層５２（ＩＧＢＴ領域４１ａのベース層５２）には、Ｎ＋型のエミッタ領域５４と、エミッタ領域５４に挟まれるようにＰ＋型のボディ領域５５とが形成されている。
　エミッタ領域５４は、ドリフト層５１よりも高不純物濃度で構成され、ベース層５２内において終端し、かつ、トレンチ５３の側面に接するように形成されている。一方、ボディ領域５５は、ベース層５２よりも高不純物濃度で構成され、エミッタ領域５４と同様に、ベース層５２内において終端するように形成されている。
　より詳しくは、エミッタ領域５４は、トレンチ５３間の領域において、トレンチ５３の長手方向に沿ってトレンチ５３の側面に接するように棒状に延設され、トレンチ５３の先端よりも内側で終端する構造とされている。また、ボディ領域５５は、２つのエミッタ領域５４に挟まれてトレンチ５３の長手方向（つまりエミッタ領域５４）に沿って棒状に延設されている。なお、本実施形態のボディ領域５５は、半導体基板５０の一面５０ａを基準としてエミッタ領域５４よりも深く形成されている。
　また、各トレンチ５３内は、各トレンチ５３の壁面を覆うように形成されたゲート絶縁膜５６と、このゲート絶縁膜５６の上に形成されたポリシリコン等により構成されるゲート電極５７とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
　ベース層５２（半導体基板５０の一面５０ａ）上にはＢＰＳＧ等で構成される層間絶縁膜５８が形成されている。そして、層間絶縁膜５８には、ＩＧＢＴ領域４１ａにおいて、エミッタ領域５４の一部およびボディ領域５５を露出させるコンタクトホール５８ａが形成されている。また、ＦＷＤ領域４１ｂにおいて、ベース層５２を露出させるコンタクトホール５８ｂが形成されている。
　層間絶縁膜５８上には上部電極５９が形成されている。この上部電極５９は、ＩＧＢＴ領域４１ａでは、コンタクトホール５８ａを介してエミッタ領域５４およびボディ領域５５と電気的に接続され、ＦＷＤ領域４１ｂでは、コンタクトホール５８ｂを介してベース層５２と電気的に接続されている。つまり、上部電極５９は、ＩＧＢＴ領域４１ａにおいてエミッタ電極として機能し、ＦＷＤ領域４１ｂにおいてアノード電極として機能する。なお、本実施形態では、上部電極５９が第１主パッドに相当する。
　また、ドリフト層５１のうちのベース層５２側と反対側（半導体基板５０の他面５０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）６０が形成されている。このＦＳ層６０は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板５０の他面５０ｂ側から注入されるホールの注入量を制御するために備えてある。
　そして、ＩＧＢＴ領域４１ａでは、ＦＳ層６０を挟んでドリフト層５１と反対側にＰ型のコレクタ層６１が形成され、ＦＷＤ領域４１ｂでは、ＦＳ層６０を挟んでドリフト層５１と反対側にＮ型のカソード層６２が形成されている。つまり、ＩＧＢＴ領域４１ａとＦＷＤ領域４１ｂとは、半導体基板５０の他面５０ｂ側に形成される層がコレクタ層６１であるかカソード層６２であるかによって区画されている。すなわち、本実施形態では、半導体基板５０は、コレクタ層６１上の部分がＩＧＢＴ素子１１ａを構成するＩＧＢＴ領域４１ａとされ、カソード層６２上の部分がＦＷＤ素子１１ｂを構成するＦＷＤ領域４１ｂとされている。
　コレクタ層６１およびカソード層６２上（半導体基板５０の他面５０ｂ）には下部電極６３が形成されている。この下部電極６３は、ＩＧＢＴ領域４１ａにおいてはコレクタ電極として機能し、ＦＷＤ領域４１ｂにおいてはカソード電極として機能する。なお、本実施形態では、下部電極６３が第２主パッドに相当する。
　そして、上記のように構成されていることにより、ＦＷＤ領域４１ｂにおいては、ベース層５２をアノードとし、ドリフト層５１、ＦＳ層６０、カソード層６２をカソードとしてＰＮ接合されたＦＷＤ素子１１ｂが構成されている。
　周辺領域４２は、特に図示しないが、耐圧向上を図ることができるように、半導体基板５０の表層部に、セル領域４１を囲むように環状のＰ型のウェル領域や複数のＰ型のガードリングが多重リング構造として形成されている。
　また、周辺領域４２には、図４に示されるように、ゲートパッド７１、第１、第２ケルビンエミッタパッド７２ａ、７２ｂ、電流センスパッド７３、温度センスパッド７４、７５が形成されている。なお、本実施形態では、ゲートパッド７１が第１制御パッドに相当し、第１、第２ケルビンエミッタパッド７２ａ、７２ｂが第２制御パッドに相当する。
　ゲートパッド７１は、図示しないゲート配線を介してゲート電極５７と電気的に接続された外部接続用のパッドである。第１、第２ケルビンエミッタパッド７２ａ、７２ｂは、図示しないケルビンエミッタ配線を介してエミッタ領域５４に電気的に接続された外部接続用のパッドである。電流センスパッド７３は、エミッタ領域５４に電気的に接続された外部接続用のパッドである。温度センスパッド７４、７５は、半導体基板５０上に形成される温度検出素子（図示略）と電気的に接続された外部接続用のパッドである。
　そして、これら各パッド７１～７５は、半導体チップ２１ａの外形を形作る一辺（図４中では紙面下側の一辺）に沿って隣接して並べて配置されている。本実施形態では、図４中紙面左側から順に、温度センスパッド７４、７５、第１ケルビンエミッタパッド７２ａ、ゲートパッド７１、電流センスパッド７３、第２ケルビンエミッタパッド７２ｂの順に配置されている。つまり、ゲートパッド７１を挟むように、第１、第２ケルビンエミッタパッド７２ａ、７２ｂが配置されている。
　以上が本実施形態における半導体チップ２１ａの構成である。なお、上記のように、半導体チップ２１ｂの構成も同様である。
　そして、図２および図３に示されるように、上記半導体チップ２１ａ、２１ｂは、それぞれ下側ヒートシンク３０ａ、３０ｂにはんだ３２等を介して搭載されている。また、半導体チップ２１ａ、２１ｂ上には、はんだ３３等を介して金属ブロック３４が搭載され、金属ブロック３４上にはんだ３５等を介して上側ヒートシンク３１ａ、３１ｂが搭載されている。これにより、半導体チップ２１ａ、２１ｂは、下部電極６３がそれぞれ下側ヒートシンク３０ａ、３０ｂと接続され、上部電極５９がそれぞれ上側ヒートシンク３１ａ、３１ｂと接続されている。
　主端子２２～２４は、それぞれ平板状とされており、正極端子２２、出力端子２３、負極端子２４を有している。正極端子２２は、インバータにおける電源供給ライン６（図１参照）に接続される端子を構成するものである。そして、上アーム１１側の下側ヒートシンク３０ａと一体的に接続されることにより、半導体チップ２１ａにおける裏面側、つまり、半導体チップ２１ａにおける下部電極６３と電気的に接続される。
　出力端子２３は、上アーム１１と下アーム１２との間において、三相モータ４に接続される端子を構成するものである。そして、下アーム１２側の下側ヒートシンク３０ｂと一体的に接続されることにより、半導体チップ２１ｂにおける裏面側、つまり、半導体チップ２１ｂにおける下部電極６３と電気的に接続されている。
　負極端子２４は、インバータにおけるグランドライン７（図１参照）に接続される端子を構成するものである。そして、下アーム１２の上側ヒートシンク３１ｂと一体的に接続されることにより、半導体チップ２１ｂにおける表面側、つまり、半導体チップ２１ｂにおける上部電極５９と電気的に接続されている。
　そして、上側ヒートシンク３１ａと下側ヒートシンク３０ｂとは、中間部材３６によって接続されている。これにより、出力端子２３は、上アーム１１と、下アーム１２との間の中間電位となる。
　また、本実施形態では、上記正極端子２２、出力端子２３、負極端子２４は、半導体チップ２１ａ、２１ｂの平面方向に対する法線方向（半導体基板５０の一面５０ａに対する法線方向）から視たとき、半導体チップ２１ａ、２１ｂに対して同方向に突出するように延設されている。そして、正極端子２２と出力端子２３との間に負極端子２４が位置するように配置されている。つまり、正極端子２２と負極端子２４とを近接して配置している。これにより、電源供給ライン６とグランドライン７との間の寄生容量が増加することを抑制している。
　制御端子２５ａ、２５ｂ～２９ａ、２９ｂは、それぞれ平板状とされており、ゲート端子２５ａ、２５ｂ、ケルビンエミッタ端子２６ａ、２６ｂ、電流センス端子２７ａ、２７ｂ、温度センス端子２８ａ、２８ｂ、２９ａ、２９ｂを有している。そして、各制御端子２５ａ、２５ｂ～２９ａ、２９ｂは、半導体チップ２１ａ、２１ｂを挟んで主端子２２～２４と反対側に配置されている。
　ゲート端子２５ａ、２５ｂは、ゲート電極５７（ゲートパッド７１）に所定に電圧を印加する端子を構成するものであり、半導体チップ２１ａ、２１ｂに形成されたゲートパッド７１とボンディングワイヤ３７ａを介してそれぞれ電気的に接続されている。なお、本実施形態では、ゲート端子２５ａ、２５ｂが第１制御端子に相当する。
　ケルビンエミッタ端子２６ａ、２６ｂは、ゲート端子２５ａ、２５ｂに流れる制御電流の帰還回路として機能する端子を構成するものである。すなわち、ケルビンエミッタ端子２６ａ、２６ｂは、ゲート端子２５ａ、２５ｂに電圧が印加された際に制御電流を流す電流経路をゲート端子２５ａ、２５ｂと共に構成する端子である。
　本実施形態では、上アーム１１側では、ケルビンエミッタ端子２６ａはボンディングワイヤ３７ｂを介して第２ケルビンエミッタパッド７２ｂと接続されている。一方、下アーム１２側では、ケルビンエミッタ端子２６ｂはボンディングワイヤ３７ｂを介して第１ケルビンエミッタパッド７２ａと接続されている。つまり、上アーム１１と下アーム１２のケルビンエミッタ端子２６ａ、２６ｂは、各半導体チップ２１ａ、２１ｂのゲートパッド７１を基準とすると、互いに反対に位置するケルビンエミッタパッド７２ａ、７２ｂと接続されている。言い換えると、半導体チップ２１ａと接続されるゲート端子２５ａおよびケルビンエミッタ端子２６ａの配列と、半導体チップ２１ｂと接続されるゲート端子２５ｂおよびケルビンエミッタ端子２６ｂの配列とが反対とされている。このように、ケルビンエミッタ端子２６ａ、２６ｂを第１、第２ケルビンエミッタパッド７２ａ、７２ｂと接続する理由については後述する。なお、本実施形態では、ケルビンエミッタ端子２６ａ、２６ｂが第２制御端子に相当する。
　電流センス端子２７ａ、２７ｂは、各半導体チップ２１ａ、２１ｂに流れる主電流の一部を取り出して測定するための端子を構成するものであり、電流センスパッド７３とボンディングワイヤ３７ｃを介して電気的に接続されている。温度センス端子２８ａ、２９ａ、２８ｂ、２９ｂは、温度センスパッド７４、７５と接続される端子を構成するものであり、温度センスパッド７４、７５とボンディングワイヤ３７ｄ、３７ｅを介して適宜電気的に接続されている。
　そして、半導体チップ２１ａ、２１ｂ、主端子２２～２４、制御端子２５ａ、２５ｂ～２９ａ、２９ｂ、下側ヒートシンク３０ａ、３０ｂ、上側ヒートシンク３１ａ、３１ｂ等がモールド樹脂３２に封止されて一体化されている。具体的には、半導体チップ２１ａ、２１ｂ、主端子２２～２４、制御端子２５ａ、２５ｂ～２９ａ、２９ｂ、下側ヒートシンク３０ａ、３０ｂ、上側ヒートシンク３１ａ、３１ｂ等は、下側ヒートシンク３０ａ、３０ｂおよび上側ヒートシンク３１ａ、３１ｂのうちの半導体チップ２１ａ、２１ｂ側と反対側が露出すると共に、主端子２２～２４および制御端子２５ａ、２５ｂ～２９ａ、２９ｂの一部が露出するように、モールド樹脂３２に封止されて一体化されている。これにより、下側ヒートシンク３０ａ、３０ｂおよび上側ヒートシンク３１ａ、３１ｂにおけるモールド樹脂３２から露出する部分において、半導体チップ２１ａ、２１ｂに発生した熱が放出され、主端子２２～２４および制御端子２５ａ、２５ｂ～２９ａ、２９ｂのうちのモールド樹脂３２から露出する部分において外部回路との接続が図られる。
　以上説明したようにして、本実施形態における２ｉｎ１構造の半導体モジュール５が構成されている。次に、上記半導体モジュール５の作動について、図６Ａおよび図６Ｂを参照しつつ説明する。
　このような半導体モジュール５は、上アーム１１を構成する半導体チップ２１ａのゲートパッド７１と、下アーム１２を構成する半導体チップ２１ｂのゲートパッド７１とに、交互に各半導体チップ２１ａ、２１ｂに形成されたＩＧＢＴ素子１１ａをオン状態にするための電圧が印加される。
　この際、上アーム１１を構成する半導体チップ２１ａのゲートパッド７１にＩＧＢＴ素子１１ａをオン状態にするための電圧が印加されると、図６Ａに示されるように、正極端子２２から出力端子２３に主電流Ｉｃ１が流れる。そして、この主電流Ｉｃ１が流れることにより、右ねじの法則に基づき、制御端子２５ａ～２９ａを半導体チップ２１ａの表面側から裏面側（図６Ａ中紙面奥行き方向）に通過する主磁束Ｂｏが発生する。
　そして、この主磁束Ｂｏが発生することにより、半導体チップ２１ａの裏面側から表面側（図６Ａ中紙面手前方向）に通過する制御磁束Ｂｇが発生する。このため、制御磁束Ｂｇに基づいた制御電流Ｉｃ２がケルビンエミッタ端子２６ａからゲート端子２５ａに向かって流れる。つまり、制御電流Ｉｃ２により、半導体チップ２１ａのゲートパッド７１（ゲート端子２５ａ）の電位がＩＧＢＴ素子１１ａをオンさせる側から減少する。このため、半導体チップ２１ａのゲートパッド７１の電位が上昇してＩＧＢＴ素子１１ａが誤作動することを抑制できる。
　一方、下アーム１２を構成する半導体チップ２１ｂのゲートパッド７１にＩＧＢＴ素子１２ａをオン状態にするための電圧が印加されると、図６Ｂに示されるように、出力端子２３から負極端子２４に主電流Ｉｃ１が流れる。そして、この主電流Ｉｃ１が流れることにより、右ねじの法則に基づき、制御端子２５ｂ～２９ｂを半導体チップ２１ｂの裏面側から表面側（図６Ｂ中紙面手前方向）に通過する主磁束Ｂｏが発生する。
　そして、この主磁束Ｂｏが発生することにより、半導体チップ２１ｂの表面側から裏面側（図６Ｂ中紙面奥行き方向）に通過する制御磁束Ｂｇが発生する。このため、制御磁束Ｂｇに基づいた制御電流Ｉｃ２がケルビンエミッタ端子２６ｂからゲート端子２５ｂに向かって流れる。つまり、制御電流Ｉｃ２により、半導体チップ２１ｂのゲートパッド７１（ゲート端子２５ｂ）の電位がＩＧＢＴ素子１２ａをオンさせる側から減少する。このため、半導体チップ２１ｂのゲートパッド７１の電位が上昇してＩＧＢＴ素子１２ａが誤作動することを抑制できる。
　すなわち、本実施形態では、ケルビンエミッタ端子２６ａ、２６ｂは、それぞれ制御電流Ｉｃ２がケルビンエミッタ端子２６ａ、２６ｂからゲート端子２５ａ、２５ｂに向かって流れるように、第１、第２ケルビンエミッタパッド７２ａ、７２ｂのいずれか一方と接続されているともいえる。
　以上説明したように、本実施形態では、半導体チップ２１ａ、２１ｂには、ゲートパッド７１を挟むように、第１、第２ケルビンエミッタパッド７２ａ、７２ｂが備えられている。このため、ケルビンエミッタ端子２６ａ、２６ｂを第１、第２ケルビンエミッタパッド７２ａ、７２ｂのいずれか一方と接続するようにできる。すなわち、上記のように半導体モジュール５を構成した場合、上アーム１１および下アーム１２で発生する制御電流Ｉｃ２をそれぞれケルビンエミッタ端子２６ａ、２６ｂからゲート端子２５ａ、２５ｂに流れるように、ケルビンエミッタ端子２６ａ、２６ｂを上アーム１１と下アーム１２とで異なるケルビンエミッタパッド７２ａ、７２ｂと接続できる。したがって、上アーム１１および下アーム１２において、制御電流Ｉｃ２によってゲート端子２５ａ、２５ｂ（ゲートパッド７１）の電位がＩＧＢＴ素子１１ａ、１２ａをオンさせる側に増加することを抑制でき、ＩＧＢＴ素子１１ａ、１２ａが誤作動することを抑制できる。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対して、半導体チップ２１ａ、２１ｂにケルビンエミッタパッド７２を１つ備えると共に当該ケルビンエミッタパッド７２を挟むように２つのゲートパッド７１を備えるものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図７に示されるように、半導体チップ２１ａは、ケルビンエミッタパッド７２が１つのみ備えられている。そして、当該ケルビンエミッタパッド７２を挟むように、第１、第２ゲートパッド７１ａ、７１ｂが備えられている。なお、半導体チップ２１ｂの構成は、半導体チップ２１ａの構成と同様である。
　このような半導体チップ２１ａ、２１ｂとしても、上記第１実施形態の半導体モジュール５を構成する際、ゲート端子２５ａ、２５ｂを第１、第２ゲートパッド７１ａ、７１ｂのいずれか一方と適宜接続することにより、制御電流Ｉｃ２がケルビンエミッタ端子２６ａ、２６ｂからゲート端子２５ａ、２５ｂに向かって流れるようにできる。したがって、上記第１実施形態と同様の効果を得ることができる。
　（第３実施形態）
　第３実施形態について説明する。本実施形態は、第１実施形態に対して、ＩＧＢＴ素子１１ａ、１２ａとＦＷＤ素子１１ｂ、１２ｂとを異なるチップに形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図８に示されるように、上アーム１１側では、ＩＧＢＴ素子１１ａが半導体チップ２１ａ１に形成され、ＦＷＤ素子１１ｂが半導体チップ２１ａ２に形成されている。つまり、ＩＧＢＴ素子１１ａとＦＷＤ素子１１ｂとが異なる半導体チップに形成されている。
　同様に、下アーム１２側では、ＩＧＢＴ素子１２ａが半導体チップ２１ｂ１に形成され、ＦＷＤ素子１２ｂが半導体チップ２１ｂ２に形成されている。なお、半導体チップ２１ａ１、２１ｂ１には、それぞれ上記第１実施形態と同様に、ゲートパッド７１、第１、第２ケルビンエミッタパッド７２ａ、７２ｂ、電流センスパッド７３、温度センスパッド７４、７５が形成されている。
　このように、ＩＧＢＴ素子１１ａ、１２ａとＦＷＤ素子１１ｂ、１２ｂとを別チップに形成した半導体モジュール５としても、第１実施形態と同様の効果を得ることができる。
　（他の実施形態）
　実施形態は、上記した実施形態に限定されるものではない。以下、他の実施形態を例示する。
　例えば、上記各実施形態では、各相の上下アーム１１～１６を構成する一対の半導体チップ２１ａ、２１ｂが１つにモジュール化された２ｉｎ１構造の半導体モジュール５を説明した。しかしながら、半導体モジュール５の構成はこれに限定されるものではなく、例えば、各相の全ての上下アーム１１～１６を構成する半導体チップ２１ａ、２１ｂがモールド樹脂３２にて一体化された６ｉｎ１構造の半導体モジュール５としてもよいし、２相分のブリッジ回路を構成する半導体チップ２１ａ、２１ｂがモールド樹脂３２にて一体化された４ｉｎ１構造の半導体モジュール５としてもよい。
　また、上記各実施形態では、ＩＧＢＴ素子１１ａ～１６ａが形成された半導体チップ２１ａ、２１ｂを例に挙げて説明したが、例えば、コレクタ層６１を有しないＭＯＳ素子が形成された半導体チップ２１ａ、２１ｂとしてもよい。
　さらに、上記第１、第３実施形態では、第１、第２ケルビンエミッタパッド７２ａ、７２ｂの間にゲートパッド７１および電流センスパッド７３が備えられているが、第１、第２ケルビンエミッタパッド７２ａ、７２ｂの間にゲートパッド７１が備えられているのであれば、電流センスパッド７３、第１、第２温度センスパッド７４、７５の配置箇所は適宜変更可能である。同様に、上記第２実施形態において、第１、第２ゲートパッド７１ａ、７１ｂの間にケルビンエミッタパッド７２が備えられるのであれば、電流センスパッド７３、第１、第２温度センスパッド７４、７５の配置箇所は適宜変更可能である。
　また、上記第１、第２実施形態において、ＦＷＤ素子１１ｂ～１６ｂを備えない構成としてもよい。
 

 

Claims (3)

  1. 　複数のパッド（７１、７２）と、
    　ゲート電極（５７）を有するスイッチング素子（１１ａ～１６ａ）と、を備える半導体チップにおいて、
    　前記複数のパッドは、
    　前記ゲート電極と電気的に接続され、前記スイッチング素子のオン、オフを制御する電圧が印加される第１制御パッド（７１）と、
    　前記スイッチング素子のオン時に、前記第１制御パッドとの間に制御電流を流す電流経路を構成する第２制御パッド（７２）と、を有し、
    　前記第１制御パッドおよび前記第２制御パッドは、いずれか一方の制御パッドが他方の制御パッドに挟まれて配置されている
    　半導体チップ。
  2. 　ゲート電極（５７）を有するスイッチング素子（１１ａ、１３ａ、１５ａ）が形成され、表面に第１主パッド（５９）が形成されていると共に複数の制御パッド（７１、７２）が隣り合って形成され、裏面に第２主パッド（６３）が形成されており、上アームを構成する第１半導体チップ（２１ａ）と、
    　ゲート電極（５７）を有するスイッチング素子（１２ａ、１４ａ、１６ａ）が形成されていると共に前記第１半導体チップと共通の構成とされ、前記第１半導体チップと隣り合って配置されており、下アームを構成する第２半導体チップ（２１ｂ）と、
    　前記第１半導体チップの第２主パッドと電気的に接続される正極端子（２２）と、
    　前記第２半導体チップの第１主パッドと電気的に接続される負極端子（２４）と、
    　前記第１半導体チップの第１主パッドおよび前記第２半導体チップの第２主パッドと電気的に接続されることにより、前記上アームおよび前記下アームの中間電位とされた出力端子（２３）と、
    　前記複数の制御パッドと接続される複数の制御端子（２５ａ、２５ｂ、２６ａ、２６ｂ）と、を備え、
    　前記第１半導体チップおよび前記第２半導体チップの表面に対する法線方向から視たとき、前記正極端子、前記負極端子、前記出力端子は、前記第１半導体チップおよび第２半導体チップに対して同方向に延設されていると共に、前記正極端子と前記出力端子との間に前記負極端子が配置され、
    　前記複数の制御パッドは、前記ゲート電極と電気的に接続され、前記スイッチング素子のオン、オフを制御する電圧が印加される第１制御パッド（７１）と、
    　前記スイッチング素子のオン時に、前記第１制御パッドとの間に制御電流を流す電流経路を構成する第２制御パッド（７２）と、を有し、
    　前記第１制御パッドおよび前記第２制御パッドは、いずれか一方の制御パッドが他方の制御パッドに挟まれて配置されており、
    　前記制御端子は、前記第１制御パッドと接続される第１制御端子と、前記第２制御パッドと接続される第２制御端子と、を有し、
    　前記第１制御端子および第２制御端子は、前記制御電流が前記第２制御端子から前記第１制御端子に向かって流れるように、前記第１半導体チップおよび前記第２半導体チップにおける前記第１制御パッドおよび前記第２制御パッドとそれぞれ電気的に接続されている
    　半導体モジュール。
  3. 　前記第１半導体チップと接続される前記第１制御端子および前記第２制御端子の配列と、前記第２半導体チップと接続される前記第１制御端子および前記第２制御端子の配列とが反対とされている
    　請求項２に記載の半導体モジュール。
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