WO2016174979A1 - メモリ装置、メモリシステムおよびメモリ制御方法 - Google Patents

メモリ装置、メモリシステムおよびメモリ制御方法 Download PDF

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森　陽太郎
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Definitions

  • the present disclosure relates to a memory device having a decoder circuit, a memory system including the memory device, and a memory control method in the memory device.
  • V3D VeryVer3-Dimention
  • the memory cell in the cross point array structure and the memory cell in the V3D structure are provided with a switch element for cell selection in addition to the memory element.
  • a switch element for cell selection in addition to the memory element.
  • the switch element a transistor, an element having diode characteristics, or the like is used.
  • the state of the memory cell can be changed or the state of the memory cell can be read by applying a voltage between the intersecting wirings (see, for example, Patent Document 1).
  • a predetermined voltage is applied to a write target memory cell (selected memory cell) during writing, while a non-write target memory cell (non-write target).
  • a voltage (non-access voltage) smaller than the access voltage is applied to the selected memory cell).
  • a memory device capable of suppressing the influence of capacitive coupling between wirings while suppressing an increase in the floor area of the decoder circuit.
  • the memory device includes a plurality of memory cells arranged in a matrix. Each memory cell has a current path including a selection element and a variable resistance element connected in series with each other.
  • the memory device further includes a plurality of row wirings extending in a row direction and connected to one end of each of the current paths, and extending in a column direction and the other end of each current path. And a plurality of column wirings connected to each other.
  • the memory device according to the embodiment of the present disclosure further includes a first decoder circuit connected to the row wiring of each even-numbered row, a second decoder circuit connected to the row wiring of each odd-numbered row, and each even-numbered column.
  • a third decoder circuit connected to the column wiring and a fourth decoder circuit connected to each odd-numbered column wiring are provided.
  • Each of the first decoder circuit, the second decoder circuit, the third decoder circuit, and the fourth decoder circuit is composed of independent circuits.
  • a memory system includes a plurality of memory cells arranged in a matrix. Each memory cell has a current path including a selection element and a variable resistance element connected in series with each other.
  • the memory system further includes a plurality of row wirings extending in the row direction and connected to one end of each current path, and extending in the column direction and extending to the other end of each current path. And a plurality of connected column wirings.
  • the memory system further includes a first decoder circuit connected to each even-numbered row wiring, a second decoder circuit connected to each odd-numbered row wiring, and each even-numbered column.
  • a third decoder circuit connected to the column wiring and a fourth decoder circuit connected to each odd-numbered column wiring are provided.
  • the memory system according to an embodiment of the present disclosure further includes a voltage control circuit that controls a voltage applied to the first decoder circuit, the second decoder circuit, the third decoder circuit, and the fourth decoder circuit, and the voltage control circuit And a controller that controls the first decoder circuit, the second decoder circuit, the third decoder circuit, and the fourth decoder circuit independently of each other.
  • the row wiring (row selection line) connected to the memory cell to be selected and the row wiring adjacent to the row selection line are configured by independent circuits.
  • Two decoder circuits (first decoder circuit and second decoder circuit) are connected one by one.
  • the column wiring (column selection line) connected to the memory cell to be selected and the column wiring adjacent to the column selection line are configured by independent circuits.
  • the two decoder circuits (third decoder circuit and fourth decoder circuit) are connected one by one.
  • the voltage output from the first decoder circuit and the voltage output from the second decoder circuit are made different from each other, so that the row selection line and the row wiring adjacent to the row selection line are mutually different. Two different voltages can be applied.
  • the column selection line and the column wiring adjacent to the column selection line are mutually Two different voltages can be applied.
  • a memory control method is a memory control method in the following memory device, and controls a first decoder circuit, a second decoder circuit, a third decoder circuit, and a fourth decoder circuit independently of each other. Is included.
  • the memory device used in the memory control method according to the embodiment of the present disclosure includes a plurality of memory cells arranged in a matrix. Each memory cell has a current path including a selection element and a variable resistance element connected in series with each other.
  • the memory device further includes a plurality of row wirings extending in the row direction and connected to one end of each current path, and a plurality of column wirings extending in the column direction and connected to the other end of each current path. And have.
  • the memory device further includes a first decoder circuit connected to each even-numbered row wiring, a second decoder circuit connected to each odd-numbered row wiring, and a first decoder circuit connected to each even-numbered column wiring. 3 decoder circuits and a fourth decoder circuit connected to the column wiring of each odd column.
  • the row wiring (row selection line) connected to the memory cell to be selected is driven by the first decoder circuit, and the row wiring adjacent to the row selection line is the second decoder. Driven by the circuit.
  • the column wiring (column selection line) connected to the memory cell to be selected is driven by the third decoder circuit, and the column wiring adjacent to the column selection line is the first. It is driven by a 4 decoder circuit. As a result, the voltage output from the first decoder circuit and the voltage output from the second decoder circuit are made different from each other, so that the row selection line and the row wiring adjacent to the row selection line are mutually different.
  • two different voltages can be applied to the row selection line and the row wiring adjacent to the row selection line.
  • an access voltage is applied to the selected memory cell.
  • the row selection line and the row wiring adjacent to the row selection line are driven by different decoder circuits, and the column selection line and the column wiring adjacent to the column selection line are driven by different decoder circuits.
  • a decoder circuit having one switch element may be used for each wiring, and it is not necessary to use a decoder circuit having at least two switch elements for each wiring. Accordingly, it is possible to suppress the influence of capacitive coupling between the wirings while suppressing an increase in the floor area of the decoder circuit.
  • FIG. 2 is a diagram illustrating an example of functional blocks of the memory cell array unit in FIG. 1.
  • FIG. 3 is a diagram illustrating an example of a perspective configuration of the memory cell array in FIG. 2.
  • FIG. 3 is a diagram illustrating an example of an equivalent circuit of the memory cell array in FIG. 2.
  • FIG. 4 is a diagram illustrating an example of a cross-sectional configuration of the memory cell of FIG. 3.
  • FIG. 3 is a diagram illustrating an example of a circuit configuration of a BL driver circuit in FIG. 2.
  • FIG. 3 is a diagram illustrating an example of a circuit configuration of a WL driver circuit in FIG. 2.
  • FIG. 2 is a diagram illustrating an example of functional blocks of the memory cell array unit in FIG. 1.
  • FIG. 3 is a diagram illustrating an example of a perspective configuration of the memory cell array in FIG. 2.
  • FIG. 3 is a diagram illustrating an example of an equivalent circuit of the memory cell array in FIG. 2.
  • FIG. 4 is a diagram illustrating
  • FIG. 3 is a diagram illustrating an example of a circuit configuration of a precharge circuit in FIG. 2.
  • FIG. 3 is a diagram illustrating an example of a circuit configuration of a BL decoder and a WL decoder in FIG. 2.
  • 10 is a truth table of the BL decoder and WL decoder of FIG. 9. It is a figure showing an example of the circuit structure of the decoder which concerns on a comparative example.
  • 12 is a truth table of decoding in the BL decoder and WL decoder of FIG. It is a figure showing an example of the voltage applied to a memory cell array at the time of precharge. It is a figure showing an example of the voltage applied to a memory cell array at the time of floating.
  • FIG. 8 is a diagram illustrating a modification example of functional blocks of the memory cell array unit in FIG. 1.
  • FIG. 21 is a diagram illustrating an example of a circuit configuration of a Vcom circuit in FIG. 20. It is a figure showing an example of the voltage waveform in the memory cell of writing object. It is a figure showing the modification of the voltage waveform in the memory cell of writing object. It is a figure showing an example of the voltage waveform in the memory cell of reset object. It is a figure showing an example of the voltage waveform in the memory cell of reading object.
  • FIG. 21 is a diagram illustrating a modification of the circuit configuration of the BL driver circuit of FIGS. 2 and 20.
  • FIG. 21 is a diagram illustrating a modification of the circuit configuration of the WL driver circuit of FIGS. 2 and 20.
  • FIG. 21 is a diagram illustrating a modification of the circuit configuration of the precharge circuit in FIGS. 2 and 20.
  • FIG. 21 is a diagram illustrating a modification of the perspective configuration of the memory cell array in FIGS. 2 and 20.
  • FIG. 32 is a diagram illustrating an example of an equivalent circuit of the memory cell array in FIG. 31.
  • FIG. 1 illustrates an example of functional blocks of an information processing system according to an embodiment of the present disclosure.
  • This information processing system includes a host computer 100 and a memory system 200.
  • the memory system 200 includes a memory controller 300, one or a plurality of memory cell array units 400, and a power supply circuit 500.
  • FIG. 1 illustrates a state where a plurality of memory cell array units 400 are provided.
  • the memory system 200 corresponds to a specific example of “memory system” of the present disclosure.
  • the memory controller 300 corresponds to a specific example of “memory controller” of the present disclosure.
  • the memory cell array unit 400 corresponds to a specific example of “memory device” of the present disclosure.
  • the host computer 100 controls the memory system 200. Specifically, the host computer 100 issues a command designating an access destination logical address, and supplies the command and data to the memory system 200. In addition, the host computer 100 receives the data output from the memory system 200.
  • the command is for controlling the memory system 200 and includes, for example, a write command for instructing a data write process or a read command for instructing a data read process.
  • the logical address is an address allocated for each area of the access unit when the host computer 100 accesses the memory system 200 in the address space defined by the host computer 100. Hereinafter, this access unit area is referred to as a “sector”.
  • the size of each sector is, for example, 4 KB (kilobyte).
  • the memory controller 300 controls one or a plurality of memory cell array units 400.
  • the memory controller 300 receives a write command specifying a logical address from the host computer 100. Further, the memory controller 300 executes data write processing in accordance with the write command. In this writing process, the logical address is converted to a physical address, and data is written to the physical address.
  • the physical address is an address allocated in one or a plurality of memory cell array units 400 for each access unit when the memory controller 300 accesses one or a plurality of memory cell array units 400.
  • the unit in which the memory controller 300 accesses one or a plurality of memory cell array units 400 is assumed to be the same as, for example, a sector.
  • a physical address is assigned to each sector.
  • the memory controller 300 receives a read command designating a logical address
  • the memory controller 300 converts the logical address into a physical address, and reads data from the physical address. Then, the memory controller 300 outputs the read data to the host computer 100 as read data.
  • the memory controller 300 receives a reset command designating a logical address from the host computer 100
  • the memory controller 300 converts the logical address into a physical address and erases the data written in the physical address.
  • the access unit by the memory controller 300 may be the same as the access unit by the host computer 100 or may be different. Note that a method for controlling one or a plurality of memory cell array units 400 by the memory controller 300 will be described in detail later.
  • the power supply circuit 500 supplies a desired voltage to one or a plurality of memory cell array units 400. Specifically, the power supply circuit 500 supplies a set voltage Vset1, a set voltage Vset2, a sense voltage Vsense_h, and a reset voltage Vreset_i to the BL driver 21 described later. The power supply circuit 500 supplies a ground voltage Vss, a sense voltage Vsense_i, and a reset voltage Vreset_h to the WL driver 22 described later. The power supply circuit 500 supplies a ground voltage Vss and a reference voltage Vcom to a precharge circuit 25 described later. The ground voltage Vss and the sense voltage Vsense_i correspond to a specific example of “first voltage” of the present disclosure. The set voltage Vset1, the set voltage Vset2, and the sense voltage Vsense_h correspond to a specific example of “third voltage” of the present disclosure.
  • the set voltage Vset1 is a voltage that can apply a voltage equal to or higher than the voltage Vsnap at which the switching element 10S changes from the high resistance state to the low resistance state to the switching element 10S.
  • the set voltage Vset2 is a voltage lower than the set voltage Vset1.
  • the set voltage Vset2 is a voltage lower than the voltage Vsnap and is a voltage large enough to maintain the current Iset that is large enough to write to the memory cell 10A. is there.
  • the resistance of the memory element 10M when writing into the memory cell 10A is started is Rhrs.
  • a voltage at which the switching element 10S changes from the low resistance state to the high resistance state is represented by Vhold.
  • the set voltage Vset1 is a voltage higher than (voltage Vsnap + current Iset ⁇ resistance Rhrs).
  • the set voltage Vset2 is a voltage higher than (voltage Vhold + current Iset ⁇ resistance Rhrs).
  • the sense voltage Vsense_h is higher than the ground voltage Vss and lower than the set voltage Vset2.
  • the sense voltage Vsense_h is a voltage higher than the sense voltage Vsense_i.
  • the reset voltage Vreset_h is higher than the reset voltage Vreset_i.
  • FIG. 2 shows an example of functional blocks of the memory cell array unit 400.
  • the memory cell array unit 400 is constituted by, for example, a semiconductor chip.
  • the memory cell array unit 400 includes the memory cell array 10 and the control circuit 20.
  • the control circuit 20 exchanges commands, write data, read data, and the like with the memory controller 300.
  • the control circuit 20 writes data to the memory cell array 10 according to the write command, and reads data from the memory cell array 10 according to the read command. Further, the control circuit 20 erases data at a predetermined location in the memory cell array 10 in accordance with the reset command.
  • the control circuit 20 will be described in detail later.
  • FIG. 3 illustrates an example of a perspective configuration of the memory cell array 10.
  • the memory cell array 10 has n (n is an integer of 2 or more) sectors. Each sector has a plurality of memory cells 10A corresponding to the sector size. A physical address is assigned to each sector.
  • the memory cell array 10 includes a plurality of word lines WL, a plurality of bit lines BL, and a plurality of memory cells 10A arranged one at each position where the word lines WL and the bit lines BL face each other. Yes.
  • the word line WL corresponds to a specific example of “row wiring” of the present disclosure.
  • the bit line BL corresponds to a specific example of “column wiring” of the present disclosure.
  • position information (1_1, 1_2, etc.) is added to the end of the code of each word line WL, and position information (1, 2, 3, 3) is also added to the end of the code of each bit line BL. 4).
  • position information of 1_1, 1_2, 1_3, and 1_4 is given to the four word lines WL provided in the first layer.
  • positional information of 2_1, 2_2, 2_3, 2_4 is given to the four word lines WL provided in the second layer, and for the four word lines WL provided in the third layer, Position information 3_1, 3_2, 3_3, and 3_4 is given.
  • position information 1_1, 2_1, 3_1 is assigned to the word line WL in the first row
  • position information 1_2, 2_2, 3_2 is assigned to the word line WL in the second row
  • Position information 1_3, 2_3, and 3_3 is assigned to the word line WL in the third row
  • position information 1_4, 2_4, and 3_4 is assigned to the word line WL in the fourth row.
  • 1 position information is given to the bit line BL, horizontal bit line HBL and vertical bit line VBL in the first column, and to the bit line BL, horizontal bit line HBL and vertical bit line VBL in the second row.
  • position information 2 is given.
  • Position information 3 is given to the bit line BL, horizontal bit line HBL, and vertical bit line VBL in the third row, and for the bit line BL, horizontal bit line HBL, and vertical bit line VBL in the fourth row, Position information 4 is assigned.
  • the plurality of memory cells 10A are arranged in a matrix.
  • a plurality of memory cells 10A are arranged in a matrix on a horizontal plane (two-dimensional, XY plane), and also on a vertical plane (two-dimensional, XZ plane or YZ plane). Arranged in a shape. That is, a plurality of memory cells 10A are stacked. Thereby, a storage device with higher density and larger capacity can be provided.
  • the plurality of memory cells 10A have a stacked arrangement as shown in FIG.
  • the plurality of word lines WL are arranged in a plurality of layers. Each word line WL extends in the row direction.
  • Each bit line BL is composed of a horizontal bit line HBL extending in the column direction and a vertical bit line VBL connected to the horizontal bit line HBL and extending in the vertical direction.
  • the plurality of horizontal bit lines HBL are arranged in one layer, and the plurality of vertical bit lines VBL are two word lines WL adjacent to each other in the horizontal plane. It is arranged between.
  • the plurality of vertical bit lines VBL and the plurality of word lines WL are arranged to face each other with a predetermined gap in the horizontal plane.
  • Each memory cell 10A is sandwiched between vertical bit lines VBL and word lines WL in a horizontal plane. From the above, the memory cell array 10 has a V3D structure.
  • FIG. 4 shows an example of an equivalent circuit of the memory cell array 10.
  • One memory cell 10A is provided for each portion where each bit line BL and each word line WL face each other.
  • a plurality of memory cells 10A connected to the four upper word lines WL1_1 to WL1_4 in FIG. 4 are provided in the first layer.
  • a plurality of memory cells 10A connected to the four word lines WL2_1 to WL2_4 in the center of FIG. 4 are provided in the second layer.
  • a plurality of memory cells 10A connected to the four word lines WL3_1 to WL3_4 on the lower side of FIG. 4 are provided in the third layer.
  • the memory cell array 10 is equivalent to a cross-point memory cell array in which memory cells are arranged at intersections where wirings extending in different directions in a horizontal plane intersect each other. I know that there is.
  • FIG. 5 shows an example of a cross-sectional configuration of the memory cell 10A.
  • the memory cell 10 has a current path PI including a memory element 10M and a switch element 10S connected in series with each other.
  • the memory element 10M corresponds to a specific example of “memory element” of the present disclosure.
  • the switch element 10S corresponds to a specific example of “switch element” of the present disclosure.
  • the memory element 10M is disposed, for example, near the word line WL, and the switch element 10S is disposed, for example, near the bit line BL (vertical bit line VBL).
  • the memory element 10M may be disposed near the bit line BL (vertical bit line VBL), and the switch element 10S may be disposed near the word line WL.
  • the memory element 10M when the memory element 10M is disposed near the word line WL and the switch element 10S is disposed near the bit line BL (vertical bit line VBL), in the layer adjacent to the layer, The memory element 10M may be disposed near the bit line BL (vertical bit line VBL), and the switch element 10S may be disposed near the word line WL.
  • the memory element 10 ⁇ / b> M includes an electrode 11, an electrode 13 disposed to face the electrode 11, and a memory layer 12 provided between the electrode 11 and the electrode 13.
  • the memory layer 12 has, for example, a stacked structure in which a resistance change layer and an ion source layer are stacked, or a single layer structure of a resistance change layer.
  • the resistance change layer is constituted by an insulating layer made of, for example, SiN, SiO 2 , Gd 2 O 3 or the like.
  • the ion source layer includes a movable element that forms a conduction path in the resistance change layer by application of an electric field.
  • the ion source layer is composed of, for example, a metal film containing one or more metal elements selected from Cu, Ag, Zr, and Al, an alloy film (for example, a CuTe alloy film), a metal compound film, and the like. Note that metal elements other than Cu, Ag, Zr, and Al may be used for the ion source layer as long as they have a property of being easily ionized.
  • the ion source layer may also be made of a material in which at least one element of Cu, Ag, Zr, and Al and at least one chalcogen element of S, Se, and Te are combined.
  • the switch element 10 ⁇ / b> S includes an electrode 15, an electrode 13 that is disposed to face the electrode 15 and also serves as an electrode of the memory element 10 ⁇ / b> M, and a switch layer 14 that is provided between the electrode 15 and the electrode 13.
  • the switch layer 14 includes, for example, at least one chalcogen element of S, Se, and Te.
  • the switch layer 14 may be configured to further include at least one element of B, Al, Ga, C, Si, Ge, N, P, As, Ab, and Bi in addition to the chalcogen element. preferable.
  • the switch layer 14 changes to a low resistance state by raising the applied voltage to a predetermined threshold voltage (switching threshold voltage) or higher, and has a high resistance by lowering the applied voltage to a voltage lower than the above threshold voltage (switching threshold voltage). It changes to a state. That is, in the switch layer 14, the amorphous structure of the switch layer 14 is stably maintained regardless of the application of the voltage pulse or the current pulse via the electrode 15 and the electrode 13. Further, the switch layer 14 does not perform a memory operation such that a conduction path formed by movement of ions by voltage application is maintained even after the applied voltage is erased.
  • IV characteristics of memory cell 10A Next, the IV characteristic of the memory cell 10A will be described. Hereinafter, the IV characteristics of the switching element 10S and the memory element 10M constituting the memory cell 10A will be described, and then the IV characteristics of the memory cell 10A will be described.
  • the current value increases as the forward bias (write voltage) increases, and a write operation is performed by forming a conduction path in the resistance change layer at a predetermined write voltage (for example, about 3.5 V).
  • the memory layer 12 changes to a low resistance state, and the current increases. That is, the memory element 10M is brought into a low resistance state by application of the write voltage, and this low resistance state is maintained even after the application voltage is stopped.
  • the current increases with an increase in the write voltage in the switch element 10S, and when the voltage exceeds a predetermined threshold voltage (for example, about 4V), the current rapidly increases due to the OTS operation. Or, the resistance is lowered and the device is turned on. Thereafter, when the write voltage is decreased, the value of the current flowing through the electrode of the switch element 10S gradually decreases. For example, although depending on the material constituting the switch element 10S and the formation conditions, the resistance rapidly increases at a threshold voltage almost equal to that at the time of increase, and the switch element 10 is turned off.
  • a predetermined threshold voltage for example, about 4V
  • the switching behavior of the current value at the start and stop of application of the write voltage to the memory cell 10A is an IV curve that combines the IV curves of the switch element 10S and the memory element 10M.
  • the read voltage (Vread) of the memory cell 10A is set to a voltage larger than the threshold value on the IV curve where the resistance changes rapidly, and Vread / 2 is a resistance.
  • a voltage smaller than the change threshold is set. This increases the selection ratio (on / off ratio) defined by the current ratio between the Vread bias and the Vread / 2 bias.
  • the IV curve of the memory cell 10A is a combination of the IV curve of the switch element 10S and the IV curve of the memory element 10M.
  • the IV curve of the memory cell 10A is a combination of the IV curve of the switch element 10S and the IV curve of the memory element 10M.
  • the array size can be increased without erroneous reading, and the capacity of the memory cell array can be further increased. This is the same for the write operation as well as the read operation.
  • the change in the current value when the erase voltage is applied to the switch element 10S exhibits the same behavior as when the write voltage is applied.
  • the change in the current value when the erase voltage is applied to the memory element 10M changes from the low resistance state to the high resistance state by applying a voltage equal to or higher than the erase threshold voltage (for example, about 2 to 3 V).
  • the change in the current value when the erase voltage is applied to the memory cell 10A is a combination of the IV curve of the switch element 10S and the IV curve of the memory element 10M, as in the case of applying the write voltage.
  • the control circuit 20 includes a BL driver circuit 21, a WL driver circuit 22, two BL decoders 23A and 23B, two WL decoders 24A and 24B, a precharge circuit 25, and a readout circuit 26.
  • the BL driver circuit 21 and the precharge circuit 25 control the voltages applied to the two BL decoders 23A and 23B according to the control by the memory controller 300.
  • the WL driver circuit 22 and the precharge circuit 25 control the voltages applied to the two WL decoders 24A and 24B according to the control by the memory controller 300.
  • the memory controller 300 controls the BL driver circuit 21, the WL driver circuit 22, and the precharge circuit 25, and controls the BL decoder 23A, the BL decoder 23B, the WL decoder 24A, and the WL decoder 24B independently of each other.
  • a circuit including the BL driver circuit 21, the WL driver circuit 22, the precharge circuit 25, and the power supply circuit 500 corresponds to a specific example of “voltage control circuit” of the present disclosure.
  • the WL decoder 24A corresponds to a specific example of a “first decoder circuit” of the present disclosure.
  • the WL decoder 24B corresponds to a specific example of “second decoder circuit” of the present disclosure.
  • the BL decoder 23A corresponds to a specific example of “third decoder circuit” of the present disclosure.
  • the BL decoder 23B corresponds to a specific example of “fourth decoder circuit” of the present disclosure.
  • FIG. 6 shows an example of the circuit configuration of the BL driver circuit 21.
  • the BL driver circuit 21 controls the voltage applied to the two BL decoders 23A and 23B.
  • the BL driver circuit 21 selects one voltage from the four types of voltages (Vset1, Vset2, Vsense_h, Vreset_i) supplied from the power supply circuit 500 according to control by the memory controller 300.
  • the BL driver circuit 21 outputs the selected voltage to the BL decoders 23A and 23B (specifically, an input terminal drv described later).
  • the four types of voltages (Vset1, Vset2, Vsense_h, Vreset_i) correspond to a specific example of “third voltage” of the present disclosure.
  • the BL driver circuit 21 selects the set voltage Vse1 or the set voltage Vse2 and outputs it to the BL decoders 23A and 23B during the write operation.
  • the BL driver circuit 21 selects the sense voltage Vsense_h and outputs it to the BL decoders 23A and 23B during the read operation.
  • the BL driver circuit 21 selects the reset voltage Vreset_i and outputs it to the BL decoders 23A and 23B during the reset operation.
  • the memory controller 300 outputs the control signals Vgset1, Vgset2, Vgsense, and Vgreset to the BL driver circuit 21, thereby supplying one voltage from the four types of voltages (Vset1, Vset2, Vsense_h, and Vreset_i) to the BL driver circuit 21. Let them choose.
  • the BL driver circuit 21 selects one voltage from the four kinds of voltages (Vset1, Vset2, Vsense_h, Vreset_i) based on the control signals Vgset1, Vgset2, Vgsense, Vgreset from the memory controller 300, and the BL decoder 23A , 23B.
  • FIG. 7 shows an example of the circuit configuration of the WL driver circuit 22.
  • the WL driver circuit 22 controls the voltage applied to the two WL decoders 24A and 24B.
  • the WL driver circuit 22 selects one voltage from the three types of voltages (Vss, Vsense_i, Vreset_h) supplied from the power supply circuit 500 under the control of the memory controller 300.
  • the WL driver circuit 22 outputs the selected voltage to WL decoders 24A and 24B (specifically, an input terminal drv described later).
  • Three types of voltages (Vss, Vsense_i, Vreset_h) correspond to a specific example of “first voltage” of the present disclosure.
  • the WL driver circuit 22 selects the ground voltage Vss and outputs it to the WL decoders 24A and 24B.
  • the WL driver circuit 22 selects the sense voltage Vsense_i and outputs it to the WL decoders 24A and 24B.
  • the WL driver circuit 22 selects the reset voltage Vreset_h and outputs it to the WL decoders 24A and 24B.
  • the memory controller 300 outputs control signals Vgset, Vgsense, and Vgreset to the WL driver circuit 22 to cause the WL driver circuit 22 to select one voltage from among three types of voltages (Vss, Vsense_i, and Vreset_h).
  • the WL driver circuit 22 selects one voltage from the three types of voltages (Vss, Vsense_i, Vreset_h) based on the control signals Vgset, Vgsense, and Vgreset from the memory controller 300, and outputs them to the WL decoders 24A and 24B. To do.
  • the WL driver circuit 22 further limits the current flowing through the selected word line WL to a predetermined current value (Iset_c) when the ground voltage Vss is selected. Specifically, the WL driver circuit 22 applies the ground voltage Vss to the selected word line WL when the current flowing through the selected word line WL is less than Iset_c. When the current flowing through the selected word line WL is equal to or higher than Iset_c, the WL driver circuit 22 has a voltage higher than the ground voltage Vss so that the current flowing through the selected word line WL exceeds Iset_c. Is output. In this way, by limiting the current value to Iset_c, characteristic deterioration caused by excessive current flowing through the selected memory cell 10 is suppressed.
  • Iset_c a predetermined current value
  • the WL driver circuit 22 further limits the current flowing through the selected word line WL to a predetermined current value (Isens_c) when the sense voltage Vsense_i is selected. Specifically, the WL driver circuit 22 applies the sense voltage Vsense_i to the selected word line WL when the current flowing through the selected word line WL is less than Isens_c. When the current flowing through the selected word line WL is equal to or higher than Isens_c, the WL driver circuit 22 outputs a voltage higher than the sense voltage Vsense_i so that the current flowing through the selected word line WL does not exceed Isens_c. In this way, by limiting the current value to Isens_c, characteristic deterioration caused by excessive current flowing through the selected memory cell 10 is suppressed.
  • Isens_c a predetermined current value
  • FIG. 8 shows an example of the circuit configuration of the precharge circuit 25.
  • the precharge circuit 25 controls the voltage applied to the two BL decoders 23A and 23B and the two WL decoders 24A and 24B.
  • the precharge circuit 25 is a voltage (voltage A) that is a predetermined magnitude larger than one kind of voltage (Vcom) supplied from the power supply circuit 500 and a predetermined magnitude that is higher than the voltage Vcom, under the control of the memory controller 300.
  • Select an output destination of a voltage (voltage B) that is as small as possible.
  • the precharge circuit 25 outputs the voltage A and the voltage B to the selected output destination.
  • the precharge circuit 25 selects the voltage A as the voltage Vpre_w during the write operation or the read operation, and outputs it to the WL decoders 24A and 24B (specifically, an input terminal com described later).
  • the precharge circuit 25 selects the voltage B as the voltage Vpre_b during the write operation or the read operation, and outputs it to the BL decoders 23A and 23B (specifically, an input terminal com described later).
  • the precharge circuit 25 selects the voltage B as the voltage Vpre_w and outputs it to the WL decoders 24A and 24B during the reset operation.
  • the precharge circuit 25 selects the voltage A as the voltage Vpre_b and outputs it to the BL decoders 23A and 23B.
  • the voltage Vpre_w corresponds to a specific example of “second voltage” of the present disclosure.
  • the voltage Vpre_b corresponds to a specific example of “fourth voltage” of the present disclosure.
  • the voltage Vpre_w is higher than the voltage Vpre_b.
  • the voltage Vpre_w and the voltage Vpre_b are set so that the difference between the voltage Vpre_w and the voltage Vpre_b is less than 1/3 of the highest voltage (voltage Vsens_h ⁇ voltage Vsens_i) applied to the memory cell 10A to be selected during the read operation.
  • the voltage Vpre_w and the voltage Vpre_b are set so that the difference between the voltage Vpre_w and the voltage Vpre_b is less than 1/3 of the highest voltage (voltage Vset1) applied to the memory cell 10A to be selected during the write operation. .
  • the memory controller 300 outputs the control signals Vgcom, Vg0, Vg1, Vg2, and Vg3 to the precharge circuit 25, thereby causing the precharge circuit 25 to select the output destination of two types of voltages (Vpre_w, Vpre_b).
  • the precharge circuit 25 selects output destinations of two types of voltages (Vpre_w, Vpre_b) based on the control signals Vgcom, Vg0, Vg1, Vg2, Vg3 from the memory controller 300.
  • the precharge circuit 25 selects one voltage (Vpre_b) from two types of voltages (Vpre_w, Vpre_b) based on the control signals Vgcom, Vg0, Vg1, Vg2, and Vg3 from the memory controller 300, Output to WL decoders 24A and 24B.
  • FIG. 9 shows an example of the circuit configuration of the BL decoders 23A and 23B and the WL decoders 24A and 24B.
  • the BL decoders 23A, 23B and the WL decoders 24A, 24B have, for example, two input terminals drv, com and a plurality of address terminals a0, a1, b0, b1, b2, s.
  • the BL decoders 23A and 23B and the WL decoders 24A and 24B have, for example, a plurality of output terminals line0 to line5. In the following, the output terminal line is used as a general term for the output terminals line0 to line5.
  • the two input terminals drv and com correspond to a specific example of “two first voltage input terminals” or “two second voltage input terminals” of the present disclosure.
  • the plurality of address terminals a0, a1, b0, b1, b2, and s correspond to a specific example of “a plurality of first address input terminals” or “a plurality of second address input terminals” of the present disclosure.
  • the input terminal drv is connected to the output terminal BLdec of the BL driver circuit 21, and the input terminal com is connected to the output terminal BLdec of the precharge circuit 25.
  • the input terminal drv is connected to the output terminal WLdec of the WL driver circuit 22, and the input terminal com is connected to the output terminal BLdec of the precharge circuit 25.
  • a plurality of address terminals a0, a1, b0, b1, b2, and s are connected to the output terminal of the memory controller 300.
  • each output terminal line is connected to a different bit line BL one by one. Specifically, in the BL decoder 23A, each output terminal line is connected to the bit line BL in each odd column. In the BL decoder 23B, each output terminal line is connected to each even-numbered bit line BL. In the WL decoders 24A and 24B, each output terminal line is connected to a different word line WL one by one. Specifically, in the WL decoder 24A, each output terminal line is connected to each odd-numbered word line WL. In the WL decoder 24B, each output terminal line is connected to a word line WL in each even row.
  • the BL decoders 23A and 23B decode the column addresses input to the plurality of address terminals a0, a1, b0, b1, b2, and s, so that the plurality of bit lines BL and the two input terminals drv and com Set the connection mode.
  • the WL decoders 24A and 24B decode the row addresses input to the plurality of address terminals a0, a1, b0, b1, b2, and s, so that the plurality of word lines WL and the two input terminals drv and com Set the connection mode.
  • the memory controller 300 generates a row address and outputs it to the WL decoders 24A and 24B, and also generates a column address and outputs it to the BL decoders 23A and 23B.
  • the BL decoders 23A and 23B and the WL decoders 24A and 24B are composed of, for example, a predecoder PreD and a post decoder PstD.
  • the predecoder PreD selects one of the two input terminals drv and com based on a control signal input from the memory controller 300 to the terminal s.
  • the predecoder PreD further sets a connection mode between the selected input terminal and the two wirings L1 and L2 based on a control signal input from the memory controller 300 to the terminals a0 and a1.
  • the post decoder PstD sets a connection mode between the two wirings L1 and L2 and the plurality of output terminals line0 to line5 based on a control signal input from the memory controller 300 to the terminals b0, b1, and b2.
  • the post decoder PstD has a plurality of switching elements Tr provided for each of the output terminals line0 to line5 by the number of output terminals line0 to line5 of the postdecoder PstD.
  • the switch element Tr is composed of, for example, an NMOS transistor.
  • the post decoder PstD has a plurality of switch elements Tr provided for each bit line BL by the number of bit lines BL allocated to the post decoder PstD.
  • the post decoder PstD has a plurality of switch elements Tr provided for each word line WL by the number of word lines WL assigned to the post decoder PstD.
  • the post decoder PstD is provided with one switching element Tr dedicated to one output terminal line, which is not shared with other output terminals line, for each wiring line.
  • a decoder in which the post decoder PstD has such a configuration is called a 1T decoder.
  • FIG. 10 is a truth table of the BL decoders 23A and 23B and the WL decoders 24A and 24B.
  • the WL decoders 24A and 24B change the connection mode between the input terminals drv and com and the output terminals line0 to line5 based on the row addresses input from the memory controller 300 to the terminals a0, a1, b0, b1, b2, and s. As shown in the truth table of FIG.
  • the BL decoders 23A and 23B change the connection mode between the input terminals drv and com and the output terminals line0 to line5 based on the column addresses input from the memory controller 300 to the terminals a0, a1, b0, b1, b2, and s. As shown in the truth table of FIG. As shown in the truth table of FIG. 10, among the output terminals line0 to line5, all of the output terminals except the floating output terminal have only one of the input terminals drv and com. Conduct.
  • 0 means a low voltage (Low)
  • 1 means a tournament voltage (High). Therefore, the switch element to which “0” is input is turned off (non-conducting), and the switch element to which “1” is input is turned on (conducting).
  • z means a floating state
  • drv means a conduction state with the input terminal drv
  • com a conduction state with the input terminal com. Means.
  • FIG. 11 shows an example of a circuit configuration of a decoder according to a comparative example.
  • FIG. 12 is a truth table of the decoder according to the comparative example.
  • the decoder according to the comparative example has, for example, two input terminals drv, com and a plurality of address terminals a0, a1, b0, b1, b2, s.
  • the decoder according to the comparative example has, for example, a plurality of output terminals line0 to line5. That is, the decoder according to the comparative example has the same configuration as the BL decoders 23A and 23B and the WL decoders 24A and 24B in these respects.
  • the post-decoder PstD of the decoder according to the comparative example, two switching elements dedicated to one output terminal line, which are not shared with other output terminals line, are provided for each wiring line.
  • a decoder in which the post decoder PstD has such a configuration is called a 2T decoder.
  • One switch element is used for setting a connection mode between the input terminal drv provided in the predecoder PreD and the output terminals line0 to line5.
  • the other switch element is used for setting a connection mode between the input terminal com provided in the post decoder PstD and the output terminals line0 to line5.
  • the decoder according to the comparative example outputs two types of voltages (except for the floating state) to the output terminals line0 to line5 with a configuration called a 2T decoder.
  • the BL decoders 23A and 23B and the WL decoders 24A and 24B output one type of voltage (except for the floating state) to the output terminals line0 to line5 by a configuration called a 1T decoder. Therefore, in the BL decoders 23A and 23B and the WL decoders 24A and 24B, the circuit area of the post decoder PstD is smaller by a smaller number of switch elements in the post decoder PstD than in the decoder according to the comparative example.
  • the read circuit 26 reads data written in the memory cell array 10 under the control of the memory controller 300.
  • the read circuit 26 has, for example, a sense amplifier connected to each output terminal line of the WL decoders 24A and 24B.
  • the read circuit 26 detects the voltage of each output terminal line of the WL decoders 24 ⁇ / b> A and 24 ⁇ / b> B with a sense amplifier during a read operation, and outputs the detected result to the memory controller 300.
  • FIG. 13A shows an example of a voltage applied to the memory cell array 10 during precharging.
  • FIG. 13B shows an example of a voltage applied to the memory cell array 10 during floating.
  • FIG. 13C shows an example of a voltage applied to the memory cell array 10 at the time of writing.
  • FIG. 13D shows an example of a voltage applied to the memory cell array 10 after writing.
  • FIG. 14 shows an example of a voltage waveform in the memory cell 10A to be written.
  • the memory system 200 executes the write operation in the order of (i) precharge, (ii) floating, (iii) selection, and (iv) resistance change.
  • the memory controller 300 outputs a row address (third row address) for connecting each word line WL to the input terminals drv of the WL decoders 24A and 24B to the WL decoders 24A and 24B.
  • the memory controller 300 further outputs a column address (third column address) for connecting the voltage of each bit line BL to the input terminal drv of the BL decoders 23A and 23B to the BL decoders 23A and 23B. Then, all the bit lines BL and all the word lines WL are connected to the precharge circuit 25.
  • the memory controller 300 further outputs a control signal for outputting a voltage (voltage A) larger than the voltage Vcom by a predetermined magnitude to the WL decoders 24A and 24B as the voltage Vpre_w to the precharge circuit 25.
  • the memory controller 300 further outputs to the precharge circuit 25 a control signal for outputting a voltage (voltage B) smaller than the voltage Vcom by a predetermined magnitude as the voltage Vpre_b to the BL decoders 23A and 23B.
  • the memory controller 300 sets Vgcom of the precharge circuit 25 to High, sets the voltage of each bit line BL and each word line WL to Vgcom, and then sets Vgcom of the precharge circuit 25 to Low.
  • the memory controller 300 sets Vg0 and Vg1 of the precharge circuit 25 to High and sets Vg2 and Vg3 to Low. Then, a part of the electric charge charged in the bit line BL moves to the capacitor Cpump, and the voltage of the bit line BL decreases.
  • the memory controller 300 sets Vg0 and Vg1 of the precharge circuit 25 to Low and Vg2 and Vg3 to High.
  • the memory controller 300 causes each word line WL and each bit line BL to be in a floating state with respect to a decoder (for example, WL decoder 24A and BL decoder 23B) connected to the memory cell 10A to be selected.
  • the row address and column address to be output are output.
  • the memory controller 300 sets all the address terminals a0, a1, b1, b2, b3, and s of the WL decoder 24A and the BL decoder 23B to Low.
  • each word line WL and each bit line BL connected to the WL decoder 24A and the BL decoder 23B are in a floating state (period T2 in FIGS. 13B and 14).
  • the memory controller 300 outputs the first row address as a row address to a decoder (for example, the WL decoder 24A) connected to the memory cell 10A to be selected.
  • the memory controller 300 further outputs the second row address as a row address to a decoder (for example, the WL decoder 24B) not connected to the memory cell 10A to be selected.
  • the first row address connects the word line WL (for example, WL2_2) connected to the memory cell 10A to be selected to the input terminal drv of the WL decoder 24A and is not connected to the memory cell 10A to be selected. Is a row address for bringing each word line WL into a floating state.
  • the second row address is a word line WL (for example, WL2_1, WL2_3) adjacent to at least the word line WL (for example, WL2_2) connected to the memory cell 10A to be selected among the plurality of word lines WL. , WL1_2, WL3_2) are connected to the input terminal drv of the WL decoder 24B.
  • the memory controller 300 further outputs the first column address as a column address to a decoder circuit (for example, the BL decoder 23B) connected to the memory cell 10A to be selected.
  • the memory controller 300 further outputs the second column address as a column address to a decoder circuit (for example, the BL decoder 23A) not connected to the memory cell 10A to be selected.
  • the first column address connects the bit line BL (for example, BL2) connected to the memory cell 10A to be selected to the input terminal drv of the BL decoder 23B and is not connected to the memory cell 10A to be selected.
  • the second column address is a bit line BL (for example, BL1, BL3) adjacent to at least the bit line BL (for example, BL2) connected to the memory cell 10A to be selected among the plurality of bit lines BL. ) Is a column address connecting the BL decoder 23A to the input terminal drv.
  • the memory controller 300 further outputs to the WL driver 22 a control signal for outputting the voltage Vss to the WL decoders 24A and 24B. For example, the memory controller 300 sets Vgset of the WL driver 22 to High and sets Vgreset and Vgsense of the WL driver 22 to Low. The memory controller 300 further outputs a control signal for outputting the voltage Vset1 to the BL decoders 23A and 23B to the BL driver 21. For example, the memory controller 300 sets Vgset 1 of the BL driver 21 to High, and sets Vgset 2, Vgreset, and Vgsense of the BL driver 21 to Low.
  • the set voltage is a voltage large enough to apply a voltage equal to or higher than the write threshold voltage at which the memory element 10M changes from the high resistance state to the low resistance state to the memory element 10M in the selected memory cell S. .
  • a decoder for example, the BL decoder 23A and the WL decoder 24A connected to the half-selected memory cell HW has a voltage Vpre_b ⁇ voltage. Vss is applied.
  • a decoder for example, a BL decoder 23B and a WL decoder 24B connected to the half-selected memory cell HB has a voltage Vset1-voltage. Vpre_w is applied. Thus, the set voltage is applied to the selected memory cell S.
  • the resistance of the selected memory cell S starts to decrease from the high resistance. Furthermore, a fixed voltage that is smaller than the set voltage and small enough not to cause a resistance change in the memory cell 10A is applied to each half-selected memory cell HW and each half-selected memory cell HB adjacent to the selected memory cell S. .
  • the memory controller 300 floats each word line WL and each bit line BL with respect to a decoder (for example, WL decoder 24B and BL decoder 23A) not connected to the memory cell 10A to be selected.
  • the row address and column address to be set are output.
  • the memory controller 300 sets all the address terminals a0, a1, b1, b2, b3, and s of the WL decoder 24B and the BL decoder 23A to Low.
  • each word line WL and each bit line BL connected to the WL decoder 24B and the BL decoder 23A are in a floating state (FIG. 13D).
  • the memory controller 300 further outputs a control signal for changing the voltage output to the BL decoders 23A and 23B from the voltage Vset1 to the voltage Vset2 to the BL driver 21.
  • the memory controller 300 sets Vgset1, Vgreset, and Vgsense of the BL driver 21 to Low, and sets Vgset2 of the BL driver 21 to High.
  • the voltage Vset2 ⁇ the voltage Vss is applied to the memory cell 10A (selected memory cell S) to be selected (period T4 in FIGS. 13D and 14).
  • the resistance of the selected memory cell S further decreases from the high resistance state, and becomes a low resistance state.
  • the voltage transitions of the non-selected word line WL (non-selected WL) and the non-selected bit line BL (non-selected BL) are drawn with dotted lines. It shows that at least some of them are in a floating state. Parasitic capacitances exist between the word lines WL, between the bit lines BL, and between the word lines WL and the bit lines BL. In the unselected word line WL in the floating state, a current flows from the selected bit line BL through the half-selected memory cell. In addition, a current flows to the non-selected bit line BL through the non-selected memory cell. Therefore, the parasitic capacitance is charged and discharged by each current, and the voltage of the unselected word line WL in the floating state varies. The same applies to the non-selected bit line BL in the floating state.
  • each current varies depending on the voltage of the selected bit line BL and the selected word line WL and the state of the non-selected memory cell (whether it is in a high resistance state or a low resistance state).
  • the voltages of the unselected bit lines BL and the unselected word lines WL drawn with dotted lines gradually decrease at “(iv) resistance change”.
  • the voltage of the non-selected bit line BL and the non-selected word line WL drawn with lines may rise at “(iv) resistance change”.
  • variations in voltage may occur such that the voltage of a certain unselected word line WL increases and the voltage of another unselected word line WL decreases.
  • a line labeled “(IwI ⁇ Iset_c)” indicates each voltage transition when the current IwI flowing through the selected word line WL is less than Iset_c.
  • FIG. 15 is a diagram illustrating another example of a voltage waveform in the memory cell 10A to be written.
  • the memory controller 300 uses (iv) a control signal for using the voltage Vset1 instead of the voltage Vset2 as the voltage to be output to the BL decoders 23A and 23B to the BL driver 21 in the resistance change. May be output.
  • FIG. 16A shows an example of a voltage applied to the memory cell array 10 at the time of reset.
  • FIG. 16B shows an example of a voltage applied to the memory cell array 10 after reset.
  • FIG. 17 shows an example of a voltage waveform in the memory cell 10A to be written.
  • the reset operation precharge and (ii) floating, an example of a voltage applied to the memory cell array 10 is the same as in FIGS. 13A and 13B.
  • the memory system 200 executes the reset operation in the order of (i) precharge, (ii) floating, (iii) selection, and (iv) resistance change.
  • the memory controller 300 outputs a row address (third row address) for connecting each word line WL to the input terminals drv of the WL decoders 24A and 24B to the WL decoders 24A and 24B.
  • the memory controller 300 further outputs a column address (third column address) for connecting the voltage of each bit line BL to the input terminal drv of the BL decoders 23A and 23B to the BL decoders 23A and 23B. Then, all the bit lines BL and all the word lines WL are connected to the precharge circuit 25.
  • the memory controller 300 further outputs a control signal for outputting to the WL decoders 24A and 24B a voltage (voltage B) smaller than the voltage Vcom by a predetermined magnitude as the voltage Vpre_w to the precharge circuit 25.
  • the memory controller 300 further outputs to the precharge circuit 25 a control signal for outputting a voltage (voltage A) larger than the voltage Vcom by a predetermined magnitude as the voltage Vpre_b to the BL decoders 23A and 23B.
  • the memory controller 300 sets Vgcom of the precharge circuit 25 to High, sets the voltage of each bit line BL and each word line WL to Vgcom, and then sets Vgcom of the precharge circuit 25 to Low.
  • the memory controller 300 sets Vg3 and Vg1 of the precharge circuit 25 to High and sets Vg2 and Vg0 to Low. Then, a part of the charge charged in the word line WL moves to the capacitor Cpump, and the voltage of the word line WL decreases.
  • the memory controller 300 sets Vg3 and Vg1 of the precharge circuit 25 to Low and Vg2 and Vg0 to High.
  • the memory controller 300 causes each word line WL and each bit line BL to be in a floating state with respect to a decoder (for example, WL decoder 24A and BL decoder 23B) connected to the memory cell 10A to be selected.
  • the row address and column address to be output are output.
  • the memory controller 300 sets all the address terminals a0, a1, b1, b2, b3, and s of the WL decoder 24A and the BL decoder 23B to Low.
  • each word line WL and each bit line BL connected to the WL decoder 24A and the BL decoder 23B are in a floating state (period T2 in FIGS. 13B and 17).
  • the memory controller 300 outputs the first row address as a row address to a decoder (for example, the WL decoder 24A) connected to the memory cell 10A to be selected.
  • the memory controller 300 further outputs the second row address as a row address to a decoder (for example, the WL decoder 24B) not connected to the memory cell 10A to be selected.
  • the memory controller 300 further outputs the first column address as a column address to a decoder circuit (for example, the BL decoder 23B) connected to the memory cell 10A to be selected.
  • the memory controller 300 further outputs the second column address as a column address to a decoder circuit (for example, the BL decoder 23A) not connected to the memory cell 10A to be selected.
  • the memory controller 300 further outputs to the WL driver 22 a control signal for outputting the voltage Vreset_h to the WL decoders 24A and 24B. For example, the memory controller 300 sets Vgset and Vgsense of the WL driver 22 to Low and Vgreset of the WL driver 22 to High. The memory controller 300 further outputs a control signal for outputting the voltage Vreset_i to the BL decoders 23A and 23B to the BL driver 21. For example, the memory controller 300 sets Vgset1, Vgset2, and Vgsense of the BL driver 21 to Low, and sets Vgset of the BL driver 21 to High.
  • a decoder for example, BL decoder 23B and WL decoder 24A connected to the memory cell 10A (selected memory cell S) to be selected outputs the voltage Vreset_h and the voltage Vreset_i.
  • the reset voltage is a voltage large enough to apply a voltage equal to or higher than the erase threshold voltage at which the memory element 10M changes from the low resistance state to the high resistance state to the memory element 10M in the selected memory cell S. .
  • a decoder for example, the BL decoder 23A and the WL decoder 24A connected to the half-selected memory cell HW has a voltage Vpre_b ⁇ voltage.
  • Vreset_h is applied.
  • a decoder for example, a BL decoder 23B and a WL decoder 24B connected to the half-selected memory cell HB has a voltage Vreset_i ⁇ voltage. Vpre_w is applied.
  • the reset voltage is applied to the selected memory cell S.
  • the resistance of the selected memory cell S rises from a low resistance and enters a high resistance state. Furthermore, a fixed voltage that is smaller than the reset voltage and small enough not to cause a resistance change in the memory cell 10A is applied to each half-selected memory cell HW and each half-selected memory cell HB adjacent to the selected memory cell S. .
  • the memory controller 300 floats each word line WL and each bit line BL with respect to a decoder (for example, WL decoder 24B and BL decoder 23A) not connected to the memory cell 10A to be selected.
  • the row address and column address to be set are output.
  • the memory controller 300 sets all the address terminals a0, a1, b1, b2, b3, and s of the WL decoder 24B and the BL decoder 23A to Low.
  • each word line WL and each bit line BL connected to the WL decoder 24B and the BL decoder 23A are in a floating state (FIG. 16B).
  • FIG. 18A shows an example of a voltage applied to the memory cell array 10 at the time of reading.
  • FIG. 18B shows an example of a voltage applied to the memory cell array 10 after reading.
  • FIG. 19 shows an example of a voltage waveform in the memory cell 10A to be read. Note that (i) precharge and (ii) floating in the read operation are the same as (i) precharge and (ii) floating in the write operation.
  • the memory system 200 executes a read operation in the order of (i) precharge, (ii) floating, (iii) selection, and (iv) detection.
  • the memory controller 300 performs a procedure similar to (i) precharge and (ii) floating in the write operation, and then sends it to a decoder (for example, WL decoder 24A) connected to the memory cell 10A to be selected.
  • the first row address is output as a row address.
  • the memory controller 300 further outputs the second row address as a row address to a decoder (for example, the WL decoder 24B) not connected to the memory cell 10A to be selected.
  • the memory controller 300 further outputs the first column address as a column address to a decoder circuit (for example, the BL decoder 23B) connected to the memory cell 10A to be selected.
  • the memory controller 300 further outputs the second column address as a column address to a decoder circuit (for example, the BL decoder 23A) not connected to the memory cell 10A to be selected.
  • the memory controller 300 further outputs a control signal for outputting the voltage Vsense_i to the WL decoders 24A and 24B to the WL driver 22. For example, the memory controller 300 sets Vgset and Vgreset of the WL driver 22 to Low and Vgsense of the WL driver 22 to High. The memory controller 300 further outputs a control signal for outputting the voltage Vsense_h to the BL decoders 23A and 23B to the BL driver 21. For example, the memory controller 300 sets Vgset1, Vgset2, and Vgreset of the BL driver 21 to Low and sets Vgsense of the BL driver 21 to High.
  • decoders for example, the BL decoder 23B and the WL decoder 24A connected to the memory cell 10A (selected memory cell S) to be selected output the voltage Vsense_i and the voltage Vsense_h.
  • the voltage Vsense_i the voltage Vsense_h Is applied (period T3 in FIG. 18A and FIG. 19).
  • the sense voltage is a voltage large enough to apply a voltage smaller than the write threshold voltage at which the memory element 10M changes from the high resistance state to the low resistance state to the memory element 10M in the selected memory cell S.
  • the voltage is higher than the voltage at which the switch element 10S is turned off and is sufficiently large to be applied to the switch element 10S in the selected memory cell S.
  • a decoder for example, the BL decoder 23A and the WL decoder 24A connected to the half-selected memory cell HW has a voltage Vpre_b ⁇ voltage. Apply Vse ⁇ BR> ⁇ tang ⁇ Qi.
  • a decoder for example, BL decoder 23B and WL decoder 24B connected to the half-selected memory cell HB has a voltage Vsense_h ⁇ voltage. Vpre_w is applied.
  • the sense voltage is applied to the selected memory cell S.
  • the resistance of the selected memory cell S remains low or high.
  • a small fixed voltage that is lower than the set voltage and does not select the memory cell 10A is applied to each half-selected memory cell HW and each half-selected memory cell HB adjacent to the selected memory cell S.
  • the memory controller 300 causes each word line WL and each bit line BL to be in a floating state with respect to a decoder (for example, WL decoder 24B and BL decoder 23A) not connected to the memory cell 10A to be selected.
  • the row address and column address to be output are output.
  • the memory controller 300 sets all the address terminals a0, a1, b1, b2, b3, and s of the WL decoder 24B and the BL decoder 23A to Low.
  • each word line WL and each bit line BL connected to the WL decoder 24B and the BL decoder 23A are in a floating state (FIG. 18B).
  • the sense voltage applied to the selected memory cell S is smaller than the set voltage, it is considered that there is a low possibility that an unintended resistance change occurs even if a voltage fluctuation occurs during the write operation. Therefore, in the read operation, the sense voltage given by “(iii) selection” is maintained even in the process of “(iv) detection”.
  • the current mirror circuit 22B limits the current flowing through the selected word line WL to the specified current value “Isec_c” in “(iii) selection”. Specifically, when the current flowing through the selected word line WL is less than Isec_c, Vsense_i is applied to the selected word line WL, and as a result, the current flowing through the selected word line WL reaches Isec_c. In this case, the current mirror circuit 22B increases the voltage of the selected word line WL so that the current does not exceed Isec_c.
  • Isec_c is set to a value sufficiently lower than the current passed through the selected memory cell S in the “(iv) resistance change” step during the write operation so that the resistance of the selected memory cell S is not changed. The That is, Isense_c is smaller than Isec_c.
  • the switch element 10S of the selected memory cell S When the switch element 10S of the selected memory cell S is in a low resistance state, when a sense voltage is applied to the selected memory cell S, the current flowing through the selected memory cell S reaches Isense_c, and the selected word line WL The voltage rises.
  • the selection WL selected cell: LRS, case1 line of FIG. 19
  • the voltage rise of the selected word line WL occurs rapidly in the “(iii) selection” process, as shown in FIG.
  • the line of the selected WL selected cell: LRS, case2
  • the selected WL selected cell: LRS, case2 in FIG.
  • a voltage drop occurs in the selected bit line BL and the selected word line WL due to the current flowing in the memory cell in the half-selected state, and the selected memory cell This occurs when a sufficient voltage is not applied across S.
  • the half-selected memory cell The flowing current is reduced and the voltage drop is reduced, a sufficient voltage is applied to the selected memory cell S and Isense_c flows, and the voltage of the selected word line WL rises.
  • a read circuit 26 is also connected to the word line WL.
  • the read circuit 26 can determine whether the voltage of the selected word line WL is higher or lower than the reference voltage Vref. In this case, when the voltage of the selected word line WL is higher than the reference voltage Vref, it is determined that the selected memory cell S is in a low resistance state, and the voltage of the selected word line WL is higher than the reference voltage Vref. When it is low, it can be determined that the selected memory cell S is in a high resistance state.
  • the line of the selected WL selected cell: LRS, case2
  • the reading circuit 26 makes such a determination at the timing of Tsense2 in FIG. 19 rather than the timing of Tsense1 in FIG. It is desirable to do.
  • the readout circuit 26 may perform the above determination at the timing of Tsense1 in FIG. At this time, the “(iv) detection” step may be omitted.
  • the post-decoder PstD of the decoder shown in FIG. 11 two switch elements dedicated to one output terminal line, which are not shared with other output terminals line, are provided for each wiring line. That is, the decoder described in FIG. 11 is a 2T decoder. Therefore, in the decoder shown in FIG. 11, the circuit area of the post decoder PstD becomes large due to the large number of switch elements in the post decoder PstD.
  • the word line WL (selected word line WL) connected to the selection target memory cell S and the word line WL adjacent to the selected word line WL are: Two decoder circuits (decoder circuits 24A and 24B) constituted by circuits independent from each other are connected one by one. Furthermore, in the memory system 200 of the present embodiment, the bit line BL (selected bit line BL) connected to the selection target memory cell S and the bit line BL adjacent to the bit line BL are independent from each other. Two decoder circuits (decoder circuits 23A and 23B) constituted by circuits are connected one by one.
  • the voltage output from the decoder circuit 24A and the voltage output from the decoder circuit 24B are made different from each other, whereby the selected word line WL and the word line WL adjacent to the selected word line WL are In contrast, two different voltages can be applied to each other.
  • the selected bit line BL and the bit line BL adjacent to the selected bit line BL are In contrast, two different voltages can be applied to each other.
  • the selected word line WL and the word line WL adjacent to the selected word line WL are driven by different decoder circuits (decoder circuits 24A and 24B). Further, the selected bit line BL and the bit line BL adjacent to the selected bit line BL are driven by different decoder circuits (decoder circuits 23A and 23B).
  • decoder circuits 24A and 24B and decoder circuits 23A and 23B a decoder circuit having one switch element 10S for each wiring may be used, and at least two switches are provided for each wiring. There is no need to use a decoder circuit having elements. Accordingly, it is possible to suppress the influence of capacitive coupling between the wirings while suppressing an increase in the floor area of the decoder circuit.
  • FIG. 20 shows a modification of the functional block of the memory cell array unit 400 of the above embodiment.
  • the memory cell array unit 400 of this modification is different from the configuration of the memory cell array unit 400 of the above embodiment in that it includes a Vcom circuit 27 instead of the precharge circuit 25. Therefore, in the following, contents related to the Vcom circuit 27 will be mainly described, and other descriptions will be appropriately omitted.
  • FIG. 21 shows an example of the circuit configuration of the Vcom circuit 27.
  • the Vcom circuit 27 has a function equivalent to the function of the precharge circuit 25 when Low is always applied to the terminals Vg1 and Vg2 in the precharge circuit 25.
  • the Vcom circuit 27 outputs one type of voltage (Vcom) supplied from the power supply circuit 500 to the input terminal com of each decoder circuit (decoder circuits 24A and 24B and decoder circuits 23A and 23B) under the control of the memory controller 300.
  • Vcom voltage supplied from the power supply circuit 500 to the input terminal com of each decoder circuit (decoder circuits 24A and 24B and decoder circuits 23A and 23B) under the control of the memory controller 300.
  • the “(i) precharge” step is not provided, and the write operation, the reset operation, and the read operation are performed from the “(ii) floating” step.
  • each decoder circuit (decoder circuit 23A or decoder circuit 23B) outputs the voltage Vcom instead of the voltage Vpre_w and the voltage Vpre_b. That is, each decoder circuit (decoder circuit 23A or decoder circuit 23B) outputs a voltage (voltage Vcom) having the same voltage value.
  • each decoder circuit (decoder circuit 23A or decoder circuit 23B) outputs a voltage Vcom instead of the voltage Vpre_w and the voltage Vpre_b. Accordingly, when each decoder circuit (decoder circuit 23A or decoder circuit 23B) repeatedly accesses the memory cell array 10, it is not necessary to perform precharge each time the memory cell array 10 is accessed.
  • the decoder circuit 23B while the decoder circuit 23A is accessing the memory cell array 10, the decoder circuit 23B always outputs Vcom to the unselected bit line BL and word line WL. Further, part of the current flowing into and out of the selected bit line BL and word line WL in the floating state from the selected bit line BL and word line WL does not contribute to charging of the parasitic capacitance between the wirings. . Further, a part of the current is between the non-selected bit line BL in the floating state and the non-selected word line WL to which Vcom is applied, or the non-selected word line WL in the floating state, The current flows to the non-selected memory cell 10A connected to the non-selected bit line BL to which Vcom is applied. Therefore, the voltage change that occurs in the non-selected wiring in the floating state is very small compared to the case of the above-described embodiment in which precharging is performed.
  • the delay time when each decoder circuit (decoder circuit 23A or decoder circuit 23B) repeatedly accesses the memory cell array 10 can be reduced.
  • the amount of current flowing through the half-selected memory cell during application of the access voltage is larger than the amount of current flowing through the half-selected memory cell during application of the access voltage in the above embodiment. Therefore, from the viewpoint of power consumption during application of the access voltage, the above embodiment is superior to this modification.
  • a precharge circuit 25 may be provided instead of the Vcom circuit 27.
  • the memory controller 300 always outputs Low to the terminals Vg1 and Vg2 of the precharge circuit 25 and uses the precharge circuit 25 as having the same function as the Vcom circuit 27. Also good.
  • FIG. 26 shows an example of a writing procedure in the memory system 200 according to this modification.
  • the memory controller 300 may perform writing to the selected memory cell S after performing precharge only when writing fails.
  • the memory controller 300 omits precharging and performs writing to the memory cell 10A (selected memory cell S) to be selected (step S101). Specifically, the memory controller 300 always outputs Low to the terminals Vg1 and Vg2 of the precharge circuit 25 during the first write operation, and has the same function as the Vcom circuit 27. A charge circuit 25 is used. That is, in the first write operation, the memory controller 300 applies one type of voltage (Vcom) supplied from the power supply circuit 500 to the precharge circuit 25 for each decoder circuit (decoder circuits 24A and 24B and A control signal is outputted so as to be outputted to the input terminal com of the decoder circuits 23A, 23B).
  • Vcom voltage
  • the precharge circuit 25 applies the voltage Vcom having the same voltage value to each decoder circuit (decoder circuits 24A and 24B and decoder circuits 23A and 23B) according to control by the memory controller 300. Output to the input terminal com.
  • the memory controller 300 controls the precharge circuit 25 to output the voltage Vcom having the same voltage value to the input terminal com of each decoder circuit (decoder circuits 24A and 24B and decoder circuits 23A and 23B). As a result, the selected memory cell It is determined whether or not the writing to S is successful (step S102). Specifically, the memory controller 300 determines whether or not the selected memory cell S is in a low resistance state. As a result, when the selected memory cell S is in the low resistance state, the memory controller 300 notifies the host computer 100 that the writing to the selected memory cell S has been successful (step S103).
  • the memory controller 300 When the selected memory cell S is in the high resistance state, the memory controller 300 performs precharge and then writes to the selected memory cell S again (step S104). Thereafter, the memory controller 300 determines whether writing to the selected memory cell S is successful. Specifically, the memory controller 300 determines whether or not the selected memory cell S is in a low resistance state (step S105). As a result, when the selected memory cell S is in the low resistance state, the memory controller 300 notifies the host computer 100 that the writing to the selected memory cell S has been successful (step S103). If the selected memory cell S is in the high resistance state, the memory controller 300 notifies the host computer 100 that writing to the selected memory cell S has failed (step S106).
  • the precharge is omitted only when writing to the selected memory cell S for the first time. Accordingly, it is possible to reduce the delay time when each decoder circuit (decoder circuit 23A or decoder circuit 23B) repeatedly accesses the memory cell array 10 while suppressing frequent writing failures.
  • FIG. 27 shows an example of a write procedure in the memory system 200 according to this modification.
  • the memory controller 300 has two different voltage values (voltage Vpre_w, voltage Vpre_b) or voltage values depending on the physical position of the selected memory cell S.
  • the precharge circuit 25 may be controlled so as to output voltages equal to each other (voltage Vcom).
  • the memory controller 300 first detects the write position of the selected memory cell S (step S201). Next, the memory controller 300 determines whether or not the write position of the selected memory cell S is more than a predetermined distance from the position of each decoder circuit (decoder circuit 23A or decoder circuit 23B) (step S202). If the write position of the selected memory cell S is not more than a prescribed distance from the position of each decoder circuit, the memory controller 300 omits the precharge and performs the write to the selected memory cell S (step S203). ). If the write position of the selected memory cell S is more than a predetermined distance from the position of each decoder circuit, the memory controller 300 performs the write to the selected memory cell S after precharging (step). S204).
  • precharging is omitted according to the write position of the selected memory cell S. Accordingly, it is possible to reduce the delay time when each decoder circuit (decoder circuit 23A or decoder circuit 23B) repeatedly accesses the memory cell array 10 while suppressing frequent writing failures.
  • [Modification D] 28, 29, and 30 illustrate a modification of the circuit configuration of the precharge circuit 25 according to this modification.
  • the precharge circuit 25 may include a precharge circuit for the bit line BL and a precharge circuit for the word line WL separately from each other.
  • the precharge circuit shown in FIG. 29 or FIG. 30 may be provided for each of the bit line BL and the word line WL. In this case, the voltage of the bit line BL and the precharge voltage can be controlled independently of each other during precharge.
  • FIG. 31 illustrates an example of a perspective configuration of the memory cell array 10 according to the present modification.
  • FIG. 32 shows an example of an equivalent circuit of the memory cell array 10 of FIG.
  • the plurality of memory cells 10A are stacked.
  • a plurality of memory cells 10A may be arranged in a single layer.
  • a plurality of vertical bit lines VBL and a plurality of word lines WL may be arranged to face each other with a predetermined gap in the horizontal plane. .
  • each memory cell 10A may be sandwiched between vertical bit lines VBL and word lines WL in a horizontal plane, for example, as shown in FIG. That is, in the present modification, the memory cell array 10 may have a V3D structure as in the above-described embodiment and the modification.
  • each memory cell 10A is provided in the same layer.
  • the memory cell array 10 is equivalent to a cross-point memory cell array when expressed by an equivalent circuit as shown in FIG.
  • the switch element used in the precharge circuit 25 is configured by, for example, an NMOS transistor, a PMOS transistor, or the like. Further, for example, in the above-described embodiment and its modifications A to E, the switch element used in the precharge circuit 25 is constituted by a CMOS analog switch in which the source and drain are connected with a pair of NMOS transistor and PMOS transistor. May be.
  • the number of decoder circuits in the row direction may be three or more.
  • the number of decoder circuits in the column direction may be three or more.
  • the WL decoder 24B may be omitted, and the WL decoder 24A may be connected to all the word lines WL.
  • the BL decoders 23A and 23b are selected by the selected memory cell S.
  • the bit line WL connected to may be selected.
  • the reading circuit 26 may be connected to the point C of the WL driver 22 as described in FIG. In such a case, the read circuit 26 can be disconnected from the word line WL by setting Vgsense to Low during a reset operation or a write operation.
  • the memory controller 300 instead of setting the terminal Vgcom of the precharge circuit 25 to High and setting the voltage of each bit line BL and each word line WL to the voltage Vcom, The terminals Vg0 and Vg3 of the precharge circuit 25 may be set to High. At this time, in the precharge circuit 25, the switch element connected to the terminal Vgcom may be omitted. Even in this case, by setting the terminals Vg0 and Vg3 of the precharge circuit 25 to High, the voltage of each bit line BL and each word line WL can be made close to Vcom.
  • the memory cell array 10 has a V3D structure.
  • the memory cell array 10 is equivalent to a cross-point structure when expressed by an equivalent circuit. Therefore, the present disclosure is applicable not only to a memory cell array having a V3D structure but also to a memory cell array having a cross point structure.
  • this technique can take the following composition.
  • a plurality of memory cells having a current path including a selection element and a variable resistance element connected in series with each other, and arranged in a matrix; A plurality of row wirings extending in a row direction and connected to one end of each of the current paths; A plurality of column wirings extending in a column direction and connected to the other end of each of the current paths; A first decoder circuit connected to the row wiring of each even row; A second decoder circuit connected to the row wiring of each odd row; A third decoder circuit connected to the column wiring of each even column; A fourth decoder circuit connected to the column wiring of each odd column; A voltage control circuit for controlling a voltage applied to the first decoder circuit, the second decoder circuit, the third decoder circuit, and the fourth decoder circuit; A memory system comprising: a controller that controls the voltage control circuit and controls the first decoder circuit, the second decoder circuit, the third decoder circuit, and the fourth decoder circuit independently of each other
  • the first decoder circuit and the second decoder circuit each have two first voltage input terminals and a plurality of first address input terminals, and are input to the plurality of first address input terminals.
  • a connection mode between the plurality of row wirings and the plurality of first voltage input terminals is set,
  • the third decoder circuit and the fourth decoder circuit have two second voltage input terminals and a plurality of second address input terminals, and are input to the plurality of second address input terminals.
  • a connection mode between the plurality of column wirings and the plurality of second voltage input terminals is set,
  • the first decoder circuit and the second decoder circuit each have a plurality of first switch elements for decoding provided for each row wiring by the number of allocated row wirings
  • the third decoder circuit and the fourth decoder circuit have a plurality of second switch elements for the decoding provided for each of the column wirings by the number of the column wirings allocated.
  • the voltage control circuit outputs a first voltage and a second voltage to two first voltage input terminals of the first decoder circuit and the second decoder circuit, and outputs a third voltage and a fourth voltage to the first voltage.
  • the controller outputs a first row address as the row address to a decoder circuit connected to the memory cell to be selected among the first decoder circuit and the second decoder circuit, The controller further outputs a second row address as the row address to a decoder circuit that is not connected to the memory cell to be selected, of the first decoder circuit and the second decoder circuit,
  • the first row address connects the row wiring connected to the memory cell to be selected to the first voltage input terminal from which the first voltage is output, and is not connected to the memory cell to be selected.
  • the second row address is a row address for setting a voltage of each row wiring adjacent to the row wiring connected to the memory cell to be selected as the second voltage among the plurality of row wirings.
  • the memory system according to any one of (2) to (4). (6)
  • the controller outputs a first column address as the column address to a decoder circuit connected to the memory cell to be selected among the third decoder circuit and the fourth decoder circuit,
  • the controller further outputs a second column address as the column address to a decoder circuit that is not connected to the memory cell to be selected, among the third decoder circuit and the fourth decoder circuit,
  • the first column address connects the column wiring connected to the memory cell to be selected to the second voltage input terminal from which the third voltage is output, and is not connected to the memory cell to be selected.
  • the second column address is a column address for setting a voltage of each column wiring adjacent to the column wiring connected to the memory cell to be selected among the plurality of column wirings to the fourth voltage.
  • the memory system according to (5) When data is written to the memory cell to be selected, the voltage control circuit has a voltage equal to or higher than a write threshold voltage at which the variable resistance element changes from a high resistance state to a low resistance state in the memory cell to be selected.
  • the memory system according to (6) wherein a voltage having a magnitude sufficient to be applied to the variable resistance element is output as the first voltage and the third voltage.
  • the voltage control circuit has a voltage sufficient to apply a voltage smaller than the threshold voltage to the variable resistance element in the memory cell to be selected when data of the memory cell to be selected is read. And the first voltage and the third voltage are sufficiently large so that a voltage higher than a voltage at which the selection element is turned off is applied to the selection element in the memory cell to be selected.
  • the memory system according to (7).
  • the controller assigns, to the first decoder circuit and the second decoder circuit, a third row address that connects each of the row wirings to the first voltage input terminal from which the second voltage is output.
  • a third column that outputs as an address and connects the voltage of each of the column wirings to the second voltage input terminal from which the fourth voltage is output to the third decoder circuit and the fourth decoder circuit
  • the first row address and the second row address are output to the first decoder circuit and the second decoder circuit
  • the third decoder circuit and the second decoder address are output.
  • the memory according to any one of (6) to (8), wherein the first column address and the second column address are output to a fourth decoder circuit. system. (10) The memory system according to any one of (6) to (8), wherein the voltage control circuit outputs two types of voltages having different voltage values as the second voltage and the fourth voltage.
  • the memory system according to any one of (6) to (8), wherein the voltage control circuit outputs voltages having equal voltage values as the second voltage and the fourth voltage. (12) The controller outputs two kinds of voltages having different voltage values or voltages having the same voltage value as the second voltage and the fourth voltage according to the physical position of the memory cell to be selected.
  • the memory system according to any one of (6) to (8), wherein the voltage control circuit is controlled.
  • the controller sets a voltage of the column wiring connected to the memory cell to be selected to a voltage smaller than the third voltage after the memory cell to be selected is selected. Is output as the column address.
  • the memory system according to any one of (6) to (8).
  • a current path including a selection element and a variable resistance element connected in series with each other, and a plurality of memory cells arranged in a matrix and extending in a row direction, and a plurality of rows connected to one end of each of the current paths Wiring and A plurality of column wirings extending in a column direction and connected to the other end of each of the current paths; A first decoder circuit connected to the row wiring of each even row; A second decoder circuit connected to the row wiring of each odd row; A third decoder circuit connected to the column wiring of each even column; A fourth decoder circuit connected to the column wiring of each odd column, The memory device, wherein each of the first decoder circuit, the second decoder circuit, the third decoder circuit, and the fourth decoder circuit
  • a plurality of memory cells having a current path including a selection element and a variable resistance element connected in series with each other, and arranged in a matrix; A plurality of row wirings extending in a row direction and connected to one end of each of the current paths; A plurality of column wirings extending in a column direction and connected to the other end of each of the current paths; A first decoder circuit connected to the row wiring of each even row; A second decoder circuit connected to the row wiring of each odd row; A third decoder circuit connected to the column wiring of each even column; A fourth decoder circuit connected to the column wiring of each odd column; A memory control method in a memory device comprising: A memory control method comprising: controlling the first decoder circuit, the second decoder circuit, the third decoder circuit, and the fourth decoder circuit independently of each other.
  • the decoder circuit connected to the memory cell to be selected outputs the first voltage to the row wiring connected to the memory cell to be selected. A floating state of each row wiring not connected to the memory cell to be selected; Of the first decoder circuit and the second decoder circuit, at least the row connected to the memory cell to be selected among a plurality of the row wirings from a decoder circuit not connected to the memory cell to be selected. Outputting the second voltage to each of the row wirings adjacent to the wiring; Among the third decoder circuit and the fourth decoder circuit, the decoder circuit connected to the memory cell to be selected outputs the third voltage to the column wiring connected to the memory cell to be selected.
  • (18) including writing data to the memory cell to be selected by applying the voltage and the third voltage to the row wiring and the column wiring connected to the memory cell to be selected as the voltage and the third voltage.
  • the voltage that is lower than the threshold voltage is sufficiently large to be applied to the variable resistance element in the memory cell to be selected, and the voltage that is higher than the voltage at which the selection element is turned off is selected.
  • the row wiring and the column wiring connected to the memory cell to be selected are set to a voltage sufficiently large to be applied to the selection element in the memory cell as the first voltage and the third voltage.
  • the memory control method according to (19), comprising: reading data of the memory cell to be selected by applying to the memory cell.
  • the second voltage is output from the first decoder circuit and the second decoder circuit to each row wiring
  • the fourth voltage is output from the third decoder circuit and the fourth decoder circuit to each column wiring.
  • the fourth voltage is output to at least each of the column wirings adjacent to the column wiring connected to the memory cell to be selected (22).

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Abstract

本技術の一実施の形態のメモリ装置は、行列状に配置された複数のメモリセルと、各メモリセルの一端に接続された複数の行配線と、各メモリセルの他端に接続された複数の列配線と、各偶数行の行配線に接続された第１デコーダ回路と、各奇数行の行配線に接続された第２デコーダ回路と、各偶数列の列配線に接続された第３デコーダ回路と、各奇数列の列配線に接続された第４デコーダ回路とを備えている。第１デコーダ回路、第２デコーダ回路、第３デコーダ回路、第４デコーダ回路は、それぞれ、互いに独立した回路で構成されている。

Description

メモリ装置、メモリシステムおよびメモリ制御方法
　本開示は、デコーダ回路を有するメモリ装置およびそれを備えたメモリシステム、ならびに上記メモリ装置におけるメモリ制御方法に関する。
　近年、ＲｅＲＡＭ（Resistive Random Access Memory)等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。しかし、現行のアクセストランジスタを用いた抵抗変化型メモリでは、単位セルあたりのフロア面積が大きくなる。このため、例えばＮＡＮＤ型等のフラッシュメモリと比較すると、同じ設計ルールを用いて微細化しても大容量化が容易ではなかった。これに対して、水平面内において互いに異なる方向に延在する配線同士が互いに交差する交点にメモリ素子を配置する、所謂クロスポイントアレイ構造を用いた場合には、単位セルあたりのフロア面積が小さくなり、大容量化を実現することが可能となる。また、水平方向に延在する配線と鉛直方向に延在する配線とが互いに交差する交点にメモリ素子を配置する、所謂Ｖ３Ｄ（Vertical 3-Dimention）構造を用いた場合にも、単位セルあたりのフロア面積が小さくなり、大容量化を実現することが可能となる。
　クロスポイントアレイ構造におけるメモリセルや、Ｖ３Ｄ構造におけるメモリセルには、メモリ素子のほかにセル選択用のスイッチ素子が設けられる。スイッチ素子としては、トランジスタや、ダイオード特性を有する素子などが用いられる。これらメモリセルでは、交差する配線間への電圧印加により、メモリセルの状態を変化させたり、メモリセルの状態を読み出したりすることができる（例えば、特許文献１参照）。
特開２０１２－２４８２４２号公報
　ところで、特許文献１に記載のメモリセルアレイでは、書込みの際に、書き込み対象のメモリセル（選択メモリセル）に所定の電圧（アクセス電圧）が印加される一方で、書き込み対象外のメモリセル（非選択メモリセル）に対しては、アクセス電圧よりも小さな電圧（非アクセス電圧）が印加される。これにより、選択メモリセルへアクセス電圧が印加されたときに、配線間の容量性結合による非選択メモリの電圧変動が抑えられる。しかし、特許文献１に記載のメモリセルアレイにおいて、そのような電圧印加を実現するためには、各配線あたり、少なくとも２個のスイッチ素子を備えたデコーダ回路が必要となる。具体的には、デコーダ回路において、配線ごとに、アクセス電圧の選択に用いられるスイッチ素子と、非アクセス電圧の選択に用いられるスイッチ素子が少なくとも必要となる。そのため、デコーダ回路のフロア面積が大きくなってしまうという問題があった。
　したがって、デコーダ回路のフロア面積の増大を抑えつつ、配線間の容量性結合の影響を抑えることの可能なメモリ装置およびそれを備えたメモリシステム、ならびにメモリ制御方法を提供することが望ましい。
　本開示の一実施の形態のメモリ装置は、行列状に配置された複数のメモリセルを備えている。各メモリセルは、互いに直列接続された選択素子および可変抵抗素子を含む電流経路を有している。本開示の一実施の形態のメモリ装置は、さらに、行方向に延在し、各前記電流経路の一端に接続された複数の行配線と、列方向に延在し、各電流経路の他端に接続された複数の列配線とを有している。本開示の一実施の形態のメモリ装置は、さらに、各偶数行の行配線に接続された第１デコーダ回路と、各奇数行の行配線に接続された第２デコーダ回路と、各偶数列の列配線に接続された第３デコーダ回路と、各奇数列の列配線に接続された第４デコーダ回路とを備えている。第１デコーダ回路、第２デコーダ回路、第３デコーダ回路、第４デコーダ回路は、それぞれ、互いに独立した回路で構成されている。
　本開示の一実施の形態のメモリシステムは、行列状に配置された複数のメモリセルを備えている。各メモリセルは、互いに直列接続された選択素子および可変抵抗素子を含む電流経路を有している。本開示の一実施の形態のメモリシステムは、さらに、行方向に延在し、各電流経路の一端に接続された複数の行配線と、列方向に延在し、各電流経路の他端に接続された複数の列配線とを有している。本開示の一実施の形態のメモリシステムは、さらに、各偶数行の行配線に接続された第１デコーダ回路と、各奇数行の行配線に接続された第２デコーダ回路と、各偶数列の列配線に接続された第３デコーダ回路と、各奇数列の列配線に接続された第４デコーダ回路とを備えている。本開示の一実施の形態のメモリシステムは、さらに、第１デコーダ回路、第２デコーダ回路、第３デコーダ回路および第４デコーダ回路に印加する電圧を制御する電圧制御回路と、電圧制御回路を制御するとともに、第１デコーダ回路、第２デコーダ回路、第３デコーダ回路、第４デコーダ回路を互いに独立に制御するコントローラとを備えている。
　本開示の一実施の形態のメモリ装置では、選択対象のメモリセルに接続される行配線（行選択線）と、行選択線に隣接する行配線とには、互いに独立した回路で構成された２つのデコーダ回路（第１デコーダ回路および第２デコーダ回路）が１つずつ接続される。さらに、本開示の一実施の形態のメモリ装置では、選択対象のメモリセルに接続される列配線（列選択線）と、列選択線に隣接する列配線とには、互いに独立した回路で構成された２つのデコーダ回路（第３デコーダ回路および第４デコーダ回路）が１つずつ接続される。これにより、第１デコーダ回路から出力される電圧と、第２デコーダ回路から出力される電圧とを互いに異ならせることにより、行選択線と、行選択線に隣接する行配線とに対して、互いに異なる２種類の電圧を印加することができる。同様に、第３デコーダ回路から出力される電圧と、第４デコーダ回路から出力される電圧とを互いに異ならせることにより、列選択線と、列選択線に隣接する列配線とに対して、互いに異なる２種類の電圧を印加することができる。
　本開示の一実施の形態のメモリ制御方法は、下記メモリ装置におけるメモリ制御方法であって、第１デコーダ回路、第２デコーダ回路、第３デコーダ回路、第４デコーダ回路を互いに独立に制御することを含んでいる。
　本開示の一実施の形態のメモリ制御方法で用いられるメモリ装置は、行列状に配置された複数のメモリセルを備えている。各メモリセルは、互いに直列接続された選択素子および可変抵抗素子を含む電流経路を有している。上記メモリ装置は、さらに、行方向に延在し、各電流経路の一端に接続された複数の行配線と、列方向に延在し、各電流経路の他端に接続された複数の列配線とを有している。上記メモリ装置は、さらに、各偶数行の行配線に接続された第１デコーダ回路と、各奇数行の行配線に接続された第２デコーダ回路と、各偶数列の列配線に接続された第３デコーダ回路と、各奇数列の列配線に接続された第４デコーダ回路とを備えている。
　本開示の一実施の形態のメモリ制御方法では、選択対象のメモリセルに接続される行配線（行選択線）が第１デコーダ回路によって駆動され、行選択線に隣接する行配線が第２デコーダ回路によって駆動される。さらに、本開示の一実施の形態のメモリ制御方法では、選択対象のメモリセルに接続される列配線（列選択線）が第３デコーダ回路によって駆動され、列選択線に隣接する列配線が第４デコーダ回路によって駆動される。これにより、第１デコーダ回路から出力される電圧と、第２デコーダ回路から出力される電圧とを互いに異ならせることにより、行選択線と、行選択線に隣接する行配線とに対して、互いに異なる２種類の電圧を印加することができる。同様に、第３デコーダ回路から出力される電圧と、第４デコーダ回路から出力される電圧とを互いに異ならせることにより、列選択線と、列選択線に隣接する列配線とに対して、互いに異なる２種類の電圧を印加することができる。
　本開示の一実施の形態のメモリ装置、メモリシステムおよびメモリ制御方法によれば、行選択線と、行選択線に隣接する行配線とに対して、互いに異なる２種類の電圧を印加することができるとともに、列選択線と、列選択線に隣接する列配線とに対しても、互いに異なる２種類の電圧を印加することができるようにしたので、選択メモリセルへアクセス電圧が印加されたときに、配線間の容量性結合による非選択メモリの電圧変動を抑えることができる。また、本開示では、行選択線と、行選択線に隣接する行配線とが互いに異なるデコーダ回路によって駆動され、列選択線と、列選択線に隣接する列配線とが互いに異なるデコーダ回路によって駆動されるので、各デコーダ回路として、各配線あたり、１個のスイッチ素子を備えたデコーダ回路を用いればよく、各配線あたり、少なくとも２個のスイッチ素子を備えたデコーダ回路を用いる必要がない。従って、デコーダ回路のフロア面積の増大を抑えつつ、配線間の容量性結合の影響を抑えることができる。
本開示の一実施の形態に係る情報処理システムの機能ブロックの一例を表す図である。 図１のメモリセルアレイユニットの機能ブロックの一例を表す図である。 図２のメモリセルアレイの斜視構成の一例を表す図である。 図２のメモリセルアレイの等価回路の一例を表す図である。 図３のメモリセルの断面構成の一例を表す図である。 図２のＢＬドライバ回路の回路構成の一例を表す図である。 図２のＷＬドライバ回路の回路構成の一例を表す図である。 図２のプリチャージ回路の回路構成の一例を表す図である。 図２のＢＬデコーダおよびＷＬデコーダの回路構成の一例を表す図である。 図９のＢＬデコーダおよびＷＬデコーダの真理値表である。 比較例に係るデコーダの回路構成の一例を表す図である。 図１１のＢＬデコーダおよびＷＬデコーダにおけるデコードの真理値表である。 プリチャージ時にメモリセルアレイに印加される電圧の一例を表す図である。 フローティング時にメモリセルアレイに印加される電圧の一例を表す図である。 書き込み時にメモリセルアレイに印加される電圧の一例を表す図である。 書き込み後にメモリセルアレイに印加される電圧の一例を表す図である。 書き込み対象のメモリセルにおける電圧波形の一例を表す図である。 書き込み対象のメモリセルにおける電圧波形の他の例を表す図である。 リセット時にメモリセルアレイに印加される電圧の一例を表す図である。 リセット後にメモリセルアレイに印加される電圧の一例を表す図である。 リセット対象のメモリセルにおける電圧波形の一例を表す図である。 読み出し時にメモリセルアレイに印加される電圧の一例を表す図である。 読み出し後にメモリセルアレイに印加される電圧の一例を表す図である。 読み出し対象のメモリセルにおける電圧波形の一例を表す図である。 図１のメモリセルアレイユニットの機能ブロックの一変形例を表す図である。 図２０のＶｃｏｍ回路の回路構成の一例を表す図である。 書き込み対象のメモリセルにおける電圧波形の一例を表す図である。 書き込み対象のメモリセルにおける電圧波形の一変形例を表す図である。 リセット対象のメモリセルにおける電圧波形の一例を表す図である。 読み出し対象のメモリセルにおける電圧波形の一例を表す図である。 書き込み手順の一例を表す図である。 書き込み手順の他の例を表す図である。 図２、図２０のＢＬドライバ回路の回路構成の一変形例を表す図である。 図２、図２０のＷＬドライバ回路の回路構成の一変形例を表す図である。 図２、図２０のプリチャージ回路の回路構成の一変形例を表す図である。 図２、図２０のメモリセルアレイの斜視構成の一変形例を表す図である。 図３１のメモリセルアレイの等価回路の一例を表す図である。
　以下、本開示を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
 
　１．実施の形態
　　　積層配置のメモリセルアレイを備えた例（図１～図１９）
　２．変形例
　　　変形例Ａ：プリチャージを省略した例（図２１～図２５）
　　　変形例Ｂ：書き込み失敗時にプリチャージを行う例（図２６）
　　　変形例Ｃ：書き込み位置に応じてプリチャージを行う例（図２７）
　　　変形例Ｄ：プリチャージ回路のバリエーション（図２８～図３０）
　　　変形例Ｅ：単層配置のメモリセルアレイを備えた例（図３１、図３２）
＜１．実施の形態＞
[構成]
　図１は、本開示の一実施の形態に係る情報処理システムの機能ブロックの一例を表したものである。この情報処理システムは、ホストコンピュータ１００およびメモリシステム２００を備えている。メモリシステム２００は、メモリコントローラ３００、１または複数のメモリセルアレイユニット４００および電源回路５００を備えている。なお、図１には、複数のメモリセルアレイユニット４００が設けられている様子が例示されている。メモリシステム２００が、本開示の「メモリシステム」の一具体例に相当する。メモリコントローラ３００が、本開示の「メモリコントローラ」の一具体例に相当する。メモリセルアレイユニット４００が、本開示の「メモリ装置」の一具体例に相当する。
（ホストコンピュータ１００）
　ホストコンピュータ１００は、メモリシステム２００を制御するものである。具体的には、ホストコンピュータ１００は、アクセス先の論理アドレスを指定するコマンドを発行して、そのコマンドやデータをメモリシステム２００に供給する。また、ホストコンピュータ１００は、メモリシステム２００から出力されたデータを受け取る。ここで、コマンドは、メモリシステム２００を制御するためのものであり、例えば、データの書き込み処理を指示するライトコマンド、または、データの読み出し処理を指示するリードコマンドを含む。また、論理アドレスは、ホストコンピュータ１００が定義するアドレス空間において、ホストコンピュータ１００がメモリシステム２００にアクセスする際のアクセス単位の領域ごとに割り振られたアドレスである。このアクセス単位の領域を以下、「セクタ」と称する。各々のセクタのサイズは、例えば、４ＫＢ（kilobyte）である。
（メモリコントローラ３００）
　メモリコントローラ３００は、１または複数のメモリセルアレイユニット４００を制御するものである。メモリコントローラ３００は、ホストコンピュータ１００から、論理アドレスを指定するライトコマンドを受け取る。また、メモリコントローラ３００は、ライトコマンドに従って、データの書き込み処理を実行する。この書き込み処理においては、論理アドレスが物理アドレスに変換され、その物理アドレスにデータが書き込まれる。ここで、物理アドレスは、メモリコントローラ３００が１または複数のメモリセルアレイユニット４００にアクセスする際のアクセス単位ごとに１または複数のメモリセルアレイユニット４００において割り振られたアドレスである。メモリコントローラ３００が１または複数のメモリセルアレイユニット４００にアクセスする単位は、例えば、セクタと同一であるものとする。この場合、１または複数のメモリセルアレイユニット４００において、セクタごとに物理アドレスが割り当てられる。また、メモリコントローラ３００は、論理アドレスを指定するリードコマンドを受け取ると、その論理アドレスを物理アドレスに変換し、その物理アドレスからデータを読み出す。そして、メモリコントローラ３００は、読み出したデータをリードデータとしてホストコンピュータ１００に出力する。また、メモリコントローラ３００は、ホストコンピュータ１００から、論理アドレスを指定するリセットコマンドを受け取ると、その論理アドレスを物理アドレスに変換し、その物理アドレスに書き込まれたデータを消去する。メモリコントローラ３００によるアクセス単位は、ホストコンピュータ１００によるアクセス単位と同一となっていてもよいし、異なっていてもよい。なお、メモリコントローラ３００による、１または複数のメモリセルアレイユニット４００の制御方法については、後に随時、詳述するものとする。
（電源回路５００）
　電源回路５００は、１または複数のメモリセルアレイユニット４００に対して所望の電圧を供給するものである。具体的には、電源回路５００は、後述のＢＬドライバ２１に対して、セット電圧Ｖｓｅｔ１、セット電圧Ｖｓｅｔ２、センス電圧Ｖｓｅｎｓｅ＿ｈおよびリセット電圧Ｖｒｅｓｅｔ＿ｉを供給する。また、電源回路５００は、後述のＷＬドライバ２２に対して、グラウンド電圧Ｖｓｓ、センス電圧Ｖｓｅｎｓｅ＿ｉおよびリセット電圧Ｖｒｅｓｅｔ＿ｈを供給する。また、電源回路５００は、後述のプリチャージ回路２５に対して、グラウンド電圧Ｖｓｓおよび基準電圧Ｖｃｏｍを供給する。グラウンド電圧Ｖｓｓおよびセンス電圧Ｖｓｅｎｓｅ＿ｉが、本開示の「第１電圧」の一具体例に相当する。セット電圧Ｖｓｅｔ１、セット電圧Ｖｓｅｔ２およびセンス電圧Ｖｓｅｎｓｅ＿ｈが、本開示の「第３電圧」の一具体例に相当する。
　セット電圧Ｖｓｅｔ１は、スイッチ素子１０Ｓが高抵抗状態から低抵抗状態に変化する電圧Ｖｓｎａｐ以上の電圧をスイッチ素子１０Ｓに印加することのできる大きさの電圧である。セット電圧Ｖｓｅｔ２は、セット電圧Ｖｓｅｔ１よりも低い電圧である。具体的には、セット電圧Ｖｓｅｔ２は、電圧Ｖｓｎａｐよりも低い電圧であって、かつ、メモリセル１０Ａに書き込みを行うのに必要な大きさの電流Ｉｓｅｔを維持するのに十分な大きさの電圧である。ここで、メモリセル１０Ａに書き込みを開始したときのメモリ素子１０Ｍの抵抗をＲｈｒｓとする。また、スイッチ素子１０Ｓが低抵抗状態から高抵抗状態に変化する電圧をＶｈｏｌｄとする。このとき、セット電圧Ｖｓｅｔ１は、（電圧Ｖｓｎａｐ＋電流Ｉｓｅｔ×抵抗Ｒｈｒｓ）よりも大きな電圧である。セット電圧Ｖｓｅｔ２は、（電圧Ｖｈｏｌｄ＋電流Ｉｓｅｔ×抵抗Ｒｈｒｓ）よりも大きな電圧である。センス電圧Ｖｓｅｎｓｅ＿ｈは、グラウンド電圧Ｖｓｓよりも高く、セット電圧Ｖｓｅｔ２よりも低い電圧である。センス電圧Ｖｓｅｎｓｅ＿ｈは、センス電圧Ｖｓｅｎｓｅ＿ｉよりも高い電圧である。リセット電圧Ｖｒｅｓｅｔ＿ｈは、リセット電圧Ｖｒｅｓｅｔ＿ｉよりも高い電圧である。
（メモリセルアレイユニット４００）
　次に、メモリセルアレイユニット４００について説明する。図２は、メモリセルアレイユニット４００の機能ブロックの一例を表したものである。メモリセルアレイユニット４００は、例えば、半導体チップで構成されている。メモリセルアレイユニット４００は、メモリセルアレイ１０および制御回路２０を有している。制御回路２０は、メモリコントローラ３００との間で、コマンド、ライトデータおよびリードデータなどをやりとりする。制御回路２０は、ライトコマンドに従って、メモリセルアレイ１０にデータを書き込み、リードコマンドに従って、メモリセルアレイ１０からデータを読み出す。また、制御回路２０は、リセットコマンドに従って、メモリセルアレイ１０における所定の箇所のデータを消去する。制御回路２０については、後に詳述するものとする。
（メモリセルアレイ１０）
　図３は、メモリセルアレイ１０の斜視構成の一例を表したものである。メモリセルアレイ１０は、ｎ（ｎは２以上の整数）個のセクタを有している。それぞれのセクタは、セクタのサイズに応じた個数の複数のメモリセル１０Ａを有している。そして、セクタごとに物理アドレスが割り振られる。
　メモリセルアレイ１０は、複数のワード線ＷＬと、複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬとが互いに対向する位置ごとに１つずつ配置された複数のメモリセル１０Ａとを有している。ワード線ＷＬが、本開示の「行配線」の一具体例に相当する。ビット線ＢＬが、本開示の「列配線」の一具体例に相当する。
　図３では、便宜的に、各ワード線ＷＬの符号の末尾に位置情報（１＿１、１＿２等）が付与されるとともに、各ビット線ＢＬの符号の末尾にも位置情報（１，２，３，４）が付与されている。具体的には、第１層内に設けられた４つワード線ＷＬに対して、１＿１、１＿２、１＿３、１＿４の位置情報が付与されている。また、第２層内に設けられた４つワード線ＷＬに対して、２＿１、２＿２、２＿３、２＿４の位置情報が付与され、第３層内に設けられた４つワード線ＷＬに対して、３＿１、３＿２、３＿３、３＿４の位置情報が付与されている。また、１行目のワード線ＷＬに対して、１＿１、２＿１、３＿１の位置情報が付与され、２行目のワード線ＷＬに対して、１＿２、２＿２、３＿２の位置情報が付与されている。また、３行目のワード線ＷＬに対して、１＿３、２＿３、３＿３の位置情報が付与され、４行目のワード線ＷＬに対して、１＿４、２＿４、３＿４の位置情報が付与されている。また、１列目のビット線ＢＬ、水平ビット線ＨＢＬおよび垂直ビット線ＶＢＬに対して、１の位置情報が付与され、２行目のビット線ＢＬ、水平ビット線ＨＢＬおよび垂直ビット線ＶＢＬに対して、２の位置情報が付与されている。３行目のビット線ＢＬ、水平ビット線ＨＢＬおよび垂直ビット線ＶＢＬに対して、３の位置情報が付与され、４行目のビット線ＢＬ、水平ビット線ＨＢＬおよび垂直ビット線ＶＢＬに対して、４の位置情報が付与されている。
　複数のメモリセル１０Ａは、行列状に配置されている。例えば、図３に示したように、複数のメモリセル１０Ａが水平面（２次元，ＸＹ平面）において行列状に配置されており、さらに、垂直面（２次元，ＸＺ平面またはＹＺ平面）においても行列状に配置されている。つまり、複数のメモリセル１０Ａが積層配置となっている。これにより、より高密度且つ大容量な記憶装置を提供することができる。なお、以下では、複数のメモリセル１０Ａが、図３に示したような積層配置となっているものとする。
　複数のワード線ＷＬは、複数の階層に分かれて配置されている。各ワード線ＷＬは、行方向に延在している。各ビット線ＢＬは、列方向に延在する水平ビット線ＨＢＬと、水平ビット線ＨＢＬに接続され、垂直方向に延在する垂直ビット線ＶＢＬとにより構成されているとする。このとき、例えば、図３に示したように、複数の水平ビット線ＨＢＬは、１つの層内に配置されており、複数の垂直ビット線ＶＢＬは、水平面内において互いに隣接する２つのワード線ＷＬの間に配置されている。さらに、例えば、図３に示したように、複数の垂直ビット線ＶＢＬおよび複数のワード線ＷＬは、水平面内において、所定の間隙を介して互いに対向配置されている。各メモリセル１０Ａは、水平面内において、垂直ビット線ＶＢＬおよびワード線ＷＬよって挟み込まれている。以上のことから、メモリセルアレイ１０は、Ｖ３Ｄ構造を備えている。
　図４は、メモリセルアレイ１０の等価回路の一例を表したものである。各ビット線ＢＬと、各ワード線ＷＬとが互いに対向する箇所ごとに、１つずつ、メモリセル１０Ａが設けられている。図４の上側の４本のワード線ＷＬ１＿１～ＷＬ１＿４に接続された複数のメモリセル１０Ａが第１層内に設けられている。図４の中央の４本のワード線ＷＬ２＿１～ＷＬ２＿４に接続された複数のメモリセル１０Ａが、第２層内に設けられている。図４の下側の４本のワード線ＷＬ３＿１～ＷＬ３＿４に接続された複数のメモリセル１０Ａが、第３層内に設けられている。メモリセルアレイ１０は、図４のように等価回路で表現した場合には、水平面内において互いに異なる方向に延在する配線同士が互いに交差する交点にメモリセルを配置する、クロスポイントメモリセルアレイと等価であることがわかる。
　図５は、メモリセル１０Ａの断面構成の一例を表したものである。メモリセル１０は、互いに直列接続されたメモリ素子１０Ｍおよびスイッチ素子１０Ｓを含む電流経路ＰＩを有している。メモリ素子１０Ｍは、本開示の「メモリ素子」の一具体例に相当する。スイッチ素子１０Ｓは、本開示の「スイッチ素子」の一具体例に相当する。
　メモリ素子１０Ｍは、例えば、ワード線ＷＬ寄りに配置され、スイッチ素子１０Ｓが、例えば、ビット線ＢＬ（垂直ビット線ＶＢＬ）寄りに配置されている。なお、メモリ素子１０Ｍがビット線ＢＬ（垂直ビット線ＶＢＬ）寄りに配置され、スイッチ素子１０Ｓがワード線ＷＬ寄りに配置されていてもよい。また、ある層内において、メモリ素子１０Ｍがワード線ＷＬ寄りに配置され、スイッチ素子１０Ｓがビット線ＢＬ（垂直ビット線ＶＢＬ）寄りに配置されている場合に、その層に隣接する層内において、メモリ素子１０Ｍがビット線ＢＬ（垂直ビット線ＶＢＬ）寄りに配置され、スイッチ素子１０Ｓがワード線ＷＬ寄りに配置されていてもよい。
（メモリ素子１０Ｍ）
　メモリ素子１０Ｍは、電極１１と、電極１１に対向配置された電極１３と、電極１１および電極１３の間に設けられたメモリ層１２とを有している。メモリ層１２は、例えば、抵抗変化層およびイオン源層が積層された積層構造、あるいは、抵抗変化層の単層構造によって構成されている。抵抗変化層は、例えば、ＳｉＮ，ＳｉＯ2，Ｇｄ2Ｏ3等からなる絶縁層によって構成されている。イオン源層は、電界の印加によって抵抗変化層内に伝導パスを形成する可動元素を含んでいる。イオン源層は、例えば、Ｃｕ，Ａｇ，Ｚｒ、Ａｌから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等によって構成されている。なお、イオン化しやすい性質を有するならば、Ｃｕ，Ａｇ，Ｚｒ，Ａｌ以外の金属元素がイオン源層に用いられてもよい。また、イオン源層は、また、Ｃｕ，Ａｇ，Ｚｒ，Ａｌの少なくとも一つの元素と、Ｓ，Ｓｅ，Ｔｅのうちの少なくとも一つのカルコゲン元素とが組み合わされた材料によって構成されていてもよい。
（スイッチ素子１０Ｓ）
　スイッチ素子１０Ｓは、電極１５と、電極１５に対向配置され、メモリ素子１０Ｍの電極を兼ねる電極１３と、電極１５と電極１３との間に設けられたスイッチ層１４とを有している。スイッチ層１４は、例えば、Ｓ，Ｓｅ，Ｔｅのうちの少なくとも一つのカルコゲン元素を含んで構成されている。スイッチ層１４は、上記カルコゲン元素のほかに、Ｂ、Ａｌ、Ｇａ、Ｃ、Ｓｉ、Ｇｅ、Ｎ、Ｐ、Ａｓ、ＡｂおよびＢｉのうちの少なくとも一つの元素をさらに含んで構成されていることが好ましい。
　スイッチ層１４は、印加電圧を所定の閾値電圧（スイッチング閾値電圧）以上に上げることにより低抵抗状態に変化し、印加電圧を上記の閾値電圧（スイッチング閾値電圧）より低い電圧に下げることにより高抵抗状態に変化するものである。即ち、スイッチ層１４は、電極１５および電極１３を介した電圧パルスあるいは電流パルスの印加によらず、スイッチ層１４のアモルファス構造が安定して維持されるものである。また、スイッチ層１４は、電圧印加によるイオンの移動によって形成される伝導パスが印加電圧消去後にも維持される等のメモリ動作をしないものである。
（メモリセル１０ＡのＩＶ特性）
　次に、メモリセル１０ＡのＩＶ特性について説明する。以下では、メモリセル１０Ａを構成するスイッチ素子１０Ｓおよびメモリ素子１０ＭのそれぞれのＩＶ特性について説明したのち、メモリセル１０ＡのＩＶ特性について説明する。
　まず、メモリ素子１０ＭのＩＶ特性について説明する。メモリ素子１０Ｍでは、順バイアス（書き込み電圧）の増加に伴って電流値が上昇し、所定の書き込み電圧（例えば、およそ３．５Ｖ程度）において抵抗変化層における伝導パスの形成による書き込み動作が行われ、メモリ層１２が低抵抗状態へと変化して電流が増大する。即ち、メモリ素子１０Ｍは、書き込み電圧の印加によって低抵抗状態となり、この低抵抗状態は印加電圧停止後も維持される。
　スイッチ素子１０Ｓに書き込み電圧が印加されると、スイッチ素子１０Ｓでは、書き込み電圧の増加に伴って電流が上昇し、所定の閾値電圧（例えば、４Ｖ程度）を超えるとＯＴＳ動作により急激に電流が増大、あるいは抵抗が低くなり、オン状態となる。この後、書き込み電圧を減少させていくと、スイッチ素子１０Ｓの電極に流れる電流値は徐々に減少する。例えば、スイッチ素子１０Ｓを構成する材料および形成条件にもよるが、増加時とほぼ同等の閾値電圧で急激に抵抗が上昇してオフ状態となる。
　メモリセル１０Ａの書き込み電圧の印加開始および停止における電流値のスイッチング挙動は、スイッチ素子１０Ｓおよびメモリ素子１０ＭのＩＶ曲線を合わせたＩＶ曲線となる。このようなメモリセル１０Ａでは、例えば、Ｖ／２バイアス方式において、メモリセル１０Ａの読み出し電圧（Ｖread）がＩＶ曲線上の急激に抵抗変化する閾値よりも大きな電圧に設定され、Ｖread／２が抵抗変化の閾値よりも小さい電圧に設定される。これにより、ＶreadバイアスとＶread／２バイアスとの電流比で定義される選択比（オン／オフ比）が大きくなる。また、上記のように、メモリセル１０ＡのＩＶ曲線は、スイッチ素子１０ＳのＩＶ曲線と、メモリ素子１０ＭのＩＶ曲線とを合わせたものであるので、スイッチ素子１０Ｓの閾値前後の抵抗変化（あるいは電流変化）が大きいほど選択比（オン／オフ比）が大きくなる。また、上記のように、メモリセル１０ＡのＩＶ曲線は、スイッチ素子１０ＳのＩＶ曲線と、メモリ素子１０ＭのＩＶ曲線とを合わせたものであるので、スイッチ素子１０Ｓの閾値前後の抵抗変化（あるいは電流変化）が大きいほど選択比（オン／オフ比）が大きくなる。また、選択比が大きければ大きいほど読み出しマージンが大きくなるため、誤読み出しすることなくアレイサイズを大きくすることが可能となり、メモリセルアレイの更なる大容量化が可能となる。これは、読み出し動作だけでなく、書き込み動作についても同様である。
　一方、逆バイアス（ここでは消去電圧）が印加されると、スイッチ素子１０Ｓの消去電圧印加時における電流値の変化は、書き込み電圧を印加した際と同様の挙動を示す。これに対して、メモリ素子１０Ｍの消去電圧印加時における電流値の変化は、消去閾値電圧（例えば、およそ２～３Ｖ程度）以上の電圧印加によって、低抵抗状態から高抵抗状態へと変化する。更に、メモリセル１０Ａの消去電圧印加時における電流値の変化は、書き込み電圧印加時と同様に、スイッチ素子１０ＳのＩＶ曲線とメモリ素子１０ＭのＩＶ曲線とを合わせたものとなる。
（制御回路２０）
　次に、制御回路２０について説明する。制御回路２０は、例えば、図２に示したように、ＢＬドライバ回路２１、ＷＬドライバ回路２２、２つのＢＬデコーダ２３Ａ，２３Ｂ、２つのＷＬデコーダ２４Ａ，２４Ｂ、プリチャージ回路２５および読み出し回路２６を有している。ＢＬドライバ回路２１およびプリチャージ回路２５が、メモリコントローラ３００による制御に従って、２つのＢＬデコーダ２３Ａ，２３Ｂに印加する電圧を制御する。ＷＬドライバ回路２２およびプリチャージ回路２５が、メモリコントローラ３００による制御に従って、２つのＷＬデコーダ２４Ａ，２４Ｂに印加する電圧を制御する。メモリコントローラ３００が、ＢＬドライバ回路２１、ＷＬドライバ回路２２およびプリチャージ回路２５を制御するとともに、ＢＬデコーダ２３Ａ、ＢＬデコーダ２３Ｂ、ＷＬデコーダ２４ＡおよびＷＬデコーダ２４Ｂを互いに独立に制御する。
　なお、ＢＬドライバ回路２１、ＷＬドライバ回路２２、プリチャージ回路２５および電源回路５００からなる回路が、本開示の「電圧制御回路」の一具体例に相当する。ＷＬデコーダ２４Ａが、本開示の「第１デコーダ回路」の一具体例に相当する。ＷＬデコーダ２４Ｂが、本開示の「第２デコーダ回路」の一具体例に相当する。ＢＬデコーダ２３Ａが、本開示の「第３デコーダ回路」の一具体例に相当する。ＢＬデコーダ２３Ｂが、本開示の「第４デコーダ回路」の一具体例に相当する。
　図６は、ＢＬドライバ回路２１の回路構成の一例を表したものである。ＢＬドライバ回路２１は、２つのＢＬデコーダ２３Ａ，２３Ｂに与える電圧を制御するものである。ＢＬドライバ回路２１は、メモリコントローラ３００による制御に従って、電源回路５００から供給される４種類の電圧（Ｖｓｅｔ１，Ｖｓｅｔ２，Ｖｓｅｎｓｅ＿ｈ，Ｖｒｅｓｅｔ＿ｉ）の中から１つの電圧を選択する。ＢＬドライバ回路２１は、選択した電圧をＢＬデコーダ２３Ａ，２３Ｂ（具体的には後述の入力端子ｄｒｖ）に出力する。４種類の電圧（Ｖｓｅｔ１，Ｖｓｅｔ２，Ｖｓｅｎｓｅ＿ｈ，Ｖｒｅｓｅｔ＿ｉ）が、本開示の「第３電圧」の一具体例に相当する。ＢＬドライバ回路２１は、書き込み動作時には、セット電圧Ｖｓｅ１、または、セット電圧Ｖｓｅ２を選択し、ＢＬデコーダ２３Ａ，２３Ｂに出力する。ＢＬドライバ回路２１は、読み出し動作時には、センス電圧Ｖｓｅｎｓｅ＿ｈを選択し、ＢＬデコーダ２３Ａ，２３Ｂに出力する。ＢＬドライバ回路２１は、リセット動作時には、リセット電圧Ｖｒｅｓｅｔ＿ｉを選択し、ＢＬデコーダ２３Ａ，２３Ｂに出力する。
　メモリコントローラ３００は、制御信号Ｖｇｓｅｔ１，Ｖｇｓｅｔ２，Ｖｇｓｅｎｓｅ，ＶｇｒｅｓｅｔをＢＬドライバ回路２１に出力することにより、４種類の電圧（Ｖｓｅｔ１，Ｖｓｅｔ２，Ｖｓｅｎｓｅ＿ｈ，Ｖｒｅｓｅｔ＿ｉ）の中から１つの電圧をＢＬドライバ回路２１に選択させる。ＢＬドライバ回路２１は、メモリコントローラ３００からの制御信号Ｖｇｓｅｔ１，Ｖｇｓｅｔ２，Ｖｇｓｅｎｓｅ，Ｖｇｒｅｓｅｔに基づいて、４種類の電圧（Ｖｓｅｔ１，Ｖｓｅｔ２，Ｖｓｅｎｓｅ＿ｈ，Ｖｒｅｓｅｔ＿ｉ）の中から１つの電圧を選択し、ＢＬデコーダ２３Ａ，２３Ｂに出力する。
　図７は、ＷＬドライバ回路２２の回路構成の一例を表したものである。ＷＬドライバ回路２２は、２つのＷＬデコーダ２４Ａ，２４Ｂに与える電圧を制御するものである。ＷＬドライバ回路２２は、メモリコントローラ３００による制御に従って、電源回路５００から供給される３種類の電圧（Ｖｓｓ，Ｖｓｅｎｓｅ＿ｉ，Ｖｒｅｓｅｔ＿ｈ）の中から１つの電圧を選択する。ＷＬドライバ回路２２は、選択した電圧をＷＬデコーダ２４Ａ，２４Ｂ（具体的には後述の入力端子ｄｒｖ）に出力する。３種類の電圧（Ｖｓｓ，Ｖｓｅｎｓｅ＿ｉ，Ｖｒｅｓｅｔ＿ｈ）が、本開示の「第１電圧」の一具体例に相当する。ＷＬドライバ回路２２は、書き込み動作時には、グラウンド電圧Ｖｓｓを選択し、ＷＬデコーダ２４Ａ，２４Ｂに出力する。ＷＬドライバ回路２２は、読み出し動作時には、センス電圧Ｖｓｅｎｓｅ＿ｉを選択し、ＷＬデコーダ２４Ａ，２４Ｂに出力する。ＷＬドライバ回路２２は、リセット動作時には、リセット電圧Ｖｒｅｓｅｔ＿ｈを選択し、ＷＬデコーダ２４Ａ，２４Ｂに出力する。
　メモリコントローラ３００は、制御信号Ｖｇｓｅｔ，Ｖｇｓｅｎｓｅ，ＶｇｒｅｓｅｔをＷＬドライバ回路２２に出力することにより、３種類の電圧（Ｖｓｓ，Ｖｓｅｎｓｅ＿ｉ，Ｖｒｅｓｅｔ＿ｈ）の中から１つの電圧をＷＬドライバ回路２２に選択させる。ＷＬドライバ回路２２は、メモリコントローラ３００からの制御信号Ｖｇｓｅｔ，Ｖｇｓｅｎｓｅ，Ｖｇｒｅｓｅｔに基づいて、３種類の電圧（Ｖｓｓ，Ｖｓｅｎｓｅ＿ｉ，Ｖｒｅｓｅｔ＿ｈ）の中から１つの電圧を選択し、ＷＬデコーダ２４Ａ，２４Ｂに出力する。
　ＷＬドライバ回路２２は、さらに、グラウンド電圧Ｖｓｓを選択したときに、選択されたワード線ＷＬに流れる電流を、既定の電流値（Ｉｓｅｔ＿ｃ）に制限する。具体的には、ＷＬドライバ回路２２は、選択されたワード線ＷＬに流れる電流がＩｓｅｔ＿ｃ未満の場合には、選択されたワード線ＷＬにグラウンド電圧Ｖｓｓを印加する。ＷＬドライバ回路２２は、選択されたワード線ＷＬに流れる電流がＩｓｅｔ＿ｃ以上の場合には、選択されたワード線ＷＬに流れる電流がＩｓｅｔ＿ｃを超え・BR>ネいよう、グラウンド電圧Ｖｓｓよりも大きな電圧を出力する。このように、電流値をＩｓｅｔ＿ｃに制限することで、選択されたメモリセル１０に過大な電流が流れることに起因する特性劣化が抑制される。
　ＷＬドライバ回路２２は、さらに、センス電圧Ｖｓｅｎｓｅ＿ｉを選択したときに、選択されたワード線ＷＬに流れる電流を、既定の電流値（Ｉｓｅｎｓ＿ｃ）に制限する。具体的には、ＷＬドライバ回路２２は、選択されたワード線ＷＬに流れる電流がＩｓｅｎｓ＿ｃ未満の場合には、選択されたワード線ＷＬにセンス電圧Ｖｓｅｎｓｅ＿ｉを印加する。ＷＬドライバ回路２２は、選択されたワード線ＷＬに流れる電流がＩｓｅｎｓ＿ｃ以上の場合には、選択されたワード線ＷＬに流れる電流がＩｓｅｎｓ＿ｃを超えないよう、センス電圧Ｖｓｅｎｓｅ＿ｉよりも大きな電圧を出力する。このように、電流値をＩｓｅｎｓ＿ｃに制限することで、選択されたメモリセル１０に過大な電流が流れることに起因する特性劣化が抑制される。
　図８は、プリチャージ回路２５の回路構成の一例を表したものである。プリチャージ回路２５は、２つのＢＬデコーダ２３Ａ，２３Ｂおよび２つのＷＬデコーダ２４Ａ，２４Ｂに与える電圧を制御するものである。プリチャージ回路２５は、メモリコントローラ３００による制御に従って、電源回路５００から供給される１種類の電圧（Ｖｃｏｍ）よりも所定の大きさだけ大きな電圧（電圧Ａ）、および電圧Ｖｃｏｍよりも所定の大きさだけ小さな電圧（電圧Ｂ）の出力先を選択する。プリチャージ回路２５は、選択した出力先に電圧Ａおよび電圧Ｂを出力する。プリチャージ回路２５は、書き込み動作時、または、読み出し動作時には、電圧Ａを電圧Ｖｐｒｅ＿ｗとして選択し、ＷＬデコーダ２４Ａ，２４Ｂ（具体的には後述の入力端子ｃｏｍ）に出力する。プリチャージ回路２５は、書き込み動作時、または、読み出し動作時には、電圧Ｂを電圧Ｖｐｒｅ＿ｂとして選択し、ＢＬデコーダ２３Ａ，２３Ｂ（具体的には後述の入力端子ｃｏｍ）に出力する。また、プリチャージ回路２５は、リセット動作時には、電圧Ｂを電圧Ｖｐｒｅ＿ｗとして選択し、ＷＬデコーダ２４Ａ，２４Ｂに出力する。プリチャージ回路２５は、リセット動作時には、電圧Ａを電圧Ｖｐｒｅ＿ｂとして選択し、ＢＬデコーダ２３Ａ，２３Ｂに出力する。電圧Ｖｐｒｅ＿ｗが、本開示の「第２電圧」の一具体例に相当する。電圧Ｖｐｒｅ＿ｂが、本開示の「第４電圧」の一具体例に相当する。
　電圧Ｖｐｒｅ＿ｗは、電圧Ｖｐｒｅ＿ｂよりも高い電圧である。電圧Ｖｐｒｅ＿ｗおよび電圧Ｖｐｒｅ＿ｂは、電圧Ｖｐｒｅ＿ｗおよび電圧Ｖｐｒｅ＿ｂの差が、読み出し動作時に選択対象のメモリセル１０Ａに印加される最も高い電圧（電圧Ｖｓｅｎｓ＿ｈ－電圧Ｖｓｅｎｓ＿ｉ）の１／３未満となるように設定される。また、電圧Ｖｐｒｅ＿ｗおよび電圧Ｖｐｒｅ＿ｂは、電圧Ｖｐｒｅ＿ｗおよび電圧Ｖｐｒｅ＿ｂの差が、書き込み動作時に選択対象のメモリセル１０Ａに印加される最も高い電圧（電圧Ｖｓｅｔ１）の１／３未満となるように設定される。
　メモリコントローラ３００は、制御信号Ｖｇｃｏｍ，Ｖｇ０，Ｖｇ１，Ｖｇ２，Ｖｇ３をプリチャージ回路２５に出力することにより、２種類の電圧（Ｖｐｒｅ＿ｗ，Ｖｐｒｅ＿ｂ）の出力先をプリチャージ回路２５に選択させる。プリチャージ回路２５は、メモリコントローラ３００からの制御信号Ｖｇｃｏｍ，Ｖｇ０，Ｖｇ１，Ｖｇ２，Ｖｇ３に基づいて、２種類の電圧（Ｖｐｒｅ＿ｗ，Ｖｐｒｅ＿ｂ）の出力先を選択する。また、プリチャージ回路２５は、メモリコントローラ３００からの制御信号Ｖｇｃｏｍ，Ｖｇ０，Ｖｇ１，Ｖｇ２，Ｖｇ３に基づいて、２種類の電圧（Ｖｐｒｅ＿ｗ，Ｖｐｒｅ＿ｂ）の中から１つの電圧（Ｖｐｒｅ＿ｂ）を選択し、ＷＬデコーダ２４Ａ，２４Ｂに出力する。
　図９は、ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂの回路構成の一例を表したものである。ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂは、例えば、２つの入力端子ｄｒｖ，ｃｏｍと、複数のアドレス端子ａ０，ａ１，ｂ０，ｂ１，ｂ２，ｓを有している。ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂは、例えば、複数の出力端子ｌｉｎｅ０～ｌｉｎｅ５を有している。以下では、出力端子ｌｉｎｅ０～ｌｉｎｅ５の総称として出力端子ｌｉｎｅが用いられる。なお、２つの入力端子ｄｒｖ，ｃｏｍが、本開示の「２つの第１の電圧入力端子」または「２つの第２の電圧入力端子」の一具体例に相当する。複数のアドレス端子ａ０，ａ１，ｂ０，ｂ１，ｂ２，ｓが、本開示の「複数の第１のアドレス入力端子」または「複数の第２のアドレス入力端子」の一具体例に相当する。
　ＢＬデコーダ２３Ａ，２３Ｂにおいて、入力端子ｄｒｖがＢＬドライバ回路２１の出力端子ＢＬｄｅｃに接続され、入力端子ｃｏｍがプリチャージ回路２５の出力端子ＢＬｄｅｃに接続されている。ＷＬデコーダ２４Ａ，２４Ｂにおいて、入力端子ｄｒｖがＷＬドライバ回路２２の出力端子ＷＬｄｅｃに接続され、入力端子ｃｏｍがプリチャージ回路２５の出力端子ＢＬｄｅｃに接続されている。ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂにおいて、複数のアドレス端子ａ０，ａ１，ｂ０，ｂ１，ｂ２，ｓが、メモリコントローラ３００の出力端子に接続されている。ＢＬデコーダ２３Ａ，２３Ｂにおいて、各出力端子ｌｉｎｅが互いに異なるビット線ＢＬに１本ずつ接続されている。具体的には、ＢＬデコーダ２３Ａにおいて、各出力端子ｌｉｎｅは、各奇数列のビット線ＢＬに接続されている。ＢＬデコーダ２３Ｂにおいて、各出力端子ｌｉｎｅは、各偶数列のビット線ＢＬに接続されている。ＷＬデコーダ２４Ａ，２４Ｂにおいて、各出力端子ｌｉｎｅが互いに異なるワード線ＷＬに１本ずつ接続されている。具体的には、ＷＬデコーダ２４Ａにおいて、各出力端子ｌｉｎｅは、各奇数行のワード線ＷＬに接続されている。ＷＬデコーダ２４Ｂにおいて、各出力端子ｌｉｎｅは、各偶数行のワード線ＷＬに接続されている。
　ＢＬデコーダ２３Ａ，２３Ｂは、複数のアドレス端子ａ０，ａ１，ｂ０，ｂ１，ｂ２，ｓに入力された列アドレスのデコードを行うことにより、複数のビット線ＢＬと、２つの入力端子ｄｒｖ，ｃｏｍとの接続態様を設定する。ＷＬデコーダ２４Ａ，２４Ｂは、複数のアドレス端子ａ０，ａ１，ｂ０，ｂ１，ｂ２，ｓに入力された行アドレスのデコードを行うことにより、複数のワード線ＷＬと、２つの入力端子ｄｒｖ，ｃｏｍとの接続態様を設定する。メモリコントローラ３００は、行アドレスを生成し、ＷＬデコーダ２４Ａ，２４Ｂに出力するとともに、列アドレスを生成し、ＢＬデコーダ２３Ａ，２３Ｂに出力する。
　ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂは、例えば、プリデコーダＰｒｅＤと、ポストデコーダＰｓｔＤとにより構成されている。
　プリデコーダＰｒｅＤは、メモリコントローラ３００から端子ｓに入力される制御信号に基づいて、２つの入力端子ｄｒｖ，ｃｏｍのうちいずれか一方の入力端子を選択する。プリデコーダＰｒｅＤは、さらに、メモリコントローラ３００から端子ａ０，ａ１に入力される制御信号に基づいて、選択された入力端子と、２つの配線Ｌ１，Ｌ２との接続態様を設定する。ポストデコーダＰｓｔＤは、メモリコントローラ３００から端子ｂ０，ｂ１，ｂ２に入力される制御信号に基づいて、２つの配線Ｌ１，Ｌ２と、複数の出力端子ｌｉｎｅ０～ｌｉｎｅ５との接続態様を設定する。
　ポストデコーダＰｓｔＤは、出力端子ｌｉｎｅ０～ｌｉｎｅ５ごとに１つずつ設けられた複数のスイッチ素子Ｔｒを、ポストデコーダＰｓｔＤの出力端子ｌｉｎｅ０～ｌｉｎｅ５の数だけ有している。スイッチ素子Ｔｒは、例えば、ＮＭＯＳトランジスタで構成されている。ＢＬデコーダ２３Ａ，２３Ｂにおいて、ポストデコーダＰｓｔＤは、ビット線ＢＬごとに１つずつ設けられた複数のスイッチ素子Ｔｒを、ポストデコーダＰｓｔＤに割り当てられたビット線ＢＬの数だけ有している。ＷＬデコーダ２４Ａ，２４Ｂにおいて、ポストデコーダＰｓｔＤは、ワード線ＷＬごとに１つずつ設けられた複数のスイッチ素子Ｔｒを、ポストデコーダＰｓｔＤに割り当てられたワード線ＷＬの数だけ有している。従って、ポストデコーダＰｓｔＤには、他の出力端子ｌｉｎｅとは共用されない、１つ出力端子ｌｉｎｅ専用のスイッチ素子Ｔｒが、配線ｌｉｎｅごとに１つずつ設けられている。ポストデコーダＰｓｔＤがこのような構成となっているデコーダは、１Ｔデコーダと呼ばれる。
　図１０は、ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂの真理値表である。ＷＬデコーダ２４Ａ，２４Ｂは、メモリコントローラ３００から端子ａ０，ａ１，ｂ０，ｂ１，ｂ２，ｓに入力される行アドレスに基づいて、入力端子ｄｒｖ，ｃｏｍと、出力端子ｌｉｎｅ０～ｌｉｎｅ５との接続態様を、図１０の真理値表に示したように設定する。ＢＬデコーダ２３Ａ，２３Ｂは、メモリコントローラ３００から端子ａ０，ａ１，ｂ０，ｂ１，ｂ２，ｓに入力される列アドレスに基づいて、入力端子ｄｒｖ，ｃｏｍと、出力端子ｌｉｎｅ０～ｌｉｎｅ５との接続態様を、図１０の真理値表に示したように設定する。図１０の真理値表に示したように、出力端子ｌｉｎｅ０～ｌｉｎｅ５のうち、フローティング状態の出力端子を除く全ての出力端子には、入力端子ｄｒｖ，ｃｏｍのうち、どちらか一方の入力端子だけが導通する。
　なお、図１０において、「０」は低い電圧（Ｌｏｗ）を意味しており、「１」は大会電圧（Ｈｉｇｈ）を意味している。従って、「０」が入力されたスイッチ素子はオフ（非導通）状態となり、「１」が入力されたスイッチ素子はオン（導通）状態となる。また、図１０において、「ｚ」はフローティング状態を意味しており、「ｄｒｖ」は入力端子ｄｒｖと導通状態になることを意味しており、「ｃｏｍ」は入力端子ｃｏｍと導通状態になることを意味している。
　図１１は、比較例に係るデコーダの回路構成の一例を表したものである。図１２は、比較例に係るデコーダの真理値表である。比較例に係るデコーダは、例えば、２つの入力端子ｄｒｖ，ｃｏｍと、複数のアドレス端子ａ０，ａ１，ｂ０，ｂ１，ｂ２，ｓを有している。比較例に係るデコーダは、例えば、複数の出力端子ｌｉｎｅ０～ｌｉｎｅ５を有している。つまり、比較例に係るデコーダは、これらの点では、ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂと同様の構成となっている。
　しかし、比較例に係るデコーダのポストデコーダＰｓｔＤでは、他の出力端子ｌｉｎｅとは共用されない、１つ出力端子ｌｉｎｅ専用のスイッチ素子が、配線ｌｉｎｅごとに２つずつ設けられている。ポストデコーダＰｓｔＤがこのような構成となっているデコーダは、２Ｔデコーダと呼ばれる。一方のスイッチ素子は、プリデコーダＰｒｅＤに設けられた入力端子ｄｒｖと、出力端子ｌｉｎｅ０～ｌｉｎｅ５との接続態様の設定に用いられる。他方のスイッチ素子は、ポストデコーダＰｓｔＤに設けられた入力端子ｃｏｍと、出力端子ｌｉｎｅ０～ｌｉｎｅ５との接続態様の設定に用いられる。
　なお、図１２の真理値表に示したように、アドレス端子ｓに「１」が入力される場合には、ある１つの出力端子ｌｉｎｅが入力端子ｄｒｖおよび入力端子ｃｏｍの双方と導通することになる。このとき、端子ｓにより制御されるスイッチ素子のゲート幅を、端子ａ０，ａ１，ｂ０～ｂ２により制御されるスイッチ素子のゲート幅よりも小さくすることにより、入力端子ｄｒｖのインピーダンスを、入力端子ｃｏｍのインピーダンスよりも、スイッチ素子がオンしたときに低くすることができる。従って、比較例に係るデコーダがそのような構成となっている場合には、入力端子ｄｒｖと導通する出力端子ｌｉｎｅの電圧が入力端子ｄｒｖの電圧となる。
　比較例に係るデコーダは、２Ｔデコーダと呼ばれる構成により、出力端子ｌｉｎｅ０～ｌｉｎｅ５に、２種類の電圧（フローティング状態を除く）を出力する。一方、ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂは、１Ｔデコーダと呼ばれる構成により、出力端子ｌｉｎｅ０～ｌｉｎｅ５に、１種類の電圧（フローティング状態を除く）を出力する。従って、ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂでは、比較例に係るデコーダと比べて、ポストデコーダＰｓｔＤにおけるスイッチ素子の数が少ない分だけ、ポストデコーダＰｓｔＤの回路面積が小さい。
　読み出し回路２６は、メモリコントローラ３００による制御に従って、メモリセルアレイ１０に書き込まれたデータを読み取るものである。読み出し回路２６は、例えば、ＷＬデコーダ２４Ａ，２４Ｂの各出力端子ｌｉｎｅに接続されたセンスアンプを有している。読み出し回路２６は、読み出し動作時に、ＷＬデコーダ２４Ａ，２４Ｂの各出力端子ｌｉｎｅの電圧を、センスアンプで検出し、検出した結果をメモリコントローラ３００に出力する。
[動作]
　次に、メモリシステム２００の動作について説明する。以下では、書き込み動作、リセット動作、読み出し動作の順に説明する。
（書き込み動作）
　図１３Ａは、プリチャージ時にメモリセルアレイ１０に印加される電圧の一例を表したものである。図１３Ｂは、フローティング時にメモリセルアレイ１０に印加される電圧の一例を表したものである。図１３Ｃは、書き込み時にメモリセルアレイ１０に印加される電圧の一例を表したものである。図１３Ｄは、書き込み後にメモリセルアレイ１０に印加される電圧の一例を表したものである。図１４は、書き込み対象のメモリセル１０Ａにおける電圧波形の一例を表したものである。
　メモリシステム２００は、（ｉ）プリチャージ、（ｉｉ）フローティング、（ｉｉｉ）選択、（ｉｖ）抵抗変化の順に、書き込み動作を実行する。
（ｉ）プリチャージ
　メモリコントローラ３００は、ＷＬデコーダ２４Ａ，２４Ｂに対して、各ワード線ＷＬをＷＬデコーダ２４Ａ，２４Ｂの入力端子ｄｒｖに接続する行アドレス（第３の行アドレス）を出力する。メモリコントローラ３００は、さらに、ＢＬデコーダ２３Ａ，２３Ｂに対して、各ビット線ＢＬの電圧をＢＬデコーダ２３Ａ，２３Ｂの入力端子ｄｒｖに接続する列アドレス（第３の列アドレス）を出力する。すると、全てのビット線ＢＬおよび全てのワード線ＷＬがプリチャージ回路２５に接続される。
　メモリコントローラ３００は、さらに、プリチャージ回路２５に対して、電圧Ｖｃｏｍよりも所定の大きさだけ大きな電圧（電圧Ａ）を電圧Ｖｐｒｅ＿ｗとしてＷＬデコーダ２４Ａ，２４Ｂに出力するための制御信号を出力する。メモリコントローラ３００は、さらに、プリチャージ回路２５に対して、電圧Ｖｃｏｍよりも所定の大きさだけ小さな電圧（電圧Ｂ）を電圧Ｖｐｒｅ＿ｂとしてＢＬデコーダ２３Ａ，２３Ｂに出力するための制御信号を出力する。
　メモリコントローラ３００は、例えば、プリチャージ回路２５のＶｇｃｏｍをＨｉｇｈにし、各ビット線ＢＬおよび各ワード線ＷＬの電圧をＶｇｃｏｍにしたのち、プリチャージ回路２５のＶｇｃｏｍをＬｏｗにする。次に、メモリコントローラ３００は、例えば、プリチャージ回路２５のＶｇ０，Ｖｇ１をＨｉｇｈにし、Ｖｇ２，Ｖｇ３をＬｏｗにする。すると、ビット線ＢＬにチャージされた電荷の一部がキャパシタＣｐｕｍｐに移動し、ビット線ＢＬの電圧が低下する。次に、メモリコントローラ３００は、例えば、プリチャージ回路２５のＶｇ０，Ｖｇ１をＬｏｗにし、Ｖｇ２，Ｖｇ３をＨｉｇｈにする。すると、キャパシタＣｐｕｍｐの電荷の一部がワード線ＷＬに移動し、ワード線ＷＬの電圧が上昇する。その結果、ビット線ＢＬの電圧がＶｃｏｍよりも低い電圧Ｖｐｒｅ＿ｂとなり、ワード線ＷＬの電圧がＶｃｏｍよりも高い電圧Ｖｐｒｅ＿ｗとなる（図１３Ａ、図１４の期間Ｔ１）。
（ｉｉ）フローティング
　メモリコントローラ３００は、次に、選択対象のメモリセル１０Ａに接続されるデコーダ（例えば、ＷＬデコーダ２４ＡおよびＢＬデコーダ２３Ｂ）に対して、各ワード線ＷＬおよび各ビット線ＢＬをフローティング状態にする行アドレスおよび列アドレスを出力する。メモリコントローラ３００は、例えば、ＷＬデコーダ２４ＡおよびＢＬデコーダ２３Ｂの全てのアドレス端子ａ０，ａ１，ｂ１，ｂ２，ｂ３，ｓをＬｏｗにする。すると、ＷＬデコーダ２４ＡおよびＢＬデコーダ２３Ｂに接続された各ワード線ＷＬおよび各ビット線ＢＬがフローティング状態となる（図１３Ｂ、図１４の期間Ｔ２）。
（ｉｉｉ）選択
　メモリコントローラ３００は、次に、選択対象のメモリセル１０Ａに接続されるデコーダ（例えば、ＷＬデコーダ２４Ａ）に対して、第１の行アドレスを行アドレスとして出力する。メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに未接続のデコーダ（例えば、ＷＬデコーダ２４Ｂ）に対して、第２の行アドレスを行アドレスとして出力する。ここで、第１の行アドレスは、選択対象のメモリセル１０Ａに接続されたワード線ＷＬ(例えば、ＷＬ２＿２)をＷＬデコーダ２４Ａの入力端子ｄｒｖに接続するとともに、選択対象のメモリセル１０Ａに未接続の各ワード線ＷＬをフローティング状態にする行アドレスである。また、第２の行アドレスは、複数のワード線ＷＬのうち、少なくとも、選択対象のメモリセル１０Ａに接続されたワード線ＷＬ(例えば、ＷＬ２＿２)に隣接する各ワード線ＷＬ(例えば、ＷＬ２＿１，ＷＬ２＿３，ＷＬ１＿２，ＷＬ３＿２)をＷＬデコーダ２４Ｂの入力端子ｄｒｖに接続する行アドレスである。
　メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに接続されるデコーダ回路（例えば、ＢＬデコーダ２３Ｂ）に対して、第１の列アドレスを列アドレスとして出力する。メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに未接続のデコーダ回路（例えば、ＢＬデコーダ２３Ａ）に対して、第２の列アドレスを列アドレスとして出力する。ここで、第１の列アドレスは、選択対象のメモリセル１０Ａに接続されたビット線ＢＬ(例えば、ＢＬ２)をＢＬデコーダ２３Ｂの入力端子ｄｒｖに接続するとともに、選択対象のメモリセル１０Ａに未接続の各ビット線ＢＬ(例えば、ＢＬ４)をフローティング状態に設定する列アドレスである。また、第２の列アドレスは、複数のビット線ＢＬのうち、少なくとも、選択対象のメモリセル１０Ａに接続されたビット線ＢＬ(例えば、ＢＬ２)に隣接する各ビット線ＢＬ(例えば、ＢＬ１，ＢＬ３)をＢＬデコーダ２３Ａの入力端子ｄｒｖに接続する列アドレスである。
　メモリコントローラ３００は、さらに、ＷＬドライバ２２に対して、電圧ＶｓｓをＷＬデコーダ２４Ａ，２４Ｂに出力するための制御信号を出力する。メモリコントローラ３００は、例えば、ＷＬドライバ２２のＶｇｓｅｔをＨｉｇｈにし、ＷＬドライバ２２のＶｇｒｅｓｅｔおよびＶｇｓｅｎｓｅをＬｏｗにする。メモリコントローラ３００は、さらに、ＢＬドライバ２１に対して、電圧Ｖｓｅｔ１をＢＬデコーダ２３Ａ，２３Ｂに出力するための制御信号を出力する。メモリコントローラ３００は、例えば、ＢＬドライバ２１のＶｇｓｅｔ１をＨｉｇｈにし、ＢＬドライバ２１のＶｇｓｅｔ２、ＶｇｒｅｓｅｔおよびＶｇｓｅｎｓｅをＬｏｗにする。これにより、選択対象のメモリセル１０Ａ（選択メモリセルＳ）に接続されたデコーダ（例えば、ＢＬデコーダ２３ＢおよびＷＬデコーダ２４Ａ）が、電圧Ｖｓｅｔ１および電圧Ｖｓｓを出力し、その結果、選択メモリセルＳに、電圧Ｖｓｅｔ１－電圧Ｖｓｓ（＝セット電圧）を印加する（図１３Ｃ、図１４の期間Ｔ３）。ここで、セット電圧は、メモリ素子１０Ｍが高抵抗状態から低抵抗状態に変化する書き込み閾値電圧以上の電圧が選択メモリセルＳにおけるメモリ素子１０Ｍに印加されるのに十分な大きさの電圧である。
　選択メモリセルＳに隣接する同一行のメモリセル１０Ａ（半選択メモリセルＨＷ）には、半選択メモリセルＨＷに接続されたデコーダ（例えば、ＢＬデコーダ２３ＡおよびＷＬデコーダ２４Ａ）が、電圧Ｖｐｒｅ＿ｂ－電圧Ｖｓｓを印加する。選択メモリセルＳに隣接する同一列のメモリセル１０Ａ（半選択メモリセルＨＢ）には、半選択メモリセルＨＢに接続されたデコーダ（例えば、ＢＬデコーダ２３ＢおよびＷＬデコーダ２４Ｂ）が、電圧Ｖｓｅｔ１－電圧Ｖｐｒｅ＿ｗを印加する。このように、選択メモリセルＳには、セット電圧が印加される。その結果、選択メモリセルＳの抵抗が高抵抗から低下し始める。さらに、選択メモリセルＳに隣接する各半選択メモリセルＨＷおよび各半選択メモリセルＨＢには、セット電圧よりも小さく、かつメモリセル１０Ａに抵抗変化が生じない程度に小さな固定電圧が印加される。
（ｉｖ）抵抗変化
　メモリコントローラ３００は、次に、選択対象のメモリセル１０Ａに非接続のデコーダ（例えば、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａ）に対して、各ワード線ＷＬおよび各ビット線ＢＬをフローティング状態にする行アドレスおよび列アドレスを出力する。メモリコントローラ３００は、例えば、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａの全てのアドレス端子ａ０，ａ１，ｂ１，ｂ２，ｂ３，ｓをＬｏｗにする。すると、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａに接続された各ワード線ＷＬおよび各ビット線ＢＬがフローティング状態となる（図１３Ｄ）。
　このとき、メモリコントローラ３００は、さらに、ＢＬドライバ２１に対して、ＢＬデコーダ２３Ａ，２３Ｂに出力する電圧を、電圧Ｖｓｅｔ１から電圧Ｖｓｅｔ２に変更するための制御信号を出力する。メモリコントローラ３００は、例えば、ＢＬドライバ２１のＶｇｓｅｔ１、ＶｇｒｅｓｅｔおよびＶｇｓｅｎｓｅをＬｏｗにし、ＢＬドライバ２１のＶｇｓｅｔ２をＨｉｇｈにする。その結果、選択対象のメモリセル１０Ａ（選択メモリセルＳ）には、電圧Ｖｓｅｔ２－電圧Ｖｓｓが印加される（図１３Ｄ、図１４の期間Ｔ４）。その結果、選択メモリセルＳの抵抗が高抵抗状態からさらに低下し、低抵抗状態となる。
　なお、図１４において、非選択のワード線ＷＬ（非選択ＷＬ）及び非選択のビット線ＢＬ（非選択ＢＬ）の電圧推移が点線で描かれているところは、非選択ＷＬ及び非選択ＢＬのうち少なくとも一部がフローティング状態であることを示す。各ワード線ＷＬ間、各ビット線ＢＬ間、ワード線ＷＬとビット線ＢＬとの間には、それぞれ、寄生容量が存在する。フローティング状態にある非選択のワード線ＷＬは、選択されたビット線ＢＬから、半選択メモリセルを通じて電流が流れ込む。また、非選択メモリセルを通じて非選択のビット線ＢＬへ電流が流れ出す。そのため、上記寄生容量は各電流によって充放電され、フローティング状態にある非選択のワード線ＷＬの電圧が変動する。フローティング状態にある非選択のビット線ＢＬについても、同様である。
　また、各電流の大きさは、選択されたビット線ＢＬ及び選択されたワード線ＷＬの電圧の他、非選択メモリセルの状態（高抵抗状態であるか、低抵抗状態であるか）によって変化する。図１４の例では、点線で描いた非選択のビット線ＢＬ及び非選択のワード線ＷＬの電圧は、"（ｉｖ）抵抗変化"のところで次第に低下している。しかし、非選択メモリセルの状態によっては、線で描いた非選択のビット線ＢＬ及び非選択のワード線ＷＬの電圧が、"（ｉｖ）抵抗変化"のところで上昇することもある。また、ある非選択のワード線ＷＬの電圧が上昇し、他の非選択のワード線ＷＬの電圧が低下する、などのように、電圧の変化にばらつきが生じることもある。図１４において、"（ＩｗＩ＜Ｉｓｅｔ＿ｃ）"とラベルをつけた線は、選択されたワード線ＷＬに流れる電流ＩｗＩが、Ｉｓｅｔ＿ｃ未満である場合の各電圧推移を示す。"（ＩｗＩ＝Ｉｓｅｔ＿ｃ）"とラベルをつけた線は、選択されたワード線ＷＬに流れる電流ＩｗＩが、Ｉｓｅｔ＿ｃに達した場合の各電圧推移を示す。
　なお、メモリ素子１０Ｍの抵抗値が低下し、メモリ素子１０Ｍに流れる電流が一定以上になると、ＷＬドライバ２２内のカレントミラー回路２２Ａの働きにより、ＷＬドライバ２２からの出力電圧が上昇してメモリセル１０Ａ両端にかかる電圧が低下し、電流の増加が抑制される。図１４において、選択ＷＬ（ＩｗＩ＝Ｉｓｅｃ＿ｃ）の電圧が、（ｉｖ）抵抗変化において上昇しているのは、このためである。
　図１５は、書き込み対象のメモリセル１０Ａにおける電圧波形の他の例を表す図である。本実施の形態において、メモリコントローラ３００は、（ｉｖ）抵抗変化において、ＢＬドライバ２１に対して、ＢＬデコーダ２３Ａ，２３Ｂに出力する電圧として、電圧Ｖｓｅｔ２を用いず、電圧Ｖｓｅｔ１を用いるための制御信号を出力してもよい。
　ただし、次のような懸念が生じる。（ｉｖ）抵抗変化において、セット電圧Ｖｓｅｔ２が用いられずセット電圧Ｖｓｅｔ１だけが用いられる場合、選択されたビット線ＢＬの電圧が高い状態を維持する。そのため、非選択のビット線ＢＬおよび非選択のワード線ＷＬの電圧は、総じて、図１４の場合よりも高くなる。このとき、選択されたワード線ＷＬに流れる電流ＩｗＩが、Ｉｓｅｃ＿ｃ未満 "(ＩｗＩ＜Ｉｓｅｃ＿ｃ)" となっている場合には、非選択のビット線ＢＬと選択されたワード線ＷＬとの電位差がスイッチ素子１０Ｓの電圧Ｖｓｎａｐに達し、半選択メモリセルに電流Ｉｓｅｔが流れて、意図しない抵抗変化が起こる可能性がある。そのため、２種類のセット電圧Ｖｓｅｔ１，Ｖｓｅｔ２を用いることが望ましい。
（リセット動作）
　図１６Ａは、リセット時にメモリセルアレイ１０に印加される電圧の一例を表したものである。図１６Ｂは、リセット後にメモリセルアレイ１０に印加される電圧の一例を表したものである。図１７は、書き込み対象のメモリセル１０Ａにおける電圧波形の一例を表したものである。なお、リセット動作の（ｉ）プリチャージ、（ｉｉ）フローティングにおいて、メモリセルアレイ１０に印加される電圧の一例は、図１３Ａおよび図１３Ｂと同様である。
　メモリシステム２００は、（ｉ）プリチャージ、（ｉｉ）フローティング、（ｉｉｉ）選択、（ｉｖ）抵抗変化の順に、リセット動作を実行する。
（ｉ）プリチャージ
　メモリコントローラ３００は、ＷＬデコーダ２４Ａ，２４Ｂに対して、各ワード線ＷＬをＷＬデコーダ２４Ａ，２４Ｂの入力端子ｄｒｖに接続する行アドレス（第３の行アドレス）を出力する。メモリコントローラ３００は、さらに、ＢＬデコーダ２３Ａ，２３Ｂに対して、各ビット線ＢＬの電圧をＢＬデコーダ２３Ａ，２３Ｂの入力端子ｄｒｖに接続する列アドレス（第３の列アドレス）を出力する。すると、全てのビット線ＢＬおよび全てのワード線ＷＬがプリチャージ回路２５に接続される。
　メモリコントローラ３００は、さらに、プリチャージ回路２５に対して、電圧Ｖｃｏｍよりも所定の大きさだけ小さな電圧（電圧Ｂ）を電圧Ｖｐｒｅ＿ｗとしてＷＬデコーダ２４Ａ，２４Ｂに出力するための制御信号を出力する。メモリコントローラ３００は、さらに、プリチャージ回路２５に対して、電圧Ｖｃｏｍよりも所定の大きさだけ大きな電圧（電圧Ａ）を電圧Ｖｐｒｅ＿ｂとしてＢＬデコーダ２３Ａ，２３Ｂに出力するための制御信号を出力する。
　メモリコントローラ３００は、例えば、プリチャージ回路２５のＶｇｃｏｍをＨｉｇｈにし、各ビット線ＢＬおよび各ワード線ＷＬの電圧をＶｇｃｏｍにしたのち、プリチャージ回路２５のＶｇｃｏｍをＬｏｗにする。次に、メモリコントローラ３００は、例えば、プリチャージ回路２５のＶｇ３，Ｖｇ１をＨｉｇｈにし、Ｖｇ２，Ｖｇ０をＬｏｗにする。すると、ワード線ＷＬにチャージされた電荷の一部がキャパシタＣｐｕｍｐに移動し、ワード線ＷＬの電圧が低下する。次に、メモリコントローラ３００は、例えば、プリチャージ回路２５のＶｇ３，Ｖｇ１をＬｏｗにし、Ｖｇ２，Ｖｇ０をＨｉｇｈにする。すると、キャパシタＣｐｕｍｐの電荷の一部がビット線ＢＬに移動し、ビット線ＢＬの電圧が上昇する。その結果、ワード線ＷＬの電圧がＶｃｏｍよりも低い電圧Ｖｐｒｅ＿ｗとなり、ビット線ＢＬの電圧がＶｃｏｍよりも高い電圧Ｖｐｒｅ＿ｂとなる（図１３Ａ、図１７の期間Ｔ１）。
（ｉｉ）フローティング
　メモリコントローラ３００は、次に、選択対象のメモリセル１０Ａに接続されるデコーダ（例えば、ＷＬデコーダ２４ＡおよびＢＬデコーダ２３Ｂ）に対して、各ワード線ＷＬおよび各ビット線ＢＬをフローティング状態にする行アドレスおよび列アドレスを出力する。メモリコントローラ３００は、例えば、ＷＬデコーダ２４ＡおよびＢＬデコーダ２３Ｂの全てのアドレス端子ａ０，ａ１，ｂ１，ｂ２，ｂ３，ｓをＬｏｗにする。すると、ＷＬデコーダ２４ＡおよびＢＬデコーダ２３Ｂに接続された各ワード線ＷＬおよび各ビット線ＢＬがフローティング状態となる（図１３Ｂ、図１７の期間Ｔ２）。
（ｉｉｉ）選択
　メモリコントローラ３００は、次に、選択対象のメモリセル１０Ａに接続されるデコーダ（例えば、ＷＬデコーダ２４Ａ）に対して、上記の第１の行アドレスを行アドレスとして出力する。メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに未接続のデコーダ（例えば、ＷＬデコーダ２４Ｂ）に対して、上記の第２の行アドレスを行アドレスとして出力する。メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに接続されるデコーダ回路（例えば、ＢＬデコーダ２３Ｂ）に対して、上記の第１の列アドレスを列アドレスとして出力する。メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに未接続のデコーダ回路（例えば、ＢＬデコーダ２３Ａ）に対して、上記の第２の列アドレスを列アドレスとして出力する。
　メモリコントローラ３００は、さらに、ＷＬドライバ２２に対して、電圧Ｖｒｅｓｅｔ＿ｈをＷＬデコーダ２４Ａ，２４Ｂに出力するための制御信号を出力する。メモリコントローラ３００は、例えば、ＷＬドライバ２２のＶｇｓｅｔおよびＶｇｓｅｎｓｅをＬｏｗにし、ＷＬドライバ２２のＶｇｒｅｓｅｔをＨｉｇｈにする。メモリコントローラ３００は、さらに、ＢＬドライバ２１に対して、電圧Ｖｒｅｓｅｔ＿ｉをＢＬデコーダ２３Ａ，２３Ｂに出力するための制御信号を出力する。メモリコントローラ３００は、例えば、ＢＬドライバ２１のＶｇｓｅｔ１、Ｖｇｓｅｔ２およびＶｇｓｅｎｓｅをＬｏｗにし、ＢＬドライバ２１のＶｇｒｅｓｅｔをＨｉｇｈにする。これにより、選択対象のメモリセル１０Ａ（選択メモリセルＳ）に接続されたデコーダ（例えば、ＢＬデコーダ２３ＢおよびＷＬデコーダ２４Ａ）が、電圧Ｖｒｅｓｅｔ＿ｈおよび電圧Ｖｒｅｓｅｔ＿ｉを出力し、その結果、選択メモリセルＳに、電圧Ｖｒｅｓｅｔ＿ｈ－電圧Ｖｒｅｓｅｔ＿ｉ（＝リセット電圧）を印加する（図１６Ａ、図１７の期間Ｔ３）。ここで、リセット電圧は、メモリ素子１０Ｍが低抵抗状態から高抵抗状態に変化する消去閾値電圧以上の電圧が選択メモリセルＳにおけるメモリ素子１０Ｍに印加されるのに十分な大きさの電圧である。
　選択メモリセルＳに隣接する同一行のメモリセル１０Ａ（半選択メモリセルＨＷ）には、半選択メモリセルＨＷに接続されたデコーダ（例えば、ＢＬデコーダ２３ＡおよびＷＬデコーダ２４Ａ）が、電圧Ｖｐｒｅ＿ｂ－電圧Ｖｒｅｓｅｔ＿ｈを印加する。選択メモリセルＳに隣接する同一列のメモリセル１０Ａ（半選択メモリセルＨＢ）には、半選択メモリセルＨＢに接続されたデコーダ（例えば、ＢＬデコーダ２３ＢおよびＷＬデコーダ２４Ｂ）が、電圧Ｖｒｅｓｅｔ＿ｉ－電圧Ｖｐｒｅ＿ｗを印加する。このように、選択メモリセルＳには、リセット電圧が印加される。その結果、選択メモリセルＳの抵抗が低抵抗から上昇し、高抵抗状態となる。さらに、選択メモリセルＳに隣接する各半選択メモリセルＨＷおよび各半選択メモリセルＨＢには、リセット電圧よりも小さく、かつメモリセル１０Ａに抵抗変化が生じない程度に小さな固定電圧が印加される。
　なお、リセット動作では、選択メモリセルＳは、低抵抗から高抵抗へと変化するので、選択メモリセルＳに過大な電流が流れる虞は小さい。そのため、リセット電圧を供給するドライバに対して、電流制限回路を設ける必要はない。
（ｉｖ）抵抗変化
　メモリコントローラ３００は、次に、選択対象のメモリセル１０Ａに非接続のデコーダ（例えば、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａ）に対して、各ワード線ＷＬおよび各ビット線ＢＬをフローティング状態にする行アドレスおよび列アドレスを出力する。メモリコントローラ３００は、例えば、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａの全てのアドレス端子ａ０，ａ１，ｂ１，ｂ２，ｂ３，ｓをＬｏｗにする。すると、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａに接続された各ワード線ＷＬおよび各ビット線ＢＬがフローティング状態となる（図１６Ｂ）。
　リセット動作において、選択メモリセルＳに印加するリセット電圧は、セット電圧より小さいので、書き込み動作時のような電圧変動が生じたとしても、意図しない抵抗変化が起こる可能性は低いと考えられる。そのため、リセット動作においては、"（ｉｉｉ）選択" で与えたリセット電圧が"（ｉｖ）抵抗変化"の工程でも維持される。
（読み出し動作）
　図１８Ａは、読み出し時にメモリセルアレイ１０に印加される電圧の一例を表したものである。図１８Ｂは、読み出し後にメモリセルアレイ１０に印加される電圧の一例を表したものである。図１９は、読み出し対象のメモリセル１０Ａにおける電圧波形の一例を表したものである。なお、読み出し動作における（ｉ）プリチャージ、（ｉｉ）フローティングは、書き込み動作における（ｉ）プリチャージ、（ｉｉ）フローティングと同様である。
　メモリシステム２００は、（ｉ）プリチャージ、（ｉｉ）フローティング、（ｉｉｉ）選択、（ｉｖ）検出の順に、読み出し動作を実行する。
（ｉｉｉ）選択
　メモリコントローラ３００は、書き込み動作における（ｉ）プリチャージ、（ｉｉ）フローティングと同様の手順を実施した後、選択対象のメモリセル１０Ａに接続されるデコーダ（例えば、ＷＬデコーダ２４Ａ）に対して、第１の行アドレスを行アドレスとして出力する。メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに未接続のデコーダ（例えば、ＷＬデコーダ２４Ｂ）に対して、第２の行アドレスを行アドレスとして出力する。メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに接続されるデコーダ回路（例えば、ＢＬデコーダ２３Ｂ）に対して、第１の列アドレスを列アドレスとして出力する。メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに未接続のデコーダ回路（例えば、ＢＬデコーダ２３Ａ）に対して、第２の列アドレスを列アドレスとして出力する。
　メモリコントローラ３００は、さらに、ＷＬドライバ２２に対して、電圧Ｖｓｅｎｓｅ＿ｉをＷＬデコーダ２４Ａ，２４Ｂに出力するための制御信号を出力する。メモリコントローラ３００は、例えば、ＷＬドライバ２２のＶｇｓｅｔおよびＶｇｒｅｓｅｔをＬｏｗにし、ＷＬドライバ２２のＶｇｓｅｎｓｅをＨｉｇｈにする。メモリコントローラ３００は、さらに、ＢＬドライバ２１に対して、電圧Ｖｓｅｎｓｅ＿ｈをＢＬデコーダ２３Ａ，２３Ｂに出力するための制御信号を出力する。メモリコントローラ３００は、例えば、ＢＬドライバ２１のＶｇｓｅｔ１、Ｖｇｓｅｔ２およびＶｇｒｅｓｅｔをＬｏｗにし、ＢＬドライバ２１のＶｇｓｅｎｓｅをＨｉｇｈにする。これにより、選択対象のメモリセル１０Ａ（選択メモリセルＳ）に接続されたデコーダ（例えば、ＢＬデコーダ２３ＢおよびＷＬデコーダ２４Ａ）が、電圧Ｖｓｅｎｓｅ＿ｉおよび電圧Ｖｓｅｎｓｅ＿ｈを出力し、その結果、電圧Ｖｓｅｎｓｅ＿ｉ－電圧Ｖｓｅｎｓｅ＿ｈの電位差（センス電圧）を印加する（図１８Ａ、図１９の期間Ｔ３）。ここで、センス電圧は、メモリ素子１０Ｍが高抵抗状態から低抵抗状態に変化する書き込み閾値電圧よりも小さな電圧が選択メモリセルＳにおけるメモリ素子１０Ｍに印加されるのに十分な大きさの電圧であって、かつスイッチ素子１０Ｓがオフする電圧よりも高い電圧が選択メモリセルＳにおけるスイッチ素子１０Ｓに印加されるのに十分な大きさの電圧である。
　選択メモリセルＳに隣接する同一行のメモリセル１０Ａ（半選択メモリセルＨＷ）には、半選択メモリセルＨＷに接続されたデコーダ（例えば、ＢＬデコーダ２３ＡおよびＷＬデコーダ２４Ａ）が、電圧Ｖｐｒｅ＿ｂ－電圧Ｖｓｅ・BR>獅唐・Qｉを印加する。選択メモリセルＳに隣接する同一列のメモリセル１０Ａ（半選択メモリセルＨＢ）には、半選択メモリセルＨＢに接続されたデコーダ（例えば、ＢＬデコーダ２３ＢおよびＷＬデコーダ２４Ｂ）が、電圧Ｖｓｅｎｓｅ＿ｈ－電圧Ｖｐｒｅ＿ｗを印加する。このように、選択メモリセルＳには、センス電圧が印加される。その結果、選択メモリセルＳの抵抗が低抵抗または高抵抗のまま変化しない。さらに、選択メモリセルＳに隣接する各半選択メモリセルＨＷおよび各半選択メモリセルＨＢには、セット電圧よりも小さく、かつメモリセル１０Ａが選択されない小さな固定電圧が印加される。
（ｉｖ）検出
　メモリコントローラ３００は、次に、選択対象のメモリセル１０Ａに非接続のデコーダ（例えば、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａ）に対して、各ワード線ＷＬおよび各ビット線ＢＬをフローティング状態にする行アドレスおよび列アドレスを出力する。メモリコントローラ３００は、例えば、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａの全てのアドレス端子ａ０，ａ１，ｂ１，ｂ２，ｂ３，ｓをＬｏｗにする。すると、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａに接続された各ワード線ＷＬおよび各ビット線ＢＬがフローティング状態となる（図１８Ｂ）。
　読み出し動作において、選択メモリセルＳに印加するセンス電圧は、セット電圧より小さいので、書き込み動作時のような電圧変動が生じたとしても、意図しない抵抗変化が起こる可能性は低いと考えられる。そのため、読み出し動作においては、"（ｉｉｉ）選択" で与えたセンス電圧が"（ｉｖ）検出" の工程でも維持される。
　ところで、読み出し動作において、カレントミラー回路２２Ｂは、"（ｉｉｉ）選択"において、選択されたワード線ＷＬに流れる電流を、規定の電流値"Ｉｓｅｃ＿ｃ"に制限する。具体的には、選択されたワード線ＷＬに流れる電流がＩｓｅｃ＿ｃ未満の場合には、選択されたワード線ＷＬにＶｓｅｎｓｅ＿ｉが印加され、その結果、選択されたワード線ＷＬに流れる電流がＩｓｅｃ＿ｃに達した場合には、電流がＩｓｅｃ＿ｃを超えないよう、カレントミラー回路２２Ｂは、選択されたワード線ＷＬの電圧を上昇させる。ここで、Ｉｓｅｃ＿ｃは、選択メモリセルＳを抵抗変化させてしまわないように、書き込み動作時の"（ｉｖ）抵抗変化"の工程において選択メモリセルＳに流す電流よりも、十分低い値が設定される。すなわち、Ｉｓｅｎｓｅ＿ｃは、Ｉｓｅｃ＿ｃよりも小さい。
　選択メモリセルＳのスイッチ素子１０Ｓが高抵抗状態となっている場合、センス電圧が選択メモリセルＳに印加されても、選択メモリセルＳのスイッチ素子１０Ｓには、ｓｅｎｓｅ＿ｃ未満のわずかな電流しか流れない。そのため、図１９の選択ＷＬ（選択セル：ＨＲＳ）の線で示したように、選択されたワード線ＷＬの電圧はＶｓｅｎｓｅ＿ｉのまま変化しない。
　選択メモリセルＳのスイッチ素子１０Ｓが低抵抗状態となっている場合、センス電圧が選択メモリセルＳに印加されると、選択メモリセルＳに流れる電流はＩｓｅｎｓｅ＿ｃに達し、選択されたワード線ＷＬの電圧が上昇する。ただし、選択されたワード線ＷＬの電圧上昇が、図１９の選択ＷＬ（選択セル：ＬＲＳ，ｃａｓｅ１）の線で示したように"（ｉｉｉ）選択"の工程において速やかに生じる場合と、図１９の選択ＷＬ（選択セル：ＬＲＳ，ｃａｓｅ２）の線で示したように、"（ｉｖ）検出"の工程に入って一定の時間が経過した後に生じる場合がある。図１９の選択ＷＬ（選択セル：ＬＲＳ，ｃａｓｅ２）は、特に、半選択状態のメモリセルに流れる電流によって、選択されたビット線ＢＬ及び選択されたワード線ＷＬに電圧降下が生じ、選択メモリセルＳの両端に十分な電圧が加わらなかった場合に起こる。このような場合、"（ｉｖ）検出"の工程に入って一定時間が経過し、フローティング状態にある非選択のビット線ＢＬ及び非選択のワード線ＷＬの電圧が変動すると、半選択メモリセルに流れる電流が減少して電圧降下が小さくなり、選択メモリセルＳに十分な電圧が印加されると共にＩｓｅｎｓｅ＿ｃが流れ、選択されたワード線ＷＬの電圧が上昇する。図１９の選択ＷＬ（選択セル：ＬＲＳ，ｃａｓｅ２）のように、選択されたビット線ＢＬ及び選択されたワード線ＷＬにおける電圧降下が顕著で無い場合は、図１９の選択ＷＬ（選択セル：ＬＲＳ，ｃａｓｅ２）の線で示したように、速やかに選択されたワード線ＷＬの電圧上昇が起こる。
　ＷＬドライバ２１がワード線ＷＬを選択しているとき、そのワード線ＷＬには、読み出し回路２６も接続されている。基準電圧Ｖｒｅｆが図１９に示した位置に設定されている場合には、読み出し回路２６は、選択されたワード線ＷＬの電圧が基準電圧Ｖｒｅｆに対して高いか低いかを判定することができる。この場合、選択されたワード線ＷＬの電圧が基準電圧Ｖｒｅｆより高い場合には、選択メモリセルＳが低抵抗状態となっていると判断し、選択されたワード線ＷＬの電圧が基準電圧Ｖｒｅｆより低い場合には、選択メモリセルＳが高抵抗状態となっていると判断することができる。読み出し回路２６は、図１９の選択ＷＬ（選択セル：ＬＲＳ，ｃａｓｅ２）の線の例を考慮すると、このような判定を、図１９中のＴｓｅｎｅｓ１のタイミングよりは、図１９中のＴｓｅｎｅｓ２のタイミングで行うことが望ましい。図１９の選択ＷＬ（選択セル：ＬＲＳ，ｃａｓｅ２）の線の例が生じる確率が非常に低い場合には、読み出し回路２６は、図１９中のＴｓｅｎｅｓ１のタイミングで上記の判定を行ってもよい。このとき、"（ｉｖ）検出"の工程が省略されてもよい。
[効果]
　次に、本実施の形態のメモリシステム２００の効果について説明する。
　図１１に記載のデコーダのポストデコーダＰｓｔＤでは、他の出力端子ｌｉｎｅとは共用されない、１つ出力端子ｌｉｎｅ専用のスイッチ素子が、配線ｌｉｎｅごとに２つずつ設けられている。つまり、図１１に記載のデコーダは、２Ｔデコーダである。そのため、図１１に記載のデコーダでは、ポストデコーダＰｓｔＤにおけるスイッチ素子の数の多さに起因して、ポストデコーダＰｓｔＤの回路面積が大きくなってしまう。
　一方、本実施の形態のメモリシステム２００では、選択対象メモリセルＳに接続されるワード線ＷＬ（選択されるワード線ＷＬ）と、選択されるワード線ＷＬに隣接するワード線ＷＬとには、互いに独立した回路で構成された２つのデコーダ回路（デコーダ回路２４Ａ，２４Ｂ）が１つずつ接続される。さらに、本実施の形態のメモリシステム２００では、選択対象メモリセルＳに接続されるビット線ＢＬ（選択されるビット線ＢＬ）と、ビット線ＢＬに隣接するビット線ＢＬとには、互いに独立した回路で構成された２つのデコーダ回路（デコーダ回路２３Ａ，２３Ｂ）が１つずつ接続される。これにより、デコーダ回路２４Ａから出力される電圧と、デコーダ回路２４Ｂから出力される電圧とを互いに異ならせることにより、選択されるワード線ＷＬと、選択されるワード線ＷＬに隣接するワード線ＷＬとに対して、互いに異なる２種類の電圧を印加することができる。同様に、デコーダ回路２３Ａから出力される電圧と、デコーダ回路２３Ｂから出力される電圧とを互いに異ならせることにより、選択されるビット線ＢＬと、選択されるビット線ＢＬに隣接するビット線ＢＬとに対して、互いに異なる２種類の電圧を印加することができる。これにより、選択メモリセルＳへアクセス電圧が印加されたときに、配線間の容量性結合による非選択メモリの電圧変動を抑えることができる。
　また、本実施の形態のメモリシステム２００では、選択されるワード線ＷＬと、選択されるワード線ＷＬに隣接するワード線ＷＬとが互いに異なるデコーダ回路（デコーダ回路２４Ａ，２４Ｂ）によって駆動される。さらに、選択されるビット線ＢＬと、選択されるビット線ＢＬに隣接するビット線ＢＬとが互いに異なるデコーダ回路（デコーダ回路２３Ａ，２３Ｂ）によって駆動される。これにより、各デコーダ回路（デコーダ回路２４Ａ，２４Ｂおよびデコーダ回路２３Ａ，２３Ｂ）として、各配線あたり、１個のスイッチ素子１０Ｓを備えたデコーダ回路を用いればよく、各配線あたり、少なくとも２個のスイッチ素子を備えたデコーダ回路を用いる必要がない。従って、デコーダ回路のフロア面積の増大を抑えつつ、配線間の容量性結合の影響を抑えることができる。
＜２．変形例＞
　以下に、上記実施の形態のメモリセルアレイユニット４００、または上記実施の形態のメモリシステム２００の変形例について説明する。なお、以下では、上記実施の形態と共通の構成要素に対しては、上記実施の形態で付されていた符号と同一の符号が付される。また、上記実施の形態と異なる構成要素の説明を主に行い、上記実施の形態と共通の構成要素の説明については、適宜、省略するものとする。
［変形例Ａ］
　図２０は、上記実施の形態のメモリセルアレイユニット４００の機能ブロックの一変形例を表したものである。本変形例のメモリセルアレイユニット４００は、プリチャージ回路２５の代わりにＶｃｏｍ回路２７を備えている点で、上記実施の形態のメモリセルアレイユニット４００の構成と相違する。そこで、以下では、Ｖｃｏｍ回路２７に関係する内容について主に説明し、それ以外の説明については、適宜、省略するものとする。
　図２１は、Ｖｃｏｍ回路２７の回路構成の一例を表したものである。Ｖｃｏｍ回路２７は、プリチャージ回路２５において常に端子Ｖｇ１,Ｖｇ２にＬｏｗが印加されているときのプリチャージ回路２５の機能と同等の機能を有するものである。Ｖｃｏｍ回路２７は、メモリコントローラ３００による制御に従って、電源回路５００から供給される１種類の電圧（Ｖｃｏｍ）を、各デコーダ回路（デコーダ回路２４Ａ，２４Ｂおよびデコーダ回路２３Ａ，２３Ｂ）の入力端子ｃｏｍに出力する。従って、本変形例では、"（ｉ）プリチャージ"の工程が設けられておらず、"（ｉｉ）フローティング"の工程から、書き込み動作、リセット動作および読み取り動作が行われる。ただし、本変形例では、"（ｉｉ）フローティング"の工程の最初に、各デコーダ回路（デコーダ回路２３Ａまたはデコーダ回路２３Ｂ）が、電圧Ｖｐｒｅ＿ｗ、電圧Ｖｐｒｅ＿ｂの代わりに、電圧Ｖｃｏｍを出力する。つまり、各デコーダ回路（デコーダ回路２３Ａまたはデコーダ回路２３Ｂ）が、電圧値の互いに等しい電圧（電圧Ｖｃｏｍ）を出力する。
　本変形例では、プリチャージが省略されるとともに、各デコーダ回路（デコーダ回路２３Ａまたはデコーダ回路２３Ｂ）が、電圧Ｖｐｒｅ＿ｗ、電圧Ｖｐｒｅ＿ｂの代わりに、電圧Ｖｃｏｍを出力する。これにより、各デコーダ回路（デコーダ回路２３Ａまたはデコーダ回路２３Ｂ）が、繰り返し、メモリセルアレイ１０にアクセスする場合に、メモリセルアレイ１０にアクセスする度に、プリチャージを行う必要がない。
　また、本変形例では、デコーダ回路２３Ａがメモリセルアレイ１０にアクセスしている間、デコーダ回路２３Ｂが常に、非選択のビット線ＢＬおよびワード線ＷＬにＶｃｏｍを出力している。さらに、選択されたビット線ＢＬおよびワード線ＷＬから、フローティング状態の非選択のビット線ＢＬおよびワード線ＷＬに流出入する電流の一部は、配線間の寄生容量の充電に寄与する事が無い。さらに、上記電流の一部は、フローティング状態にある非選択のビット線ＢＬと、Ｖｃｏｍが印加された非選択のワード線ＷＬとの間、または、フローティング状態にある非選択のワード線ＷＬと、Ｖｃｏｍが印加された非選択のビット線ＢＬとの間に接続された非選択のメモリセル１０Ａに流れる。そのため、フローティング状態にある非選択の配線に生じる電圧変化は、プリチャージが行われる上記実施の形態の場合と比べて、非常に小さい。
　従って、本変形例では、各デコーダ回路（デコーダ回路２３Ａまたはデコーダ回路２３Ｂ）が、繰り返し、メモリセルアレイ１０にアクセスする際の遅延時間を少なくすることができる。ただし、アクセス電圧印加中に半選択メモリセルに流れる電流量が、上記実施の形態においてアクセス電圧印加中に半選択メモリセルに流れる電流量よりも大きくなる。そのため、アクセス電圧印加中の消費電力量の観点では、本変形例よりも、上記実施の形態の方が優れている。
　なお、本変形例において、Ｖｃｏｍ回路２７の代わりに、プリチャージ回路２５が設けられていてもよい。ただし、その場合には、メモリコントローラ３００は、プリチャージ回路２５の端子Ｖｇ１,Ｖｇ２に対して常にＬｏｗを出力し、Ｖｃｏｍ回路２７と同様の機能を有するものとして、プリチャージ回路２５を利用してもよい。
［変形例Ｂ］
　図２６は、本変形例に係るメモリシステム２００における書き込み手順の一例を表したものである。上記実施の形態において、メモリコントローラ３００は、書き込みに失敗したときだけ、プリチャージを行った上で、選択メモリセルＳへの書き込みを行ってもよい。
　メモリコントローラ３００は、最初に、プリチャージを省略して、選択対象のメモリセル１０Ａ（選択メモリセルＳ）への書き込みを行う（ステップＳ１０１）。具体的には、メモリコントローラ３００は、最初の書き込み動作の際には、プリチャージ回路２５の端子Ｖｇ１,Ｖｇ２に対して常にＬｏｗを出力し、Ｖｃｏｍ回路２７と同様の機能を有するものとして、プリチャージ回路２５を利用する。つまり、メモリコントローラ３００は、最初の書き込み動作の際には、プリチャージ回路２５に対して、電源回路５００から供給される１種類の電圧（Ｖｃｏｍ）を、各デコーダ回路（デコーダ回路２４Ａ，２４Ｂおよびデコーダ回路２３Ａ，２３Ｂ）の入力端子ｃｏｍに出力するよう、制御信号を出力する。従って、プリチャージ回路２５は、最初の書き込み動作の際には、メモリコントローラ３００による制御に従って、電圧値の互いに等しい電圧Ｖｃｏｍを、各デコーダ回路（デコーダ回路２４Ａ，２４Ｂおよびデコーダ回路２３Ａ，２３Ｂ）の入力端子ｃｏｍに出力する。
　メモリコントローラ３００は、電圧値の互いに等しい電圧Ｖｃｏｍを各デコーダ回路（デコーダ回路２４Ａ，２４Ｂおよびデコーダ回路２３Ａ，２３Ｂ）の入力端子ｃｏｍに出力するよう、プリチャージ回路２５を制御した結果、選択メモリセルＳへの書き込みが成功したか否か判定する（ステップＳ１０２）。具体的には、メモリコントローラ３００は、選択メモリセルＳが低抵抗状態か否かを判定する。その結果、選択メモリセルＳが低抵抗状態である場合には、メモリコントローラ３００は、選択メモリセルＳへの書き込みが成功したことをホストコンピュータ１００に通知する（ステップＳ１０３）。
　選択メモリセルＳが高抵抗状態である場合には、メモリコントローラ３００は、プリチャージを行った上で、選択メモリセルＳへの書き込みを再度、行う（ステップＳ１０４）。その後、メモリコントローラ３００は、選択メモリセルＳへの書き込みが成功したか否か判定する。具体的には、メモリコントローラ３００は、選択メモリセルＳが低抵抗状態か否かを判定する（ステップＳ１０５）。その結果、選択メモリセルＳが低抵抗状態である場合には、メモリコントローラ３００は、選択メモリセルＳへの書き込みが成功したことをホストコンピュータ１００に通知する（ステップＳ１０３）。選択メモリセルＳが高抵抗状態である場合には、メモリコントローラ３００は、選択メモリセルＳへの書き込みが失敗したことをホストコンピュータ１００に通知する（ステップＳ１０６）。
　本変形例では、選択メモリセルＳへの最初の書き込みのときだけ、プリチャージが省略される。これにより、書き込み失敗が頻発するのを抑制しつつ、各デコーダ回路（デコーダ回路２３Ａまたはデコーダ回路２３Ｂ）が、繰り返し、メモリセルアレイ１０にアクセスする際の遅延時間を少なくすることができる。
［変形例Ｃ］
　図２７は、本変形例に係るメモリシステム２００における書き込み手順の一例を表したものである。上記実施の形態および変形例Ａ，Ｂにおいて、メモリコントローラ３００は、選択メモリセルＳの物理的位置に応じて、電圧値の互いに異なる２種類の電圧（電圧Ｖｐｒｅ＿ｗ、電圧Ｖｐｒｅ＿ｂ）、または、電圧値の互いに等しい電圧（電圧Ｖｃｏｍ）を出力するよう、プリチャージ回路２５を制御してもよい。
　具体的には、メモリコントローラ３００は、まず、選択メモリセルＳの書き込み位置を検出する（ステップＳ２０１）。次に、メモリコントローラ３００は、選択メモリセルＳの書き込み位置が、各デコーダ回路（デコーダ回路２３Ａまたはデコーダ回路２３Ｂ）の位置から規定の距離以上離れているか否か判定する（ステップＳ２０２）。選択メモリセルＳの書き込み位置が、各デコーダ回路の位置から規定の距離以上離れていない場合には、メモリコントローラ３００は、プリチャージを省略して、選択メモリセルＳへの書き込みを行う（ステップＳ２０３）。選択メモリセルＳの書き込み位置が、各デコーダ回路の位置から規定の距離以上離れている場合には、メモリコントローラ３００は、プリチャージをおこなった上で、選択メモリセルＳへの書き込みを行う（ステップＳ２０４）。
　本変形例では、選択メモリセルＳの書き込み位置に応じて、プリチャージが省略される。これにより、書き込み失敗が頻発するのを抑制しつつ、各デコーダ回路（デコーダ回路２３Ａまたはデコーダ回路２３Ｂ）が、繰り返し、メモリセルアレイ１０にアクセスする際の遅延時間を少なくすることができる。
［変形例Ｄ］
　図２８、図２９、図３０は、本変形例に係るプリチャージ回路２５の回路構成の一変形例を表したものである。プリチャージ回路２５は、例えば、図２８に示したように、ビット線ＢＬ用のプリチャージ回路と、ワード線ＷＬ用のプリチャージ回路とを互いに別体で有していてもよい。また、例えば、図２９、または、図３０に示したプリチャージ回路を、ビット線ＢＬ用と、ワード線ＷＬ用とでそれぞれ設けてもよい。このようにした場合には、プリチャージ時に、ビット線ＢＬの電圧と、プリチャージの電圧とを互いに独立に制御することができる。
［変形例Ｅ］
　図３１は、本変形例に係るメモリセルアレイ１０の斜視構成の一例を表したものである。図３２は、図３１のメモリセルアレイ１０の等価回路の一例を表したものである。上記実施の形態およびその変形例では、複数のメモリセル１０Ａが積層配置となっていた。しかし、例えば、図３１に示したように、上記実施の形態およびその変形例において、複数のメモリセル１０Ａが単層配置となっていてもよい。このとき、メモリセルアレイ１０において、例えば、図３１に示したように、複数の垂直ビット線ＶＢＬおよび複数のワード線ＷＬが、水平面内において、所定の間隙を介して互いに対向配置されていてもよい。さらに、各メモリセル１０Ａが、例えば、図３１に示したように、水平面内において、垂直ビット線ＶＢＬおよびワード線ＷＬによって挟み込まれていてもよい。つまり、本変形例において、メモリセルアレイ１０は、上記実施の形態およびその変形例と同様に、Ｖ３Ｄ構造を備えていてもよい。
　また、上記実施の形態およびその変形例では、ワード線ＷＬ用のデコーダと、ビット線ＢＬ用のデコーダが、それぞれ、２つずつ、設けられていた。しかし、例えば、図３２に示したように、上記実施の形態およびその変形例において、ワード線ＷＬ用のデコーダと、ビット線ＢＬ用のデコーダが、３つずつ以上、設けられていてもよい。なお、図３２の等価回路において、各メモリセル１０Ａが同一層内に設けられている。メモリセルアレイ１０は、図３２のように等価回路で表現した場合には、クロスポイントメモリセルアレイと等価であることがわかる。
　以上、実施の形態およびその変形例Ａ～Ｅを挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本技術の効果は、本明細書中に記載された効果に限定されるものではない。本技術が、本明細書中に記載された効果以外の効果を持っていてもよい。
　例えば、上記実施の形態およびその変形例において、プリチャージ回路２５に用いられるスイッチ素子は、例えば、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタなどで構成されている。また、例えば、上記実施の形態およびその変形例Ａ～Ｅにおいて、プリチャージ回路２５に用いられるスイッチ素子が、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを対にしてソースおよびドレインを結線したＣＭＯＳアナログスイッチで構成されていてもよい。
　また、例えば、上記実施の形態およびその変形例において、行方向のデコーダ回路の数が、３つ以上となっていてもよい。また、例えば、上記実施の形態およびその変形例Ａ～Ｅにおいて、列方向のデコーダ回路の数が、３つ以上となっていてもよい。
　また、例えば、上記実施の形態およびその変形例において、ＷＬデコーダ２４Ｂが省略され、ＷＬデコーダ２４Ａが全てのワード線ＷＬに接続されていてもよい。このようにした場合には、例えば、ＷＬデコーダ２４Ａが選択メモリセルＳに接続されたワード線ＷＬを選択し、各ワード線ＷＬの電位が安定した後に、ＢＬデコーダ２３Ａ，２３ｂが選択メモリセルＳに接続されたビット線ＷＬを選択してもよい。これにより、複数のビット線ＷＬにおいて、各ワード線ＷＬの電位の変動に起因するクロストークが発生するのを抑制することができる。
　また、例えば、上記実施の形態およびその変形例において、読み取り回路２６が、図７に記載したように、ＷＬドライバ２２のＣ点に接続されていてもよい。このようにした場合には、リセット動作や、書き込み動作の際に、ＶｇｓｅｎｓｅをＬｏｗにすることにより、読み取り回路２６を、ワード線ＷＬから切り離すことができる。
　また、例えば、上記実施の形態およびその変形例において、メモリコントローラ３００は、プリチャージ回路２５の端子ＶｇｃｏｍをＨｉｇｈにして、各ビット線ＢＬおよび各ワード線ＷＬの電圧を電圧Ｖｃｏｍにする代わりに、プリチャージ回路２５の端子Ｖｇ０，Ｖｇ３をＨｉｇｈにしてもよい。このとき、プリチャージ回路２５において、端子Ｖｇｃｏｍの接続されたスイッチ素子が省略されていてもよい。このようにした場合であっても、プリチャージ回路２５の端子Ｖｇ０，Ｖｇ３をＨｉｇｈにすることにより、各ビット線ＢＬおよび各ワード線ＷＬの電圧をＶｃｏｍに近い値にすることができる。
　上記実施の形態およびその変形例では、メモリセルアレイ１０は、Ｖ３Ｄ構造となっていた。しかし、上述したように、メモリセルアレイ１０は、等価回路で表現した場合には、クロスポイント構造と等価である。従って、本開示は、Ｖ３Ｄ構造のメモリセルアレイだけでなく、クロスポイント構造のメモリセルアレイにも適用可能である。
　また、例えば、本技術は以下のような構成を取ることができる。
（１）
　互いに直列接続された選択素子および可変抵抗素子を含む電流経路を有し、行列状に配置された複数のメモリセルと、
　行方向に延在し、各前記電流経路の一端に接続された複数の行配線と、
　列方向に延在し、各前記電流経路の他端に接続された複数の列配線と、
　各偶数行の前記行配線に接続された第１デコーダ回路と、
　各奇数行の前記行配線に接続された第２デコーダ回路と、
　各偶数列の前記列配線に接続された第３デコーダ回路と、
　各奇数列の前記列配線に接続された第４デコーダ回路と、
　前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路および前記第４デコーダ回路に印加する電圧を制御する電圧制御回路と、
　前記電圧制御回路を制御するとともに、前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路、前記第４デコーダ回路を互いに独立に制御するコントローラと
　を備えた
　メモリシステム。
（２）
　前記第１デコーダ回路および前記第２デコーダ回路は、２つの第１の電圧入力端子と、複数の第１のアドレス入力端子とを有し、複数の前記第１のアドレス入力端子に入力された行アドレスのデコードを行うことにより、複数の前記行配線と、複数の前記第１の電圧入力端子との接続態様を設定し、
　前記第３デコーダ回路および前記第４デコーダ回路は、２つの第２の電圧入力端子と、複数の第２のアドレス入力端子とを有し、複数の前記第２のアドレス入力端子に入力された列アドレスのデコードを行うことにより、複数の前記列配線と、複数の前記第２の電圧入力端子との接続態様を設定し、
　前記コントローラは、前記行アドレスおよび前記列アドレスを生成し、前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路および前記第４デコーダ回路に出力する
　（１）に記載のメモリシステム。
（３）
　前記第１デコーダ回路および前記第２デコーダ回路は、前記行配線ごとに１つずつ設けられた前記デコードのための複数の第１のスイッチ素子を、割り当てられた前記行配線の数だけ有し、
　前記第３デコーダ回路および前記第４デコーダ回路は、前記列配線ごとに１つずつ設けられた前記デコードのための複数の第２のスイッチ素子を、割り当てられた前記列配線の数だけ有する
　（２）に記載のメモリシステム。
（４）
　前記電圧制御回路は、第１電圧および第２電圧を前記第１デコーダ回路および前記第２デコーダ回路の２つの前記第１の電圧入力端子に出力するとともに、第３電圧および第４電圧を前記第３デコーダ回路および前記第４デコーダ回路の２つの前記第２の電圧入力端子に出力する
　（２）または（３）に記載のメモリシステム。
（５）
　前記コントローラは、前記第１デコーダ回路および前記第２デコーダ回路のうち、選択対象の前記メモリセルに接続されたデコーダ回路に対して、第１の行アドレスを前記行アドレスとして出力し、
　前記コントローラは、さらに、前記第１デコーダ回路および前記第２デコーダ回路のうち、選択対象の前記メモリセルに未接続のデコーダ回路に対して、第２の行アドレスを前記行アドレスとして出力し、
　前記第１の行アドレスは、選択対象の前記メモリセルに接続された前記行配線を前記第１電圧が出力される前記第１の電圧入力端子に接続するとともに、選択対象の前記メモリセルに未接続の各前記行配線をフローティング状態にする行アドレスであり、
　前記第２の行アドレスは、複数の前記行配線のうち、少なくとも、選択対象の前記メモリセルに接続された前記行配線に隣接する各前記行配線の電圧を前記第２電圧に設定する行アドレスである
　（２）ないし（４）のいずれか１つに記載のメモリシステム。
（６）
　前記コントローラは、前記第３デコーダ回路および前記第４デコーダ回路のうち、選択対象の前記メモリセルに接続されたデコーダ回路に対して、第１の列アドレスを前記列アドレスとして出力し、
　前記コントローラは、さらに、前記第３デコーダ回路および前記第４デコーダ回路のうち、選択対象の前記メモリセルに未接続のデコーダ回路に対して、第２の列アドレスを前記列アドレスとして出力し、
　前記第１の列アドレスは、選択対象の前記メモリセルに接続された前記列配線を前記第３電圧が出力される前記第２の電圧入力端子に接続するとともに、選択対象の前記メモリセルに未接続の各前記列配線をフローティング状態にする列アドレスであり、
　前記第２の列アドレスは、複数の前記列配線のうち、少なくとも、選択対象の前記メモリセルに接続された前記列配線に隣接する各前記列配線の電圧を前記第４電圧に設定する列アドレスである
　（５）に記載のメモリシステム。
（７）
　前記電圧制御回路は、選択対象の前記メモリセルに対してデータが書き込まれるときには、前記可変抵抗素子が高抵抗状態から低抵抗状態に変化する書き込み閾値電圧以上の電圧が選択対象の前記メモリセルにおける前記可変抵抗素子に印加されるのに十分な大きさの電圧を、前記第１電圧および前記第３電圧として出力する
　（６）に記載のメモリシステム。
（８）
　前記電圧制御回路は、選択対象の前記メモリセルのデータが読み出されるときには、前記閾値電圧よりも小さな電圧が選択対象の前記メモリセルにおける前記可変抵抗素子に印加されるのに十分な大きさの電圧であって、かつ前記選択素子がオフする電圧よりも高い電圧が選択対象の前記メモリセルにおける前記選択素子に印加されるのに十分な大きさの電圧を、前記第１電圧および前記第３電圧として出力する
　（７）に記載のメモリシステム。
（９）
　前記コントローラは、前記第１デコーダ回路および前記第２デコーダ回路に対して、各前記行配線を前記第２電圧が出力される前記第１の電圧入力端子に接続する第３の行アドレスを前記行アドレスとして出力するとともに、前記第３デコーダ回路および前記第４デコーダ回路に対して、各前記列配線の電圧を前記第４電圧が出力される前記第２の電圧入力端子に接続する第３の列アドレスを前記列アドレスとして出力した後に、前記第１デコーダ回路および前記第２デコーダ回路に対して、前記第１の行アドレスおよび前記第２の行アドレスを出力するとともに、前記第３デコーダ回路および前記第４デコーダ回路に対して、前記第１の列アドレスおよび前記第２の列アドレスを出力する
　（６）ないし（８）のいずれか１つに記載のメモリシステム。
（１０）
　前記電圧制御回路は、電圧値の互いに異なる２種類の電圧を、前記第２電圧および前記第４電圧として出力する
　（６）ないし（８）のいずれか１つに記載のメモリシステム。
（１１）
　前記電圧制御回路は、電圧値の互いに等しい電圧を、前記第２電圧および前記第４電圧として出力する
　（６）ないし（８）のいずれか１つに記載のメモリシステム。
（１２）
　前記コントローラは、選択対象の前記メモリセルの物理的位置に応じて、電圧値の互いに異なる２種類の電圧、または、電圧値の互いに等しい電圧を、前記第２電圧および前記第４電圧として出力するよう、前記電圧制御回路を制御する
　（６）ないし（８）のいずれか１つに記載のメモリシステム。
（１３）
　前記コントローラは、電圧値の互いに等しい電圧を、前記第２電圧および前記第４電圧として出力するよう、前記電圧制御回路を制御した結果、選択対象の前記メモリセルへの書き込みに失敗した場合には、電圧値の互いに異なる２種類の電圧を、前記第２電圧および前記第４電圧として出力するよう、前記電圧制御回路を制御した上で、選択対象の前記メモリセルへの書き込みを再度行う
　（６）ないし（８）のいずれか１つに記載のメモリシステム。
（１４）
　前記コントローラは、選択対象の前記メモリセルの選択が行われた後、選択対象の前記メモリセルに未接続の各前記行配線および各前記列配線をフローティング状態に設定する第３の行アドレスを、前記行アドレスとして出力する
　（６）ないし（８）のいずれか１つに記載のメモリシステム。
（１５）
　前記コントローラは、選択対象の前記メモリセルの選択が行われた後、選択対象の前記メモリセルに接続された前記列配線の電圧を前記第３電圧よりも小さな電圧に設定する第３の列アドレスを、前記列アドレスとして出力する
　（６）ないし（８）のいずれか１つに記載のメモリシステム。
（１６）
　互いに直列接続された選択素子および可変抵抗素子を含む電流経路を有し、行列状に配置された複数のメモリセルと
　行方向に延在し、各前記電流経路の一端に接続された複数の行配線と、
　列方向に延在し、各前記電流経路の他端に接続された複数の列配線と、
　各偶数行の前記行配線に接続された第１デコーダ回路と、
　各奇数行の前記行配線に接続された第２デコーダ回路と、
　各偶数列の前記列配線に接続された第３デコーダ回路と、
　各奇数列の前記列配線に接続された第４デコーダ回路と
　を備え、
　前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路、前記第４デコーダ回路は、それぞれ、互いに独立した回路で構成されている
　メモリ装置。
（１７）
　互いに直列接続された選択素子および可変抵抗素子を含む電流経路を有し、行列状に配置された複数のメモリセルと、
　行方向に延在し、各前記電流経路の一端に接続された複数の行配線と、
　列方向に延在し、各前記電流経路の他端に接続された複数の列配線と、
　各偶数行の前記行配線に接続された第１デコーダ回路と、
　各奇数行の前記行配線に接続された第２デコーダ回路と、
　各偶数列の前記列配線に接続された第３デコーダ回路と、
　各奇数列の前記列配線に接続された第４デコーダ回路と、
　を備えたメモリ装置におけるメモリ制御方法であって、
　前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路、前記第４デコーダ回路を互いに独立に制御すること
　を含む
　メモリ制御方法。
（１８）
　前記第１デコーダ回路および前記第２デコーダ回路のうち、選択対象の前記メモリセルに接続されたデコーダ回路から、選択対象の前記メモリセルに接続された前記行配線に前記第１電圧を出力するとともに、選択対象の前記メモリセルに未接続の各前記行配線をフローティング状態にすることと、
　前記第１デコーダ回路および前記第２デコーダ回路のうち、選択対象の前記メモリセルに未接続のデコーダ回路から、複数の前記行配線のうち、少なくとも、選択対象の前記メモリセルに接続された前記行配線に隣接する各前記行配線に前記第２電圧を出力すること
と、
　前記第３デコーダ回路および前記第４デコーダ回路のうち、選択対象の前記メモリセルに接続されたデコーダ回路から、選択対象の前記メモリセルに接続された前記列配線に前記第３電圧を出力するとともに、選択対象の前記メモリセルに未接続の各前記列配線をフローティング状態にすることと、
　前記第３デコーダ回路および前記第４デコーダ回路のうち、選択対象の前記メモリセルに未接続のデコーダ回路から、複数の前記列配線のうち、少なくとも、選択対象の前記メモリセルに接続された前記列配線に隣接する各前記列配線に前記第４電圧を出力することと
　を含む
　（１７）に記載のメモリ制御方法。
（１９）
　前記可変抵抗素子が高抵抗状態から低抵抗状態に変化する書き込み閾値電圧以上の電圧が選択対象の前記メモリセルにおける前記可変抵抗素子に印加されるのに十分な大きさの電圧を、前記第１電圧および前記第３電圧として、選択対象の前記メモリセルに接続された前記行配線および前記列配線に印加することにより、選択対象の前記メモリセルに対してデータを書き込むこと
　を含む
　（１８）に記載のメモリ制御方法。
（２０）
　前記閾値電圧よりも小さな電圧が選択対象の前記メモリセルにおける前記可変抵抗素子に印加されるのに十分な大きさの電圧であって、かつ前記選択素子がオフする電圧よりも高い電圧が選択対象の前記メモリセルにおける前記選択素子に印加されるのに十分な大きさの電圧を、前記第１電圧および前記第３電圧として、選択対象の前記メモリセルに接続された前記行配線および前記列配線に印加することにより、選択対象の前記メモリセルのデータを読み出すこと
　を含む
　（１９）に記載のメモリ制御方法。
（２１）
　前記第１デコーダ回路および前記第２デコーダ回路から、各前記行配線に前記第２電圧を出力するとともに、前記第３デコーダ回路および前記第４デコーダ回路から、各前記列配線に前記第４電圧を出力した後に、以下の４つを行うこと
　を含む
　（１８）に記載のメモリ制御方法。
（Ａ）前記第１デコーダ回路および前記第２デコーダ回路のうち、選択対象の前記メモリセルに接続されたデコーダ回路から、選択対象の前記メモリセルに接続された前記行配線に前記第１電圧を出力するとともに、選択対象の前記メモリセルに未接続の各前記行配線をフローティング状態にすること
（Ｂ）前記第１デコーダ回路および前記第２デコーダ回路のうち、選択対象の前記メモリセルに未接続のデコーダ回路から、複数の前記行配線のうち、少なくとも、選択対象の前記メモリセルに接続された前記行配線に隣接する各前記行配線に前記第２電圧を出力すること
（Ｃ）
前記第３デコーダ回路および前記第４デコーダ回路のうち、選択対象の前記メモリセルに接続されたデコーダ回路から、選択対象の前記メモリセルに接続された前記列配線に前記第３電圧を出力するとともに、選択対象の前記メモリセルに未接続の各前記列配線をフローティング状態にすること
（Ｄ）前記第３デコーダ回路および前記第４デコーダ回路のうち、選択対象の前記メモリセルに未接続のデコーダ回路から、複数の前記列配線のうち、少なくとも、選択対象の前記メモリセルに接続された前記列配線に隣接する各前記列配線に前記第４電圧を出力すること
（２２）
　前記第２電圧および前記第４電圧は、互いに異なっている
　（２１）に記載のメモリ制御方法。
（２３）
　前記第２電圧および前記第４電圧は、互いに等しくなっている
　（２１）に記載のメモリ制御方法。
（２４）
　選択対象の前記メモリセルの物理的位置に応じて、前記第２電圧および前記第４電圧を互いに異ならせたり、互いに等しくしたりすること
　を含む
　（２１）に記載のメモリ制御方法。
（２５）
　前記第２電圧および前記第４電圧を互いに異ならせた結果、選択対象の前記メモリセルへの書き込みに失敗した場合には、前記第２電圧および前記第４電圧を互いに等しくした上で、選択対象の前記メモリセルへの書き込みを再度行うこと
　を含む
　（２１）に記載のメモリ制御方法。
（２６）
　選択対象の前記メモリセルの選択が行われた後、選択対象の前記メモリセルに未接続の各前記行配線および各前記列配線をフローティング状態にすること
　を含む
　（２１）に記載のメモリ制御方法。
（２７）
　選択対象の前記メモリセルの選択が行われた後、選択対象の前記メモリセルに接続された前記列配線の電圧を前記第３電圧よりも小さな電圧にすること
　を含む
　（２１）に記載のメモリ制御方法。
　本出願は、日本国特許庁において２０１５年４月２７日に出願された日本特許出願番号第２０１５－０９０１７６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (17)

  1. 　互いに直列接続された選択素子および可変抵抗素子を含む電流経路を有し、行列状に配置された複数のメモリセルと、
    　行方向に延在し、各前記電流経路の一端に接続された複数の行配線と、
    　列方向に延在し、各前記電流経路の他端に接続された複数の列配線と、
    　各偶数行の前記行配線に接続された第１デコーダ回路と、
    　各奇数行の前記行配線に接続された第２デコーダ回路と、
    　各偶数列の前記列配線に接続された第３デコーダ回路と、
    　各奇数列の前記列配線に接続された第４デコーダ回路と、
    　前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路および前記第４デコーダ回路に印加する電圧を制御する電圧制御回路と、
    　前記電圧制御回路を制御するとともに、前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路、前記第４デコーダ回路を互いに独立に制御するコントローラと
    　を備えた
    　メモリシステム。
  2. 　前記第１デコーダ回路および前記第２デコーダ回路は、２つの第１の電圧入力端子と、複数の第１のアドレス入力端子とを有し、複数の前記第１のアドレス入力端子に入力された行アドレスのデコードを行うことにより、複数の前記行配線と、複数の前記第１の電圧入力端子との接続態様を設定し、
    　前記第３デコーダ回路および前記第４デコーダ回路は、２つの第２の電圧入力端子と、複数の第２のアドレス入力端子とを有し、複数の前記第２のアドレス入力端子に入力された列アドレスのデコードを行うことにより、複数の前記列配線と、複数の前記第２の電圧入力端子との接続態様を設定し、
    　前記コントローラは、前記行アドレスおよび前記列アドレスを生成し、前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路および前記第４デコーダ回路に出力する
    　請求項１に記載のメモリシステム。
  3. 　前記第１デコーダ回路および前記第２デコーダ回路は、前記行配線ごとに１つずつ設けられた前記デコードのための複数の第１のスイッチ素子を、割り当てられた前記行配線の数だけ有し、
    　前記第３デコーダ回路および前記第４デコーダ回路は、前記列配線ごとに１つずつ設けられた前記デコードのための複数の第２のスイッチ素子を、割り当てられた前記列配線の数だけ有する
    　請求項２に記載のメモリシステム。
  4. 　前記電圧制御回路は、第１電圧および第２電圧を前記第１デコーダ回路および前記第２デコーダ回路の２つの前記第１の電圧入力端子に出力するとともに、第３電圧および第４電圧を前記第３デコーダ回路および前記第４デコーダ回路の２つの前記第２の電圧入力端子に出力する
    　請求項２に記載のメモリシステム。
  5. 　前記コントローラは、前記第１デコーダ回路および前記第２デコーダ回路のうち、選択対象の前記メモリセルに接続されたデコーダ回路に対して、第１の行アドレスを前記行アドレスとして出力し、
    　前記コントローラは、さらに、前記第１デコーダ回路および前記第２デコーダ回路のうち、選択対象の前記メモリセルに未接続のデコーダ回路に対して、第２の行アドレスを前記行アドレスとして出力し、
    　前記第１の行アドレスは、選択対象の前記メモリセルに接続された前記行配線を前記第１電圧が出力される前記第１の電圧入力端子に接続するとともに、選択対象の前記メモリセルに未接続の各前記行配線をフローティング状態にする行アドレスであり、
    　前記第２の行アドレスは、複数の前記行配線のうち、少なくとも、選択対象の前記メモリセルに接続された前記行配線に隣接する各前記行配線の電圧を前記第２電圧に設定する行アドレスである
    　請求項４に記載のメモリシステム。
  6. 　前記コントローラは、前記第３デコーダ回路および前記第４デコーダ回路のうち、選択対象の前記メモリセルに接続されたデコーダ回路に対して、第１の列アドレスを前記列アドレスとして出力し、
    　前記コントローラは、さらに、前記第３デコーダ回路および前記第４デコーダ回路のうち、選択対象の前記メモリセルに未接続のデコーダ回路に対して、第２の列アドレスを前記列アドレスとして出力し、
    　前記第１の列アドレスは、選択対象の前記メモリセルに接続された前記列配線を前記第３電圧が出力される前記第２の電圧入力端子に接続するとともに、選択対象の前記メモリセルに未接続の各前記列配線をフローティング状態にする列アドレスであり、
    　前記第２の列アドレスは、複数の前記列配線のうち、少なくとも、選択対象の前記メモリセルに接続された前記列配線に隣接する各前記列配線の電圧を前記第４電圧に設定する列アドレスである
    　請求項５に記載のメモリシステム。
  7. 　前記電圧制御回路は、選択対象の前記メモリセルに対してデータが書き込まれるときには、前記可変抵抗素子が高抵抗状態から低抵抗状態に変化する書き込み閾値電圧以上の電圧が選択対象の前記メモリセルにおける前記可変抵抗素子に印加されるのに十分な大きさの電圧を、前記第１電圧および前記第３電圧として出力する
    　請求項６に記載のメモリシステム。
  8. 　前記電圧制御回路は、選択対象の前記メモリセルのデータが読み出されるときには、前記閾値電圧よりも小さな電圧が選択対象の前記メモリセルにおける前記可変抵抗素子に印加されるのに十分な大きさの電圧であって、かつ前記選択素子がオフする電圧よりも高い電圧が選択対象の前記メモリセルにおける前記選択素子に印加されるのに十分な大きさの電圧を、前記第１電圧および前記第３電圧として出力する
    　請求項７に記載のメモリシステム。
  9. 　前記コントローラは、前記第１デコーダ回路および前記第２デコーダ回路に対して、各前記行配線を前記第２電圧が出力される前記第１の電圧入力端子に接続する第３の行アドレスを前記行アドレスとして出力するとともに、前記第３デコーダ回路および前記第４デコーダ回路に対して、各前記列配線の電圧を前記第４電圧が出力される前記第２の電圧入力端子に接続する第３の列アドレスを前記列アドレスとして出力した後に、前記第１デコーダ回路および前記第２デコーダ回路に対して、前記第１の行アドレスおよび前記第２の行アドレスを出力するとともに、前記第３デコーダ回路および前記第４デコーダ回路に対して、前記第１の列アドレスおよび前記第２の列アドレスを出力する
    　請求項６に記載のメモリシステム。
  10. 　前記電圧制御回路は、電圧値の互いに異なる２種類の電圧を、前記第２電圧および前記第４電圧として出力する
    　請求項６に記載のメモリシステム。
  11. 　前記電圧制御回路は、電圧値の互いに等しい電圧を、前記第２電圧および前記第４電圧として出力する
    　請求項６に記載のメモリシステム。
  12. 　前記コントローラは、選択対象の前記メモリセルの物理的位置に応じて、電圧値の互いに異なる２種類の電圧、または、電圧値の互いに等しい電圧を、前記第２電圧および前記第４電圧として出力するよう、前記電圧制御回路を制御する
    　請求項６に記載のメモリシステム。
  13. 　前記コントローラは、電圧値の互いに等しい電圧を、前記第２電圧および前記第４電圧として出力するよう、前記電圧制御回路を制御した結果、選択対象の前記メモリセルへの書き込みに失敗した場合には、電圧値の互いに異なる２種類の電圧を、前記第２電圧および前記第４電圧として出力するよう、前記電圧制御回路を制御した上で、選択対象の前記メモリセルへの書き込みを再度行う
    　請求項６に記載のメモリシステム。
  14. 　前記コントローラは、選択対象の前記メモリセルの選択が行われた後、選択対象の前記メモリセルに未接続の各前記行配線および各前記列配線をフローティング状態に設定する第３の行アドレスを、前記行アドレスとして出力する
    　請求項６に記載のメモリシステム。
  15. 　前記コントローラは、選択対象の前記メモリセルの選択が行われた後、選択対象の前記メモリセルに接続された前記列配線の電圧を前記第３電圧よりも小さな電圧に設定する第３の列アドレスを、前記列アドレスとして出力する
    　請求項６に記載のメモリシステム。
  16. 　互いに直列接続された選択素子および可変抵抗素子を含む電流経路を有し、行列状に配置された複数のメモリセルと
    　行方向に延在し、各前記電流経路の一端に接続された複数の行配線と、
    　列方向に延在し、各前記電流経路の他端に接続された複数の列配線と、
    　各偶数行の前記行配線に接続された第１デコーダ回路と、
    　各奇数行の前記行配線に接続された第２デコーダ回路と、
    　各偶数列の前記列配線に接続された第３デコーダ回路と、
    　各奇数列の前記列配線に接続された第４デコーダ回路と
    　を備え、
    　前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路、前記第４デコーダ回路は、それぞれ、互いに独立した回路で構成されている
    　メモリ装置。
  17. 　互いに直列接続された選択素子および可変抵抗素子を含む電流経路を有し、行列状に配置された複数のメモリセルと、
    　行方向に延在し、各前記電流経路の一端に接続された複数の行配線と、
    　列方向に延在し、各前記電流経路の他端に接続された複数の列配線と、
    　各偶数行の前記行配線に接続された第１デコーダ回路と、
    　各奇数行の前記行配線に接続された第２デコーダ回路と、
    　各偶数列の前記列配線に接続された第３デコーダ回路と、
    　各奇数列の前記列配線に接続された第４デコーダ回路と、
    　を備えたメモリ装置におけるメモリ制御方法であって、
    　前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路、前記第４デコーダ回路を互いに独立に制御すること
    　を含む
    　メモリ制御方法。 
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