WO2016170721A1 - エピタキシャルウェーハの製造方法 - Google Patents

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WO2016170721A1
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polishing
abrasive grains
wafer
double
epitaxial
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佑宜 田中
大地 北爪
一成 須田
修一 小林
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信越半導体株式会社
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    • H01L21/02002—Preparing wafers
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    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
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    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon

Definitions

  • the present invention relates to a method for manufacturing an epitaxial wafer.
  • Patent Documents 1 and 2 disclose a process for growing an epitaxial layer without performing single-side CMP polishing on a wafer after double-side polishing from the viewpoint of cost reduction.
  • primary polishing and secondary polishing are performed as double-side polishing, and processing damage is reduced by using an abrasive-free slurry (an alkaline aqueous solution not containing abrasive grains) in the secondary polishing (see FIG. 11).
  • FIG. 8 is a graph showing changes in SFQRmax before and after single-side CMP polishing.
  • FIG. 9 is a graph showing changes in ESFQRmax before and after single-side CMP polishing. 8 and 9, the average value before single-side CMP polishing is normalized as 1.
  • SFQR Site Front least sQuares Range
  • SFQR Site Front least sQuares Range
  • SFQR is a surface-based site flatness index, and is evaluated for each site.
  • SFQR is defined as a range of positive and negative deviations from a reference plane when a cell having an arbitrary size is determined on the wafer surface and a plane obtained by the least square method is used as the reference plane.
  • the value of SFQRmax represents the maximum value of SFQR in each site on a given wafer.
  • ESFQR Edge Site Front sQuares Range
  • ESFQRmax the maximum value of ESFQR in each site on a given wafer.
  • Single-side CMP polishing is a process for reducing defects in the wafer, but in addition to high cost, flatness is deteriorated (see FIGS. 8 and 9). Therefore, from the viewpoint of flatness, it is required to send the process directly from double-side polishing to epitaxial growth. What is required at this time is to improve and manage the surface quality on the premise that the flatness at the end of double-side polishing is maintained.
  • Patent Document 1 Surface quality can be broadly divided into defects and surface roughness.
  • an abrasive-free slurry is employed to reduce defects.
  • the abrasive-free slurry has a strong chemical action, the surface roughness of the wafer is not sufficiently lowered. If the surface is rough, the detection sensitivity decreases in the inspection for measuring the number of defects. Then, although a defect is not detected before epitaxial growth, the event that a defect appears after epitaxial growth occurs. This cannot stabilize defects after epitaxial growth.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide an epitaxial wafer manufacturing method capable of stably manufacturing an epitaxial wafer with few defects and good flatness.
  • the present invention provides an epitaxial wafer manufacturing method, Using a double-side polishing apparatus comprising an upper and lower surface plate with a polishing cloth and a carrier for holding the silicon wafer between the upper and lower surface plates, while supplying slurry containing the first abrasive grains, A step of performing primary polishing for polishing both surfaces; Secondary polishing the both sides of the silicon wafer after the primary polishing while supplying slurry containing second abrasive grains having an average particle size smaller than the first abrasive grains using the double-side polishing apparatus Polishing, and And a step of growing an epitaxial layer on the silicon wafer surface after the secondary polishing without performing single-side CMP polishing.
  • Such an epitaxial wafer manufacturing method can stably manufacture an epitaxial wafer with few defects and good flatness.
  • an alkaline aqueous solution containing silica abrasive grains having an average particle diameter of 50 nm to 100 nm is used as the slurry containing the first abrasive grains
  • an alkaline aqueous solution containing silica abrasive grains having an average particle diameter of 20 nm to 40 nm is preferably used as the slurry containing the second abrasive grains.
  • the removal allowance of the secondary polishing is 1 ⁇ m or less.
  • the secondary polishing By performing the secondary polishing in this way, the flatness of the silicon wafer after the secondary polishing can be improved, and the polishing is not performed more than necessary. Thereby, an epitaxial wafer with better flatness can be manufactured at low cost.
  • the polishing cloth is a polishing cloth made of polyurethane foam having a Shore A hardness of 85 to 95
  • the carrier is a carrier having a surface Vickers hardness of 300 or more.
  • the surface quality of the silicon wafer after the secondary polishing is a surface quality that allows the number of LPDs of 100 nm or less to be measured.
  • the detection sensitivity in the inspection can be further improved. Thereby, an epitaxial wafer with few defects can be manufactured more stably.
  • the same double-side polishing apparatus when performing double-side polishing, the same double-side polishing apparatus is used, and the surface is finished in multiple stages using only the slurry, so that the flatness of the silicon wafer after the secondary polishing is more than when single-side CMP is performed.
  • the surface roughness and defects can be improved as compared with the case where the abrasive-free polishing is performed in the secondary polishing.
  • This surface roughness improvement makes it possible to measure and manage an LPD (Light Point Defect) of 100 nm or less. Thereby, an epitaxial wafer with few defects and good flatness can be stably manufactured.
  • LPD Light Point Defect
  • the present inventors have intensively studied to achieve the above object. As a result, primary polishing using the slurry containing the first abrasive grains and secondary polishing using the slurry containing the second abrasive grains having an average particle size smaller than the first abrasive grains are performed using the same double-side polishing apparatus. Then, the inventors have found that an epitaxial wafer manufacturing method in which an epitaxial layer is grown without performing single-side CMP polishing on the surface of a silicon wafer can solve the above problems, and the present invention has been completed.
  • FIG. 2 is a schematic view showing an example of a double-side polishing apparatus that can be used in the epitaxial wafer manufacturing method of the present invention.
  • FIG. 3 is an internal structure diagram of the double-side polishing apparatus when there is one carrier.
  • the double-side polishing apparatus 1 includes an upper surface plate 5, a lower surface plate 6, and a carrier 2 for holding a wafer W.
  • the upper surface plate 5 and the lower surface plate 6 are provided so as to face each other up and down, and a polishing cloth (polishing pad) 4 is attached to each of the surface plates 5 and 6.
  • a sun gear 7 is provided at the center of the double-side polishing apparatus 1, and an internal gear 8 is provided at the periphery.
  • the wafer W is held in the holding hole 3 of the carrier 2 and is sandwiched between the upper surface plate 5 and the lower surface plate 6.
  • 2 illustrates a double-side polishing apparatus including a plurality of carriers
  • FIG. 3 illustrates a case where there is one carrier.
  • the teeth of the sun gear 7 and the internal gear 8 are meshed with the outer peripheral teeth of the carrier 2.
  • the carrier 2 revolves around the sun gear 7 while rotating.
  • both surfaces of the wafer W held in the holding hole 3 of the carrier 2 are simultaneously polished by the upper and lower polishing cloths 4.
  • polishing slurry is supplied to the polishing surface of the wafer W from a nozzle (not shown) through a plurality of through holes provided in the upper surface plate 5.
  • the carrier 2 holds one wafer W, but a plurality of wafers may be held in the carrier using a carrier having a plurality of holding holes. Moreover, you may use the double-side polish apparatus provided with the some carrier 2 like FIG.
  • FIG. 4 is a schematic view showing an example of a vapor phase growth apparatus that can be used in the epitaxial wafer manufacturing method of the present invention.
  • the vapor phase growth apparatus 21 includes a chamber 22 for performing vapor phase growth therein, a gas introduction pipe 23 that communicates with the chamber 22, introduces various gases G such as a reaction gas into the chamber 22, and the chamber 22.
  • a gas exhaust pipe 24 that exhausts gas from the chamber 22 and a susceptor 25 that is disposed in the chamber 22 and on which the wafer W is placed are provided.
  • the vapor phase growth apparatus 21 appropriately includes a susceptor rotation mechanism 26 for rotating the susceptor 25, a heating means 27 for heating the wafer W, and the like.
  • the chamber 22 is usually composed of a plurality of members. For example, it comprises a chamber upper member 28 and a chamber lower member 29 made of transparent quartz.
  • the gas inlet 23 is provided with a gas inlet 30, and the gas outlet 24 is provided with a gas outlet 31.
  • the susceptor 25 is supported by a main column 33 having a shaft 32 and a sub column 34.
  • the susceptor 25 has a counterbore 35 on which the wafer W is placed.
  • the epitaxial wafer manufacturing method of the present invention comprises a double-side polishing apparatus comprising upper and lower surface plates 5 and 6 to which a polishing cloth 4 is attached, and a carrier 2 that holds a silicon wafer W between the upper and lower surface plates 5 and 6.
  • primary polishing and secondary polishing are performed using the same double-side polishing apparatus.
  • the secondary polishing can be applied to the bare silicon surface exposed by the primary polishing, and the roughness can be quickly reduced with a minimum amount of secondary polishing.
  • the slurry containing the first abrasive grains is used in the primary polishing, and the slurry containing the second abrasive grains having an average particle size smaller than the first abrasive grains is used in the secondary polishing.
  • the surface roughness of the silicon wafer after the next polishing can be reduced.
  • an epitaxial layer after performing double-side polishing, an epitaxial layer can be grown without performing single-side CMP polishing that deteriorates flatness, so that an epitaxial wafer with good flatness can be stabilized. Can be manufactured.
  • FIG. 1 is a flowchart showing an example of the procedure of a method for manufacturing an epitaxial wafer according to the present invention. Hereafter, each process of the flowchart of FIG. 1 is explained in full detail.
  • a pre-process is performed as needed. Examples of the pre-process include chamfering, lapping, and etching performed on the wafer after slicing the ingot to obtain a wafer.
  • the diameter of the silicon wafer used in the present invention is not particularly limited, but may be, for example, 150 to 300 mm.
  • primary polishing is performed using a double-side polishing apparatus as shown in FIG.
  • a slurry containing first abrasive grains is used as the double-side polishing apparatus.
  • the 4-way double-side polishing apparatus having the upper surface plate, the lower surface plate, the sun gear, and the internal gear drive units shown in FIGS.
  • the polishing cloth 4 it is preferable to use a polyurethane foam having a Shore A hardness of 85 to 95. If the Shore A hardness is 95 or less, the wafer is hardly damaged. If the Shore A hardness is 85 or more, flatness is unlikely to deteriorate.
  • a carrier having a surface Vickers hardness of 300 or more for example, a metal base material carrier.
  • a substrate made of a metal with high hardness such as stainless steel can be used.
  • a hard coating such as DLC (diamond-like carbon) may be applied to the surface of the carrier.
  • the upper limit of Vickers hardness is not specifically limited, For example, it can be set to 10,000.
  • a resin-made insert material can be attached to the inner peripheral portion of the holding hole 3 of the carrier 2.
  • the slurry containing the first abrasive grains it is preferable to use an alkaline aqueous solution containing silica abrasive grains having an average particle diameter of 50 nm to 100 nm.
  • an alkaline aqueous solution having an average particle diameter of 50 nm to 100 nm, an abrasive grain concentration of 1 to 5 wt%, and a pH of 10 to 11 can be used.
  • the surface roughness of the silicon wafer can be further reduced.
  • the average particle diameter in this invention is an average primary particle diameter computed from the specific surface area measured by BET method.
  • the processing load in the primary polishing is not particularly limited, but can be, for example, 100 to 200 gf / cm 2 .
  • an alkaline aqueous solution containing silica abrasive grains having an average particle diameter of 20 nm to 40 nm is preferably used.
  • an alkaline aqueous solution having an average particle diameter of 20 nm to 40 nm, an abrasive grain concentration of 0.2 to 1.0 wt%, and a pH of 9 to 10 can be used.
  • a water-soluble polymer such as hydroxyethyl cellulose (HEC) may be added to the slurry containing the second abrasive grains.
  • the machining allowance for secondary polishing is 1 ⁇ m or less.
  • the machining allowance for secondary polishing is more preferably 500 nm or less.
  • the processing load in the secondary polishing is not particularly limited, but can be, for example, 50 to 100 gf / cm 2 .
  • the surface quality of the silicon wafer after the secondary polishing is a surface quality that allows the number of LPDs of 100 nm or less to be measured.
  • the detection sensitivity in the inspection can be further improved. Thereby, an epitaxial wafer with few defects can be manufactured more stably.
  • the SFQRmax When measuring the flatness (SFQRmax, etc.) of the wafer after double-side polishing, for example, WaferSight manufactured by KLA Tencor can be used. At this time, the SFQRmax can be calculated with a cell size of M49 mode of 26 ⁇ 8 mm (2 mm EE (outer periphery exclusion region)).
  • Surfscan SP3 manufactured by KLA can be used.
  • an epitaxial layer is grown on the silicon wafer surface after the secondary polishing without performing single-side CMP polishing.
  • the single-phase vapor phase growth apparatus shown in FIG. 4 for example, a single-phase vapor phase growth apparatus for a wafer having a diameter of 300 mm
  • the silicon wafer may be cleaned before the epitaxial layer is grown.
  • the cleaning conditions are not particularly limited. For example, general RCA cleaning or cleaning using functional water containing ozone, hydrofluoric acid, or the like can be performed.
  • the epitaxial growth step is not particularly limited as long as it is a generally used method, but the temperature is raised to about 1000 ° C. to 1300 ° C. in a hydrogen atmosphere, and then a raw material gas such as TCS (trichlorosilane) is introduced for a predetermined time. It is preferable to grow an epitaxial layer.
  • the growth temperature and growth time at this time can be appropriately determined in consideration of the thickness of the desired epitaxial layer.
  • monosilane, monochlorosilane, dichlorosilane, silicon tetrachloride, or the like can be used as a source gas in addition to trichlorosilane.
  • a dopant gas such as diborane (B 2 H 6 ) or phosphine (PH 3 ) can be used together with the hydrogen gas.
  • DSP-20B manufactured by Fujikoshi Machine Industry was used as a double-side polishing apparatus, and double-side polishing (primary polishing and secondary polishing) was performed on a total of five wafers using the same double-side polishing apparatus.
  • a wafer to be polished a P-type silicon single crystal wafer having a diameter of 300 mm was used.
  • a foamed polyurethane pad having a Shore A hardness of 91 was used as the polishing cloth.
  • the carrier was made of titanium as a substrate, and the surface was subjected to DLC treatment to increase the hardness of the surface.
  • the Hv (Vickers hardness) of the carrier was 1200.
  • FRP fiber reinforced plastic in which glass fiber was impregnated with epoxy resin was used.
  • a KOH-based aqueous solution containing silica abrasive grains having an average particle diameter of 74 nm, an abrasive grain concentration of 2.4 wt%, and a pH of 10.5 was used.
  • the slurry containing the second abrasive grains contains silica abrasive grains having an average particle diameter of 35 nm, an abrasive concentration of 0.45 wt%, and an ammonia-based aqueous solution having a pH of 10.0.
  • the one to which ⁇ 300,000 HEC was added was used.
  • Processing load in the primary polishing processing load at 150gf / cm 2 2-polishing was set to 70 gf / cm 2.
  • the processing time was set so that the machining allowance in primary polishing was 10 ⁇ m or more, and the machining allowance in secondary polishing was 500 nm.
  • the rotational speed of each drive unit was set to upper platen-13.4 rpm, lower platen 35 rpm, sun gear 25 rpm, and internal gear 7 rpm.
  • the dressing of the polishing cloth was performed by sliding the dress plate on which the diamond abrasive grains were electrodeposited to the upper and lower polishing cloths while flowing pure water at a predetermined pressure.
  • an epitaxial layer was grown on the cleaned wafer.
  • the epitaxial growth furnace the vapor phase growth apparatus shown in FIG. 4 was used.
  • TCS was used as a source gas.
  • the growth temperature was 1100 ° C. and the film thickness was 3 ⁇ m.
  • Double-side polishing (primary polishing and secondary polishing) was performed on a total of five wafers using the same double-side polishing apparatus (pad / carrier, etc.) as in the example.
  • a wafer to be polished a P-type silicon single crystal wafer having a diameter of 300 mm was used as in the example.
  • the same slurry as the example was used as the slurry containing the first abrasive grains.
  • An abrasive-free slurry containing no abrasive grains was used as the slurry containing the second abrasive grains.
  • an amine-based aqueous solution having a pH of 11.0, to which HEC having a molecular weight of 200 to 300,000 was added was used.
  • Processing load in the primary polishing processing load at 100gf / cm 2 2-polishing was set to 150 gf / cm 2.
  • the processing time was set so that the machining allowance in the primary polishing was 0.5 to 1.0 ⁇ m, and the machining allowance in the secondary polishing was 10 ⁇ m or more, so that the total machining allowance was almost the same as in the example.
  • the rotation speed and dressing conditions were the same as in the example.
  • the cleaning and epitaxial growth conditions were the same as in the examples.
  • SFQR deterioration amount (final SFQRmax ⁇ Y) / Y.
  • Y represents SFQRmax after primary polishing and before secondary polishing
  • final SFQRmax represents SFQRmax after epitaxial polishing and before epitaxial growth.
  • FIG. 5 is a graph showing the SFQR deterioration amount in Example and Comparative Example 1.
  • the SFQR deterioration amount of the example was 0.15, and the SFQR deterioration amount of Comparative Example 1 was less than 0.53.
  • Comparative Example 1 it is considered that the result of SFQR deteriorated because single-side CMP polishing was performed.
  • the single-side CMP polishing is not performed, and the machining allowance in the secondary polishing is set to 1 ⁇ m or less (500 nm). Thereby, it is considered that the flatness of the wafer after epitaxial growth is also improved.
  • the surface roughness of 1 ⁇ 1 ⁇ m was 0.215 nm in Comparative Example 2, whereas it was 0.118 nm in the Example.
  • Comparative Example 2 since the non-abrasive slurry was used at the time of secondary polishing, it was considered that the chemical action was strong and the surface roughness of the wafer was not sufficiently lowered.
  • the surface roughness was sufficiently lowered. Thereby, it became possible to measure the number of LPDs of 100 nm or less after double-side polishing.
  • FIG. 6 is a diagram in which the LPD map after double-side polishing and the LPD map after epitaxial growth are overlapped in the example.
  • FIG. 7 is a diagram in which the LPD map after double-side polishing and the LPD map after epitaxial growth are overlaid in Comparative Example 2.
  • “before” indicates the position of LPD (70 nm or more) before epitaxial growth
  • “after” indicates the position of LPD (45 nm or more) after epitaxial growth.
  • front indicates the position of LPD (120 nm or more) before epitaxial growth
  • “after” indicates the position of LPD (45 nm or more) after epitaxial growth.
  • Comparative Example 2 it was possible to measure LPD up to 120 nm after double-side polishing, and the coincidence rate with the measurement of LPD after epitaxial growth (45 nm or more) was 65% (see FIG. 7). That is, there were many LPDs that could not be detected at the time after double-side polishing (see arrows in FIG. 7). In contrast, in the example, LPD up to 70 nm or more can be measured after double-side polishing, and the coincidence ratio after epitaxial growth improved to 92% (see FIG. 6).
  • the number of LPDs of 45 nm or more after epitaxial growth in the example was four.
  • the number of LPDs after epitaxial growth in Comparative Example 1 was 3. From this result, it can be said that the number of LPDs of the epitaxial wafer obtained in Example and the number of LPDs of the epitaxial wafer obtained in Comparative Example 1 are substantially equal. From this, it can be seen that according to the present invention, the number of defects can be reduced to the same level as when single-side CMP polishing is performed while maintaining flatness.
  • the epitaxial wafer manufacturing method of the present invention can stably manufacture an epitaxial wafer with few defects and good flatness.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.

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Abstract

本発明は、エピタキシャルウェーハの製造方法であって、研磨布が貼付された上下定盤と、該上下定盤間でシリコンウェーハを保持するキャリアとを具備する両面研磨装置を用い、第１の砥粒を含むスラリーを供給しながら、前記シリコンウェーハの両面を研磨する１次研磨を行う工程と、前記両面研磨装置を用い、前記第１の砥粒より平均粒径の小さい第２の砥粒を含むスラリーを供給しながら、前記１次研磨を行った後のシリコンウェーハの両面を研磨する２次研磨を行う工程と、前記２次研磨を行った後のシリコンウェーハ表面に片面ＣＭＰ研磨を行うことなくエピタキシャル層を成長させる工程とを有することを特徴とするエピタキシャルウェーハの製造方法である。これにより、欠陥が少なく、フラットネスの良いエピタキシャルウェーハを安定して製造することができるエピタキシャルウェーハの製造方法が提供される。

Description

エピタキシャルウェーハの製造方法
　本発明は、エピタキシャルウェーハの製造方法に関する。
　一般的に、エピタキシャルウェーハは、両面研磨（ＤＳＰ：Ｄｏｕｂｌｅ－Ｓｉｄｅｄ　Ｐｏｌｉｓｈｉｎｇ）から片面ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）研磨を経て作製される（図１０参照）。この現状に対して特許文献１、２等では、コスト削減の観点から、両面研磨後のウェーハに片面ＣＭＰ研磨を行うことなくエピタキシャル層を成長させる工程が開示されている。特に、特許文献１では、両面研磨として１次研磨及び２次研磨を行い、２次研磨において無砥粒スラリー（砥粒を含まないアルカリ性水溶液）を用いて、加工ダメージを低減させている（図１１参照）。
特開２０１１－４２５３６号公報 特開２０１３－１７５７９６号公報
　図８は片面ＣＭＰ研磨前後におけるＳＦＱＲｍａｘの変化を示すグラフである。図９は片面ＣＭＰ研磨前後におけるＥＳＦＱＲｍａｘの変化を示すグラフである。なお、図８、９において片面ＣＭＰ研磨前の平均値を１として規格化してある。
　ここで、ＳＦＱＲ（Ｓｉｔｅ　Ｆｒｏｎｔ　ｌｅａｓｔ　ｓＱｕａｒｅｓ　Ｒａｎｇｅ）は、表面基準のサイトフラットネス指標であり、各サイト毎に評価される。ＳＦＱＲは、ウェーハ表面上に任意の寸法のセルを決め、このセル表面について最小２乗法により求めた面を基準面としたときの、この基準面からの正及び負の偏差の範囲と定義される。また、ＳＦＱＲｍａｘの値は所与のウェーハ上の各サイト中のＳＦＱＲの最大値を表す。
　また、ＥＳＦＱＲ（Ｅｄｇｅ　Ｓｉｔｅ　Ｆｒｏｎｔ　ｌｅａｓｔ　ｓＱｕａｒｅｓ　Ｒａｎｇｅ）は、エッジ（外周部）での上記ＳＦＱＲに相当するものであり、外周部の平坦度を示すフラットネス指標である。ＥＳＦＱＲｍａｘの値は所与のウェーハ上の各サイト中のＥＳＦＱＲの最大値を表す。
　片面ＣＭＰ研磨はウェーハの欠陥を低減させる工程だが、コストが高いことに加え、フラットネスを悪化させてしまう（図８、９参照）。従って、フラットネスの観点からは、両面研磨からエピタキシャル成長へと工程を直接送ることが求められる。このとき必要となるのは、両面研磨終了時点のフラットネスを維持することを前提に、その面品質を向上かつ管理することである。
　ここで、両面研磨後の面品質の問題について、特許文献１を用いて説明する。面品質は、欠陥と表面粗さに大別できる。特許文献１では欠陥を減らすために、無砥粒スラリーを採用している。しかし、無砥粒スラリーはケミカル作用が強く働くために、ウェーハの表面粗さが十分には下がらない。表面が粗いと、欠陥個数を測定する検査において、検出感度が下がってしまう。すると、エピタキシャル成長前には欠陥が検出されていないにもかかわらず、エピタキシャル成長後に欠陥が出現してしまう事象が発生する。これでは、エピタキシャル成長後の欠陥を安定させることができない。
　本発明は、上記問題点に鑑みてなされたものであって、欠陥が少なく、フラットネスの良いエピタキシャルウェーハを安定して製造することができるエピタキシャルウェーハの製造方法を提供することを目的とする。
　上記目的を達成するために、本発明では、エピタキシャルウェーハの製造方法であって、
　研磨布が貼付された上下定盤と、該上下定盤間でシリコンウェーハを保持するキャリアとを具備する両面研磨装置を用い、第１の砥粒を含むスラリーを供給しながら、前記シリコンウェーハの両面を研磨する１次研磨を行う工程と、
　前記両面研磨装置を用い、前記第１の砥粒より平均粒径の小さい第２の砥粒を含むスラリーを供給しながら、前記１次研磨を行った後のシリコンウェーハの両面を研磨する２次研磨を行う工程と、
　前記２次研磨を行った後のシリコンウェーハ表面に片面ＣＭＰ研磨を行うことなくエピタキシャル層を成長させる工程と
を有することを特徴とするエピタキシャルウェーハの製造方法を提供する。
　このようなエピタキシャルウェーハの製造方法であれば、欠陥が少なく、フラットネスの良いエピタキシャルウェーハを安定して製造することができる。
　また、前記１次研磨を行う工程において、前記第１の砥粒を含むスラリーとして、平均粒径５０ｎｍ～１００ｎｍのシリカ砥粒を含むアルカリ性水溶液を用い、
　前記２次研磨を行う工程において、前記第２の砥粒を含むスラリーとして、平均粒径２０ｎｍ～４０ｎｍのシリカ砥粒を含むアルカリ性水溶液を用いることが好ましい。
　このようなスラリーを用いることにより、２次研磨を行った後のシリコンウェーハの表面粗さをより低減することができる。これにより、欠陥の少ないエピタキシャルウェーハをより安定して製造することができる。
　また、前記２次研磨を行う工程において、前記２次研磨の取り代を１μｍ以下とすることが好ましい。
　このように２次研磨を行うことによって、２次研磨を行った後のシリコンウェーハのフラットネスをより良くすることができるとともに、必要以上に研磨することもない。これにより、フラットネスがより良好なエピタキシャルウェーハを低コストで製造することができる。
　また、前記研磨布をショアＡ硬度８５～９５の発泡ポリウレタンからなる研磨布とし、前記キャリアを表面のビッカース硬さが３００以上のキャリアとすることが好ましい。
　このような研磨布を用いることにより、フラットネスがより良好なエピタキシャルウェーハを製造することができる。また、このようなキャリアを用いることにより、キャリアからの発塵を防ぐことができる。
　また、前記２次研磨後のシリコンウェーハの面品質を、１００ｎｍ以下のＬＰＤの個数が測定可能な面品質とすることが好ましい。
　このような面品質とすることにより、両面研磨終了時点での欠陥個数を測定する検査を行う場合、該検査における検出感度をより向上させることができる。これにより、欠陥の少ないエピタキシャルウェーハをより安定して製造することができる。
　本発明では、両面研磨を行う際に同一の両面研磨装置を用い、スラリーのみを多段階にして面を仕上げることで、２次研磨後のシリコンウェーハのフラットネスを片面ＣＭＰ研磨を行った場合よりも悪化させることなく、２次研磨において無砥粒研磨を行った場合よりも表面粗さと欠陥を改善させることができる。この表面粗さ改善により、１００ｎｍ以下のＬＰＤ（Ｌｉｇｈｔ　Ｐｏｉｎｔ　Ｄｅｆｅｃｔ）が測定・管理可能となる。これにより、欠陥が少なく、フラットネスの良いエピタキシャルウェーハを安定して製造することができる。
本発明のエピタキシャルウェーハの製造方法の手順の一例を示すフローチャートである。 本発明のエピタキシャルウェーハの製造方法で使用できる両面研磨装置の一例を示す概略図である。 キャリアが一つの場合の両面研磨装置の内部構造図である。 本発明のエピタキシャルウェーハの製造方法で使用できる気相成長装置の一例を示す概略図である。 実施例及び比較例１におけるＳＦＱＲ悪化量を示すグラフである。 実施例における両面研磨後のＬＰＤマップとエピタキシャル成長後のＬＰＤマップとを重ねた図である。 比較例２における両面研磨後のＬＰＤマップとエピタキシャル成長後のＬＰＤマップとを重ねた図である。 片面ＣＭＰ研磨前後におけるＳＦＱＲｍａｘの変化を示すグラフである。 片面ＣＭＰ研磨前後におけるＥＳＦＱＲｍａｘの変化を示すグラフである。 従来のエピタキシャルウェーハの製造方法の手順の一例を示すフローチャートである。 特許文献１のエピタキシャルウェーハの製造方法の手順を示すフローチャートである。
　以下、本発明をより詳細に説明する。
　上記のように、欠陥が少なく、フラットネスの良いエピタキシャルウェーハを安定して製造することができるエピタキシャルウェーハの製造方法が求められている。
　本発明者らは、上記目的を達成するために鋭意検討を行った。その結果、第１の砥粒を含むスラリーを用いる１次研磨及び第１の砥粒より平均粒径の小さい第２の砥粒を含むスラリーを用いる２次研磨を、同じ両面研磨装置を用いて行い、その後、シリコンウェーハ表面に片面ＣＭＰ研磨を行うことなくエピタキシャル層を成長させるエピタキシャルウェーハの製造方法が、上記課題を解決できることを見出し、本発明を完成させた。
　以下、本発明の実施の形態について図面を参照して具体的に説明するが、本発明はこれらに限定されるものではない。
　まず、本発明のエピタキシャルウェーハの製造方法で使用できる両面研磨装置について図２、３を参照して説明する。図２は本発明のエピタキシャルウェーハの製造方法で使用できる両面研磨装置の一例を示す概略図である。図３はキャリアが一つの場合の両面研磨装置の内部構造図である。
　図２に示すように、両面研磨装置１は、上定盤５、下定盤６、ウェーハＷを保持するためのキャリア２を備えている。上定盤５と下定盤６は上下に相対向して設けられており、各定盤５、６には、それぞれ研磨布（研磨パッド）４が貼付されている。図３に示すように、両面研磨装置１の中心部にはサンギア７が、周縁部にはインターナルギア８が設けられている。ウェーハＷはキャリア２の保持孔３に保持され、上定盤５と下定盤６の間に挟まれる。なお、図２では、複数のキャリアを備えた両面研磨装置を図示し、図３では、キャリアが一つの場合を図示している。
　また、サンギア７及びインターナルギア８の各歯部にはキャリア２の外周歯が噛合している。これにより、上定盤５及び下定盤６が不図示の駆動源によって回転されるのに伴い、キャリア２は自転しつつサンギア７の周りを公転する。このとき、キャリア２の保持孔３で保持されたウェーハＷは、上下の研磨布４により両面を同時に研磨される。ウェーハＷの研磨時には、不図示のノズルから、上定盤５に設けられた複数の貫通孔を介して研磨スラリーがウェーハＷの研磨面に供給される。
　図３では、キャリア２が１枚のウェーハＷを保持するようになっているが、複数の保持孔を有するキャリアを用いてキャリア内に複数枚のウェーハを保持しても良い。また、図２のように複数のキャリア２を備えた両面研磨装置を用いても良い。
　次に、本発明のエピタキシャルウェーハの製造方法で使用できる気相成長装置について図４を参照して説明する。図４は本発明のエピタキシャルウェーハの製造方法で使用できる気相成長装置の一例を示す概略図である。
　気相成長装置２１は、内部で気相成長を行うためのチャンバー２２と、チャンバー２２内に連通し、チャンバー２２内に反応ガス等の各種のガスＧを導入するガス導入管２３と、チャンバー２２内に連通し、チャンバー２２内からガスを排出するガス排出管２４と、チャンバー２２内に配置され、ウェーハＷを載置するサセプタ２５とを具備する。
　この他、気相成長装置２１は、サセプタ２５を回転させるためのサセプタ回転機構２６や、ウェーハＷを加熱するための加熱手段２７等を適宜具備する。また、チャンバー２２は、通常、複数の部材から構成される。例えば、透明石英からなるチャンバー上部部材２８及びチャンバー下部部材２９から構成される。ガス導入管２３にはガス導入口３０、ガス排出管２４にはガス排出口３１が設けられている。また、サセプタ２５は、軸３２を有する主支柱３３、及び副支柱３４により支持されている。また、サセプタ２５はウェーハＷが載置される座ぐり３５を有する。
　次に、本発明のエピタキシャルウェーハの製造方法について説明する。本発明のエピタキシャルウェーハの製造方法は、研磨布４が貼付された上下定盤５、６と、該上下定盤５、６間でシリコンウェーハＷを保持するキャリア２とを具備する両面研磨装置を用い、第１の砥粒を含むスラリーを供給しながら、前記シリコンウェーハＷの両面を研磨する１次研磨を行う工程と、前記両面研磨装置を用い、前記第１の砥粒より平均粒径の小さい第２の砥粒を含むスラリーを供給しながら、前記１次研磨を行った後のシリコンウェーハＷの両面を研磨する２次研磨を行う工程と、前記２次研磨を行った後のシリコンウェーハＷ表面に片面ＣＭＰ研磨を行うことなくエピタキシャル層を成長させる工程とを有する。
　本発明では、１次研磨と２次研磨を同一の両面研磨装置を用いて行うことを特徴とする。これにより、１次研磨で露出したベアなシリコン面に２次研磨を作用させ、最小限の２次研磨取り代で粗さを素早く低減できる。
　このように本発明では、１次研磨において第１の砥粒を含むスラリーを用い、２次研磨において第１の砥粒より平均粒径の小さい第２の砥粒を含むスラリーを用いるため、２次研磨を行った後のシリコンウェーハの表面粗さを小さくすることができる。これにより、両面研磨終了時点での欠陥個数を測定する検査を行う場合、該検査における検出感度を向上させることができる。その結果、両面研磨終了時点で検出できなかった欠陥がエピタキシャル成長後に出現するという事態を避けることができる。従って、本発明のエピタキシャルウェーハの製造方法であれば、欠陥が少ないエピタキシャルウェーハを安定して製造することができる。
　加えて、本発明のエピタキシャルウェーハの製造方法であれば、両面研磨を行った後、フラットネスを悪化させる片面ＣＭＰ研磨を行うことなく、エピタキシャル層を成長させるため、フラットネスの良いエピタキシャルウェーハを安定して製造することができる。
　図１は本発明のエピタキシャルウェーハの製造方法の手順の一例を示すフローチャートである。以下、図１のフローチャートの各工程について詳述する。まず、図１に示すように、必要に応じて前工程を実施する。この前工程としては、例えば、インゴットをスライスしてウェーハを得た後、このウェーハに対して行う、面取り、ラッピング、エッチング等の各工程を挙げることができる。
　本発明で用いるシリコンウェーハの直径は特に限定されないが、例えば１５０～３００ｍｍとすることができる。
　次に、図１に示すように両面研磨装置を用いて１次研磨を行う。１次研磨では第１の砥粒を含むスラリーを用いる。両面研磨装置としては、上述した図２、３に示す、上定盤、下定盤、サンギア、インターナルギアの各駆動部を有する４ｗａｙ式両面研磨装置を用いることができる。
　研磨布４としては、ショアＡ硬度８５～９５の発泡ポリウレタンからなるものを用いることが好ましい。ショアＡ硬度が９５以下であれば、ウェーハが傷付きにくい。ショアＡ硬度が８５以上であれば、フラットネスが悪化しにくい。
　また、キャリア２としては、表面のビッカース硬さが３００以上のもの（例えば、金属母材キャリア）を用いることが好ましい。例えば、キャリア２としては、ステンレスのような高硬度の金属からなる基板を用いることができる。また、ＤＬＣ（ダイヤモンドライクカーボン）のようなハードコーティングをキャリアの表面に施してもよい。キャリア表面を高硬度化することによって摩耗を低減し、キャリアからの発塵を防ぐことができる。ビッカース硬さの上限は特に限定されないが、例えば、１００００とすることができる。なお、キャリア２の保持孔３の内周部には、樹脂製のインサート材を付けることができる。
　第１の砥粒を含むスラリーとしては、平均粒径５０ｎｍ～１００ｎｍのシリカ砥粒を含むアルカリ性水溶液を用いることが好ましい。例えば、平均粒径５０ｎｍ～１００ｎｍ・砥粒濃度１～５ｗｔ％・ｐＨ１０～１１のアルカリ性水溶液を用いることができる。このようなスラリーを用いることにより、シリコンウェーハの表面粗さをより低減することができる。
　なお、本発明における平均粒径は、ＢＥＴ法により測定される比表面積から算出される平均一次粒径である。
　１次研磨における加工荷重は特に限定されないが、例えば、１００～２００ｇｆ／ｃｍ２とすることができる。
　次に、図１に示すように１次研磨で用いた両面研磨装置と同じ装置を用い、第１の砥粒より平均粒径の小さい第２の砥粒を含むスラリーを供給しながら、１次研磨を行った後のシリコンウェーハＷの両面を研磨する２次研磨を行う。１次研磨及び２次研磨において同じ装置を用い、スラリーを２段階にすることで、低コストでウェーハの表面粗さを低減することができる。
　第２の砥粒を含むスラリーとしては、平均粒径２０ｎｍ～４０ｎｍのシリカ砥粒を含むアルカリ性水溶液を用いることが好ましい。例えば、平均粒径２０ｎｍ～４０ｎｍ・砥粒濃度０．２～１．０ｗｔ％・ｐＨ９～１０のアルカリ性水溶液を用いることができる。第２の砥粒を含むスラリーには、ヒドロキシエチルセルロース（ＨＥＣ）のような水溶性高分子を添加してもよい。このようなスラリーを用いることにより、２次研磨を行った後のシリコンウェーハの表面粗さをより低減することができる。これにより、欠陥の少ないエピタキシャルウェーハをより安定して製造することができる。
　また、２次研磨を行う工程において、２次研磨の取り代を１μｍ以下とすることが好ましい。２次研磨の取り代は、より好ましくは５００ｎｍ以下である。このように２次研磨を行うことによって、１次研磨で達成される平坦度を維持することができるので、２次研磨を行った後のシリコンウェーハのフラットネスをより良くすることができる。これにより、フラットネスがより良好なエピタキシャルウェーハを製造することができる。また、必要以上に取り代を大きくすることもないので、短時間で研磨することができ、低コスト化することができる。
　２次研磨における加工荷重は特に限定されないが、例えば、５０～１００ｇｆ／ｃｍ２とすることができる。
　上記のように１次研磨及び２次研磨を行うことにより、ウェーハの表面粗さと欠陥数、特に表面粗さを低減させることができる。これにより、エピタキシャル層を積むことができる面品質を有するシリコンウェーハを得ることができる。更に、本発明では後述の通り、当該シリコンウェーハ表面に片面ＣＭＰ研磨を行うことなくエピタキシャル層を成長させるので、両面研磨後のフラットネスを維持することができる。
　また、２次研磨後のシリコンウェーハの面品質を、１００ｎｍ以下のＬＰＤの個数が測定可能な面品質とすることが好ましい。このような面品質とすることにより、両面研磨終了時点での欠陥個数を測定する検査を行う場合、該検査における検出感度をより向上させることができる。これにより、欠陥の少ないエピタキシャルウェーハをより安定して製造することができる。
　両面研磨後のウェーハのフラットネス（ＳＦＱＲｍａｘ等）を測定する場合は、例えば、ＫＬＡ　Ｔｅｎｃｏｒ社製のＷａｆｅｒＳｉｇｈｔを用いることができる。この際、ＳＦＱＲｍａｘの算出はＭ４９　ｍｏｄｅのセルサイズ２６×８ｍｍ（２ｍｍ　Ｅ．Ｅ．（外周除外領域））で行うことができる。
　両面研磨後及び後述するエピタキシャル層形成後の面品質（欠陥及び表面粗さ）を測定する場合は、ＫＬＡ社のＳｕｒｆｓｃａｎ　ＳＰ３を用いることができる。
　次に、図１に示すように２次研磨を行った後のシリコンウェーハ表面に片面ＣＭＰ研磨を行うことなくエピタキシャル層を成長させる。気相成長装置としては、上述した図４に示す枚様式の気相成長装置（例えば、直径３００ｍｍのウェーハ用の枚様式の気相成長装置）を用いることができる。なお、エピタキシャル層を成長させる前に、シリコンウェーハの洗浄を行ってもよい。この場合、洗浄条件は特に限定されない。例えば、一般的なＲＣＡ洗浄、又は、オゾン、フッ酸等を含む機能水を用いた洗浄を行うことができる。
　エピタキシャル成長工程では、一般的に使用される方法であれば特に制限はされないが、水素雰囲気で１０００℃～１３００℃程度まで昇温し、その後ＴＣＳ（トリクロロシラン）等の原料ガスを導入して所定時間でエピタキシャル層を成長することが好ましい。この際の成長温度、成長時間は所望のエピタキシャル層の厚さなどを考慮して適宜決めることができる。
　エピタキシャル成長工程では、原料ガスとしてはトリクロロシラン以外に、モノシラン、モノクロロシラン、ジクロロシラン、あるいは四塩化珪素などを用いることができる。また、原料ガスの他に、ジボラン（Ｂ２Ｈ６）あるいはホスフィン（ＰＨ３）等のドーパントガスを水素ガスとともに用いることができる。
　このようにしてエピタキシャル層を気相成長させた後に、原料ガス及びドーパントガスの供給を停止し、水素雰囲気に保持したまま反応容器内の温度を降温させる。
　以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明は下記の実施例に限定されるものではない。
（実施例）
　まず、両面研磨装置として、不二越機械工業のＤＳＰ－２０Ｂを用い、計５枚のウェーハに対して同一の両面研磨装置を用いて両面研磨（１次研磨及び２次研磨）を行った。研磨を行うウェーハとしては直径３００ｍｍのＰ型シリコン単結晶ウェーハを用いた。研磨布としてはショアＡ硬度９１の発泡ポリウレタンパッドを用いた。キャリアは、基板をチタンとし、その表面にＤＬＣ処理を行うことで、表面を高硬度化した。これによりキャリアのＨｖ（ビッカース硬さ）は１２００となった。インサート材としてはガラス繊維にエポキシ樹脂を含浸したＦＲＰ（繊維強化プラスチック）を用いた。
　第１の砥粒を含むスラリーとしては、平均粒径が７４ｎｍのシリカ砥粒を含有し、砥粒濃度が２．４ｗｔ％であり、ｐＨが１０．５であるＫＯＨベースの水溶液を用いた。第２の砥粒を含むスラリーとしては、平均粒径が３５ｎｍのシリカ砥粒を含有し、砥粒濃度が０．４５ｗｔ％であり、ｐＨが１０．０であるアンモニアベースの水溶液に、分子量２０～３０万のＨＥＣを添加したものを用いた。
　１次研磨における加工荷重は１５０ｇｆ／ｃｍ２、２次研磨における加工荷重は７０ｇｆ／ｃｍ２に設定した。加工時間は１次研磨における取り代を１０μｍ以上、２次研磨における取り代を５００ｎｍとなるように設定した。
　各駆動部の回転速度は、上定盤－１３．４ｒｐｍ、下定盤３５ｒｐｍ、サンギア２５ｒｐｍ、インターナルギア７ｒｐｍに設定した。研磨布のドレッシングは、ダイヤ砥粒が電着されたドレスプレートを所定圧力で純水を流しながら上下研磨布に摺接させることで行った。
　次に、両面研磨後のウェーハを洗浄した。ＳＣ－１洗浄を条件ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：１５で行った。
　次に、洗浄後のウェーハにエピタキシャル層を成長させた。エピタキシャル成長炉としては図４に示す気相成長装置を用いた。エピタキシャル成長では、原料ガスにＴＣＳを用いた。成長温度は１１００℃、膜厚は３μｍにした。
（比較例１）
　実施例と同一の両面研磨装置を用いて１次研磨まで行った計５枚のウェーハに対して、片面ＣＭＰ研磨による化学的機械的研磨を２次研磨として行った。研磨布は、スエードタイプのものを用いた。スラリーは、実施例における２次研磨で用いたものと同じものを用いた。加工時間は片面ＣＭＰ研磨における取り代を５００ｎｍとなるように設定した。洗浄及びエピタキシャル成長条件は実施例と同じとした。
（比較例２）
　実施例と同じ両面研磨装置（パッド・キャリア等）を用い、計５枚のウェーハに対して両面研磨（１次研磨及び２次研磨）を行った。研磨を行うウェーハとしては実施例と同様に直径３００ｍｍのＰ型シリコン単結晶ウェーハを用いた。
　第１の砥粒を含むスラリーとしては実施例と同じものを用いた。第２の砥粒を含むスラリーとしては砥粒を含有しない無砥粒スラリーを用いた。具体的にはｐＨが１１．０であるアミンベースの水溶液に、分子量２０～３０万のＨＥＣを添加したものを用いた。
　１次研磨における加工荷重は１００ｇｆ／ｃｍ２、２次研磨における加工荷重は１５０ｇｆ／ｃｍ２に設定した。加工時間は１次研磨における取り代を０．５～１．０μｍ、２次研磨における取り代を１０μｍ以上と実施例とほぼ同じ総取り代になるように設定した。回転速度とドレッシングの条件は実施例と同じとした。洗浄及びエピタキシャル成長条件は実施例と同じとした。
［フラットネス及び面品質について］
　実施例及び比較例におけるウェーハのフラットネスは、ＫＬＡ　Ｔｅｎｃｏｒ社製のＷａｆｅｒＳｉｇｈｔを用いて測定した。ＳＦＱＲｍａｘの算出はＭ４９　ｍｏｄｅのセルサイズ２６×８ｍｍ（２ｍｍ　Ｅ．Ｅ．）で行った。実施例及び比較例における面品質（ＬＰＤ及び表面粗さ）は、ＫＬＡ社のＳｕｒｆｓｃａｎ　ＳＰ３を用いて測定した。結果を以下に示す。
　以下、全て５枚のウェーハの平均値である。なお、測定は全て洗浄後に行っている。また、フラットネスの測定は、１次研磨後かつ２次研磨（比較例１の場合は片面ＣＭＰ研磨、以下同様）前のウェーハ及び２次研磨後エピタキシャル成長前のウェーハについて行った。表面粗さの測定は、２次研磨後エピタキシャル成長前のウェーハについて行った。ＬＰＤの測定は、２次研磨後エピタキシャル成長前のウェーハ及びエピタキシャル成長後のウェーハについて行った。
　まず、フラットネスについて述べる。ここでは、ＳＦＱＲ悪化量＝（最終的なＳＦＱＲｍａｘ－Ｙ）／Ｙと定義した。式中、Ｙは１次研磨後かつ２次研磨前のＳＦＱＲｍａｘを表し、最終的なＳＦＱＲｍａｘは２次研磨後エピタキシャル成長前のＳＦＱＲｍａｘを表す。
　図５は実施例及び比較例１におけるＳＦＱＲ悪化量を示すグラフである。図５に示すように、実施例のＳＦＱＲ悪化量は０．１５であり、比較例１のＳＦＱＲ悪化量０．５３を下回る結果となった。比較例１では片面ＣＭＰ研磨を行ったためＳＦＱＲの結果が悪くなったと考えられる。一方で、実施例では片面ＣＭＰ研磨を行わず、更に、２次研磨における取り代を１μｍ以下（５００ｎｍ）としたため、ＳＦＱＲの結果がより良くなったと考えられる。これにより、エピタキシャル成長後のウェーハのフラットネスも良くなると考えられる。
　次に面品質（ＬＰＤ及び表面粗さ）について述べる。１×１μｍの表面粗さについては、比較例２では０．２１５ｎｍであったのに対して、実施例では０．１１８ｎｍとなった。比較例２では２次研磨時に無砥粒スラリーを用いたため、ケミカル作用が強く働き、ウェーハの表面粗さが十分には下がらなかったと考えられる。一方、２次研磨時に有砥粒スラリーを用いた実施例では表面粗さが十分に下がった。これにより、両面研磨後で１００ｎｍ以下のＬＰＤ個数が測定可能となった。
　２次研磨後エピタキシャル成長前のウェーハにおいて１２０ｎｍ以上のＬＰＤ個数を比較したところ、比較例２におけるＬＰＤ個数が６９．７個であったのに対して、実施例におけるＬＰＤ個数は５．５個となった。つまり、ＬＰＤ個数も改善傾向であった。
　次に、両面研磨後のＬＰＤマップとエピタキシャル成長後のＬＰＤマップとの一致率について述べる。図６は実施例における両面研磨後のＬＰＤマップとエピタキシャル成長後のＬＰＤマップとを重ねた図である。図７は比較例２における両面研磨後のＬＰＤマップとエピタキシャル成長後のＬＰＤマップとを重ねた図である。図６において「前」はエピタキシャル成長前のＬＰＤ（７０ｎｍ以上）の位置、「後」はエピタキシャル成長後のＬＰＤ（４５ｎｍ以上）の位置をそれぞれ示す。また、図７において「前」はエピタキシャル成長前のＬＰＤ（１２０ｎｍ以上）の位置、「後」はエピタキシャル成長後のＬＰＤ（４５ｎｍ以上）の位置をそれぞれ示す。
　比較例２では両面研磨後に１２０ｎｍまでのＬＰＤが測定可能であり、エピタキシャル成長後のＬＰＤ（４５ｎｍ以上）の測定との一致率は６５％であった（図７参照）。すなわち、両面研磨後の時点で検出できていないＬＰＤが多かった（図７の矢印参照）。これに対し、実施例では両面研磨後に７０ｎｍ以上までのＬＰＤが測定可能となり、エピタキシャル成長後との一致率は９２％まで向上した（図６参照）。
　また、実施例におけるエピタキシャル成長後の４５ｎｍ以上のＬＰＤ個数は、４個となった。一方、比較例１におけるエピタキシャル成長後のＬＰＤ個数は３個であった。この結果から、実施例で得られたエピタキシャルウェーハのＬＰＤ個数と比較例１で得られたエピタキシャルウェーハのＬＰＤ個数はほぼ同等であるといえる。このことから、本発明であれば、フラットネスを維持しつつ、片面ＣＭＰ研磨を行った場合と同レベルまで欠陥数を低減させることができるということがわかる。
　以上の結果から、本発明のエピタキシャルウェーハの製造方法であれば、欠陥が少なく、フラットネスの良いエピタキシャルウェーハを安定して製造することができるということが明らかになった。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (5)

  1. 　エピタキシャルウェーハの製造方法であって、
    　研磨布が貼付された上下定盤と、該上下定盤間でシリコンウェーハを保持するキャリアとを具備する両面研磨装置を用い、第１の砥粒を含むスラリーを供給しながら、前記シリコンウェーハの両面を研磨する１次研磨を行う工程と、
    　前記両面研磨装置を用い、前記第１の砥粒より平均粒径の小さい第２の砥粒を含むスラリーを供給しながら、前記１次研磨を行った後のシリコンウェーハの両面を研磨する２次研磨を行う工程と、
    　前記２次研磨を行った後のシリコンウェーハ表面に片面ＣＭＰ研磨を行うことなくエピタキシャル層を成長させる工程と
    を有することを特徴とするエピタキシャルウェーハの製造方法。
  2. 　前記１次研磨を行う工程において、前記第１の砥粒を含むスラリーとして、平均粒径５０ｎｍ～１００ｎｍのシリカ砥粒を含むアルカリ性水溶液を用い、
    　前記２次研磨を行う工程において、前記第２の砥粒を含むスラリーとして、平均粒径２０ｎｍ～４０ｎｍのシリカ砥粒を含むアルカリ性水溶液を用いることを特徴とする請求項１に記載のエピタキシャルウェーハの製造方法。
  3. 　前記２次研磨を行う工程において、前記２次研磨の取り代を１μｍ以下とすることを特徴とする請求項１又は請求項２に記載のエピタキシャルウェーハの製造方法。
  4. 　前記研磨布をショアＡ硬度８５～９５の発泡ポリウレタンからなる研磨布とし、前記キャリアを表面のビッカース硬さが３００以上のキャリアとすることを特徴とする請求項１から請求項３のいずれか１項に記載のエピタキシャルウェーハの製造方法。
  5. 　前記２次研磨後のシリコンウェーハの面品質を、１００ｎｍ以下のＬＰＤの個数が測定可能な面品質とすることを特徴とする請求項１から請求項４のいずれか１項に記載のエピタキシャルウェーハの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110546740A (zh) * 2017-04-24 2019-12-06 信越半导体株式会社 硅晶圆的研磨方法
US11158549B2 (en) 2017-06-21 2021-10-26 Siltronic Ag Method, control system and plant for processing a semiconductor wafer, and semiconductor wafer

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111316399B (zh) * 2017-08-31 2023-12-26 胜高股份有限公司 半导体晶片的制造方法
US11621171B2 (en) 2018-09-25 2023-04-04 Nissan Chemical Corporation Method for polishing silicon wafer with reduced wear on carrier, and polishing liquid used therein

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004195571A (ja) * 2002-12-17 2004-07-15 Noritake Co Ltd 両面研磨機用ワークキャリア及びその製造方法
JP2010040643A (ja) * 2008-08-01 2010-02-18 Sumco Corp 両面鏡面半導体ウェーハおよびその製造方法
JP2012109310A (ja) * 2010-11-15 2012-06-07 Sumco Corp エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
JP2013025844A (ja) * 2011-07-21 2013-02-04 Asahi Glass Co Ltd 磁気記録媒体用ガラス基板の製造方法および磁気記録媒体用ガラス基板

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010021487A (ja) * 2008-07-14 2010-01-28 Sumco Corp 半導体ウェーハおよびその製造方法
US20140319411A1 (en) * 2011-11-16 2014-10-30 Nissan Chemical Industries, Ltd. Semiconductor wafer polishing liquid composition

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004195571A (ja) * 2002-12-17 2004-07-15 Noritake Co Ltd 両面研磨機用ワークキャリア及びその製造方法
JP2010040643A (ja) * 2008-08-01 2010-02-18 Sumco Corp 両面鏡面半導体ウェーハおよびその製造方法
JP2012109310A (ja) * 2010-11-15 2012-06-07 Sumco Corp エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
JP2013025844A (ja) * 2011-07-21 2013-02-04 Asahi Glass Co Ltd 磁気記録媒体用ガラス基板の製造方法および磁気記録媒体用ガラス基板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110546740A (zh) * 2017-04-24 2019-12-06 信越半导体株式会社 硅晶圆的研磨方法
US11158549B2 (en) 2017-06-21 2021-10-26 Siltronic Ag Method, control system and plant for processing a semiconductor wafer, and semiconductor wafer

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