WO2016132630A1 - スイッチング素子駆動回路 - Google Patents

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WO2016132630A1
WO2016132630A1 PCT/JP2015/084606 JP2015084606W WO2016132630A1 WO 2016132630 A1 WO2016132630 A1 WO 2016132630A1 JP 2015084606 W JP2015084606 W JP 2015084606W WO 2016132630 A1 WO2016132630 A1 WO 2016132630A1
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potential
circuit
switching element
terminal
bias
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PCT/JP2015/084606
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中村恭士
裕司 ▲高▼倉
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アイシン・エィ・ダブリュ株式会社
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    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors

Definitions

  • the present invention relates to a switching element drive circuit that applies a drive signal to a control terminal of a switching element to drive the switching element.
  • switching elements such as FET (Field Effect Transistor) and IGBT (Insulated Gate Bipolar Transistor) operate by receiving a drive signal so as to generate a potential difference between a gate terminal (control terminal) and a source terminal. .
  • FET Field Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • this power loss is proportional to the switching frequency, when the switching frequency is increased, the power loss of the drive circuit that drives the switching element increases, resulting in an increase in the size of the power source of the circuit and the drive circuit. May occur.
  • Patent Document 1 discloses a gate drive circuit including a parallel resonance circuit in order to suppress the influence of this parasitic capacitance.
  • the gate drive circuit includes an inductor so as to form a parallel resonance circuit with a parasitic capacitance, and also includes a rectifier circuit that determines a flow direction so as to reciprocate charges between the inductor and the parasitic capacitance.
  • the rectifier circuit is provided with a switch (switching element) for controlling current flow and interruption (see FIG. 1 of Patent Document 1 above).
  • a similar configuration is also described in US Patent Application Publication No. US2012 / 0176176A1 (Patent Document 2). In these gate drive circuits, energy exchange is basically performed between the parasitic capacitance and the inductor, so that power loss is reduced.
  • the drive signal of Patent Document 1 is a positive / negative bipolar signal having a positive / negative potential symmetrical to a reference potential.
  • some MOSFETs using silicon carbide (SiC) have a lower withstand voltage of a negative potential than a positive potential with respect to a reference potential. For this reason, when the SiC-MOSFET is driven by such a positive / negative bipolar signal drive signal, a positive / negative bipolar signal having an asymmetric positive / negative potential with respect to the reference potential may be required.
  • the drive signal of Patent Document 1 is a positive / negative bipolar signal having a symmetric positive / negative potential with respect to the reference potential
  • the current reciprocating between the parasitic capacitance and the inductor is also substantially equal (for example, the first of Patent Document 1). (See Figure 3).
  • the power consumption and current consumption of the positive power supply and the negative power supply constituting the power supply of the drive pulse are substantially the same.
  • the drive signal is a positive / negative bipolar signal that is asymmetric with respect to the reference potential
  • the current reciprocating between the parasitic capacitance and the inductor also becomes uneven.
  • the power source of the drive pulse is a positive / negative bipolar power source
  • the power consumption and current consumption of the positive power source and the negative power source are also uneven. For this reason, it may be possible to reduce power loss to some extent, but there is a possibility that the load on the drive circuit that drives the switching element and the power supply that supplies power to the drive circuit may increase.
  • it may be necessary to use components with high proof strength depending on the magnitude of current consumption, or procurement costs may increase due to the use of components with different specifications on the positive electrode side and the negative electrode side.
  • an unintended undershoot or the like may occur in the waveform of the drive signal of the switching element, which may exceed the withstand voltage of the gate terminal (control terminal) of the switching element to be driven.
  • the power loss of the drive circuit that drives the switching element using a positive / negative bipolar signal having a positive / negative potential asymmetric with respect to the reference potential as a drive signal is reduced, and the load balance in the drive circuit is less biased. It is desired to provide a technique configured as described above.
  • the switching element driving circuit in view of the above is A switching element driving circuit for driving the main switching element by providing a driving signal to a control terminal of a main switching element having a source terminal or an emitter terminal as a ground terminal and a reference potential connected to the ground terminal;
  • An inductor having one terminal connected to the control terminal side and the other terminal connected to the reference potential side;
  • a first current path in which a first rectifying element and a first switch having a forward direction from the control terminal side to the reference potential side are connected in series;
  • a second current path in which a second rectifying element having a forward direction from the reference potential side to the control terminal side and a second switch are connected in series;
  • a rectifier circuit in which the first current path and the second current path are connected in parallel and the inductor are connected in series to form a resonance control circuit,
  • the resonance control circuit is connected between the control terminal and the reference potential so that a parasitic capacitance between the control terminal and the ground terminal in the main switching element and the resonance control circuit constitute a resonance
  • the drive signal of the main switching element reduces the power loss due to the parasitic capacitance by exchanging energy in the parallel resonance circuit composed of the parasitic capacitance and the inductor.
  • the effect of the parallel resonant circuit is very effective when the drive signal is a positive / negative bipolar signal symmetric with respect to the reference potential.
  • the drive signal is an asymmetrical positive / negative bipolar signal
  • a direct current component resulting from the asymmetric amplitude of the drive signal with respect to the reference potential affects the resonance circuit.
  • the DC component can be canceled by the bias potential.
  • the power loss of the drive circuit that drives the main switching element using the positive and negative bipolar signals having asymmetrical positive and negative potentials with respect to the reference potential as drive signals is reduced, and the load balance in the drive circuit is less biased.
  • Explanatory diagram showing the principle of bias potential setting Schematic circuit diagram showing another configuration example of the gate drive circuit Waveform diagram showing an example of changes in the waveform of the gate drive signal Waveform diagram showing an example of changes in the waveform of the current flowing through the resonance coil
  • FIG. 1 is a schematic circuit block diagram showing a basic configuration of a gate drive circuit (switching element drive circuit), and FIG. 2 is a schematic circuit diagram showing a configuration example of a gate drive circuit according to this basic configuration. It is.
  • FIG. 15 is a schematic circuit block diagram showing a comparative example corresponding to FIG.
  • the gate drive circuit 1 is a circuit that applies the drive signal SP to the control terminal of the main switching element TR with the main switching element TR as a driving target.
  • a MOS (MetalTROxide Semiconductor) type FET is illustrated as the main switching element TR, and the control terminal is a gate terminal.
  • the main switching element TR is connected in the form of a source grounding circuit having a source terminal as a grounding terminal.
  • the connection form is a form of a grounded emitter circuit using the emitter terminal as a ground terminal.
  • a reference potential Vref generally referred to as ground is connected to the source terminal or the emitter terminal.
  • the ground terminal will be described simply as a source terminal.
  • the main switching element TR is an IGBT or the like, the source terminal can be read as the emitter terminal in each description.
  • the drive signal SP is a bipolar signal having a potential in both positive and negative directions with respect to the reference potential Vref.
  • the main switching element TR transitions from the off state to the on state by applying a predetermined voltage between the gate and the source.
  • the threshold voltage for state transition is close to the reference potential Vref connected to the source terminal, there is a possibility that the main switching element TR transitions to the ON state due to external noise or the like.
  • the main switching element TR can be stably turned off by applying a potential lower than the reference potential Vref.
  • a MOSFET using silicon carbide (SiC) is an element having a relatively low threshold voltage. Therefore, when the main switching element TR is a SiC-MOSFET, it is preferable to use such a bipolar signal as the drive signal SP.
  • the gate drive circuit 1 illustrated in FIGS. 1 and 2 includes a power supply circuit PS that is a bipolar power supply in order to generate a drive signal SP of a bipolar signal.
  • a positive power supply BP and a negative power supply BN are connected in series, and the connection point is a reference potential Vref. That is, the positive power source BP provides a positive potential (positive potential Vcc) to the gate drive circuit 1 with respect to the reference potential Vref, and the negative power source BN has a negative potential (negative potential Vee) with respect to the reference potential Vref. Is provided to the gate driving circuit.
  • the reference potential Vref is zero, and the power supply circuit PS provides a voltage of “
  • ) of the positive electrode potential Vcc with respect to the reference potential Vref is different from the absolute value (
  • ” the absolute value (
  • the drive signal SP is preferably a bipolar signal.
  • some SiC-MOSFETs have a lower withstand voltage on the negative electrode side than that on the positive electrode side.
  • ) of the positive electrode potential Vcc with respect to the reference potential Vref is greater than the absolute value (
  • a drive signal SP of a bipolar signal is generated by a positive / negative bipolar power supply (power supply circuit PS) larger than
  • the drive signal generation circuit 2 generates a drive signal SP having a voltage amplitude in a range provided by the power supply circuit PS based on a timing signal TP from a control device (not shown) such as a microcomputer.
  • the drive signal generation circuit 2 is configured by connecting an upper-stage switch 21 connected to the positive electrode of the power supply circuit PS and a lower-stage switch 22 connected to the negative electrode of the power supply circuit PS in series.
  • a drive signal SP having a state where the signal level becomes the positive potential Vcc and a state where the signal level becomes the negative potential Vee is generated.
  • the drive signal SP is input to the gate terminal of the main switching element TR through the current limiting resistor R3.
  • FIG. 2 shows a specific circuit configuration example of the drive signal generation circuit 2.
  • the two switches (21, 22) of the drive signal generation circuit 2 are constituted by bipolar transistors.
  • the upper stage side switch 21 is an NPN type transistor
  • the lower stage side switch 22 is a PNP type transistor.
  • the NPN transistor and the PNP transistor are exclusively turned on.
  • both transistors are controlled so as not to be turned on simultaneously.
  • the resistors R21 and R22 are resistors that define a current flowing between the collector and the emitter of the transistor as the switch (21, 22).
  • the resistor R20 and the capacitor C20 constitute an integrating circuit.
  • the output of the integration circuit is input to the control terminal (here, the base terminal of the transistor) of the switch (21, 22).
  • ⁇ Capacitance takes time.
  • the capacitor C20 is discharged through the base-emitter of one of the upper-stage switch 21 and the lower-stage switch 22 without passing through the resistor R20.
  • the time when the potential of the drive signal SP changes from the positive potential Vcc is almost synchronized with the fall of the timing signal TP.
  • the time when the potential of the drive signal SP changes from the negative potential Vee is also substantially synchronized with the rising edge of the timing signal TP.
  • the time when the potential of the drive signal SP becomes the positive potential Vcc and the time when the potential of the drive signal SP becomes the negative potential Vee are equal to the time constant ⁇ . Only late. Therefore, the potential of the drive signal SP changes from the positive potential Vcc to a high impedance (Hi-Z) state almost in synchronization with the falling edge of the timing signal TP.
  • the potential of the drive signal SP changes from the negative potential Vee to the Hi-Z state almost in synchronization with the rise of the timing signal TP.
  • the gate drive circuit 1 according to the present embodiment generates electrical vibration by the resonance circuit as described below in this Hi-Z state.
  • a parasitic capacitance PC exists between the gate and the source of a switching element such as an FET, although the order is [nF] to [pF].
  • An n-channel FET as shown in FIGS. 1 and 2 is turned on by applying a positive voltage to the gate terminal with respect to the source terminal. That is, the drive signal SP rises from the low potential state to the high potential state. At this time, the energy of the drive signal SP is used to charge the parasitic capacitance PC, causing power loss. Further, the rise of the drive signal SP is delayed, for example, due to the charging of the parasitic capacitance PC. When the switching frequency for switching on / off of the main switching element TR is increased, the power loss caused by the parasitic capacitance PC cannot be ignored.
  • the gate drive circuit 1 is provided with a resonance coil L1 (inductor) so as to constitute a parallel resonance circuit with the parasitic capacitance PC.
  • the resonance coil L1 has one terminal connected to the gate terminal (control terminal) side and the other terminal connected to the reference potential Vref side.
  • This parallel resonance circuit is configured in such a manner that the resonance control circuit 3 including the resonance coil L1 and the parasitic capacitance PC are connected in parallel.
  • the resonance control circuit 3 is configured by connecting a rectifier circuit 4 and a resonance coil L1 in series.
  • the rectifier circuit 4 is configured by connecting a first current path 41 and a second current path 42 that allow flow in opposite directions to each other in parallel.
  • the first current path 41 includes a first rectifier element D1 and a first switch S1 connected in series with a forward direction from the gate terminal (control terminal) side to the reference potential Vref side. . That is, the first current path 41 is a current path that allows energy transfer from the parasitic capacitance PC to the resonance coil L1.
  • the second current path 42 is configured by connecting in series a second rectifying element D2 and a second switch S2 whose forward direction is from the reference potential Vref side to the gate terminal (control terminal) side. . That is, the second current path 42 is a current path that allows energy transfer from the resonance coil L1 to the parasitic capacitance PC.
  • the switches (S1, S2) connected in series to the rectifying elements (D1, D2) are constituted by FETs in this embodiment.
  • the timing signal TP is input to the gate terminals of the FETs constituting the first switch S1 and the second switch S2 via a current limiting resistor.
  • the first switch S1 is a p-channel FET
  • the second switch S2 is an n-channel FET.
  • the p-channel FET and the n-channel FET are exclusively turned on.
  • the n-channel FET constituting the second switch S2 When the timing signal TP rises from the low state to the high state, the n-channel FET constituting the second switch S2 is turned on, and the second current path 42 is allowed to flow. Since the second current path 42 is a current path that allows energy transfer from the resonance coil L1 to the parasitic capacitance PC, the parasitic capacitance PC is charged by the energy of the resonance coil L1, and the gate terminal of the main switching element TR is The potential rises.
  • the drive signal SP After the timing signal TP rises, the drive signal SP is in the Hi-Z state until the time corresponding to the time constant ⁇ described above has elapsed. Therefore, the main switching element TR is driven by the energy of the resonance coil L1 until the time corresponding to the time constant ⁇ elapses after the timing signal TP rises. After the time corresponding to the time constant ⁇ has elapsed, power is supplied from the power supply circuit PS (in this case, the positive power supply BP) via the drive signal generation
  • the p-channel FET constituting the first switch S1 When the timing signal TP falls from the high state to the low state, the p-channel FET constituting the first switch S1 is turned on, and the first current path 41 is allowed to flow. Since the first current path 41 is a current path that allows energy transfer from the parasitic capacitance PC to the resonance coil L1, the energy charged in the parasitic capacitance PC moves to the resonance coil L1.
  • the drive signal SP is in the Hi-Z state until the time corresponding to the time constant ⁇ described above has elapsed. Therefore, after the timing signal TP falls, until the time corresponding to the time constant ⁇ elapses, the potential of the gate terminal of the main switching element TR falls due to the energy moving to the resonance coil L1.
  • the gate terminal After the time corresponding to the time constant ⁇ elapses, the gate terminal is connected to the power supply circuit PS (in this case, the negative power supply BN) via the drive signal generation circuit 2, and the potential of the gate terminal drops and the main switching element TR is turned off.
  • the power supply circuit PS in this case, the negative power supply BN
  • the gate drive circuit 1 is further provided with a bias circuit 5.
  • the bias circuit 5 sets the potential of the terminal opposite to the gate terminal side in the resonance control circuit 3 to a bias potential Vb different from the potential of the source terminal of the main switching element TR.
  • Vb bias potential
  • the bias potential Vb is a potential in the positive direction with respect to the potential (reference potential Vref) of the source terminal of the main switching element TR.
  • the power supply circuit PS which is a positive / negative bipolar power supply, is an asymmetrical power supply whose positive and negative absolute values are not the same as in this embodiment, the appropriate bias potential Vb is set as described above. The effect by the resonance circuit can be enhanced.
  • FIG. 15 shows a circuit 100 of a comparative example corresponding to FIG. 1 showing the circuit block of the present embodiment.
  • the circuit 100 of the comparative example has a configuration in which the resonance control circuit 3 is connected to the reference potential Vref except for the bias circuit 5 from the gate drive circuit 1 shown in FIG.
  • Such a circuit configuration of the circuit 100 of the comparative example can be easily inferred from FIG.
  • the difference between the gate drive circuit 1 of the present embodiment and the circuit 100 of the comparative example that is, the difference depending on the presence or absence of the bias circuit 5 will be described with reference to FIGS.
  • 3 to 5 show simulation results when the specification of the power supply circuit PS is “
  • FIGS. 6 and 7 show simulation results when the specification of the power supply circuit PS is “
  • the reference potential Vref is zero.
  • 3 and 6 show the waveform of the drive signal SP
  • FIGS. 4 and 7 show the waveform of the current flowing through the resonance coil L1
  • FIG. 5 shows the waveform of the current flowing through the power supply circuit PS.
  • Show. 3 and 6 the solid line indicates the drive signal SP of the gate drive circuit 1 configured as shown in FIGS. 1 and 2, and the broken line indicates the drive signal SP of the circuit 100 of the comparative example configured as shown in FIG. .
  • the solid line indicates the current flowing through the resonance coil L1 of the gate drive circuit 1 configured as shown in FIGS. 1 and 2, and the broken line indicates the resonance coil L1 of the circuit 100 of the comparative example as illustrated in FIG. The flowing current is shown.
  • FIG. 5 will be described later.
  • the gate drive circuit 1 having the bias circuit 5 eliminates the delay of the drive signal SP, and the waveform has a shape closer to a rectangular group.
  • the magnitudes of positive and negative currents flowing through the resonant coil L1 of the circuit 100 of the comparative example are not uniform. That is, the current (positive current) flowing from the parasitic capacitance PC to the resonance coil L1 is larger than the current (negative current) flowing from the resonance coil L1 to the parasitic capacitance PC. For this reason, at the rise of the drive signal SP, the energy for charging the parasitic capacitance PC is insufficient, and the rise is delayed.
  • the drive signal SP of the circuit 100 of the comparative example has a distorted waveform due to the loss of symmetry. Note that energy that is insufficient to charge the parasitic capacitance PC is compensated from the power supply circuit PS.
  • the magnitudes of positive and negative currents flowing through the resonance coil L1 are substantially equal. That is, the energy for charging the parasitic capacitance PC is substantially equivalent to the energy discharged from the parasitic capacitance PC. For this reason, as compared with the drive signal SP of the circuit 100 of the comparative example, the delay in the rise is eliminated, and the delay is caused in the rise.
  • the drive signal SP of the gate drive circuit 1 of the present embodiment has a waveform with little distortion without breaking the symmetry. Note that the charge reciprocating between the parasitic capacitance PC and the resonance coil L1 is reduced by the impedance in the circuit. Energy that is deficient due to such a decrease in charge is compensated from the power supply circuit PS.
  • FIG. 5 shows a waveform of a current flowing through the power supply circuit PS.
  • the waveforms shown in the upper and second stages indicate the current flowing through the power supply circuit of the gate drive circuit 1 of the present embodiment, the solid line indicates the current flowing through the negative power supply BN, and the broken line indicates the current flowing through the positive power supply BP. .
  • the waveforms shown in the third and lower stages indicate the current flowing through the power supply circuit of the circuit 100 of the comparative example, the third dot-and-dash line indicates the current flowing through the negative power supply BN, and the third dot-and-dash line indicates the positive power supply.
  • the electric current which flows through BP is shown.
  • the energy for charging the parasitic capacitance PC is insufficient at the rising edge of the drive signal SP, and is compensated from the positive power supply BP. Therefore, a large current flows through the positive power source BP. On the other hand, at the falling edge of the drive signal SP, since there is no shortage of energy, almost no current flows through the negative power source BN.
  • the gate drive circuit 1 of the present embodiment as described above, the energy for charging the parasitic capacitance PC and the energy discharged from the parasitic capacitance PC are substantially equivalent. For this reason, the currents flowing through the positive power supply BP and the negative power supply BN are substantially equivalent.
  • the current flowing through the resonance coil L1 is not deflected in either the positive or negative direction. Accordingly, the maximum amplitude of the current flowing through the positive power supply BP and the negative power supply BN is also approximately half that of the circuit 100 of the comparative example in the gate drive circuit 1 of the present embodiment.
  • FIGS. 6 and 7 show the simulation results when the voltage ratio between the positive power supply BP and the negative power supply BN, that is, “
  • the drive signal SP of the circuit 100 of the comparative example is more symmetric than that of FIG. 3, and has a distorted waveform having a large undershoot (voltage surge) and a large vibration caused by the undershoot. It has become.
  • the drive signal SP of the gate drive circuit 1 of the present embodiment is excellent in symmetry and has a waveform close to a rectangular wave, as in FIG.
  • the difference between the magnitudes of the positive and negative currents flowing through the resonance coil L1 of the circuit 100 of the comparative example is further larger than that in FIG.
  • the energy for charging the parasitic capacitance PC is further insufficient, resulting in a large delay in the rise.
  • the energy of the parasitic capacitance PC is discharged more than necessary, so that there is no delay, and the potential of the drive signal SP is lowered more than necessary, causing undershoot.
  • the drive signal SP of the circuit 100 of the comparative example has a distorted waveform due to the loss of symmetry.
  • the waveform of the drive signal SP is close to a symmetrical rectangular wave, and the main switching element TR can be controlled stably.
  • the burden on the power supply circuit PS can be reduced.
  • the loads of the positive power supply BP and the negative power supply BN can be made equal. Therefore, it is not necessary to increase the specifications of either the positive or negative power source, and an increase in component procurement costs can be suppressed.
  • the burden on one of the positive and negative power sources becomes large and the possibility of affecting one of the lifetimes is reduced, so that a decrease in the reliability of the gate drive circuit 1 can be suppressed.
  • the bias potential Vb set by the bias circuit 5 is a potential at which the charge of the parasitic capacitance PC that changes with the change of the potential of the gate terminal by the drive signal SP is balanced.
  • FIG. 8 shows the bias potential Vb set in this way.
  • the bias potential Vb is preferably a gate voltage when the charge of the parasitic capacitance PC becomes “Qc”. With this potential as the center of vibration, electrical vibration is generated, so that the current flowing through the resonance coil L1 is balanced in both positive and negative directions.
  • the bias potential Vb is set by voltage division between the resistor R1 and the resistor R2.
  • the voltage divider circuit 6 sets an initial value of the bias potential Vb.
  • the voltage dividing circuit 6 includes a resistor R1 and a resistor so that the resistance divided potential “(R1 ⁇
  • the value of the device R2 is set.
  • the bias circuit 5 when the bias circuit 5 includes the bias capacitor C1, the bias potential Vb moves to the optimum point after the main switching element TR starts switching.
  • the impedance of the voltage dividing circuit 6 is high. Therefore, for this reason, it is preferable that the resistors R1 and R2 have a large resistance value of approximately 100 [k ⁇ ] or more.
  • the bias potential Vb moves to the optimum point by the action of the bias capacitor C1. Therefore, it is not necessary for the voltage dividing circuit 6 to set the resistance voltage dividing potential exactly according to the conditions shown in FIG. Since the main switching element TR has individual differences, the electrostatic capacitance of the parasitic capacitance PC also varies depending on the main switching element TR. There are also individual differences in the inductance of the resonant coil L1. Therefore, the potential set by the voltage dividing circuit 6 may be different from the ideal bias potential Vb. If it is set to a value close to the bias potential Vb to some extent, it is possible to reduce the time for the bias capacitor C1 to converge to the optimum potential.
  • the potential set by the voltage dividing circuit 6 may be a midpoint between Vcc and Vee.
  • the bias potential Vb is compared with the ratio (
  • ) is a value close to 1: 1.
  • FIG. 9 shows another configuration example of the gate drive circuit 1.
  • the bias circuit 5 includes the voltage dividing circuit 6 and the bias capacitor C1.
  • the bias circuit 5 is configured by only the bias capacitor C1.
  • the voltage dividing circuit 6 sets the initial value of the bias potential Vb.
  • the potential on the reference potential Vref side of the resonance coil L1 can be quickly set to the bias potential Vb after the power is turned on.
  • the voltage dividing circuit 6 is not provided, as shown in FIG. 10, after the gate drive circuit 1 starts operation, the potential on the reference potential Vref side of the resonance coil L1 is changed to the bias potential by the action of the bias capacitor C1. Move to the optimum value of Vb.
  • the current flowing through the resonance coil L1 is unbalanced immediately after the power is turned on, but is balanced in both positive and negative directions as the bias potential Vb moves.
  • the drive signal SP is applied to the gate terminal (control terminal) of the main switching element TR having the source terminal or the emitter terminal as the ground terminal, and the reference potential Vref is connected to the ground terminal, and the main switching element TR.
  • the gate drive circuit 1 switching element drive circuit for driving the gate drive circuit 1 reduces the power loss of the gate drive circuit 1 due to the parasitic capacitance PC at the gate terminal of the main switching element TR, and reduces the load balance in the circuit.
  • the gate drive circuit 1 includes a resonance coil L1 (inductor), a first current path 41, and a second current path.
  • the resonance coil L1 (inductor) has one terminal connected to the gate terminal side and the other terminal connected to the reference potential Vref side.
  • the first current path 41 includes a first rectifier element D1 and a first switch S1 that are connected in series with the direction from the gate terminal side to the reference potential Vref side as a forward direction.
  • the second current path 42 is configured by connecting a second rectifying element D2 and a second switch S2 in series with a forward direction from the reference potential Vref side to the gate terminal side.
  • the “reference potential Vref side” is also established when the circuit connection destination is changed from “reference potential Vref” to “bias potential Vb”.
  • the bias potential Vb sets an offset with respect to a target potential
  • the bias potential Vb sets an offset with the reference potential Vref as a target potential. Therefore, “the side of the bias potential Vb” is equivalent to “the side of the reference potential Vref”.
  • the rectifier circuit 4 in which the first current path 41 and the second current path 42 are connected in parallel and the resonance coil L1 are connected in series to form the resonance control circuit 3.
  • the resonance control circuit 3 is connected between the control terminal and the reference potential Vref so that the parasitic capacitance PC between the gate terminal and the ground terminal in the main switching element and the resonance control circuit 3 constitute a resonance circuit.
  • the gate drive circuit 1 includes a bias circuit 5 that sets the potential of the terminal opposite to the gate terminal in the resonance control circuit 3 to a bias potential Vb different from the reference potential Vref.
  • the first switch S1 and the second switch S2 are exclusively turned on, and the first current path 41 and the second current path 42 are exclusively allowed to flow.
  • the first switch S1 and the second switch S2 are switched according to the timing at which the signal level of the drive signal SP transitions, and resonance is generated between the resonance coil L1 and the parasitic capacitance PC.
  • the gate drive circuit 1 is not limited to the above-described form, and may be realized by various modifications.
  • FIG. 12 shows still another configuration example of the gate drive circuit 1.
  • the bias circuit 5 may be configured by connecting a parallel circuit of a resistor and a capacitor in series between the positive potential Vcc and the negative potential Vee. Specifically, it may be configured by a series circuit of a parallel circuit of a resistor R1 and a capacitor C11 and a parallel circuit of a resistor R2 and a capacitor C12.
  • the gate drive circuit 1 may be configured as shown in FIG. In other words, the configuration in which the bias circuit 5 is configured only by the voltage dividing circuit 6 using a resistor is not disturbed. As described above, there is a possibility that the accurate bias potential Vb cannot be set in the voltage dividing circuit 6 using a resistor. However, if a bias having a value close to the ideal bias potential Vb can be applied, the imbalance of the current flowing through the resonance coil L1 can be corrected. And the asymmetry of the drive signal SP can also be reduced.
  • the drive signal SP is a bipolar signal having both positive and negative potentials with respect to the reference potential Vref.
  • the power supply circuit which is a bipolar power supply
  • PS the power supply circuit
  • the parasitic capacitance PC at the gate terminal of the main switching element TR is The drive signal SP may be affected.
  • FIG. 14 illustrates a configuration example of the gate drive circuit 1 corresponding to FIG.
  • the bias potential Vb in the positive direction with respect to the reference potential Vref is not limited to the positive direction with respect to the reference potential Vref, but may be in the negative direction.
  • the direction of the bias potential Vb with respect to the reference potential Vref depends on the relationship between the difference between the reference potential Vref and the positive electrode potential Vcc, the difference between the reference potential Vref and the negative electrode potential Vee, and the charge charged / discharged with respect to the parasitic capacitance PC. It depends on the potential to be balanced.
  • the switching element drive circuit (1) A drive signal (SP) is applied to a control terminal of a main switching element (TR) having a source terminal or an emitter terminal as a ground terminal and a reference potential (Vref) is connected to the ground terminal, and the main switching element (TR) is A switching element driving circuit (1) for driving, An inductor (L1) having one terminal connected to the control terminal and the other terminal connected to the reference potential (Vref); A first current path (41) in which a first rectifier element (D1) and a first switch (S1) having a forward direction from the control terminal side to the reference potential (Vref) side are connected in series.
  • a second current path (42) in which a second rectifier element (D2) and a second switch (S2) are connected in series with the direction from the reference potential (Vref) side to the control terminal side as a forward direction.
  • a rectifier circuit (4) in which the first current path (41) and the second current path (42) are connected in parallel and the inductor (L1) are connected in series to form a resonance control circuit (3).
  • the resonance control circuit (3) is configured such that a parasitic capacitance (PC) between the control terminal and the ground terminal in the main switching element (TR) and the resonance control circuit (3) constitute a resonance circuit. Connected between the control terminal and the reference potential (Vref); Furthermore, the resonance control circuit (3) includes a bias circuit (5) for setting the potential of the terminal opposite to the control terminal to a bias potential (Vb) different from the reference potential (Vref). .
  • the drive signal (SP) of the main switching element (TR) reduces the power loss due to the parasitic capacitance (PC) by energy exchange in the parallel resonance circuit composed of the parasitic capacitance (PC) and the inductor (L1). Is done.
  • the effect of the parallel resonant circuit is very effective when the drive signal (SP) is a positive / negative bipolar signal symmetric with respect to the reference potential (Vref).
  • the drive signal (SP) is an asymmetrical positive / negative bipolar signal
  • a direct current component resulting from the asymmetric amplitude of the drive signal (SP) with respect to the reference potential (Vref) affects the resonance circuit.
  • the DC component can be canceled by the bias potential (Vb).
  • the power loss of the drive circuit (1) for driving the main switching element (TR) is reduced and the drive is performed using a positive / negative bipolar signal having an asymmetric positive / negative potential with respect to the reference potential (Vref) as a drive signal (SP).
  • the load balance in the circuit (1) can be reduced.
  • the bias potential (Vb) is a ratio (
  • ) is preferably a potential close to 1: 1.
  • the bias potential (Vb) corresponds to an electrical midpoint between the positive electrode potential (Vcc) and the negative electrode potential (Vee) when viewed from the resonance circuit. Therefore, if the ratio of the absolute value of the positive electrode potential (Vcc) and the absolute value of the negative electrode potential (Vee) with respect to the bias potential (Vb) is close to 1: 1, the direct current component that affects the resonance circuit is reduced. Can be made.
  • the bias circuit (5) includes a bias capacitor (C1) connected between a terminal on the ground terminal side of the resonance control circuit (3) and the reference potential. Is preferred.
  • the direct current component resulting from the asymmetric amplitude of the drive signal (SP) with respect to the reference potential (Vref) is absorbed by the bias capacitor (C1). Since the amplitude center of the drive signal (SP) moves by the bias potential (Vb) with respect to the reference potential (Vref), the DC component is cancelled.
  • the bias circuit (5) includes a voltage dividing circuit (6) that generates the bias potential (Vb).
  • Vb the bias potential
  • the bias potential (Vb) is a potential at which the charge of the parasitic capacitance (PC) that changes in accordance with a change in the potential of the control terminal due to the drive signal (SP) is balanced.
  • the bias potential (Vb) is thus determined, the bias potential (Vb) corresponding to the characteristics of the main switching element (TR), that is, the parasitic capacitance (PC), can be set appropriately.

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Abstract

スイッチング素子の制御端子の寄生容量による影響を抑制すると共に回路内の負荷バランスの偏りが少なくなるように構成されたスイッチング素子駆動回路を提供する。ソース端子又はエミッタ端子に基準電位Ｖｒｅｆが接続された主スイッチング素子ＴＲの制御端子に駆動信号を与えて、主スイッチング素子ＴＲを駆動するスイッチング素子駆動回路１は、一方の端子が制御端子の側に接続され、他方の端子が基準電位Ｖｒｅｆの側に接続されたインダクタＬ１を含む共振制御回路３が、主スイッチング素子ＴＲの寄生容量ＰＣと共振回路を構成するように、制御端子と基準電位Ｖｒｅｆとの間に接続され、さらに、共振制御回路３における、制御端子の側とは反対側の端子の電位を、基準電位Ｖｒｅｆとは異なるバイアス電位Ｖｂに設定するバイアス回路５を備える。

Description

スイッチング素子駆動回路
　本発明は、スイッチング素子の制御端子に駆動信号を与えて、そのスイッチング素子を駆動するスイッチング素子駆動回路に関する。
　例えば、ＦＥＴ（Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチング素子は、ゲート端子（制御端子）とソース端子との間に電位差を生じさせるように駆動信号を与えられることで動作する。スイッチング素子のゲート端子とソース端子との間には、寄生容量が存在し、この寄生容量を充電する際に電力損失が発生する。また、この電力損失は、スイッチング周波数に比例するため、スイッチング周波数が高くなると、スイッチング素子を駆動する駆動回路の電力損失が大きくなり、当該回路や、駆動回路の電源の大型化を招く等の弊害を生じる可能性がある。
　特開平３－６０３６０号公報（特許文献１）には、この寄生容量による影響を抑制するために並列共振回路を備えたゲート駆動回路が開示されている。このゲート駆動回路は、寄生容量と並列共振回路を構成するようにインダクタを備えると共に、このインダクタと寄生容量との間で電荷を往復させるように通流方向を定める整流回路を備えている。整流回路には、電流の通流及び遮断を制御するためのスイッチ（スイッチング素子）が備えられている（以上、特許文献１の第１図等参照）。また、同様の構成は、米国特許出願公開第ＵＳ２０１２／０１７６１７６Ａ１号明細書（特許文献２）にも記載されている。これらのゲート駆動回路では、基本的には、寄生容量とインダクタとの間でエネルギー交換がなされるので、電力損失が軽減される。
　特許文献１の駆動信号は、基準電位に対して対称な正負電位を有する正負両極信号である。しかし、炭化ケイ素（ＳｉＣ）を用いたＭＯＳＦＥＴなどでは、基準電位に対して正側の電位の耐圧に比べて負側の電位の耐圧が低い素子もある。このため、このような正負両極信号の駆動信号でＳｉＣ－ＭＯＳＦＥＴを駆動する場合に、基準電位に対して非対称な正負電位を有する正負両極信号が必要となることがある。特許文献１の駆動信号は、基準電位に対して対称な正負電位を有する正負両極信号であるため、寄生容量とインダクタとの間を往復する電流もほぼ均等となる（例えば、特許文献１の第３図参照）。また、駆動パルスの電源を構成する正極電源及び負極電源の消費電力及び消費電流も、ほぼ同じとなる。
　一方、駆動信号が基準電位に対して非対称な正負両極信号である場合、寄生容量とインダクタとの間を往復する電流も不均等となる。また、駆動パルスの電源が正負両極電源であった場合には、正極電源及び負極電源の消費電力及び消費電流も不均等となる。このため、ある程度の電力損失の軽減効果は得られるかもしれないが、スイッチング素子を駆動する駆動回路や、当該駆動回路へ電力を供給する電源の負荷が高くなる可能性がある。また、消費電流の大きさに応じて耐力の高い部品を用いる必要が生じたり、正極側と負極側とで異なる仕様の部品を使用することによる調達コストの増加が生じたりする可能性もある。さらには、スイッチング素子の駆動信号の波形に、意図しないアンダーシュートなどを発生させ、駆動対象となるスイッチング素子のゲート端子（制御端子）の耐圧を超えてしまう可能性もある。
特開平３－６０３６０号公報 米国特許出願公開第ＵＳ２０１２／０１７６１７６Ａ１号明細書
　上記背景に鑑みて、基準電位に対して非対称な正負電位を有する正負両極信号を駆動信号としてスイッチング素子を駆動する駆動回路の電力損失を軽減すると共に、駆動回路内の負荷バランスの偏りが少なくなるように構成する技術の提供が望まれる。
　１つの態様として、上記に鑑みたスイッチング素子駆動回路は、
　ソース端子又はエミッタ端子を接地端子とし、当該接地端子に基準電位が接続された主スイッチング素子の制御端子に駆動信号を与えて、前記主スイッチング素子を駆動するスイッチング素子駆動回路であって、
　一方の端子が前記制御端子の側に接続され、他方の端子が前記基準電位の側に接続されたインダクタと、
　前記制御端子の側から前記基準電位の側への方向を順方向とする第１整流素子と第１スイッチとが直列に接続された第１電流路と、
　前記基準電位の側から前記制御端子の側への方向を順方向とする第２整流素子と第２スイッチとが直列に接続された第２電流路と、を有し、
　前記第１電流路と前記第２電流路とが並列接続された整流回路と、前記インダクタとが直列接続されて共振制御回路が構成され、
　前記主スイッチング素子における前記制御端子と前記接地端子との間の寄生容量と前記共振制御回路とが共振回路を構成するように、前記共振制御回路が前記制御端子と前記基準電位との間に接続され、
　さらに、前記共振制御回路における、前記制御端子の側とは反対側の端子の電位を、前記基準電位とは異なるバイアス電位に設定するバイアス回路を備える。
　主スイッチング素子の駆動信号は、寄生容量とインダクタとで構成される並列共振回路でのエネルギー交換によって、寄生容量に起因する電力損失が軽減される。並列共振回路の効果は、駆動信号が、基準電位に対して対称な正負両極信号である場合に非常に有効である。駆動信号が、非対称な正負両極信号である場合、基準電位に対する駆動信号の振幅が非対称となることに起因する直流成分が、共振回路に影響する。しかし、上記構成によれば、バイアス電位によって、当該直流成分をキャンセルすることができる。その結果、基準電位に対して非対称な正負電位を有する正負両極信号を駆動信号として主スイッチング素子を駆動する駆動回路の電力損失を軽減すると共に、駆動回路内の負荷バランスの偏りが少なくなるように構成することができる。
　スイッチング素子駆動回路のさらなる特徴と利点は、図面を参照して説明する実施形態についての以下の記載から明確となる。
ゲート駆動回路の基本構成を示す模式的な回路ブロック図 ゲート駆動回路の構成例を示す模式的な回路図 駆動信号の波形の一例を示す波形図 共振コイルを流れる電流の波形の一例を示す波形図 電源を流れる電流の波形の一例を示す波形図 駆動信号の波形の他の例を示す波形図 共振コイルを流れる電流の波形の他の例を示す波形図 バイアス電位の設定原理を示す説明図 ゲート駆動回路の他の構成例を示す模式的な回路図 ゲート駆動信号の波形の変化の一例を示す波形図 共振コイルを流れる電流の波形の変化の一例を示す波形図 ゲート駆動回路の別の構成例を示す模式的な回路図 ゲート駆動回路の別の構成例を示す模式的な回路図 ゲート駆動回路の別の構成例を示す模式的な回路図 ゲート駆動回路の比較例を示す模式的な回路ブロック図
　以下、スイッチング素子駆動回路の実施形態を図面に基づいて説明する。図１は、ゲート駆動回路（スイッチング素子駆動回路）の基本構成を示す模式的な回路ブロック図であり、図２は、この基本構成に沿ったゲート駆動回路の構成例を示す模式的な回路図である。また、図１５は、図１に対応する比較例を示す模式的な回路ブロック図である。ゲート駆動回路１は、主スイッチング素子ＴＲを駆動対象として、主スイッチング素子ＴＲの制御端子に駆動信号ＳＰを与える回路である。
　本実施形態では、主スイッチング素子ＴＲとして、ＭＯＳ（Metal Oxide Semiconductor）型のＦＥＴを例示しており、制御端子はゲート端子である。主スイッチング素子ＴＲは、ソース端子を接地端子としたソース接地回路の形態で接続されている。主スイッチング素子ＴＲが、ＩＧＢＴの場合には、接続形態は、エミッタ端子を接地端子としたエミッタ接地回路の形態となる。ソース端子或いはエミッタ端子には、一般的にグラウンドと称される基準電位Ｖｒｅｆが接続されている。以下、接地端子に関して単にソース端子と称して説明する。当然ながら主スイッチング素子ＴＲがＩＧＢＴなどの場合には、各説明において、ソース端子をエミッタ端子と読み替えることができる。
　図１及び図２に示す形態では、駆動信号ＳＰは、基準電位Ｖｒｅｆに対して正負両方向の電位を有する両極性信号である。主スイッチング素子ＴＲは、ゲート－ソース間に予め規定された電圧を印加することによって、オフ状態からオン状態へと遷移する。ここで、状態遷移のためのしきい値電圧が、ソース端子に接続された基準電位Ｖｒｅｆに近い場合には、外来ノイズ等によって主スイッチング素子ＴＲがオン状態へと遷移する可能性がある。この場合、駆動信号ＳＰを両極性信号とすることによって、基準電位Ｖｒｅｆよりも低い電位を与えて主スイッチング素子ＴＲを安定してオフ状態とすることができる。例えば、炭化ケイ素（ＳｉＣ）を用いたＭＯＳＦＥＴは、上述したしきい値電圧が比較的低い素子である。従って、主スイッチング素子ＴＲが、ＳｉＣ－ＭＯＳＦＥＴである場合などに、このような両極性信号を駆動信号ＳＰとすると好適である。
　図１及び図２に例示するゲート駆動回路１には、両極性信号の駆動信号ＳＰを生成するために、両極性電源である電源回路ＰＳが備えられている。電源回路ＰＳは、正極電源ＢＰと負極電源ＢＮとが直列に接続され、その接続点が基準電位Ｖｒｅｆである。つまり、正極電源ＢＰは基準電位Ｖｒｅｆに対して正側の電位（正極電位Ｖｃｃ）を、ゲート駆動回路１に提供し、負極電源ＢＮは基準電位Ｖｒｅｆに対して負側の電位（負極電位Ｖｅｅ）を、ゲート駆動回路に提供する。ここで、基準電位Ｖｒｅｆはゼロであり、電源回路ＰＳは、“｜Ｖｃｃ｜＋｜Ｖｅｅ｜”の電圧をゲート駆動回路１に提供する。本実施形態では、基準電位Ｖｒｅｆに対する正極電位Ｖｃｃの絶対値（｜Ｖｃｃ｜）と、基準電位Ｖｒｅｆに対する負極電位Ｖｅｅの絶対値（｜Ｖｅｅ｜）とは異なる値である。また、本実施形態では、“｜Ｖｃｃ｜＞｜Ｖｅｅ｜”であり、基準電位Ｖｒｅｆに対する正極電位Ｖｃｃの絶対値（｜Ｖｃｃ｜）の方が、基準電位Ｖｒｅｆに対する負極電位Ｖｅｅの絶対値（｜Ｖｅｅ｜）よりも大きい。つまり、電源回路ＰＳは、正負が非対称な正負両極電源である。
　上述したように、主スイッチング素子ＴＲが、ＳｉＣ－ＭＯＳＦＥＴである場合などでは、駆動信号ＳＰが両極性信号であると好適である。但し、ＳｉＣ－ＭＯＳＦＥＴには、負極側の耐圧が正極側の耐圧に比べて低いものがある。本実施形態では、そのような特性のＳｉＣ－ＭＯＳＦＥＴも想定して、基準電位Ｖｒｅｆに対する正極電位Ｖｃｃの絶対値（｜Ｖｃｃ｜）の方が、基準電位Ｖｒｅｆに対する負極電位Ｖｅｅの絶対値（｜Ｖｅｅ｜）よりも大きい正負両極電源（電源回路ＰＳ）によって両極性信号の駆動信号ＳＰを生成している。
　駆動信号生成回路２は、マイクロコンピュータなどの不図示の制御装置からのタイミング信号ＴＰに基づき、電源回路ＰＳから提供される範囲の電圧振幅を有する駆動信号ＳＰを生成する。駆動信号生成回路２は、電源回路ＰＳの正極に接続された上段側スイッチ２１と、電源回路ＰＳの負極に接続された下段側スイッチ２２とが直列に接続されて構成されている。上段側スイッチ２１と下段側スイッチ２２とが排他的にオン状態となることによって、信号レベルが正極電位Ｖｃｃとなる状態と負極電位Ｖｅｅとなる状態とを有する駆動信号ＳＰが生成される。駆動信号ＳＰは、電流制限抵抗Ｒ３を介して、主スイッチング素子ＴＲのゲート端子に入力される。
　図２には、駆動信号生成回路２の具体的な回路構成例が示されている。ここでは、駆動信号生成回路２の２つのスイッチ（２１，２２）はバイポーラ型のトランジスタによって構成されている。上段側スイッチ２１は、ＮＰＮ型のトランジスタであり、下段側スイッチ２２は、ＰＮＰ型のトランジスタである。タイミング信号ＴＰの状態に応じて（タイミング信号ＴＰの信号レベルがハイ状態又はロー状態であるかに応じて）、ＮＰＮ型のトランジスタとＰＮＰ型のトランジスタとが排他的にオン状態となる。尚、後述するように、タイミング信号ＴＰは積分回路を介して両トランジスタのベース端子に入力されるため、両トランジスタは、同時にオン状態とならないように制御される。抵抗器Ｒ２１及び抵抗器Ｒ２２は、スイッチ（２１，２２）としてのトランジスタのコレクタ－エミッタ間に流れる電流を規定する抵抗である。
　また、抵抗器Ｒ２０とコンデンサＣ２０とは積分回路を構成している。この積分回路の出力は、スイッチ（２１，２２）の制御端子（ここではトランジスタのベース端子）に入力されている。コンデンサＣ２０の充電は抵抗器Ｒ２１を通る経路で行われる。従って、コンデンサＣ２０の電位が基準電位Ｖｒｅｆ（＝０）から正極電位Ｖｃｃ又は負極電位Ｖｅｅとなるまでには、抵抗器Ｒ２０の抵抗値及びコンデンサＣ２０の静電容量によって定まる時定数（τ＝抵抗値×静電容量）に対応する時間を要する。一方、コンデンサＣ２０の放電は、抵抗器Ｒ２０を通ることなく、上段側スイッチ２１及び下段側スイッチ２２の何れか一方のトランジスタのベース－エミッタ間を経由して行われる。従って、コンデンサＣ２０の電位が、正極電位Ｖｃｃ又は負極電位Ｖｅｅから基準電位Ｖｒｅｆ（＝０）となるまでの時間は短い。積分回路の効果により、タイミング信号ＴＰの立ち上がりに対して、駆動信号ＳＰの電位が正極電位Ｖｃｃとなる時刻は、上記時定数τに応じた時間分だけ遅れる。また、積分回路の効果により、タイミング信号ＴＰの立ち下がりに対して、駆動信号ＳＰの電位が負極電位Ｖｅｅとなる時刻も、上記時定数τに応じた時間分だけ遅れる。
　一方、駆動信号ＳＰの電位が正極電位Ｖｃｃから変化する時刻は、タイミング信号ＴＰの立ち下がりに対してほぼ同期する。また、駆動信号ＳＰの電位が負極電位Ｖｅｅから変化する時刻も、タイミング信号ＴＰの立ち上がりに対してほぼ同期する。上述したように、タイミング信号ＴＰの変化に応答して、駆動信号ＳＰの電位が正極電位Ｖｃｃとなる時刻及び駆動信号ＳＰの電位が負極電位Ｖｅｅとなる時刻は、時定数τに応じた時間分だけ遅れる。従って、駆動信号ＳＰの電位は、タイミング信号ＴＰの立ち下がりに対してほぼ同期して正極電位Ｖｃｃからハイインピーダンス（Ｈｉ－Ｚ）状態となる。同様に、駆動信号ＳＰの電位は、タイミング信号ＴＰの立ち上がりに対してほぼ同期して負極電位ＶｅｅからＨｉ－Ｚ状態となる。本実施形態のゲート駆動回路１は、このＨｉ－Ｚ状態の際に、以下に説明するように、共振回路による電気振動を生じさせる。
　ＦＥＴなどのスイッチング素子のゲート－ソース間には、［ｎＦ］～［ｐＦ］のオーダーではあるが、寄生容量ＰＣが存在する。図１及び図２に示すようなｎチャネル型のＦＥＴは、ソース端子に対して正方向の電圧をゲート端子に印加することでオン状態となる。
つまり、駆動信号ＳＰは、低電位状態から高電位状態へと立ち上がることになる。この際、駆動信号ＳＰのエネルギーが寄生容量ＰＣを充電するために使用され、電力損失が生じる。また、寄生容量ＰＣの充電によって、例えば駆動信号ＳＰの立ち上がりが遅れる。主スイッチング素子ＴＲのオン・オフを切換えるスイッチング周波数が高くなると、寄生容量ＰＣに起因する電力損失が無視できなくなる。
　この寄生容量ＰＣによる影響を抑制するため、ゲート駆動回路１には、寄生容量ＰＣと並列共振回路を構成するように、共振コイルＬ１（インダクタ）が備えられている。この共振コイルＬ１は、一方の端子がゲート端子（制御端子）の側に接続され、他方の端子が基準電位Ｖｒｅｆの側に接続されている。この並列共振回路は、共振コイルＬ１を含む共振制御回路３と寄生容量ＰＣとが並列に接続される形態で構成されている。共振制御回路３は、整流回路４と共振コイルＬ１とが直列接続されて構成されている。
　整流回路４は、互いに逆方向の通流を許容する第１電流路４１と第２電流路４２とが並列接続されて構成されている。第１電流路４１は、ゲート端子（制御端子）の側から基準電位Ｖｒｅｆの側への方向を順方向とする第１整流素子Ｄ１と第１スイッチＳ１とが直列に接続されて構成されている。つまり、第１電流路４１は、寄生容量ＰＣから共振コイルＬ１へのエネルギーの移動を許容する電流路である。第２電流路４２は、基準電位Ｖｒｅｆの側からゲート端子（制御端子）の側への方向を順方向とする第２整流素子Ｄ２と第２スイッチＳ２とが直列に接続されて構成されている。つまり、第２電流路４２は、共振コイルＬ１から寄生容量ＰＣへのエネルギーの移動を許容する電流路である。
　第１電流路４１及び第２電流路４２において、各整流素子（Ｄ１，Ｄ２）にそれぞれ直列に接続されているスイッチ（Ｓ１，Ｓ２）は、本実施形態ではＦＥＴにより構成されている。第１スイッチＳ１及び第２スイッチＳ２を構成するＦＥＴのゲート端子には、タイミング信号ＴＰが電流制限抵抗を介して入力されている。第１スイッチＳ１はｐチャネル型のＦＥＴであり、第２スイッチＳ２はｎチャネル型のＦＥＴである。タイミング信号ＴＰの状態に応じて（ハイ状態又はロー状態であるかに応じて）、ｐチャネル型のＦＥＴとｎチャネル型のＦＥＴとが排他的にオン状態となる。
　タイミング信号ＴＰがロー状態からハイ状態へと立ち上がると、第２スイッチＳ２を構成するｎチャネル型のＦＥＴがオン状態となり、第２電流路４２が通流を許容する状態となる。第２電流路４２は、共振コイルＬ１から寄生容量ＰＣへのエネルギーの移動を許容する電流路であるから、共振コイルＬ１のエネルギーにより、寄生容量ＰＣが充電され、主スイッチング素子ＴＲのゲート端子の電位は上昇する。タイミング信号ＴＰが立ち上がった後、上述した時定数τに対応する時間が経過するまで、駆動信号ＳＰはＨｉ－Ｚ状態である。従って、タイミング信号ＴＰが立ち上がった後、時定数τに対応する時間が経過するまでは、共振コイルＬ１のエネルギーにより主スイッチング素子ＴＲが駆動される。
時定数τに対応する時間が経過した後は、駆動信号生成回路２を介して、電源回路ＰＳ（この場合は正極電源ＢＰ）から電力が供給されて主スイッチング素子ＴＲが駆動される。
　タイミング信号ＴＰがハイ状態からロー状態へと立ち下がると、第１スイッチＳ１を構成するｐチャネル型のＦＥＴがオン状態となり、第１電流路４１が通流を許容する状態となる。第１電流路４１は、寄生容量ＰＣから共振コイルＬ１へのエネルギーの移動を許容する電流路であるから、寄生容量ＰＣに充電されていたエネルギーは、共振コイルＬ１に移動する。タイミング信号ＴＰが立ち下がった後、上述した時定数τに対応する時間が経過するまで、駆動信号ＳＰはＨｉ－Ｚ状態である。従って、タイミング信号ＴＰが立ち下がった後、時定数τに対応する時間が経過するまでは、共振コイルＬ１にエネルギーが移動することによって、主スイッチング素子ＴＲのゲート端子の電位が下降する。時定数τに対応する時間が経過した後は、ゲート端子が駆動信号生成回路２を介して電源回路ＰＳ（この場合は負極電源ＢＮ）に接続され、ゲート端子の電位が下降して主スイッチング素子ＴＲがオフ状態となる。
　本実施形態では、ゲート駆動回路１は、さらに、バイアス回路５を備えて構成されている。バイアス回路５は、共振制御回路３における、ゲート端子の側とは反対側の端子の電位を、主スイッチング素子ＴＲのソース端子の電位とは異なるバイアス電位Ｖｂに設定する。本実施形態では、上述したように、“｜Ｖｃｃ｜＞｜Ｖｅｅ｜”であり、バイアス電位Ｖｂは、主スイッチング素子ＴＲのソース端子の電位（基準電位Ｖｒｅｆ）に対して正方向の電位である。本実施形態のように、正負両極性の電源である電源回路ＰＳが、正負の絶対値が同じではない非対称な電源である場合には、このように適切なバイアス電位Ｖｂを設定することで、共振回路による効果を高めることができる。
　図１５の回路ブロックは、本実施形態の回路ブロックを示す図１に対応する比較例の回路１００を示している。比較例の回路１００は、図１に示すゲート駆動回路１からバイアス回路５を除き、共振制御回路３が基準電位Ｖｒｅｆに接続された形態となる。このような比較例の回路１００の回路構成は、図２より容易に類推可能であるから、図示は省略する。以下、図３から図７を参照して、本実施形態のゲート駆動回路１と、比較例の回路１００との違い、即ちバイアス回路５の有無による違いについて説明する。
　図３から図５の波形図は、電源回路ＰＳの仕様を“｜Ｖｃｃ｜：｜Ｖｅｅ｜≒３：２”とした場合のシミュレーション結果を示している。また、図６及び図７は、電源回路ＰＳの仕様を“｜Ｖｃｃ｜：｜Ｖｅｅ｜≒２：１”とした場合のシミュレーション結果を示している。基準電位Ｖｒｅｆはゼロである。図３及び図６は、駆動信号ＳＰの波形を示しており、図４及び図７は、共振コイルＬ１を流れる電流の波形を示しており、図５は、電源回路ＰＳを流れる電流の波形を示している。図３及び図６において、実線は図１及び図２に示す形態のゲート駆動回路１の駆動信号ＳＰを示し、破線は図１５に示す形態の比較例の回路１００の駆動信号ＳＰを示している。図４及び図７において、実線は図１及び図２に示す形態のゲート駆動回路１の共振コイルＬ１を流れる電流を示し、破線は図１５に示す形態の比較例の回路１００の共振コイルＬ１を流れる電流を示している。図５については、後述する。
　図３に示すように、特に駆動信号ＳＰの立ち上がりにおいて、バイアス回路５を有するゲート駆動回路１の方が、駆動信号ＳＰの遅れが解消され、波形もより矩形派に近い形状となっている。ここで、図４を参照すると、破線で示すように、比較例の回路１００の共振コイルＬ１を流れる電流は、正負の電流の大きさが均等ではない。即ち、寄生容量ＰＣから共振コイルＬ１へ流れる電流（正電流）の方が、共振コイルＬ１から寄生容量ＰＣへ流れる電流（負電流）よりも大きい。このため、駆動信号ＳＰの立ち上がりでは、寄生容量ＰＣを充電するためのエネルギーが不足し、立ち上がりに遅れが生じている。駆動信号ＳＰの立ち下がりでは、寄生容量ＰＣのエネルギーが充分放電されるために遅れが生じていない。このため、比較例の回路１００の駆動信号ＳＰは、対称性が崩れて歪んだ波形となっている。尚、寄生容量ＰＣを充電するために不足するエネルギーは電源回路ＰＳから補填される。
　本実施形態のゲート駆動回路１では、図４に実線で示すように、共振コイルＬ１を流れる電流は、正負の電流の大きさがほぼ均等である。つまり、寄生容量ＰＣを充電するためのエネルギーと、寄生容量ＰＣから放電されるエネルギーとがほぼ等価である。このため、比較例の回路１００の駆動信号ＳＰに比べ、立ち上がりの遅れが解消され、立ち上がりでは遅れが生じている。但し、本実施形態のゲート駆動回路１の駆動信号ＳＰは、対称性が崩れることなく歪みの少ない波形となっている。尚、寄生容量ＰＣと共振コイルＬ１との間で往復する電荷は、回路内のインピーダンスによって減少する。このような電荷の減少によって不足するエネルギーは電源回路ＰＳから補填される。
　図５は、電源回路ＰＳを流れる電流の波形を示している。上段及び２段目に示す波形は、本実施形態のゲート駆動回路１の電源回路を流れる電流を示しており、実線は負極電源ＢＮを流れる電流、破線は正極電源ＢＰを流れる電流を示している。３段目及び下段に示す波形は、比較例の回路１００の電源回路を流れる電流を示しており、３段目の一点鎖線は負極電源ＢＮを流れる電流、３段目の二点鎖線は正極電源ＢＰを流れる電流を示している。
　上述したように、比較例の回路１００では、駆動信号ＳＰの立ち上がりにおいて寄生容量ＰＣを充電するためのエネルギーが不足し、正極電源ＢＰから補填される。従って、正極電源ＢＰには大きな電流が流れる。一方、駆動信号ＳＰの立ち下がりにおいては、エネルギーが不足しないため、負極電源ＢＮにはほとんど電流は流れない。本実施形態のゲート駆動回路１では、上述したように寄生容量ＰＣを充電するためのエネルギーと、寄生容量ＰＣから放電されるエネルギーとがほぼ等価である。このため、正極電源ＢＰ及び負極電源ＢＮを流れる電流もほぼ等価である。また、本実施形態のゲート駆動回路１では、比較例の回路１００のように、共振コイルＬ１を流れる電流が正負何れかの方向に偏向しない。従って、正極電源ＢＰ及び負極電源ＢＮを流れる電流の最大振幅も、本実施形態のゲート駆動回路１では、比較例の回路１００に対して約半分となる。
　上述したような、本実施形態のゲート駆動回路１と比較例の回路１００との差は、電源回路ＰＳにおける正極電源ＢＰと負極電源ＢＮとの電圧の比率が大きくなるとより顕著となる。上述したように、図６及び図７は、正極電源ＢＰと負極電源ＢＮとの電圧の比率、即ち、“｜Ｖｃｃ｜：｜Ｖｅｅ｜”を“２：１”とした場合のシミュレーション結果を示している。図６に破線で示すように、比較例の回路１００の駆動信号ＳＰは、図３よりもさらに対称性が崩れ、大きなアンダーシュート（電圧サージ）及びアンダーシュートに起因する大きな振動を有する歪んだ波形となっている。また、このアンダーシュートは主スイッチング素子ＴＲの損失を増大させる。一方、図６に実線で示すように、本実施形態のゲート駆動回路１の駆動信号ＳＰは、図３と同様に、対称性に優れ、矩形波に近い波形となっている。
　ここで、図７を参照すると、破線で示すように、比較例の回路１００の共振コイルＬ１を流れる正負の電流の大きさの差が、図４に比べてさらに大きい。このため、駆動信号ＳＰの立ち上がりでは、寄生容量ＰＣを充電するためのエネルギーがさらに不足し、立ち上がりに大きな遅れが生じている。駆動信号ＳＰの立ち下がりでは、寄生容量ＰＣのエネルギーが必要以上に放電されるために遅れが生じないだけでなく、必要以上に駆動信号ＳＰの電位が低下してアンダーシュートを生じることになる。このため、比較例の回路１００の駆動信号ＳＰは、対称性が崩れて歪んだ波形となっている。
　このように、本実施形態のゲート駆動回路１では、駆動信号ＳＰの波形が対称性を有した矩形波に近いものとなり、主スイッチング素子ＴＲを安定して制御することができる。
また、共振コイルＬ１と寄生容量ＰＣとの間での、安定した電気振動を実現することができるので、電源回路ＰＳへの負担も軽減することができる。また、電源回路ＰＳが正負両極性の電源を用いて構成される場合に、正極電源ＢＰと負極電源ＢＮとの負荷を均等にすることができる。従って、正負何れかの電源の仕様を高くする必要がなく、部品の調達コストの上昇を抑制することができる。また、正負何れかの電源の負担が大きくなって一方の寿命に影響する可能性も低くなり、ゲート駆動回路１の信頼性の低下を抑制することができる。
　ところで、バイアス回路５によって設定されるバイアス電位Ｖｂは、駆動信号ＳＰによるゲート端子の電位の変化に伴って変化する寄生容量ＰＣの電荷が平衡する電位であると好適である。図８は、そのようにして設定されるバイアス電位Ｖｂを示している。主スイッチング素子ＴＲをターンオンさせる場合、主スイッチング素子ＴＲのゲート電圧は、図８に示すように、ＶｅｅからＶｃｃへと遷移する。この際、寄生容量ＰＣの電荷は、“－Ｑ１”から“Ｑ２”へと遷移する。図中の“Ｑｃ”は、“－Ｑ１”と“Ｑ２”との間で変動する寄生容量ＰＣの電荷が平衡する点を示している。即ち、“Ｑｃ＝（｜－Ｑ１｜＋｜Ｑ２｜）／２”である。バイアス電位Ｖｂは、寄生容量ＰＣの電荷が“Ｑｃ”となる際のゲート電圧であると好適である。この電位を振動の中心として、電気振動が発生することで、共振コイルＬ１に流れる電流が、正負両方向において平衡する。
　図１及び図２に示す分圧回路６は、バイアス電位Ｖｂを抵抗器Ｒ１と抵抗器Ｒ２との分圧によって設定している。分圧回路６によって、バイアス電位Ｖｂの初期値が設定される。分圧回路６は、抵抗分圧電位“（Ｒ１・｜Ｖｅｅ｜＋Ｒ２・Ｖｃｃ）／（Ｒ１＋Ｒ２）”が、上述した電荷の中点“Ｑｃ”に対応する電位となるように抵抗器Ｒ１及び抵抗器Ｒ２の値が設定されている。尚、抵抗器Ｒ１及び抵抗器Ｒ２は、電力消費の抑制を１つの理由として、概ね１００［ｋΩ］以上の大きい抵抗値であることが好ましい。また、図１及び図２に示すようにバイアス回路５がバイアスコンデンサＣ１を備えている場合には、主スイッチング素子ＴＲがスイッチングを開始した後、バイアス電位Ｖｂが最適点へと移動する。抵抗分圧電位に依存することなく、最適点への移動を速やかに行わせるためには、分圧回路６のインピーダンスが高い方がよい。従って、この理由からも、抵抗器Ｒ１及び抵抗器Ｒ２は、概ね１００［ｋΩ］以上の大きい抵抗値であることが好ましい。
　上述したように、主スイッチング素子ＴＲがスイッチングを開始した後、バイアスコンデンサＣ１の作用によって、バイアス電位Ｖｂは最適点へと移動する。従って、分圧回路６は、厳密に図８に示した条件通りに抵抗分圧電位を設定する必要はない。主スイッチング素子ＴＲには個体差があるため、寄生容量ＰＣの静電容量も主スイッチング素子ＴＲに応じて異なる。また、共振コイルＬ１のインダクタンスにも個体差がある。従って、分圧回路６によって設定される電位は、理想的なバイアス電位Ｖｂと異なっていてもよい。ある程度、バイアス電位Ｖｂに近い値に設定されていれば、バイアスコンデンサＣ１によって最適電位へと収束させる時間を減らすことができる。このため、例えば、分圧回路６によって設定される電位は、ＶｃｃとＶｅｅとの中点であってもよい。何れにしても、バイアス電位Ｖｂは、正極電位Ｖｃｃの絶対値（｜Ｖｃｃ｜））と、負極電位Ｖｅｅの絶対値（｜Ｖｅｅ｜）との比（｜Ｖｃｃ｜：｜Ｖｅｅ｜））に比べて、正極電位Ｖｃｃとバイアス電位Ｖｂとの電位差の絶対値（｜Ｖｃｃ－Ｖｂ｜）と、負極電位Ｖｅｅとバイアス電位Ｖｂとの電位差の絶対値（｜Ｖｂ－Ｖｅｅ｜）との比（｜Ｖｃｃ－Ｖｂ｜：｜Ｖｂ－Ｖｅｅ｜）が１対１に近い値となっている。
　このようなバイアスコンデンサＣ１の働きに着目すれば、ゲート駆動回路１は、他の回路構成も採り得ることが明らかである。図９は、ゲート駆動回路１の他の構成例を示している。図２に例示したゲート駆動回路１では、分圧回路６とバイアスコンデンサＣ１とを備えてバイアス回路５が構成されていた。しかし、図９に例示したゲート駆動回路１では、バイアスコンデンサＣ１のみでバイアス回路５が構成されている。
上述したように、分圧回路６は、バイアス電位Ｖｂの初期値を設定している。分圧回路６を有する場合、電源投入後、共振コイルＬ１の基準電位Ｖｒｅｆ側の電位を、速やかにバイアス電位Ｖｂに設定することができる。分圧回路６が備えられない場合には、図１０に示すように、ゲート駆動回路１が動作を開始した後、バイアスコンデンサＣ１の作用によって、共振コイルＬ１の基準電位Ｖｒｅｆ側の電位がバイアス電位Ｖｂの最適値に移動する。同様に、共振コイルＬ１を流れる電流も、電源の投入直後には正負が不均衡であるが、バイアス電位Ｖｂの移動に伴って正負両方向に均衡のとれたものとなる。図９に例示した構成は、電源回路ＰＳが、“Ｖｃｃ＝｜Ｖｅｅ｜”の対称電源、或いは、“Ｖｃｃ”と“｜Ｖｅｅ｜”との差が比較的小さい非対称電源であり、電源電圧の精度が高い場合に、特に有効な回路となり得る。
　以上説明したように、ソース端子又はエミッタ端子を接地端子とし、この接地端子に基準電位Ｖｒｅｆが接続された主スイッチング素子ＴＲのゲート端子（制御端子）に駆動信号ＳＰを与えて、主スイッチング素子ＴＲを駆動するゲート駆動回路１（スイッチング素子駆動回路）は、主スイッチング素子ＴＲのゲート端子の寄生容量ＰＣによるゲート駆動回路１の電力損失を軽減すると共に、回路内の負荷バランスの偏りが少なくなるように構成される。具体的には、ゲート駆動回路１は、共振コイルＬ１（インダクタ）と、第１電流路４１と、第２電流路４２とを備える。共振コイルＬ１（インダクタ）は、一方の端子がゲート端子の側に接続され、他方の端子が基準電位Ｖｒｅｆの側に接続されている。第１電流路４１は、ゲート端子の側から基準電位Ｖｒｅｆの側への方向を順方向とする第１整流素子Ｄ１と第１スイッチＳ１とが直列に接続されて構成されている。第２電流路４２は、基準電位Ｖｒｅｆの側からゲート端子の側への方向を順方向とする第２整流素子Ｄ２と第２スイッチＳ２とが直列に接続されて構成されている。尚、「基準電位Ｖｒｅｆの側」とは、回路の接続先が「基準電位Ｖｒｅｆ」から「バイアス電位Ｖｂ」に代わった場合においても成立する。バイアス電位Ｖｂは、対象となる電位に対してオフセットを設定するものであり、バイアス電位Ｖｂは基準電位Ｖｒｅｆを対象となる電位としてオフセットを設定する。従って、「バイアス電位Ｖｂの側」は、「基準電位Ｖｒｅｆの側」と等価である。
　ゲート駆動回路１において、第１電流路４１と第２電流路４２とが並列接続された整流回路４と、共振コイルＬ１とが直列接続されて共振制御回路３が構成される。そして、主スイッチング素子におけるゲート端子と接地端子との間の寄生容量ＰＣと共振制御回路３とが共振回路を構成するように、共振制御回路３が制御端子と基準電位Ｖｒｅｆとの間に接続される。さらに、ゲート駆動回路１は、共振制御回路３における、ゲート端子の側とは反対側の端子の電位を、基準電位Ｖｒｅｆの電位とは異なるバイアス電位Ｖｂに設定するバイアス回路５を備える。第１スイッチＳ１及び第２スイッチＳ２は排他的にオン状態となり、第１電流路４１及び第２電流路４２は排他的に通流を許容する状態となる。駆動信号ＳＰの信号レベルが遷移するタイミングに応じて、第１スイッチＳ１及び第２スイッチＳ２が切り替わり、共振コイルＬ１と寄生容量ＰＣとの間で共振を生じさせる。
〔その他の実施形態〕
　以下、スイッチング素子駆動回路（ゲート駆動回路（１））のその他の実施形態について説明する。尚、以下に説明する各実施形態の構成は、それぞれ単独で適用されるものに限られず、矛盾が生じない限り、他の実施形態の構成と組み合わせて適用することも可能である。
（１）ゲート駆動回路１は、上述した形態に限らず、種々の変形例により実現されてもよい。図１２は、ゲート駆動回路１のさらに別の構成例を示している。図１２に示すように、バイアス回路５は、正極電位Ｖｃｃと負極電位Ｖｅｅとの間に、抵抗器とコンデンサとの並列回路を直列に接続して構成されてもよい。具体的には、抵抗器Ｒ１とコンデンサＣ１１の並列回路と、抵抗器Ｒ２とコンデンサＣ１２との並列回路との直列回路によって構成されてもよい。
（２）また、ゲート駆動回路１は、図１３に示すように、構成されてもよい。即ち、バイアス回路５が、抵抗器による分圧回路６のみによって構成される形態を妨げるものではない。上述したように、抵抗器による分圧回路６では、正確なバイアス電位Ｖｂを設定できない可能性はある。しかし、少しでも理想的なバイアス電位Ｖｂに近い値のバイアスを与えることができれば、共振コイルＬ１を流れる電流の不均衡を是正することができる。そして、駆動信号ＳＰの非対称性も軽減することができる。
（３）上記においては、駆動信号ＳＰが、基準電位Ｖｒｅｆに対して正負両方向の電位を有する両極性信号であり、両極性信号の駆動信号ＳＰを生成するために、両極性電源である電源回路ＰＳが構成されている形態を例示した。しかし、駆動信号ＳＰが、基準電位Ｖｒｅｆに対して正負片方向の電位を有する単極性信号であり、電源回路ＰＳが単極性電源であっても、主スイッチング素子ＴＲのゲート端子における寄生容量ＰＣが駆動信号ＳＰに影響する場合がある。従って、駆動信号ＳＰが単極性信号であり、電源回路ＰＳが単極性電源であっても、上述したようなバイアス回路５を有してゲート駆動回路１が構成されると好適である。図１４は、図２に対応するゲート駆動回路１の構成例を例示している。
（４）上記においては、基準電位Ｖｒｅｆに対して正方向のバイアス電位Ｖｂを与える例を示した。しかし、バイアス電位Ｖｂは、基準電位Ｖｒｅｆに対して正方向に限らず、負方向の場合もある。基準電位Ｖｒｅｆに対するバイアス電位Ｖｂの方向は、基準電位Ｖｒｅｆと正極電位Ｖｃｃとの差と、基準電位Ｖｒｅｆと負極電位Ｖｅｅとの差との関係や、寄生容量ＰＣに対して充放電される電荷が平衡する電位によって定まる。
〔実施形態の概要〕
　以下、上記において一例として示したスイッチング素子駆動回路（１）の概要について簡単に説明する。
　１つの態様として、スイッチング素子駆動回路（１）は、
　ソース端子又はエミッタ端子を接地端子とし、当該接地端子に基準電位（Ｖｒｅｆ）が接続された主スイッチング素子（ＴＲ）の制御端子に駆動信号（ＳＰ）を与えて、前記主スイッチング素子（ＴＲ）を駆動するスイッチング素子駆動回路（１）であって、
　一方の端子が前記制御端子の側に接続され、他方の端子が前記基準電位（Ｖｒｅｆ）の側に接続されたインダクタ（Ｌ１）と、
　前記制御端子の側から前記基準電位（Ｖｒｅｆ）の側への方向を順方向とする第１整流素子（Ｄ１）と第１スイッチ（Ｓ１）とが直列に接続された第１電流路（４１）と、
　前記基準電位（Ｖｒｅｆ）の側から前記制御端子の側への方向を順方向とする第２整流素子（Ｄ２）と第２スイッチ（Ｓ２）とが直列に接続された第２電流路（４２）と、を有し、
　前記第１電流路（４１）と前記第２電流路（４２）とが並列接続された整流回路（４）と、前記インダクタ（Ｌ１）とが直列接続されて共振制御回路（３）が構成され、
　前記主スイッチング素子（ＴＲ）における前記制御端子と前記接地端子との間の寄生容量（ＰＣ）と前記共振制御回路（３）とが共振回路を構成するように、前記共振制御回路（３）が前記制御端子と前記基準電位（Ｖｒｅｆ）との間に接続され、
　さらに、前記共振制御回路（３）における、前記制御端子の側とは反対側の端子の電位を、前記基準電位（Ｖｒｅｆ）とは異なるバイアス電位（Ｖｂ）に設定するバイアス回路（５）を備える。
　主スイッチング素子（ＴＲ）の駆動信号（ＳＰ）は、寄生容量（ＰＣ）とインダクタ（Ｌ１）とで構成される並列共振回路でのエネルギー交換によって、寄生容量（ＰＣ）に起因する電力損失が軽減される。並列共振回路の効果は、駆動信号（ＳＰ）が、基準電位（Ｖｒｅｆ）に対して対称な正負両極信号である場合に非常に有効である。駆動信号（ＳＰ）が、非対称な正負両極信号である場合、基準電位（Ｖｒｅｆ）に対する駆動信号（ＳＰ）の振幅が非対称となることに起因する直流成分が、共振回路に影響する。しかし、上記構成によれば、バイアス電位（Ｖｂ）によって、当該直流成分をキャンセルすることができる。その結果、基準電位（Ｖｒｅｆ）に対して非対称な正負電位を有する正負両極信号を駆動信号（ＳＰ）として主スイッチング素子（ＴＲ）を駆動する駆動回路（１）の電力損失を軽減すると共に、駆動回路（１）内の負荷バランスの偏りが少なくなるように構成することができる。
　ここで、前記バイアス電位（Ｖｂ）は、前記正極電位（Ｖｃｃ）の絶対値（｜Ｖｃｃ｜））と、前記負極電位（Ｖｅｅ）の絶対値（｜Ｖｅｅ｜）との比（｜Ｖｃｃ｜：｜Ｖｅｅ｜））に比べて、正極電位（Ｖｃｃ）とバイアス電位（Ｖｂ）との電位差の絶対値（｜Ｖｃｃ－Ｖｂ｜）と、負極電位（Ｖｅｅ）とバイアス電位（Ｖｂ）との電位差の絶対値（｜Ｖｂ－Ｖｅｅ｜）との比（｜Ｖｃｃ－Ｖｂ｜：｜Ｖｂ－Ｖｅｅ｜）が１対１に近い電位であると好適である。バイアス電位（Ｖｂ）は、共振回路から見て、正極電位（Ｖｃｃ）と負極電位（Ｖｅｅ）との電気的な中点に当たる。従って、バイアス電位（Ｖｂ）を基準とした正極電位（Ｖｃｃ）の絶対値と負極電位（Ｖｅｅ）の絶対値との比が１対１に近くなれば、共振回路に影響を与える直流成分を低減させることができる。
　ここで、１つの態様として、前記バイアス回路（５）は、前記共振制御回路（３）の前記接地端子の側の端子と前記基準電位との間に接続されたバイアスコンデンサ（Ｃ１）を含むと好適である。基準電位（Ｖｒｅｆ）に対する駆動信号（ＳＰ）の振幅が非対称となることに起因する直流成分は、バイアスコンデンサ（Ｃ１）によって吸収される。駆動信号（ＳＰ）の振幅中心は、基準電位（Ｖｒｅｆ）に対してバイアス電位（Ｖｂ）の分だけ移動するので、当該直流成分はキャンセルされる。
　また、１つの態様として、前記バイアス回路（５）は、前記バイアス電位（Ｖｂ）を生成する分圧回路（６）を含むと好適である。分圧回路（６）を有することにより、バイアス電位（Ｖｂ）を迅速に設定することができる。
　１つの態様として、前記バイアス電位（Ｖｂ）は、前記駆動信号（ＳＰ）による前記制御端子の電位の変化に伴って変化する前記寄生容量（ＰＣ）の電荷が平衡する電位であると好適である。このようにバイアス電位（Ｖｂ）を定めると、主スイッチング素子（ＴＲ）の特性、つまり、寄生容量（ＰＣ）に応じたバイアス電位（Ｖｂ）を適切に設定することができる。
１　　　　：ゲート駆動回路（スイッチング素子駆動回路）
３　　　　：共振制御回路
４　　　　：整流回路
５　　　　：バイアス回路
６　　　　：分圧回路
４１　　　：第１電流路
４２　　　：第２電流路
Ｃ１　　　：バイアスコンデンサ
Ｄ１　　　：第１整流素子
Ｄ２　　　：第２整流素子
Ｌ１　　　：共振コイル（インダクタ）
ＰＣ　　　：寄生容量
Ｓ１　　　：第１スイッチ
Ｓ２　　　：第２スイッチ
ＳＰ　　　：駆動信号
ＴＲ　　　：主スイッチング素子
Ｖｂ　　　：バイアス電位
Ｖｒｅｆ　：基準電位

Claims (5)

  1. 　ソース端子又はエミッタ端子を接地端子とし、当該接地端子に基準電位が接続された主スイッチング素子の制御端子に、前記基準電位に対して非対称な正負電位を有する駆動信号を与えて、前記主スイッチング素子を駆動するスイッチング素子駆動回路であって、
    　前記基準電位に対して正側の正極電位を提供する正極電源と、前記正側の電位とは絶対値が異なる負側の負極電位を前記基準電位に対して提供する負極電源とを備え、前記基準電位に対して正負が非対称な正負両極電源である電源回路と、
    　一方の端子が前記制御端子の側に接続され、他方の端子が前記基準電位の側に接続されたインダクタと、
    　前記制御端子の側から前記基準電位の側への方向を順方向とする第１整流素子と第１スイッチとが直列に接続された第１電流路と、
    　前記基準電位の側から前記制御端子の側への方向を順方向とする第２整流素子と第２スイッチとが直列に接続された第２電流路と、を有し、
    　前記第１電流路と前記第２電流路とが並列接続された整流回路と、前記インダクタとが直列接続されて共振制御回路が構成され、
    　前記主スイッチング素子における前記制御端子と前記接地端子との間の寄生容量と前記共振制御回路とが共振回路を構成するように、前記共振制御回路が前記制御端子と前記基準電位との間に接続され、
    　さらに、前記共振制御回路における、前記制御端子の側とは反対側の端子の電位を、前記基準電位とは異なるバイアス電位に設定するバイアス回路を備える、スイッチング素子駆動回路。
  2. 　前記バイアス電位は、前記正極電位の絶対値と、前記負極電位の絶対値との比に比べて、前記正極電位と前記バイアス電位との電位差の絶対値と、前記負極電位と前記バイアス電位との電位差の絶対値との比が１対１に近い請求項１に記載のスイッチング素子駆動回路。
  3. 　前記バイアス回路は、前記共振制御回路の前記接地端子の側の端子と前記基準電位との間に接続されたバイアスコンデンサを含む請求項１又は２に記載のスイッチング素子駆動回路。
  4. 　前記バイアス回路は、前記バイアス電位を生成する分圧回路を含む請求項１から３の何れか一項に記載のスイッチング素子駆動回路。
  5. 　前記バイアス電位は、前記駆動信号による前記制御端子の電位の変化に伴って変化する前記寄生容量の電荷が平衡する電位である請求項１から４の何れか一項に記載のスイッチング素子駆動回路。
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