ITMI20120766A1 - Dispositivo di controllo per un apparato risonante. - Google Patents

Description

DESCRIZIONE

“DISPOSITIVO DI CONTROLLO PER UN APPARATO RISONANTEâ€

CONTESTO

Campo tecnico

La presente invenzione si riferisce a un dispositivo di controllo per un apparato risonante.

Descrizione della tecnica nota

Nello stato della tecnica à ̈ noto un apparato risonante, come un convertitore risonante, che utilizza un mezzo ponte o un ponte intero come circuito di commutazione. Nel caso di un convertitore risonante a mezzo ponte, il circuito di commutazione comprende un transistor high-side (principale) e un transistor low-side (secondario) collegati in serie tra una tensione di ingresso e una massa. Un’onda quadra avente un valore alto corrispondente alla tensione di alimentazione e un valore basso corrispondente alla massa può essere generata commutando opportunamente i due transistor. Normalmente, un piccolo intervallo temporale Td denominato “tempo morto†, durante il quale i transistor sono spenti, viene aggiunto immediatamente dopo lo spegnimento di ciascuno di essi.

Nei convertitori risonanti, l’onda quadra generata dai mezzo ponte à ̈ applicata all’avvolgimento primario di un trasformatore per mezzo di una rete risonante che comprende almeno un condensatore e un induttore; l’avvolgimento secondario del trasformatore à ̈ collegato a un circuito raddrizzatore e a un filtro per fornire una tensione di uscita costante. Il valore della tensione di uscita dipende dalla frequenza dell’onda quadra.

Tra gli svariati tipi di convertitori risonanti à ̈ spesso utilizzato il cosiddetto convertitore risonante LLC, in particolare il convertitore risonante LLC a mezzo ponte (la denominazione deriva dal fatto che il circuito risonante impiega due induttori (L) e un condensatore (C)); un circuito schematico di un convertitore risonante LLC à ̈ mostrato nella Figura 1. Il convertitore risonante 1 della Figura 1 comprende un mezzo ponte di transistor Q1 e Q2, con rispettivi diodi di body Dbl e Db2, pilotati da un dispositivo di controllo 3 per mezzo dei segnali HSGD e LSGD. Il terminale comune HB tra i transistor Q1 e Q2 à ̈ collegato a un circuito risonante 2 comprendente una serie formata da una capacità Cr, un’induttanza Ls, e un circuito in parallelo che include un’altra induttanza Lp, collegata in parallelo a un avvolgimento primario di un trasformatore 10 con un secondario a presa centrale. L’induttanza Lp à ̈ collegata a una resistenza di lettura Rs collegata a massa GND, e la tensione Vs che attraversa la resistenza Rs à ̈ letta dal dispositivo di controllo 3. I due avvolgimenti dei secondario a presa centrale del trasformatore 10 sono collegati agli anodi dei due diodi DI e D2, i cui catodi sono entrambi collegati al collegamento in parallelo tra un condensatore Cout e una resistenza Rout. La tensione di uscita Vout del convertitore risonante à ̈ la tensione che attraversa detto collegamento in parallelo, mentre la corrente di uscita lout scorre attraverso la resistenza Rout. Il convertitore risonante 1 comprende un circuito di retroazione che include un amplificatore operazionale di errore 6 a compensazione di frequenza per mezzo dell’elemento circuitale 5 e avente un terminale di ingresso invertente che acquisisce la tensione V1-Vout*R2/(Rl-t-R2) e un terminale non invertente che acquisisce una tensione di riferimento Vref. La tensione di uscita dell’amplificatore operazionale 6 si trova all’ingresso di un optoaccoppiatore 4 atto a fornire la tensione Ve al dispositivo di controllo 3. ;I convertitori risonanti offrono notevoli vantaggi rispetto ai convertitori a commutazione tradizionali (non risonanti, normalmente controllati mediante PWM, modulazione dell’ampiezza d’impulso): forme d’onda prive di fronti ripidi, basse perdite di commutazione negli interruttori grazie alla loro commutazione “soft†, elevata efficienza di conversione (>95% à ̈ facilmente raggiungibile), capacità di operare ad alte frequenze, bassa generazione di EMI (interferenza elettromagnetica) e, infine, elevata densità di potenza (vale a dire consentendo di realizzare sistemi di conversione in grado di gestire considerevoli livelli di potenza in uno spazio relativamente ridotto), ;Tuttavia, gli stessi convertitori risonanti risentono di alcuni svantaggi durante la fase di avviamento. In detta fase, quando il transistor high-side Q1 à ̈ acceso per la prima volta, la tensione percepita dall’ avvolgimento primario à ̈ sostanzialmente uguale alla tensione di alimentazione. Nel successivo semiperiodo dell’onda quadra, quando à ̈ acceso il transistor low-side Q2, la tensione percepita dall’ avvolgimento primario à ̈ sostanzialmente uguale alla tensione che attraversa la capacità Cr; ne consegue che la corrente che scorre attraverso la rete risonante aumenta più velocemente durante lo stato di accensione del transistor high-side, mentre diminuisce meno velocemente durante lo stato di accensione del transistor low-side. Pertanto, con un ciclo di lavoro utile del 50%, quando il transistor low-side à ̈ nuovamente spento, la corrente scorre attraverso il diodo di body Db2 dello stesso. Quando il transistor high-side à ̈ nuovamente acceso, si sviluppa una tensione inversa attraverso il diodo di body Db2 del transistor low-side, mentre il diodo Db2 à ̈ ancora in conduzione. In queste condizioni, il transistor high-side à ̈ acceso in condizioni di commutazione hard e il diodo Db2 à ̈ sottoposto a sollecitazione in un recupero inverso. Ne consegue che entrambi il transistor high-side e il transistor low-side sono conduttivi nel medesimo periodo di tempo, mettendo in corto circuito il terminale di alimentazione con il terminale di massa finché il diodo di body Db2 non à ̈ recuperato. In tali condizioni, la tensione in corrispondenza dei terminali può variare tanto velocemente che il transistor parassita bipolare intrinseco della struttura di transistor MOSFET può essere innescato causando pertanto una condizione di shoot-through che può causare la distruzione del transistor in pochi microsecondi. ;Una soluzione al problema della commutazione hard à ̈ noto da EP 2205048, che illustra un apparato e un metodo per controllare un sistema di commutazione risonante che include un primo interruttore e un secondo interruttore in una configurazione a mezzo ponte per pilotare un carico risonante. Un sistema di controllo include un dispositivo di pilotaggio per accendere e spegnere gli interruttori in modo alternato a seconda di una frequenza di lavoro del sistema di commutazione. Il sistema di controllo include un rilevatore per rilevare un azzeramento della corrente di lavoro alimentata dal sistema di commutazione al carico risonante in una finestra di osservazione temporale. La finestra di osservazione segue ciascuno spegnimento di almeno uno degli interruttori, e presenta una lunghezza uguale a una frazione di un periodo di lavoro del sistema di commutazione. È fornito un circuito di correzione per modificare la frequenza di lavoro in risposta a ciascun rilevamento dell’azzeramento nella finestra di osservazione. ;L’apparato di EP 2205048 necessita di un ulteriore meccanismo per impedire una commutazione hard durante la fase di avviamento, vale a dire per impedire la commutazione hard del transistor high-side che si verifica durante la fase di avviamento al termine del periodo di tempo di accensione del transistor low-side. ;Questo meccanismo, che consiste nel sincronizzare l’oscillatore con il punto di tensione zero della corrente, modifica la frequenza di lavoro del sistema di commutazione, e pertanto deve essere disattivato dopo la fase di avviamento. ;BREVE SOMMARIO ;Un aspetto della presente invenzione à ̈ fornire un dispositivo di controllo per un appaiato risonante, per esempio un convertitore risonante, che rilevi e impedisca la commutazione hard in qualsiasi fase operativa del convertitore senza aggiungere un ulteriore meccanismo per impedire la commutazione hard durante la fase di avviamento del convertitore. ;Un aspetto della presente invenzione à ̈ un dispositivo di controllo per controllare un circuito di commutazione- di un apparato risonante, detto circuito di commutazione comprendendo almeno un mezzo ponte avente un transistor high-side e un transistor low-side collegati tra una tensione di ingresso e una tensione di riferimento, e detto apparato risonante comprendendo un calicò risonante. Detto dispositivo di controllo à ̈ configurato per determinare in modo alternato il periodo di tempo di accensione e il periodo di tempo di spegnimento di detti due transistor e un tempo morto di entrambi i transistor, in modo che una tensione a onda quadra periodica sia applicata al carico risonante. I dispositivi di controllo includono anche un rilevatore, configurato per rilevare il segno della corrente che scorre attraverso il carico risonante, e un circuito di correzione, configurato per estendere il periodo di tempo operativo di detti due transistor in risposta ad almeno il segno della coll'ente rilevato dal rilevatore. ;;BREVE DESCRIZIONE DELLE SVARIATE VISTE DEI DISEGNI ;Le caratteristiche e i vantaggi della presente invenzione diventeranno evidenti a partire dalla seguente descrizione dettagliata delle sue forme di realizzazione, illustrate soltanto a titolo di esempio non limitante nei disegni annessi, in cui: ;la Figura 1 à ̈ uno schema di un convertitore risonante secondo la tecnica anteriore; la Figura 2 à ̈ uno schema di un apparato risonante secondo la presente invenzione; la Figura 3 à ̈ uno schema di un convertitore risonante secondo una prima forma di realizzazione della presente invenzione; ;la Figura 4 à ̈ uno schema di un apparato risonante con un ballast secondo una seconda forma di realizzazione della presente invenzione; ;la Figura 5 à ̈ uno schema di una parte del dispositivo di controllo dell’apparato risonante nella Figura 2; ;la Figura 6 mostra un diagramma temporale della corrente rilevata dalla resistenza di lettura; ;la Figura 7 mostra un esempio di un dispositivo di controllo secondo la presente; la Figura 7a mostra i diagrammi temporali dei segnali di tensione del dispositivo di controllo secondo l’invenzione; ;le Figure 8a e 8b mostrano rispettivamente i diagrammi temporali dei segnali di tensione del dispositivo di controllo secondo la tecnica nota (Figura 8a) e l’invenzione nel caso di un’estensione temporale del periodo di tempo di accensione (Figura 8b); la Figura 9 mostra i diagrammi temporali dei segnali di tensione del dispositivo di controllo secondo l’invenzione nel caso di un’estensione temporale del periodo di tempo morto; ;la Figura 10 mostra i diagrammi temporali dei segnali di tensione del dispositivo di controllo secondo l’invenzione nel caso di un’estensione temporale di un periodo di tempo morto e l’intervento di un temporizzatore; ;la Figura 11 mostra un 'implementazione del circuito di correzione del dispositivo di controllo della Figura 7; ;la Figura 12 mostra un’implementazione di una parte del dispositivo di controllo della Figura 7. ;DESCRIZIONE DETTAGLIATA ;La Figura 2 mostra un apparato risonante 20 secondo la presente invenzione. L’apparato risonante 20 comprende un circuito di commutazione 25 che include almeno un mezzo ponte 27 di transistor Q1 e Ql, denominati rispettivamente transistor highside e low-side, con rispettivi diodi di body Dbl e Db2, tra la tensione di ingresso Vin e la massa GND, pilotati da un dispositivo di controllo 100 mediante i segnali HSGD e LSGD. Il terminale comune HB tra i transistor Ql e Q2 à ̈ collegato a massa GND e il carico risonante 30 à ̈ accoppiato alla massa GND mediante una resistenza di lettura Rs. La corrente Isense, che scorre attraverso la resistenza di lettura Rs, à ̈ la corrente che scorre attraverso il carico risonante 30. ;Il dispositivo di controllo 100 secondo la presente invenzione comprende un rilevatore 101, configurato per rilevare il segno della corrente Isense che scorre attraverso la resistenza di lettura Rs, e un circuito di correzione 102, configurato per controllale l’estensione del periodo di tempo operativo attuale dei transistor Q1 e Q2, vale a dire il periodo di tempo di accensione Ton o il tempo morto Td di entrambi i transistor high-side e low-side. Il circuito di correzione controlla l’estensione del periodo di tempo operativo attuale in risposta ad almeno una prima informazione CURR POS, CURR_NEG, vale a dire soltanto la prima informazione, o a una combinazione della prima informazione CURR POS, CURR NEG e di una seconda informazione INF. La prima informazione CURR_POS, CURR_NEG à ̈ indicativa del segno della corrente rilevato, mentre la seconda informazione INF à ̈ indicativa del transistor che si trova nel periodo di tempo di accensione Ton, vale a dire attualmente acceso, oppure, se entrambi i transistor si trovano nel tempo morto Td, la seconda informazione à ̈ indicativa del transistor che verrà acceso al termine del tempo morto Td. Il rilevatore 101 acquisisce il segnale Vs indicativo della conente Isense e rileva il segno positivo o negativo della corrente Isense. In particolare, il rilevatore 101 à ̈ configurato per rilevare se la tensione Vs si trova all’esterno o all’interno di una banda di tensione prestabilita attorno al valore zero, in particolare se à ̈ superiore a un valore di soglia negativo -Vos o inferiore a un valore di soglia positivo Vos, in cui il valore di soglia negativo e il valore di soglia positivo sono preferibilmente uguali in valore assoluto. Se la tensione Vs si trova all’interno della banda di tensione prestabilita, il circuito di correzione 102 forza l’estensione del periodo di tempo operativo attuale dei transistor Q1 e Q2, vale a dire il periodo di tempo di accensione Ton o il periodo morto Td di entrambi i transistor high e low-side. Se la tensione Vs si trova all’esterno della banda di tensione prestabilita, il circuito di correzione 102 controlla l’estensione del periodo di tempo operativo attuale dei transistor Q1 e Q2 secondo la seconda informazione INF. La prima informazione CURR POS, CURR NEG à ̈ prodotta dal rilevatore 101, mentre la seconda informazione INF à ̈ fornita dallo stesso dispositivo di controllo 100. Infatti, il dispositivo di controllo 100 comprende un dispositivo di pilotaggio configurato per fornire segnali di pilotaggio HSGD, LSGD per i transistor Q1 e Q2 in modo che detti due transistor siano accesi in modo alternato. ;Un apparato risonante 20A secondo una prima forma di realizzazione della presente invenzione (Figura 3) à ̈ un convertitore risonante in cui il carico 30 à ̈ un circuito risonante comprendente una serie composta da una capacità Cr e un’induttanza Ls, e un avvolgimento primario di un trasformatore 10 con un secondario a presa centrale. ;L’avvolgimento primario del trasformatore 10 à ̈ collegato a una resistenza di lettura Rs collegata a massa GND, e la tensione Vs che attraversa la resistenza Rs si trova all’ingresso del rilevatore 101. I due avvolgimenti del secondario a presa centrale del trasformatore 10 sono collegati agli anodi di due diodi DI e D2, i cui catodi sono entrambi collegati a un collegamento in parallelo tra un condensatore Cout e una resistenza Rout. La tensione di uscita Vout del convertitore risonante à ̈ la tensione che attraversa detto collegamento in parallelo, mentre la corrente di uscita lout scorre attraverso la resistenza Rout. Il convertitore risonante comprende un circuito di retroazione che include un amplificatore operazionale di errore 6 a compensazione di frequenza mediante l’elemento circuitale 5 e avente un terminale di ingresso invertente che acquisisce la tensione V1=Vout*R2/(Rl+R2) e un terminale non invertente che acquisisce una tensione di riferimento Vref. La tensione di uscita dell’amplificatore operazionale 6 si trova all ingresso di un optoaccoppiatore 4 atto a fornire la tensione Vc al dispositivo di controllo 100.

Un apparato risonante 20B secondo una seconda forma di realizzazione della presente invenzione (Figura 4) à ̈ un apparato di illuminazione in cui il circuito di controllo 100 e il circuito di commutazione 25 agiscono da ballast e il carico risonante comprende una lampada 105. Il ballast à ̈ atto a controllare un alimentatore della lampada 105, sia per accendere la lampada sia per regolarne la luminosità. La tensione Vin à ̈ una tensione di alimentazione, per esempio una tensione di alimentazione diretta di 300V. Il calicò risonante 30, che à ̈ collegato al terminale HB, comprende una serie costituita da un induttore L, la lampada 105 e un condensatore Cl. Un condensatore C2 à ̈ collegato in parallelo alla lampada 105, mentre il condensatore Cl à ̈ collegato alla resistenza di lettura RS collegata a massa GND. Quando la lampada 105 à ̈ accesa, il condensatore C2 à ̈ by-passato dalla lampada 105 (avente una resistenza molto bassa). In tale condizione, il circuito risonante consente il controllo della corrente operativa attraverso la lampada 105 variando la frequenza fo se fo della tensione in corrispondenza del nodo HB (la corrente di lavoro raggiungendo un valore massimo quando la frequenza di lavoro fo à ̈ uguale a una Sequenza di risonanza del carico risonante 30, e diminuendo quando la frequenza fo si discosta da questo valore). Al contrario, quando la lampada 105 à ̈ spenta (con una resistenza molto alta), il condensatore C2 consente l’applicazione di una tensione molto alta per accendere la lampada 105 (fino alla tensione in corrispondenza del nodo HB moltiplicata per un fattore di qualità del carico risonante 30 alla frequenza di risonanza).

Come à ̈ generalmente noto, il dispositivo di controllo 100 pilota i transistor Q1 e Q2 con i segnali HSGD e LSGD che assumono un livello basso (per esempio, massa GND) per spegnere i rispettivi transistor Q1 e Q2 o un livello alto per accendere i rispettivi transistor Q1 e Q2. 1 segnali HSGD e LSGD sono sempre opposti tra loro per accendere (per il periodo di tempo Ton) soltanto un transistor Ql, Q2 e non sono sovrapposti, in modo che ciascun segnale HSGD, LSGD sia portato al livello alto con un ritardo predeterminato (cosiddetto tempo morto Td) rispetto all’istante in cui l’altro segnale HSGD, LSGD à ̈ portato al livello basso; ciò garantisce che i due transistor Ql, Q2 non siano accesi contemporaneamente.

Il rilevatore 101, come mostrato nella Figura 5, include preferibilmente i comparatori CMP1 e CMP2 atti a confrontare la tensione Vs con una tensione di offset Vos. In particolare, il comparatore CMP1 à ̈ configurato per confrontare la tensione Vs in corrispondenza dei suo terminale di ingresso non invertente con la tensione di offset negativa -Vos in corrispondenza del suo terminale di ingresso invertente, mentre il comparatore CMP2 à ̈ configurato per confrontare la tensione Vs in corrispondenza del suo terminale di ingresso invertente con la tensione di offset positiva Vos in corrispondenza del suo terminale di ingresso non invertente. Se la tensione Vs à ̈ più alta di -Vos, il segno della corrente Isense à ̈ considerato positivo e il segnale in uscita CURR POS à ̈ impostato su un valore logico alto H; mentre, se la tensione Vs à ̈ più bassa di Vos, il segno della corrente Isense à ̈ considerato negativo e il segnale in uscita CURR_NEG à ̈ impostato su un valore logico alto H. Nel caso in cui la tensione Vs rientri nella banda di valori compresa tra— Vos e Vos, entrambi i segnali CURR_POS e CURR NEG sono impostati sul valore logico alto H, come mostrato nel diagramma temporale della Figura 6.

Le informazioni sul segno della corrente Isense sono utilizzate per rilevare la possibile condizione di commutazione hard. La condizione di commutazione hard à ̈ rilevata al termine del tempo morto Td oppure al termine del periodo di tempo di accensione Ton. Se il segno della corrente à ̈ “corretto†, il circuito di correzione 102 non agisce sul dispositivo di controllo 100 per estendere il periodo di tempo di accensione Ton o il periodo di tempo morto Td. In particolare, il segno della corrente à ̈ “corretto†se: 1) la corrente Isense à ̈ positiva quando il transistor Q2 verrà acceso e i transistor Q1 e Q2 si trovano nel tempo morto Td oppure il transistor Q1 à ̈ attualmente acceso, o 2) la corrente Isense à ̈ negativa quando il transistor Q1 verrà acceso acceso e i transistor Q1 e Q2 si trovano nella condizione di tempo morto Td oppure il transistor Q2 à ̈ attualmente acceso.

Se il segno della corrente “non à ̈ corretto†, il circuito di correzione 102 agisce sul dispositivo di controllo 100 per estendere il periodo di tempo operativo attuale dei transistor Q1 e Q2, vale a dire che, se entrambi i transistor Q1 e Q2 si trovano attualmente nel tempo morto Td, il tempo morto verrà esteso, oppure se il transistor Q1 o Q2 à ̈ attualmente nello stato acceso Ton, il periodo di tempo di accensione Ton verrà esteso. II segno della corrente “non à ̈ corretto†se: 1) la corrente Isense à ̈ negativa quando il transistor Q2 verrà acceso e i transistor Q1 e Q2 si trovano nel tempo morto Td oppure il transistor Q1 à ̈ attualmente acceso; o 2) la corrente Isense à ̈ positiva quando il transistor Q1 verrà acceso e i transistor Q1 e Q2 si trovano nel tempo morto Td oppure il transistor Q2 à ̈ attualmente acceso. L’estensione del periodo di tempo Ton o Td si verifica finché il segno della corrente non à ̈ corretto; quando il segno della corrente diventa corretto, l’estensione temporale termina.

Per il periodo di tempo di accensione Ton, il circuito di correzione 102 verifica che il segno della corrente sia coerente con il transistor attualmente acceso, come specificato nella Tabella 1.

Tabella 1

Transistor CURR_POS CURR_NEG ESTENSIONE attualmente acceso

Q1 H L INATTIVA

Q1 L H ATTIVA

Q1 H H ATTIVA

Q2 H L ATTIVA

Q2 L H INATTIVA

Q2 H H ATTIVA

Quando il transistor Q1 à ̈ acceso e i segnali CURR_POS=H e CURR NEG L (il segno della corrente à ̈ positivo) o quando il transistor Q2 à ̈ acceso e i segnali CURR_POS=L e CURR_NEG=H (il segno della corrente à ̈ negativo), il circuito di correzione della corrente 102 à ̈ inattivo e il dispositivo di controllo 100 può spegnere il transistor Q1 o Q2 (indicato dalla parola INATTIVA nella colonna ESTENSIONE). In questi casi si à ̈ verificata la condizione di commutazione soft. Quando il transistor Q2 à ̈ acceso e i segnali CURR_POS<~>H e CURR_NEG=L o quando il transistor Q1 à ̈ acceso e i segnali CURR_POS=L e CURR_NEG=H, o quando i segnali CURR _POS=CURR _NEG-H con Q1 o Q2 acceso, il segno della corrente non à ̈ corretto, il circuito di correzione 102 controlla l’estensione del periodo di tempo di accensione Ton del transistor, che à ̈ indicato nella tabella 1 con la parola ATTIVA nella colonna ESTENSIONE.

Per il periodo di tempo morto, il circuito di correzione 102 verifica che il segno della corrente sia coerente con il transistor da accendere, come specificato nella Tabella 2

Tabella 2

Transistor da CURR POS CURR_NEG ESTENSIONE accendere

Q1 H L ATTIVA

Qi L H INATTIVA

Q1 H H ATTIVA

Q2 H L INATTIVA

Q2 L H ATTIVA

Q2 H H ATTIVA

Quando il transistor Q1 à ̈ prossimo ad essere acceso e i segnali CURR_POS=L e CURR_NEG=H (il segno della corrente à ̈ negativo) o quando il transistor Q2 à ̈ prossimo ad essere acceso e i segnali CURR_POS=H e CURR_NEG=L (il segno della corrente à ̈ positivo), il circuito di correzione 102 à ̈ inattivo e il dispositivo di controllo 100 può accendere rispettivamente il transistor Q1 o Q2 (indicato dalla parola INATTIVO nella colonna ESTENSIONE). Quando il transistor Q2 à ̈ prossimo ad essere acceso e i segnali CURR_POS=L e CURR NEG-H, o quando il transistor Q1 à ̈ prossimo ad essere acceso e i segnali CURR POS<~>H e CURR NEG<~>E, o quando Q1 e Q2 si trovano nel tempo molto e i segnali CURR_POS=CURR_NEG=H, il segno della corrente non à ̈ corretto, il circuito di collezione 102 controlla l’estensione del periodo di tempo molto Td, che à ̈ indicato nella tabella 2 con la parola ATTIVA nella colonna ESTENSIONE.

Preferibilmente, nel caso in cui la tensione Vs rimanga all’interno della banda di valori compresa tra -Vos e Vos per un periodo di tempo più lungo di un periodo di tempo prestabilito Tcount, per esempio 5 microsecondi, l’estensione del tempo morto Td o del tempo di accensione Ton à ̈ arrestata. Il dispositivo di controllo 100 comprende preferibilmente un temporizzatore 103 (Figura 7) attivato quando il segnale CURR_POS=CURR_NEG=H e atto a disattivare il circuito di correzione 102 dopo il conteggio di un periodo di tempo Tcount.

La Figura 7 mostra un esempio del dispositivo di controllo 100 secondo la presente invenzione; il dispositivo di controllo 100 comprende un circuito di pilotaggio 90 atto a inviare le seconde informazioni INF e il segnale DT indicativo del tempo molto Td al circuito di correzione 102 che acquisisce i segnali CURR POS, CURR_NEG dal rilevatore 101. Il circuito di correzione 102 invia al circuito di pilotaggio 90 un segnale ET per un’estensione temporale del tempo morto Td o del tempo di accensione Ton del transistor Q1 o Q2 se il segno della corrente non à ̈ conforme; quando il segno della corrente diventa corretto, il segnale ET termina. Il circuito di pilotaggio 90 invia segnali HS, LS a un dispositivo di pilotaggio 91 che genera i segnali HSGD e LSGD per pilotare i transistor Q1 e Q2. Il circuito di pilotaggio 90 comprende un generatore di segnali a dente di sega 92, configurato per generare un segnale a dente di sega VCF, e un controllore 93, configurato per acquisire il segnale VCF e generare i segnali HS, LS, INF e DT. Il controllore 93 invia i segnali HS, LS all’ingresso del dispositivo dì pilotaggio 91 per generare i segnali HSGD e LSGD. Nel caso in cui l’apparato risonante sia un convertitore risonante, il dispositivo di pilotaggio 91 presenta il segnale Ve come segnale in ingresso.

Preferibilmente, il dispositivo di controllo 100 comprende un temporizzatore 103 che avvia il conteggio quando il segnale CURR_POS=CURR NEG=H, vale a dire quando la tensione Vs si trova all’interno della banda compresa tra -Vos e Vos, e un segnale di estensione temporale à ̈ stato inviato al circuito di pilotaggio 90. Il temporizzatore 103 arresta il conteggio dopo il tempo prestabilito Tcount, per esempio 5 microsecondi, e invia il segnale END_TIME al circuito di correzione 102 per arrestare l’estensione temporale del tempo morto Td o del tempo di accensione Ton del transistor Q1 o Q2 nel caso in cui il segno della corrente non sia corretto prima del termine del periodo di tempo Tcount.

Il generatore di segnali a dente di sega 92 comprende preferibilmente un oscillatore che include un condensatore collegato a massa GND e caricato con una corrente da zero a un valore di picco, preferibilmente dipendente dalla tensione Ve, e in seguito scaricato velocemente, dando pertanto origine a una tensione a dente di sega quasi triangolare VCF. Ciascuna rampa dell’oscillatore definisce la durata del livello alto o basso del segnale INF mentre il condensatore à ̈ scaricato immediatamente dopo aver raggiunto il massimo valore di riferimento. La Figura 7a mostra i diagrammi temporali dei segnali HS, LS, INF e della tensione VCF; il segnale INF al livello alto corrisponde al segnale HS mentre al livello basso corrisponde al segnale LS.

Le Figure 8a e 8b mostrano i diagrammi temporali dei segnali HSGD, LSGD, Vs, VHB (la tensione in corrispondenza del nodo HB) e della tensione VCF rispettivamente per un convertitore risonante secondo la tecnica anteriore e il convertitore risonante secondo la seconda forma di realizzazione della presente invenzione illustrata nella Figura 4. Quando può verificarsi una condizione di commutazione hard durante un periodo di tempo di accensione Ton di un transistor Ql, Q2 (indicato dalla paiola COMMUTAZIONE HARD nella Figura 8a) il circuito di correzione 102 invia un segnale ET per estendere il Ton del transistor QI, Q2 (nel caso della Figura 8b il Ton del transistor Q2 à ̈ esteso); l’estensione temporale termina quando il segno della corrente à ̈ corretto.

Il dispositivo di controllo 100 à ̈ normalmente integrato in un piccolo chip di silicio. La Figura 9 mostra i diagrammi temporali dei segnali HSGD, LSGD, Vs, VHB (la tensione in corrispondenza del nodo HB), della tensione VCF e del segnale ET per un convertitore risonante secondo la seconda forma di realizzazione della presente invenzione mostrata nella Figura 4. Quando può verificarsi una condizione di commutazione hard al termine di un periodo di tempo morto Td di un transistor Ql, il circuito di correzione 102 invia un segnale ET per estendere il tempo morto Td dei transistor Ql e Q2; l’estensione temporale termina quando il segno della corrente à ̈ corretto.

La Figura 10 mostra i diagrammi temporali dei segnali 10 HSGD, LSGD, Vs, VHB (la tensione in corrispondenza del nodo HB), della tensione VCF e dei segnali ET ed END TIME per un convertitore risonante secondo la seconda forma di realizzazione della presente invenzione illustrata nella Figura 4 quando il temporizzatore 103 forza il termine dell’estensione temporale, Quando può verificarsi una condizione di commutazione hard durante un periodo di tempo morto Td di un transistor Ql, il circuito di correzione 102 invia un segnale ET per estendere il tempo morto Td dei transistor Ql e Q2 e il temporizzatore 103 invia un impulso END_TIME per arrestare l’estensione temporale e terminare il tempo morto Td dopo che un periodo ti tempo Tcount à ̈ trascorso.

La Figura 11 mostra una possibile implementazione circuitale del circuito di correzione 102. Il segnale INF indica quale dei transistor Ql, Q2 à ̈ attualmente acceso o verrà acceso dopo il tempo morto Td; il segnale INF comprende un segnale DT indicativo di un tempo morto Td dei transistor Ql e Q2.

Il circuito di correzione 102 include un primo invertitore 120 che produce un segnale INF_N invertendo il segnale INF, un secondo invertitore 112 che emette una versione inversa del segnale CURR POS acquisito dal rilevatore 101, e un terzo invertitore 113 che emette una versione inversa del segnale CURR_NEG acquisito dal rilevatore 101. Il circuito di collezione 102 include anche un primo gate AND 110, avente terminali di ingresso che acquisiscono rispettivamente il segnale INF_ N e il segnale in uscita dal secondo invertitore 112, e una seconda gate AND 111 avente terminali di ingresso che acquisiscono rispettivamente il segnale INF e il segnale in uscita dal terzo invertitore 113. Un gate NOR 116 immette i segnali in uscita dalle gate AND 110, 111 e il segnale DT, ed emette il SIDE EXT per controllare l’estensione del periodo di tempo Ton di uno dei transistor Ql o Q2.

Il circuito di correzione 102 include anche una terza gate AND 114, avente terminali di ingresso che acquisiscono rispettivamente i segnali INF_N, CURR_NEG e DT, e una quarta gate AND 115 avente terminali di ingresso che acquisiscono rispettivamente i segnali INF, CURR_POS e DT. Una gate NOR 117 immette i segnali in uscita dalle gate AND 114, 115 ed emette il segnale DT EXT per controllale l’estensione del periodo di tempo Td dei transistor Ql o Q2. Una gate OR 118, avente terminali di ingresso che acquisiscono i segnali SIDE EXT e DT_EXT, emette il segnale ET.

La Figura 12 mostra una possibile implementazione circuitale di una parte del dispositivo di controllo 100, in particolare una parte del circuito di pilotaggio 90. L’oscillatore del generatore di segnali a dente di sega 92 comprende preferibilmente un condensatore CI caricato dalla corrente I. Il condensatore CI à ̈ disposto in parallelo con un interruttore SI controllato da un segnale RESET in corrispondenza dell’uscita di un gate OR 901. L’oscillatore à ̈ configurato per generare la tensione a dente di sega VCF in corrispondenza del terminale di ingresso non invertente di un comparatore COMP avente un segnale REF in corrispondenza del proprio terminale di ingresso invertente. Quando la tensione VCF raggiunge la tensione REF, il comparatore COMP invia un impulso Comp-out al gate OR 901 per chiudere l’interruttore SI e scaricare il condensatore C2 a massa GND. Il segnale comp-out à ̈ il segnale di set di un flip-flop set-reset 902 avente come segnale di reset R l’uscita di un gate NOT 903 che immette il segnale ET. Il flip-flop 902 verrà posto su set soltanto quando si verifica un’estensione del periodo di tempo Ton o Td (il segnale ET à ̈ alto). Il segnale in corrispondenza dell’uscita Q del flip-flop 902 mantiene alto il segnale RESET (l’interruttore SI à ̈ chiuso) finché il segnale ET à ̈ alto. Il circuito di pilotaggio 90, preferibilmente il controllore 93, comprende un flip-flop D 904 avente un ingresso CK che acquisisce il segnale RESET, un ingresso D accoppiato al suo terminale di uscita inverso QN, e un terminale di uscita Q che emette il segnale INF che à ̈ passato dal livello basso al livello alto o viceversa mediante il fronte di discesa del segnale RESET, vale a dire nell’istante iniziale delle rampe del segnale a dente di sega VCF.

Le svariate forme di realizzazione descritte sopra possono essere combinate per fornire ulteriori forme di realizzazione. Questi e altri cambiamenti possono essere apportati alle forme di realizzazione alla luce della descrizione esposta sopra in dettaglio. In generale, i termini utilizzati nelle seguenti rivendicazioni non devono essere interpretati come limitanti le rivendicazioni alle specifiche forme di realizzazione illustrate nella specifica e nelle rivendicazioni, ma devono essere interpretati come includenti tutte le possibili forme di realizzazione insieme all’intero ambito di equivalenti ai quali tali rivendicazioni hanno diritto. Di conseguenza, le rivendicazioni non sono limitate dall’invenzione.

Claims (18)

1. RIVENDICAZIONI 1. Dispositivo di controllo (100) per controllare un circuito di commutazione di un apparato risonante, detto dispositivo di controllo comprendendo: un dispositivo di pilotaggio (91) configurato per impostare in modo alternato periodi di tempo di accensione e periodi di tempo di spegnimento di transistor high-side e low-side del circuito di commutazione e un periodo morto di entrambi i transistor per indurre il circuito di commutazione ad emettere una tensione a onda quadra periodica verso un carico risonante; un rilevatore (101) configurato per rilevare il segno di una corrente (Isense) che scolte attraverso il calicò risonante, e un circuito di correzione (102) configurato per estendere un periodo di tempo operativo (Ton, Td) di detti transistor in risposta ad almeno il segno della corrente rilevato dal rilevatore.
2. 2. Dispositivo di controllo secondo la rivendicazione 1, in cui detto rilevatore (101) à ̈ configurato per rilevare un segno della conente positivo o negativo se il valore della corrente (Isense, Vs) à ̈ rispettivamente più alto di un valore di soglia negativo (-Vos) o più basso di un valore di soglia positivo (Vos).
3. 3. Dispositivo di controllo secondo la rivendicazione 2, in cui detto circuito di correzione (102) à ̈ configurato per estendere il periodo di tempo operativo (Ton, Td) di detti transistor se il valore della corrente (Isense, Vs) si trova all’interno di una banda formata dal valore di soglia negativo (-Vos) e dal valore di soglia positivo (V os).
4. 4. Dispositivo di controllo secondo una qualsiasi delle rivendicazioni precedenti, comprendente un controllore (90) configurato per generare informazioni (INF) indicanti quale dei transistor (Ql, Q2) accendere mentre i transistor si trovano in un tempo morto (Td), o quale dei transistor à ̈ attualmente acceso, detto circuito di correzione (102) essendo configurato per estendere il periodo di tempo operativo (Ton, Td) di detti transistor in risposta a una combinazione del segno della corrente rilevato da parte del rilevatore e di dette informazioni (INF).
5. 5. Dispositivo di controllo secondo la rivendicazione 4, in cui: detto rilevatore (101) à ̈ configurato per rilevare un segno della corrente positivo o negativo rispettivamente se il valore della corrente (Isense, Vs) à ̈ più alto di un valore di soglia negativo (-Vos) o più basso di un valore di soglia positivo (Vos), e detto circuito di correzione (102) à ̈ configurato per estendere il periodo di tempo morto (Td) di detti due transìstor se: i transistor high-side e low-side si trovano attualmente nel tempo morto (Td) e il side successivo da accendere à ̈ il transistor low-side (Q2) mentre il segno della corrente rilevato à ̈ negativo, oppure i transistor high-side e low-side si trovano attualmente nel tempo morto (Td) e il side successivo da accendere à ̈ il transistor high-side (Ql) mentre il segno della corrente rilevato à ̈ positivo.
6. 6. Dispositivo di controllo secondo la rivendicazione 4, in cui: detto rilevatore (101) à ̈ configurato per rilevare un segno della corrente positivo se il valore della corrente (Isense, Vs) à ̈ più alto di un valore di soglia negativo (-Vos) e un segno della corrente negativo se il valore della corrente (Isense, Vs) à ̈ più basso di un valore di soglia positivo (Vos), e detto circuito di correzione (102) à ̈ configurato per controllare T estensione del periodo di tempo operativo (Ton) di detti transistor mentre il segno della corrente rilevato à ̈ negativo e il transistor high-side (Ql) à ̈ attualmente acceso, o mentre il segno della corrente rilevato à ̈ positivo e il transistor low-side (Q2) à ̈ attualmente acceso.
7. 7. Dispositivo di controllo secondo la rivendicazione 5 o 6, in cui detto circuito di correzione (102) à ̈ configurato per terminare l’estensione del periodo di tempo operativo (Ton, Td) di detti transistor in risposta al fatto che: il segno della corrente diventa positivo quando il transistor low-side (Q2) à ̈ prossimo ad essere acceso e i transistor low-side e high-side (Ql, Q2) si trovano attualmente nel tempo morto (Td), o quando il transistor high-side (Ql) à ̈ attualmente acceso, e il segno della corrente diventa negativo quando il transistor high-side (Ql) à ̈ prossimo ad essere acceso e i transistor low-side e high-side (Ql, Q2) si trovano attualmente nel tempo morto (Td), o quando il transistor low-side (Q2) à ̈ attualmente acceso.
8. 8. Dispositivo di controllo secondo la rivendicazione 1, in cui detto circuito di correzione (102) comprende un temporizzatore (103) configurato per arrestare l’estensione del periodo di tempo operativo (Ton, Td) di detti transistor in risposta alla determinazione del fatto che à ̈ trascorso un periodo di tempo prestabilito (Tcount) a partire dall’istante in cui un valore della corrente (Isense, Vs) si trova all’ interno di una banda compresa tra il valore di soglia negativo (-Vos) e un valore di soglia positivo (Vos).
9. 9. Circuito integrato in un chip, detto circuito comprendendo un dispositivo di controllo per controllare un circuito di commutazione di un apparato risonante come definito in una qualsiasi delle precedenti rivendicazioni.
10. 10. Apparato risonante comprendente un circuito di commutazione e un carico risonante (30), detto circuito di commutazione (Ql, Q2) comprendendo almeno un mezzo ponte avente un transistor high-side (Ql) e un transistor iow-ide (Q2), detto apparato risonante comprendendo un dispositivo di controllo (100) come definito in una qualsiasi delle rivendicazioni da 1 a 9.
11. 11. Metodo di controllo comprendente: determinare un periodo di tempo di accensione e un periodo di tempo di spegnimento di un transistor high-side e di un transistor low-side di un circuito di commutazione di un apparato risonante; determinare un tempo molto di entrambi i transistor in modo che una tensione a onda quadra periodica sia prodotta dal circuito di commutazione; rilevare un segno di una corrente (Isense, Vs) che scorre attraverso un carico risonante dell’apparato risonante, e controllare un’estensione di un periodo di tempo operativo attuale (Ton, Td) di detti due transistor in risposta ad almeno il segno della corrente rilevato nella fase di rilevamento.
12. 12. Metodo di controllo secondo la rivendicazione 11, in cui il rilevamento comprende rilevare un segno della corrente positivo se il valore della corrente (Isense, Vs) à ̈ più alto di un valore di soglia negativo (-Vos) e rilevare un segno della corrente negativo se il valore della corrente à ̈ più basso di un valore di soglia positivo (Vos).
13. 13. Metodo di controllo secondo la rivendicazione 12, in cui detto controllo comprende controllare l’estensione del periodo di tempo operativo (Ton, Td) di detti transistor se il valore della corrente (Isense, Vs) si trova all’interno di una banda compresa tra il valore di soglia negativo (-Vos) e il valore di soglia positivo (Vos).
14. 14. Metodo di controllo secondo una qualsiasi delle rivendicazioni 11-13, in cui: il rilevamento comprende rilevare un’informazione (INF) su quale dei transistor (Ql, Q2) verrà acceso successivamente, nel caso in cui entrambi i transistor si trovino attualmente nel tempo morto (Td), o su quale dei due transistor à ̈ attualmente acceso, e il controllo include controllare l’estensione del periodo di tempo operativo (Ton, Td) di detti transistor in risposta al segno della corrente rilevato e a detta informazione (INF).
15. 15. Metodo di controllo secondo la rivendicazione 14, in cui: il rilevamento comprende rilevare un segno della corrente positivo se un valore della corrente (Isense, Vs) à ̈ più alto di un valore di soglia negativo (-Vos) e rilevare un segno della corrente negativo se il valore della corrente (Isense, Vs) à ̈ più basso di un valore di soglia positivo (Vos), e il controllo include controllare un’estensione di un periodo di tempo morto (Td) di detti transistor, vale a dire quando i transistor high e low-side si trovano attualmente nel tempo morto (Td), in risposta alla determinazione del fatto che il segno della corrente rilevato à ̈ negativo e il transistor low-side (Q2) à ̈ prossimo ad essere acceso, o alla determinazione del fatto che il segno della corrente rilevato à ̈ positivo e il transistor high-side (Ql) à ̈ prossimo ad essere acceso.
16. 16. Metodo di controllo secondo la rivendicazione 14, in cui: il rilevamento comprende rilevare un segno della corrente positivo se il valore della corrente (Isense, Vs) à ̈ più alto di un valore di soglia negativo (-Vos) e rilevare un segno della corrente negativo se il valore della corrente (Isense, Vs) à ̈ più basso di un valore di soglia positivo (Vos), e il controllo include controllare l’estensione del periodo di tempo operativo (Ton) di detti transistor in risposta alla determinazione del fatto che il segno della corrente rilevato à ̈ negativo quando il transistor high-side (Ql) à ̈ attualmente acceso o alla determinazione del fatto che il segno della corrente rilevato à ̈ positivo quando il transistor low-side (Q2) à ̈ attualmente acceso.
17. 17. Metodo di controllo secondo la rivendicazione 15 o 16, in cui il controllo include terminare l’estensione del periodo di tempo operativo (Ton, Td) di detti due transistor in risposta: alla determinazione del fatto che il segno della corrente diventa positivo quando il transistor low-side (Q2) verrà acceso successivamente e i transistor low e high-side (Ql, Q2) si trovano attualmente nel tempo morto (Td); alla determinazione del fatto che il segno della corrente diventa positivo quando il transistor high-side (Ql) à ̈ attualmente acceso; alla determinazione del fatto che il segno della corrente diventa negativo quando il transistor high-side (Ql) verrà acceso successivamente e i transistor low e high-side (Q 1 , Q2) si trovano attualmente nel tempo morto (Td); alla determinazione del fatto che il segno della corrente diventa negativo quando il transistor low-side (Q2) à ̈ attualmente acceso.
18. 18. Metodo di controllo secondo la rivendicazione 11, in cui detto controllo comprende arrestare l’estensione del periodo di tempo operativo attuale (Ton, Td) di detti due transistor in risposta alla determinazione del fatto che un periodo di tempo prestabilito (Tcount) à ̈ trascorso a partire da un istante in cui il valore della corrente (Isense, Vs) si trova all interno di una banda compresa tra un valore di soglia negativo (-Vos) e un valore di soglia positivo (Vos).