WO2016038991A1 - 記憶装置及びその製造方法 - Google Patents

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Abstract

　実施形態によれば、記憶装置は、第１～第３層を含む。第１層は、複数の第１配線と、第１絶縁部と、を含む。第１配線は、第１方向に延在する。第１絶縁部は、第１配線どうしの間に設けられる、第２層は、第１層と離間する。第２層は、複数の第２配線と、第２絶縁部と、を含む。第２配線は、第１方向と交差する第２方向に延在する。第２絶縁部は、第２配線どうしの間に設けられる。第３層は、第１、第２層の間に設けられる。第３層は、強誘電体部と、常誘電体部と、を含む。強誘電体部は、第１、第２配線との間に設けられ抵抗が変化可能である。常誘電体部は、第１絶縁部と第２配線との間、第２絶縁部と第１配線との間、第１、第２絶縁部の間に設けられる。

Description

記憶装置及びその製造方法
　本発明の実施形態は、記憶装置及びその製造方法に関する。
　抵抗変化素子を用いた記憶装置の開発が行われている。例えば、強誘電体薄膜を利用したFerroelectric-tunnel-junction（ＦＪＴ）素子が提案されている。記憶装置において安定した動作が求められている。
"Solid-state memories based on ferroelectric tunnel junctions", Andre Chanthbouala, Amaud Crassous, Vincent Garcia, Karim Bouzehouane, Stephane Fusil, Xavier Moya, Julie Allibe, Bruno Dlubak Julie Grollier, Stephane Xavier, Cyrile Deranlot, Amir Moshar, Roger Proksch, Neil D. Mathur, Manuel Bibes and Agnes Barthelemy, NATURE NANOTECHNOLOGY, DOI: 10.10 38/NNANO.2011.213.
　本発明の実施形態は、動作安定性が高い記憶装置及びその製造方法を提供する。
　本発明の実施形態によれば、記憶装置は、第１層と、第２層と、第３層と、を含む。前記第１層は、複数の第１配線と、第１絶縁部と、を含む。前記複数の第１配線は、第１方向に延在し前記第１方向と交差する第１交差方向において互いに離間する。前記第１絶縁部は、前記複数の第１配線どうしの間に設けられる、前記第２層は、複数の第２配線と、第２絶縁部と、を含む。前記複数の第２配線は、前記第１方向と交差する第２方向に延在し、前記第２方向と交差する第２交差方向において互いに離間する。前記第２絶縁部は、前記複数の第２配線どうしの間に設けられる。前記第２層は、前記第１方向と前記第１交差方向とに対して交差する第３方向において前記第１層と離間する。前記第３層は、前記第１層と前記第２層との間に設けられる。前記第３層は、強誘電体部と、常誘電体部と、を含む。前記強誘電体部は、前記複数の第１配線と前記複数の第２配線の間に設けられ酸化ハフニウムを含む材料を含む。前記常誘電体部は、前記第１絶縁部と前記複数の第２配線との間、前記第２絶縁部と前記複数の第１配線との間、及び、前記第１絶縁部と前記第２絶縁部との間に設けられ前記材料を含む。
図１（ａ）～図１（ｄ）は、第１の実施形態に係る記憶装置を示す模式的断面図である。 図２（ａ）及び図２（ｂ）は、第１の実施形態に係る記憶装置の製造方法を示す模式的断面図である。 図３（ａ）及び図３（ｂ）は、第１の実施形態に係る記憶装置の製造方法を示す模式的断面図である。 図４（ａ）及び図４（ｂ）は、第１の実施形態に係る記憶装置の製造方法を示す模式的断面図である。 図５（ａ）及び図５（ｂ）は、第１の実施形態に係る記憶装置の製造方法を示す模式的断面図である。 図６（ａ）及び図６（ｂ）は、第１の実施形態に係る記憶装置の製造方法を示す模式的断面図である。 図７（ａ）及び図７（ｂ）は、第１の実施形態に係る記憶装置の製造方法を示す模式的断面図である。 図８（ａ）及び図８（ｂ）は、第１の実施形態に係る記憶装置の製造方法を示す模式的断面図である。 図９（ａ）及び図９（ｂ）は、第１の実施形態に係る記憶装置の製造方法を示す模式的断面図である。 図１０（ａ）及び図１０（ｂ）は、第１の実施形態に係る記憶装置の製造方法を示す模式的断面図である。 図１１（ａ）及び図１１（ｂ）は、第１の実施形態に係る記憶装置の製造方法を示す模式的断面図である。 図１２（ａ）及び図１２（ｂ）は、第１の実施形態に係る記憶装置の製造方法を示す模式的断面図である。 図１３（ａ）及び図１３（ｂ）は、第１の実施形態に係る記憶装置の特性を示すグラフ図である。 図１４（ａ）～図１４（ｄ）は、第２の実施形態に係る記憶装置を示す模式的断面図である。 図１５（ａ）及び図１５（ｂ）は、記憶装置の特性を示すグラフ図である。 第２の実施形態に係る記憶装置の特性を示すグラフ図である。 図１７（ａ）及び図１７（ｂ）は、第２の実施形態に係る記憶装置の製造方法を示す模式的断面図である。 第３の実施形態に係る記憶装置の製造方法を示すフローチャート図である。
　以下に、本発明の各実施の形態について図面を参照しつつ説明する。　
　なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。　
　なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
　（第１の実施形態）　
　図１（ａ）～図１（ｄ）は、第１の実施形態に係る記憶装置を例示する模式的断面図である。　
　図１（ａ）は、図１（ｂ）のＢ１－Ｂ２線断面図である。図１（ｂ）は、図１（ａ）のＡ１－Ａ２線断面図である。図１（ｃ）は、図１（ｂ）のＢ３－Ｂ４線断面図である。図１（ｄ）は、図１（ａ）のＡ３－Ａ４線断面図である。
　本実施形態に係る記憶装置１１０は、第１層１０ｕと、第２層２０ｕと、第３層３０ｕと、を含む。
　第１層１０ｕは、複数の第１配線１１と、第１絶縁部１２と、を含む。複数の第１配線１１のそれぞれは、第１方向Ｄ１に延在する。
　第１方向Ｄ１は、例えば、Ｘ軸方向である。Ｘ軸方向に対して垂直な１つの方向をＹ軸方向とする。Ｘ軸方向とＹ軸方向とに対して垂直な方向をＺ軸方向とする。
　複数の第１配線１１は、第１方向Ｄ１と交差する方向（第１交差方向）において互いに離間する。この例では、複数の第１配線１１は、第１方向Ｄ１に対して垂直な方向（Ｙ軸方向）において互いに離間する。
　第１絶縁部１２は、複数の第１配線１１どうしの間に設けられる。
　第２層２０ｕは、第３方向（例えば積層方向）において、第１層１０ｕと離間する。第３方向（積層方向）は、上記の第１方向Ｄ１と交差する方向（第１交差方向であり、例えばＹ軸方向）、及び、第１方向Ｄ１に対して交差する方向である。この例では、第３方向（積層方向）は、Ｚ軸方向である。第２層２０ｕは、複数の第２配線２１と、第２絶縁部２２と、を含む。
　複数の第２配線２１のそれぞれは、第１方向Ｄ１と交差する第２方向Ｄ２に延在する。この例では、第２方向Ｄ２は、Ｙ軸方向である。複数の第２配線２１は、第２方向Ｄ２と交差する方向（第２交差方向であり、この例ではＸ軸方向）において互いに離間する。
　第２絶縁部２２は、複数の第２配線２１どうしの間に設けられる。
　第１配線１１は、記憶装置１１０の例えばビットラインとワードラインとの一方として機能する。第２配線２１は、記憶装置１１０の例えばビットラインとワードラインとの他方として機能する。
　第１絶縁部１２及び第２絶縁部２２には、例えば酸化シリコンなどの絶縁体が用いられる。
　第３層３０ｕは、第１層１０ｕと第２層２０ｕとの間に設けられる。第３層３０ｕは、強誘電体部３１と、常誘電体部３２と、を含む。強誘電体部３１は、複数の第１配線１１のそれぞれと複数の第２配線２１のそれぞれとの間に設けられる。強誘電体部３１は、酸化ハフニウム（ＨｆＯｘ、ｘは１以上２以下）を含む材料を含む。強誘電体部３１の抵抗は変化可能である。例えば、第１配線１１と第２配線２１との間に印加される電圧によって、強誘電体部３１の抵抗は変化する。記憶装置１１０において、強誘電体部３１は、情報を記憶するセルとして機能する。
　常誘電体部３２は、第１絶縁部１２と複数の第２配線２１との間、第２絶縁部２２と複数の第１配線１１との間、及び、第１絶縁部１２と第２絶縁部２２との間に設けられる。常誘電体部３２は、強誘電体部３１に用いられる材料を含む。すなわち、強誘電体部３１と常誘電体部３２とには、同じ材料（少なくとも酸化ハフニウムを含む材料）が用いられる。常誘電体部３２は、セル（強誘電体部３１）を分離する絶縁部として機能する。
　強誘電体部３１と、常誘電体部３２と、は、互いに連続している。強誘電体部３１と、常誘電体部３２と、は、互いに分断されていない。第３層３０ｕにおいて、強誘電体部３１と、常誘電体部３２とは、パターニングされていない。　
　記憶装置１１０は、例えば、クロスポイント型の記憶装置である。記憶装置１１０は、例えば、不揮発性記憶装置である。
　この例では、基板５１（例えばシリコン基板）の上に層間絶縁膜５２（例えばシリコン酸化膜）が設けられる。層間絶縁膜５２の上に、第１層１０ｕ、第３層３０ｕ及び第２層２０ｕが、この順で設けられる。実施形態において、層間絶縁膜５２の上に、第２層２０ｕ、第３層３０ｕ及び第１層１０ｕが、この順で設けられても良い。第１層１０ｕと第２層２０ｕとは、互いに入れ替えが可能である。基板５１及び層間絶縁膜５２は必要に応じて設けても良い。
　既に説明したように、強誘電体部３１と常誘電体部３２とには、同じ材料（少なくとも酸化ハフニウムを含む材料）が用いられる。そして、強誘電体部３１は強誘電性を有する。そして、常誘電体部３２は、常誘電性を有する。結晶構造の違いによって、誘電性の違いが生じる。
　強誘電体部３１の結晶構造は、常誘電体部３２の結晶構造とは異なる。例えば、強誘電体部３１は、斜方晶構造を有する。これにより、酸化ハフニウムを主体とする強誘電体部３１において、強誘電性が得られる。一方、常誘電体部３２は、単斜晶構造を有する。この結晶構造を有し酸化ハフニウムを主体とする常誘電体部３２において、常誘電性が得られる。
　酸化ハフニウムを含む材料が斜方晶構造を有する場合、中心対称性のない結晶構造となる場合がある。実施形態において、斜方晶構造は、例えば中心対称性のない斜方晶構造でも良い。強誘電体部３１の結晶構造、及び、常誘電体部３２の結晶構造に関する情報は、例えばＸ線回折などによって得られる。
　強誘電体部３１の誘電率は、常誘電体部３２の誘電率よりも高い。実施形態においては、常誘電体部３２が設けられるセル間領域（第１絶縁部１２と複数の第２配線２１との間、第２絶縁部２２と複数の第１配線１１との間、及び、第１絶縁部１２と第２絶縁部２２との間）の誘電率は、セル（強誘電体部３１）よりも低い。これにより、隣接セル間の干渉が抑制できる。そして、ビットラインどうし、及び、ワードラインどうしのリークも抑制できる。これにより、高い動作安定性が得られる。すなわち、セルサイズを縮小して記憶密度を高めたときにおいても、高い動作安定性が得られる。すなわち、セルサイズを縮小して記憶密度を高めたときにおいても、高い動作安定性を維持できる。
　実施形態に係る記憶装置１１０においては、第３層３０ｕは連続的であり、パターニングを必要としない。第３層３０ｕの中の一部の領域が、強誘電体部３１（セル）となる。他の領域が、常誘電体部３２となり、セルを分離する。本実施形態においては、パターニングを必要としないため、高い生産性が得られる。
　例えば、記憶装置１１０の製造過程において、熱処理が行われる。この熱処理により、第３層３０ｕとなる膜（ハフニウム膜など）に応力が加わる。この応力は、第１配線１１と第２配線２１との間の領域と、それ以外の領域と、で異なる。この応力の違いが、強誘電体部３１及び常誘電体部３２における結晶構造の違いを生じさせると考えられる。
　実施形態において、複数の第１配線１１及び複数の第２配線２１は、ＴｉＮを含む。このような材料を用いることで、第３層３０ｕにおける結晶構造の違いを安定して生じさせることができる。
　実施形態において、強誘電体部３１及び常誘電体部３２に用いられる材料は、酸化ハフニウムに加えて、Ｓｉ、Ａｌ、Ｚｒ、Ｇｄ、Ｙ及びＳｒよりなる群から選択された少なくとも１つをさらに含んでも良い。
　第１層１０ｕの厚さｔ１（Ｚ軸方向の長さ）は、例えば、１０ナノメートル（ｎｍ）以上である。すなわち、第１配線１１の厚さ及び第１絶縁部１２の厚さは、１０ｎｍ以上である。第１配線１１の厚さ及び第１絶縁部１２の厚さは、例えば、５０ｎｍ以上５００ｎｍ以下である。第１配線１１の厚さが厚いと、第１配線１１の抵抗を低くできる。第１配線１１の厚さが過度に薄いと、抵抗が過度に高くなる。第１絶縁部１２の厚さが過度に薄いと、例えば、常誘電体部３２に加わる応力が所望の状態でなくなる場合がある。第１配線１１の厚さ及び第１絶縁部１２の厚さが例えば、１０ｎｍ以上において、第３層３０ｕに生じる応力が制御し易くできる。
　同様に、第２層２０ｕの厚さｔ２は、例えば、１０ｎｍ以上である。すなわち、第２配線２１の厚さ及び第２絶縁部２２の厚さは、１０ｎｍ以上である。これらの厚さは、例えば、５０ｎｍ以上５００ｎｍ以下である。
　一方、第３層３０ｕの厚さｔ３は、１ｎｍ以上５０ｎｍ以下である。厚さｔ３が、１ｎｍ未満では、素子の特性ばらつきが顕著になるため、動作が不安定になる。厚さｔ３が５０ｎｍを超えると、強誘電体部３１の抵抗が過度に高くなる。読み出し電流が過度に小さくなり、動作が不安定になる。
　この例では、複数の第１配線１１のそれぞれは、強誘電体部３１と接している。そして、複数の第２配線２１のそれぞれは、強誘電体部３１と接している。後述するように、第１配線１１及び第２配線２１のいずれかと、強誘電体部３１との間に、第４層が設けられても良い。
　以下、記憶装置１１０の製造方法の例について説明する。
　図２（ａ）～図１２（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する模式的断面図である。　
　図２（ａ）及び図２（ｂ）は、それぞれ、図１（ａ）及び図１（ｂ）に例示した断面に対応する。他の図もそれぞれ、図１（ａ）及び図１（ｂ）に対応する断面図である。
　図２（ａ）及び図２（ｂ）に示すように、基板５１の上に層間絶縁膜５２を形成する。その後、第１絶縁部１２の一部となる第１絶縁膜１２ｆを形成し、所定の形状にパターニングする。第１絶縁膜１２ｆには、例えば酸化シリコンが用いられる。
　図３（ａ）及び図３（ｂ）に示すように、第１配線１１となる第１配線膜１１ｆを形成する。例えば、ＣＶＤ（Chemical Vapor Deposition）法が用いられる。
　図４（ａ）及び図４（ｂ）に示すように、第１配線膜１１ｆを後退させる。このとき、異方性エッチングを行う。例えば、ＲＩＥ（Reactive Ion Etching）法が用いられる。これにより、複数の第１配線１１が得られる。複数の第１配線１１の間には、凹部が形成されている。
　図５（ａ）及び図５（ｂ）に示すように、第１絶縁部１２の別の一部となる第１絶縁膜１２ｇにより、凹部を埋め込む。第１絶縁膜１２ｇにも、例えば酸化シリコンが用いられる。
　図６（ａ）及び図６（ｂ）に示すように、第１絶縁膜１２ｇの一部を例えばＣＭＰ（Chemical Mechanical Polishing）により除去して、平坦化する。第１絶縁膜１２ｆ及び第２絶縁膜１２ｇにより、第１絶縁部１２が形成される。これにより、第１層１０ｕが形成される。
　図７（ａ）及び図７（ｂ）に示すように、第１層１０ｕの上に、第３層３０ｕとなる膜３０ｆを形成する。膜３０ｆには、例えば、酸化ハフニウムが用いられる。上記のように、他の元素が添加されても良い。
　図８（ａ）及び図８（ｂ）に示すように、膜３０ｆの上に、第２絶縁部２２の一部となる第２絶縁膜２２ｆを形成し、所定の形状にパターニングする。第２絶縁膜２２ｆには、例えば酸化シリコンが用いられる。
　図９（ａ）及び図９（ｂ）に示すように、第２配線２１となる第２配線膜２１ｆを形成する。例えば、ＣＶＤ法が用いられる。
　図１０（ａ）及び図１０（ｂ）に示すように、第２配線膜２１ｆを後退させる。例えば、ＲＩＥ法により、異方性エッチングを行う。これにより、複数の第２配線２１が得られる。複数の第２配線２１の間には、凹部が形成されている。
　図１１（ａ）及び図１１（ｂ）に示すように、第２絶縁部２２の別の一部となる第２絶縁膜２２ｇにより、凹部を埋め込む。第２絶縁膜２２ｇにも、例えば酸化シリコンが用いられる。
　図１２（ａ）及び図１２（ｂ）に示すように、第２絶縁膜２２ｇの一部を例えばＣＭＰにより除去して、平坦化する。第２絶縁膜２２ｆ及び第２絶縁膜２２ｇにより、第２絶縁部２２が形成される。これにより、第２層２０ｕが形成される。
　この状態で、加熱処理を行う。すなわち、膜３０ｆを加熱して、結晶化アニールを行う。加熱の温度は、例えば、９００℃以上１１００℃以下（例えば、１０００℃）である。加熱処理の時間は、例えば、５秒以上３０秒以下（例えば１０秒）である。加熱温度は、６００℃以上１１００℃以下でもよい。
　これにより、膜３０ｆのうちの、第１配線１１と第２配線２１との間の領域は、斜方晶になる。それ以外の領域は、例えば、単斜晶となる。このように、第１配線１１と第２配線２１との間の領域と、それ以外の領域と、において、互いに異なる結晶構造が形成される。
　結晶化するときに、上下の配線に挟まれた部分には、強い応力が印加される。歪みが大きくなる。それ以外の部分に印加される応力は、比較的小さい。歪みが小さい。強い歪が生じる部分の結晶構造は斜方晶となり、それ以外の部分では単斜晶となる。結晶構造が斜方晶であると、酸化ハフニウムは、強誘電性を示す。結晶構造がそれ以外の場合は、強誘電性が生じない。　
　このような加熱処理により、実施形態に係る記憶装置１１０が形成できる。
　記憶装置１１０においては、隣接セル間は、常誘電性の酸化ハフニウムにより絶縁されている。このため、隣接セル間のクロストークが抑制される。
　単斜晶の比誘電率は、斜方晶の比誘電率よりも低い。このため、セル間の容量結合などに起因するクロストークが、抑制される。このため、動作が安定化し、高い記憶密度が得られる。
　そして、上記のように、セルのそれぞれは、抵抗変化材料をパターニングせずに形成できる。これにより、高い生産性が得られる。
　例えば、複数の配線の交点に抵抗変化層を形成する場合、それぞれの交点に対応させて、抵抗変化層をピラー状に加工する参考例がある。これに対して、上記の方法を用いることで、ピラー状の加工を行わないで、交点に所望のセルを形成できる。
　実施形態によれば、抵抗変化層の加工が省略できる。製造工程を短縮することが可能であり、より簡便に記憶装置を形成できる。
　実施形態において、第３層３０ｕは、例えば、多結晶構造である。
　実施形態において、Ｓｉの基板５１には、例えば、記憶装置の周辺回路トランジスタなどの素子が形成されても良い。この場合、層間絶縁膜５２には、基板５１上の素子と、記憶装置１１０と、を接続する配線（図示しない）が形成される。
　図１３（ａ）及び図１３（ｂ）は、第１の実施形態に係る記憶装置の特性を例示するグラフ図である。　
　これらの図は、第１配線１１と第２配線２１との間に電圧を印加したときの強誘電体部３１におけるバリアハイトＢＨ（ｅＶ）を例示している。横軸は、Ｚ軸方向の位置ｐＺである。これらの図において、強誘電体部の分極方向が互いに異なる。
　強誘電体部３１において、バリアハイトＢＨの形状は、分極方向により変化する。強誘電体部３１と第１配線１１との界面、及び、強誘電体部３１と第２配線２１との界面におけるバリアハイトＢＨが変化する。この変化により、強誘電体部３１の電気抵抗が変化する。
　本実施形態において、複数の第１配線１１及び複数の第２配線２１には、ＴｉＮの他にＴａＮまたはＷＮを用いても良い。
　（第２の実施形態）　
　図１４（ａ）～図１４（ｄ）は、第２の実施形態に係る記憶装置を例示する模式的断面図である。　
　図１４（ａ）は、図１４（ｂ）のＢ１－Ｂ２線断面図である。図１４（ｂ）は、図１４（ａ）のＡ１－Ａ２線断面図である。図１４（ｃ）は、図１４（ｂ）のＢ３－Ｂ４線断面図である。図１４（ｄ）は、図１４（ａ）のＡ３－Ａ４線断面図である。
　本実施形態に係る記憶装置１２０は、第１層１０ｕ、第２層２０ｕ、及び、第３層３０ｕに加えて、第４層４０をさらに含む。それ以外は、記憶装置１１０と同様なので、説明を省略する。記憶装置１２０は、例えば、不揮発性記憶装置である。
　この例では、第４層４０は、第１層１０ｕと第３層３０ｕとの間に設けられる。既に説明したように、第１層１０ｕと第２層２０ｕとは、互いに入れ替えが可能である。従って、第４層４０は、第２層２０ｕと第３層３０ｕとの間に設けられても良い。
　第４層４０の厚さは、０．５ｎｍ以上２．０ｎｍ以下である。第４層４０には、酸化シリコンなどの絶縁体が用いられる。第４層４０の厚さが薄いので、トンネル絶縁膜として機能できる。
　本実施形態において、第４層４０（常誘電体層）には、例えば、シリコン酸化膜が用いられる。この他、シリコン窒化膜またはシリコン酸窒化膜を用いても良い。さらに、第４層４０には、Ｔａ、Ｔｉ、Ｌａ及びＡｌの元素群の少なくともいずれかを含む酸化物を用いても良い。上記の元素群の少なくともいずれかを含む窒化物を用いても良い。上記の元素群の少なくともいずれかを含む酸化窒化物を用いても良い。
　記憶装置１２０においても、隣接セル間の干渉が抑制できる。そして、ビットラインどうし、及び、ワードラインどうしのリークも抑制できる。これにより、高い動作安定性が得られる。そして、高い生産性が得られる。
　第４層４０を設けることで、以下に説明するように、整流特性が得られる。
　図１５（ａ）及び図１５（ｂ）は、記憶装置の特性を示すグラフ図である。　
　これらの図は、記憶装置１２０において、第１配線１１と第２配線２１との間に電圧を印加したときの強誘電体部３１におけるバリアハイトＢＨを例示している。これらの図において、強誘電体部の分極方向が互いに異なる。
　強誘電体部３１及び第４層４０におけるバリアハイトＢＨの形状は、分極方向により変化する。強誘電体部３１内におけるバリアハイトＧＨの傾斜方向は、分極方向により変化する。このため、強誘電体部３１及び第４層４０の積層体において、整流特性が生じる。
　図１６は、第２の実施形態に係る記憶装置の特性を例示するグラフ図である。　図１６は、記憶装置１２０の電気的特性の測定結果の例を示している。図１６の横軸は、記憶装置１２０の１つのセル（強誘電体部３１）に印加する電圧Ｖｃである。縦軸は、そのセルに流れる電流Ｉｃである。　
　図１６から分かるように、電圧Ｖｃが正のときに流れる電流Ｉｃは大きく、電圧Ｖｃが負のときに流れる電流Ｉｃは小さい。このように、第４層４０を設けることで、整流特性が得られる。例えば、クロスポイント型の記憶装置において複数の配線に生じる迷走電流（sneak current）を抑制できる。
　図１７（ａ）及び図１７（ｂ）は、第２の実施形態に係る記憶装置の製造方法を例示する模式的断面図である。　
　図１７（ａ）及び図１７（ｂ）は、それぞれ、図１４（ａ）及び図１４（ｂ）に例示した断面に対応する。
　第１の実施形態に関して説明したのと同様に、第１層１０ｕを形成する。本実施形態においては、第１層１０ｕの上に、第４層４０を形成する。そして、その上に、膜３０ｆを形成する。そして、第１の実施形態に関して説明したのと同様に、膜３０ｆの上に、第２層２０ｕを形成する。そして、この状態で、加熱処理を行い、膜３０ｆから、強誘電体部３１及び常誘電体部３２を形成する。
　この場合も、第１配線１１と第２配線２１との間の領域は、強誘電体部３１となり、それ以外の領域は、常誘電体部３２となる。第４層４０の厚さが十分に薄いため、第３層３０ｕにおいて、応力の違い（歪みの違い）を形成できる。
　この例では、第４層４０は、第１層１０ｕと第３層３０ｕとの間に設けられており、複数の第２配線２１のそれぞれは、強誘電体部３１と接する。すなわち、第１配線１１と第２配線２１の少なくとも一方が、強誘電体部３１と接する。これにより、強誘電体部３１において、形成される歪みを大きくでき、強誘電体部３１を安定して形成できる。
　（第３の実施形態）　
　本実施形態は、記憶装置の製造方法に係る。　
　図１８は、第３の実施形態に係る記憶装置の製造方法を例示するフローチャート図である。　
　まず、第１層１０ｕを形成する（ステップＳ１１０）。第１層１０ｕは、複数の第１配線１１と、第１絶縁部１２と、を含む。複数の第１配線１１は、第１方向Ｄ１に延在し、第１方向Ｄ１と交差する方向（第１交差方向）において互いに離間する。第１絶縁部１２は、複数の第１配線１１どうしの間に設けられる。
　第１層１０ｕの上に、膜３０ｆを形成する（ステップＳ１２０）。膜３０ｆは、例えば酸化ハフニウムを含む。
　膜３０ｆの上に、第２層２０ｕを形成する（ステップＳ１３０）。第２層２０ｕは、複数の第２配線２１と、第２絶縁部２２と、を含む。複数の第２配線２１は、第１方向Ｄ１と交差する第２方向Ｄ２に延在し、第２方向Ｄ２と交差する方向（第２交差方向）において互いに離間する。第２絶縁部２２は、複数の第２配線２１どうしの間に設けられる。
　第１層１０ｕ、膜３０ｆ及び第２層２０ｕを熱処理する（ステップＳ１４０）。これにより、膜３０ｆから、強誘電体部３１及び常誘電体部３２を形成する。強誘電体部３１は、複数の第１配線１１のそれぞれと、複数の第２配線２１のそれぞれとの間に設けられる。強誘電体部３１の抵抗は、変化可能である。常誘電体部３２は、第１絶縁部１２と複数の第２配線２１との間、第２絶縁部２２と複数の第１配線１１との間、第１絶縁部１２と第２絶縁部２２との間に設けられる。
　本実施形態によれば、記憶装置を高い生産性で製造できる。製造された記憶装置においては、隣接セル間の干渉が抑制できる。そして、ビットラインどうし、及び、ワードラインどうしのリークも抑制できる。これにより、高い動作安定性が得られる。
　本実施形態においても、複数の第１配線１１及び複数の第２配線２１には、例えば、ＴｉＮが用いられる。
　強誘電体部３１及び常誘電体部３２に用いられる材料（酸化ハフニウム）は、Ｓｉ、Ａｌ、Ｚｒ、Ｇｄ、Ｙ及びＳｒよりなる群から選択された少なくとも１つをさらに含んでも良い。例えば、強誘電体部３１は、斜方晶構造を有し、常誘電体部３２は、単斜晶構造を有する。
　本実施形態において、第１層１０ｕと膜３０ｆとの間に、常誘電体の第４層４０をさらに形成しても良い。この第４層４０の厚さは、０．５ｎｍ以上２．０ｎｍ以下である。一方、第１絶縁部１２の厚さは、１０ｎｍ以上である。このとき、例えば、複数の第２配線２１のそれぞれは、強誘電体部３１と接する。強誘電体部３１を安定して形成できる。
　本実施形態によれば、強誘電体薄膜を利用した２端子のＦＪＴ素子において、高い動作安定性が得られる。そして、高い生産性が得られる。ＦＪＴ素子を用いることで、低電流、低電圧駆動、高速スイッチングが可能である。
　実施形態によれば、動作安定性が高い記憶装置及びその製造方法が提供できる。
　なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
　以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、記憶装置に含まれる配線層、配線、絶縁部、中間層、強誘電体部、常誘電体部、基板、及び、層間絶縁膜などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
　また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
　その他、本発明の実施の形態として上述した記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
　その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　１０ｕ…第１層、　１１…第１配線、　１１ｆ…第１配線膜、　１２…第１絶縁部、　１２ｆ、１２ｇ…第１絶縁膜、　２０ｕ…第２層、　２１…第２配線、　２１ｆ…第２配線膜、　２２…第２絶縁部、　２２ｆ、２２ｇ…第２絶縁膜、　３０ｆ…膜、　３０ｕ…第３層、　３１…強誘電体部、　３２…常誘電体部、　４０…第４層、　５１…基板、　５２…層間絶縁膜、　１１０、１２０…記憶装置、　ＢＨ…バリアハイト、　Ｄ１、Ｄ２…第１、第２方向、　Ｉｃ…電流、　Ｖｃ…電圧、　ｐＺ…位置、　ｔ１～ｔ３…厚さ

Claims (20)

  1. 　　第１方向に延在し前記第１方向と交差する第１交差方向において互いに離間した複数の第１配線と、
    　　前記複数の第１配線どうしの間に設けられた第１絶縁部と、
    　を含む第１層と、
    　　前記第１方向と交差する第２方向に延在し前記第２方向と交差する第２交差方向において互いに離間した複数の第２配線と、
    　　前記複数の第２配線どうしの間に設けられた第２絶縁部と、
    　を含み、前記第１方向と前記第１交差方向とに対して交差する第３方向において前記第１層と離間した前記第２層と、
    　前記第１層と前記第２層との間に設けられた第３層と、
    　を備え、
    　前記第３層は、
    　　前記複数の第１配線と前記複数の第２配線との間に設けられ酸化ハフニウムを含む材料を含む強誘電体部と、
    　　前記第１絶縁部と前記複数の第２配線との間、前記第２絶縁部と前記複数の第１配線との間、及び、前記第１絶縁部と前記第２絶縁部との間に設けられ前記材料を含む常誘電体部と、
    　を含む記憶装置。
  2. 　前記複数の第１配線及び前記複数の第２配線は、ＴｉＮを含む請求項１記載の記憶装置。
  3. 　前記材料は、Ｓｉ、Ａｌ、Ｚｒ、Ｇｄ、Ｙ及びＳｒよりなる群から選択された少なくとも１つをさらに含む請求項１または２に記載の記憶装置。
  4. 　前記強誘電体部の結晶構造は、前記常誘電体部の結晶構造とは異なる請求項１～３のいずれか１つに記載の記憶装置。
  5. 　前記強誘電体部は、斜方晶構造を有する請求項１～４のいずれか１つに記載の記憶装置。
  6. 　前記常誘電体部は、単斜晶構造を有する請求項５記載の記憶装置。
  7. 　前記強誘電体部の誘電率は、前記常誘電体部の誘電率よりも高い請求項１～６のいずれか１つに記載の記憶装置。
  8. 　前記第１層と前記第３層との間に設けられ常誘電体の第４層をさらに備えた請求項１～７のいずれか１つに記載の記憶装置。
  9. 　前記第４層の厚さは、０．５ナノメートル以上２．０ナノメートル以下である請求項８記載の記憶装置。
  10. 　前記複数の第１配線は、前記強誘電体部と接し、
    　前記複数の第２配線は、前記強誘電体部と接している請求項１～７のいずれか１つに記載の記憶装置。
  11. 　前記複数の第１配線のそれぞれの厚さは、１０ナノメートル以上であり、
    　前記第１絶縁部の厚さは、１０ナノメートル以上である請求項１～１０のいずれか１つに記載の記憶装置。
  12. 　前記複数の第１配線のそれぞれの厚さは、５０ナノメートル以上５００ナノメートル以下であり、
    　前記第１絶縁部の厚さは、５０ナノメートル以上５００ナノメートル以下である請求項１～１０のいずれか１つに記載の記憶装置。
  13. 　前記第３層の厚さは、１ナノメートル以上５０ナノメートル以下である請求項１～１２のいずれか１つに記載の記憶装置。
  14. 　前記強誘電体部と、前記常誘電体部と、は、互いに接続されている請求項１～１３のいずれか１つに記載の記憶装置。
  15. 　前記第１絶縁部及び前記第２絶縁部は、酸化シリコンを含む請求項１～１４のいずれか１つに記載の記憶装置。
  16. 　第１方向に延在し前記第１方向と第１交差方向において互いに離間した複数の第１配線と、前記複数の第１配線どうしの間に設けられた第１絶縁部と、を含む第１層を形成し、
    　前記第１層の上に酸化ハフニウムを含む膜を形成し、
    　前記膜の上に、前記第１方向と交差する第２方向に延在し前記第２方向と交差する第２交差方向において互いに離間した複数の第２配線と、前記複数の第２配線どうしの間に設けられた第２絶縁部と、を含む前記第２層を形成し、
    　前記第１層、前記膜及び前記第２層を熱処理して、前記膜から、前記複数の第１配線と前記複数の第２配線との間に設けられた強誘電体部と、前記第１絶縁部と前記複数の第２配線との間、前記第２絶縁部と前記複数の第１配線との間、前記第１絶縁部と前記第２絶縁部との間に設けられた常誘電体部と、を形成する記憶装置の製造方法。
  17. 　前記複数の第１配線及び前記複数の第２配線は、ＴｉＮを含む請求項１６記載の記憶装置の製造方法。
  18. 　前記材料は、Ｓｉ、Ａｌ、Ｚｒ、Ｇｄ、Ｙ及びＳｒよりなる群から選択された少なくとも１つをさらに含む請求項１６または１７に記載の記憶装置の製造方法。
  19. 　前記強誘電体部は、斜方晶構造を有し、
    　前記常誘電体部は、単斜晶構造を有する請求項１６～１８のいずれか１つに記載の記憶装置の製造方法。
  20. 　前記第１層と前記膜との間に常誘電体の第４層をさらに形成し、
    　前記第４層の厚さは、０．５ナノメートル以上２．０ナノメートル以下である請求項１６～１９のいずれか１つに記載の記憶装置の製造方法。
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