JP2019161139A

JP2019161139A - 半導体装置及びその製造方法

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Publication number: JP2019161139A
Application number: JP2018048857A
Authority: JP
Inventors: 高橋　哲也; Tetsuya Takahashi; 哲也高橋
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2018-03-16
Filing date: 2018-03-16
Publication date: 2019-09-19

Abstract

【課題】導電層の間に配置された強誘電体膜のリーク電流が抑制された半導体装置及びその製造方法を提供する。【解決手段】第１導電層１１と、第２導電層１４と、第１導電層１１と第２導電層１４の間に配置された強誘電体膜１２と、第１導電層１１と第２導電層１４との間で強誘電体膜１２と積層して配置されたアモルファス膜１３とを備える。【選択図】図１

Description

本実施形態は、強誘電体膜を有する半導体装置及びその製造方法に関する。

強誘電体膜を導電層で挟んだ構成のキャパシタ（以下において、「強誘電体キャパシタ」という。）がディスプレイデバイスの画素や不揮発性メモリのメモリセルなどに使用されている。強誘電体キャパシタに使用される強誘電体膜には、残留分極が大きく、抗電界が小さいヒステリシスを有する材料が用いられる。例えば、強誘電体キャパシタに酸化ハフニウム（ＨｆＯ₂）膜を用いた強誘電体不揮発メモリ（ＦｅＲＡＭ）が使用されている（特許文献１参照。）。

国際公開第２０１５／００２２０６号

しかしながら、強誘電体膜を用いた強誘電体キャパシタには、強誘電体の結晶の粒界を電流が流れることにより、リーク電流が発生するという問題があった。上記問題点に鑑み、本実施形態は、導電層の間に配置された強誘電体膜のリーク電流が抑制された半導体装置及びその製造方法を提供する。

本実施形態の一態様によれば、第１導電層と、第２導電層と、第１導電層と第２導電層の間に配置された強誘電体膜と、第１導電層と第２導電層との間で強誘電体膜と積層して配置されたアモルファス膜とを備える半導体装置が提供される。

本実施形態の他の態様によれば、第１導電層の上面に強誘電体膜とアモルファス膜を積層した積層体を形成する工程と、積層体の上面に第２導電層を形成する工程とを含む半導体装置の製造方法が提供される。

本実施形態によれば、導電層の間に配置された強誘電体膜のリーク電流が抑制された半導体装置及びその製造方法を提供できる。

実施形態に係る半導体装置の構成を示す模式的な断面図である。比較例の半導体装置の構成を示す模式的な断面図である。実施形態に係る半導体装置を用いたメモリセルの構成を示す模式的な断面図である。図３に示したメモリセルを使用したメモリ装置の構成例を示す模式図である。実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１）。実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その２）。メモリセルの構成を示す模式的な断面図である。メモリセルの他の構成を示す模式的な断面図である。その他の実施形態に係る半導体装置の構成を示す模式的な断面図である。

次に、図面を参照して実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の形状、構造、配置などを下記のものに特定するものでない。この実施形態は、特許請求の範囲において、種々の変更を加えることができる。

実施形態に係る半導体装置は、図１に示すように、第１導電層１１と、第２導電層１４と、第１導電層１１と第２導電層１４の間に配置された強誘電体膜１２と、第１導電層１１と第２導電層１４との間で強誘電体膜１２と積層して配置されたアモルファス膜１３とを備える。図１に示した半導体装置は、強誘電体膜１２を有する強誘電体キャパシタである。

図１に示した実施形態では、第１導電層１１の上面に接して強誘電体膜１２が配置されている。そして、強誘電体膜１２の上面にアモルファス膜１３が積層され、アモルファス膜１３の上面に第２導電層１４が配置されている。

強誘電体膜１２には、強誘電体膜１２に強誘電性を発現させる元素（以下において「発現元素」という。）を含む酸化ハフニウム膜などが好適に使用される。酸化ハフニウム膜に含有させる発現元素は、例えば、シリコン（Ｓｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、Ｌａ系（ランタノイド）、ゲルマニウム（Ｇｅ）、ガリウム（Ｇａ）などである。以下、これらの元素をまとめて「元素グループＡ」という。ＲｅＲＡＭなどに使用するために十分な強誘電性を持たせるために、強誘電体膜１２における発現元素の含有率は１原子％〜５原子％程度である。

また、酸化ハフニウム膜の強誘電体膜１２に強誘電性を発現させるために、強誘電体膜１２に接触する導電層が窒化チタン（ＴｉＮ）膜又は窒化タンタル（ＴａＮ）膜であることが好ましい。つまり、図１に示した半導体装置では、第１導電層１１にＴｉＮ膜かＴａＮ膜を使用する。これは、ＴｉＮ膜若しくはＴａＮ膜と接触させて酸化ハフニウム膜を形成し、加熱工程を経て結晶化させることによって、強誘電体キャパシタの電圧容量特性にヒステリシスが生じるためである。

アモルファス膜１３には、元素グループＡに含まれる元素のうち少なくとも１種の元素を含む酸化ハフニウム膜を使用してもよい。更に、強誘電体膜１２に含まれる発現元素とアモルファス膜１３に含まれる元素を同一種類にしてもよい。強誘電体膜１２とアモルファス膜１３に同一の原料を使用することにより、強誘電体膜１２とアモルファス膜１３を連続的に形成することが容易である。

図１に示した半導体装置によれば、アモルファス膜１３によって第１導電層１１と第２導電層１４との間で電流が遮断される。したがって、強誘電体膜１２の粒界を流れるリーク電流を抑制することができる。

アモルファス膜１３を非晶質にするために、アモルファス膜１３に含まれる上記の元素の含有率は１０原子％以上、例えば１０原子％〜５０原子％とする。或いは、非晶質の酸化シリコン膜などをアモルファス膜１３に使用してもよい。また、上記のアモルファス膜１３に窒素を更に添加してもよい。アモルファス膜１３を酸窒化膜とすることにより、半導体装置のリーク電流をより抑制することができる。

例えば、２５原子％でＡｌを含み、且つ窒素が添加された酸化ハフニウム膜をアモルファス膜１３に使用し、このアモルファス膜１３と強誘電体膜１２の積層体を第１導電層１１と第２導電層１４の間に配置する。これにより、半導体装置にリーク電流の経路が形成されることを抑制できる。

これに対し、図２に示した比較例の半導体装置のように、第１導電層１１と第２導電層１４の間に強誘電体膜１２のみを配置した構成の半導体装置では、強誘電体膜１２の粒界を電流が流れて、第１導電層１１と第２導電層１４の間にリーク電流が発生する。しかし、図１に示した実施形態に係る半導体装置では、第１導電層１１と第２導電層１４の間に電圧を印加したときに生じる電界の方向に沿って、強誘電体膜１２にアモルファス膜１３が積層されている。電流経路の形成されないアモルファス膜１３を強誘電体膜１２と積層することにより、半導体装置でのリーク電流の発生を抑制できる。

強誘電体膜１２の膜厚は、加工精度に依存するが、均一な膜を形成するために例えば１ｎｍ以上である。一方、強誘電体膜１２の膜厚が厚いほど、強誘電体膜１２に強誘電性を発現させるための加熱工程（以下において「発現加熱工程」という。）によって強誘電体膜１２に強誘電性を発現させることが難しくなる。このため、酸化ハフニウム膜を使用する場合、強誘電体膜１２の膜厚は５０ｎｍ以下であることが好ましい。

アモルファス膜１３には、均一な膜を形成するために一定の厚みが必要である。一方、アモルファス膜１３の膜厚が厚すぎると使用電圧を高くする必要があるため、リーク電流を抑制できる範囲でアモルファス膜１３は薄いほど好ましい。このため、アモルファス膜１３の膜厚は、例えば１ｎｍ〜１０ｎｍにする。

ＦｅＲＡＭを構成するメモリセルに図１に示す半導体装置を強誘電体キャパシタとして適用した例を、図３に示す。図３に示したメモリセル１００は、電界効果トランジスタ（ＦＥＴ）がメモリセルトランジスタ２０として半導体基板３０に形成されている。

メモリセルトランジスタ２０は、同一の半導体基板３０に形成された他のトランジスタ（図示せず）とは素子分離領域４０によって分離されている。素子分離領域４０によって囲まれた活性領域に、メモリセルトランジスタ２０の第１のＳ／Ｄ領域２１１と第２のＳ／Ｄ領域２１２が互いに離間して形成されている。なお、第１のＳ／Ｄ領域２１１と第２のＳ／Ｄ領域２１２はソース領域又はドレイン領域であり、例えば第１のＳ／Ｄ領域２１１がソース領域であれば、第２のＳ／Ｄ領域２１２はドレイン領域である。

例えばｐ型の半導体基板３０の活性領域に、ｎ⁺拡散領域の第１のＳ／Ｄ領域２１１と第２のＳ／Ｄ領域２１２が形成される。なお、第１のＳ／Ｄ領域２１１と第２のＳ／Ｄ領域２１２のそれぞれの端部には、リーク電流の抑制と耐圧の確保のために、ｎ^-高抵抗領域２２が形成されている。

第１のＳ／Ｄ領域２１１と第２のＳ／Ｄ領域２１２の間で半導体基板３０の主面にゲート絶縁膜２３が配置され、ゲート絶縁膜２３の上面にゲート電極２４が配置されている。ゲート電極２４の上面に、キャップ絶縁膜２５が配置されている。更に、ゲート絶縁膜２３、ゲート電極２４及びキャップ絶縁膜２５の側面に側面絶縁膜２６が配置されている。

半導体基板３０の上面には、メモリセルトランジスタ２０を覆って第１の層間絶縁膜４１が形成され、第１の層間絶縁膜４１の上面に図１に示した構成の強誘電体キャパシタ１０が配置されている。第１の層間絶縁膜４１を貫通するビアホールに埋め込まれた第１プラグ５１の下端が第１のＳ／Ｄ領域２１１に接続し、上端が強誘電体キャパシタ１０の第１導電層１１に接続する。即ち、第１プラグ５１を介して、強誘電体キャパシタ１０がメモリセルトランジスタ２０の第１のＳ／Ｄ領域２１１と電気的に接続されている。

図３に示すように、強誘電体キャパシタ１０を覆って第２の層間絶縁膜４２が配置され、第２の層間絶縁膜４２を貫通するビアホールに埋め込まれた第２プラグ５２の下端が強誘電体キャパシタ１０の第２導電層１４と電気的に接続する。第２プラグ５２の上端は、多層配線構造の配線層Ｍ１に配置されたＭ１配線６１と電気的に接続する。

図３には、配線層Ｍ１の上面に配置された第３の層間絶縁膜４３までを記載しているが、メモリセル１００に必要な層数の配線層及び層間絶縁膜が積層された多層配線構造が使用される。図示を省略するが、メモリセルトランジスタ２０の第２のＳ／Ｄ領域２１２やゲート電極２４は、層間絶縁膜を貫通するプラグを介して、多層配線構造を構成する所定の配線と電気的に接続される。

図４に、図３に示したメモリセルトランジスタ２０と強誘電体キャパシタ１０により構成されたメモリセル１００を使用したＦｅＲＡＭの構成例を示す。メモリセル１００は、１つのメモリセルトランジスタ２０と１つの強誘電体キャパシタ１０により構成される１Ｔ−１Ｃ方式である。図４に示したＦｅＲＡＭは、マトリクス状に配置された複数のメモリセル１００と、行方向に配列された複数のビット線ＢＬ１、ＢＬ２、・・・、列方向に配置された複数のワード線ＷＬ１、ＷＬ２、・・・、及び複数のプレート線ＰＬ１、ＰＬ２、・・・を有する。メモリセルトランジスタ２０のゲート電極２４がワード線に接続され、第２のＳ／Ｄ領域２１２がビット線に接続される。

メモリセル１００でのデータの書き込みや読み出しは、メモリセルトランジスタ２０によって制御される。メモリセルトランジスタ２０の動作は、ビット線とワード線に印加される電圧によって制御される。

第１導電層１１がメモリセルトランジスタ２０の第１のＳ／Ｄ領域２１１に接続された強誘電体キャパシタ１０の第２導電層１４は、プレート線に接続される。ワード線を選択状態にしてビット線とプレート線の間に電圧を印加すると、強誘電体キャパシタ１０に電圧が印加され、分極方向に応じて所定のデータが書き込まれる。データの読み出しは、強誘電体膜１２の分極状態を検出して行う。

メモリセル１００では、強誘電体膜１２の分極現象を利用して、データが保持される。外部電界を取り去っても強誘電体膜１２の分極状態は保持されるため、例えば電源の供給が停止してもメモリセル１００に記録されたデータが消失することはない。このように、図４に示したメモリ装置は、不揮発性メモリとして動作する。更に、図１に示した強誘電体膜１２とアモルファス膜１３を積層した構成を有する強誘電体キャパシタ１０を使用することにより、強誘電体キャパシタ１０でのリーク電流が抑制され、メモリセル１００の信頼性を向上させることができる。

以下に、図面を参照して図１に示した半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。

先ず、図５に示すように、第１導電層１１の上面に誘電体膜１２０を形成する。例えば、膜厚が１ｎｍ〜１００ｎｍ程度のＴｉＮ膜又はＴａＮ膜の第１導電層１１を形成する。そして、第１導電層１１の上面に、元素グループＡに含まれる元素のうち少なくとも１種の元素を発現元素として含む酸化ハフニウム膜を誘電体膜１２０として形成する。

次いで、図６に示すように、誘電体膜１２０の上面にアモルファス膜１３を形成する。例えば、元素グループＡに含まれる元素のうち少なくとも１種の元素を含む酸化ハフニウム膜を、アモルファス膜１３として形成する。

誘電体膜１２０及びアモルファス膜１３の形成には、原子堆積法（ＡＬＤ法）などを使用できる。例えば、ＡＬＤ法によって酸化ハフニウム膜を形成する際に、元素グループＡに含まれる元素のうち少なくとも１種の元素を酸化ハフニウム膜に添加する。

発現元素の含有率が１原子％〜５原子％であるように、誘電体膜１２０を形成する。また、添加する元素の含有率が１０原子％以上であるようにアモルファス膜を形成する。

このとき、誘電体膜１２０及びアモルファス膜１３に同一種類の元素を添加する場合には、添加する元素の含有率を調整することにより、誘電体膜１２０とアモルファス膜１３を連続的に形成することができる。これにより、製造時間を削減できる。例えば、誘電体膜１２０としてＡｌの含有率が４．５原子％程度の酸化ハフニウム膜を形成し、アモルファス膜１３としてＡｌの含有率が２５原子％程度の酸化ハフニウム膜を形成する。或いは、誘電体膜１２０としてＹの含有率が３．８原子％程度の酸化ハフニウム膜を形成し、アモルファス膜１３としてＹの含有率が１１原子％程度の酸化ハフニウム膜を形成する。

ＡＬＤ法で誘電体膜１２０やアモルファス膜１３を形成する場合には、ハフニウム（Ｈｆ）前駆体ガスの一部を、添加する元素の前駆体ガス（以下において「添加元素前駆体ガス」という。）にする。このとき、Ｈｆ前駆体ガスと添加元素前駆体ガスの比率を調整することにより、形成された膜の組成が調整される。したがって、添加元素前駆体ガスのＨｆ前駆体ガスに対する比率を、誘電体膜１２０を形成する場合よりも、アモルファス膜１３を形成する場合に増加させる。例えば、添加元素前駆体ガスの比率を所定の値に設定して、誘電体膜が形成される成膜条件で誘電体膜１２０を形成する。その後、添加元素前駆体ガスの比率を増加させ、アモルファス膜が形成される成膜条件でアモルファス膜１３を形成する。

また、アモルファス膜１３を形成する際に酸化ハフニウム膜に窒素も添加してもよい。これにより、リーク電流を更に抑制することができる。窒素は、アモルファス膜１３の成膜工程の最初から添加してもよいし、成膜工程の終盤だけ添加してもよい。或いは、強誘電体膜１２を形成する最後の段階で窒素のみを添加してもよい。

誘電体膜１２０とアモルファス膜１３を積層した積層体を第１導電層１１の上面に形成した後、誘電体膜１２０に強誘電性を発現させる発現温度で誘電体膜１２０を加熱する発現加熱工程を行う。誘電体膜１２０が発現元素を含む酸化ハフニウム膜の場合、発現温度は５００℃以上である。この発現加熱工程により、強誘電体膜１２が形成される。

その後、アモルファス膜１３の上面に第２導電層１４を形成する。第２導電層１４には、例えば膜厚が１ｎｍ〜１００ｎｍ程度のＴｉＮ膜やＴａＮ膜などが使用される。或いは、タングステン（Ｗ）膜やＡｌ膜、銅（Ｃｕ）膜などを第２導電層１４に使用してもよい。これにより、図１に示す半導体装置が形成される。

上記の製造方法では、発現加熱工程の後に第２導電層１４を形成する。このため、発現温度の５００℃よりも耐熱温度が低い導電材料を第２導電層１４に使用してもよい。

例えば、第２導電層１４にＡｌ膜やＣｕ膜を使用できる。Ａｌ膜やＣｕ膜は加工しやすいが、上記の発現温度に加熱されると形状や物性が損なわれるなど、耐熱性が低い。例えば、Ａｌ膜を上記の発現温度まで加熱すると溶けてしまう。また、絶縁膜に形成したビアホールを埋め込むプラグとしてＣｕ膜をメッキ法などにより形成した場合、上記の発現温度までＣｕ膜を加熱すると、ビアホールの内部に空洞が形成されてしまい、プラグの導電性が劣化する。このため、発現加熱工程の前に形成される金属膜には、Ａｌ膜やＣｕ膜などの相対的に耐熱性の低い材料が使用できない。しかし、発現加熱工程の後であれば、Ａｌ膜やＣｕ膜などの耐熱性の低い材料を金属膜に使用できる。

一方、ＴｉＮ膜やＴａＮ膜は、上記の発現温度に加熱されても形状不良や導通不良などの問題が生じない相対的に耐熱性が高い材料である。このため、ＴｉＮ膜やＴａＮ膜を第１導電層１１として発現加熱工程の前に形成しても問題ない。

上記では、誘電体膜１２０とアモルファス膜１３の積層体を形成した後に発現加熱工程を行う例を説明したが、誘電体膜１２０を形成した後、アモルファス膜１３を形成する前に発現加熱工程を行ってもよい。或いは、第２導電層１４を形成した後に発現加熱工程を行ってもよい。その場合には、第２導電層１４に、発現温度に対して耐熱性を有する材料、例えばＴｉＮ膜、ＴａＮ膜、Ｗ膜などを使用する。

上記のように、発現加熱工程による強誘電体膜１２の形成よりも後では、発現温度に加熱されると形状や物性が損なわれる材料を用いた成膜を行うことができる。このため、例えば図３に示した半導体装置の第２プラグ５２やＭ１配線６１にＡｌ膜やＣｕ膜を使用することができる。なお、発現加熱工程の前に形成される第１プラグ５１には、相対的に耐熱性の高いＷ膜などが好適に使用される。

以上に説明したように、実施形態に係る半導体装置の製造方法によれば、発現加熱工程の後に、加工がしやすいが相対的に耐熱性の低い材料を用いて半導体装置を製造することができる。

ところで、図３に示したメモリセル１００を、図７に示すように、第１プラグ５１と強誘電体キャパシタ１０の第１導電層１１との間に接続配線６０を配置した構成にしてもよい。そして、第２のＳ／Ｄ領域２１２及びゲート電極２４にそれぞれ接続する第１プラグ５１の上端に接する配線構造を、接続配線６０と第１導電層１１とを積層した構成と同様にしてもよい。これにより、それぞれの領域での配線構造を同一の設計ルールで同時に形成できる。このため、半導体装置の製造がしやすい。

図７に示すように、第２のＳ／Ｄ領域２１２及びゲート電極２４にそれぞれ電気的に接続する接続配線６０と第１導電層１１の積層体は、第２の層間絶縁膜４２を貫通する第２プラグ５２を介して配線層Ｍ１（図示せず）の配線に接続する。接続配線６０やそれぞれのプラグには、Ｗ膜などが使用される。

或いは、図７に示す接続配線６０を形成せずに、図８に示すように、第２のＳ／Ｄ領域２１２及びゲート電極２４に接続する第１プラグ５１の上端に第２プラグ５２の下端を接続させてもよい。これにより、設計ルールが上層よりも厳しい下層での配線の形成を少なくできる。例えば、それぞれのプラグをＷ膜、配線層Ｍ１の配線をＡｌ膜で形成する場合に、第２のＳ／Ｄ領域２１２やゲート電極２４に接続する配線を、加工が容易なＡｌ膜で形成することができる。

なお、図３に示した強誘電体キャパシタ１０のサイズは、所望の容量値に応じて、設計ルールなどに従って設定される。例えば、平面視で一辺の長さが０．０９μｍ〜０．１８μｍ程度の矩形状の強誘電体キャパシタ１０を形成する。

（その他の実施形態）
上記のように、本実施形態によって記載したが、この開示の一部をなす論述及び図面は本実施形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

例えば、既に述べた実施形態の説明においては、第１導電層１１の上面に強誘電体膜１２とアモルファス膜１３をこの順に積層した構成を示したが、強誘電体膜１２とアモルファス膜１３を積層する順を逆にしてもよい。即ち、図９に示すように、第１導電層１１の上面にアモルファス膜１３を配置し、アモルファス膜１３の上面に強誘電体膜１２を配置してもよい。

なお、強誘電体膜１２に酸化ハフニウム膜を使用する場合は、強誘電体膜１２に強誘電性を発現させるために、強誘電体膜１２の上面に配置される第２導電層１４にＴｉＮ膜やＴａＮ膜を使用する。

図９に示した半導体装置においても、強誘電体膜１２にアモルファス膜１３が積層されている。このため、リーク電流の発生を抑制することができる。

ところで、図９に示した半導体装置では、強誘電体膜１２が破損しないように第２導電層１４を形成することが好ましい。このため、例えばスパッタ法によって第２導電層１４を形成する場合には、スパッタ電力を低くするなどして、強誘電体膜１２が破損しないよう注意する。或いは蒸着法によって第２導電層１４を形成してもよい。

また、上記の実施形態ではメモリセル１００が１つのメモリセルトランジスタと１つの強誘電体キャパシタにより構成される１Ｔ−１Ｃ方式である例を示したが、他の方式のメモリセルにも図１に示した半導体装置は適用可能である。例えば、２つのメモリセルトランジスタと２つの強誘電体キャパシタにより構成される２Ｔ−２Ｃ方式のメモリセルの強誘電体キャパシタに、図１に示す半導体装置を使用してもよい。また、メモリセルトランジスタのゲートキャパシタとして強誘電体キャパシタを有する１Ｔ方式の強誘電体キャパシタに図１に示す半導体装置を使用してもよい。

このように、本実施形態はここでは記載していない様々な実施形態などを含む。

１０…強誘電体キャパシタ
１１…第１導電層
１２…強誘電体膜
１３…アモルファス膜
１４…第２導電層
２０…メモリセルトランジスタ
１００…メモリセル
１２０…誘電体膜

Claims

第１導電層と、
第２導電層と、
前記第１導電層と前記第２導電層の間に配置された強誘電体膜と、
前記第１導電層と前記第２導電層との間で前記強誘電体膜と積層して配置されたアモルファス膜と
を備えることを特徴とする半導体装置。
前記強誘電体膜が、Ｓｉ、Ｔｉ、Ｚｒ、Ａｌ、Ｙ、Ｌａ系、Ｇｅ、Ｇａのうち少なくとも１種の元素を前記強誘電体膜に強誘電性を発現させる発現元素として含む酸化ハフニウム膜であることを特徴とする請求項１に記載の半導体装置。
前記強誘電体膜における前記発現元素の含有率が１原子％〜５原子％であることを特徴とする請求項２に記載の半導体装置。
前記第１導電層と前記第２導電層のいずれかが前記強誘電体膜に接触する導電層であり、該導電層がＴｉＮ膜又はＴａＮ膜のいずれかであることを特徴とする請求項２又は３に記載の半導体装置。
前記アモルファス膜が、Ｓｉ、Ｔｉ、Ｚｒ、Ａｌ、Ｙ、Ｌａ系、Ｇｅ、Ｇａのうち少なくとも１種の元素を含む酸化ハフニウム膜であることを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置。
前記アモルファス膜に含まれる前記元素の含有率が１０原子％以上であることを特徴とする請求項５に記載の半導体装置。
前記アモルファス膜に窒素が添加されていることを特徴とする請求項５又は６に記載の半導体装置。
前記強誘電体膜に含まれる前記発現元素と前記アモルファス膜に含まれる前記元素が同一種類であることを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置。
第１導電層の上面に、強誘電体膜とアモルファス膜を積層した積層体を形成する工程と、
前記積層体の上面に第２導電層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
誘電体膜に強誘電性を発現させる発現温度で該誘電体膜を加熱して前記強誘電体膜を形成し、
前記強誘電体膜の形成よりも後に、前記発現温度に加熱されると形状や物性が損なわれる材料を用いた成膜を行うことを特徴とする請求項９に記載の半導体装置の製造方法。
前記発現温度が５００℃以上であることを特徴とする請求項１０に記載の半導体装置の製造方法。
強誘電性を発現させる発現元素としてＳｉ、Ｔｉ、Ｚｒ、Ａｌ、Ｙ、Ｌａ系、Ｇｅ、Ｇａのうち少なくとも１種の元素を含む酸化ハフニウム膜を、前記強誘電体膜として形成することを特徴とする請求項９乃至１１のいずれか１項に記載の半導体装置の製造方法。
前記発現元素の含有率が１原子％〜５原子％であるように前記強誘電体膜を形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
前記第１導電層と前記第２導電層のいずれかを前記強誘電体膜に接触する導電層として形成し、該導電層がＴｉＮ膜又はＴａＮ膜のいずれかであることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
Ｓｉ、Ｔｉ、Ｚｒ、Ａｌ、Ｙ、Ｌａ系、Ｇｅ、Ｇａのうち少なくとも１種の元素を含む酸化ハフニウム膜を、前記アモルファス膜として形成することを特徴とする請求項１２乃至１４のいずれか１項に記載の半導体装置の製造方法。
前記元素の含有率が１０原子％以上であるように前記アモルファス膜を形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
前記アモルファス膜に窒素を添加することを特徴とする請求項１５又は１６に記載の半導体装置の製造方法。
前記強誘電体膜に含まれる前記発現元素と前記アモルファス膜に含まれる前記元素が同一種類であることを特徴とする請求項１５乃至１７のいずれか１項に記載の半導体装置の製造方法。