CN115346991A - 半导体结构及其制备方法、三维存储器 - Google Patents

半导体结构及其制备方法、三维存储器 Download PDF

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CN115346991A CN202211007856.2A CN202211007856A CN115346991A CN 115346991 A CN115346991 A CN 115346991A CN 202211007856 A CN202211007856 A CN 202211007856A CN 115346991 A CN115346991 A CN 115346991A
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范冬宇
李文琦
杨远程
周文犀
夏志良
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Abstract

本公开提供了一种半导体结构及其制备方法、三维存储器，涉及半导体芯片技术领域，旨在解决第一半导体层容易受热变形的问题。半导体结构包括第一半导体层、隔温层、堆叠结构和沟道结构。隔温层位于第一半导体层的第一表面。堆叠结构位于隔温层的第二表面，第二表面远离第一半导体层的第一表面。堆叠结构包括交替叠置的电介质层和第一电极层。沟道结构贯穿堆叠结构。沟道结构包括铁电薄膜层、第二电极层和沟道层。铁电薄膜层和第二电极层位于堆叠结构与沟道层之间，铁电薄膜层相对于第二电极层更靠近堆叠结构。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。

Description

半导体结构及其制备方法、三维存储器
技术领域
本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器、存储系统、电子设备。
背景技术
铁电存储器(ferroelectric random access memory，FeRAM)作为一种新型存储器，较传统的动态随机存取存储器(dynamic random access memory，DRAM)，因同时具有非易失性、高速率，低功耗等优势，越来越广泛的被利用。
发明内容
本公开的实施例提供一种半导体结构及其制备方法、三维存储器，旨在解决第一半导体层容易受热变形的问题。
为达到上述目的，本公开的实施例采用如下技术方案：
一方面，提供一种半导体结构。所述半导体结构包括第一半导体层、隔温层、堆叠结构和沟道结构。所述隔温层位于所述第一半导体层的第一表面。所述堆叠结构位于所述隔温层的第二表面，所述第二表面远离所述第一半导体层的第一表面。所述堆叠结构包括交替叠置的电介质层和第一电极层。沟道结构贯穿所述堆叠结构。所述沟道结构包括铁电薄膜层、第二电极层和沟道层。所述铁电薄膜层和所述第二电极层位于所述堆叠结构与所述沟道层之间。
本公开的上述实施例提供的半导体结构，通过在第一半导体层上方设有隔温层。然后，在隔温层上形成堆叠结构和沟道结构。也即在第一半导体层和沟道结构之间设有隔温层。在后续对铁电薄膜层进行退火处理时，隔温层可以将其退火处理时形成的热量集中在隔温层远离第一半导体层的一侧，防止该热量导热至第一半导体层。一方面，隔温层将热量集中在隔温层远离第一半导体层的一侧，也即将热量集中在铁电薄膜层。可以较快的达到铁电薄膜层在退火处理时所需的温度，提高退火处理的效率。另一方面，隔温层可以防止热量传导热至第一半导体层。可以防止因第一半导体层受热膨胀发生形变，导致影响位于第一半导体层上方膜层的稳定性的问题。从而有利于提高半导体结构的性能。
在一些实施例中，所述第二电极层位于所述铁电薄膜层和所述沟道层之间。
在一些实施例中，所述隔温层的材料包括二氧化硅、聚酰亚胺或硼硅酸盐中至少一种。
在一些实施例中，所述隔温层的厚度范围为100nm～200nm。
在一些实施例中，所述铁电薄膜层的材料包括铪基铁电材料。
在一些实施例中，所述半导体结构还包括电路层。所述电路层位于所述第一半导体层内。所述第二电极层通过所述铁电薄膜层的过孔和所述隔温层的过孔，与所述电路层耦合。
另一方面，提供一种半导体结构的制备方法，包括：
在所述第一半导体层的第一表面形成隔温层；
在所述隔温层的第二表面形成堆叠结构，所述第二表面远离所述第一半导体层的第一表面；所述堆叠结构包括交替叠置的电介质层和第一电极层；
形成贯穿所述堆叠结构的沟道结构，所述沟道结构包括铁电薄膜层、第二电极层和沟道层；所述铁电薄膜层和所述第二电极层位于所述堆叠结构与所述沟道层之间；所述铁电薄膜层相对于所述第二电极层更靠近所述堆叠结构；
形成覆盖所述沟道结构和所述堆叠结构的保护层，
在所述保护层远离所述铁电薄膜层的一侧，对所述铁电薄膜层进行退火处理。
在一些实施例中，所述退火处理为激光退火处理。
在一些实施例中，所述激光退火处理包括20～50次激光照射，每次激光照射的时长为100ns～250ns。
在一些实施例中，所述激光退火处理的能量范围为0.3J/cm2～2J/cm2。
在一些实施例中，所述激光退火的温度范围为800℃～1400℃。
在一些实施例中，所述保护层的厚度的范围为60nm～150nm。
在一些实施例中，所述保护层的材料包括多晶硅或非晶硅。
又一方面，提供一种三维存储器。所述三维存储器包括如上的一些实施例所述的半导体结构。
又一方面，提供一种存储系统，包括：如上所述的三维存储器，以及控制器，该控制器耦合至所述三维存储器，以控制所述三维存储器存储数据。
又一方面，提供一种电子设备，包括如上所述的存储系统。
可以理解地，本公开的上述实施例提供的半导体结构的制备方法、三维存储器、存储系统及电子设备，其所能达到的有益效果可参考上文中半导体结构的有益效果，此处不再赘述。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的三维存储器的立体结构示意图；
图2为图1所示的三维存储器中一个存储单元串沿剖面线AA’的剖面图；
图3A为根据一些实施例提供的半导体结构的示意图；
图3B为根据另一些实施例提供的半导体结构的示意图；
图4A为根据又一些实施例提供的半导体结构的示意图；
图4B为根据又一些实施例提供的半导体结构的示意图；
图5A为根据一些实施例提供的半导体结构的制备方法的流程图；
图5B～图5G为图5A中一些步骤对应的结构图；
图6A为根据一些实施例提供的半导体结构的温度变化的仿真图；
图6B为根据另一些实施例提供的半导体结构的温度变化的仿真图；
图6C为根据又一些实施例提供的半导体结构的温度变化的仿真图；
图6D为根据又一些实施例提供的半导体结构的能量密度变化的仿真图；
图7为根据一些实施例的存储系统的框图；
图8为根据另一些实施例的存储系统的框图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例的”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
如本文所使用的那样，“约”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
在本公开的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
术语“三维存储器”是指，在衬底或源极层的主表面上阵列布置，且沿垂直于衬底或源极层的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如，铁电存储单元串FeRAM)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底或源极层的主表面(即横向表面)。
图1为本公开一些实施例提供的三维存储器的立体结构示意图，图2为图1中三维存储器的一个存储单元串沿剖面线AA’的截面图。
需要说明的是，在图1中，三维存储器200在X-Y平面中延伸，第一方向X和第二方向Y例如是半导体结构100所在平面(例如源极层SL所在平面)中的两个正交方向：第一方向X例如为字线WL的延伸方向，第二方向Y例如为位线BL的延伸方向。第三方向Z垂直于半导体结构100所在平面，即垂直于X-Y平面。
如本公开所使用的，一个部件(例如层、结构或器件)是在半导体器件(例如三维存储器)的另一部件(例如层、结构或器件)“上”、“上方”还是“下方”，是当衬底或源极层在第三方向Z上位于半导体器件的最低平面中时，在第三方向Z上相对于半导体器件的衬底或源极层确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。
参见图1，本公开的一些实施例提供了一种三维存储器200。三维存储器200可以包括半导体结构100。三维存储器200还可以包括与半导体结构100耦接的源极层SL。
源极层SL可以包括半导体材料，半导体材料例如为单晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料。源极层SL可以部分或全部被掺杂。示例的，源极层SL可以包括掺杂区，掺杂区由p型掺杂剂掺杂。源极层SL还可以包括非掺杂区。
半导体结构100可以包括阵列设置的存储单元晶体管串(在本文中被称为“铁电存储单元串”，例如铁电存储单元串FeRAM)300。源极层SL可以与多个铁电存储单元串300的源端耦接。
具体地，参见图2，铁电存储单元串300可以包括多个铁电存储单元T。这些铁电存储单元T连接在一起，形成了铁电存储单元串。
需要说明的是，图1和图2中铁电存储单元的数目仅是示意性的，本公开实施例提供的三维存储器的铁电存储单元串还可以包括其他数量的铁电存储单元，例如4、16、32、64。
进一步地，铁电存储单元串300还可以包括第一电极层G(栅电极)、源端选择栅和漏端选择栅。多个第一电极G层(栅电极)也可以被构造为多条字线WL。通过在字线WL上写入不同的电压，可以完成铁电存储单元串300中各个铁电存储单元的数据写入、读取、和擦除。沿第三方向Z，源端选择栅可以位于多个第一电极G中位于最下方的第一电极G靠近源极层SL的栅线的一侧，源端选择栅被配置为控制第一选择晶体管的导通状态，进而控制铁电存储单元串300中源端通道的导通状态。沿第三方向Z，漏端选择栅可以位于多个第一电极G中位于最上方的第一电极G远离源极层SL的一侧。漏端选择栅被配置为控制第二选择晶体管的导通状态，进而控制存储单元串中漏端通道的导通状态。
继续参见图1和图2，在一些实施例中，半导体结构100还可以包括阵列互联层290。阵列互联层290可以与铁电存储单元串300耦接。阵列互联层290可以包括铁电存储单元串300的漏端(即位线BL)，漏端可以与至少一个铁电存储单元串300中各个铁电存储单元T的半导体沟道耦接。
阵列互联层290可以包括一个或多个第一层间绝缘层，还可以包括通过这些第一层间绝缘层相互绝缘的多个触点，触点例如包括位线触点BL-CNT，与位线BL耦接；漏端选择栅触点SGD-CNT，与漏端选择栅耦接。阵列互联层290还可以包括一个或多个第一互联导体层。第一互联导体层可以包括多条连接线，例如位线BL，以及与字线WL耦接的字线连接线WL-CL。第一互联导体层和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第一层间绝缘层的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。
图3A为根据一些实施例提供的半导体结构的示意图。图3B为根据另一些实施例提供的半导体结构的示意图。
在一些实施例中，如图3A和图3B所示，半导体结构100包括第一半导体层10、隔温层20和铁电存储单元T。其中，图3A以半导体结构100包括1个铁电存储单元T为例进行示意。图3B以半导体结构包括多个沿垂直第一半导体层10方向上多个相互串联连接的铁电存储单元T，多个铁电存储单元T构成了铁电存储单元串300。本公开实施例中，对半导体结构100中铁电存储单元T的数量不做限定，可以根据实际情况进行设置。
在一些实施例中，如图3A所示，半导体结构100包括第一半导体层10、隔温层20、堆叠结构30和沟道结构40。堆叠结构30和沟道结构40形成至少一个铁电存储单元T。
第一半导体层10可以为衬底。第一半导体层10的材料可以包括单晶硅(Si)、单晶锗(Ge)、砷化镓、磷化铟、III-V族化合物半导体材料、II-VI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一中，或者，第一半导体层10也可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
在一些示例中，如图3A所示，在第一半导体层10上形成隔温层20之间，可以在第一半导体层10内先形成互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)电路，以下简称为CMOS电路。在一些示例中，CMOS电路也可以位于半导体结构100外部。
堆叠结构30位于第一半导体层10的一侧。堆叠结构30包括交替叠置的电介质层31和第一电极层G。
在一些示例中，如图3A所示，电介质层31的材料可以包括绝缘材料。绝缘材料例如为氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的一种或多种的组合。各个电介质层31的材料可以相同，也可以不同。示例的，各个电介质层31的材料相同，且均为氧化硅。
在一些示例中，如图3A所示，第一电极层G的材料可以包括多晶硅。
在一些示例中，如图3A所示，可以采用薄膜沉积工艺在第一半导体层10的第一表面V1形成堆叠结构30。示例的，薄膜沉积工艺可以包括化学气相沉积法(CVD)、物理气相沉积法(PVD)和原子层沉积法(ALD)中的一种或多种的组合。
其中，在本公开的实施例中，对堆叠结构30的层数不作限制，例如，堆叠结构的层数可以为8层、64层、128层等。堆叠结构30的层数越多，铁电存储单元串300的集成度越高，其形成的铁电存储单元的数量越多。
沟道结构40贯穿堆叠结构30。沟道结构40包括铁电薄膜层41、第二电极层P和沟道层42。铁电薄膜层41和第二电极层P位于堆叠结构30与沟道层42之间。
在一些示例中，如图3A所示，铁电薄膜层41的材料包括铪基铁电材料。
在另一些示例中，为了改善铁电薄膜层41的铁电性质，可以对铪基铁电材料进行掺杂处理。例如，铁电薄膜层41的材料可以包括掺杂有硅(Si)、铝(Al)或锆(Zr)中一种或其任何组合的氧化铪(HfO2)。本公开实施例对铁电薄膜层41的掺杂材料不做具体限定，可以根据实际需求进行调节设置。
在一些示例中，如图3A所示，第二电极层P的材料可以包括氮化钛(TiN)。在另一些示例中，第二电极层P的材料也可以氮化钽(TaN)或铂(Pt)。
在一些示例中，如图3A所示，沟道层42的材料可以包括钨(W)。其中，沟道层42可以用于连接至位线BL。
其中，本公开实施例对第二电极层P的材料和沟道层42的材料不做具体限定，上述仅为示意。
在一些示例中，铁电存储单元串300中各个铁电存储单元T包括第一电极层G、第二电极层P和铁电薄膜层41。
铁电存储单元T是基于铁电薄膜层41中铁电材料的铁电效应来存储数据。例如，目前铪基铁电材料基本存储原理依赖于其氧原子的位置改变，从而表现出不同的电偶极子的极化方向，读取时极化反转与否会表现出不同的电流大小，即可代表存储数据中的“0”和“1”。
在一些可实现的方式中，在形成铁电薄膜层41后，需对铁电薄膜层41形成退火处理，是铁电薄膜层41材料的制备过程中需要通过退火工艺将非晶氧化铪材料结晶为铁电正交相的氧化铪。例如，铪基铁电材料中表现出铁电性的晶相为正交相(Orthorhombic，O-phase)Pca21空间群。
但是，一方面，铪基铁电材料中Pca21空间群，需要通过退火结晶获得，要求退火温度高，升温降温速度快，容易导致第一半导体层10受热膨胀发生形成，进而导致影响在第一半导体层10上形成其他膜层的稳定性，以及可能导致影响半导体结构100的性能。例如，第一半导体层10中包括CMOS电路时，高温环境也会影响CMOS电路的性能，从而导致降低了半导体结构100的性能。
而本公开实施例中，半导体结构100还包括隔温层20。隔温层20位于第一半导体层10的第二表面V2。将堆叠结构30和沟道结构40形成在隔温层20第二表面V2，第二表面V2远离第一半导体层10的第一表面V1。也即在第一半导体层10，与堆叠结构30和沟道结构40之间设置隔温层20。隔温层20可以将其退火处理时形成的热量集中在隔温层20远离第一半导体层10的一侧，防止该热量导热至第一半导体层10。一方面，隔温层20将热量集中在隔温层远离第一半导体层10的一侧，也即将热量集中在铁电薄膜层41。可以较快的达到铁电薄膜层41在退火处理时所需的温度，提高退火处理的效率。另一方面，隔温层20可以防止热量导热至第一半导体层10。可以防止因第一半导体层10受热膨胀发生形变，导致影响位于第一半导体层上方膜层的稳定性的的问题。从而有利于提高半导体结构100的性能。
此外，在第一半导体层10中包括CMOS电路时，隔温层20位于第一半导体层10的第一表面V1。也可以防止CMOS电路受到高温性能失效的问题。从而解决半导体结构100中第一半导体层10电路区热预算限制的问题，有利于提高半导体结构100的性能，及其内部CMOS电路的可靠性。
在一些实施例中，继续如图3A所示，在铁电薄膜层41和第二电极层P位于堆叠结构30与沟道层42之间的基础上，设置第二电极层P位于铁电薄膜层41与沟道层42之间。也即，沟道结构40由内向外包括沟道层42、第二电极层P和铁电薄膜层41。
在一些示例中，形成沟道结构40可以包括通过刻蚀工艺形成沟道孔，然后通过薄膜沉积工艺在沟道孔内形成沟道结构40。例如，通过薄膜沉积工艺在沟道孔内，也即堆叠结构30的侧壁上形成铁电薄膜层41、第二电极层P和沟道层42。
在一些实施例中，继续如图3A所示，隔温层20的材料包括二氧化硅(SiO2)、聚酰亚胺(Polyimide，简称PI)或硼硅酸盐(Borosilicate)中至少一种。由于二氧化硅、聚酰亚胺和硼硅酸盐均具有极低的导热系数和热膨胀系数，可以很好的起到隔热的效果。从而可以实现利用隔温层20将其退火处理时形成的热量集中在隔温层20远离第一半导体层10的一侧，防止该热量导热至第一半导体层10。在防止第一半导体层10受热膨胀发生形变的同时提高退火处理的效率。
可以理解的是，在另一些实施例中，隔温层20的材料也可以为其他导热系数较低的材料。本公开实施例对隔温层20的材料不做具体限定。
在一些实施例中，继续如图3A所示，隔温层20的厚度范围为100nm～200nm。
在一些示例中，当隔温层20的厚度等于或趋近于100nm～150nm时，可以在起到隔温效果的同时防止隔温层20较厚，浪费资源，以及不利于后续打孔工艺。当隔温层20的厚度等于或趋近于150nm～200nm时，可以在防止隔温层20较厚，浪费资源，以及不利于后续打孔工艺的同时，更好的起到隔热的效果。
在另一些示例中，当隔温层20的厚度等于或趋近于100nm时，可以在起到隔温效果的同时实现半导体结构的轻薄化。当隔温层20的厚度等于或趋近于200nm时，可以在防止隔温层20较厚，浪费资源，以及不利于后续打孔工艺的同时，更好的起到隔热的效果。
示例的，隔温层20的厚度可以大约为100nm、120nm、140nm、150nm、160nm、180nm或200nm。本公开实施例中隔温层20厚度的具体数值不做限定，可以根据实际激光退火中激光的参数进行调节。
另外，需要说明的是，由于存在一定的不可控的误差(如制作工艺误差、设备精度、测量误差等)，在隔温层20的厚度浮动范围不超过隔温层20的厚度H3的10％时，也可以认为隔温层20满足相等的限定条件。
在一些实施例中，继续如图3A和图3B所示，铁电薄膜层41的材料包括铪基铁电材料。
在一些示例中，如图3A所示，铁电存储单元T包括一个铁电电容。如图3B所示，铁电存储单元串(FeRAM)400中包括多个相互串联的铁电电容。铁电电容包括第一电极层G、第二电极层P，以及形在第一电极层G和第二电极层P之间且用于存储数据信息的铁电薄膜层41。
铁电电容工作时，可以根据第一电极层G和第二电极层P之间形成的电场改变铪基铁电材料的极性，并根据极化的方向存储“0”和“1”。
例如，当在第一电极层G上施加一个正的写入电压时，铁电薄膜层41发生极化，存储逻辑值“1”。当在第一电极层G上施加一个负的写入电压时，铁电薄膜层41发生退极化，存储逻辑值“0”。
在另一些实施例中，为了改善铁电薄膜层41的铁电性质，可以对铪基铁电材料进行掺杂处理。例如，铁电薄膜层41的材料可以包括掺杂有硅(Si)、铝(Al)或锆(Zr)中一种或其任何组合的氧化铪(HfO2)。本公开实施例对铁电薄膜层41的掺杂材料不做具体限定，可以根据实际需求进行调节设置。
在一些示例中，如图3A所示，铁电存储单元T包括一个铁电晶体管。如图3B所示，铁电存储单元串(FeRAM)400中包括多个相互串联的铁电晶体管。示例的，由第一电极层G与铁电薄膜层41、第二电极层P和沟道层42共同组成多个相互串联的铁电晶体管。其中，铁电晶体管的栅极和沟道层42通过铁电薄膜层41分开。
铁电存储单元串(FeRAM)400的源极和漏极分别位于铁电存储单元串(FeRAM)400的上下两端。例如，铁电存储单元串(FeRAM)400的源极位于第二电极层P靠近第一半导体层10的一端。铁电存储单元串(FeRAM)400的漏极位于第二电极层P远离第一半导体层10的一端。
沟道层42是铁电晶体管的一部分，其电阻可通过加在第一电极层G上的电压改变铁电薄膜层41中的极化而改变，实现导通和截止，从而存取数据。
示例的，第一电极层G、第二电极层P和沟道层42均是一种膜层结构。例如，可以通过沉积、溅射等工艺形成，而不是通过在第一半导体层中掺杂形成，这样的话，就可以使得该铁电存储单元T在第一半导体层10上3D堆叠，实现铁电存储单元的高密度集成。
图4A为根据又一些实施例提供的半导体结构的示意图。图4B为根据又一些实施例提供的半导体结构的示意图。
在另一些实施例中，如图4A和图4B所示，半导体结构100还包括电路层50。电路层50位于第一半导体层10内。第二电极层P通过铁电薄膜层41的过孔和隔温层20的过孔，与所述电路层50耦合。
电路层50被配置为控制和感测阵列器件。电路层50可以是用于支持阵列器件操作(或者说工作)的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。电路层50还可以包括与高级逻辑工艺兼容的任何其他电路，包括逻辑电路(例如处理器和可编程逻辑器件(Programmable Logic Device，简称PLD)或存储电路(例如静态随机存取存储器(Static Random-Access Memory，简称SRAM))。
在一些示例中，电路层50可以包括互补金属氧化物半导体(Complementary MetalOxide Semiconductor，CMOS)电路，以下简称为CMOS电路。电路层50还可以包括源极线SL。在第一半导体层10中包括CMOS电路时，隔温层20位于第一半导体层10的第一表面V1。也可以防止CMOS电路收到高温性能失效的问题。从而有利于提高半导体结构100的性能，及其内部CMOS电路的可靠性。
源极线SL位于CMOS电路靠近沟道结构40的一侧。源极线SL可以分别与第二电极层P和CMOS连接。例如，源极线SL可以与通过过孔K1与第二电极层P耦合。源极线SL可以与通过过孔K2与CMOS电路耦合。以实现电路层50与半导体结构100中铁电存储单元串300之间电信号的传输。
示例的，CMOS电路包括至少一个晶体管。任意晶体管包括栅极、源极和漏极，其中CMOS电路的源极和漏极的定义可以是互换的，下面的说明只是举其中一个为例，例如，源极线SL可以与通过过孔K2与CMOS电路的晶体管的源极相连，并非限定一定是必须与源极相连的，在其他实施例中也可以是换成与CMOS电路中晶体管的漏极相连。
在一些示例中，如图4A所示，源极线SL可以位于隔温层20和铁电薄膜层41之间。源极线SL可以与通过铁电薄膜层41上的过孔K1a与第二电极层P耦合。由于源极线SL和第二电极层P中间间隔的膜层数较少，有利于简化形成过孔K1a的难度，便于打孔工艺。
在另一些示例中，如图4B所示，源极线SL可以位于隔温层20内，源极线SL可以与通过过孔K1b与第二电极层P耦合。过孔K1b贯穿铁电薄膜层41和部分隔温层20直至暴露源极线SL。
将源极线SL可以位于隔温层20内，一方面，也可以同时利用隔温层20对源极线SL进行保护，防止在高温环境下对源极线SL的性能造成影响，导致降低半导体结构100的性能。另一方面，过孔K1b贯穿铁电薄膜层41和部分隔温层20，源极线SL和第二电极层P中间间隔的膜层数相对较少，也可以有利于简化形成过孔K1b的难度，便于打孔工艺。同时，源极线SL可以与通过过孔K2与CMOS电路的源极S耦合，过孔K2穿过部分隔温层20暴露出CMOS电路。源极线SL和CMOS电路中间隔部分隔温层，也即可以减小源极线SL和CMOS电路中间膜层的厚度，从而也可以有利于简化形成过孔K2的难度，便于打孔工艺。
在又一些实施例中，电路层50位于半导体结构100的外部。例如，电路层50可以位于沟道结构40远离第一半导体层10的一侧，与沟道层42耦接。本公开实施例对电路层50的具体位置不做限定，可以根据实际需求进行调节设置。
图5A为根据一些实施例提供的半导体结构的制备方法的流程图。图5B～图5G为图5A中一些步骤对应的结构图。
在一些实施例中，如图5A和图5B所示，本实施例提供了一种半导体结构的制备方法，包括：
S1：在第一半导体层的第一表面形成隔温层。
在S1步骤之前，先形成第一半导体层10。
在一些示例中，第一半导体层10的材料可以包括单晶硅(Si)、单晶锗(Ge)、砷化镓、磷化铟、III-V族化合物半导体材料、II-VI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一中，或者，第一半导体层10也可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
在S1步骤中，如图5B中S1所示，在第一半导体层10的第一表面V1形成隔温层20。
在一些示例中，可以采用薄膜沉积工艺在第一半导体层10上形成隔温层20。示例的，薄膜沉积工艺可以包括化学气相沉积法(CVD)、物理气相沉积法(PVD)和原子层沉积法(ALD)中的一种或多种的组合。
在一些示例中，隔温层20的材料包括二氧化硅。由于二氧化硅(SiO2)具有极低的导热系数和热膨胀系数，可以很好的起到隔热的效果。从而可以实现利用隔温层20将其退火处理时形成的热量集中在隔温层20远离第一半导体层10的一侧，防止该热量导热至第一半导体层10。在防止第一半导体层10受热膨胀发生形变的同时提高退火处理的效率。
可以理解的是，在另一些实施例中，隔温层20的材料可以为其他导热系数较低的材料。本公开实施例对隔温层20的材料不做具体限定。
在一些示例中，隔温层20的厚度范围为100nm～200nm。
在一些示例中，当隔温层20的厚度等于或趋近于100nm～150nm时，可以在起到隔温效果的同时防止隔温层20较厚，浪费资源，以及不利于后续打孔工艺。当隔温层20的厚度等于或趋近于150nm～200nm时，可以在防止隔温层20较厚，浪费资源，以及不利于后续打孔工艺的同时，更好的起到隔热的效果。
在另一些示例中，当隔温层20的厚度等于或趋近于100nm时，可以在起到隔温效果的同时实现半导体结构的轻薄化。当隔温层20的厚度等于或趋近于200nm时，可以在防止隔温层20较厚，浪费资源，以及不利于后续打孔工艺的同时，更好的起到隔热的效果。
示例的，隔温层20的厚度可以大约为100nm、120nm、140nm、150nm、160nm、180nm或200nm。本公开实施例中隔温层20厚度的具体数值不做限定，可以根据实际激光退火中激光的参数进行调节。
另外，需要说明的是，由于存在一定的不可控的误差(如制作工艺误差、设备精度、测量误差等)，在隔温层20的厚度浮动范围不超过隔温层20的厚度H3的10％时，也可以认为隔温层20满足相等的限定条件。
S2：在隔温层的第二表面形成堆叠结构，第二表面远离第一半导体层的第一表面。堆叠结构包括交替叠置的电介质层和第一电极层。
在S2步骤中，如图5B中S2所示，在隔温层20的第二表面V2形成堆叠结构30，第二表面V2远离第一半导体层10的第一表面V1。堆叠结构30包括交替叠置的电介质层31和第一电极层G。
在一些示例中，第一电极层G的材料可以包括多晶硅。
在一些示例中，电介质层31的材料可以包括绝缘材料。绝缘材料例如为氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的一种或多种的组合。各个电介质层31的材料可以相同，也可以不同。
其中，在S2步骤中，可以直接在隔温层20的第二表面V2形成交替叠置的电介质层31和第一电极层G。无需先形成交替叠置的电介质层31和牺牲层，后续再刻蚀牺牲层后形成第一电极层G。可以有利于简化半导体结构100的工艺制程，节约资源。
在一些示例中，可以采用薄膜沉积工艺在第一半导体层10上形成堆叠结构30。示例的，薄膜沉积工艺可以包括化学气相沉积法(CVD)、物理气相沉积法(PVD)和原子层沉积法(ALD)中的一种或多种的组合。
其中，在本公开的实施例中，对堆叠结构30的层数不作限制，例如，堆叠结构的层数可以为8层、64层、128层等。堆叠结构30的层数越多，铁电存储单元串300的集成度越高，其形成的铁电存储单元的数量越多。
S3：形成贯穿堆叠结构的沟道结构。沟道结构包括铁电薄膜层、第二电极层和沟道层。铁电薄膜层和第二电极层位于堆叠结构与沟道层之间，铁电薄膜层相对于第二电极层更靠近堆叠结构。
在S3步骤中，如图5C～图5F中S3所示，形成贯穿堆叠结构30的沟道结构40。沟道结构40包括铁电薄膜层41、第二电极层P和沟道层42。铁电薄膜层41和第二电极层P位于堆叠结构30与沟道层42之间；铁电薄膜层41相对于第二电极层P更靠近堆叠结构30。
在S3步骤中，形成沟道结构40可以包括通过刻蚀工艺形成沟道孔43。然后通过薄膜沉积工艺在沟道孔内形成沟道结构40。例如，通过薄膜沉积工艺在沟道孔内形成铁电薄膜层41、第二电极层P和沟道层42。
在S3步骤中，包括：
如图5C所示，S31：在堆叠结构30上通过刻蚀工艺形成沟道孔43，沟道孔43暴露出隔温层20。
如图5D所示，S32：在沟道孔43上形成铁电薄膜层41。例如，在沟道孔43上沉积铁电薄膜层41。
在一些示例中，铁电薄膜层41的材料包括铪基铁电材料。
如图5E所示，S33：在铁电薄膜层41上形成第二电极层P。例如，在铁电薄膜层41上沉积第二电极层P。
在一些示例中，第二电极层P的材料可以包括氮化钛(TiN)。在另一些示例中，第二电极层P的材料也可以氮化钽(TaN)或铂(Pt)。
如图5F所示，S34：在第二电极层P上形成沟道层42，填充沟道孔43。例如，在第二电极层P上沉积沟道层42。
在一些示例中，沟道层42的材料可以包括钨(W)。
S4：形成覆盖沟道结构和堆叠结构的保护层。
在S4步骤中：如图5G中S4所示，形成覆盖沟道结构40和堆叠结构30的保护层60。
在一些示例中，保护层60的材料包括多晶硅、非晶硅或铂。本公开对保护层60的材料不做具体的限定，保护层60的材料可以选择其他对激光波长有高吸收率和高热传导能力的材料。例如，保护层60的材料也可以为掺磷或硼的多晶硅。
S5：在保护层远离铁电薄膜层的一侧，对铁电薄膜层进行退火处理。
在S5步骤中：如图5G中S5所示，在保护层60远离铁电薄膜层41的一侧，对铁电薄膜层41进行退火处理。
一方面，退火处理时直接作用于保护层60，再通过保护层导热至沟道结构40中的铁电薄膜层41。可以满足铁电薄膜层41对高温环境的需求，使铁电薄膜层41中的非晶氧化铪材料结晶转化为铁电正交相的氧化铪。例如，铪基铁电材料中表现出铁电性的晶相为正交相(Orthorhombic，O-phase)Pca21空间群。其中，二维半导体结构(堆叠结构30包括一层电介质层31和一层第一电极层G)中铁电薄膜41正交相转化率可以达到70％以上，三维(3dimension，简称3D)半导体结构(多层交替叠置的电介质层31和第一电极层G)铁电薄膜41正交相转化率可以达到约60％以上。
另一方面，由于堆叠结构30内第一电极层G的熔点较低。而在堆叠结构30顶部设置保护层60，退火处理直接作用于保护层60，再通过保护层导热至沟道结构40中的铁电薄膜层41。可以通过保护层60防止退火处理时直接作用在堆叠结构30，导致堆叠结构30容易发生融化的问题。
图6A为根据一些实施例提供的半导体结构的温度变化的仿真图。图6B为根据另一些实施例提供的半导体结构的温度变化的仿真图。图6C为根据又一些实施例提供的半导体结构的温度变化的仿真图。图6D为根据又一些实施例提供的半导体结构的能量密度变化的仿真图。图6A以不同时刻对应的半导体结构的温度变化为例进行示意。图6B和图6C以半导体结构不同膜层位置处的温度变化为例进行示意。图6D以半导体结构不同膜层位置处的能量密度的变化为例进行示意。
在S5步骤中，对铁电薄膜层41进行退火处理时。如图6A所示，可以在大约100ns时将温度升高至1000℃，在150ns时将温度升高至1200℃。由此可知，退火处理时可以在极短的纳秒的时间内将温度升高至千摄氏度。也即，可以使铁电薄膜层41在较短的时间内达到很高的温度，有利于使铁电薄膜层41中的非晶氧化铪材料结晶转化为铁电正交相的氧化铪。
在一些实现方式中，如图6B和图6C中所示的未设置保护层60和隔温层20的半导体结构100，对应的各个膜层位置处的温度所示。半导体结构100未设置隔温层20，铁电薄膜层41和第一半导体层10直接接触，使得第一半导体层10靠近铁电薄膜层41一侧的温度大约等于铁电薄膜层41靠近第一半导体层10一侧的温度。由此可知，会导致第一半导体层10的温度和铁电薄膜层41的温度大约相等，使得第一半导体层10处于高温环境下，容易发生膨胀形变等问题。
其中，由于未设置隔温层20，图6B所示粗虚线在隔温层位置处没有示意温度。而不表示铁电薄膜层41和第一半导体层10之间的温度是断开的。例如，可以为第一半导体层10靠近铁电薄膜层41一侧的温度，与铁电薄膜层41靠近第一半导体层10一侧的温度大约相等。
而本公开实施例中，如图6A～图6C所示，在第一半导体层10和堆叠结构30之间形成隔温层20，隔温层20具备热导热系数较低的性能，可以起到很好的隔热效果。
如图6B中设有隔温层20的半导体结构100所示，退火处理时，铁电薄膜层41的温度可以达到1400℃左右，而由于隔温层20的存在，可以使第一半导体层10的温度还可以维持在400℃左右。其中，图6B中设有隔温层20的半导体结构100，也可以同时设有保护层60。
如图6C中设置保护层60和隔温层20的半导体结构100所示，退火处理时，铁电薄膜层41的温度密度可以达到1.4×103左右，而由于隔温层20的存在，可以使第一半导体层10的温度密度维持在0.5×103左右。
由此可知，半导体结构100中在第一半导体层10靠近沟道结构40的一侧设有隔温层20，可以实现利用隔温层20将其退火处理时形成的热量集中在隔温层20远离第一半导体层10的一侧，也即将热量集中在铁电薄膜层41。可以较快的达到铁电薄膜层41在退火处理时所需的温度，提高退火处理的效率。同时，也可以防止该热量导热至第一半导体层10，防止第一半导体层10受热膨胀发生形变的同时提高退火处理的效率。
在一些实现方式中，如图6D未设有保护层60和隔温层20的半导体结构100所示，由于半导体结构100未设置保温层，激光直接照射至堆叠结构30和沟道结构40上，会导致堆叠结构30中最顶层的第一电极层G中的激光密度较高，也会导致该位置处温度较高，容易导致第一电极层G处于高温环境中发生融化的问题，影响半导体结构100的性能。
而本公开实施例，如图6D设有保护层60和隔温层20的半导体结构100所示，在半导体结构100的顶部沉积形成保护层60。在S5步骤中，对铁电薄膜层41进行退火处理时，激光首先作用于保护层60上。由于保护层60具备导热能力较好、热稳定性较高(沸点高、熔点高)和对激光有较好的吸收能力。可以较好的吸收激光的热量将其导热至铁电薄膜层41，使铁电薄膜层41中的非晶氧化铪材料结晶转化为铁电正交相的氧化铪。同时，可以防止沟道结构40和堆叠结构30靠近激光一侧的被激光直射，发生融化等问题，提高半导体结构100的性能。
综上所述，本公开实施例提供的半导体结构的制备方法，在第一半导体层10和堆叠结构30之间形成隔温层20，以及在半导体结构100的顶部沉积形成保护层60。在退火处理过程中，隔温层20可以将高温集中在铁电薄膜层41，防止对第一半导体层10造成影响。以及，保护层60可以防止激光直射沟道结构40和堆叠结构30，起到使得沟道结构40和堆叠结构30的温度低于其自身熔点以下，防止影响沟道结构40和堆叠结构30的性能，提高半导体结构100的性能。
在一些实施例中，继续如图6A所示，在S5步骤中：在保护层60远离铁电薄膜层41的一侧，对铁电薄膜层41进行激光退火处理。
激光退火处理可以利用聚焦后的小面积高能量激光，可以在极短时间(纳秒/微秒/秒)内使局部小区域温度升高。对铁电薄膜层41进行激光退火处理，可以将激光集中在铁电薄膜层41位置处，在微秒时间内将铁电薄膜层41的温度升高，既有利于使铁电薄膜层41中的非晶氧化铪材料结晶转化为铁电正交相的氧化铪，又可以防止激光导致的高温环境对其他区域的膜层结构造成影响，影响半导体结构100的性能。
在一些实施例中，如图6A所示，激光退火处理包括20～50次激光照射，每次激光照射的时长为100ns～250ns。
激光退火处理时，可以针对铁电薄膜层41的一个区域内连续进行20～50次激光照射，并且每次激光照射的时长为100ns～250ns。
也即，可以累计对铁电薄膜层41的一个区域，进行微秒时间内的激光照射，使其达到1000℃以上的温度并维持一段时间。从而，可以实现在较短的时间内达到铁电薄膜层41所需退火温度，有利于使铁电薄膜层41中的非晶氧化铪材料结晶转化为铁电正交相的氧化铪，提高半导体结构100的性能。
在一些示例中，激光退火处理包括30～50次激光照射。或者，激光退火处理包括30～40次激光照射。例如，激光退火处理时，可以针对一个区域内进行20次、30次、40次或50次激光照射。
在一些示例中，每次激光照射的时长为150ns～200ns。例如，每次激光照射的时长可以为100ns、150ns、200ns或250ns中一种。
以激光照射至铁电薄膜层41的第一区域为例：
如图6A所示，以每次激光照射至第一区域的时长为250ns为例进行示意，250ns时间内可以将铁电薄膜层41第一区域的温度升高至1000℃以上，再对铁电薄膜层41第一区域进行20～50次250ns的激光照射，可以将铁电薄膜层41第一区域的温度维持在高温，可以有利于使铁电薄膜层41中的非晶氧化铪材料结晶转化为铁电正交相的氧化铪。其中，本实施例对铁电薄膜层41第一区域进行激光照射的次数不做限定，可以为20次、30次、40次或50次。
可以理解的是，在下一阶段，可以将激光照射至铁电薄膜层41的第二区域，如此分区照射，可以有利于实现局部高温退火，也即可以将高温集中在铁电薄膜层41用于铁电材料结晶，防止对其他区域的膜层结构造成影响。
在一些实施例中，激光退火处理的能量范围为0.3J/cm2～2J/cm2。
当激光的能量等于或趋近于0.3J/cm2时，可以在满足对铁电薄膜层41退火处理，使铁电薄膜层41中的非晶氧化铪材料结晶转化为铁电正交相的氧化铪，同时可以更好的节约能量，节约资源。当激光的能量等于或趋近于2J/cm2时，可以在防止浪费资源的基础上，更快的提高温度，提高退火处理的效率。
示例的，激光的能量大约为0.3J/cm2、0.5J/cm2、1J/cm2、1.5J/cm2或2J/cm2。本公开实施例对激光的能量的具体数值不做限定。
另外，需要说明的是，由于存在一定的不可控的误差(如制作工艺误差、设备精度、测量误差等)，在激光的能量浮动范围不超过激光的能量的的10％时，也可以认为激光的能量满足相等的限定条件。
在一些实施例中，如图6A所示，激光退火的温度范围为800℃～1400℃。
当激光退火的温度等于或趋近于800℃时，激光退火的温度相对较低，使铁电薄膜层41中的非晶氧化铪材料结晶转化为铁电正交相的氧化铪，同时可以更好的节约能量，节约资源。当激光退火的温度等于或趋近于1400℃时，激光退火的温度相对较高，可以在防止浪费资源的基础上，更快使铁电薄膜层41中的非晶氧化铪材料结晶转化为铁电正交相的氧化铪，提高退火处理的效率。
示例的，激光退火的温度大约为800℃、900℃、1000℃、1100℃、1200℃、1300℃或1400℃。本公开实施例激光退火的温度的具体数值不做限定。
在一些实施例中，如图6B所示，保护层60的厚度的范围为60nm～150nm。
当保护层60的厚度等于或趋近于60nm时，保护层60的厚度相对较薄，可以起到保护堆叠结构30(第一电极层G)的作用，降低对激光的能量的需求，可以更好的节约能量，节约资源。当保护层60的厚度等于或趋近于150nm时，保护层60的厚度相对较厚，可以在防止浪费资源的基础上，更好的起到保护堆叠结构30(第一电极层G)的作用，防止其在高温环境下发生融化的问题，提高半导体结构100的性能。
示例的，保护层60的厚度可以为60nm、100nm或150nm。在另一些示例中，保护层60的厚度也可以为70nm、80nm、90nm、110nm、120nm、130nm或140nm。本公开实施例对保护层60的厚度不做具体限定。
在一些示例中，保护层60的厚度可以根据激光的波长进行调节。激光的波长越长，保护层60的厚度可以设置的越厚。例如，当激光为绿光时，也即激光的波长大约为500nm时，保护层60的厚度可以为100nm以下。
图7为根据一些实施例的存储系统的框图。图8为根据另一些实施例的存储系统的框图。
请参见图7和图8，本公开的一些实施例还提供了一种存储系统500。该存储系统500包括控制器510，和如上的一些实施例的三维存储器200，控制器510耦合至三维存储器200，以控制三维存储器200存储数据。
其中，存储系统500可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(Universal Flash Storage，简称UFS)封装或嵌入式多媒体卡(EmbeddedMulti Media Card，简称eMMC)封装)中。也就是说，存储系统500可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(Virtual Reality，简称VR)设备、增强现实(Augmented Reality，简称AR)设备或者其中具有储存器的任何其他合适的电子设备。
在一些实施例中，参见图7，存储系统500包括控制器510和一个三维存储器200，存储系统500可以被集成到存储器卡中。
其中，存储器卡包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、紧凑型闪存(Compact Flash，简称CF)卡、智能媒体(Smart Media，简称SM)卡、存储器棒、多媒体卡(Multimedia Card，简称MMC)、安全数码(Secure Digital Memory Card，简称SD)卡、UFS中的任一种。
在另一些实施例中，参见图8，存储系统500包括控制器510和多个三维存储器200，存储系统500集成到固态硬盘(Solid State Drives，简称SSD)中。
在存储系统500中，在一些实施例中，控制器510被配置为用于在低占空比环境中操作，例如，SD卡、CF卡、通用串行总线(Universal Serial Bus，简称USB)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
在另一些实施例中，控制器510被配置为用于在高占空比环境SSD或eMMC中操作，SSD或eMMC用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。
在一些实施例中，控制器510可以被配置为管理存储在三维存储器200中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器510还可以被配置为控制三维存储器200的操作，例如读取、擦除和编程操作。在一些实施例中，控制器510还可以被配置为管理关于存储在或要存储在三维存储器200中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器,20还被配置为处理关于从三维存储器200读取的或者被写入到三维存储器200的数据的纠错码。
当然，控制器510还可以执行任何其他合适的功能，例如格式化三维存储器200；例如控制器510可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
需要说明的是，接口协议包括USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议中的至少一种。
本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。
电子设备可以包括上文所述的存储系统500，还可以包括中央处理器CPU(CentralProcessing Unit，中央处理器)和缓存器(cache)等中的至少一种。
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种半导体结构，其特征在于，包括：
第一半导体层；
隔温层，位于所述第一半导体层的第一表面；
堆叠结构，位于所述隔温层的第二表面；所述第二表面远离所述第一半导体层的第一表面；所述堆叠结构包括交替叠置的电介质层和第一电极层；以及，
沟道结构，贯穿所述堆叠结构；所述沟道结构包括铁电薄膜层、第二电极层和沟道层；所述铁电薄膜层和所述第二电极层位于所述堆叠结构与所述沟道层之间。
2.根据权利要求1所述的半导体结构，其特征在于，所述第二电极层位于所述铁电薄膜层和所述沟道层之间。
3.根据权利要求1所述的半导体结构，其特征在于，所述隔温层的材料包括二氧化硅、聚酰亚胺或硼硅酸盐中至少一种。
4.根据权利要求1所述的半导体结构，其特征在于，所述隔温层的厚度范围为100nm～200nm。
5.根据权利要求1所述的半导体结构，其特征在于，
所述铁电薄膜层的材料包括铪基铁电材料。
6.根据权利要求1所述的半导体结构，其特征在于，还包括电路层；
所述电路层位于所述第一半导体层内；
所述第二电极层通过所述铁电薄膜层的过孔和所述隔温层的过孔，与所述电路层耦合。
7.一种半导体结构的制备方法，其特征在于，包括：
在所述第一半导体层的第一表面形成隔温层；
在所述隔温层的第二表面形成堆叠结构，所述第二表面远离所述第一半导体层的第一表面；所述堆叠结构包括交替叠置的电介质层和第一电极层；
形成贯穿所述堆叠结构的沟道结构，所述沟道结构包括铁电薄膜层、第二电极层和沟道层；所述铁电薄膜层和所述第二电极层位于所述堆叠结构与所述沟道层之间；所述铁电薄膜层相对于所述第二电极层更靠近所述堆叠结构；
形成覆盖所述沟道结构和所述堆叠结构的保护层，
在所述保护层远离所述铁电薄膜层的一侧，对所述铁电薄膜层进行退火处理。
8.根据权利要求7所述的制备方法，其特征在于，
所述退火处理包括激光退火处理。
9.根据权利要求8所述的制备方法，其特征在于，
所述激光退火处理包括20～50次激光照射，每次激光照射的时长为100ns～250ns。
10.根据权利要求8所述的制备方法，其特征在于，
所述激光退火处理的能量范围为0.3J/cm2～2J/cm2。
11.根据权利要求8所述的制备方法，其特征在于，所述激光退火的温度范围为800℃～1400℃。
12.根据权利要求8所述的制备方法，其特征在于，所述保护层的厚度的范围为60nm～150nm。
13.根据权利要求8所述的制备方法，其特征在于，所述保护层的材料包括多晶硅或非晶硅。
14.一种三维存储器，其特征在于，包括：
半导体结构，所述半导体结构为如权利要求1～6中任一项所述的半导体结构。
15.一种存储系统，其特征在于，包括：
三维存储器，所述三维存储器为如权利要求14所述的三维存储器；
控制器，耦合至所述三维存储器，以控制所述三维存储器存储数据。
16.一种电子设备，其特征在于，包括如权利要求15所述的存储系统。
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