WO2015063951A1 - 半導体発光素子及び発光装置 - Google Patents

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修平 須田
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星和電機株式会社
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Definitions

  • the present invention relates to a semiconductor light-emitting element in which a semiconductor light-emitting layer in which an n-type semiconductor layer, an active layer, and a p-type semiconductor layer are stacked on a substrate, and a light-emitting device including the semiconductor light-emitting element.
  • Patent Document 1 There is a light emitting element in which a current limiting resistor composed of a semiconductor material is integrated on a monolithic AC / DC LED chip.
  • the resistance layer is disposed between the semiconductor light-emitting layer and the electrode for external connection, and the resistance value of the resistance layer is relatively large. For this reason, when the resistance layer is arranged on the substrate so as to be parallel to the semiconductor light emitting layer, there is a possibility that a short circuit due to static electricity or an element breakdown may occur at a location where the resistance value between the semiconductor light emitting layer and the electrode is relatively small. is there.
  • the present invention has been made in view of such circumstances, and an object thereof is to provide a semiconductor light emitting element capable of preventing a short circuit or element destruction due to static electricity and a light emitting device including the semiconductor light emitting element.
  • a semiconductor light emitting device is a semiconductor light emitting device in which a semiconductor light emitting layer in which an n type semiconductor layer, an active layer, and a p type semiconductor layer are stacked on a substrate is provided on the surface of the n type semiconductor layer.
  • the semiconductor light emitting device according to the first aspect, wherein the resistive layer is arranged in a strip shape along a line segment in which the distance between the semiconductor light emitting layer and one electrode is the shortest.
  • a light-emitting device includes the semiconductor light-emitting element according to the above-described invention and a mounting substrate on which the semiconductor light-emitting element is mounted.
  • the semiconductor light emitting element is formed with a semiconductor light emitting layer in which an n type semiconductor layer, an active layer, and a p type semiconductor layer are stacked on a substrate, and is provided on a surface of the n type semiconductor layer.
  • a resistance value formed between one electrode, another electrode connected to the p-type semiconductor layer, an n-type semiconductor layer constituting the semiconductor light emitting layer, and an n-type semiconductor layer provided with the one electrode. Includes a resistance layer of 100 ⁇ or more. That is, a resistance layer is provided between an n-type semiconductor layer provided with one electrode and an n-type semiconductor constituting a semiconductor light emitting layer provided with another electrode.
  • the resistance layer is arranged so that the distance from the semiconductor light emitting layer becomes longer as the distance to one electrode (the electrode on the n-type semiconductor layer) becomes shorter at any point on the resistance layer. Accordingly, the distance between the semiconductor light emitting layer and the one electrode, which is likely to cause a short circuit due to static electricity, can be increased, and a short circuit due to static electricity or element destruction can be prevented.
  • the resistive layer is arranged in a strip shape along a line segment in which the distance between the semiconductor light emitting layer and the one electrode is the shortest.
  • the resistance layer is strip-shaped along a line segment where the distance between the semiconductor light emitting layer and one electrode is the shortest.
  • the distance between the semiconductor light emitting layer and the one electrode can be maximized with respect to the resistance layer having the set length.
  • the electrostatic withstand voltage between the semiconductor light emitting layer and the one electrode can be maximized with respect to the set length of the resistance layer, and it is possible to further prevent a short circuit or element destruction due to static electricity. .
  • the third aspect of the invention it is possible to provide a light emitting device that can prevent a short circuit or element destruction due to static electricity.
  • FIG. 3 is a schematic diagram illustrating an example of a planar structure of the semiconductor light emitting element of the first embodiment.
  • FIG. 2 is a sectional view taken along line II-II in FIG.
  • FIG. 3 is a schematic diagram illustrating an example of an arrangement of resistance layers of the semiconductor light emitting element according to the first embodiment. It is a schematic diagram which shows an example of arrangement
  • FIG. 6 is an explanatory diagram showing a manufacturing process of the semiconductor light-emitting element of the first embodiment.
  • FIG. 6 is an explanatory diagram showing a manufacturing process of the semiconductor light-emitting element of the first embodiment.
  • FIG. 6 is an explanatory diagram showing a manufacturing process of the semiconductor light-emitting element of the first embodiment.
  • FIG. 6 is an explanatory diagram showing a manufacturing process of the semiconductor light-emitting element of the first embodiment.
  • FIG. 6 is an explanatory diagram showing a manufacturing process of the semiconductor light-emitting element
  • FIG. 6 is an explanatory diagram showing a manufacturing process of the semiconductor light-emitting element of the first embodiment.
  • FIG. 6 is an explanatory diagram showing a manufacturing process of the semiconductor light-emitting element of the first embodiment.
  • FIG. 6 is an explanatory diagram showing a manufacturing process of the semiconductor light-emitting element of the first embodiment.
  • FIG. 6 is a schematic diagram illustrating an example of a planar structure of a semiconductor light emitting element according to a second embodiment.
  • FIG. 7 is a cross-sectional view taken along line VII-VII in FIG. 6.
  • FIG. 10 is an explanatory diagram showing a manufacturing process of the semiconductor light-emitting element of the second embodiment.
  • FIG. 10 is an explanatory diagram showing a manufacturing process of the semiconductor light-emitting element of the second embodiment.
  • FIG. 10 is an explanatory diagram showing a manufacturing process of the semiconductor light-emitting element of the second embodiment.
  • FIG. 10 is an explanatory diagram showing a manufacturing process of the semiconductor light-emitting element of the second embodiment.
  • FIG. 10 is an explanatory diagram showing a manufacturing process of the semiconductor light-emitting element of the second embodiment.
  • FIG. 10 is an explanatory diagram showing a manufacturing process of the semiconductor light-emitting element of the second embodiment.
  • FIG. 10 is an explanatory diagram showing a manufacturing process of the semiconductor light-emitting element of the second embodiment.
  • FIG. 1 is a schematic view showing an example of a planar structure of the semiconductor light emitting device 100 of Embodiment 1
  • FIG. 2 is a cross-sectional view taken along the line II-II in FIG. Note that FIG. 2 shows a cross-sectional structure of the semiconductor light emitting device 100 for convenience, and does not accurately represent actual dimensions.
  • the semiconductor light emitting device 100 of the first embodiment (hereinafter also referred to as “LED chip” or “light emitting device”) is formed by cutting a wafer on which a plurality of light emitting devices are formed into a rectangular parallelepiped shape with a predetermined size.
  • LED chip or “light emitting device”
  • reference numeral 1 denotes a sapphire substrate.
  • the sapphire substrate 1 (hereinafter referred to as “substrate”) has a rectangular shape in plan view, and the vertical and horizontal dimensions can be set to appropriate values.
  • the semiconductor light emitting device 100 includes a semiconductor light emitting layer (hereinafter referred to as “pn junction”, “LED structure”) in which an n type semiconductor layer 2, an active layer (not shown) and a p type semiconductor layer 3 are stacked on a substrate 1. Are also formed). More specifically, as shown in FIG. 1, the semiconductor light emitting device 100 has an n-type semiconductor layer 2 provided with an electrode 5 on one end side of the substrate 1 (right end side in the example of FIG. 1). On the other end side of the substrate 1 (left end side in the example of FIG. 1), a semiconductor light emitting layer in which an n-type semiconductor layer 2 and a p-type semiconductor layer 3 are stacked is formed.
  • pn junction semiconductor light emitting layer
  • a current diffusion layer 4 is formed on the surface of the p-type semiconductor layer 3, and an electrode 6 is provided on the p-type semiconductor layer 3 (current diffusion layer 4). Further, between the n-type semiconductor layer 2 constituting the semiconductor light emitting layer and the n-type semiconductor layer 2 provided with the electrode 5, for example, a resistance layer 21 having a resistance value of 100 ⁇ or more and a band-like shape in plan view is formed. It is.
  • the electrodes 5 and 6 are external electrodes for connecting to the outside (for example, a mounting substrate on which the semiconductor light emitting element 100 is mounted), and have a circular shape in plan view.
  • the electrodes 5 and 6 have a circular shape in plan view, but the shape is not limited to a circular shape, and may be, for example, a rectangular shape or other shapes.
  • the electrodes 5 and 6 are electrically connected to a wiring portion on a mounting substrate (not shown), and a required voltage is applied between the electrodes 5 and 6. Thereby, the semiconductor light emitting device 100 can emit light.
  • the resistance layer 21 has a band shape in plan view, and the length and width of the resistance layer 21 are set to adjust the resistance value of the resistance layer 21 to a required value (for example, 100 ⁇ or more). can do. And the resistance layer 21 is arrange
  • the semiconductor light emitting layer is formed on a substrate 1 with an AlN buffer layer (not shown), an undoped GaN layer (not shown) having a thickness of about 1 ⁇ m, an n-type semiconductor layer 2 and an active layer (not shown).
  • the p-type semiconductor layer 3 is laminated in this order.
  • the n-type semiconductor layer 2 is composed of, for example, an n-GaN (gallium nitride) layer of about 1 ⁇ m, an n-AlGaInN cladding layer, and the like.
  • the active layer is composed of a GaN / InGaN-MQW (Multi-quantumquantWell) type active layer or the like.
  • the p-type semiconductor layer 3 includes a p-AlGaInN layer, a p-GaN layer of about 0.2 ⁇ m, a p-InGaN layer as a contact layer, and the like. In addition, the structure which does not form an undoped GaN layer may be sufficient.
  • a current diffusion layer 4 is formed on the surface of the p-type semiconductor layer 3 of the semiconductor light emitting layer.
  • the current diffusion layer 4 is, for example, an ITO film (indium tin oxide film) that is a conductive transparent film.
  • a protective film 10 for protecting the n-type semiconductor layer 2, the electrodes 5, 6 and the current diffusion layer 4 is formed.
  • the protective film 10 is, for example, a SiO 2 film.
  • FIG. 3 is a schematic diagram showing an example of the arrangement of the resistance layer 21 of the semiconductor light emitting device 100 of the first embodiment
  • FIG. 4 is a schematic diagram showing an example of the arrangement of the resistance layer 21 as a comparative example.
  • the distance d2 between an arbitrary portion (a portion indicated by reference symbol R) of the resistance layer 21 and the electrode 5 (one electrode) is shortened.
  • the distance d1 between the location (reference R) and the semiconductor light emitting layer is made longer.
  • the resistance is set so that the distance d1 from the semiconductor light emitting layer is increased as the distance d2 to the electrode 5 (electrode on the n-type semiconductor layer 2) is shortened at an arbitrary location (reference R) on the resistance layer 21.
  • Layer 21 is disposed.
  • the resistance value of the resistance layer 21 is relatively large (100 ⁇ or more). 5 flows through a path having a small resistance value between the two. Since the resistance layer 21 is arranged so that the distance d1 from the semiconductor light emitting layer becomes longer as the distance d2 to the electrode 5 becomes shorter at an arbitrary place (symbol R) on the resistance layer 21, a short circuit due to static electricity It is possible to increase the distance between the semiconductor light emitting layer and the electrode 5, and to prevent a short circuit or element destruction due to static electricity.
  • the distance between the semiconductor light emitting layer provided with the electrode 6 and the electrode 5 is as follows. Since it cannot be made sufficiently long, a current due to static electricity flows in a path (indicated by reference numeral B) in which the distance between the semiconductor light emitting layer and the electrode 5 is the shortest, and there is a possibility that a short circuit due to static electricity or element destruction occurs.
  • the resistance layer 21 is arranged in a strip shape along a line segment in which the distance between the semiconductor light emitting layer provided with the electrode 6 and the electrode 5 is the shortest.
  • the resistance layer 21 is arranged along a line segment in which the distance between the semiconductor light emitting layer and the electrode 5 is the shortest.
  • a light-emitting device that can prevent a short circuit or element destruction due to static electricity by electrically connecting the electrodes 5 and 6 of the semiconductor light-emitting element 100 to a wiring portion of a mounting substrate (not shown) with a solder material. Can be realized.
  • FIG. 5 is an explanatory diagram showing a manufacturing process of the semiconductor light emitting device 100 of the first embodiment.
  • MO-CVD metal organic chemical vapor deposition
  • an n-type semiconductor layer 2 composed of an undoped GaN layer of about 1 ⁇ m, an n-GaN layer of about 1 ⁇ m and an n-AlGaInN cladding layer, a GaN / InGaN-MQW type active layer (not shown), and p-AlGaInN
  • An LED structure is generated in which a p-type semiconductor layer 3 composed of a layer, a p-GaN layer of about 0.2 ⁇ m, and a p-InGaN layer as a contact layer is formed in this order. While irradiating the substrate 1 taken out from the MO-CVD apparatus with ultraviolet rays, the substrate 1 is heated to about 400 ° C. to activate the p-type semiconductor layer 3.
  • the n-type semiconductor layer 2 for providing the electrode 5 is exposed by photolithography and dry etching using the photoresist as a mask. At this time, the resistance value of the formed resistance layer 21 can be set by the etching amount.
  • a transparent current diffusion layer 4 (also referred to as “p ohmic electrode”) of an ITO film (indium tin oxide film) is formed to a thickness of about 200 nm by a film formation method such as vacuum evaporation or sputtering, and a lift-off method is performed. To pattern. At this time, an ITO film is formed on the light emitting surface of the semiconductor light emitting device 100. Thereafter, the current diffusion layer 4 is annealed by heating to about 500 ° C. in a tube furnace in a mixed atmosphere of nitrogen and oxygen.
  • the n-type semiconductor layer 2 around the resistance layer 21 is etched by photolithography and dry etching until the substrate 1 is exposed. .
  • the periphery of the rectangular resistance layer 21 illustrated in FIG. 1 is etched until the substrate 1 is exposed.
  • the resistance layer 21 is formed so that the distance from the semiconductor light emitting layer becomes longer as the distance between the arbitrary portion and the electrode 5 becomes shorter. That is, the resistance layer 21 is formed so that the length direction thereof is not parallel to the semiconductor light emitting layer.
  • Cr / Ni / Au is formed by vacuum deposition and patterned by lift-off to form the electrode 5 on the surface of the n-type semiconductor layer, and the electrode 6 on the surface of the semiconductor light emitting layer.
  • a protective film 10 (SiO 2 film) is formed on the entire surface by plasma CVD, and then the protective film 10 on the electrodes 5 and 6 for bonding to the outside is formed by dilute hydrofluoric acid. Remove. Thereafter, the back surface of the wafer is polished and polished, and the wafer thickness is set to 100 ⁇ m, for example. Thereafter, element separation is performed by laser scribing, and the chip is mounted on a package by a method such as die bonding or wire bonding. The completed semiconductor light emitting element 100 is mounted on a mounting substrate with Pb-free solder, thereby completing the light emitting device.
  • the mounting to a package is set as die bonding and wire bonding, it is not limited to this, It can also mount using electroconductive pastes, such as solder.
  • the electrostatic withstand voltage is up to a value (for example, 2 kV or more) due to the crystal structure of the pn junction. Can be improved.
  • the resistive layer 21 is arranged in a strip shape along the line segment where the distance between the semiconductor light emitting layer provided with the electrode 6 and the electrode 5 is the shortest. 1 is not limited to the example of FIG. 1. If the distance from the semiconductor light emitting layer becomes longer as the distance to the electrode 5 becomes shorter at any point on the resistance layer, the arrangement of the resistance layer 21 is not limited. May be anything.
  • the resistance layer 21 is not provided in the lateral direction along the line segment (symbol A), but the length direction of the resistance layer 21 is from the lower right end of the semiconductor light emitting layer toward the electrode 5.
  • the resistance layer 21 may be arranged so as to be inclined (in the upward direction to the right) so as to extend to the right.
  • FIG. 6 is a schematic diagram showing an example of a planar structure of the semiconductor light emitting device 110 of the second embodiment
  • FIG. 7 is a cross-sectional view taken along line VII-VII in FIG.
  • FIG. 7 shows a cross-sectional structure of the semiconductor light emitting device 110 for convenience, and does not accurately represent actual dimensions.
  • the semiconductor light emitting device 110 of the second embodiment has a semiconductor light emitting layer (on which a n-type semiconductor layer 2, an active layer (not shown), and a p-type semiconductor layer 3 are stacked on a substrate 1).
  • a semiconductor light emitting layer on which a n-type semiconductor layer 2, an active layer (not shown), and a p-type semiconductor layer 3 are stacked on a substrate 1).
  • LED structure Also referred to as “LED structure”. More specifically, as shown in FIG. 6, the semiconductor light emitting device 110 is formed with an n-type semiconductor layer 2 in which electrodes 15 and 15 are provided at corners on one diagonal line of the substrate 1 having a rectangular shape in plan view. It is. In addition, a plurality (two in the example of FIG. 6) of p-type semiconductor layers 3 are separately arranged at corners on another diagonal line of the substrate 1.
  • One n-type semiconductor layer 2 (for example, the n-type semiconductor layer 2 in the upper right corner in FIG. 6) and the n-type semiconductor layer 2 separated from the n-type semiconductor layer 2 (for example, in the lower right corner in FIG. 6)
  • a wiring layer 16 is disposed between one p-type semiconductor layer 3 (p-type semiconductor layer 3 in the lower right corner of FIG. 6) stacked on the n-type semiconductor layer 2), and one n-type semiconductor layer 2 (n-type semiconductor layer 2 in the upper right corner of FIG. 6) and another p-type semiconductor layer 3 (p-type semiconductor layer 3 in the upper left corner of FIG. 6) are stacked.
  • a resistive layer 21 is arranged between the n-type semiconductor layer 2).
  • the other n-type semiconductor layer 2 (for example, the n-type semiconductor layer 2 in the lower left corner of FIG. 6) and the n-type semiconductor layer 2 separated from the n-type semiconductor layer 2 (for example, the upper left corner of FIG. 6).
  • a wiring layer 16 is arranged between the other p-type semiconductor layer 3 (p-type semiconductor layer 3 in the upper left corner of FIG. 6) stacked on the n-type semiconductor layer 2) and the other n-type semiconductor layer. 2 (n-type semiconductor layer 2 in the lower left corner of FIG. 6) and one p-type semiconductor layer 3 (p-type semiconductor layer 3 in the lower right corner of FIG. 6) are stacked.
  • a resistive layer 21 is arranged between the n-type semiconductor layer 2).
  • a current diffusion layer 4 is formed on the surface of each p-type semiconductor layer 3.
  • Each resistance layer 21 has a rectangular shape in plan view, and the lateral dimension of the resistance layer 21 (the length between the n-type semiconductor layer 2 on which the electrode 15 is formed and the n-type semiconductor layer 2 constituting the semiconductor light emitting layer). ) And the vertical dimension (width) are appropriately adjusted so that the resistance value is 100 ⁇ or more.
  • the distance from the semiconductor light emitting layer increases as the distance to the electrode 15 decreases at any point on the resistance layer 21. Since the resistance layer 21 is disposed on the substrate, the distance between the semiconductor light emitting layer and the electrode 15 that is likely to cause a short circuit due to static electricity can be increased, and a short circuit or element destruction due to static electricity can be prevented.
  • the resistive layer 21 in a strip shape along the line segment where the distance between the semiconductor light emitting layer and the electrode 15 is the shortest, the semiconductor light emitting layer and the electrode 15 Can be the longest distance.
  • the electrostatic withstand voltage between the semiconductor light emitting layer and the electrode 15 can be maximized with respect to the set length of the resistance layer 21, and a short circuit or element destruction due to static electricity can be further prevented. .
  • the stacked structure of the semiconductor light emitting device 110 is the same as that of the semiconductor light emitting device 100, description thereof is omitted.
  • FIG. 8 is an explanatory view showing a manufacturing process of the semiconductor light emitting device 110 of the second embodiment.
  • MO-CVD metal organic chemical vapor deposition
  • an n-type semiconductor layer 2 composed of an undoped GaN layer of about 1 ⁇ m, an n-GaN layer of about 1 ⁇ m and an n-AlGaInN cladding layer, a GaN / InGaN-MQW type active layer (not shown), and p-AlGaInN
  • An LED structure is generated in which a p-type semiconductor layer 3 composed of a layer, a p-GaN layer of about 0.2 ⁇ m, and a p-InGaN layer as a contact layer is formed in this order. While irradiating the substrate 1 taken out from the MO-CVD apparatus with ultraviolet rays, the substrate 1 is heated to about 400 ° C. to activate the p-type semiconductor layer 3.
  • the n-type semiconductor layer 2 for providing the electrode 15 is exposed by photolithography and dry etching using the photoresist as a mask.
  • the resistance value of the formed resistance layer 21 can be set by the etching amount.
  • two pn junctions are separated and formed in order to connect two separated and independent semiconductor light emitting layers (LED structures) in antiparallel.
  • a transparent current diffusion layer 4 (also referred to as “p ohmic electrode”) of an ITO film (indium tin oxide film) is formed to a thickness of about 200 nm by a film formation method such as vacuum evaporation or sputtering, and a lift-off method is performed. To pattern. At this time, an ITO film is formed on the light emitting surface of the semiconductor light emitting device 100. Thereafter, the current diffusion layer 4 is annealed by heating to about 500 ° C. in a tube furnace in a mixed atmosphere of nitrogen and oxygen.
  • the n-type semiconductor layer 2 around the resistance layer 21 is etched by photolithography and dry etching until the substrate 1 is exposed.
  • the periphery of the rectangular resistance layer 21 illustrated in FIG. 6 is etched until the substrate 1 is exposed.
  • the resistance layer 21 is formed so that the distance from the semiconductor light emitting layer becomes longer as the distance between the arbitrary portion and the electrode 15 becomes shorter. That is, the resistance layer 21 is formed so that the length direction thereof is not parallel to the semiconductor light emitting layer.
  • etching is performed so that the two pn junctions formed earlier are electrically independent.
  • a protective film (SiO 2 film) 10 is formed on the entire surface by plasma CVD, and then a portion where the electrode 15 is provided and a portion where the wiring layer 16 is connected are diluted with hydrofluoric acid. The protective film 10 is removed.
  • Cr / Ni / Au is formed by vacuum deposition and patterned by lift-off to form each electrode 15 on the surface of the n-type semiconductor layer, and the surface of the n-type semiconductor layer 2 and the current.
  • a wiring layer 16 that connects the surface of the diffusion layer 4 is formed.
  • a protective film 11 (SiO 2 film) is formed on the entire surface by plasma CVD, and then the protective film 11 at each electrode 15 portion for bonding with the outside is removed by diluted hydrofluoric acid. To do. Thereafter, the back surface of the wafer is polished and polished, and the wafer thickness is set to 100 ⁇ m, for example. Thereafter, element separation is performed by laser scribing, and the semiconductor light emitting element 110 having a semiconductor light emitting layer (LED structure) connected in antiparallel is completed by mounting on a package by a method such as die bonding or wire bonding. The completed semiconductor light emitting device 110 is mounted on a mounting substrate with Pb-free solder, thereby completing the light emitting device.
  • the mounting to a package is set as die bonding and wire bonding, it is not limited to this, It can also mount using electroconductive pastes, such as solder.
  • the semiconductor light emitting device 110 of the second embodiment no short circuit is observed due to static electricity between the electrode 15 and the pn junction, and the electrostatic withstand voltage is improved to a value (for example, 2 kV or more) due to the crystal structure of the pn junction. be able to.

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Abstract

　静電気による短絡又は素子破壊を防止することができる半導体発光素子及び発光装置を提供する。　半導体発光素子は、基板上にｎ型半導体層、活性層及びｐ型半導体層を積層した半導体発光層が形成してある。半導体発光素子は、ｎ型半導体層の表面に設けられた一の電極と、ｐ型半導体層に接続された他の電極と、半導体発光層を構成するｎ型半導体層と一の電極が設けられたｎ型半導体層との間に形成され、抵抗値が１００Ω以上の抵抗層とを備え、抵抗層の任意の箇所と一の電極との距離が短くなるに応じて、当該箇所と半導体発光層との距離が長くなる。

Description

半導体発光素子及び発光装置
　本発明は、基板上にｎ型半導体層、活性層及びｐ型半導体層を積層した半導体発光層が形成された半導体発光素子及び該半導体発光素子を備える発光装置に関する。
　半導体材料から構成される電流制限抵抗をモノリシックＡＣ／ＤＣ　ＬＥＤチップ上に一体化された発光素子がある（特許文献１）。
国際公開第２００８／０４５５９２号
　しかし、特許文献１のような発光素子にあっては、抵抗層は、半導体発光層と外部に接続するための電極との間に配置されており、抵抗層の抵抗値は比較的大きい。このため、基板上で抵抗層を半導体発光層と平行になるように配置した場合、半導体発光層と電極との間の比較的抵抗値が小さい箇所で静電気による短絡又は素子破壊が発生するおそれがある。
　本発明は斯かる事情に鑑みてなされたものであり、静電気による短絡又は素子破壊を防止することができる半導体発光素子及び該半導体発光素子を備える発光装置を提供することを目的とする。
　第１発明に係る半導体発光素子は、基板上にｎ型半導体層、活性層及びｐ型半導体層を積層した半導体発光層が形成された半導体発光素子において、前記ｎ型半導体層の表面に設けられた一の電極と、前記ｐ型半導体層に接続された他の電極と、前記半導体発光層を構成するｎ型半導体層と前記一の電極が設けられたｎ型半導体層との間に形成され、抵抗値が１００Ω以上の抵抗層とを備え、前記抵抗層の任意の箇所と前記一の電極との距離が短くなるに応じて、前記箇所と前記半導体発光層との距離が長くなることを特徴とする。
　第２発明に係る半導体発光素子は、第１発明において、前記半導体発光層と一の電極との距離が最短となる線分に沿って前記抵抗層を帯状に配置してあることを特徴とする。
　第３発明に係る発光装置は、前述の発明に係る半導体発光素子と、該半導体発光素子を実装した実装基板とを備えることを特徴とする。
　第１発明にあっては、半導体発光素子は、基板上にｎ型半導体層、活性層及びｐ型半導体層を積層した半導体発光層を形成してあり、ｎ型半導体層の表面に設けられた一の電極と、ｐ型半導体層に接続された他の電極と、半導体発光層を構成するｎ型半導体層と当該一の電極が設けられたｎ型半導体層との間に形成され、抵抗値が１００Ω以上の抵抗層とを備える。すなわち、一の電極が設けられたｎ型半導体層と、他の電極が設けられた半導体発光層を構成するｎ型半導体との間に抵抗層を設けてある。そして、抵抗層の任意の箇所と当該一の電極との距離が短くなるに応じて、当該箇所と半導体発光層との距離が長くなるようにしてある。すなわち、抵抗層上の任意の箇所が、一の電極（ｎ型半導体層上の電極）までの距離が短くなるにつれて、半導体発光層からの距離が長くなるように抵抗層を配置してある。これにより、静電気による短絡が生じやすい、半導体発光層と一の電極との距離を長くすることができ、静電気による短絡又は素子破壊を防止することができる。
　第２発明にあっては、半導体発光層と一の電極との距離が最短となる線分に沿って抵抗層を帯状に配置してある。抵抗層の抵抗値を所要の値にすべく、例えば、抵抗層の長さ及び幅を設定した場合、半導体発光層と一の電極との距離が最短となる線分に沿って抵抗層を帯状に配置することにより、設定した長さの抵抗層に対して、半導体発光層と一の電極との距離を最も長くすることができる。これにより、設定された抵抗層の長さに対して、半導体発光層と一の電極との間の静電耐圧を最も大きくすることができ、一層静電気による短絡又は素子破壊を防止することができる。
　第３発明にあっては、静電気による短絡又は素子破壊を防止することができる発光装置を提供することができる。
　本発明によれば、静電気による短絡又は素子破壊を防止することができる。
実施の形態１の半導体発光素子の平面構造の一例を示す模式図である。 図１のＩＩ－ＩＩ線から見た断面図である。 実施の形態１の半導体発光素子の抵抗層の配置の一例を示す模式図である。 比較例としての抵抗層の配置の一例を示す模式図である。 実施の形態１の半導体発光素子の製造工程を示す説明図である。 実施の形態１の半導体発光素子の製造工程を示す説明図である。 実施の形態１の半導体発光素子の製造工程を示す説明図である。 実施の形態１の半導体発光素子の製造工程を示す説明図である。 実施の形態１の半導体発光素子の製造工程を示す説明図である。 実施の形態１の半導体発光素子の製造工程を示す説明図である。 実施の形態２の半導体発光素子の平面構造の一例を示す模式図である。 図６のＶＩＩ－ＶＩＩ線から見た断面図である。 実施の形態２の半導体発光素子の製造工程を示す説明図である。 実施の形態２の半導体発光素子の製造工程を示す説明図である。 実施の形態２の半導体発光素子の製造工程を示す説明図である。 実施の形態２の半導体発光素子の製造工程を示す説明図である。 実施の形態２の半導体発光素子の製造工程を示す説明図である。 実施の形態２の半導体発光素子の製造工程を示す説明図である。 実施の形態２の半導体発光素子の製造工程を示す説明図である。
（実施の形態１）
　以下、本発明をその実施の形態を示す図面に基づいて説明する。図１は実施の形態１の半導体発光素子１００の平面構造の一例を示す模式図であり、図２は図１のＩＩ－ＩＩ線から見た断面図である。なお、図２は半導体発光素子１００の断面構造を便宜的に示すものであり、実際の寸法を正確に表すものではない。
　実施の形態１の半導体発光素子１００（以下、「ＬＥＤチップ」、「発光素子」ともいう。）は、複数の発光素子が形成されたウエハを所定の寸法で直方体状に切断して発光素子を分離したものであり、例えば、ＬＥＤチップである。図１及び図２において、１はサファイア基板である。サファイア基板１（以下、「基板」という。）は平面視が矩形状であり、縦横寸法は、適宜の値とすることができる。
　実施の形態１の半導体発光素子１００は、基板１上にｎ型半導体層２、活性層（不図示）及びｐ型半導体層３を積層した半導体発光層（以下、「ｐｎジャンクション」、「ＬＥＤ構造」とも称する）が形成してある。より具体的には、図１に示すように、半導体発光素子１００は、基板１の一端側（図１の例では右端側）に電極５を設けたｎ型半導体層２を形成してある。基板１の他端側（図１の例では左端側）には、ｎ型半導体層２及びｐ型半導体層３などを積層した半導体発光層を形成してある。
　ｐ型半導体層３の表面には電流拡散層４を形成してあり、ｐ型半導体層３（電流拡散層４）上には、電極６を設けてある。また、半導体発光層を構成するｎ型半導体層２と電極５が設けられたｎ型半導体層２との間には、例えば、抵抗値が１００Ω以上であり平面視が帯状の抵抗層２１を形成してある。
　電極５、６は、外部（例えば、半導体発光素子１００を実装する実装基板）と接続するための外部電極であり、平面視が円形状をなす。なお、図１において、電極５、６は、平面視が円形状であるが、形状は円形状に限定されるものではなく、例えば、矩形状や他の形状であってもよい。電極５、６は、実装基板（不図示）上の配線部に電気的に接続され、電極５、６間には所要の電圧が印加される。これにより、半導体発光素子１００を発光させることができる。
　抵抗層２１は、図１に示すように、平面視が帯状であり、抵抗層２１の抵抗値を所要の値（例えば、１００Ω以上）に調整すべく抵抗層２１の長さ及び幅などを設定することができる。そして、抵抗層２１は、半導体発光層と電極５（一の電極）との距離が最短となる線分（図１の符号Ａで示す線分）に沿って配置してある。
　図２に示すように、半導体発光層は、基板１上に、ＡｌＮバッファ層（不図示）、約１μｍの厚みのアンドープＧａＮ層（不図示）、ｎ型半導体層２、活性層（不図示）、ｐ型半導体層３がこの順に積層してある。ｎ型半導体層２は、例えば、約１μｍ程度のｎ－ＧａＮ（窒化ガリウム）層、ｎ－ＡｌＧａＩｎＮクラッド層などから成る。また、活性層は、ＧａＮ／ＩｎＧａＮ－ＭＱＷ（Multi-quantum Well、多重量子井戸層）型活性層などから成る。また、ｐ型半導体層３は、ｐ－ＡｌＧａＩｎＮ層、約０．２μｍ程度のｐ－ＧａＮ層、コンタクト層としてのｐ－ＩｎＧａＮ層などから成る。なお、アンドープＧａＮ層を形成しない構成であってもよい。
　半導体発光層のｐ型半導体層３の表面には、電流拡散層４を形成してある。電流拡散層４は、例えば、導電性の透明膜であるＩＴＯ膜（インジウム錫酸化膜）である。
　また、図２に示すように、ｎ型半導体層２、電極５、６、電流拡散層４を保護するための保護膜１０を形成してある。保護膜１０は、例えば、ＳｉＯ2 膜などである。
　図３は実施の形態１の半導体発光素子１００の抵抗層２１の配置の一例を示す模式図であり、図４は比較例としての抵抗層２１の配置の一例を示す模式図である。図３に示すように、実施の形態１の半導体発光素子１００においては、抵抗層２１の任意の箇所（符号Ｒで示す箇所）と電極５（一の電極）との距離ｄ２が短くなるに応じて、箇所（符号Ｒ）と半導体発光層との距離ｄ１が長くなるようにしてある。すなわち、抵抗層２１上の任意の箇所（符号Ｒ）が、電極５（ｎ型半導体層２上の電極）までの距離ｄ２が短くなるにつれて、半導体発光層からの距離ｄ１が長くなるように抵抗層２１を配置してある。
　電極５、６間に静電気やノイズ等により電圧が印加された場合、抵抗層２１の抵抗値が比較的大きい（１００Ω以上）ので、静電気等による電流は、電極６を設けた半導体発光層と電極５との間の抵抗値が小さい経路を介して流れることになる。抵抗層２１上の任意の箇所（符号Ｒ）が、電極５までの距離ｄ２が短くなるにつれて、半導体発光層からの距離ｄ１が長くなるように抵抗層２１を配置してあるので、静電気による短絡が生じやすい、半導体発光層と電極５との距離を長くすることができ、静電気による短絡又は素子破壊を防止することができる。
　一方、図４に例示するように、半導体発光層に対して抵抗層２１の長さ方向が平行になるように配置した場合、電極６を設けた半導体発光層と電極５との間の距離を十分長くすることができないので、半導体発光層と電極５との距離が最短となる経路（符号Ｂで示す）において、静電気等による電流が流れ、静電気による短絡又は素子破壊が発生するおそれがある。
　また、実施の形態１の半導体発光素子１００にあっては、電極６を設けた半導体発光層と電極５との距離が最短となる線分に沿って抵抗層２１を帯状に配置してある。抵抗層２１の抵抗値を所要の値にすべく、例えば、抵抗層２１の長さ及び幅を設定した場合、半導体発光層と電極５との距離が最短となる線分に沿って抵抗層２１を帯状に配置することにより、設定した長さの抵抗層２１に対して、半導体発光層と電極５との距離を最も長くすることができる。これにより、設定された抵抗層２１の長さに対して、半導体発光層と電極５との間の静電耐圧を最も大きくすることができ、一層静電気による短絡又は素子破壊を防止することができる。
　また、前述の半導体発光素子１００の電極５、６を実装基板（不図示）の配線部にはんだ材により電気的に接続することにより、静電気による短絡又は素子破壊を防止することができる発光装置を実現することができる。
　次に実施の形態１の半導体発光素子１００の製造方法について説明する。図５は実施の形態１の半導体発光素子１００の製造工程を示す説明図である。以下、図５Ａから図５Ｆに沿って説明する。図５Ａに示すように、有機金属化学気相成長法（ＭＯ－ＣＶＤ法）により、基板（サファイア基板）１上に、最初に約４００℃でＡｌＮバッファ層(不図示)を成長させる。その後、約１μｍのアンドープＧａＮ層、約１μｍのｎ－ＧａＮ層及びｎ－ＡｌＧａＩｎＮクラッド層などからなるｎ型半導体層２、ＧａＮ／ＩｎＧａＮ－ＭＱＷ型の活性層（不図示）、さらに、ｐ－ＡｌＧａＩｎＮ層、約０．２μｍ程度のｐ－ＧａＮ層及びコンタクト層としてのｐ－ＩｎＧａＮ層などからなるｐ型半導体層３をこの順に形成したＬＥＤ構造を生成する。ＭＯ－ＣＶＤ装置から取り出した基板１に紫外線を照射しながら、約４００℃に加熱し、ｐ型半導体層３の活性化を行う。
　図５Ｂに示すように、フォトリソグラフィとドライエッチングにより、フォトレジストをマスクとして、電極５を設けるためのｎ型半導体層２を露出させる。このときに、エッチング量により、形成される抵抗層２１の抵抗値を設定することができる。
　図５Ｃに示すように、真空蒸着あるいはスパッタリング等の成膜法によりＩＴＯ膜（インジウム錫酸化膜）の透明の電流拡散層４（「ｐオーミック電極」とも称する）を約２００ｎｍ成膜し、リフトオフ法によりパターニングする。このときに、半導体発光素子１００の発光面にＩＴＯ膜が形成される。この後、窒素及び酸素の混合雰囲気中でチューブ炉により約５００℃に加熱し、電流拡散層４のアニールを行う。
　次に、図５Ｄに示すように、所要の幅の抵抗層２１を形成するため、フォトリソグラフィとドライエッチングにより、抵抗層２１の周辺のｎ型半導体層２を基板１が露出するまでエッチングを行う。例えば、図１に例示した矩形状の抵抗層２１の周辺は、基板１が露出するまでエッチングされている。また、このときに、抵抗層２１は、任意の箇所と電極５との距離が短くなるに応じて、半導体発光層との距離が長くなるように形成する。すなわち、抵抗層２１の長さ方向が半導体発光層に対して平行にならないように形成する。
　次に、図５Ｅに示すように、真空蒸着によりＣｒ／Ｎｉ／Ａｕを製膜し、リフトオフによりパターニングして、ｎ型半導体層の表面に電極５を形成し、半導体発光層の表面に電極６を形成する。
　図５Ｆに示すように、プラズマＣＶＤにより、保護膜１０（ＳｉＯ2 膜）を全面に成膜し、その後希釈フッ酸により、外部との接合のための電極５、６の部分の保護膜１０を除去する。その後、ウエハの裏面を研磨・ポリッシュを行い、例えば、ウエハの厚みを１００μｍとする。その後、レーザスクライビングにより素子分離を行い、ダイボンディング、ワイヤボンディング等の方法でパッケージに実装する。完成した半導体発光素子１００は、Ｐｂフリーはんだにより実装基板に実装することにより発光装置が完成する。なお、パッケージへの実装をダイボンディング、ワイヤボンディングとしているが、これに限定されるものではなく、はんだ等の導電性ペーストを用いて実装することもできる。
　本実施の形態の半導体発光素子１００にあっては、電極５とｐｎジャンクション間の静電気により短絡は見られなくなり、静電耐圧は、ｐｎジャンクションの結晶構造に起因した値（例えば、２ｋＶ以上）まで改善することができる。
　上述の図１の例では、電極６を設けた半導体発光層と電極５との距離が最短となる線分に沿って抵抗層２１を帯状に配置する構成であったが、抵抗層２１の配置は図１の例に限定されるものではなく、抵抗層上の任意の箇所が、電極５までの距離が短くなるにつれて、半導体発光層からの距離が長くなるのであれば、抵抗層２１の配置はどのようなものであってもよい。例えば、図１の例において、抵抗層２１を線分（符号Ａ）に沿って横方向に設けるのではなく、抵抗層２１の長さ方向が、半導体発光層の右下端部から電極５の方へ延びるように斜め（右上がりの方向）になるように抵抗層２１を配置してもよい。
（実施の形態２）
　図６は実施の形態２の半導体発光素子１１０の平面構造の一例を示す模式図であり、図７は図６のＶＩＩ－ＶＩＩ線から見た断面図である。なお、図７は半導体発光素子１１０の断面構造を便宜的に示すものであり、実際の寸法を正確に表すものではない。
　実施の形態２の半導体発光素子１１０は、実施の形態１の例と同様に、基板１上にｎ型半導体層２、活性層（不図示）及びｐ型半導体層３を積層した半導体発光層（「ＬＥＤ構造」とも称する）が形成してある。より具体的には、図６に示すように、半導体発光素子１１０は、平面視が矩形状の基板１の一の対角線上の角部に電極１５、１５を設けたｎ型半導体層２を形成してある。また、基板１の他の対角線上の角部に、複数（図６の例では、２つ）のｐ型半導体層３を分離して配置してある。
　一方のｎ型半導体層２（例えば、図６の右上角部のｎ型半導体層２）と、当該ｎ型半導体層２から分離されたｎ型半導体層２（例えば、図６の右下角部のｎ型半導体層２）に積層された一のｐ型半導体層３（図６の右下角部のｐ型半導体層３）との間に配線層１６を配置してあり、一方のｎ型半導体層２（図６の右上角部のｎ型半導体層２）と他のｐ型半導体層３（図６の左上角部のｐ型半導体層３）を積層したｎ型半導体層２（左上角部のｎ型半導体層２）との間に抵抗層２１を配置してある。
　また、他方のｎ型半導体層２（例えば、図６の左下角部のｎ型半導体層２）と、当該ｎ型半導体層２から分離されたｎ型半導体層２（例えば、図６の左上角部のｎ型半導体層２）に積層された他のｐ型半導体層３（図６の左上角部のｐ型半導体層３）との間に配線層１６を配置し、他方のｎ型半導体層２（図６の左下角部のｎ型半導体層２）と一のｐ型半導体層３（図６の右下角部のｐ型半導体層３）を積層したｎ型半導体層２（右下角部のｎ型半導体層２）との間に抵抗層２１を配置してある。各ｐ型半導体層３の表面には電流拡散層４を形成してある。
　各抵抗層２１は、平面視が矩形状をなし、抵抗層２１の横寸法（電極１５が形成されたｎ型半導体層２と半導体発光層を構成するｎ型半導体層２との間の長さ）及び縦寸法（幅）を適宜調整することにより、抵抗値を１００Ω以上としてある。
　実施の形態２の半導体発光素子１１０においても、実施の形態１と同様に、抵抗層２１上の任意の箇所が、電極１５までの距離が短くなるにつれて、半導体発光層からの距離が長くなるように抵抗層２１を配置してあるので、静電気による短絡が生じやすい、半導体発光層と電極１５との距離を長くすることができ、静電気による短絡又は素子破壊を防止することができる。
　また、半導体発光層と電極１５との距離が最短となる線分に沿って抵抗層２１を帯状に配置することにより、設定した長さの抵抗層２１に対して、半導体発光層と電極１５との距離を最も長くすることができる。これにより、設定された抵抗層２１の長さに対して、半導体発光層と電極１５との間の静電耐圧を最も大きくすることができ、一層静電気による短絡又は素子破壊を防止することができる。
　半導体発光素子１１０の積層構造は、半導体発光素子１００と同様であるので説明は省略する。
　次に実施の形態２の半導体発光素子１１０の製造方法について説明する。図８は実施の形態２の半導体発光素子１１０の製造工程を示す説明図である。以下、図８Ａから図８Ｇに沿って説明する。図８Ａに示すように、有機金属化学気相成長法（ＭＯ－ＣＶＤ法）により、基板（サファイア基板）１上に、最初に約４００℃でＡｌＮバッファ層(不図示)を成長させる。その後、約１μｍのアンドープＧａＮ層、約１μｍのｎ－ＧａＮ層及びｎ－ＡｌＧａＩｎＮクラッド層などからなるｎ型半導体層２、ＧａＮ／ＩｎＧａＮ－ＭＱＷ型の活性層（不図示）、さらに、ｐ－ＡｌＧａＩｎＮ層、約０．２μｍ程度のｐ－ＧａＮ層及びコンタクト層としてのｐ－ＩｎＧａＮ層などからなるｐ型半導体層３をこの順に形成したＬＥＤ構造を生成する。ＭＯ－ＣＶＤ装置から取り出した基板１に紫外線を照射しながら、約４００℃に加熱し、ｐ型半導体層３の活性化を行う。
　図８Ｂに示すように、フォトリソグラフィとドライエッチングにより、フォトレジストをマスクとして、電極１５を設けるためのｎ型半導体層２を露出させる。このときに、エッチング量により、形成される抵抗層２１の抵抗値を設定することができる。また、このときに、分離独立した２つ半導体発光層（ＬＥＤ構造）を逆並列に接続するためにｐｎ接合を分離独立させて２つ形成する。
　図８Ｃに示すように、真空蒸着あるいはスパッタリング等の成膜法によりＩＴＯ膜（インジウム錫酸化膜）の透明の電流拡散層４（「ｐオーミック電極」とも称する）を約２００ｎｍ成膜し、リフトオフ法によりパターニングする。このときに、半導体発光素子１００の発光面にＩＴＯ膜が形成される。この後、窒素及び酸素の混合雰囲気中でチューブ炉により約５００℃に加熱し、電流拡散層４のアニールを行う。
　次に、図８Ｄに示すように、所要の幅の抵抗層２１を形成するため、フォトリソグラフィとドライエッチングにより、抵抗層２１の周辺のｎ型半導体層２を基板１が露出するまでエッチングを行う。例えば、図６に例示した矩形状の抵抗層２１の周辺は、基板１が露出するまでエッチングされている。また、このときに、抵抗層２１は、任意の箇所と電極１５との距離が短くなるに応じて、半導体発光層との距離が長くなるように形成する。すなわち、抵抗層２１の長さ方向が半導体発光層に対して平行にならないように形成する。また、このときに、先に形成した２つのｐｎ接合が電気的に独立するようにエッチングを行う。
　次に、図８Ｅに示すように、プラズマＣＶＤにより、保護膜（ＳｉＯ2 膜）１０を全面に成膜し、その後、希釈フッ酸により、電極１５を設ける部分、配線層１６を接続する部分の保護膜１０を除去する。
　図８Ｆに示すように、真空蒸着によりＣｒ／Ｎｉ／Ａｕを製膜し、リフトオフによりパターニングして、ｎ型半導体層の表面に各電極１５を形成するとともに、ｎ型半導体層２の表面と電流拡散層４の表面とを接続する配線層１６を形成する。
　図８Ｇに示すように、プラズマＣＶＤにより、保護膜１１（ＳｉＯ2 膜）を全面に成膜し、その後希釈フッ酸により、外部との接合のための各電極１５の部分の保護膜１１を除去する。その後、ウエハの裏面を研磨・ポリッシュを行い、例えば、ウエハの厚みを１００μｍとする。その後、レーザスクライビングにより素子分離を行い、ダイボンディング、ワイヤボンディング等の方法でパッケージに実装し、逆並列に接続された半導体発光層（ＬＥＤ構造）を有する半導体発光素子１１０を完成させる。完成した半導体発光素子１１０は、Ｐｂフリーはんだにより実装基板に実装することにより発光装置が完成する。なお、パッケージへの実装をダイボンディング、ワイヤボンディングとしているが、これに限定されるものではなく、はんだ等の導電性ペーストを用いて実装することもできる。
　実施の形態２の半導体発光素子１１０においても、電極１５とｐｎジャンクション間の静電気により短絡は見られなくなり、静電耐圧は、ｐｎジャンクションの結晶構造に起因した値（例えば、２ｋＶ以上）まで改善することができる。
　１　サファイア基板（基板）
　２　ｎ型半導体層
　３　ｐ型半導体層
　４　電流拡散層
　５、６、１５　電極
　１６　配線層
　２１　抵抗層

Claims (3)

  1. 　基板上にｎ型半導体層、活性層及びｐ型半導体層を積層した半導体発光層が形成された半導体発光素子において、
    　前記ｎ型半導体層の表面に設けられた一の電極と、
    　前記ｐ型半導体層に接続された他の電極と、
    　前記半導体発光層を構成するｎ型半導体層と前記一の電極が設けられたｎ型半導体層との間に形成され、抵抗値が１００Ω以上の抵抗層と
    　を備え、
    　前記抵抗層の任意の箇所と前記一の電極との距離が短くなるに応じて、前記箇所と前記半導体発光層との距離が長くなることを特徴とする半導体発光素子。
  2. 　前記半導体発光層と一の電極との距離が最短となる線分に沿って前記抵抗層を帯状に配置してあることを特徴とする請求項１に記載の半導体発光素子。
  3. 　請求項１又は請求項２に記載の半導体発光素子と、該半導体発光素子を実装した実装基板とを備えることを特徴とする発光装置。
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