WO2015056425A1 - データ記憶制御装置 - Google Patents
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- H02J7/16—Regulation of the charging current or voltage by variation of field
Definitions
- the memory card power supply circuit operates at 1 MHz, the multiplied frequency may interfere with the keyless entry system. For this reason, for example, when the driver of the vehicle turns off the accessory power source and leaves the vehicle, there is a possibility that a problem that the door cannot be locked even if the door is locked can occur.
- An object of the present invention is to provide a data storage control device capable of suppressing the occurrence of the above.
- the power supply interruption detection circuit 8 receives the + B voltage, detects whether or not the + B voltage instantaneous interruption has occurred, and detects that the + B voltage instantaneous interruption has been detected. Is output to the sub-microcomputer 4. Note that the instantaneous power interruption detection circuit 8 of the present embodiment determines that an instantaneous interruption of the + B voltage has occurred when the + B voltage is equal to or less than a preset instantaneous interruption determination value (for example, 4.5 V).
- a preset instantaneous interruption determination value for example, 4.5 V.
- the main-side card control signal for controlling the output of the card operating voltage VDD is input from the main microcomputer 3 to the main control signal input terminal 14.
- the sub-control signal input terminal 15 receives a sub-side card control signal for controlling the output of the card operating voltage VDD from the sub-microcomputer 4.
- a card detection signal is input from the card slot 6 to the card detection input terminal 16.
- the transistor 31 is an NPN type transistor, and has a collector, a base, and an emitter.
- the collector of the transistor 31 is connected to the 3.3V voltage input terminal 12 through the resistor 32.
- the base of the transistor 31 is connected to the main control signal input terminal 14 via the resistor 33.
- the emitter of the transistor 31 is connected to the ground terminal 13.
- the resistor 34 has one end connected to the base of the transistor 31 and the other end grounded.
- the power-on determination unit 26 includes a negative OR circuit 51, transistors 52 and 53, and resistors 54, 55, 56, 57, 58, and 59.
- the negative OR circuit 51 has a first input terminal, a second input terminal, an output terminal, and a power supply voltage terminal, performs a negative OR operation on signals input to the first input terminal and the second input terminal, and obtains an operation result. Is output from the output terminal.
- the first input terminal is connected to the collector of the transistor 52.
- the second input terminal is connected to the card detection input terminal 16.
- the output terminal is connected to the base of the transistor 53 via the resistor 54.
- the transistor 52 is an NPN type transistor, and has a collector, a base, and an emitter.
- the collector of the transistor 52 is connected to the 3.3V voltage input terminal 12 through the resistor 55.
- the base of the transistor 52 is connected to the voltage output terminal Vout of the capacitor charging IC 21 via the resistor 56.
- the emitter of the transistor 52 is connected to the ground terminal 13.
- the resistor 57 has one end connected to the base of the transistor 52 and the other end grounded.
- the voltage of the backup capacitor 22 is equal to or higher than the backup possible voltage (eg, 1.3 V in this embodiment)
- the divided voltage of the resistor 57 by the resistors 56 and 57 is set higher than the ON voltage of the transistor 52.
- the resistance values of the resistors 56 and 57 are set.
- the backup-capable voltage is a voltage at which the backup capacitor 22 can accumulate a charge amount for the backup time.
- the transistor 52 when the voltage of the backup capacitor 22 rises due to the charging of the backup capacitor 22, the transistor 52 is turned on, and the first input terminal of the negative OR circuit 51 is at the low level. It becomes. Further, when the card detection input terminal 16 is at a low level, the second input terminal of the NOR circuit 51 is at a low level.
- the main microcomputer 3 when the ON notification output terminal 18 is at the high level when the charging period ends, the main microcomputer 3 does not set the main control signal input terminal 14 to the low level. Thereby, the operation of the DC / DC converter 23 is prohibited and the memory card 5 can be prevented from being turned on.
- the DC / DC converter 23 outputs the card operating voltage VDD from the voltage output terminal Vout for at least 250 ms (refer to the backup period (time t05 to t06) in the figure).
- the sub-microcomputer 4 sets the sub-control signal input terminal 15 to the high level at time t24.
- the sub-microcomputer 4 sets the sub-control signal input terminal 15 to the high level after 250 ms or more has elapsed since the main microcomputer 3 was turned on.
- the power supply interruption detection circuit 8 outputs an instantaneous interruption detection signal to the sub-microcomputer 4. Then, when the instantaneous interruption detection signal is input, the sub microcomputer 4 sets the sub control signal input terminal 15 to the low level. As a result, the second input terminal of the OR circuit 41 becomes low level.
- the data storage control device 1 configured as described above controls a memory card 5 which is mounted with a data rewritable non-volatile memory and operates by receiving power supply from the outside.
- the shutdown signal control unit 24 includes a transistor 31.
- One end of the transistor 31 is connected to the second input terminal of the OR circuit 41, and a low level is applied to the other end. Therefore, the second input terminal of the OR circuit 41 can be set to a low level by changing the transistor 31 from the off state to the on state.
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Abstract
データ記憶制御装置は、データ書き換え可能な不揮発性メモリを搭載して外部から電源供給を受けて動作するメモリカードを制御する。ＤＣ／ＤＣコンバータ（２３）は、＋Ｂ電圧からの電源供給を受けて、メモリカードを動作させるためのカード動作電圧ＶＤＤを生成する。メインマイコン、シャットダウン信号制御部（２４）およびトランジスタ（４２）は、車両のアクセサリ電源がオフになった後においてディレイドＡＣＣが完了すると、メイン制御信号入力端子（１４）をハイレベルにすることにより、ＤＣ／ＤＣコンバータ（２３）のシャットダウン端子ＳＨＤＮをローレベルにして、ＤＣ／ＤＣコンバータ（２３）の動作を停止させる。これにより、車両のアクセサリ電源がオフになった後に、メモリカードへ電源を供給する回路が、車両に搭載された他の機器に影響を及ぼすという事態の発生を抑制することができる。
Description
本出願は、２０１３年１０月１８日に出願された日本出願番号２０１３-２１７３９４号に基づくもので、ここにその記載内容を援用する。
本開示は、メモリカードにデータを記憶するデータ記憶制御装置に関する。
データ書き換え可能な不揮発性メモリを搭載するメモリカードへのアクセス（データ読込、データ書込、データ消去）中に突然、メモリカードへの電源供給が断たれると、上記メモリカードに既に記憶されているデータまで破壊されるおそれがある。なお、ユーザアクセス時以外にもメモリカード内部のコントローラ制御によっては上記現象が発生する可能性がある。このようなデータ破壊を抑制するために、電源供給が断たれたときのバックアップ電源として大容量のコンデンサ（以下、バックアップ用コンデンサという）を設けたものが知られている（例えば、特許文献１を参照）。
バックアップ用コンデンサを設けることにより、メモリカードへの電源供給が断たれた場合であっても、バックアップ用コンデンサに充電されている電荷量に応じたバックアップ時間継続してメモリカードへ電源を供給することができる。そして、このバックアップ時間中に、メモリカード自身が正常終了処理を実行することで、メモリカードに既に記憶されているデータの破壊を回避することができる。
車両に搭載されているメモリカードは、メモリカード電源回路から電源供給を受けるのが一般的である。このメモリカード電源回路は、車載バッテリからの電源供給により、メモリカードを動作させるためのカード動作電圧を生成する。
しかし、メモリカード電源回路は１ＭＨｚで動作するため、その逓倍の周波数がキーレスエントリシステムと干渉する可能性がある。このため、例えば、車両の運転者がアクセサリ電源をオフにして車両から離れるときに、ドアをロックしようとしてもロックできないといった不具合が発生するおそれがある。
本開示は、こうした問題に鑑みてなされたものであり、車両のアクセサリ電源がオフになった後に、メモリカードへ電源を供給する回路が、車両に搭載された他の機器に影響を及ぼすという事態の発生を抑制することができるデータ記憶制御装置を提供することを目的とする。
本開示の一態様によれば、データ記憶制御装置は、データ書き換え可能な不揮発性メモリを搭載して外部から電源供給を受けて動作するメモリカードを制御するデータ記憶制御装置であって、動作電圧生成回路と、動作停止部とを備える。
まず動作電圧生成回路は、車両に搭載されたバッテリからの電源供給を受けて、メモリカードを動作させるためのカード動作電圧を生成する。そして動作停止部は、車両のアクセサリ電源がオフになった後に、メモリカードへの電源供給を停止することができることを示す予め設定された電源供給停止条件が成立すると、動作電圧生成回路の動作を停止させる。
このように構成されたデータ記憶制御装置では、車両のアクセサリ電源がオフになった後に、メモリカードへの電源供給を停止することができることを示す電源供給停止条件が成立すると、メモリカードへの電源供給を行う動作電圧生成回路がその動作を停止する。
このため、車両のアクセサリ電源がオフになった後において、動作電圧生成回路の動作に起因して、車両に搭載された他の機器に影響を及ぼすという事態の発生を抑制することができる。
本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。
本開示の一実施形態にかかるデータ記憶制御装置１の構成を示すブロック図である。
データ記憶制御装置１のメモリカード電源回路７の構成を示す回路図である。
データ記憶制御装置１の動作を示すタイミングチャートである。
データ記憶制御装置１のシャットダウン信号制御部２４およびシャットダウン信号出力部２５の動作を示す第１のタイミングチャートである。
シャットダウン信号制御部２４およびシャットダウン信号出力部２５の動作を示す第２のタイミングチャートである。
シャットダウン信号制御部２４およびシャットダウン信号出力部２５の動作を示す第３のタイミングチャートである。
シャットダウン信号制御部２４およびシャットダウン信号出力部２５の動作を示す第４のタイミングチャートである。
以下に本開示の実施形態について図面とともに説明する。
本開示が適用されたデータ記憶制御装置１は、車両に搭載され、図１に示すように、レギュレータ２とメインマイコン３とサブマイコン４とメモリカード５とカードスロット６とメモリカード電源回路７と電源瞬断検出回路８を備える。
レギュレータ２は、車両に搭載されたバッテリ（不図示）からメインリレー（不図示）を介して電源電圧を入力し、この電源電圧から、データ記憶制御装置１が動作するための駆動電圧（本実施形態では５Ｖ、３．３Ｖ等）を生成して出力する。以下、バッテリからメインリレーを介してデータ記憶制御装置１に供給される電圧を＋Ｂ電圧という。
メインマイコン３は、制御対象（本実施形態ではメモリカード５）を制御するための各種処理を実行する。サブマイコン４は、制御対象（本実施形態ではレギュレータ２）を制御するための各種処理を実行する。なお、メインマイコン３とサブマイコン４は、互いにデータ通信可能に接続されている。
メモリカード５は、矩形板状に形成されているカード本体と、データ書き換え可能な不揮発性メモリと、不揮発性メモリに対するデータの書き込みと読み出しを制御するカードコントローラとを備えている。そしてメモリカード５は、カード本体内に不揮発性メモリとカードコントローラを収納して構成されている。なおメモリカード５は、本実施形態ではＳＤカード（登録商標）である。
カードスロット６は、メモリカード５を着脱可能に装着する装着部を備えている。さらにカードスロット６は、電源端子、クロック端子、コマンド端子、データ端子およびカード検出端子を備える。
電源端子は、メモリカード５を動作させるための電圧（以下、カード動作電圧ＶＤＤという）をメモリカード電源回路７から入力するためのものである。
クロック端子は、メモリカード５を動作させるためのクロック信号をメインマイコン３から入力するためのものである。なおメモリカード５は、クロック信号の入力が停止すると、その時点からバックアップ時間（本実施形態では例えば２５０ｍｓ）が経過するまでに、データ破壊回避のための内部処置を行うように構成されている。
コマンド端子は、メインマイコン３との間で、メモリカード５を制御するためのコマンド信号を入出力するためのものである。データ端子は、メインマイコン３との間で、メモリカード５に対するデータの書き込みと読み出しのためのデータ信号を入出力するためのものである。
カード検出端子は、メモリカード５がカードスロット６に装着されているか否かを示すカード検出信号を出力するためのものである。本実施形態のカード検出信号は、メモリカード５がカードスロット６に装着されているときにローレベルとなり、装着されていないときにハイレベルとなる信号である。
メモリカード電源回路７は、レギュレータ２から駆動電圧を入力して、この駆動電圧から、カード動作電圧ＶＤＤ（本実施形態では例えば３．３Ｖ）を生成して出力する。
電源瞬断検出回路８は、＋Ｂ電圧を入力して、＋Ｂ電圧の瞬断が発生したか否かを検出し、＋Ｂ電圧の瞬断を検出した場合に、＋Ｂ電圧の瞬断を検出した旨を示す瞬断検出信号をサブマイコン４へ出力する。なお、本実施形態の電源瞬断検出回路８は、＋Ｂ電圧が予め設定された瞬断判定値（例えば４．５Ｖ）以下である場合に、＋Ｂ電圧の瞬断が発生したと判断する。
またサブマイコン４は、電源瞬断検出回路８から瞬断検出信号を入力すると、メインマイコン３の電源を切ってメインマイコン３を強制的にシャットダウンさせる。これによりメインマイコン３は、クロック信号の出力を停止する。
メモリカード電源回路７は、図２に示すように、５Ｖ電圧入力端子１１と３．３Ｖ電圧入力端子１２と接地端子１３とメイン制御信号入力端子１４とサブ制御信号入力端子１５とカード検出入力端子１６とカード電圧出力端子１７とオン通知出力端子１８を備える。
５Ｖ電圧入力端子１１には、レギュレータ２から５Ｖの駆動電圧が入力する。３．３Ｖ電圧入力端子１２には、レギュレータ２から３．３Ｖの駆動電圧が入力する。接地端子１３はグランドに接続される。
メイン制御信号入力端子１４には、メインマイコン３から、カード動作電圧ＶＤＤの出力を制御するためのメイン側カード制御信号が入力する。サブ制御信号入力端子１５には、サブマイコン４から、カード動作電圧ＶＤＤの出力を制御するためのサブ側カード制御信号が入力する。カード検出入力端子１６には、カードスロット６からカード検出信号が入力する。
またメモリカード電源回路７は、コンデンサ充電用ＩＣ２１とバックアップ用コンデンサ２２とＤＣ／ＤＣコンバータ２３とシャットダウン信号制御部２４とシャットダウン信号出力部２５と電源オン判定部２６を備える。
コンデンサ充電用ＩＣ２１は、電圧入力端子Ｖｉｎと電圧出力端子Ｖｏｕｔを有している。そしてコンデンサ充電用ＩＣ２１は、５Ｖの駆動電圧を電圧入力端子Ｖｉｎに入力して、この駆動電圧から、バックアップ用コンデンサ２２を充電するための充電用電圧（本実施形態では例えば４Ｖ）を生成し、この充電用電圧を電圧出力端子Ｖｏｕｔから出力する。
バックアップ用コンデンサ２２は、メモリカード５のバックアップ電源であり、＋Ｂ電圧の供給停止から、少なくとも上記バックアップ時間（本実施形態では例えば２５０ｍｓ）継続してメモリカード電源回路７がカード動作電圧ＶＤＤを供給することができる静電容量に設定されている。そして、バックアップ用コンデンサ２２の正極がコンデンサ充電用ＩＣ２１の電圧出力端子Ｖｏｕｔに接続されるとともに、バックアップ用コンデンサ２２の負極が接地される。
ＤＣ／ＤＣコンバータ２３は、電圧入力端子Ｖｉｎと電圧出力端子Ｖｏｕｔとシャットダウン端子ＳＨＤＮを有している。そしてＤＣ／ＤＣコンバータ２３は、コンデンサ充電用ＩＣ２１からの充電用電圧を電圧入力端子Ｖｉｎに入力して、この充電用電圧から、カード動作電圧ＶＤＤを生成し、このカード動作電圧ＶＤＤを電圧出力端子Ｖｏｕｔから出力する。またＤＣ／ＤＣコンバータ２３は、シャットダウン端子ＳＨＤＮに入力するシャットダウン信号がハイレベルである場合には、カード動作電圧ＶＤＤを出力する一方、シャットダウン信号がローレベルである場合には、カード動作電圧ＶＤＤの出力を停止する。
シャットダウン信号制御部２４は、トランジスタ３１と抵抗３２，３３，３４，３５，３６，３７とダイオード３８，３９を備える。
トランジスタ３１は、ＮＰＮ型のトランジスタであり、コレクタ、ベースおよびエミッタを有する。トランジスタ３１のコレクタは、抵抗３２を介して３．３Ｖ電圧入力端子１２に接続される。トランジスタ３１のベースは、抵抗３３を介してメイン制御信号入力端子１４に接続される。トランジスタ３１のエミッタは接地端子１３に接続される。なお抵抗３４は、一端がトランジスタ３１のベースに接続され、他端が接地される。そして、メインマイコン３からのメイン側カード制御信号がハイレベルである場合において、抵抗３３，３４による抵抗３４の分圧電圧がトランジスタ３１のオン電圧より高くなるように、抵抗３３，３４の抵抗値が設定されている。
抵抗３５は、一端がメイン制御信号入力端子１４に接続されるとともに、他端が抵抗３６の一端に接続される。そして、抵抗３６の他端はシャットダウン信号出力部２５に接続される。抵抗３７は、一端がＤＣ／ＤＣコンバータ２３の電圧出力端子Ｖｏｕｔに接続されるとともに、他端がシャットダウン信号出力部２５に接続される。
ダイオード３８は、アノードが抵抗３２とトランジスタ３１のコレクタとの接続点に接続されるとともに、カソードがサブ制御信号入力端子１５に接続される。ダイオード３９は、アノードが抵抗３５と抵抗３６との接続点に接続されるとともに、カソードがサブ制御信号入力端子１５に接続される。
シャットダウン信号出力部２５は、論理和回路４１とトランジスタ４２と抵抗４３，４４とダイオード４５，４６を備える。
論理和回路４１は、第１入力端子と第２入力端子と出力端子と電源電圧端子を有し、第１入力端子と第２入力端子に入力した信号の論理和演算を行い、演算結果を示す信号を出力端子から出力する。第１入力端子は、シャットダウン信号制御部２４の抵抗３７を介してＤＣ／ＤＣコンバータ２３の電圧出力端子Ｖｏｕｔに接続される。第２入力端子は、シャットダウン信号制御部２４におけるトランジスタ３１のコレクタに接続される。出力端子は、抵抗４３を介してＤＣ／ＤＣコンバータ２３のシャットダウン端子ＳＨＤＮに接続される。
トランジスタ４２は、ＮＰＮ型のトランジスタであり、コレクタ、ベースおよびエミッタを有する。トランジスタ４２のコレクタは、ＤＣ／ＤＣコンバータ２３のシャットダウン端子ＳＨＤＮに接続される。トランジスタ４２のベースは、シャットダウン信号制御部２４の抵抗３５，３６を介してメイン制御信号入力端子１４に接続される。トランジスタ４２のエミッタは接地端子１３に接続される。なお抵抗４４は、一端がトランジスタ４２のベースに接続され、他端が接地される。そして、メインマイコン３からのメイン側カード制御信号がハイレベルである場合において、抵抗３５，３６，４４による抵抗４４の分圧電圧がトランジスタ４２のオン電圧より高くなるように、抵抗３５，３６，４４の抵抗値が設定されている。
ダイオード４５は、アノードがＤＣ／ＤＣコンバータ２３の電圧出力端子Ｖｏｕｔに接続されるとともに、カソードが論理和回路４１の電源電圧端子にされる。ダイオード４６は、アノードがコンデンサ充電用ＩＣ２１の電圧出力端子Ｖｏｕｔに接続されるとともに、カソードが論理和回路４１の電源電圧端子にされる。
電源オン判定部２６は、否定論理和回路５１とトランジスタ５２，５３と抵抗５４，５５，５６，５７，５８，５９を備える。
否定論理和回路５１は、第１入力端子と第２入力端子と出力端子と電源電圧端子を有し、第１入力端子と第２入力端子に入力した信号の否定論理和演算を行い、演算結果を示す信号を出力端子から出力する。第１入力端子は、トランジスタ５２のコレクタに接続される。第２入力端子は、カード検出入力端子１６に接続される。出力端子は、抵抗５４を介してトランジスタ５３のベースに接続される。
トランジスタ５２は、ＮＰＮ型のトランジスタであり、コレクタ、ベースおよびエミッタを有する。トランジスタ５２のコレクタは、抵抗５５を介して３．３Ｖ電圧入力端子１２に接続される。トランジスタ５２のベースは、抵抗５６を介してコンデンサ充電用ＩＣ２１の電圧出力端子Ｖｏｕｔに接続される。トランジスタ５２のエミッタは接地端子１３に接続される。なお抵抗５７は、一端がトランジスタ５２のベースに接続され、他端が接地される。そして、バックアップ用コンデンサ２２の電圧がバックアップ可能電圧（本実施形態では例えば１．３Ｖ）以上である場合において、抵抗５６，５７による抵抗５７の分圧電圧がトランジスタ５２のオン電圧より高くなるように、抵抗５６，５７の抵抗値が設定されている。なおバックアップ可能電圧は、バックアップ用コンデンサ２２がバックアップ時間分の電荷量を蓄積することができる電圧である。
トランジスタ５３は、ＮＰＮ型のトランジスタであり、コレクタ、ベースおよびエミッタを有する。トランジスタ５３のコレクタは、オン通知出力端子１８に接続され、メインマイコン３に接続されている。なお、トランジスタ５３はメインマイコン３側の入力電圧に合わせられるように設けており、オン通知出力端子１８はマイコンの入力電圧でプルアップされている必要がある（図示せず）。トランジスタ５３のベースは、抵抗５４を介して否定論理和回路５１の出力端子に接続される。トランジスタ５３のエミッタは接地端子１３に接続される。なお抵抗５８は、一端がトランジスタ５３のベースに接続され、他端が接地される。そして、否定論理和回路５１からの出力信号がハイレベルである場合において、抵抗５４，５８による抵抗５８の分圧電圧がトランジスタ５３のオン電圧より高くなるように、抵抗５４，５８の抵抗値が設定されている。
抵抗５９は、一端が３．３Ｖ電圧入力端子１２に接続されるとともに、他端がカード検出入力端子１６に接続される。
このように構成された電源オン判定部２６では、バックアップ用コンデンサ２２の充電によりバックアップ用コンデンサ２２の電圧が上昇すると、トランジスタ５２がオン状態となり、否定論理和回路５１の第１入力端子がローレベルとなる。また、カード検出入力端子１６がローレベルである場合に、否定論理和回路５１の第２入力端子がローレベルとなる。
すなわち、否定論理和回路５１の出力端子は、バックアップ用コンデンサ２２が充電されており且つメモリカード５がカードスロット６に装着されている場合にハイレベルになり、それ以外の場合にローレベルになる。
そして、否定論理和回路５１の出力端子がハイレベルのときに、トランジスタ５３がオン状態となり、オン通知出力端子１８がローレベルになる。
次に、このように構成されたデータ記憶制御装置１の動作の具体例を説明する。
図３に示すように、まず、時刻ｔ０１でデータ記憶制御装置１の電源がオンになると（時刻ｔ０１における＋Ｂ電圧を参照）、レギュレータ２が動作を開始し、レギュレータ２から５Ｖの駆動電圧が出力される。これにより、コンデンサ充電用ＩＣ２１の電圧入力端子Ｖｉｎに５Ｖの駆動電圧が入力し、コンデンサ充電用ＩＣ２１が動作を開始する。これにより、コンデンサ充電用ＩＣ２１の電圧出力端子Ｖｏｕｔの電圧が、充電用電圧（本実施形態では４Ｖ）になり、バックアップ用コンデンサ２２の電圧と、ＤＣ／ＤＣコンバータ２３の電圧入力端子Ｖｉｎの電圧が、充電用電圧（４Ｖ）になるまで徐々に上昇する。
また、バックアップ用コンデンサ２２の電圧がバックアップ可能電圧（本実施形態では例えば１．３Ｖ）になると、メモリカード電源回路７は、オン通知出力端子１８の電圧をローレベルにすることにより、ローレベルのオン可能通知を出力する（矢印ＡＬ１を参照）。メインマイコン３は、レギュレータ２から５Ｖの駆動電圧の供給されることにより電源がオンになる。その後、メインマイコン３では、初期化中の時刻ｔ０２でポート設定が終了し、メイン制御信号入力端子１４がハイレベルに論理固定される（矢印ＡＬ２を参照）。その後、時刻ｔ０３で、サブマイコン４は、サブ制御信号入力端子１５をハイレベルにする。なおサブマイコン４は、メインマイコン３の電源がオンになってから２５０ｍｓ以上経過した後に、サブ制御信号入力端子１５をハイレベルにする。これは、メインマイコン３のハードリセット時などでメインマイコン３からのクロック類が止まった場合に２５０ｍｓの電源保持時間が必要となり、いかなる状態でも２５０ｍｓの電源保持時間を守るためである。
時刻ｔ０４で充電期間が終わり、このときに、オン通知出力端子１８がローレベルである場合に、メインマイコン３は、メイン制御信号入力端子１４をローレベルにする。これにより、ＤＣ／ＤＣコンバータ２３のシャットダウン端子ＳＨＤＮがハイレベルになり、ＤＣ／ＤＣコンバータ２３が動作を開始し、ＤＣ／ＤＣコンバータ２３の電圧出力端子Ｖｏｕｔからカード動作電圧ＶＤＤを出力する。なおメインマイコン３は、サブ制御信号入力端子１５がハイレベルになってから放電時間（本実施形態では例えば１０ｍｓ）経過した後に、メイン制御信号入力端子１４をローレベルにする。この放電時間は、メモリカード５の電源（ＤＣ／ＤＣコンバータ２３）の電圧を確実に落としておくために必要とする時間である。一方、充電期間が終わったときにオン通知出力端子１８がハイレベルである場合には、メインマイコン３は、メイン制御信号入力端子１４をローレベルにしない。これにより、ＤＣ／ＤＣコンバータ２３の動作が禁止され、メモリカード５の電源が入らないようにできる。
時刻ｔ０５で、例えば＋Ｂ電圧の瞬断により、５Ｖ駆動電圧の供給が停止すると、バックアップ用コンデンサ２２からＤＣ／ＤＣコンバータ２３へ電源が供給される。これにより、少なくとも２５０ｍｓの間（図中のバックアップ期間（時刻ｔ０５～ｔ０６）を参照）、ＤＣ／ＤＣコンバータ２３は電圧出力端子Ｖｏｕｔからカード動作電圧ＶＤＤを出力する。
その後、バックアップ用コンデンサ２２の電圧がＤＣ／ＤＣコンバータ２３の動作可能電圧より低くなったり、論理和回路４１への電源供給が停止してＤＣ／ＤＣコンバータ２３のシャットダウン端子ＳＨＤＮがローレベルになったりすることにより、時刻ｔ０６で、ＤＣ／ＤＣコンバータ２３からのカード動作電圧ＶＤＤの出力が停止する。
その後、時刻ｔ０７で＋Ｂ電圧が回復すると、充電期間となり、時刻ｔ０８まで、時刻ｔ０１から時刻ｔ０２までの充電期間と同様に動作する。次に時刻ｔ０８で、通常動作に移行し、時刻ｔ０４から時刻ｔ０５までの通常動作と同様に動作する。
その後、時刻ｔ０９で、ＡＣＣ電源がオフになると、ディレイドＡＣＣに移行する。ディレイドＡＣＣは、メインマイコン３を安全に終了させるために、ＡＣＣ電源のオフ後に実行する処理である。そして、時刻ｔ１０でディレイドＡＣＣが完了すると、メインマイコン３は、メイン制御信号入力端子１４をハイレベルにする。これにより、ＤＣ／ＤＣコンバータ２３のシャットダウン端子ＳＨＤＮがローレベルになり、ＤＣ／ＤＣコンバータ２３からのカード動作電圧ＶＤＤの出力が停止する。
ＤＣ／ＤＣコンバータ２３の出力停止から放電時間（本実施形態では例えば１０ｍｓ）が経過した時刻ｔ１１で、サブマイコン４は、サブ制御信号入力端子１５をローレベルにする。その後、時刻ｔ１２で、メインマイコン３の電源をオフにし（矢印ＡＬ３を参照）、システムシャットダウンを行う。
次に、シャットダウン信号制御部２４およびシャットダウン信号出力部２５の動作の具体例を説明する。
図４は、バックアップ用コンデンサ２２の電圧が０Ｖである状態でＡＣＣ電源がオンになる場合のシャットダウン信号制御部２４およびシャットダウン信号出力部２５の動作を示すタイミングチャートである。
図４に示すように、ＡＣＣ電源がオンになると、＋Ｂ電圧がデータ記憶制御装置１に入力することにより（時刻ｔ２１における＋Ｂ電圧を参照）、レギュレータ２が動作を開始し、レギュレータ２から５Ｖと３．３Ｖの駆動電圧が出力される（時刻ｔ２２における５Ｖ駆動電圧および３．３Ｖ駆動電圧を参照）。これにより、コンデンサ充電用ＩＣ２１の電圧入力端子Ｖｉｎに５Ｖの駆動電圧が入力し、コンデンサ充電用ＩＣ２１が動作を開始する。これにより、バックアップ用コンデンサ２２の電圧と、ＤＣ／ＤＣコンバータ２３の電圧入力端子Ｖｉｎの電圧が、充電用電圧（４Ｖ）になるまで徐々に上昇する。
その後、時刻ｔ２３でメインマイコン３の電源がオンになり（矢印ＡＬ２１を参照）、メイン制御信号入力端子１４がハイレベルに論理固定される。これにより、トランジスタ３１のベースにオン電圧が印加され、トランジスタ３１がオン状態となる。なお、トランジスタ３１がオン状態となる前にサブ制御信号入力端子１５がローレベルであるため、トランジスタ３１がオン状態となる前後で、論理和回路４１の第２入力端子の電圧レベルは変化せず、ローレベルのままである。
また、このときのサブ制御信号入力端子１５はローレベルであるため、トランジスタ４２のベースにはオン電圧が印加されず、トランジスタ４２はオフ状態である。
その後、メインマイコン３の初期化が完了すると（矢印ＡＬ２２を参照）、時刻ｔ２４で、サブマイコン４は、サブ制御信号入力端子１５をハイレベルにする。なおサブマイコン４は、メインマイコン３の電源がオンになってから２５０ｍｓ以上経過した後に、サブ制御信号入力端子１５をハイレベルにする。
そして、サブ制御信号入力端子１５をハイレベルにすることにより、トランジスタ４２のベースにオン電圧が印加され、トランジスタ４２がオン状態となる。
次に、サブ制御信号入力端子１５がハイレベルになってから放電時間（１０ｍｓ）が経過した時刻ｔ２５で、メインマイコン３は、メイン制御信号入力端子１４をローレベルにする。これにより、トランジスタ３１がオフ状態となり、論理和回路４１の第２入力端子がハイレベルになる。このため、論理和回路４１の出力端子がハイレベルになる。さらに、トランジスタ４２がオフ状態となることにより、ＤＣ／ＤＣコンバータ２３のシャットダウン端子ＳＨＤＮがハイレベルになり、ＤＣ／ＤＣコンバータ２３が動作を開始する。これにより、論理和回路４１の第１入力端子がハイレベルになる。
図５は、＋Ｂ電圧の瞬断が発生する場合のシャットダウン信号制御部２４およびシャットダウン信号出力部２５の動作を示すタイミングチャートである。
図５に示すように、時刻ｔ３１で、＋Ｂ電圧の瞬断が発生すると、電源瞬断検出回路８はサブマイコン４へ瞬断検出信号を出力する。そしてサブマイコン４は、瞬断検出信号が入力すると、サブ制御信号入力端子１５をローレベルにする。これにより、論理和回路４１の第２入力端子がローレベルになる。
その後、時刻ｔ３２で、メインマイコン３がリセットされることで（矢印ＡＬ３１を参照）、メイン制御信号入力端子１４がハイレベルになる。これにより、トランジスタ３１のベースにオン電圧が印加され、トランジスタ３１がオン状態となる。さらに、時刻ｔ３３で、メインマイコン３の電源がオフになることで（矢印ＡＬ３２を参照）、メイン制御信号入力端子１４の電圧レベルが不定になり、トランジスタ３１がオフ状態となる。
その後、時刻ｔ３４で、５Ｖと３．３Ｖの駆動電圧が低下し始める。ここで、５Ｖの駆動電圧の低下により、コンデンサ充電用ＩＣ２１の電圧出力端子Ｖｏｕｔの電圧が低下し、これに追従して、ＤＣ／ＤＣコンバータ２３の電圧入力端子Ｖｉｎと論理和回路４１の電源電圧端子の電圧が低下する。但し、論理和回路４１の電源電圧端子には、ダイオード４５を介してＤＣ／ＤＣコンバータ２３からカード動作電圧ＶＤＤ（３．３Ｖ）が入力する。このため、論理和回路４１の電源電圧端子における電圧低下は、カード動作電圧ＶＤＤ（３．３Ｖ）になった時点で一旦終了し、論理和回路４１の電源電圧端子の電圧は、カード動作電圧ＶＤＤ（３．３Ｖ）に保持される。
そして時刻ｔ３５で、ＤＣ／ＤＣコンバータ２３の電圧入力端子Ｖｉｎの電圧が、ＤＣ／ＤＣコンバータ２３の動作可能電圧を下回ると、ＤＣ／ＤＣコンバータ２３からのカード動作電圧ＶＤＤの出力が停止される。このため、論理和回路４１の第１入力端子と電源電圧端子の電圧がカード動作電圧ＶＤＤ（３．３Ｖ）から低下し始め、ＤＣ／ＤＣコンバータ２３の放電時間で０Ｖになる。これにより、論理和回路４１の出力端子がハイレベルからローレベルになり、これに追従して、ＤＣ／ＤＣコンバータ２３のシャットダウン端子ＳＨＤＮがハイレベルからローレベルになる。
図６は、ＡＣＣ電源をオフにした場合のシャットダウン信号制御部２４およびシャットダウン信号出力部２５の動作を示すタイミングチャートである。
ＡＣＣ電源がオフになると、ディレイドＡＣＣに移行する。そして、図６に示すように、時刻ｔ４１でディレイドＡＣＣが完了すると（矢印ＡＬ４１を参照）、メインマイコン３は、メイン制御信号入力端子１４をハイレベルにする。このときにサブ制御信号入力端子１５がハイレベルであるため、トランジスタ３１，４２のベースにオン電圧が印加され、トランジスタ３１，４２がオン状態となる。これにより、論理和回路４１の第２入力端子とＤＣ／ＤＣコンバータ２３のシャットダウン端子ＳＨＤＮがハイレベルからローレベルになる。そして、ＤＣ／ＤＣコンバータ２３のシャットダウン端子ＳＨＤＮがローレベルになることにより、ＤＣ／ＤＣコンバータ２３からのカード動作電圧ＶＤＤの出力が停止する。
さらに、ＤＣ／ＤＣコンバータ２３の出力停止から放電時間が経過した時刻ｔ４２で、サブマイコン４は、サブ制御信号入力端子１５をローレベルにする。その後、時刻ｔ４３で、メインマイコン３の電源をオフにする。
図７は、メインマイコン３がリセットされる場合のシャットダウン信号制御部２４およびシャットダウン信号出力部２５の動作を示すタイミングチャートである。
図７に示すように、メインマイコン３が暴走してリセットをかける前の時刻ｔ５１で、サブマイコン４は、サブ制御信号入力端子１５をハイレベルからローレベルにする。これにより、論理和回路４１の第２入力端子がハイレベルからローレベルになる。
その後、時刻ｔ５２で、メインマイコン３がリセットされることで（矢印ＡＬ５１を参照）、メイン制御信号入力端子１４がハイレベルになる。これにより、トランジスタ３１がオン状態となる。
その後、メインマイコン３の初期化が完了すると（矢印ＡＬ５２を参照）、時刻ｔ５３で、サブマイコン４は、サブ制御信号入力端子１５をハイレベルにする。なおサブマイコン４は、メインマイコン３の電源がオンになってから２５０ｍｓ以上経過した後に、サブ制御信号入力端子１５をハイレベルにする。これにより、トランジスタ４２がオン状態となり、ＤＣ／ＤＣコンバータ２３のシャットダウン端子ＳＨＤＮがハイレベルからローレベルになる。ＤＣ／ＤＣコンバータ２３のシャットダウン端子ＳＨＤＮがローレベルになることにより、ＤＣ／ＤＣコンバータ２３からのカード動作電圧ＶＤＤの出力が停止する。
サブ制御信号入力端子１５がハイレベルになってから放電時間が経過した時刻ｔ５４で、メインマイコン３は、メイン制御信号入力端子１４をローレベルにする。これにより、トランジスタ３１，４２がオフ状態となる。まず、トランジスタ３１がオフ状態となることにより、論理和回路４１の第２入力端子がローレベルからハイレベルになり、これにより、論理和回路４１の出力端子がローレベルからハイレベルになる。また、トランジスタ４２がオフ状態となることにより、ＤＣ／ＤＣコンバータ２３のシャットダウン端子ＳＨＤＮがローレベルからハイレベルになる。これにより、ＤＣ／ＤＣコンバータ２３からのカード動作電圧ＶＤＤの出力が再開される。
このように構成されたデータ記憶制御装置１は、データ書き換え可能な不揮発性メモリを搭載して外部から電源供給を受けて動作するメモリカード５を制御する。
まずＤＣ／ＤＣコンバータ２３は、＋Ｂ電圧からの電源供給を受けて、メモリカード５を動作させるためのカード動作電圧ＶＤＤを生成する。そして、メインマイコン３、シャットダウン信号制御部２４およびトランジスタ４２は、車両のアクセサリ電源がオフになった後においてディレイドＡＣＣが完了すると、メイン制御信号入力端子１４をハイレベルにすることにより、ＤＣ／ＤＣコンバータ２３のシャットダウン端子ＳＨＤＮをローレベルにして、ＤＣ／ＤＣコンバータ２３の動作を停止させる。
このように構成されたデータ記憶制御装置１では、車両のアクセサリ電源がオフになった後においてディレイドＡＣＣが完了すると、メモリカード５への電源供給を行うＤＣ／ＤＣコンバータ２３がその動作を停止する。
このため、データ記憶制御装置１によれば、車両のアクセサリ電源がオフになった後において、ＤＣ／ＤＣコンバータ２３の動作に起因して、車両に搭載された他の機器に影響を及ぼすという事態の発生を抑制することができる。
またデータ記憶制御装置１は、ＤＣ／ＤＣコンバータ２３を動作させる場合にはハイレベルとなり、ＤＣ／ＤＣコンバータ２３を停止させる場合にはローレベルとなるシャットダウン信号をＤＣ／ＤＣコンバータ２３へ出力する論理和回路４１を備える。そしてトランジスタ４２は、シャットダウン信号が論理和回路４１からＤＣ／ＤＣコンバータ２３へ至るまでの通電経路上に一端が接続され、他端にローレベルが印加されたスイッチである。このため、トランジスタ４２をオフ状態からオン状態にすることにより、シャットダウン信号をハイレベルからローレベルに変化させることができる。
これにより、トランジスタ４２をオフ状態からオン状態にするという簡便な方法で、ＤＣ／ＤＣコンバータ２３の動作を停止させることができる。
またデータ記憶制御装置１では、シャットダウン信号制御部２４がトランジスタ３１を備える。そしてトランジスタ３１は、一端が論理和回路４１の第２入力端子に接続され、他端にローレベルが印加される。このため、トランジスタ３１をオフ状態からオン状態にすることにより、論理和回路４１の第２入力端子をローレベルにすることができる。
論理和回路４１は、第１入力端子と第２入力端子の両方がローレベルになったときにのみ、ローレベルのシャットダウン信号を出力する。したがって、トランジスタ３１により論理和回路４１の第２入力端子をローレベルにすることで、論理和回路４１の第１入力端子をローレベルにすることができても論理和回路４１がローレベルのシャットダウン信号を出力することができないという事態の発生を抑制することができる。
本実施形態では、論理和回路４１の第１入力端子に、ＤＣ／ＤＣコンバータ２３の電圧出力端子Ｖｏｕｔが接続されている。このため、トランジスタ４２によりシャットダウン信号をローレベルにすることでＤＣ／ＤＣコンバータ２３の動作を停止させると、論理和回路４１の第１入力端子はローレベルになる。さらに、トランジスタ３１により論理和回路４１の第２入力端子をローレベルにすることで、論理和回路４１の第１入力端子と第２入力端子がローレベルになる。これにより、ＤＣ／ＤＣコンバータ２３の動作を停止させた後に、論理和回路４１からローレベルのシャットダウン信号を出力させることができる。
以上説明した実施形態において、ＤＣ／ＤＣコンバータ２３は動作電圧生成回路、メインマイコン３、シャットダウン信号制御部２４およびトランジスタ４２は動作停止部、論理和回路４１は制御信号出力回路、トランジスタ４２は第１スイッチ、トランジスタ３１は第２スイッチに相当する。
以上、本開示の一実施形態について説明したが、本開示は上記実施形態に限定されるものではなく、本開示の技術的範囲に属する限り種々の形態を採ることができる。
例えば上記実施形態では、メモリカードとしてＳＤカードを用いたものを示したが、ＳＤカードに限定されるものではなく、電源供給が断たれたときに、既に記憶されているデータの破壊を回避するための処理を行う機能を備えた記憶媒体であればよい。
また上記実施形態では、サブマイコン４に瞬断検出信号が入力すると、メインマイコン３の電源を切ってメインマイコン３を強制的にシャットダウンさせるものを示した。しかし、メインマイコン３によるクロック信号の出力を停止させる方法はこれに限定されるものではなく、例えば、サブマイコン４に瞬断検出信号が入力すると、クロック信号の出力を停止することを指示するクロック信号停止信号をメインマイコン３へ出力するようにしてもよい。
Claims (3)
- データ書き換え可能な不揮発性メモリを搭載して外部から電源供給を受けて動作するメモリカード（５）を制御するデータ記憶制御装置（１）であって、
車両に搭載されたバッテリからの電源供給を受けて、前記メモリカードを動作させるためのカード動作電圧を生成する動作電圧生成回路（２３）と、
前記車両のアクセサリ電源がオフになった後に、前記メモリカードへの電源供給を停止することができることを示す予め設定された電源供給停止条件が成立すると、前記動作電圧生成回路の動作を停止させる動作停止部（３，２４，４２）と、を備えるデータ記憶制御装置。 - 前記動作電圧生成回路を動作させる場合には予め設定された第１電圧レベルとなり、前記動作電圧生成回路を停止させる場合には前記第１電圧レベルと異なるように予め設定された第２電圧レベルとなる動作制御信号を前記動作電圧生成回路へ出力する制御信号出力回路（４１）を備え、
前記動作停止部は、
前記動作制御信号が前記制御信号出力回路から前記動作電圧生成回路へ至るまでの通電経路上に一端が接続され、他端に前記第２電圧レベルが印加された第１スイッチ（４２）を備える請求項１に記載のデータ記憶制御装置。 - 前記第１電圧レベルがハイレベルであり、前記第２電圧レベルがローレベルであり、
前記制御信号出力回路は、
第１入力端子と第２入力端子を有し、前記第１入力端子と前記第２入力端子に入力した信号の論理和演算を行い、この演算結果を前記動作制御信号として出力する論理和回路（４１）を備え、
前記動作停止部は、さらに、
一端が前記第２入力端子に接続され、他端に前記第２電圧レベルが印加された第２スイッチ（３１）を備える請求項２に記載のデータ記憶制御装置。
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