JP5851980B2 - 電源起動・停止制御回路 - Google Patents

Description

本発明は、例えばカセット着脱にて電源が供給・停止される負荷駆動回路に装備される電源起動・停止制御回路に関する。

現金自動預け払い機や現金係数機等における現金収納用のカセットは、そのカセットが装着される本体装置からの例えば２４ボルト（以下、ボルトを「Ｖ」と略記する）の電源供給により、負荷を動作させる。

このような装置では、通常の電源スイッチの操作のほかに、カセットが本体装置から着脱されたときに電源の供給（装着時）または停止（取り外し時）がなされるようになっている。

ここで、カセットには、負荷の安定動作などを目的として、負荷に並列に比較的大きな容量のコンデンサが接続されている。あるいは、負荷自体がある大きさの静電容量を持つ場合もある。

このような場合に、カセットに対する電源の供給が停止したときに、上述のコンデンサまたは負荷が保有する静電容量によって供給停止後のカセットが誤動作しないような対策が必要となる。

そのために従来は、電源スイッチがオフしたときに、コンデンサや負荷にチャージされていた電荷を放電させて、ダイオードを介して電源側に回生させたり、接地側に逃がしたりする放電回路が知られていた。
また従来、電源と接地側との間に、放電用の抵抗を接続した構成も知られていた。

特開平０９−０９０７１５

しかし、放電回路は電源スイッチの操作によって切り替えられて動作するため、カセットの取り外しにより電源の供給が停止した場合は放電回路を動作させることができず、コンデンサや負荷にチャージされていた電荷が逃げられなくなってしまう。

ここで、電源の供給の停止により、カセット内の例えばデータ記憶用のメモリを制御するために例えば内部で生成される論理電圧（例えば５Ｖ）も垂下するが、この論理電圧が所定電圧（例えば４Ｖ）以下の場合には、動作が保証されない不安定な状態となる。しかし、上述のようにチャージ分の電荷が逃げないと、電源の供給の停止により論理電圧が所定電圧以下の不安定状態になるにもかかわらず、負荷側からチャージ分の電圧が供給され続けることになり、カセットが誤動作をする危険があるという問題点を有していた。

また、上述のようにチャージ分の電荷が逃げずにカセット内に残電圧が残っていると、カセットを取り出した後に例えば人為的ミスにより、残電圧が原因の短絡事故の危険があるという問題点を有していた。

さらに、上述のようにチャージ分の電荷の放電が完了せずにカセット内に残電圧が残った状態で、そのカセットが再度本体装置に装着されて再起動すると、やはりカセットが誤動作をする危険があるという問題点を有していた。

また、カセットの再装着により内部のコンデンサの充放電が短時間のうちに繰り返される結果、コンデンサの劣化が進行してしまうという問題点も有していた。

一方、電源と接地側との間に放電用の抵抗を接続した構成では、カセットの取り外しにより電源の供給が停止した場合であっても、コンデンサや負荷にチャージされていた電荷を放電させることは可能である。しかし、このような抵抗は通常動作時においても電力を消費するため、その消費電力を抑えるためには大きな値を有し許容電力の大きい抵抗を使用する必要があった。この場合には、コンデンサや負荷にチャージされていた電荷を放電させるために時間がかかってしまったり、発熱も大きくなってしまうという問題点を有していた。

そこで、本発明は、電源スイッチの操作以外の電源の供給・停止が発生した場合であっても、電源の供給の停止時にカセット内部に残っている電荷を急速に放電可能とし、また電源の供給の再開時に適切な起動動作を行えるようにすることを目的とする。

態様の一例では、外部からの電源電圧の供給に基づいて負荷を駆動するとともに、前記電源電圧に基づいて内部の論理回路を駆動するための論理電圧を生成する論理電圧生成回路を備える負荷駆動装置における電源起動・停止制御回路として実現され、論理電圧生成回路が出力する論理電圧を論理電圧閾値と比較する論理電圧監視回路と、論理電圧監視回路が論理電圧が論理電圧閾値に比較して大きいことを検知したときに電源電圧を負荷へ供給し、論理電圧監視回路が論理電圧が論理電圧閾値に比較して小さいことを検知したときに、電源電圧の負荷への供給を停止する電源電圧供給スイッチ回路と、論理電圧監視回路が論理電圧が論理電圧閾値に比較して小さいことを検知したときに、負荷またはその負荷に接続されているコンデンサにチャージされている電荷に基づいてオンし、チャージされている電荷を放電することを備える。

本発明によれば、電源スイッチの操作以外の電源の供給・停止が発生した場合であっても、電源の供給の停止時にカセット内部に残っている電荷を急速に放電可能とし、また電源の供給の再開時に適切な起動動作を行うことが可能となる。

本発明の実施形態に係る負荷駆動回路の回路構成図である。 本実施形態における起動シーケンスを示すフローチャートである。 本実施形態における停止シーケンスを示すフローチャートである。 本実施形態の動作を示すタイミングチャートである。

以下、本発明を実施するための形態について図面を参照しながら詳細に説明する。
図１は、本発明の実施形態に係る負荷駆動回路１００の回路構成図である。この負荷駆動回路１００は、例えば現金自動預け払い機や現金計数機等における現金収納用のカセットに装備される。

この負荷駆動回路１００は、外部から電源スイッチ１０１（ＳＷ）を介して供給される定格２４Ｖの電源電圧Ｖ１（２４Ｖ）およびＶ２（２４Ｖ）の供給に基づいて、負荷１１８を駆動する。また、負荷駆動回路１００内の接地側の電位は、図１の１０９として代表的に示されるように、ゼロボルトとされる。

また、負荷１１８の安定動作などを目的として、負荷１１８に並列に比較的大きな容量のコンデンサ１１７（Ｃ１）が接続されている。あるいは、負荷１１８自体がある大きさの静電容量を持つ場合もある。

この負荷駆動回路１００は、電源電圧Ｖ１（２４Ｖ）に基づいて、内部の特には図示しないメモリ等の論理回路を駆動するための定格５Ｖの論理電圧Ｖｄｄ（５Ｖ）を生成するレギュレータ１０６（ＲＥＧ１）を備える。

このレギュレータ１０６（ＲＥＧ１）は、論理電圧生成回路として動作する。
リセット回路１０７（ＲＥＳ１）は、論理電圧生成回路として動作するレギュレータ１０６（ＲＥＧ１）が出力する論理電圧Ｖｄｄ（５Ｖ）を、例えば４Ｖの論理電圧閾値と比較する。この論理電圧閾値は、任意に選択することができる。

このリセット回路ＲＥＳ１は、論理電圧監視回路として動作する。
リセット回路１０７（ＲＥＳ１）内の特には図示しない出力トランジスタには、抵抗１０８（Ｒ６）を介してレギュレータ１０６（ＲＥＧ１）が出力する論理電圧Ｖｄｄ（５Ｖ）が印加されている。リセット回路１０７（ＲＥＳ１）は、レギュレータ１０６（ＲＥＧ１）が出力する論理電圧Ｖｄｄ（５Ｖ）が４Ｖ以上であれば、ハイレベル（以下、‘Ｈ’と表記する）のリセット信号＊ＲＳＴを出力する。また、リセット回路１０７（ＲＥＳ１）は、レギュレータ１０６（ＲＥＧ１）が出力する論理電圧Ｖｄｄ（５Ｖ）が４Ｖ以下であれば、ローレベル（以下、‘Ｌ’と表記する）のリセット信号＊ＲＳＴを出力する。

ＦＥＴ（電界効果トランジスタ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１１２（Ｑ５）は、論理電圧監視回路として動作するリセット回路１０７（ＲＥＳ１）が、論理電圧Ｖｄｄ（５Ｖ）が論理電圧閾値（４Ｖ）に比較して大きいことを検知したときに、電源電圧Ｖ２（２４Ｖ）を負荷１１８へ供給するように動作する。

逆に、ＦＥＴ１１２（Ｑ５）は、リセット回路１０７（ＲＥＳ１）が論理電圧Ｖｄｄ（５Ｖ）が論理電圧閾値（４Ｖ）に比較して小さいことを検知したときに、電源電圧Ｖ２（２４Ｖ）の負荷１１８への供給を停止するように動作する。

このＦＥＴ１１２（Ｑ５）は、電源電圧供給スイッチ回路の一部として動作する。
より具体的には、電源電圧供給スイッチ回路は、以下の構成を有する。

ＦＥＴ１１２（Ｑ５）のドレイン端子には、電源電圧Ｖ２（２４Ｖ）が印加され、ソース端子には負荷１１８のプラス側端子が接続される。また、電源電圧Ｖ２（２４Ｖ）は抵抗１１０（Ｒ２）の第１の端子に接続され、第２の端子には抵抗１１１（Ｒ３）の第１の端子が接続される。ＦＥＴ１１２（Ｑ５）のゲート端子には、電源電圧Ｖ２（２４Ｖ）を抵抗１１０（Ｒ２）と抵抗１１１（Ｒ３）で分圧した電圧が印加される。

抵抗１１１（Ｒ３）の第２の端子は、ＮＰＮ型の放電スイッチ用トランジスタ１０９（Ｑ３）のプラス側の出力端子であるコレクタ端子に接続される。放電スイッチ用トランジスタ１０９（Ｑ３）のマイナス側の出力端子であるエミッタ端子は接地側に接続される。放電スイッチ用トランジスタ１０９（Ｑ３）の入力端子であるベース端子には、リセット回路１０７（ＲＥＳ１）から出力されるリセット信号＊ＲＳＴが入力する。

なお、放電スイッチ用トランジスタ１０９（Ｑ３）には、必要に応じて、ベース端子に直列に、また、ベース端子とエミッタ端子の間に調整用の抵抗が付加される。

ＮＰＮ型の放電用トランジスタ１１３（Ｑ４）は、放電用抵抗１１４（Ｒ５）、所定の抵抗１１５（Ｒ４）、逆流防止ダイオード１１６（Ｄ２）、および上述した放電スイッチ用トランジスタ１０９（Ｑ３）とともに、放電回路として動作する。

この放電回路は、論理電圧監視回路として動作するリセット回路１０７（ＲＥＳ１）が論理電圧Ｖｄｄ（５Ｖ）が論理電圧閾値（４Ｖ）に比較して小さいことを検知したときに、負荷１１８または負荷１１８に接続されているコンデンサ１１７（Ｃ１）にチャージされている電荷に基づいてオンする。そして、この放電回路は、上述のチャージされている電荷を急速放電する。

具体的には、この放電回路は、以下の構成を有する。
放電用トランジスタ１１３（Ｑ４）は、プラス側の出力端子であるコレクタ端子が所定の放電抵抗値を有する放電用抵抗１１４（Ｒ５）を介して負荷１１８または負荷１１８に並列接続されているコンデンサ１１７（Ｃ１）のプラス側端子に接続される。また、放電用トランジスタ１１３（Ｑ４）は、マイナス側の出力端子であるエミッタ端子が、接地側端子に接続される。また、放電用トランジスタ１１３（Ｑ４）の入力端子であるベース端子は、所定の抵抗１１５（Ｒ４）を介して、負荷１１８または負荷１１８に接続されているコンデンサ１１７（Ｃ１）のプラス側端子に接続される。

放電スイッチ用トランジスタ１０９（Ｑ３）のプラス側の出力端子であるコレクタ端子は、逆流防止ダイオード１１６（Ｄ２）のカソード端子に接続され、そのアノード端子が放電用トランジスタ１１３（Ｑ４）の入力端子であるベース端子に接続される。

放電スイッチ用トランジスタ１０９（Ｑ３）は、論理電圧監視回路として動作するリセット回路１０７（ＲＥＳ１）が、論理電圧Ｖｄｄ（５Ｖ）が論理電圧閾値（４Ｖ）に比較して大きいことを検知したときに、オンとなる。この結果、放電用トランジスタ１１３（Ｑ４）の入力端子であるベース端子が、逆流防止ダイオード１１６（Ｄ２）および放電スイッチ用トランジスタ１０９（Ｑ３）の出力側を介して、接地側の電圧レベル（０ボルト）に落とされる。これにより、放電用トランジスタ１１３（Ｑ４）がオフとなる。これにより、放電回路がオフとなって、放電は行われない。

一方、放電スイッチ用トランジスタ１０９（Ｑ３）は、論理電圧監視回路として動作するリセット回路１０７（ＲＥＳ１）が、論理電圧Ｖｄｄ（５Ｖ）が論理電圧閾値（４Ｖ）に比較して小さいことを検知したときに、オフとなる。この結果、放電用トランジスタ１１３（Ｑ４）の入力端子であるベース端子に、所定の抵抗１１５（Ｒ４）を介して負荷１１８または負荷１１８に接続されているコンデンサ１１７（Ｃ１）のプラス側端子の電圧が印加される。これにより、放電用トランジスタ１１３（Ｑ４）がオンとなる。これにより、放電回路がオンとなって、放電が行われる。

なお、放電用トランジスタ１１３（Ｑ４）には、必要に応じて、ベース端子に直列に、また、ベース端子とエミッタ端子の間に調整用の抵抗が付加される。

第１の論理電圧生成制御用トランジスタ１０５（Ｑ１）は、論理電圧生成スイッチ回路として動作する。また、第２の論理電圧生成制御用トランジスタ１０２（Ｑ２）、ツェナーダイオード１０４（Ｄ１）、および所定の抵抗１０３（Ｒ１）は、放電電圧監視回路として動作する。

第１の論理電圧生成制御用トランジスタ１０５（Ｑ１）は、プラス側の出力端子であるコレクタ端子が、論理電圧生成回路として動作するレギュレータ１０６（ＲＥＧ１）のイネーブル端子ＥＮに接続される。また、第１の論理電圧生成制御用トランジスタ１０５（Ｑ１）は、マイナス側の出力端子であるエミッタ端子が接地側に接続される。

第１の論理電圧生成制御用トランジスタ１０５（Ｑ１）は、ベース端子への入力電圧が‘Ｈ’になるとオンとなり、レギュレータ１０６（ＲＥＧ１）のイネーブル端子ＥＮを接地側の電圧レベル‘Ｌ’に落として、その動作を禁止する。また、第１の論理電圧生成制御用トランジスタ１０５（Ｑ１）は、ベース端子への入力電圧が‘Ｌ’になるとオフとなり、レギュレータ１０６（ＲＥＧ１）のイネーブル端子ＥＮを‘Ｈ’にして、その動作を許可する。

第２の論理電圧生成制御用トランジスタ１０２（Ｑ２）は、プラス側の出力端子であるコレクタ端子がツェナーダイオード１０４（Ｄ１）のカソード端子と、所定の抵抗１０３（Ｒ１）を介して電源電圧供給スイッチ回路として動作するＦＥＴ１１２（Ｑ５）の出力端子側（電源電圧Ｖ３（２４Ｖ））に接続される。また、第２の論理電圧生成制御用トランジスタ１０２（Ｑ２）は、マイナス側の出力端子であるエミッタ端子が、接地側に接続される。さらに、第２の論理電圧生成制御用トランジスタ１０２（Ｑ２）は、入力端子であるベース端子に、論理電圧監視回路として動作するリセット回路１０７（ＲＥＳ１）から出力されるリセット信号＊ＲＳＴが入力する。

第２の論理電圧生成制御用トランジスタ１０２（Ｑ２）は、リセット回路１０７（ＲＥＳ１）が論理電圧Ｖｄｄ（５Ｖ）が論理電圧閾値（４Ｖ）に比較して大きいことを検知したときに、‘Ｈ’のリセット信号＊ＲＳＴに基づいてオンとなる。この結果、ツェナーダイオード１０４（Ｄ１）のカソード端子の電圧が、接地側の電圧レベル（ゼロボルト）に落とされる。これにより、第１の論理電圧生成制御用トランジスタ１０５（Ｑ１）がオフすることにより、レギュレータ１０６（ＲＥＧ１）の動作が許可される。

論理電圧Ｖｄｄ（５Ｖ）が論理電圧閾値（４Ｖ）に比較して大きいということは、負荷駆動回路１００が、起動シーケンス後の動作中であることを示している。この場合には、レギュレータ１０６（ＲＥＧ１）による論理電圧Ｖｄｄ（５Ｖ）の出力が許可される。

第２の論理電圧生成制御用トランジスタ１０２（Ｑ２）は、リセット回路１０７（ＲＥＳ１）が論理電圧Ｖｄｄ（５Ｖ）が論理電圧閾値（４Ｖ）に比較して小さいことを検知したときに、‘Ｌ’のリセット信号＊ＲＳＴに基づいてオフとなる。この結果、ＦＥＴ１１２（Ｑ５）からの電源電圧Ｖ３（２４Ｖ）が、ツェナーダイオード１０４（Ｄ１）に印加される。電源電圧Ｖ３（２４Ｖ）が、放電電圧閾値であるツェナーダイオード１０４（Ｄ１）の降伏電圧（例えば５Ｖ）に比較して大きければ、第１の論理電圧生成制御用トランジスタ１０５（Ｑ１）がオンされて、レギュレータ１０６（ＲＥＧ１）の動作が禁止される。

論理電圧Ｖｄｄ（５Ｖ）が論理電圧閾値（４Ｖ）に比較して小さく、かつ電源電圧Ｖ３（２４Ｖ）が放電電圧閾値に比較して大きいということは、負荷駆動回路１００が、停止シーケンスに入っており放電中であることを示している。この場合には、レギュレータ１０６（ＲＥＧ１）による論理電圧Ｖｄｄ（５Ｖ）の出力が禁止されて、放電中に負荷駆動回路１００が再起動しようとしても、それが阻止されて誤動作が防止される。

電源電圧Ｖ３（２４Ｖ）が、放電電圧閾値であるツェナーダイオード１０４（Ｄ１）の降伏電圧（例えば５Ｖ）に比較して小さければ、第１の論理電圧生成制御用トランジスタ１０５（Ｑ１）がオフされて、レギュレータ１０６（ＲＥＧ１）の動作が許可される。

論理電圧Ｖｄｄ（５Ｖ）が論理電圧閾値（４Ｖ）に比較して小さく、かつ電源電圧Ｖ３（２４Ｖ）が放電電圧閾値に比較して小さいということは、負荷駆動回路１００が、停止シーケンスに入っており放電が完了したことを示している。この場合には、レギュレータ１０６（ＲＥＧ１）による論理電圧Ｖｄｄ（５Ｖ）の出力が許可されて、負荷駆動回路１００が再起動できるようになる。

図１の構成を有する本実施形態の起動シーケンスの詳細動作について、図２に示される起動シーケンスを示すフローチャートと、図４に示される動作タイミングチャートに基づいて説明する。以下の説明では、随時図１の各回路素子を参照するものとする。

まず、電源スイッチ１０１（ＳＷ）がオン（ＯＮ）になるまで待機される（図２のステップＳ２０１の判定がＮＯの繰返し）。最初の段階では、図２の「起動スタート」に示されるように、全てのトランジスタＱ１〜Ｑ５はオフ（ＯＦＦ）である。

電源スイッチ１０１（ＳＷ）がオンすると（ステップＳ２０１の判定がＹＥＳ）、電源電圧Ｖ１（２４Ｖ）と電源電圧Ｖ２（２４Ｖ）が投入される（図２のステップＳ２０２）。図４（ａ）、（ｂ）、（ｃ）のタイミング４０１または４１０が対応する。なお、ここでいうスイッチオンとは、図１に示される電源スイッチ１０１（ＳＷ）自体のオンのほかに、図１の負荷駆動回路１００が装備される例えば現金収納用のカセットが本体装置に装着されたことによる電源の供給開始を含む。

この結果、ＦＥＴ１１２（Ｑ５）のドレイン端子とレギュレータ１０６（ＲＥＧ１）の入力端子ＩＮに、それぞれ電源電圧Ｖ２（２４Ｖ）およびＶ１（２４Ｖ）が供給される（図２のステップＳ２０２）。

第１の論理電圧生成制御用トランジスタ１０５（Ｑ１）は、電源電圧Ｖ３（２４Ｖ）がまだ立ち上がっていないため（タイミング４０１または４１０における図４（ｋ）参照）、オフである。このときに、レギュレータ１０６（ＲＥＧ１）のイネーブル端子ＥＮへの入力はプルアップされて‘Ｈ’となる。この結果、レギュレータ１０６（ＲＥＧ１）の出力端子ＯＵＴから、論理電圧Ｖｄｄ（５Ｖ）が始動する（図２のステップＳ２０３）。図４（ｄ）のタイミング４０２または４１１、（ｆ）のタイミング４０４または４１３が対応する。

リセット回路１０７（ＲＥＳ１）は、論理電圧Ｖｄｄ（５Ｖ）が論理電圧閾値（４Ｖ）以上になるまで待機する（図２のステップＳ２０４の判定がＮＯの繰返し）。

論理電圧Ｖｄｄ（５Ｖ）が論理電圧閾値（４Ｖ）以上になると（ステップＳ２０４の判定がＹＥＳ）、リセット回路１０７（ＲＥＳ１）から出力されるリセット信号＊ＲＳＴが‘Ｈ’となる。図４（ｆ）のタイミング４０４または４１３＝（ｅ）のタイミング４０３または４１２が対応する。

この結果、第２の論理電圧生成制御用トランジスタ１０２（Ｑ２）がオンする。ただし、この段階では電源電圧Ｖ３（２４Ｖ）はまだ印加されていないため、ツェナーダイオード１０４（Ｄ１）のカソード端子はゼロボルトとなり、第１の論理電圧生成制御用トランジスタ１０５（Ｑ１）はオフを維持する（以上、図２のステップＳ２０５）。この結果、レギュレータ１０６（ＲＥＧ１）が論理電圧Ｖｄｄ（５Ｖ）を出力する動作の許可が維持される。図４（ｇ）および（ｈ）のタイミング４０４または４１３が対応する。

また、リセット回路１０７（ＲＥＳ１）からのリセット信号＊ＲＳＴが‘Ｈ’となることにより、放電スイッチ用トランジスタ１０９（Ｑ３）がオンになる（図２のステップＳ２０６）。図４（ｉ）のタイミング４０４または４１３が対応する。

放電スイッチ用トランジスタ１０９（Ｑ３）は、リセット信号＊ＲＳＴによって、ＦＥＴ１１２（Ｑ５）をオンにするための機能を有する。これにより、抵抗１１０（Ｒ２）および１１１（Ｒ３）を介してＦＥＴ１１２（Ｑ５）のゲート端子に電流が流れることができるようになり、ＦＥＴ１１２（Ｑ５）がオンされる（図２のステップＳ２０７）。図４（ｊ）のタイミング４０４または４１３が対応する。

この結果、電源電圧Ｖ３（２４Ｖ）が、負荷１１８に印加開始され、負荷１１８と並列に接続されている負荷１１８の安定動作用のコンデンサ１１７（Ｃ１）が、チャージを開始する（図２のステップＳ２０８）。

そして、電源電圧Ｖ３（２４Ｖ）の出力が上昇してゆく（図２のステップＳ２０９）。図４（ｋ）の期間４０５または４１４が対応する。

やがて、コンデンサ１１７（Ｃ１）のチャージが完了し、負荷１１８が安定動作に入る（図２のステップＳ２１０）。

この状態が完了した時点で、電圧が上昇する電源電圧Ｖ３（２４Ｖ）は、第２の論理電圧生成制御用トランジスタ１０２（Ｑ２）に印加されるが、Ｑ２はオンされているのでツェナーダイオード１０４（Ｄ１）のカソード端子はゼロボルトを維持する。この結果、第１の論理電圧生成制御用トランジスタ１０５（Ｑ１）がオフを維持するため、Ｑ１からレギュレータ１０６（ＲＥＧ１）のイネーブル端子ＥＮへの入力は‘Ｈ’を維持する。これにより、レギュレータ１０６（ＲＥＧ１）の出力端子ＯＵＴからの論理電圧Ｖｄｄ（５Ｖ）の出力が維持される。なお、放電スイッチ用トランジスタ１０９（Ｑ３）がオンすることにより、放電用トランジスタ１１３（Ｑ４）のベース端子の電圧はゼロボルトとなってオフとなっている。まとめると、起動が完了した段階では、図２の末尾の「動作」に示されるように、Ｑ２、Ｑ３、Ｑ５の各トランジスタがオン（ＯＮ）、Ｑ１およびＱ４のトランジスタがオフ（ＯＦＦ）である。以上により、起動シーケンスが完了する。

次に、図１の構成を有する本実施形態における停止シーケンスの動作について、図３に示される停止シーケンスを示すフローチャートと、図４に示される動作タイミングチャートに基づいて説明する。図２の場合と同様に、随時図１の各回路素子を参照するものとする。

電源スイッチ１０１（ＳＷ）がオフ（ＯＦＦ）になるまで待機される（図３のステップＳ３０１の判定がＮＯの繰返し）。この動作中の段階では、図３の「停止スタート」に示されるように、図２の末尾の「動作」に示される場合と同様に、Ｑ２、Ｑ３、Ｑ５の各トランジスタがオン（ＯＮ）、Ｑ１およびＱ４のトランジスタがオフ（ＯＦＦ）である。

電源スイッチ１０１（ＳＷ）がオフすると（ステップＳ３０１の判定がＹＥＳ）、電源電圧Ｖ１（２４Ｖ）とＶ２（２４Ｖ）の供給が停止する（図３のステップＳ３０２）。なお、ここでいうスイッチオフとは、図１に示される電源スイッチ１０１（ＳＷ）自体のオフのほかに、図１の負荷駆動回路１００が装備される例えば現金収納用のカセットが本体装置から取り外されたことによる電源の供給停止を含む。

スイッチオフにより、レギュレータ１０６（ＲＥＧ１）から出力される論理電圧Ｖｄｄ（５Ｖ）が垂下を開始する（図３のステップＳ３０３）。図４（ｆ）のタイミング４０６または４１５が対応する。

これに対して、リセット回路１０７（ＲＥＳ１）は、レギュレータ１０６（ＲＥＧ１）から出力される論理電圧Ｖｄｄ（５Ｖ）が論理電圧閾値（４Ｖ）になるまで待機している（図３のステップＳ３０４の判定がＮＯの繰返し）。

論理電圧Ｖｄｄ（５Ｖ）が論理電圧閾値（４Ｖ）以下になると（ステップＳ３０４の判定がＹＥＳ）、リセット回路１０７（ＲＥＳ１）から出力されるリセット信号＊ＲＳＴが‘Ｌ’となる。図４（ｆ）および（ｅ）のタイミング４０７または４１６が対応する。

この結果、第２の論理電圧生成制御用トランジスタ１０２（Ｑ２）がオフする（図３のステップＳ３０５）。これを受けて、電源電圧Ｖ３（２４Ｖ）が、ツェナーダイオード１０４（Ｄ１）の降伏電圧（５Ｖ）を上回っているので、ツェナーダイオード１０４（Ｄ１）を介して第１の論理電圧生成制御用トランジスタ１０５（Ｑ１）のベース端子に電圧が印加され、Ｑ１がオンされる（以上、図３のステップＳ３０５）。この結果、レギュレータ１０６（ＲＥＧ１）のイネーブル端子ＥＮに入力する信号が‘Ｌ’に落ちて、レギュレータ１０６（ＲＥＧ１）の動作が禁止される。レギュレータ１０６（ＲＥＧ１）の出力端子ＯＵＴから出力される論理電圧Ｖｄｄ（５Ｖ）も落ちてゆく。図４（ｇ）、（ｈ）、および（ｋ）のタイミング４０７または４１６が対応する。

また、リセット回路１０７（ＲＥＳ１）からのリセット信号＊ＲＳＴが‘Ｌ’となることにより、放電スイッチ用トランジスタ１０９（Ｑ３）がオフになる（図３のステップＳ３０６）。図４（ｉ）のタイミング４０７または４１６が対応する。

これにより、ＦＥＴ１１２（Ｑ５）のゲート端子に電流が流れることができないようになり、ＦＥＴ Ｑ５がオフされる（図３のステップＳ３０７）。図４（ｊ）のタイミング４０７または４１６が対応する。

放電スイッチ用トランジスタ１０９（Ｑ３）がオフすることにより、負荷１１８または負荷１１８に接続されているコンデンサ１１７（Ｃ１）にチャージされている電荷による電流が、抵抗１１５（Ｒ４）および逆流防止ダイオード１１６（Ｄ２）を介して放電スイッチ用トランジスタ１０９（Ｑ３）に流れなくなる。これにより、負荷１１８または負荷１１８に接続されているコンデンサ１１７（Ｃ１）にチャージされている電荷による電圧が、放電用トランジスタ１１３（Ｑ４）のベースに印加され、Ｑ４がオンする（図３のステップＳ３０８）。図４（ｌ）のタイミング４０７または４１６が対応する。

この結果、放電用抵抗１１４（Ｒ５）から放電用トランジスタ１１３（Ｑ４）のコレクタ端子およびエミッタ端子を流れる電流経路ができて、Ｒ５の値とＱ４を流せる電流値とで決定される最大電流で、チャージされていた電荷の放電が開始される（図３のステップＳ３０９）。放電用抵抗１１４（Ｒ５）は、停止シーケンスのときにのみ動作させることができるため、小さな抵抗値として、急速放電させることができる。

短時間での充放電の繰り返しは誤動作や故障を誘発する恐れがあるため、例えば現金収納用のカセットが再度本体装置に装着されたり、着脱時チャタリングが発生した場合には、再起動が抑制される。放電開始後の例えば図４のタイミング４０８や４１７で示される期間は、例えば図４のタイミング４１８で電源電圧Ｖ１（２４Ｖ）やＶ２（２４Ｖ）が再度投入されても、放電スイッチ用トランジスタ１０９（Ｑ３）はオフなので、放電用トランジスタ１１３（Ｑ４）がオンのままとなり、放電が継続される（期間４１７における図４（ｋ）参照）。このとき、第２の論理電圧生成制御用トランジスタ１０２（Ｑ２）のオフにより第１の論理電圧生成制御用トランジスタ１０５（Ｑ１）がオンとなっている（期間４１７における図４（ｈ）参照）。このため、レギュレータ１０６（ＲＥＧ１）のイネーブル端子ＥＮへの入力が‘Ｌ’となっている。従って、この期間に出電源電圧Ｖ１（２４Ｖ）およびＶ２（２４Ｖ）が立ち上がっても、レギュレータ１０６（ＲＥＧ１）は、出力端子ＯＵＴからの論理電圧Ｖｄｄ（５Ｖ）の出力を抑制する（期間４１７における図４（ｄ）および（ｆ）参照）。これにより、放電中の再起動を抑制することができる。

放電が進んで電源電圧Ｖ３（２４Ｖ）が十分に落ちてきてツェナーダイオード１０４（Ｄ１）の降伏電圧（５Ｖ）を下回ると（図３のステップＳ３１０の判定がＹＥＳ）、ツェナーダイオード１０４（Ｄ１）が電源電圧Ｖ３（２４Ｖ）から第１の論理電圧生成制御用トランジスタ１０５（Ｑ１）のベース端子への電圧印加を遮断する。これにより、第１の論理電圧生成制御用トランジスタ１０５（Ｑ１）がオフする（図３のステップＳ３１１）。図４（ｈ）のタイミング４１９が対応する。この結果、レギュレータ１０６（ＲＥＧ１）の入力端子ＥＮへの入力が‘Ｈ’となり、レギュレータ１０６（ＲＥＧ１）の動作が許可される。図４（ｄ）のタイミング４１９が対応する。

このため、電源電圧Ｖ１（２４Ｖ）およびＶ２（２４Ｖ）が再投入された場合には、レギュレータ１０６（ＲＥＧ１）が論理電圧Ｖｄｄ（５Ｖ）を出力可能となって、システムの再起動が可能となる。図４（ｆ）のタイミング４１９から４２０が対応する。
同時に、コンデンサ１１７（Ｃ１）からの放電が終了する（図３のステップＳ３１２）。

以上の本実施形態による図１の負荷駆動回路１００は、例えば現金自動預け払い機や現金係数機等における現金収納用のカセットに装備された場合を例に説明したが、本実施形態は様々な負荷駆動装置における放電手段として実現することができる。

以上説明したようにして、本実施形態では、論理電圧Ｖｄｄ（５Ｖ）が論理電圧閾値（例えば４Ｖ）を維持していないときは、‘Ｌ’のリセット信号＊ＲＳＴによる放電スイッチ用トランジスタ１０９（Ｑ３）のオフに基づき、ＦＥＴ１１２（Ｑ５）がオフになる。これによって、負荷１１８へ電源電圧Ｖ３（２４Ｖ）が供給されない。つまり、制御が確定した段階で電源電圧Ｖ３（２４Ｖ）を供給することで、誤動作の危険をなくすことが可能となる。

また、カセット等の取り外しによりインターロックスイッチがオフし、論理電圧Ｖｄｄ（５Ｖ）が論理電圧閾値（４Ｖ）を下回った段階で、放電用抵抗１１４（Ｒ５）および放電用トランジスタ１１３（Ｑ４）により、急速な放電が開始され、制御が効いている時点で放電を完了させることが可能となる。

さらに、一度カセットを抜く等して停止シーケンスによる放電が開始したら、再装着しても、放電が完了するまで再起動を抑制することが可能となる。

加えて、本実施形態では、例えばツェナーダイオード１０４（Ｄ１）の降伏電圧を調整することにより、放電完了電圧を自由に設定することが可能となる。

１００ 負荷駆動回路
１０１ 電源スイッチ（ＳＷ）
１０２ 第２の論理電圧生成制御用トランジスタ（Ｑ２）
１０３ 抵抗（Ｒ１）
１０４ ツェナーダイオード（Ｄ１）
１０５ 第１の論理電圧生成制御用トランジスタ（Ｑ１）
１０６ レギュレータ（ＲＥＧ１）
１０７ リセット回路（ＲＥＳ１）
１０８ 抵抗（Ｒ６）
１０９ 放電スイッチ用トランジスタ（Ｑ３）
１１０ 抵抗（Ｒ２）
１１１ 抵抗（Ｒ３）
１１２ ＦＥＴ（Ｑ５）
１１３ 放電用トランジスタ（Ｑ４）
１１４ 放電用抵抗（Ｒ５）
１１５ 抵抗（Ｒ４）
１１６ 逆流防止ダイオード（Ｄ２）
１１７ コンデンサ（Ｃ１）
１１８ 負荷
１１９ 接地側電位

Claims (4)

1. 外部からの電源電圧の供給に基づいて負荷を駆動するとともに、前記電源電圧に基づいて内部の論理回路を駆動するための論理電圧を生成する論理電圧生成回路を備える負荷駆動装置において、
   前記論理電圧生成回路が出力する論理電圧を論理電圧閾値と比較する論理電圧監視回路と、
   前記論理電圧監視回路が前記論理電圧が前記論理電圧閾値に比較して大きいことを検知したときに前記電源電圧を前記負荷へ供給し、前記論理電圧監視回路が前記論理電圧が前記論理電圧閾値に比較して小さいことを検知したときに、前記電源電圧の前記負荷への供給を停止する電源電圧供給スイッチ回路と、
   前記論理電圧監視回路が前記論理電圧が前記論理電圧閾値に比較して小さいことを検知したときに、前記負荷または該負荷に接続されているコンデンサにチャージされている電荷に基づいてオンし、前記チャージされている電荷を放電する放電回路と、
   を備えることを特徴とする電源起動・停止制御回路。
2. 前記放電回路は、
   ２つの出力端子が所定の放電抵抗値を有する放電用抵抗を介して前記負荷または該負荷に接続されているコンデンサのプラス側端子および接地側端子に接続され、入力端子が所定の抵抗を介して前記負荷または該負荷に接続されているコンデンサのプラス側端子に接続される放電用トランジスタと、
   前記論理電圧監視回路の出力が入力端子に接続され、プラス側の出力端子が前記放電用トランジスタの入力端子に接続され、マイナス側の出力端子が接地側に接続されて、前記論理電圧監視回路が前記論理電圧が前記論理電圧閾値に比較して大きいことを検知したときにオンとなって前記放電用トランジスタの入力端子を前記接地側の電圧レベルに落として前記放電用トランジスタをオフし、前記論理電圧監視回路が前記論理電圧が前記論理電圧閾値に比較して小さいことを検知したときにオフとなって前記放電用トランジスタの入力端子に前記所定の抵抗を介して前記負荷または該負荷に接続されているコンデンサのプラス側端子の電圧を印加して前記放電用トランジスタをオンする放電スイッチ用トランジスタと、
   を含むことを特徴とする請求項１に記載の電源起動・停止制御回路。
3. 前記放電回路における放電電圧を放電電圧閾値と比較する放電電圧監視回路と、
   前記放電電圧監視回路が前記放電電圧が前記放電電圧閾値に比較して大きいことを検知したときに前記論理電圧生成回路の動作を禁止し、前記放電電圧監視回路が前記放電電圧が前記放電電圧閾値に比較して小さいことを検知したときに前記論理電圧生成回路の動作を許可する論理電圧生成スイッチ回路と、
   をさらに備えることを特徴とする請求項１または２のいずれかに記載の電源起動・停止制御回路。
4. 前記論理電圧生成スイッチ回路は、プラス側の出力端子が前記論理電圧生成回路のイネーブル端子に接続され、マイナス側の出力端子が接地側に接続され、オンのときに前記論理電圧生成回路のイネーブル端子を前記接地側の電圧レベルに落として前記論理電圧生成回路の動作を禁止し、オフのときに前記論理電圧生成回路のイネーブル端子をハイレベルにして前記論理電圧生成回路の動作を許可する第１の論理電圧生成制御用トランジスタを含み、
   前記放電電圧監視回路は、アノード端子が前記第１の論理電圧生成制御用トランジスタの入力端子に接続されるツェナーダイオードと、プラス側の出力端子が前記ツェナーダイオードのカソード端子および所定の抵抗を介して前記電源電圧供給スイッチ回路の出力端子側に接続され、マイナス側の出力端子が接地側に接続され、入力端子が前記論理電圧監視回路の出力に接続されて、前記論理電圧監視回路が前記論理電圧が前記論理電圧閾値に比較して大きいことを検知したときにオンとなって前記ツェナーダイオードのカソード端子の電圧を前記接地側の電圧レベルに落として前記第１の論理電圧生成制御用トランジスタをオフすることにより前記論理電圧生成回路の動作を許可し、前記論理電圧監視回路が前記論理電圧が前記論理電圧閾値に比較して小さいことを検知したときにオフとなって前記電源電圧供給スイッチ回路の出力端子側の電圧を前記ツェナーダイオードに印加することにより、さらに前記電源電圧供給スイッチ回路の出力端子側の電圧が前記ツェナーダイオードの降伏電圧である前記放電電圧閾値に比較して大きければ前記第１の論理電圧生成制御用トランジスタをオンすることにより前記論理電圧生成回路の動作を禁止し、前記電源電圧供給スイッチ回路の出力端子側の電圧が前記放電電圧閾値に比較して小さければ前記第１の論理電圧生成制御用トランジスタをオフすることにより前記論理電圧生成回路の動作を許可する第２の論理電圧生成制御用トランジスタとを含む、
   ことを特徴とする請求項３に記載の電源起動・停止制御回路。