JP6213138B2 - データ記憶制御装置 - Google Patents
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Description
まず制御装置は、データ書き換え可能な不揮発性メモリを搭載したメモリカードを制御する。またバックアップ電源は、制御装置への電源供給を行う主電源からの電源供給が断たれてから、少なくとも予め設定されたバックアップ時間が経過するまで継続してメモリカードへ電源を供給する。また充電回路は、主電源からの電源供給を受けて、バックアップ電源を充電するための充電用電圧をバックアップ電源へ供給する。
本発明が適用されたデータ記憶制御装置1は、車両に搭載され、図1に示すように、レギュレータ2とメインマイコン3とサブマイコン4とメモリカード5とカードスロット6とメモリカード電源回路7と電源瞬断検出回路8を備える。
クロック端子は、メモリカード5を動作させるためのクロック信号をメインマイコン3から入力するためのものである。なおメモリカード5は、クロック信号の入力が停止すると、その時点からバックアップ時間(本実施形態では例えば250ms)が経過するまでに、データ破壊回避のための内部処置を行うように構成されている。
電源瞬断検出回路8は、+B電圧を入力して、+B電圧の瞬断が発生したか否かを検出し、+B電圧の瞬断を検出した場合に、+B電圧の瞬断を検出した旨を示す瞬断検出信号をサブマイコン4へ出力する。なお、本実施形態の電源瞬断検出回路8は、+B電圧が予め設定された瞬断判定値(例えば4.5V)以下である場合に、+B電圧の瞬断が発生したと判断する。
トランジスタ31は、NPN型のトランジスタであり、コレクタ、ベースおよびエミッタを有する。トランジスタ31のコレクタは、抵抗32を介して3.3V電圧入力端子12に接続される。トランジスタ31のベースは、抵抗33を介してメイン制御信号入力端子14に接続される。トランジスタ31のエミッタは接地端子13に接続される。なお抵抗34は、一端がトランジスタ31のベースに接続され、他端が接地される。そして、メインマイコン3からのメイン側カード制御信号がハイレベルである場合において、抵抗33,34による抵抗34の分圧電圧がトランジスタ31のオン電圧より高くなるように、抵抗33,34の抵抗値が設定されている。
論理和回路41は、第1入力端子と第2入力端子と出力端子と電源電圧端子を有し、第1入力端子と第2入力端子に入力した信号の論理和演算を行い、演算結果を示す信号を出力端子から出力する。第1入力端子は、シャットダウン信号制御部24の抵抗37を介してDC/DCコンバータ23の電圧出力端子Voutに接続される。第2入力端子は、シャットダウン信号制御部24におけるトランジスタ31のコレクタに接続される。出力端子は、抵抗43を介してDC/DCコンバータ23のシャットダウン端子SHDNに接続される。
否定論理和回路51は、第1入力端子と第2入力端子と出力端子と電源電圧端子を有し、第1入力端子と第2入力端子に入力した信号の否定論理和演算を行い、演算結果を示す信号を出力端子から出力する。第1入力端子は、トランジスタ52のコレクタに接続される。第2入力端子は、カード検出入力端子16に接続される。出力端子は、抵抗54を介してトランジスタ53のベースに接続される。
このように構成された電源オン判定部26では、バックアップ用コンデンサ22の充電によりバックアップ用コンデンサ22の電圧が上昇すると、トランジスタ52がオン状態となり、否定論理和回路51の第1入力端子がローレベルとなる。また、カード検出入力端子16がローレベルである場合に、否定論理和回路51の第2入力端子がローレベルとなる。
次に、このように構成されたデータ記憶制御装置1の動作の具体例を説明する。
図4は、バックアップ用コンデンサ22の電圧が0Vである状態でACC電源がオンになる場合のシャットダウン信号制御部24およびシャットダウン信号出力部25の動作を示すタイミングチャートである。
その後、メインマイコン3の初期化が完了すると(矢印AL22を参照)、時刻t24で、サブマイコン4は、サブ制御信号入力端子15をハイレベルにする。なおサブマイコン4は、メインマイコン3の電源がオンになってから250ms以上経過した後に、サブ制御信号入力端子15をハイレベルにする。
次に、サブ制御信号入力端子15がハイレベルになってから放電時間(10ms)が経過した時刻t25で、メインマイコン3は、メイン制御信号入力端子14をローレベルにする。これにより、トランジスタ31がオフ状態となり、論理和回路41の第2入力端子がハイレベルになる。このため、論理和回路41の出力端子がハイレベルになる。さらに、トランジスタ42がオフ状態となることにより、DC/DCコンバータ23のシャットダウン端子SHDNがハイレベルになり、DC/DCコンバータ23が動作を開始する。これにより、論理和回路41の第1入力端子がハイレベルになる。
図5に示すように、時刻t31で、+B電圧の瞬断が発生すると、電源瞬断検出回路8はサブマイコン4へ瞬断検出信号を出力する。そしてサブマイコン4は、瞬断検出信号が入力すると、サブ制御信号入力端子15をローレベルにする。これにより、論理和回路41の第2入力端子がローレベルになる。
ACC電源がオフになると、ディレイドACCに移行する。そして、図6に示すように、時刻t41でディレイドACCが完了すると(矢印AL41を参照)、メインマイコン3は、メイン制御信号入力端子14をハイレベルにする。このときにサブ制御信号入力端子15がハイレベルであるため、トランジスタ31,42のベースにオン電圧が印加され、トランジスタ31,42がオン状態となる。これにより、論理和回路41の第2入力端子とDC/DCコンバータ23のシャットダウン端子SHDNがハイレベルからローレベルになる。そして、DC/DCコンバータ23のシャットダウン端子SHDNがローレベルになることにより、DC/DCコンバータ23からのカード動作電圧VDDの出力が停止する。
図7に示すように、メインマイコン3が暴走してリセットをかける前の時刻t51で、サブマイコン4は、サブ制御信号入力端子15をハイレベルからローレベルにする。これにより、論理和回路41の第2入力端子がハイレベルからローレベルになる。
またシャットダウン信号出力部25は、シャットダウン信号として、DC/DCコンバータ23を動作させる場合にはハイレベルとなり、DC/DCコンバータ23を停止させる場合にはローレベルとなる信号を出力する。そしてトランジスタ42は、シャットダウン信号がシャットダウン信号出力部25からDC/DCコンバータ23へ至るまでの通電経路上に一端が接続され、他端にローレベルが印加される。そしてサブマイコン4は、+B電圧からの電源供給が断たれると、サブ制御信号入力端子15をローレベルにすることにより、トランジスタ42をオフ状態にする。
例えば上記実施形態では、メモリカードとしてSDカードを用いたものを示したが、SDカードに限定されるものではなく、電源供給が断たれたときに、既に記憶されているデータの破壊を回避するための処理を行う機能を備えた記憶媒体であればよい。
Claims (2)
- データ書き換え可能な不揮発性メモリを搭載したメモリカード(5)を制御する制御装置(3)と、
前記制御装置への電源供給を行う主電源からの電源供給が断たれてから、少なくとも予め設定されたバックアップ時間が経過するまで継続して前記メモリカードへ電源を供給するバックアップ電源(22)と、
前記主電源からの電源供給を受けて、前記バックアップ電源を充電するための充電用電圧を前記バックアップ電源へ供給する充電回路(21)と、
前記充電回路および前記バックアップ電源からの電源供給を受けて、前記メモリカードを動作させるためのカード動作電圧を生成する動作電圧生成回路(23)と、
前記動作電圧生成回路を動作させるか否かを制御するための動作制御信号を前記動作電圧生成回路へ出力する制御信号出力回路(25)とを備え、
前記制御信号出力回路は、前記バックアップ電源と前記動作電圧生成回路から電源供給を受ける
ことを特徴とするデータ記憶制御装置(1)。 - 前記制御信号出力回路は、前記動作制御信号として、前記動作電圧生成回路を動作させる場合には予め設定された第1電圧レベルとなり、前記動作電圧生成回路を停止させる場合には前記第1電圧レベルと異なるように予め設定された第2電圧レベルとなる信号を出力し、
前記動作制御信号が前記制御信号出力回路から前記動作電圧生成回路へ至るまでの通電経路上に一端が接続され、他端に前記第2電圧レベルが印加されたスイッチ(42)と、
前記主電源からの電源供給が断たれると、前記スイッチをオフ状態にするスイッチ制御手段(4)とを備える
ことを特徴とする請求項1に記載のデータ記憶制御装置。
Priority Applications (1)
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JP2013217392A JP6213138B2 (ja) | 2013-10-18 | 2013-10-18 | データ記憶制御装置 |
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JP2013217392A JP6213138B2 (ja) | 2013-10-18 | 2013-10-18 | データ記憶制御装置 |
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Family Applications (1)
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JP2013217392A Expired - Fee Related JP6213138B2 (ja) | 2013-10-18 | 2013-10-18 | データ記憶制御装置 |
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