WO2015051642A1 - 阵列基板及其制作方法、显示装置 - Google Patents

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WO2015051642A1
WO2015051642A1 PCT/CN2014/078395 CN2014078395W WO2015051642A1 WO 2015051642 A1 WO2015051642 A1 WO 2015051642A1 CN 2014078395 W CN2014078395 W CN 2014078395W WO 2015051642 A1 WO2015051642 A1 WO 2015051642A1
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signal line
line electrode
electrode
pattern
forming
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于海峰
黄海琴
封宾
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京东方科技集团股份有限公司
北京京东方显示技术有限公司
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    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
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    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • G—PHYSICS
    • G02—OPTICS
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    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate

Definitions

  • the GOA area includes a number of dense signal lines and thin film transistors (TFTs). As shown in FIGS. 1 and 2, the GOA area on the substrate 6 includes a number of signal lines in addition to a plurality of GOA driving units: a first clock signal line (CLK signal line) 1, a second clock signal line (CLKB signal line). 2. Ground voltage signal line (VSS signal line) 3 and gate start signal line (STV signal line) 4 and so on.
  • CLK signal line first clock signal line
  • CLKB signal line CLKB signal line
  • VSS signal line Ground voltage signal line
  • STV signal line gate start signal line
  • Each GOA driving unit 5 is connected to a CLK signal line 1, a CLKB signal line 2 and a VSS signal line 3, wherein the STV signal line 4 is connected to the first GOA driving unit 5 of the cascaded plurality of GOA driving units. Due to the dense wiring of the GOA area of the array substrate, the critical dimension (CD) of each signal line is small, resulting in excessive signal line resistance in this area (especially for large products, long signal lines), resulting in signal delay. Bad distortion, etc., seriously affecting product yield.
  • CD critical dimension
  • the technical problem to be solved by the present invention is: How to reduce the resistance of the signal line of the GOA area.
  • the present invention provides a method for fabricating an array substrate, which includes the following steps:
  • a pattern including a second signal line electrode is formed over the first signal line electrode pattern such that the second signal line electrode directly contacts the first signal line electrode to form a signal line.
  • the pattern of forming the first signal line electrode including the region corresponding to the signal line in the GOA area on the substrate specifically includes:
  • a conductive film is formed on the substrate, and a pattern of the first signal line electrode is formed in a region of the GOA region corresponding to the signal line by a patterning process.
  • the conductive film is a metal film or an indium tin oxide film.
  • the pattern of forming the first signal line electrode including the region corresponding to the signal line in the GOA area on the substrate specifically includes:
  • Forming a transparent conductive film on the substrate forming a pattern of a common electrode or a pixel electrode in a display region of the array substrate corresponding to the substrate by a patterning process, and forming the first signal line electrode in a region corresponding to the signal line in the GOA region Graphics.
  • the thickness of the pattern of the first signal line electrode is 500 A to 1000 A.
  • the forming the pattern including the second signal line electrode on the first signal line electrode pattern specifically includes:
  • a metal thin film is formed on the substrate on which the pattern including the first signal line electrode is formed, and a pattern including the second signal line electrode is formed over the first signal line electrode pattern by a patterning process.
  • the forming the pattern including the second signal line electrode on the first signal line electrode pattern specifically includes:
  • Forming a gate metal film on the substrate forming the pattern including the first signal line electrode, forming a pattern including the gate line and the gate by a patterning process, and forming a second signal line electrode over the first signal line electrode pattern Graphics.
  • the forming the pattern including the second signal line electrode on the first signal line electrode pattern specifically includes:
  • Forming a source/drain metal film on the substrate forming the pattern including the first signal line electrode, forming a pattern including the source, the drain, and the data line by a patterning process while forming a pattern including the first signal line electrode pattern A pattern of two signal line electrodes.
  • the invention also provides an array substrate comprising a signal line located in the GOA area, the signal line
  • the method includes: a first signal line electrode on the substrate and a second signal line electrode on the first signal line electrode, wherein the first signal line electrode and the second signal line electrode are in direct contact to form a signal line.
  • the first signal line electrode and the common electrode or the pixel electrode on the array substrate are
  • the second signal line electrode is a metal electrode.
  • the second signal line electrode and the gate line on the array substrate are of the same metal material and are simultaneously formed.
  • the second signal line electrode and the data line on the array substrate are of the same metal material and are simultaneously formed.
  • the present invention also provides a display device comprising the array substrate of any of the above.
  • a first signal line electrode is first formed on a region of the GOA region corresponding to the signal line on the substrate, and a second signal line electrode is formed on the first signal line electrode to form a signal line together.
  • the signal line is composed of two layers of signal line electrodes, the cross-sectional area of the signal line is increased, thereby reducing the resistance of the signal line, thereby avoiding signal transmission delay, distortion, etc. due to excessive signal line resistance in the prior art. Bad problems have improved product yield.
  • FIG. 1 is a schematic plan view of a GOA region of an array substrate in the prior art
  • FIG. 2 is a cross-sectional view of the array substrate GOA of FIG. 1 along A A;
  • FIG. 3 is a flow chart of a method for fabricating a column substrate according to an embodiment of the present invention
  • FIG. 4 is a schematic cross-sectional view of a GOA region of an array substrate fabricated by the fabrication method of the embodiment of the present invention.
  • the flow chart of the method for fabricating the array substrate of this embodiment is as shown in FIG. 3, and includes:
  • Step S310 forming a pattern of the first signal line electrode including the region located in the corresponding signal line of the GOA region on the substrate.
  • a conductive film can be formed on the substrate alone, through a patterning process (usually including light)
  • a process of coating, exposing, developing, etching, photoresist stripping, etc. forms a pattern of the first signal line electrode in a region corresponding to the signal line in the GOA region.
  • the conductive film may be a metal film or an indium tin oxide (ITO) film. Since the metal has good conductivity, it is preferable to form a first signal line electrode by using a metal such as copper.
  • the pattern of the first signal line electrode is made of the same material as the common electrode or the pixel electrode, and is formed in the same patterning process.
  • the method comprises: forming a transparent conductive film on the substrate, forming a pattern of the common electrode or the pixel electrode in a display area of the column substrate corresponding to the substrate by a patterning process, and forming a pattern of the first signal line electrode in a region corresponding to the signal line in the GOA region. Therefore, for the array substrate of the ADS mode, there is no need to add an additional process step when forming the first signal line electrode.
  • the thickness of the pattern of the first signal line electrode is 500 A to 1000 ⁇ , and the thickness of the array substrate of the ADS mode is the same as the thickness of the common electrode or the pixel electrode.
  • Step S320 forming a pattern including the second signal line electrode on the first signal line electrode pattern, so that the second signal line electrode directly contacts the first signal line electrode, that is, the second signal line electrode directly covers the first signal
  • the surface of the wire electrode does not need to be connected through a via.
  • the first signal line electrode and the second signal line electrode together form a signal line.
  • the pattern of the second signal line electrode may be formed by a separate process, including: forming a metal thin film on the substrate forming the pattern including the first signal line electrode, and patterning the first signal line electrode pattern by a patterning process A pattern including the second signal line electrode is formed thereon.
  • the pattern of the second signal line electrode is the same material as the gate line of the array substrate and the gate of the TFT, and in the same patterning process.
  • the method comprises: forming a gate metal film on a substrate on which a pattern including the first signal line electrode is formed, and forming a pattern including a gate line and a gate (which may further include a common electrode line) by a patterning process while simultaneously patterning the first signal line electrode Forming a second signal line electrode thereon Graphics.
  • the gate metal film may be an elemental metal, including Tk, Cr, Mo, AK Cu, etc.; or may be an alloy material, including Mo, Al-, A1 M, and the like.
  • the gate metal film may also be a multilayer structure such as an Al/Ta double layer structure, a Mo i/Mo three layer structure, or the like. In order to avoid signal delay, a metal such as Al or Cu having a low electric ffi ratio is preferable.
  • the pattern of the second signal line electrode and the data line of the array substrate and the source and drain of the TFT are made of the same material, and in the same patterning process. Formed in the middle.
  • the method comprises: forming a source/drain metal film on a substrate forming a pattern including the first signal line electrode, and forming a pattern including a source, a drain, and a data line by a patterning process, and simultaneously on the first signal line electrode pattern A pattern including the second signal line electrode is formed.
  • the source/drain metal film may be made of the same material as the metal plate of the cabinet, or may be made of a plurality of metal structures such as Ta/Al, Mo/AK Mo/Al/Mo, or the like.
  • the method of fabricating the array substrate further includes forming other layers of the TFT after forming the wire and the gate (for the bottom-type TFT structure), or forming the data line and the source and drain (for the top-gate TFT structure).
  • the steps are the same as those of the existing array substrate, and will not be described here.
  • a first signal line electrode is formed on a region of the GOA region corresponding to the signal line on the substrate, and a second signal line electrode is formed on the first signal line electrode to form a signal. line. Since the signal line is composed of two layers of signal line electrodes, the cross-sectional area of the signal line is increased, thereby reducing the resistance of the signal line, thereby avoiding signal transmission delay and distortion caused by excessive signal line resistance in the prior art. Such bad problems have improved product yield.
  • the array substrate formed by the above method is shown in FIG. 4, and shows the cross-sectional structure of the array substrate in the GOA region (see FIG. 1 for the planar structure).
  • the array substrate includes: a first signal line electrode on the substrate 6 (as shown in FIG. 4, the CLK signal line, the CLKB signal line, and the VSS signal line respectively correspond to the first CLK signal line electrode 11, the first CLKB signal line The electrode 21, the first VSS signal line electrode 31) and the second signal line electrode located above the first signal line electrode (as shown in FIG.
  • the CLK signal line, the CLKB signal line, and the VSS signal line respectively correspond to the second The CLK signal line electrode 12, the second CLKB signal line electrode 22, the second VSS signal line electrode 32), the first signal line electrode and the second signal line electrode are in contact with each other to form a signal line (such as the CLK signal line in FIG. 4). , CLKB signal line and VSS signal line).
  • a conductive film may be separately formed on the substrate.
  • the conductive film may be a metal film or an Indium Tin Oxides (ITO) film.
  • a transparent electrode is usually formed on the substrate as a common electrode or a pixel electrode. Therefore, in order to save the process steps, in the embodiment, the first signal line electrode and the common electrode or the pixel electrode are made of the same material, and are formed in the same patterning process. Therefore, the signal line resistance is also reduced without adding an additional process.
  • the second signal line electrode is a metal electrode, which can be formed by a separate process.
  • the second signal line electrode and the gate line of the column substrate and the gate of the TFT are made of the same material, and are formed in the same patterning process. .
  • the second signal line electrode and the data line of the array substrate and the source and drain of the TFT are made of the same material, and are formed in the same patterning process.
  • the display area of the array substrate of the embodiment further includes a plurality of gate lines, data lines and a plurality of pixel units defined on the substrate, each pixel unit including a TFT and a pixel electrode connected to the TFT.
  • These structures are substantially the same as the corresponding structures of the existing column substrates, and will not be described again here.
  • the signal line of the GOA area on the array substrate of the present embodiment is increased by a certain height relative to the signal line of the GOA area on the existing array substrate (see FIG. 2), which is equivalent to the addition of the signal line.
  • the cross-sectional area thereby reducing the resistance of the signal line, thereby avoiding the problem of poor signal transmission delay, distortion, etc. due to excessive signal line resistance in the prior art, and improving product yield.
  • the present invention also provides a display device comprising the above-described column substrate.
  • the display device can be: a liquid crystal panel, an electronic paper, an OLED panel, a mobile phone, a tablet computer, a television, a display, a notebook computer, a digital photo frame, a navigation device, and the like, or any display product or component.

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Abstract

一种阵列基板制作方法，包括以下步骤：在基板（6）上形成包括位于GOA区对应信号线的区域的第一信号线电极（11、21、31）的图形；在第一信号线电极图形之上形成包括第二信号线电极（12、22、32）的图形，使第二信号线电极直接接触第一信号线电极以形成信号线。还包括一种阵列基板和显示装置。

Description

基板及其制作方法、 显示装置
本申请主张在 2013 年 10 月 1】 日在中国提交的中国- ί请号 o. 201310472914.3的优先权， 其全部内容通过引用包含于此。
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基板及其制作方法、
对于栅极驱动电路集成在阵列基板上 （Gate driver On Array, GOA) 的 产品， GOA区域包括诸多密集的信号线及薄膜晶体管 （TFT)。 如图 1 和 2 所示， 基板 6上的 GOA区域除了包括若干 GOA驱动单元外， 还包括若干信 号线： 第一时钟信号线 （CLK信号线） 1， 第二时钟信号线 （CLKB信号线） 2、 接地电压信号线 （VSS信号线） 3和栅启动信号线 （STV信号线） 4等。 每个 GOA驱动单元 5都连接 CLK信号线 1， CLKB信号线 2和 VSS信号线 3， 其中， STV信号线 4连接级联的多个 GOA驱动单元中的第一个 GOA驱 动单元 5。 由于阵列基板 GOA 区域布线较密集， 因此， 各信号线关键尺寸 (Critical Dimension, CD) 值较小， 导致该区域 （尤其是大尺寸产品， 信号 线很长）信号线电阻过大，造成信号延迟， 失真等不良，严重影响产品良率。
(一） 要解决的技术问题
本发明要解决的技术问题是： 如何减小 GOA区域信号线的电阻。
(二） 技术方案
为解决上述技术问题， 本发明提供了一种阵列基板制作方法， 包括以下 骤：
在基板上形成包括位于 GOA 区对应信号线的区域的第一信号线电极的 图形；
在所述第一信号线电极图形之上形成包括第二信号线电极的图形， 使所 述第二信号线电极直接接触所述第一信号线电极以形成信号线。
其中，所述在基板上形成包括位于 GOA区对应信号线的区域的第一信号 线电极的图形具体包括：
在所述基板上形成导电薄膜，通过构图工艺在 GOA区对应信号线的区域 形成所述第一信号线电极的图形。
其中， 导电薄膜是金属薄膜或铟锡氧化物薄膜。
其中，所述在基板上形成包括位于 GOA区对应信号线的区域的第一信号 线电极的图形具体包括：
在所述基板上形成透明导电薄膜， 通过构图工艺在所述基板对应的阵列 基板的显示区域形成公共电极或像素电极的图形，同时在 GOA区对应信号线 的区域形成所述第一信号线电极的图形。
其中， 第一信号线电极的图形的厚度为 500 A〜 1000A。
其中， 所述在所述第一信号线电极图形之上形成包括第二信号线电极的 图形具体包括：
在形成包括第一信号线电极的图形的基板上形成金属薄膜， 通过构图工 艺在所述第一信号线电极图形之上形成包括第二信号线电极的图形。
其中， 所述在所述第一信号线电极图形之上形成包括第二信号线电极的 图形具体包括：
在形成包括第一信号线电极的图形的基板上形成栅金属薄膜， 通过构图 工艺形成包括栅线和栅极的图形， 同时在所述第一信号线电极图形之上形成 包括第二信号线电极的图形。
其中， 所述在所述第一信号线电极图形之上形成包括第二信号线电极的 图形具体包括：
在形成包括第一信号线电极的图形的基板上形成源漏金属薄膜， 通过构 图工艺形成包括源极、 漏极和数据线的图形， 同时在所述第一信号线电极图 形之上形成包括第二信号线电极的图形。
本发明还提供了一种阵列基板，包括位于 GOA区的信号线，所述信号线 包括： 位于基板上的第一信号线电极及位于所述第一信号线电极之上的第二 信号线电极，第一信号线电极和第二信号线电极直接接触，共同形成信号线。
， 所述第一信号线电极与所述阵列基板上的公共电极或像素电极为
Figure imgf000004_0001
其中， 所述第二信号线电极为金属电极。
其中， 所述第二信号线电极与所述阵列基板上的栅线为同种金属材料， 且同时形成。
其中，所述第二信号线电极与所述阵列基板上的数据线为同种金属材料， 且同时形成。
本发明还提供了一种显示装置， 包括上述任一项所述的阵列基板。
(三） 有益效果
本发明的阵列基板制作方法中，在基板上 GOA区对应信号线的区域先形 成一层第一信号线电极， 再在第一信号线电极之上形成第二信号线电极， 以 共同形成信号线。 由于该信号线由两层信号线电极组成相当于增加了信号线 的截面面积， 从而减小了信号线的电阻， 进而避免了现有技术中由于信号线 电阻过大造成信号传输延迟， 失真等不良的问题， 提高了产品良率。
图 1是现有技术中的一种阵列基板 GOA区的平面示意图；
图 2是图 i的现有技术中的阵列基板 GOA区沿 A A的截面图； 图 3是本发明实施例的一种 列基板制作方法流程图；
图 4是本发明实施例的制作方法制作的阵列基板的 GOA区的截面示意图
下面结合 图和实施例， 对本发明的具体实施方式作进一步详细描述。 以下实施例用于说明本发明， 但不用来限制本发明的范围。
本实施例的阵列基板制作方法流程如图 3所示， 包括：
歩骤 S310, 在基板上形成包括位于 GOA区对应信号线的区域的第一信 号线电极的图形。 对于扭曲向列型 （T isted Nemaiic, TN ) 面板对应的阵列基板或有机发 光二极管 （Organic Light-Emitting Diode， OLED) 的 列基板， 可以单独在 基板上形成导电薄膜， 通过构图工艺 （通常包括光刻胶涂敷、 曝光、 显影、 刻蚀、光刻胶剥离等工艺）在 GOA区对应信号线的区域形成第一信号线电极 的图形。 其中导电薄膜可以是金属薄膜也可以是铟锡氧化物 （Indium Tin Oxides, ΠΌ) 薄膜， 由于金属导电性较好， 优选釆用金属 （如： 铜） 形成第 一信号线电极。
对于高级超维场转换 （Advanced Super Dimension Switch, ADS) 模式的 阵列基板， 通常会先在基板上形成一层透明电极 （如： ΠΌ、 ΙΖΟ) 作为公共 电极或像素电极。 因此， 为了节省工艺步骤， 本实施例中， 第一信号线电极 的图形与公共电极或像素电极采用同种材料， 且在同一次构图工艺中形成。 具体包括： 在基板上形成透明导电薄膜， 通过构图工艺在基板对应的 列基 板的显示区域形成公共电极或像素电极的图形，同时在 GOA区对应信号线的 区域形成第一信号线电极的图形。 因此， 对于 ADS模式的阵列基板， 在形成 第一信号线电极时也无需增加额外的工艺歩骤。
其中， 第一信号线电极的图形的厚度为 500 A〜 1000Α, 对于 ADS模式 的阵列基板， 其厚度与公共电极或像素电极的厚度相同。
步骤 S320,在第一信号线电极图形之上形成包括第二信号线电极的图形， 使第二信号线电极直接接触所述第一信号线电极， 即第二信号线电极直接覆 盖在第一信号线电极的表面， 不需要通过过孔连接。 第一信号线电极和第二 信号线电极共同形成信号线。
该步骤中，第二信号线电极的图形可以采用单独的工艺形成，具体包括： 在形成包括第一信号线电极的图形的基板上形成金属薄膜， 通过构图工艺在 所述第一信号线电极图形之上形成包括第二信号线电极的图形。
为了节省工艺步骤， 本实施例中， 对于底栅结构 TFT的阵列基板， 使第 二信号线电极的图形与阵列基板的栅线及 TFT的栅极采用同种材料， 且在同 一次构图工艺中形成。 具体包括： 在形成包括第一信号线电极的图形的基板 上形成栅金属薄膜， 通过构图工艺形成包括栅线和栅极 （还可以包括公共电 极线） 的图形， 同时在第一信号线电极图形之上形成包括第二信号线电极的 图形。 栅金属薄膜可以是单质金属， 包括 Tk、 Cr、 Mo、 AK Cu等； 也可以 是合金 料，包括 Mo 、 Al- 、 A1 M等。栅金属薄膜也可以是多层结构， 如 Al/Ta双层结构， Mo i/Mo三层结构等。 为避免信号延迟， 优选电 ffi率较 低的 Al、 Cu等金属。
为了节省工艺步骤， 本实施例中， 对于顶栅结构 TFT的阵列基板， 使第 二信号线电极的图形与阵列基板的数据线及 TFT的源漏极采用同种材料， 且 在同一次构图工艺中形成。 具体包括： 在形成包括第一信号线电极的图形的 基板上形成源漏金属薄膜， 通过构图工艺形成包括源极、 漏极和数据线的图 形， 同时在所述第一信号线电极图形之上形成包括第二信号线电极的图形。 源漏极金属薄膜可以采用与櫥极金属层相同的材料， 也可以采 多层金属结 构， 如 Ta/Al、 Mo/AK Mo/Al/Mo等。
当然，阵列基板的制作方法中还包括在形成櫥线和栅极（对于底 »型 TFT 结构）， 或形成数据线和源漏极 （对于顶栅型 TFT结构） 之后继续形成 TFT 的其它层次结构等的步骤， 这些歩骤和现有的阵列基板制作歩骤基本相同， 此处不再贅述。
本实施例的阵列基板制作方法中，在基板上 GOA区对应信号线的区域先 形成一层第一信号线电极， 再在第一信号线电极之上形成第二信号线电极， 以共同形成信号线。 由于该信号线由两层信号线电极组成， 相当于增加了信 号线的截面面积， 从而减小了信号线的电阻， 进而避免了现有技术中由于信 号线电阻过大造成信号传输延迟， 失真等不良的问题， 提高了产品良率。
由上述方法形成的阵列基板如图 4所示，示出了阵列基板在 GOA区域的 截面结构 （平面结构可以参考图 1 )。 该阵列基板包括： 位于基板 6上的第一 信号线电极 （如图 4中示出了 CLK信号线、 CLKB信号线和 VSS信号线分 别对应的第一 CLK信号线电极 11， 第一 CLKB信号线电极 21、第一 VSS信 号线电极 31 ) 及位于第一信号线电极之上的第二信号线电极 （如图 4中示出 了 CLK信号线、 CLKB信号线和 VSS信号线分别对应的第二 CLK信号线电 极 12， 第二 CLKB信号线电极 22、 第二 VSS信号线电极 32)， 第一信号线 电极和第二信号线电极相接触， 共同形成信号线 （如图 4中的 CLK信号线、 CLKB信号线和 VSS信号线）。 本实施例中， 对于 TN面板对应的阵列基板或 OLED面板的 列基板， 可以单独在基板上形成导电薄膜。 其中导电薄膜可以是金属薄膜也可以是镭 锡氧化物 （Indium Tin Oxides, ITO) 薄膜。
对于 ADS模式的阵列基板，通常会先在基板上形成一层透明电极（ITO) 作为公共电极或像素电极。 因此， 为了节省工艺步骤， 本实施例中， 第一信 号线电极与公共电极或像素电极采用同种材料，旦在同一次构图工艺中形成。 因此， 不增加额外工艺的同时， 也降低了信号线电阻。
本实施例中， 第二信号线电极为金属电极， 可以采用单独的工艺形成。 为了节省工艺步骤， 本实施例中， 对于底栅结构 TFT的阵列基板， 使第 二信号线电极与 列基板的栅线及 TFT的栅极采 ffi同种材料， 且在同一次构 图工艺中形成。
为了节省工艺步骤， 本实施例中， 对于顶栅结构 TFT的阵列基板， 第二 信号线电极与阵列基板的数据线及 TFT的源漏极采用同种材料， 且在同一次 构图工艺中形成。
当然，本实施例的阵列基板的显示区域还包括在基板上形成的若干栅线、 数据线及两者交叉定义的若干像素单元，每个像素单元包括 TFT及与 TFT连 接的像素电极等结构。 这些结构与现有的 列基板的相应结构基本相同， 此 处不再赘述。
丛图 4中可看出，本实施例的阵列基板上 GOA区的信号线相对于现有的 阵列基板上 GOA区的信号线 （如图 2 )增加了一定的高度， 相当于增加了信 号线的截面面积， 从而减小了信号线的电阻， 进而避免了现有技术中由于信 号线电阻过大造成信号传输延迟， 失真等不良的问题， 提高了产品良率。
本发明还提供了一种显示装置， 包括上述的 列基板。 该显示装置可以 为: 液晶面板、 电子纸、 OLED 面板、 手机、 平板电脑、 电视机、 显示器、 笔记本电脑、 数码相框、 导航仪等任何具有显示功能的产品或部件。
以上实施方式仅用于说明本发明， 而并非对本发明的限制， 有关技术领 域的普通技术人员， 在不脱离本发明的精神和范围的情况下， 还可以做出各 种变化和变型， 因此所有等同的技术方案也属于本发明的范畴。

Claims

1 . 一种阵列基板制作方法， 包括以下步骤：
在基板上形成包括位于 GOA 区对应信号线的区域的第一信号线电极的 图形；
在所述第一信号线电极图形之上形成包括第二信号线电极的图形， 使所 述第二信号线电极直接接触所述第一信号线电极以形成信号线。
2. 如权利要求〗所述的阵列基板制作方法， 其中， 所述在基板上形成包 括位于 GOA区对应信号线的区域的第一信号线电极的图形具体包括：
在所述基板上形成导电薄膜，通过构图工艺在 GOA区对应信号线的区域 形成所述第一信号线电极的图形。
3. 如权利要求 2所述的阵列基板制作方法， 其中， 导电薄膜是金属薄膜 或铟锡氧化物薄膜。
4. 如权利要求 1所述的阵列基板制作方法， 其中， 所述在基板上形成包 括位于 GOA区对应信号线的区域的第一信号线电极的图形具体包括：
在所述基板上形成透明导电薄膜， 通过构图工艺在所述基板对应的阵列 基板的显示区域形成公共电极或像素电极的图形，同时在 GOA区对应信号线 的区域形成所述第一信号线电极的图形。
5. 根据权利要求 1-4中任一项所述的阵列基板制作方法， 其中， 第一信 号线电极的图形的厚度为 500 A ~ i000A。
6. 如权利要求 1〜5中任一项所述的 列基板制作方法， 其中， 所述在所 述第一信号线电极图形之上形成包括第二信号线电极的图形具体包括：
在形成包括第一信号线电极的图形的基板上形成金属薄膜， 通过构图工 艺在所述第一信号线电极图形之上形成包括第二信号线电极的图形。
7. 如权利要求 1〜5中任一项所述的 列基板制作方法， 其中， 所述在所 述第一信号线电极图形之上形成包括第二信号线电极的图形具体包括：
在形成包括第一信号线电极的图形的基板上形成櫥金属薄膜， 通过构图 工艺形成包括栅线和栅极的图形， 同时在所述第一信号线电极图形之上形成 包括第二信号线电极的图形。
8. 如权利要求 1〜ό中任一项所述的阵列基板制作方法， 其中， 所述在所 述第一信号线电极图形之上形成包括第二信号线电极的图形具体包括：
在形成包括第一信号线电极的图形的基板上形成源漏金属薄膜， 通过构 图工艺形成包括源极、 漏极和数据线的图形， 同时在所述第一信号线电极图 形之上形成包括第二信号线电极的图形。
9. 一种阵列基板，包括位于 GOA区的信号线，其中，所述信号线包括： 位于基板上的第一信号线电极及位于所述第一信号线电极之上的第二信号线 电极， 第一信号线电极和第二信号线电极直接接触， 共同形成信号线。
1 0. 如权利要求 9所述的阵列基板， 其中， 所述第一信号线电极与所述 列基板上的公共电极或像素电极为同种电极材料， 且同时形成。
1 1 . 如权利要求 9所述的阵列基板， 其中， 所述第二信号线电极为金属 电极。
12. 如权利要求 9所述的阵列基板， 其中， 所述第二信号线电极与所述 阵列基板上的栅线为同种金属材料， 且同时形成。
13. 如权利要求 9所述的阵列基板， 其中， 所述第二信号线电极与所述 阵列基板上的数据线为同种金属.材料， — 同时形成。
14. 一种显示装置， 包括如权利要求 9〜13中任一项所述的阵列基板。
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