WO2015041111A1 - 電力変換装置 - Google Patents

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WO2015041111A1
WO2015041111A1 PCT/JP2014/073891 JP2014073891W WO2015041111A1 WO 2015041111 A1 WO2015041111 A1 WO 2015041111A1 JP 2014073891 W JP2014073891 W JP 2014073891W WO 2015041111 A1 WO2015041111 A1 WO 2015041111A1
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pulsating
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憲一 榊原
尚也 山下
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ダイキン工業株式会社
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Definitions

  • the present invention relates to a power converter having a power buffer circuit.
  • a full-wave rectifier circuit In order to obtain a DC voltage from a single-phase AC voltage input from a single-phase AC power supply, it is common to use a full-wave rectifier circuit. However, the output of the full-wave rectifier circuit has a power pulsation having a frequency twice that of the single-phase AC voltage. Therefore, in order to reduce this power pulsation, a power buffer circuit that buffers power between the output side of the full-wave rectifier circuit and the load is required. For power buffering, for example, a capacitive element called a smoothing capacitor is required.
  • Non-Patent Document 1 discloses a technique in which a buffer capacitor is connected to a smoothing capacitor via a current reversible chopper to absorb pulsating power. With this technique, the total capacitance required for smoothing is greatly reduced by reducing the capacitance of the smoothing capacitor and allowing the voltage ripple on the buffer side.
  • Non-Patent Document 2 discloses a technique of reducing the smoothing capacitor of Non-Patent Document 1 and connecting a buffer capacitor to a DC link via a switching element.
  • a direct conversion circuit is shown that generates a voltage source with such a technique and generates a high frequency link along with a power supply voltage.
  • Non-Patent Document 3 further discloses a technique for making the input waveform sinusoidal and increasing the efficiency.
  • Patent Documents 1 and 2 filed by the applicant of the present application are listed as documents disclosing the technology related to the present application.
  • Non-Patent Document 1 In the power conversion using the technique shown in Non-Patent Document 1, it is not necessary to control the voltage of the buffer capacitor to be constant. Therefore, regardless of whether it is a direct conversion type or an indirect conversion type, In comparison, the required capacitance can be set small.
  • the amplitude of pulsating power is as large as the constant component of power. Therefore, the allowable ripple current value required for the buffer capacitor is also high.
  • it is desirable to use an electrolytic capacitor as a buffer capacitor because of downsizing of the device and cost constraints. Therefore, even if it is a buffer capacitor, by using an electrolytic capacitor, it is possible to select a capacitance that is larger than the actual required capacitance and is equivalent to a normal smoothing capacitor from the viewpoint of satisfying the allowable ripple current value. I had to do it.
  • Non-Patent Document 4 shows a single-phase three-phase direct conversion circuit that does not have an active power buffer circuit. Here, the relationship between input current and output power ripple is shown. And in order to make an input waveform into a sine wave shape, the necessity of giving the pulsation electric power which has a frequency twice a power supply frequency with respect to output electric power is shown.
  • the speed ripple accompanying the pulsation of the load torque is expected to be suppressed to about 10% by the moment of inertia of the motor. Nevertheless, since the pulsation torque increases as the power capacity increases, the stress of the compressor support system also increases. Therefore, it is clear that there is an upper limit to the power capacity that can be adopted.
  • the power buffered by the power buffer circuit is made smaller than the pulsating power, thereby reducing the capacitance and power capacity of the power buffer circuit. With the goal. This also contributes to expanding the range of power capacity when the load pulsates.
  • the power conversion device includes a DC link (7) including a first power supply line (LH) and a second power supply line (LL); a single-phase AC voltage (Vin) is input and pulsating power is applied to the DC link.
  • Converter (3) that outputs (Pin); inverter (5) that inputs power from the DC link and outputs AC current (Iu, Iv, Iw); and charging power (Pl) that is input from the DC link
  • a power buffer circuit (4) for outputting discharge power (Pc) to the DC link.
  • the fluctuation amount (Pc ⁇ Pl) of the discharging power with respect to the charging power is an AC component (Pin ⁇ ) of the pulsating power. Smaller than).
  • a second mode of the power conversion device is the first mode, wherein the input power (Pdc) input to the inverter (5) is the pulsating power from the DC link (7).
  • a value obtained by subtracting the charging power from the sum of the discharging power (Pin + Pc ⁇ Pl) is taken.
  • the charging power (Pl) is a constant (k) times the pulsating power (Pin) (however, the constant is positive and smaller than 1 ⁇ 2).
  • a third aspect of the power conversion device is the second aspect, wherein the converter (3) is obtained by full-wave rectifying the single-phase AC voltage (Vm ⁇ sin ( ⁇ t)).
  • the rectified voltage (Vrec) is applied to the DC link (7) with the first power supply line (LH) having a higher potential than the second power supply line (LL); at least the pulsating power exceeds the predetermined value
  • a value obtained by subtracting the constant from 1 (1-k) is a first current that is a current (Im ⁇
  • the power buffer circuit (4) includes a capacitor (C4) and a first switch connected in series on the first power line side with respect to the capacitor between the first power line and the second power line.
  • a discharge current (ic) which is a current (Pc / Vc) obtained by dividing the discharge power (Pc) by the voltage across the capacitor (Vc);
  • the 4th aspect of the power converter device concerning this invention is the 2nd aspect, Comprising:
  • the said converter (3) is a rectified voltage (Vrec) obtained by carrying out full wave rectification of the said single phase alternating voltage (Vin). ) Is applied to the DC link (7) with the first power line (LH) at a higher potential than the second power line (LL).
  • the power buffer circuit (4) includes a capacitor (C4) and a first switch connected in series on the first power line side with respect to the capacitor between the first power line and the second power line.
  • a discharge circuit (4a) including (Sc, D42) and a charging circuit (4b) for charging the capacitor.
  • the rectification duty (drec) which is the duty at which the converter conducts with the DC link (7), is the square of the sine value of the predetermined voltage (Vdc) and the phase ( ⁇ t) of the single-phase AC voltage (sin 2 ( ⁇ t)). (Vdc / Vm ⁇
  • the discharge duty (dc) which is the duty that the capacitor discharges, is a value obtained by dividing the product of the predetermined voltage and the square of the cosine value of the phase (cos 2 ( ⁇ t)) by the voltage across the capacitor (Vc) ( Vdc / Vc ⁇ cos 2 ( ⁇ t)).
  • a fifth aspect of the power converter according to the present invention is any one of the second to fourth aspects, wherein the constant (k) does not depend on the alternating current (Iu, Iv, Iw). .
  • a sixth aspect of the power conversion device is any one of the second to fourth aspects, wherein the constant (k) is the magnitude of the alternating current (Iu, Iv, Iw). Inversely proportional.
  • the predetermined value is set smaller than the maximum rated power of the pulsating power.
  • a fluctuation amount (Pc ⁇ Pl) of the discharging power with respect to the charging power is an alternating current of the pulsating power. It is equal to the component (Pin ⁇ ).
  • a variation (Pc ⁇ Pl) of the discharging power with respect to the charging power does not depend on the pulsating power.
  • the variation of the discharge power with respect to the charge power is the power buffered by the power buffer circuit, which is smaller than the AC component of the pulsating power. Therefore, the power capacity of the power buffer circuit can be reduced as compared with the conventional case.
  • the power buffered by the power buffer circuit is twice the constant multiple of the AC component of the pulsating power. Since the constant is smaller than 1/2, the power to be buffered in the first mode is smaller than that in the conventional power buffer circuit, and the second mode contributes to the realization of the first mode.
  • the period during which the inverter flows the zero-phase current can be shortened, and the period during which the voltage applied to the DC link voltage can be increased.
  • the sum of the product of the rectification duty and the rectification voltage and the product of the discharge duty and the voltage at both ends corresponds to the average value of the DC voltage used by the inverter.
  • the said sum corresponds with a predetermined voltage, This does not depend on the phase of a single phase alternating voltage, and can be made into a fixed value.
  • the ripple current of the capacitor can be reduced in the light load region, and the life of the power converter can be extended.
  • FIG. 2 is a circuit diagram showing an equivalent circuit of the circuit shown in FIG. 1.
  • movement of the direct power converter device concerning this Embodiment The graph which shows operation
  • FIG. 1 is a block diagram showing a configuration of a direct power converter to which the control method shown in the present embodiment is applied.
  • the direct power converter includes a converter 3, a power buffer circuit 4, an inverter 5, and a DC link 7.
  • the converter 3 is connected to the single-phase AC power source 1 through the filter 2, for example.
  • the filter 2 includes a reactor L2 and a capacitor C2.
  • Reactor L ⁇ b> 2 is provided between one of the two output ends of single-phase AC power supply 1 and converter 3.
  • the capacitor C2 is provided between the two output terminals of the single-phase AC power source 1.
  • the filter 2 removes the high frequency component of the current.
  • the filter 2 may be omitted. For the sake of simplicity, the following description will be made ignoring the function of the filter 2.
  • DC link 7 has DC power supply lines LH and LL.
  • the converter 3 employs a diode bridge, for example, and includes diodes D31 to D34.
  • the diodes D31 to D34 constitute a bridge circuit, and the single-phase AC voltage Vin, which is an input voltage input from the single-phase AC power supply 1, is converted into a rectified voltage Vrec by single-phase full-wave rectification, and this is converted to the DC power supply line LH. , LL.
  • a higher potential than the DC power supply line LL is applied to the DC power supply line LH.
  • An input current Iin flows into the converter 3 from the single-phase AC power source 1.
  • the power buffer circuit 4 has a discharge circuit 4 a and a charging circuit 4 b, and exchanges power with the DC link 7.
  • the discharge circuit 4a includes a capacitor C4, and the charging circuit 4b boosts the rectified voltage Vrec to charge the capacitor C4.
  • the discharge circuit 4a further includes a transistor (here, insulated gate bipolar transistor: hereinafter abbreviated as “IGBT”) Sc connected in reverse parallel to the diode D42.
  • the transistor Sc is connected in series between the DC power supply lines LH and LL on the DC power supply line LH side with respect to the capacitor C4.
  • the anti-parallel connection means that the forward directions are opposite to each other and are connected in parallel.
  • the forward direction of the transistor Sc is a direction from the DC power supply line LL to the DC power supply line LH
  • the forward direction of the diode D42 is a direction from the DC power supply line LH to the DC power supply line LL.
  • the transistor Sc and the diode D42 can be collectively understood as one switch element (first switch).
  • the capacitor C4 is discharged by the conduction of the first switch, and power is given to the DC link 7.
  • the charging circuit 4b includes, for example, a diode D40, a reactor L4, and a transistor (IGBT here) Sl.
  • the diode D40 includes a cathode and an anode, and the cathode is connected between the first switch and the capacitor C4.
  • Such a configuration is known as a so-called boost chopper.
  • Reactor L4 is connected between DC power supply line LH and the anode of diode D40.
  • Transistor S1 is connected between DC power supply line LL and the anode of diode D40.
  • a diode D41 is connected in reverse parallel to the transistor S1, and both can be grasped as one switch element (second switch). Specifically, the forward direction of the transistor S1 is a direction from the DC power supply line LH to the DC power supply line LL, and the forward direction of the diode D40 is a direction from the DC power supply line LL to the DC power supply line LH.
  • the capacitor C4 is charged by the charging circuit 4b, and a both-end voltage Vc higher than the rectified voltage Vrec is generated. Specifically, energy is accumulated in the reactor L4 by flowing current from the DC power supply line LH to the DC power supply line LL via the second switch, and then the energy is transferred to the diode D40 by turning off the second switch. And stored in the capacitor C4.
  • the both-end voltage Vc is higher than the rectified voltage Vrec, basically no current flows through the diode D42. Therefore, the conduction / non-conduction of the first switch depends exclusively on that of the transistor Sc. Therefore, hereinafter, the first switch including not only the transistor Sc but also the diode D42 may be referred to as a switch Sc.
  • the second switch in which not only the transistor Sl but also the diode D41 is combined may be referred to as a switch Sl.
  • the inverter 5 converts the DC voltage between the DC power supply lines LH and LL into an AC voltage and outputs it to the output terminals Pu, Pv and Pw.
  • the inverter 5 includes six switching elements Sup, Svp, Swp, Sun, Svn, and Swn.
  • the switching elements Sup, Svp, Swp are respectively connected between the output terminals Pu, Pv, Pw and the DC power supply line LH, and the switching elements Sun, Svn, Swn are respectively connected to the output terminals Pu, Pv, Pw and the DC power supply line LL. Connected between.
  • the inverter 5 constitutes a so-called voltage source inverter and includes six diodes Dup, Dvp, Dwp, Dun, Dvn, Dwn.
  • the diodes Dup, Dvp, Dwp, Dun, Dvn, and Dwn are all arranged with the cathode facing the DC power supply line LH and the anode facing the DC power supply line LL.
  • the diode Dup is connected in parallel with the switching element Sup between the output terminal Pu and the DC power supply line LH.
  • the diodes Dvp, Dwp, Dun, Dvn, Dwn are connected in parallel with the switching elements Svp, Swp, Sun, Svn, Swn, respectively.
  • AC currents Iu, Iv, and Iw are output from the output terminals Pu, Pv, and Pw, respectively, and constitute a three-phase AC current.
  • IGBTs are employed for the switching elements Sup, Svp, Swp, Sun, Svn, and Swn.
  • the inductive load 6 is a rotating machine, for example, and is illustrated by an equivalent circuit indicating that it is an inductive load.
  • the reactor Lu and the resistor Ru are connected in series with each other, and one end of the series body is connected to the output end Pu.
  • reactors Lv and Lw and resistors Rv and Rw are connected to each other.
  • the instantaneous input power Pin has an AC component ( ⁇ 1/2) ⁇ Vm ⁇ Im ⁇ cos (2 ⁇ t) indicated by the second term on the right side of the equation (1) (hereinafter also referred to as “AC component Pin ⁇ ”). Therefore, in the following, the instantaneous input power Pin may be referred to as pulsating power Pin.
  • the power conversion device shown in FIG. 1 can be grasped as follows.
  • the DC link 7 includes DC power supply lines LH and LL:
  • the converter 3 receives a single-phase AC voltage Vin and outputs a pulsating power Pin:
  • the power buffer circuit 4 inputs the charging power Pl from the DC link 7 and outputs the discharging power Pc to the DC link 7:
  • FIG. 2 is a block diagram schematically showing the power balance in the direct power conversion apparatus shown in FIG.
  • both the charging power Pl and the discharging power Pc have the same value as the AC component Pin ⁇ and the power supply phase
  • the power buffer circuit 4 and the DC power supply lines LH and LL are exchanged with each other in a mutually exclusive period. For this reason, the power to be buffered by the power buffer circuit 4 is equal to the absolute value of the AC component Pin ⁇ , and a power capacity greater than this is required for the power buffer circuit 4.
  • the difference in power exchanged between the power buffer circuit 4 and the DC power supply lines LH and LL only needs to satisfy Expression (2).
  • the absolute value of the power (Pc ⁇ Pl) that is the fluctuation amount of the discharge power Pc with respect to the charge power Pl is smaller than the absolute value of the alternating current component Pin ⁇ , the power capacity of the power buffer circuit 4 is increased as compared with the conventional case. Can be reduced.
  • the buffering power Pbuf can be selected smaller than the techniques shown in Non-Patent Documents 2 and 3. This leads to the following advantages for the power buffer circuit 4.
  • Symbols H1 and H2 indicate capacitor capacities used when a single-phase power factor correction circuit is employed. Symbols H1 and H2 are data when air conditioners having air conditioning capacities of 6 kW and 11.2 kW, respectively, are employed.
  • the power factor correction circuit here can be grasped as a configuration in which the switch Sc is short-circuit removed from the power buffer circuit 4 and the connection point between the reactor L4 and the converter 3 is not directly connected to the inverter 5.
  • the series connection of the diode D40 and the reactor L4 is interposed between the converter 3 and the inverter 5 in the DC power supply line LH, and the capacitor C4 is connected between the DC power supply lines LH and LL and the inverter 5 Will be connected in parallel.
  • the charging power Pl is a constant k times the pulsating power Pin
  • the discharging power Pc is a power obtained by adding the charging power Pl to a constant k times ( ⁇ 2) times the AC component Pin ⁇ .
  • the charging power Pl is the power k ⁇ Pin distributed from the pulsating power Pin to the power buffer circuit 4 via the DC link 7 with the constant k as a distribution rate. Therefore, hereinafter, the constant k is also referred to as a buffer distribution ratio k.
  • Such charging power Pl and discharging power Pc are different from Patent Document 1 and Non-Patent Document 2 in which these are exchanged between the power buffer circuit 4 and the DC link 7 in an exclusive period in the power supply phase, respectively. No exclusive period is set in the power phase.
  • discharge main period a period in which Pc> Pl (that is, Pbuf> 0) (hereinafter also referred to as “discharge main period”), discharging is mainly performed rather than charging, and a period in which Pc ⁇ Pl (that is, Pbuf ⁇ 0) is satisfied (hereinafter, “ In the “charging main period”, charging is mainly performed rather than discharging.
  • the period of (n + 1/4) ⁇ ⁇ ⁇ t ⁇ (n + 3/4) ⁇ is the charge main period
  • the period of ⁇ is the discharge main period (n is an integer: the same applies hereinafter).
  • the power capacity required for the charging circuit 4b can be described quantitatively rather than the description in the previous section.
  • Equation (6) The average value per cycle of the power supply frequency input to the conventional power factor correction circuit, that is, the power input to the reactor, is obtained by Equation (6) in view of Equation (1).
  • the charging power Pl is input thereto. Therefore, in view of the equation (4), the average value per cycle of the power supply frequency input to the power buffer circuit 4, that is, the power input to the charging circuit 4b is obtained by the equation (7).
  • the power capacity required for the charging circuit 4b is k times that of the power factor correction circuit.
  • the power capacity required for the charging circuit 4b becomes smaller than 1/2 times that of the power factor correction circuit.
  • the current irec output from the converter 3 is equal to the sum of the current irec1 and the current il.
  • the peak value of the current il is k ⁇ Im. Therefore, in view of the fact that the peak value of the current input to the conventional power factor correction circuit is Im, it can be seen that the power capacity required for the reactor L4 is reduced as compared with the conventional case.
  • FIG. 4 shows an equivalent circuit of the circuit shown in FIG.
  • the equivalent circuit is introduced in Patent Document 1, for example.
  • the current irec1 is equivalently represented as a current irec1 passing through the switch Srec when it is turned on.
  • the discharge current ic is equivalently expressed as a current ic passing through the switch Sc when it is conductive.
  • the switch Sz also conducts current that flows to the inductive load 6 via the inverter 5. Is equivalently expressed as a zero-phase current iz that flows through this.
  • a reactor L4, a diode D40, and a switch Sl that constitute the charging circuit 4b are shown, and a current il that flows through the reactor L4 is added.
  • the duty drec, dc, dz can be regarded as a current distribution ratio of the direct current Idc with respect to each current irec1, ic, iz.
  • the duty drec is a duty that sets a period during which the converter 3 is connected to the DC link 7 and a current can flow to the inverter 5, it may be hereinafter referred to as a rectification duty drec.
  • the duty dc is a duty for discharging the capacitor C4, hereinafter, it may be referred to as a discharge duty dc.
  • the duty dz is a duty through which the zero-phase current iz always flows regardless of the output voltage in the inverter 5, it may be hereinafter referred to as a zero duty dz.
  • the rectification duty drec and the discharge duty dc are set by the following equations (15) and (16), respectively.
  • Equation (11) is adopted from the request to make it.
  • the converter 3 when the converter 3 employs a diode bridge, the converter 3 cannot be actively switched at the rectification duty drec expressed by the equation (15). Therefore, the inverter 5 and the switch Sc are switched according to the zero duty dz and the discharge duty dc determined by the expressions (14), (15), and (16), respectively, and thereby the current irec1 expressed by the expression (10). Can be obtained.
  • the inverter 5 cannot use the DC voltage in the DC link 7 during the period in which the zero-phase current iz flows. Therefore, a virtual DC voltage (hereinafter referred to as “virtual DC voltage”) Vdc during a period in which the inverter 5 can convert power among the DC voltages between the DC power supply lines LH and LL can be considered as follows. .
  • the virtual DC voltage Vdc is grasped as a voltage generated at both ends of the inverter 5 and a current source Idc representing the load (which flows the DC current Idc).
  • the voltage utilization rate R can be increased as the zero duty dz is reduced, and the lower limit of the zero duty dz is zero. Therefore, the duties drec and dc when the virtual DC voltage Vdc is maximized for each buffer distribution ratio k are obtained when the zero duty dz is zero.
  • Expression (19) is obtained from Expressions (14), (15), and (16).
  • the voltage Vc at both ends can be regarded as almost constant even by charging / discharging in the power buffer circuit 4 (for example, the fluctuation is about 5% as described above). Therefore, from equation (19), the DC current Idc when the virtual DC voltage Vdc is maximized is determined for each buffer distribution ratio k. Thus, from equations (15) and (16), the duties drec and dc when the virtual DC voltage Vdc is maximized are determined for each buffer distribution ratio k. Note that the virtual DC voltage Vdc at this time is determined by equations (18) and (19).
  • the DC current Idc when the virtual DC voltage Vdc is maximized takes the minimum value in view of the equation (18). This is desirable from the viewpoint of reducing the power rating of the switching elements Sup, Svp, Swp, Sun, Svn, Swn and the diodes Dup, Dvp, Dwp, Dun, Dvn, Dwn employed in the inverter 5.
  • duty drec, dc, dz is set in the first stage, virtual DC voltage Vdc and its first component drec ⁇ Vrec and second component dc ⁇ Vc and DC are set in the second stage.
  • the current Idc, the current irec output from the converter 3 in the third stage (which is equal to the absolute value of the input current Iin) and the current irec1, il, ic, and the power Pin, Pc, Pbuf and Prec are shown respectively. Both graphs employ a phase ⁇ t in units of “degrees” on the horizontal axis.
  • the first component drec ⁇ Vrec of the virtual DC voltage Vdc is a voltage that appears in the first term of the equation (17), and indicates the contribution of the converter 3 to the virtual DC voltage Vdc.
  • the second component dc ⁇ Vc of the virtual DC voltage Vdc is a voltage that appears in the second term of the equation (17), and indicates the contribution of the capacitor C4 to the virtual DC voltage Vdc.
  • the virtual DC voltage Vdc can be set to a constant value.
  • the upper limit of the virtual DC voltage Vdc when it becomes constant will be described.
  • dz ⁇ 0 when the phase ⁇ t is 30 to 150 degrees and 210 to 330 degrees.
  • phase ⁇ t giving the maximum value of the virtual DC voltage Vdc gives the minimum value of the denominator on the right side of the equation (21). Therefore, the phase ⁇ t when the value of the expression (22) indicating the derivative of the denominator becomes zero may be obtained.
  • each duty can be fixed according to the equations (14), (15), and (16), and the virtual DC voltage Vdc can be made constant.
  • x Vc / (2 ⁇ Vm) in equation (21)
  • the maximum value 1 can be obtained as the voltage utilization rate R by setting the both-end voltage Vc to twice the peak value Vm.
  • the rectification duty drec can be expressed as, for example, a value obtained by dividing the product of the square of the sine value of the phase ⁇ t and the virtual DC voltage Vdc by the rectification voltage Vrec.
  • the discharge duty dc can be expressed, for example, as a value obtained by dividing the product of the square of the cosine value of the phase ⁇ t and the virtual DC voltage Vdc by the both-ends voltage Vc.
  • the virtual DC voltage Vdc can be arbitrarily set to a constant value unrelated to the phase ⁇ t, for example, while setting the rectification duty drec and the discharge duty dc to values unrelated to the buffer distribution ratio k.
  • the input current Iin is expressed by Im ⁇ sin ( ⁇ t), that is, a sinusoidal waveform
  • the current il satisfies the following formula (26) depending on the DC current Idc.
  • equation (28) is obtained, which is the same as equation (21).
  • Vc 1.5 Vm
  • Vdc 0.96 Vm
  • control for realizing the equation (18) can be performed by performing the control for matching the AC component of the equation (31) with the second term on the rightmost side of the equation (32).
  • FIG. 11 An example of a configuration for performing the above control is shown in FIG. 11 as a block diagram.
  • the said structure is provided in the structure shown as the control part 10 in FIG. 1, for example.
  • the inductive load 6 is a rotating machine
  • the rotational angular velocity ⁇ m the field magnetic flux ⁇ a of the rotating machine
  • the d-axis inductance Ld and q-axis inductance Lq of the rotating machine the q-axis current command value Iq *
  • the q-axis voltage command value Vq * and the d-axis voltage command value Vd * are obtained.
  • Voltage command values Vu *, Vv *, and Vw * for controlling the inverter 5 are generated from the q-axis voltage command value Vq * and the d-axis voltage command value Vd *.
  • the speed detector 9 detects AC currents Iu, Iv, Iw flowing through the inductive load 6, and from these, the rotational angular velocity ⁇ m, the q-axis current Iq, and the d-axis current Id are controlled. 10 is given.
  • control unit 10 performs switching elements Sup, Svp, Swp, Sun, Svn of the inverter 5 by arithmetic processing (not shown) based on the voltage command values Vu *, Vv *, Vw * (see, for example, Patent Document 1).
  • Swn respectively, control signals SSup, SSvp, SSwp, SSun, SSvn, SSwn (see FIG. 1) are obtained.
  • the control unit 10 also generates signals SSc and SS1 for controlling the operations of the switches Sc and Sl, respectively, and these are generated based on the duties drec, dc, dz, and dl (see, for example, Patent Document 1). .
  • the processing unit 71 includes a DC power calculation unit 711, a pulsation component extraction unit 712, a pulsation component calculation unit 713, a subtracter 714, an adder 715, and a PI processing unit 716.
  • the DC power calculation unit 711 receives the q-axis voltage command value Vq * and the d-axis voltage command value Vd *, the q-axis current Iq and the d-axis current Id, and inputs the input power Pdc based on the above equation (31). Is calculated and given to the pulsation component extraction unit 712.
  • the pulsation component extraction unit 712 extracts and outputs the AC component of Expression (31).
  • the pulsation component extraction unit 712 is realized by, for example, a high-pass (high-pass transmission) filter HPF.
  • the pulsation component calculation unit 713 receives the peak values Vm and Im, the power source angular velocity ⁇ , and the buffer distribution ratio k, and obtains the second term on the rightmost side of Equation (32).
  • the peak values Vm, Im and the power source angular velocity ⁇ can be input to the pulsation component calculator 713 as information obtained from the single-phase AC power source 1 (see FIG. 1).
  • the desired processing is to match the alternating current component of Equation (31) with the second term on the rightmost side of Equation (32), so the output of the pulsation component extraction unit 712 and the pulsation component calculation unit Control may be performed so as to reduce the difference from the output of 713. Accordingly, the difference is obtained by the subtracter 714, and a value obtained by subjecting the difference to integral proportional control by the PI processing unit 716 is output to the adder 715.
  • the adder 715 performs processing for correcting the current command value Ia * in the normal processing with the output of the PI processing unit 716. Specifically, first, as a normal process for obtaining the current command value Ia *, a subtractor 701 obtains a deviation between the rotational angular velocity ⁇ m and the command value ⁇ m *. The deviation is subjected to integral proportional control in the PI processing unit 702, and a current command value Ia * is obtained once. The adder 715 performs processing for increasing the current command value Ia * by the output from the PI processing unit 716.
  • the above-described known technique is applied to the current command value Ia * corrected by the processing unit 71 in this way to generate the q-axis voltage command value Vq * and the d-axis voltage command value Vd *.
  • Such control is control in which feedback is performed on the q-axis voltage command value Vq * and the d-axis voltage command value Vd *, the q-axis current Iq, and the d-axis current Id, and the difference output from the subtracter 714 Is converged to 0. That is, by such control, the alternating current component of Equation (31) and the second term on the rightmost side of Equation (32) can be matched.
  • the buffer distribution ratio k can be set regardless of the load. Such a setting is desirable from the viewpoint that the ripple current of the capacitor C4 can be reduced in the light load region and the life of the power converter can be extended.
  • the buffer distribution ratio k may be set smaller as the load increases.
  • the buffer distribution ratio k inversely proportional to the current command value Ia * obtained from the adder 715 can be set, or the reciprocal of the sum of the squares of the q-axis current Iq and the d-axis current Id.
  • the buffer distribution ratio k may be set in proportion to. Such setting of the buffer distribution ratio k can be realized using a known technique.
  • the direct power converter performs an operation in which the buffer distribution ratio k increases in inverse proportion to the current flowing through the inductive load 6.
  • Such an operation is desirable in the following situation, for example.
  • a load having a large inertia such as an electric motor that drives a compressor. If the inertia is large, the vibration of the electric motor and the compressor due to the torque fluctuation is suppressed. However, the effect of inertia on torque fluctuation is reduced at low speeds. Therefore, in a region where the electric current flowing through the inverter is small, that is, a low speed region of the electric motor as a load, the buffer distribution ratio k can be increased, thereby suppressing the torque fluctuation of the motor.
  • the buffer distribution ratio k may be halved when the load is below a predetermined threshold.
  • the fact that the buffer distribution ratio k is 1 ⁇ 2 means that the buffering power Pbuf (which corresponds to the power Pc ⁇ Pl which is the fluctuation amount: see (b-1)) is equal to the AC component Pin ⁇ of the pulsating power. means.
  • the predetermined value can be set to 0. In this case, if the pulsating power Pin is 0, the power Pc-Pl is also 0. In this case, if the pulsating power Pin is positive, the power Pc ⁇ Pl is controlled to be smaller than the pulsating power Pin.
  • this threshold value By setting this threshold value to a value corresponding to a predetermined value smaller than the maximum rated power Pin (max) of the pulsating power Pin, even when the pulsating power Pin takes the maximum rated power Pin (max), the power buffer Ring can be done.
  • the buffering power Pbuf may be set to a constant value without depending on the pulsating power Pin.
  • the filter 2 can be provided between the converter 3 and the power buffer circuit 4 even when any of the techniques described above is employed.
  • FIG. 12 is a circuit diagram showing only the vicinity when the filter 2 is provided between the converter 3 and the power buffer circuit 4 as the modification.
  • the diode D0 When adopting such a configuration, it is desirable to provide a diode D0 between the filter 2 and the discharge circuit 4a in the DC power supply line LH.
  • the anode of the diode D0 is disposed on the filter 2 side, and the cathode is disposed on the discharge circuit 4a side.
  • the diode D0 can prevent the voltage across the capacitor C2 from being affected by the voltage Vc across the capacitor C4 due to the switching of the switch Sc.

Abstract

 電力バッファ回路に要求される電力容量を低減する技術を提供する。コンバータ(3)は単相電圧(Vin)に対してして全波整流を行い、直流電源線(LL,LH)の間に整流電圧(Vrec)を出力する。インバータ(5)は整流電圧(Vrec)を受け、三相交流の電流(Iu,Iv,Iw)を誘導性負荷(6)に供給する。直流電源線(LL,LH)の間には電力バッファ回路(4)が接続される。電力バッファ回路(4)は放電回路(4a)と充電回路(4b)とを有する。放電回路(4a)はコンデンサ(C4)とスイッチ(Sc)との直列接続を含む。充電回路(4b)は例えば昇圧チョッパで構成され、スイッチ(Sl)、リアクトル(L4)、ダイオード(D40)を含む。コンバータ(3)に入力する電力の脈動の一部を、電力バッファ回路(4)が、直流電源線(LL,LH)との間で授受する。

Description

電力変換装置
 本発明は、電力バッファ回路を有する電力変換装置に関する。
 単相交流電源から入力した単相交流電圧から直流電圧を得るためには、全波整流回路を用いることが一般的である。しかし全波整流回路の出力は、当該単相交流電圧の周波数の2倍の周波数を有する電力脈動が存在する。よってこの電力脈動を低減するために、全波整流回路の出力側と負荷との間に電力をバッファリングする電力バッファ回路が必要となる。電力のバッファリングには、例えば平滑コンデンサと称される容量性素子が必要となる。
 非特許文献1には、平滑コンデンサに電流可逆チョッパを介してバッファコンデンサを接続し、脈動電力を吸収する技術が開示されている。かかる技術により、平滑コンデンサの静電容量を小さくし、さらに、バッファ側の電圧リプルを許容することで、平滑に必要な静電容量の総和が大幅に低減される。
 非特許文献2では、非特許文献1の平滑コンデンサを削減するとともに、バッファコンデンサをスイッチング素子を介して直流リンクに接続する技術が開示されている。かかる技術により電圧源を生成し、電源電圧とともに高周波リンクを生成する直接変換回路が示されている。
 非特許文献3ではさらに、入力波形を正弦波状にし、かつ効率を高める技術が示されている。
 なお、本願に関する技術を開示する文献として、本願出願人が出願した特許文献1,2を挙げる。
特開2011-193678号公報 特開2012-135184号公報
入江、山下、竹本、「2象限チョッパと付加コンデンサを用いた単相整流回路のリプル補償」電気学会論文集D、Vol.112,No.7,pp.623-629(1992) 大沼、伊東、「充電回路を付加したアクティブバッファ付き単相三相電力変換器の回路構成と制御法」、平成22年電気学会全国大会、4-057(2010) 大沼、伊東、「単相三相変換器における昇圧チョッパ回路とアクティブバッファ回路の比較」、平成23年電気学会全国大会、4-042(2011) 芳賀、高橋、大石:「高入力力率を実現する単相-三相マトリクスコンバータの一制御法」電気学会論文集D、Vol.124,No.5,pp.510-516(2004)
 非特許文献1で示された技術を用いた電力変換ではバッファコンデンサの電圧を一定に制御する必要がないため、直接変換形であるか間接変換形であるかを問わず、通常の平滑コンデンサと比較して、必要な静電容量を小さく設定することが可能である。
 しかし、脈動電力の振幅は、電力の一定成分と同程度に大きい。よって、バッファコンデンサに要求される許容リプル電流値も高い。他方、装置の小型化やコストの制約からバッファコンデンサとして電解コンデンサを適用することが望ましい。したがって、バッファコンデンサであっても、それに電解コンデンサを採用することにより、許容リプル電流値を満足する観点で、実際に必要な静電容量よりも大きな、通常の平滑コンデンサ程度の静電容量を選択せざるを得なかった。
 一方、非特許文献4では、能動的な電力バッファ回路を持たない単相三相直接変換回路が示されている。ここでは、入力電流と出力電力リプルの関係が示されている。そして入力波形を正弦波状にするために、出力電力に対して電源周波数の2倍の周波数を有する脈動電力を与える必要性が示されている。
 例えば、1.5kWクラスの家庭用の空気調和機では、負荷トルクの脈動に伴う速度リプルは、モータの慣性モーメントにより10%程度に抑制されると期待される。それでも、電力容量の増加に伴って脈動トルクも増加するため、圧縮機支持系の応力も大きくなる。よって採用できる電力容量にも上限が存在することは明らかである。
 そこで、本願では、能動的な電力バッファ回路を有する電力変換装置において、電力バッファ回路がバッファリングする電力を脈動電力よりも小さくし、以て電力バッファ回路の静電容量や電力容量を低減することを目的とする。これはまた、ひいては、負荷が脈動する場合の電力容量の範囲を拡大することに資する。
 この発明にかかる電力変換装置は、第1電源線(LH)及び第2電源線(LL)を含む直流リンク(7)と;単相交流電圧(Vin)を入力して前記直流リンクに脈動電力(Pin)を出力するコンバータ(3)と;前記直流リンクから電力を入力し、交流電流(Iu,Iv,Iw)を出力するインバータ(5)と;前記直流リンクから充電電力(Pl)を入力し、前記直流リンクへと放電電力(Pc)を出力する電力バッファ回路(4)とを備える。
 そして当該電力変換装置の第1の態様では、少なくとも前記脈動電力が所定値を越えるときに、前記放電電力の前記充電電力に対する変動分(Pc-Pl)が、前記脈動電力の交流成分(Pin^)よりも小さい。
 この発明にかかる電力変換装置の第2の態様は、その第1の態様であって、前記インバータ(5)に入力する入力電力(Pdc)は、前記直流リンク(7)から、前記脈動電力と前記放電電力との和から前記充電電力を引いた値(Pin+Pc-Pl)を採る。そして、少なくとも前記脈動電力が前記所定値を越えるときに、前記充電電力(Pl)は、前記脈動電力(Pin)の定数(k)倍(但し前記定数は正であって1/2よりも小さい)の値(k・Pin)を採り、前記放電電力(Pc)は、前記脈動電力の交流成分(Pin^)の前記定数倍の(-2)倍に前記充電電力を加えた値(2k・Pin^+Pl)を採る。
 この発明にかかる電力変換装置の第3の態様は、その第2の態様であって、前記コンバータ(3)は、前記単相交流電圧(Vm・sin(ωt))を全波整流して得られる整流電圧(Vrec)を、前記第1電源線(LH)を前記第2電源線(LL)よりも高電位として前記直流リンク(7)に印加し;少なくとも前記脈動電力が前記所定値を越えるときに、前記脈動電力(Pin)を前記整流電圧(Vrec)で除した電流(Im・|sin(ωt)|)である第1電流に、1から前記定数を引いた値(1-k)を乗じた電流((1-k)・Im・|sin(ωt)|)を前記直流リンクに流す。前記電力バッファ回路(4)は、コンデンサ(C4)と、前記第1電源線と前記第2電源線との間で前記コンデンサに対して前記第1電源線側で直列に接続された第1スイッチ(Sc,D42)とを含む放電回路(4a)と、前記コンデンサを充電する充電回路(4b)とを含む。前記電力バッファ回路(4)は、少なくとも前記脈動電力が前記所定値を越えるときに、前記第1電流の前記定数倍である充電電流(il=k・Im・|sin(ωt)|)を入力し;前記放電電力(Pc)を前記コンデンサの両端電圧(Vc)で除した電流(Pc/Vc)である放電電流(ic)を出力する。
 この発明にかかる電力変換装置の第4の態様は、その第2の態様であって、前記コンバータ(3)は、前記単相交流電圧(Vin)を全波整流して得られる整流電圧(Vrec)を、前記第1電源線(LH)を前記第2電源線(LL)よりも高電位として前記直流リンク(7)に印加する。前記電力バッファ回路(4)は、コンデンサ(C4)と、前記第1電源線と前記第2電源線との間で前記コンデンサに対して前記第1電源線側で直列に接続された第1スイッチ(Sc,D42)とを含む放電回路(4a)と、前記コンデンサを充電する充電回路(4b)とを含む。前記コンバータが前記直流リンク(7)と導通するデューティである整流デューティ(drec)は、所定電圧(Vdc)と前記単相交流電圧の位相(ωt)の正弦値の二乗(sin(ωt))との積を前記整流電圧(Vrec)で除した値(Vdc/Vm・|sin(ωt)|)を採る。前記コンデンサが放電するデューティである放電デューティ(dc)は、前記所定電圧と前記位相の余弦値の二乗(cos(ωt))との積を前記コンデンサの両端電圧(Vc)で除した値(Vdc/Vc・cos(ωt))を採る。
 この発明にかかる電力変換装置の第5の態様は、その第2の態様乃至第4の態様のいずれかであって、前記定数(k)は前記交流電流(Iu,Iv,Iw)に依存しない。
 この発明にかかる電力変換装置の第6の態様は、その第2の態様乃至第4の態様のいずれかであって、前記定数(k)は前記交流電流(Iu,Iv,Iw)の大きさと反比例する。
 例えば第1の態様乃至第6の態様のいずれかにおいて、前記所定値が前記脈動電力の最大定格電力よりも小さく設定される。
 あるいは例えば第1の態様乃至第7の態様のいずれかにおいて、前記脈動電力が所定値以下であるときに、前記放電電力の前記充電電力に対する変動分(Pc-Pl)は、前記脈動電力の交流成分(Pin^)と等しい。
 あるいは例えば第1の態様乃至第8の態様のいずれかにおいて、前記脈動電力が所定値を越えるときに、前記放電電力の前記充電電力に対する変動分(Pc-Pl)は、前記脈動電力に依存しない。
 この発明にかかる電力変換装置の第1の態様によれば、放電電力の充電電力に対する変動分が電力バッファ回路がバッファリングする電力であるところ、これが脈動電力の交流成分よりも小さい。よって電力バッファ回路の電力容量を従来よりも低減することができる。
 この発明にかかる電力変換装置の第2の態様によれば、電力バッファ回路がバッファリングする電力は脈動電力の交流成分の定数倍の2倍となる。当該定数は1/2よりも小さいので、第1の態様バッファリングする電力は従来の電力バッファ回路と比較して小さくなり、当該第2の態様は第1の態様の実現に資する。
 この発明にかかる電力変換装置の第3の態様によれば、インバータが零相電流を流す期間を短くし、以て直流リンク電圧に引加された電圧を利用する期間を長くできる。
 整流デューティと整流電圧との積と、放電デューティと両端電圧との積との和が、インバータが利用する直流電圧の平均値に相当する。この発明にかかる電力変換装置の第4の態様では、当該和は所定電圧と一致し、これが単相交流電圧の位相には依存せず、一定値にできる。
 この発明にかかる電力変換装置の第5の態様によれば、軽負荷域においてコンデンサのリプル電流を低減でき、電力変換装置の寿命を長くすることができる。
 この発明にかかる電力変換装置の第6の態様によれば、電力変換装置の負荷となる電動機のトルクが小さい場合、当該電動機の低回転数領域における振動が低減される。
 この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本実施の形態にかかる直接形電力変換装置の構成を示すブロック図。 本実施の形態にかかる直接形電力変換装置での電力収支を示すブロック図。 直接形電力変換装置において入力電力と、コンデンサの静電容量と、リプル電流との関係を示すグラフ。 図1に示された回路の等価回路を示す回路図。 本実施の形態にかかる直接形電力変換装置の動作を示すグラフ。 本実施の形態にかかる直接形電力変換装置の動作を示すグラフ。 仮想直流電圧を示すグラフ。 本実施の形態にかかる直接形電力変換装置の仮想的な動作を示すグラフ。 本実施の形態にかかる直接形電力変換装置の動作を示すグラフ。 本実施の形態にかかる直接形電力変換装置の動作を示すグラフ。 直流電流を実現する制御を行うための構成を例示するブロック図。 図1に示された直接形電力変換装置の変形を示す回路図。
 A.直接形電力変換装置の構成.
 図1は、本実施の形態で示される制御方法が適用される直接形電力変換装置の構成を示すブロック図である。当該直接形電力変換装置は、コンバータ3と、電力バッファ回路4と、インバータ5と、直流リンク7とを備えている。
 コンバータ3は例えばフィルタ2を介して単相交流電源1と接続されている。フィルタ2はリアクトルL2とコンデンサC2とを備えている。リアクトルL2は単相交流電源1の2つの出力端のうちの一つとコンバータ3との間に設けられている。コンデンサC2は単相交流電源1の2つの出力端の間に設けられている。フィルタ2は電流の高周波成分を除去する。フィルタ2は省略しても良い。簡単のため、以下ではフィルタ2の機能を無視して説明する。
 直流リンク7は直流電源線LH,LLを有する。
 コンバータ3は例えばダイオードブリッジを採用し、ダイオードD31~D34を備えている。ダイオードD31~D34はブリッジ回路を構成し、単相交流電源1から入力される入力電圧である単相交流電圧Vinを単相全波整流して整流電圧Vrecに変換し、これを直流電源線LH,LLの間に出力する。直流電源線LHには直流電源線LLよりも高い電位が印加される。コンバータ3には単相交流電源1から入力電流Iinが流れ込む。
 電力バッファ回路4は放電回路4a及び充電回路4bを有し、直流リンク7との間で電力を授受する。放電回路4aはコンデンサC4を含み、充電回路4bは整流電圧Vrecを昇圧してコンデンサC4を充電する。
 放電回路4aはダイオードD42と逆並列接続されたトランジスタ(ここでは絶縁ゲート型バイポーラトランジスタ:以下「IGBT」と略記)Scを更に含んでいる。トランジスタScはコンデンサC4に対して直流電源線LH側で、直流電源線LH,LLの間で直列に接続されている。ここで逆並列接続とは、順方向が相互に逆となって並列に接続されていることを指す。具体的にはトランジスタScの順方向は直流電源線LLから直流電源線LHへと向かう方向であり、ダイオードD42の順方向は直流電源線LHから直流電源線LLへと向かう方向である。トランジスタScとダイオードD42とはまとめて一つのスイッチ素子(第1スイッチ)として把握することができる。第1スイッチの導通によってコンデンサC4が放電して直流リンク7へと電力を授与する。
 充電回路4bは、例えばダイオードD40と、リアクトルL4と、トランジスタ(ここではIGBT)Slとを含んでいる。ダイオードD40は、カソードと、アノードとを備え、当該カソードは第1スイッチとコンデンサC4との間に接続される。かかる構成はいわゆる昇圧チョッパとして知られている。
 リアクトルL4は直流電源線LHとダイオードD40のアノードとの間に接続される。トランジスタSlは直流電源線LLとダイオードD40のアノードとの間に接続される。トランジスタSlにはダイオードD41が逆並列接続されており、両者をまとめて一つのスイッチ素子(第2スイッチ)として把握することができる。具体的にはトランジスタSlの順方向は直流電源線LHから直流電源線LLへと向かう方向であり、ダイオードD40の順方向は直流電源線LLから直流電源線LHへと向かう方向である。
 コンデンサC4は、充電回路4bにより充電され、整流電圧Vrecよりも高い両端電圧Vcが発生する。具体的には直流電源線LHから第2スイッチを経由して直流電源線LLへと電流を流すことによってリアクトルL4にエネルギーを蓄積し、その後に第2スイッチをオフすることによって当該エネルギーがダイオードD40を経由してコンデンサC4に蓄積される。
 両端電圧Vcは整流電圧Vrecより高いので、基本的にはダイオードD42には電流が流れない。従って第1スイッチの導通/非導通は専らトランジスタScのそれに依存する。よって、以下、トランジスタScのみならず、これとダイオードD42とをまとめた第1スイッチについて、スイッチScと称することがある。
 また、直流電源線LHの方が直流電源線LLよりも電位が高いので、基本的にはダイオードD41には電流が流れない。従って第2スイッチの導通/非導通は専らトランジスタSlのそれに依存する。よって、以下、トランジスタSlのみならず、これとダイオードD41とをまとめた第2スイッチについて、スイッチSlと称することがある。
 インバータ5は直流電源線LH,LLの間の直流電圧を交流電圧に変換して出力端Pu,Pv,Pwに出力する。インバータ5は6つのスイッチング素子Sup,Svp,Swp,Sun,Svn,Swnを含む。スイッチング素子Sup,Svp,Swpはそれぞれ出力端Pu,Pv,Pwと直流電源線LHとの間に接続され、スイッチング素子Sun,Svn,Swnはそれぞれ出力端Pu,Pv,Pwと直流電源線LLとの間に接続される。インバータ5はいわゆる電圧形インバータを構成し、6つのダイオードDup,Dvp,Dwp,Dun,Dvn,Dwnを含む。
 ダイオードDup,Dvp,Dwp,Dun,Dvn,Dwnはいずれもそのカソードを直流電源線LH側に、そのアノードを直流電源線LL側に向けて配置される。ダイオードDupは、出力端Puと直流電源線LHとの間で、スイッチング素子Supと並列に接続される。同様にして、ダイオードDvp,Dwp,Dun,Dvn,Dwnは、それぞれスイッチング素子Svp,Swp,Sun,Svn,Swnと並列に接続される。出力端Pu,Pv,Pwからは、それぞれ交流電流Iu,Iv,Iwが出力され、これらは三相交流電流を構成する。例えばスイッチング素子Sup,Svp,Swp,Sun,Svn,SwnにはIGBTが採用される。
 誘導性負荷6は例えば回転機であり、誘導性負荷であることを示す等価回路で図示されている。具体的には、リアクトルLuと抵抗Ruとが相互に直列に接続され、この直列体の一端が出力端Puに接続される。リアクトルLv,Lwと抵抗Rv,Rwについても同様である。またこれらの直列体の他端同士が相互に接続される。
 B.制御方法.
 (b-1)電力低減の基本的な考え方.
 コンバータ3に入力する瞬時入力電力Pinは、入力力率を1として、次式(1)で表される。但し、単相交流電圧Vinの波高値Vm及び電源角速度ω、入力電流Iinの波高値Im、時間tを導入した。電源角速度ωと時間tとの積ωtは単相交流電圧Vinの位相を表すことになる。また交流波形は、当該交流波形の位相ωtの正弦値と波高値の積として把握した。
Figure JPOXMLDOC01-appb-M000001
 瞬時入力電力Pinは、式(1)の右辺の第2項で示される交流成分(-1/2)・Vm・Im・cos(2ωt)を有する(以下、「交流成分Pin^」とも称す。よって以下では瞬時入力電力Pinを脈動電力Pinと称することもある。
 図1に示された電力変換装置は、下記のように把握することができる。
 直流リンク7は直流電源線LH,LLを含む:
 コンバータ3は単相交流電圧Vinを入力し、脈動電力Pinを出力する:
 電力バッファ回路4は、充電電力Plを直流リンク7から入力し、放電電力Pcを直流リンク7へ出力する:
 インバータ5は直流リンク7から、脈動電力Pinと放電電力Pcとの和から充電電力Plを引いた入力電力Pdc(=Pin+Pc-Pl)を入力し、交流電流Iu,Iv,Iwを出力する。
 図2は図1に示された直接電力変換装置での電力の収支を模式的に示すブロック図である。バッファリングされる電力(以下、「バッファリング電力Pbuf」と称す)は放電電力Pcから充電電力Plを差し引いた電力差(Pc-Pl)と等しい。またコンバータ3からインバータ5へと向かう電力PrecはPin-Plに等しい。よってPdc=Prec+Pcが成立する。
 非特許文献2や特許文献1で示された従来の技術では、上述の交流成分Pin^を打ち消すべく、充電電力Plと放電電力Pcがいずれも交流成分Pin^と同じ値を採り、かつ電源位相において相互に排他的な期間で電力バッファ回路4と直流電源線LH,LLとの間で授受されていた。そのため、電力バッファ回路4がバッファリングすべき電力は交流成分Pin^の絶対値と等しく、これ以上の電力容量が電力バッファ回路4に要求されていた。
 そこで、電力バッファ回路4の電力容量を低減するために、どのような技術を採用すればバッファリング電力Pbufを低減できるのかについて説明する。
 もちろん、バッファリング電力Pbufを全く零にすることは、インバータ5に入力する電力が式(1)の右辺第2項で脈動することになって望ましくないし、そもそも電力バッファ回路4の電力容量の低減を図る必要もない。そこで、1/2未満の正の定数kを導入し、バッファリング電力Pbufを次式(2)で決定する。換言すれば、このようなバッファリング電力Pbufの実現は電力バッファ回路の電力容量の低減に資する。
Figure JPOXMLDOC01-appb-M000002
 つまり、電力バッファ回路4と直流電源線LH,LLとの間で授受される電力の差が式(2)を満足すればよい。換言すれば、放電電力Pcの充電電力Plに対する変動分となる電力(Pc-Pl)の絶対値が、交流成分Pin^の絶対値よりも小さければ、電力バッファ回路4の電力容量を従来よりも低減することができる。
 このように定数kを1/2未満とすることにより、バッファリング電力Pbufは、非特許文献2,3で示される技術よりも小さく選定できる。これは電力バッファ回路4について下記の利点を招来する。
 (b-2)放電回路4aについての利点の説明.
 この節では、バッファリング電力Pbufを低減することで、コンデンサC4に電解コンデンサを採用することができ、放電回路4aが安価に実現されることを説明する。
 図3は、入力電力(瞬時入力電力Pinの平均値:横軸)を入力して処理する直接形電力変換装置において採用もしくは要求されるコンデンサの静電容量(単に「コンデンサ容量」とも称す)(左縦軸)と、リプル電流及びコンデンサにおけるリプル電流の許容値(右縦軸)との関係を示すグラフである。
 記号H1,H2は、いずれも単相の力率改善回路を採用した場合に使用されているコンデンサ容量を示している。記号H1,H2は、それぞれ空調能力が6kW及び11.2kWの空気調和機を採用した場合のデータである。ここでいう力率改善回路は、電力バッファ回路4からスイッチScを短絡除去し、かつリアクトルL4とコンバータ3との接続点をインバータ5と直接に接続させない構成として把握することができる。当該構成においては、ダイオードD40とリアクトルL4の直列接続が、直流電源線LHにおいてコンバータ3とインバータ5の間に介在することになり、またコンデンサC4が直流電源線LH,LLの間で、インバータ5に対して並列に接続されることになる。
 さて、k=1/2の場合には、Pdc=Pin-Pin^であることに鑑みれば、コンデンサC4に必要な静電容量Cは、非特許文献3から次式(3)で求められる。但し、両端電圧Vcの最大値Vcmax及び最小値Vcminを導入した。
Figure JPOXMLDOC01-appb-M000003
 グラフG1はk=1/2の場合(つまりバッファリング電力Pbufが交流成分Pin^の絶対値と等しい場合)に必要なコンデンサ容量を計算した値をプロットしている。但し、最大値Vcmax=400+50=450(V)、最小値Vcmin=400-50=350(V)とした。また、グラフG1における黒丸は、記号H1,H2で示された場合と入力電力が同じ場合を示している。但し、記号H1,H2は実際に使用されているコンデンサ容量をプロットしており、これを式(3)から逆算すると、両端電圧Vcの変動は±5%程度となる。
 記号H1,H2とグラフG1における黒丸とを比較して判るように、k=1/2では通常の力率改善回路と比較して、コンデンサ容量が1/3~1/4程度にまで低減される。
 しかしながら、k=1/2の場合には、グラフG2で示されるリプル電流がコンデンサC4に流れる。他方、グラフG1で求められたコンデンサ容量を電解コンデンサで得た場合に許容されるリプル電流を、グラフG3で示す(例えばニチコン株式会社製電解コンデンサ、GWシリーズ(105℃仕様)で45℃における値)。グラフG2,G3の比較により、k=1/2の場合をコンデンサC4に電解コンデンサを用いて実現することは、リプル電流が許容されるかという観点では、不可能であることがわかる。
 しかし、定数kを1/2未満とすることにより、コンデンサC4に流れるリプル電流は、k=1/2の場合と比較して低減させることができる。これは、定数kを、所望のコンデンサ容量に対応して設定することによって、コンデンサC4を電解コンデンサで実現できることとなり、電力バッファ回路4を安価に実現することに資する。
 (b-3)充電回路4bについての利点の説明.
 この節では、バッファリング電力Pbufを低減することで、充電回路4bが安価に実現されることを説明する。
 通常の力率改善回路においては、瞬時入力電力Pinの全てが通過する。他方、電力バッファ回路4を用いると、充電回路4bを通過する電力は充電電力Plであって、式(2)で表されるバッファリング電力Pbufのうち、これが正となる場合に相当する(図2参照)。
 よってバッファリング電力Pbufが小さいほど、充電回路4bに必要とされる電力容量は小さくなる。また、バッファリング電力Pbufを低減することにより、リアクトルL4に流れる電流il(これは充電回路4bに入力する充電電流として把握できる)についても低減されるので、リアクトルL4に要求される電力容量も低減される。
 (b-4)充電電力Plと放電電力Pcの具体的な例.
 さて、本節以降では、上述の充電電力Pl及び放電電力Pcの一例として、これらをそれぞれ式(4)(5)で定める。
Figure JPOXMLDOC01-appb-M000004
Figure JPOXMLDOC01-appb-M000005
 つまり、充電電力Plは脈動電力Pinの定数k倍の電力であり、放電電力Pcは交流成分Pin^の(-2)倍の定数k倍に充電電力Plを加えた電力である。
 充電電力Plは、脈動電力Pinから直流リンク7を介して電力バッファ回路4に定数kを分配率として分配された電力k・Pinであると把握することができる。よって以下では定数kをバッファ分配率kとも称す。
 式(4)、(5)と、Pbuf=Pc-Plであることから、式(2)が満足されることは明白である。
 このような充電電力Pl及び放電電力Pcは、これらが電源位相において排他的な期間でそれぞれ電力バッファ回路4と直流リンク7との間で授受される特許文献1、非特許文献2とは異なり、電源位相において排他的な期間は設定されない。
 ただし、Pc>Pl(すなわちPbuf>0)となる期間(以下「放電主体期間」とも称す)では充電よりも放電が主体であって、Pc<Pl(すなわちPbuf<0)となる期間(以下「充電主体期間」とも称す)では放電よりも充電が主体である。式(4),(5)から理解されるように、(n+1/4)π≦ωt≦(n+3/4)πの期間が充電主体期間であり、(n+3/4)π≦ωt≦(n+5/4)πの期間が放電主体期間である(nは整数:以下同様)。
 このように充電電力Plおよび放電電力Pcを定めることにより、充電回路4bに要求される電力容量を、前節の説明よりも定量的に説明することができる。
 従来の力率改善回路に入力、すなわちリアクトルに入力する電力の、電源周波数の一周期当たりの平均値は、式(1)に鑑みて式(6)で求められる。
Figure JPOXMLDOC01-appb-M000006
 他方、電力バッファ回路4を用いると、これには充電電力Plが入力する。よって式(4)に鑑みれば、電力バッファ回路4に入力、すなわち充電回路4bに入力する電力の電源周波数の一周期当たりの平均値は、式(7)で求められる。
Figure JPOXMLDOC01-appb-M000007
 式(6),(7)を比較して判るように、力率改善回路と比較して、充電回路4bに要求される電力容量はk倍となる。バッファ分配率kを1/2未満に設定することにより、充電回路4bに要求される電力容量は、力率改善回路のそれと比較して1/2倍よりも小さくなる。
 (b-5)定数kに依存した電流の分配.
 本節では、コンバータ3が出力する電流irecのうち、コンバータ3からインバータ5へと流れる電流irec1を、バッファ分配率kに依存して設定する技術を説明する。
 さて、コンバータ3の出力側には、式(8)で示される整流電圧Vrecが印加される。
Figure JPOXMLDOC01-appb-M000008
 また、Prec=Pin-Plであるので、下式(9)が成立する。
Figure JPOXMLDOC01-appb-M000009
 よって電流irec1は下式(10)で表される。
Figure JPOXMLDOC01-appb-M000010
 式(1)においては、入力電流IinがIm・sin(ωt)で表される、即ち正弦波状の波形を呈することを前提としているので、電流ilは下式(11)を満足する。図2から分かるように、コンバータ3が出力する電流irecは、電流irec1と電流ilとの和と等しいからである。
Figure JPOXMLDOC01-appb-M000011
 よって電流ilのピーク値はk・Imとなる。よって、従来の力率改善回路に入力する電流のピーク値がImであることに鑑みれば、リアクトルL4に要求される電力容量が従来よりも低減されることが判る。
 コンデンサC4からインバータ5に流れる放電電流icを導入すると、電力バッファ回路4から出力される放電電力Pcは積Vc・icで表される。よって放電電力Pcが式(5)を満足するためには、放電電流icは下式(12)を満足すればよい。
Figure JPOXMLDOC01-appb-M000012
 図1に示された回路の等価回路として図4を示す。当該等価回路は、例えば特許文献1で紹介されている。当該等価回路において電流irec1は、スイッチSrecが導通するときにこれを経由する電流irec1として等価的に表されている。同様に、放電電流icは、スイッチScが導通するときにこれを経由する電流icとして等価的に表されている。また、インバータ5において出力端Pu,Pv,Pwが直流電源線LH,LLのいずれか一方に共通して接続されるときにインバータ5を介して誘導性負荷6に流れる電流も、スイッチSzが導通するときにこれを経由して流れる零相電流izとして等価的に表されている。また図4では、充電回路4bを構成するリアクトルL4とダイオードD40とスイッチSlとが表され、リアクトルL4を流れる電流ilが付記されている。
 このようにして得られた等価回路においては、スイッチSrec,Sc,Szが導通するそれぞれのデューティdrec,dc,dzとインバータ5に入力される直流電流Idcとを導入して、次式が成立する。
Figure JPOXMLDOC01-appb-M000013
 電流irec1,ic,izはそれぞれ直流電流Idcにデューティdrec,dc,dzを乗算したものであるので、これらはスイッチSrec,Sc,Szのスイッチング周期における平均値である。
 また直流電流IdcはスイッチSrec,Sc,Szをそれぞれ導通する電流irec1,ic,izの総和であるので、次式が成立する。但し、0≦drec≦1,0≦dc≦1,0≦dz≦1である。
Figure JPOXMLDOC01-appb-M000014
 よってデューティdrec,dc,dzは、各電流irec1,ic,izに対する直流電流Idcの電流分配率と見ることができる。またデューティdrecはコンバータ3が直流リンク7と接続されて電流をインバータ5に流し得る期間を設定するデューティであるので、これ以降では整流デューティdrecと称することがある。またデューティdcは、コンデンサC4が放電するデューティであるので、これ以降では放電デューティdcと称することがある。またデューティdzはインバータ5においてその出力する電圧によらずに必ず零相電流izが流れるデューティであるので、これ以降では零デューティdzと称することがある。
 式(10),(12),(13)から、整流デューティdrec、放電デューティdcはそれぞれ次式(15),(16)で設定される。
Figure JPOXMLDOC01-appb-M000015
Figure JPOXMLDOC01-appb-M000016
 つまり電力収支の要請から式(10),(12),(15),(16)が採用され、更に入力電流Iinを正弦波状にして、上記の諸式の前提となる式(1)を満足させる要請から式(11)が採用される。
 なお、コンバータ3がダイオードブリッジを採用する場合、コンバータ3が能動的に式(15)で示される整流デューティdrecでスイッチングすることはできない。よって式(14),(15),(16)で決定される零デューティdzと、放電デューティdcとに従って、それぞれインバータ5と、スイッチScがスイッチングすることによって、式(10)で示される電流irec1を得ることができる。
 インバータ5は零相電流izが流れる期間においては、直流リンク7における直流電圧を利用することができない。よって、直流電源線LH,LLの間の直流電圧のうち、インバータ5が電力変換可能な期間における仮想的な直流電圧(以下「仮想直流電圧」と称す)Vdcを下記のように考えることができる。
Figure JPOXMLDOC01-appb-M000017
 これはインバータ5が出力できる電圧の最大値の、スイッチSc,Slやインバータ5のスイッチングを制御する周期についての平均として、直流リンク7に印加される電圧と把握することもできる。図4では仮想直流電圧Vdcは、インバータ5及びその負荷を表す電流源Idc(これは直流電流Idcを流す)の両端に生じる電圧として把握される。
 以下、波高値Vmに対する仮想直流電圧Vdcの比R(=Vdc/Vm)を電圧利用率と称す。式(13),(14),(16)から、零デューティdzを小さくするほどインバータ5が零相電流を流す期間を短くし、以て直流リンク電圧に引加された電圧を利用する期間を長くできることが判る。これは電圧利用率Rを高めることにもなる。
 ところで、直流リンク7からインバータ5に入力する入力電力Pdcは仮想直流電圧Vdcと直流電流Idcとの積となる。そしてインバータ5は直流リンク7から、脈動電力Pinと放電電力Pcとの和から充電電力Plを引いた入力電力Pdc(=Pin+Pc-Pl)を得るのであるから、下式(18)が成立する。
Figure JPOXMLDOC01-appb-M000018
 但し、ここまでの設定では、仮想直流電圧Vdc、直流電流Idcのいずれについても制限していない。つまりバッファ分配率kを定めてしまえば、仮想直流電圧Vdc、直流電流Idcをどのように設定しても、これらが式(18)を満足する限り、デューティdrec,dc,dzを設定することができる。
 そこで、更に新たな効果として電圧利用率Rを高めるために、必要な条件を説明する。上述のように零デューティdzを小さくするほど電圧利用率Rを高めることができ、また零デューティdzの下限は零である。よってバッファ分配率k毎に仮想直流電圧Vdcを最大とするときのデューティdrec,dcは、零デューティdzが零のときに得られる。
 零デューティdzが零であれば、式(14),(15),(16)から、式(19)が得られる。
Figure JPOXMLDOC01-appb-M000019
 ここで電力バッファ回路4における充放電によっても両端電圧Vcはほぼ一定と見ることができる(例えば上述のように変動は5%程度)。よって式(19)から、バッファ分配率k毎に仮想直流電圧Vdcを最大とするときの直流電流Idcが決定される。これにより、式(15),(16)から、バッファ分配率k毎に仮想直流電圧Vdcを最大とするときのデューティdrec,dcが決定される。なお、このときの仮想直流電圧Vdcは式(18),(19)で決定される。
 このようにして仮想直流電圧Vdcを最大としたときの直流電流Idcは、式(18)に鑑みて、その最小値を採ることになる。これは、インバータ5に採用されるスイッチング素子Sup,Svp,Swp,Sun,Svn,Swn及びダイオードDup,Dvp,Dwp,Dun,Dvn,Dwnの電力定格を低減する観点で望ましい。
 図5及び図6は、図1に示された直接形電力変換装置の動作を示すグラフであり、式(14)~(19)を満足するデューティdrec,dc,dz(=0)を設定した場合の動作を示している。但し、図5においてはk=1/6、図6においてはk=1/2に設定した。
 図5及び図6のそれぞれにおいて、第1段目にはデューティdrec,dc,dzを、第2段目には仮想直流電圧Vdcならびにその第1成分drec・Vrec及び第2成分dc・Vcと直流電流Idcを、第3段目にはコンバータ3から出力される電流irec(これは入力電流Iinの絶対値に等しい)と電流irec1,il,icを、第4段目には電力Pin,Pc,Pbuf,Precを、それぞれ示す。いずれのグラフも横軸には「度」を単位とする位相ωtを採用している。
 但し、仮想直流電圧Vdcの第1成分drec・Vrecは式(17)の第1項に現れる電圧であり、仮想直流電圧Vdcに対するコンバータ3の寄与分を示す。また仮想直流電圧Vdcの第2成分dc・Vcは式(17)の第2項に現れる電圧であり、仮想直流電圧Vdcに対するコンデンサC4の寄与分を示す。また便宜上、Vm=1,Im=√2,Vc=1.5Vm=1.5として計算している。
 図6ではk=1/2に設定しているので、脈動電力の脈動分(式(1)の最右辺第2項)が電力バッファ回路4で全てキャンセルされる。よってインバータ5に入力する入力電力Pdcは一定に維持される。このとき、式(10),(11)からirec1=ilが成立している。
 図7はk=1/2,1/4、1/6かつdz=0の場合における仮想直流電圧Vdcを示すグラフである。つまり、式(18),(19)で決定される仮想直流電圧Vdcが示されている。
 式(15)から理解されるように、ωt=nπのときにdrec=0となるので、dz=0に設定することによってdc=1となる。そのため、図7では位相ωtが0,180,360度のときにVdc=Vc(=1.5)が成立している。また、式(16)から理解されるように、ωt=(2n-1)π/2のときにdc=0となるので、dz=0に設定することによってdrec=1となる。そのため、図7では位相ωtが90,270度のときにVdc=Vm(=1)が成立している。
 これらのグラフからわかるように、非特許文献2や特許文献1で紹介された電圧利用率(1/√2)よりも大きな電圧利用率Rを得ることができる。
 なお、dz=0に設定しない場合には、仮想直流電圧Vdcを一定値にすることも可能である。以下、その具体的な例と、一定となるときの仮想直流電圧Vdcの上限について説明する。
 図7から容易に理解されるように、バッファ分配率kが大きいほど仮想直流電圧Vdcを高くできるので、k=1/2の場合を想定する。このとき、位相ωtの全区間で仮想直流電圧Vdcはほぼ波高値Vm以上を採るが、位相ωtが30~150度、210~330度において波高値Vm以下となる。よってk=1/2かつdz=0としてすら、仮想直流電圧Vdcを波高値Vm以上の一定値とすることはできない。
 図8は仮想的にdz<0となることを許して、k=1/2の場合に、式(15),(16)を満足しつつVdc=Vmとした場合の直接形電力変換装置の動作を示すグラフである。ここでも図5~7と同様に、Vm=1,Im=√2,Vc=1.5Vm=1.5として計算している。図7と対応して、位相ωtが30~150度、210~330度においてdz<0となっていることが判る。
 そこでdz=0として、仮想直流電圧Vdcが一定となる最大値を以下のようにして求める。上述のように、k=1/2のときに最も仮想直流電圧Vdcが大きくなるので、このときdrec+dc=1となるための条件を検討する。式(19)においてk=1/2を代入して式(20)が成立する。但しx=|sin(ωt)|を導入した。
Figure JPOXMLDOC01-appb-M000020
 Pdc=Vdc・Idcであり、k=1/2であるからPdc=Vm・Im/2が成立するので、式(21)が得られる。
Figure JPOXMLDOC01-appb-M000021
 仮想直流電圧Vdcの最大値を与える位相ωtは式(21)の右辺の分母の最小値を与える。よって当該分母の微分を示す式(22)の値が零となるときの位相ωtを求めればよい。
Figure JPOXMLDOC01-appb-M000022
 このときx=Vc/(2・Vm)となる。例えば上述の例で言えば、Vc=1.5Vmであるので、一定となる仮想直流電圧Vdcの最大値は約0.96Vmであることがわかる。
 図9はVc=1.5Vm=1.5,Vdc=0.96Vm=0.96(Vm=1)とした場合の直接形電力変換装置の動作を示すグラフである。位相ωtの全区間においてdz≧0となっていることが判る。
 このようにバッファ分配率kを1/2に固定すると、各デューティを式(14),(15),(16)に従って固定し、仮想直流電圧Vdcを一定にすることができる。しかも零デューティdzを小さくすることにより、かかる技術では式(21)においてx=Vc/(2・Vm)として、電圧利用率Rをα/(1+α・α/4)(但しα=Vc/Vm)にできることがわかる。
 当該電圧利用率R=α/(1+α・α/4)が非特許文献2や特許文献1で紹介された電圧利用率(1/√2)よりも大きいために比αが満足すべき条件は2√2-2<α<2√2+2である。両端電圧Vcは波高値Vmよりも高く充電され、比αは1より大である。そして仮想直流電圧Vdcを一定にするためにはx=|sin(ωt)|=α/2からα≦2となる。よって、当該条件は満足され、非特許文献2や特許文献1で紹介された電圧利用率(1/√2)よりも大きな電圧利用率Rを得ることができる。
 また電圧利用率Rを比αで微分した値が零となるとき、つまりα=2の時に最大値1を採ることが判る。つまり両端電圧Vcを波高値Vmの二倍に設定することにより、電圧利用率Rとして最大値1を得ることができる。
 (b-6)定数kに依存しないデューティの設定.
 本節では、デューティdrec,dc,dzを、バッファ分配率kに依存せずに設定する技術を説明する。本節ではデューティdrec,dcを、それぞれ式(23),(24)で設定する。零デューティdzは式(23),(24),(14)から定まる。
Figure JPOXMLDOC01-appb-M000023
Figure JPOXMLDOC01-appb-M000024
 整流デューティdrecは例えば、位相ωtの正弦値の二乗と仮想直流電圧Vdcとの積を整流電圧Vrecで除した値と表現できる。放電デューティdcは例えば、位相ωtの余弦値の二乗と仮想直流電圧Vdcとの積を両端電圧Vcで除した値と表現できる。
 このように設定された整流デューティdrecと放電デューティdcとが式(17)を満足することは式(25)から明らかである。
Figure JPOXMLDOC01-appb-M000025
 よって整流デューティdrecと放電デューティdcとをバッファ分配率kと無関係の値に設定しつつ、仮想直流電圧Vdcを任意に、例えば位相ωtと無関係の一定値に設定することができる。
 なお、Pdc=Vdc・Idc=Pin+Pc-Plの関係があるので、このような設定においても直流電流Idcは、式(18)で表される。
 また入力電流IinがIm・sin(ωt)で表される、即ち正弦波状の波形を呈することを前提としているので、電流ilは直流電流Idcに依存して下式(26)を満足する。
Figure JPOXMLDOC01-appb-M000026
 さて、上記の説明により、整流デューティdrecと放電デューティdcとをバッファ分配率kと無関係の値に設定し、仮想直流電圧Vdcを一定にできることが示された。但し、一定となる仮想直流電圧Vdcには上限がある。前節と同様に、drec+dc=1を考慮し、x=|sin(ωt)|を導入すると、式(23),(24)から式(27)が成立する。
Figure JPOXMLDOC01-appb-M000027
 よって式(28)が得られ、これは式(21)と同じとなる。例えば上述の例で言えば、Vc=1.5Vmであるので、一定となる仮想直流電圧Vdcの最大値は約0.96Vmであることがわかる。
Figure JPOXMLDOC01-appb-M000028
 よってk=1/2の場合に得られる直接形電力変換装置の動作を示すグラフは、前節で説明された図9のグラフと一致する。例えば式(18)においてk=1/2とおいて式(26)は式(11)と一致する。
 しかし、本節ではデューティdrec,dc,dzを、バッファ分配率kに依存せずに設定するので、式(28)を満足しつつ、バッファ分配率kを小さくし、仮想直流電圧Vdcを一定に制御することができる。
 図10はVc=1.5Vm=1.5,Vdc=0.96Vm=0.96(Vm=1)とした場合の直接形電力変換装置の動作を示すグラフである。位相ωtの全区間においてdz≧0となっていることが判る。ここではk=1/6とし、これは1/2とは異なるので、前節の技術とは異なり式(10),(11)は成立しない。具体的には電流irec1は式(13),(18),(23)を参照して式(29)で示される。
Figure JPOXMLDOC01-appb-M000029
 (b-7)直流電流Idcの設定.
 上記の(b-5),(b-6)のいずれの技術を採用する場合であっても、デューティdrec,dc,dzの設定のみならず、直流電流Idcを式(18)に基づいて設定する必要がある。そこで、当節では直流電流Idcに採用される式(18)を実現するための一例を挙げる。
 通常の交流負荷の動作について、良く知られたdq軸の制御を行う場合を例に採る。dq軸上の電力式は一般に式(30)で示される。記号V*,Iはそれぞれ交流負荷に印加される電圧の指令値と、交流負荷に流れる電流とを示す。これらはいずれも交流であるので、これらは複素数として表されることを示すドットが記号V*,Iのそれぞれに載っている。但し、q軸電圧はその指令値Vq*に、d軸電圧はその指令値Vd*に、それぞれ理想的に追従するとしている。
Figure JPOXMLDOC01-appb-M000030
 直流電源線LH,LLからインバータ5に供給される電力には無効電力が存在しないので、当該電力は式(30)の第2項を無視して、式(31)で表される。
Figure JPOXMLDOC01-appb-M000031
 他方、Pdc=Vdc・Idcであるので、式(18)から式(32)が成立する。
Figure JPOXMLDOC01-appb-M000032
 よって式(31)の交流成分と、式(32)の最右辺第2項とを一致させる制御を行うことにより、式(18)を実現する制御を行うことができる。上記の制御を行うための構成の一例を、ブロック図として図11に示す。当該構成は、例えば図1において制御部10として示された構成において設けられる。
 図11の構成において、公知の技術を示す部分について簡単に説明する。電流位相指令値β*を入力することによって、三角関数値cosβ*,-sinβ*を求め、これらと電流指令値Ia*とからq軸電流指令値Iq*及びd軸電流指令値Id*を生成する。誘導性負荷6が回転機であるとして、その回転角速度ωmと、当該回転機の界磁磁束Φaと、当該回転機のd軸インダクタンスLd及びq軸インダクタンスLqと、q軸電流指令値Iq*及びd軸電流指令値Id*と、q軸電流Iq及びd軸電流Idとに基づいて、q軸電圧指令値Vq*及びd軸電圧指令値Vd*を求める。q軸電圧指令値Vq*及びd軸電圧指令値Vd*からインバータ5を制御するための電圧指令値Vu*,Vv*,Vw*を生成する。
 例えば図1に示された構成では速度検出部9が、誘導性負荷6に流れる交流電流Iu,Iv,Iwを検出し、これらから回転角速度ωmならびにq軸電流Iq及びd軸電流Idを制御部10に与える。
 なお、制御部10では、電圧指令値Vu*,Vv*,Vw*に基づいて、図示しない演算処理(例えば特許文献1を参照)によって、インバータ5のスイッチング素子Sup,Svp,Swp,Sun,Svn,Swnの動作をそれぞれ制御する信号SSup,SSvp,SSwp,SSun,SSvn,SSwn(図1参照)が得られる。
 また、制御部10では、スイッチSc,Slの動作をそれぞれ制御する信号SSc,SSlも生成されるが、これらはデューティdrec,dc,dz,dlに基づいて生成される(例えば特許文献1参照)。
 さて、式(31)の交流成分と、式(32)の最右辺第2項とを一致させる制御を行うための処理部71について以下に説明する。処理部71は、直流電力計算部711と、脈動成分抽出部712と、脈動成分計算部713と、減算器714と、加算器715と、PI処理部716を備えている。
 直流電力計算部711は、q軸電圧指令値Vq*及びd軸電圧指令値Vd*と、q軸電流Iq及びd軸電流Idとを入力し、上記の式(31)に基づいて入力電力Pdcを計算し、これを脈動成分抽出部712に与える。
 脈動成分抽出部712は、式(31)の交流成分を抽出して出力する。脈動成分抽出部712は例えばハイパス(高域透過)フィルタHPFで実現される。
 脈動成分計算部713は波高値Vm,Imと、電源角速度ωと、バッファ分配率kとを入力し、式(32)の最右辺第2項を求める。波高値Vm,Imと電源角速度ωとは、単相交流電源1から得られる情報として脈動成分計算部713に入力することができる(図1参照)。
 上述のように、所望の処理は、式(31)の交流成分と、式(32)の最右辺第2項とを一致させるのであるから、脈動成分抽出部712の出力と、脈動成分計算部713の出力との差を小さくするように制御を行えばよい。よって減算器714によって当該差を求め、当該差にPI処理部716による積分比例制御を施した値を加算器715に出力する。
 加算器715は、通常の処理における電流指令値Ia*をPI処理部716の出力で補正する処理を行う。具体的には、まず、電流指令値Ia*を求める通常の処理として、減算器701によって回転角速度ωmと、その指令値ωm*との偏差を求める。当該偏差はPI処理部702において積分比例制御を受け、電流指令値Ia*を一旦求める。そして加算器715が、電流指令値Ia*を、PI処理部716からの出力で増加させる処理を行う。
 このようにして処理部71で補正された電流指令値Ia*に対して、上述の公知の技術を適用し、q軸電圧指令値Vq*及びd軸電圧指令値Vd*を生成する。このような制御はq軸電圧指令値Vq*及びd軸電圧指令値Vd*と、q軸電流Iq及びd軸電流Idとについてのフィードバックを施した制御であって、減算器714が出力する差を0に収束させるものである。つまり、このような制御によって、式(31)の交流成分と式(32)の最右辺第2項とを一致させることができる。
 C.変形.
 (c-1)バッファ分配率kの選定.
 バッファ分配率kは負荷の大小によらずに設定できる。このような設定は軽負荷域においてコンデンサC4のリプル電流を低減でき、電力変換装置の寿命を長くすることができるという観点で望ましい。
 他方、負荷が大きいほどバッファ分配率kを小さく設定しても良い。例えば図11に示された構成において、加算器715から得られた電流指令値Ia*に反比例したバッファ分配率kを設定できるし、あるいはq軸電流Iq及びd軸電流Idの平方の和の逆数に比例してバッファ分配率kを設定してもよい。そのようなバッファ分配率kの設定は、周知の技術を用いて実現することができる。
 この場合、誘導性負荷6に流れる電流に反比例してバッファ分配率kが大きくなる動作を直接形電力変換装置が行うことになる。このような動作は例えば下記の状況で望ましい。つまり、電力変換装置の負荷として、例えば圧縮機を駆動する電動機の様に、慣性が大きいものを採用する場合がある。慣性が大きければトルク変動による電動機、ひいては圧縮機の振動が抑制される。しかし低速域ではトルク変動に対する慣性の効果が小さくなる。よって負荷たる電動機の低速域という、インバータに流れる電流が小さい領域において、バッファ分配率kを大きくし、もって電動機のトルク変動を抑制することができる。
 あるいは負荷が所定の閾値以下のときにはバッファ分配率kを1/2としてもよい。バッファ分配率kが1/2であることは、バッファリング電力Pbuf(これは変動分たる電力Pc-Plに対応する:(b-1)参照)が脈動電力の交流成分Pin^と等しいことを意味する。当該所定値を0に設定することもできる。この場合、脈動電力Pinが0であれば、電力Pc-Plも0となる。この場合、脈動電力Pinが正であれば電力Pc-Plが脈動電力Pinよりも小さく制御される。
 この閾値を、脈動電力Pinの最大定格電力Pin(max)よりも小さい所定値に対応した値に設定することにより、脈動電力Pinがその最大定格電力Pin(max)を採るときにも電力のバッファリングを行うことができる。
 例えば負荷が閾値を越えるとき(脈動電力Pinが当該閾値に対応する所定値を越えるとき)には、脈動電力Pinに依存せずにバッファリング電力Pbufを一定値にしてもよい。
 (c-2)回路構成の変形.
 上記で示されたいずれの技術を採用する場合であっても、フィルタ2をコンバータ3と電力バッファ回路4との間に設けることもできる。
 図12は当該変形として、フィルタ2をコンバータ3と電力バッファ回路4との間に設けた場合の、それらの近傍のみを示す回路図である。
 このような構成を採用する場合、直流電源線LHにおいて、フィルタ2と放電回路4aとの間に、ダイオードD0を設けることが望ましい。ダイオードD0のアノードはフィルタ2側に、カソードは放電回路4a側に、それぞれ配置される。
 コンデンサC2の両端電圧が、スイッチScのスイッチングによってコンデンサC4の両端電圧Vcの影響を受けることを、ダイオードD0によって防止できる。
 この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

Claims (9)

  1.  第1電源線(LH)及び第2電源線(LL)を含む直流リンク(7)と;
     単相交流電圧(Vin)を入力して前記直流リンクに脈動電力(Pin)を出力するコンバータ(3)と;
     前記直流リンクから電力を入力し、交流電流(Iu,Iv,Iw)を出力するインバータ(5)と;
     前記直流リンクから充電電力(Pl)を入力し、前記直流リンクへと放電電力(Pc)を出力する電力バッファ回路(4)と
    を備え、
     少なくとも前記脈動電力が所定値を越えるときに、前記放電電力の前記充電電力に対する変動分(Pc-Pl)は、前記脈動電力の交流成分(Pin^)よりも小さい、電力変換装置。
  2.  前記インバータ(5)に入力する入力電力(Pdc)は、前記直流リンク(7)から、前記脈動電力と前記放電電力との和から前記充電電力を引いた値(Pin+Pc-Pl)を採り、
     少なくとも前記脈動電力が前記所定値を越えるときに、
     前記充電電力(Pl)は、前記脈動電力(Pin)の定数(k)倍(但し前記定数は正であって1/2よりも小さい)の値(k・Pin)を採り、前記放電電力(Pc)は、前記脈動電力の交流成分(Pin^)の前記定数倍の(-2)倍に前記充電電力を加えた値(2k・Pin^+Pl)を採る、請求項1記載の電力変換装置。
  3.  前記コンバータ(3)は、
     前記単相交流電圧(Vm・sin(ωt))を全波整流して得られる整流電圧(Vrec)を、前記第1電源線(LH)を前記第2電源線(LL)よりも高電位として前記直流リンク(7)に印加し;
     少なくとも前記脈動電力が前記所定値を越えるときに、前記脈動電力(Pin)を前記整流電圧(Vrec)で除した電流(Im・|sin(ωt)|)である第1電流に、1から前記定数を引いた値(1-k)を乗じた電流((1-k)・Im・|sin(ωt)|)を前記直流リンクに流し、
     前記電力バッファ回路(4)は、
     コンデンサ(C4)と、前記第1電源線と前記第2電源線との間で前記コンデンサに対して前記第1電源線側で直列に接続された第1スイッチ(Sc,D42)とを含む放電回路(4a)と、
     前記コンデンサを充電する充電回路(4b)と
    を含み、
     前記電力バッファ回路(4)は、少なくとも前記脈動電力が前記所定値を越えるときに、前記第1電流の前記定数倍である充電電流(il=k・Im・|sin(ωt)|)を入力し;前記放電電力(Pc)を前記コンデンサの両端電圧(Vc)で除した電流(Pc/Vc)である放電電流(ic)を出力する、請求項2記載の電力変換装置。
  4.  前記コンバータ(3)は、前記単相交流電圧(Vin)を全波整流して得られる整流電圧(Vrec)を、前記第1電源線(LH)を前記第2電源線(LL)よりも高電位として前記直流リンク(7)に印加し、
     前記電力バッファ回路(4)は、
     コンデンサ(C4)と、前記第1電源線と前記第2電源線との間で前記コンデンサに対して前記第1電源線側で直列に接続された第1スイッチ(Sc,D42)とを含む放電回路(4a)と、
     前記コンデンサを充電する充電回路(4b)と
    を含み、
     前記コンバータが前記直流リンク(7)と導通するデューティである整流デューティ(drec)は、所定電圧(Vdc)と前記単相交流電圧の位相(ωt)の正弦値の二乗(sin(ωt))との積を前記整流電圧(Vrec)で除した値(Vdc/Vm・|sin(ωt)|)を採り、
     前記コンデンサが放電するデューティである放電デューティ(dc)は、前記所定電圧と前記位相の余弦値の二乗(cos(ωt))との積を前記コンデンサの両端電圧(Vc)で除した値(Vdc/Vc・cos(ωt))を採る、請求項2記載の電力変換装置。
  5.  前記定数(k)は前記交流電流(Iu,Iv,Iw)に依存しない、請求項2乃至請求項4のいずれか一つに記載の電力変換装置。
  6.  前記定数(k)は前記交流電流(Iu,Iv,Iw)の大きさと反比例する、請求項2乃至請求項4のいずれか一つに記載の電力変換装置。
  7.  前記所定値は前記脈動電力の最大定格電力よりも小さく設定される、請求項1乃至請求項6のいずれか一つに記載の電力変換装置。
  8.  前記脈動電力が所定値以下であるときに、前記放電電力の前記充電電力に対する変動分(Pc-Pl)は、前記脈動電力の交流成分(Pin^)と等しい、請求項1乃至請求項7のいずれか一つに記載の電力変換装置。
  9.  前記脈動電力が所定値を越えるときに、前記放電電力の前記充電電力に対する変動分(Pc-Pl)は、前記脈動電力に依存しない、請求項1乃至請求項8のいずれか一つに記載の電力変換装置。
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