WO2015001597A1 - ７レベルインバータ装置 - Google Patents

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Definitions

  • This invention relates to a 7-level inverter device configured by connecting a single-phase 5 level inverter in series with each phase of a 3-phase 3 level inverter.
  • Patent Document 1 is a configuration in which a single-phase inverter is connected in series to the output of each phase of a three-phase two-level inverter. It is conceivable to adopt a so-called 7-level inverter configuration in which single-phase 5 level inverters are connected in series to the output of each phase.
  • this 7-level inverter from the viewpoint of selecting which switching element to perform pulse width control for obtaining a desired voltage, various selections are possible, so that control becomes complicated. In some cases, the operation becomes unstable.
  • the present invention has been made in view of the above, and an object thereof is to provide a seven-level inverter device having a relatively simple configuration and stable control characteristics.
  • the seven-level inverter device of the present invention has a three-phase three-level inverter that converts the direct current of the three-level first direct-current power supply into an alternating current, and has the same voltage as the first direct-current power supply.
  • Three single-phase five-level inverters that convert the direct current of the second three-level DC power source into alternating current and whose output is connected in series to the output of each phase of the three-phase three-level inverter, and for each phase And 7-level pulse width control means for supplying a gate pulse to the switching element constituting the single-phase 5-level inverter of the phase and the phase of the 3-level inverter by controlling the pulse width of a given voltage reference
  • the pulse width control means converts the voltage reference into a voltage level of the phase subjected to pulse width modulation, and the three levels based on the transition of the voltage level.
  • State transition means for determining the output of the switching leg of the relevant phase of the inverter and the outputs of the switching legs on the outer and inner sides of the single-phase five-level inverter, the state transition means when the voltage level is positive
  • the three outputs of the switching leg of the corresponding phase of the three-level inverter and the three outputs of the outer and inner switching legs of the single-phase five-level inverter are set to 0 or positive, and when the voltage level is negative, When the voltage level is 0 when all of the three outputs of the switching leg of the corresponding phase of the three-level inverter and the outer and inner switching legs of the single-phase five-level inverter are 0, the 3
  • the switching leg of the corresponding phase of the level inverter, the switching leg outside and inside the single-phase five-level inverter Any of One output is characterized in that so as to be 0.
  • the block block diagram of the 7 level inverter apparatus which concerns on one Example of this invention.
  • the internal block diagram of the single phase 5 level inverter part of the 7 level inverter apparatus which concerns on one Example of this invention.
  • the internal block block diagram of the main-control part of the 7 level inverter apparatus which concerns on one Example of this invention.
  • the internal block block block diagram of the pulse width control part of the main control part of the 7 level inverter apparatus which concerns on one Example of this invention.
  • FIG. 1 is a block diagram of a 7-level inverter device according to an embodiment of the present invention.
  • a three-phase three-level inverter 1 outputs a three-level DC voltage, and the three-phase outputs are connected to drive an AC motor 3 through single-phase five-level inverters 2U, 2V, and 2W, respectively. . That is, each phase voltage of the three-phase three-level inverter 1 is boosted by the output voltage of the single-phase five-level inverters 2U, 2V, and 2W, and is connected to the U, V, and W phase terminals of the AC motor 3, respectively. .
  • the gate signals of the switching elements constituting the three-phase three-level inverter 1 and the single-phase five-level inverters 2U, 2V and 2W are given from the main controller 4.
  • a voltage detector 5 for detecting a three-level DC voltage signal is provided in the three-phase three-level inverter 1 as a control feedback signal, and the detected voltage is given to the main controller 4.
  • voltage detectors 5U, 5V, and 5W for detecting a three-level DC voltage signal are provided in single-phase five-level inverters 2U, 2V, and 2W, respectively, and these detected voltages are given to main controller 4.
  • the U-phase and W-phase input currents of the AC motor 3 are detected by current detectors 6U and 6W, respectively, and these detected currents Iu and Iw are also given to the main controller 4.
  • FIG. 2 is an internal configuration diagram of the three-phase three-level inverter 1.
  • Switching legs 11U, 11V, and 11W are connected in parallel with a three-level DC power source configured by a series circuit of a positive side DC power source 10P and a negative side DC power source 10N.
  • the switching leg 11U includes switching elements CU1, CU2, CU3, and CU4 connected in series.
  • a free-wheeling diode is connected in antiparallel to each switching element.
  • the connection point between the switching elements CU1 and CU2 and the connection point between the switching elements CU3 and CU4 are clamped at a midpoint potential by positive and negative clamp diodes, respectively.
  • a connection point between the switching elements CU2 and CU3 is a U-phase AC output terminal UC. Since the configuration of the switching legs 11V and 11W is basically the same as that of the switching leg 11U, description thereof will be omitted.
  • the positive side DC voltage VdcP and the negative side DC voltage VdcN are detected by the voltage detector 5, and the detected voltages are given to the main controller 4. Further, the gate signal Gate-U from the main controller 4 for the switching elements CU1, CU2, CU3, and CU4, and the gate signal Gate-V from the main controller 4 for the switching elements CV1, CV2, CV3, and CV4. However, the gate signal Gate-W is given from the main controller 4 to the switching elements CW1, CW2, CW3, and CW4, respectively.
  • FIG. 3 is an internal configuration diagram of the single-phase five-level inverter 2U.
  • the single-phase five-level inverter 2U is a so-called step-up inverter that connects the U-phase output terminal UC and the output terminal UA of the above-described three-phase three-level inverter 1 and boosts the output to obtain the phase output terminal UB. Since the single-phase five-level inverters 2V and 2W have basically the same internal configuration as the single-phase five-level inverter 2U, illustration and description thereof are omitted, and the internal configuration of the single-phase five-level inverter 2U will be described below.
  • Switching legs 21UO and 21UI are connected in parallel with a three-level DC power source constituted by a series circuit of a positive side DC power source 20UP and a negative side DC power source 20UN.
  • the switching leg 21UO is composed of switching elements BU1, BU2, BU3, and BU4 connected in series.
  • a free-wheeling diode is connected in antiparallel to each switching element.
  • the connection point between the switching elements BU1 and BU2 and the connection point between the switching elements BU3 and BU4 are clamped to the midpoint potential by positive and negative clamp diodes, respectively.
  • the connection point between the switching elements BU2 and BU3 becomes the U-phase output terminal UB, and is connected to the U-phase terminal of the AC motor 3.
  • the switching leg 21UI is composed of switching elements AU1, AU2, AU3, and AU4 connected in series.
  • a free-wheeling diode is connected in antiparallel to each switching element.
  • the connection point between the switching elements AU1 and AU2 and the connection point between the switching elements AU3 and AU4 are clamped at the midpoint potential by positive and negative clamp diodes, respectively.
  • the connection point between the switching elements AU2 and AU3 serves as the output terminal UA and is connected to the U-phase output terminal UC of the three-level inverter 1.
  • the positive side DC voltage VdcuP and the negative side DC voltage VdcuN are detected by the voltage detector 5U, and the detected voltages are given to the main controller 4.
  • a gate signal Gate-u is given from the main controller 4 to the switching elements BU1, BU2, BU3, BU4 and the switching elements AU1, AU2, AU3, and AU4.
  • the possible values of the U-phase output voltage of the switching leg 21UI and the switching leg 21UO of the single-phase five-level inverter 2U are three values: + E, 0, and -E, respectively. Therefore, there are seven possible values of the U-phase output voltage of the boosted inverter: + 3E, + 2E, + E, 0, ⁇ E, ⁇ 2E, ⁇ 3E. Since the same applies to the V-phase and the W-phase, it can be seen that the inverter obtained by boosting each of the three-phase outputs of the three-phase three-level inverter 1 by the single-phase five-level inverters 2U, 2V, and 2W becomes a seven-level inverter.
  • the single-phase five-level inverter 2U can take three values, + E, 0, and -E, respectively, the single-phase five-level inverter It can also be seen that the 2U phase output voltage is five types: + 2E, + E, 0, -E, -2E.
  • the single-phase five-level inverter is simply referred to as a five-level inverter.
  • FIG. 4 is an internal configuration diagram of the main controller 4.
  • the three-phase voltage references VU_REF, VV_REF, and VW_REF obtained by the motor controller 7 are given to the pulse width controllers 8U, 8V, and 8W, respectively.
  • the motor control unit 7 performs speed control so that the speed feedback signal of the AC motor 3 becomes a desired speed reference, and the current feedback signal matches the output current reference.
  • current control is performed so as to output such a voltage reference, but these are not shown.
  • the pulse width control unit 8U includes a positive DC voltage VdcP and a negative DC voltage VdcN of the three-phase three-level inverter 1, a positive DC voltage VdcuP and a negative DC voltage VdcuP of the 5-level inverter 2U, and a U-phase current Iu.
  • the gate signal Gate-U for the three-phase three-level inverter 1 and the gate signal Gate-u for the five-level inverter 2U are output.
  • the pulse width control unit 8W includes a positive DC voltage VdcP and a negative DC voltage VdcN of the three-phase three-level inverter 1, a positive DC voltage VdcwP and a negative DC voltage VdcwN of the five-level inverter 2W, and a W-phase current. Iw is given, and a gate signal Gate-W for the three-phase three-level inverter 1 and a gate signal Gate-w for the five-level inverter 2W are output.
  • the pulse width controller 8V includes a positive DC voltage VdcP and a negative DC voltage VdcN of the three-phase three-level inverter 1, a positive DC voltage VdcwP and a negative DC voltage VdcwN of the five-level inverter 2V, and a V-phase current.
  • Iv is given, and the gate signal Gate-V for the three-phase three-level inverter 1 and the gate signal Gate-v for the five-level inverter 2V are output.
  • the pulse width control units 8U, 8V, 8W basically perform the same operation. Accordingly, the U-phase pulse width control unit 8U will be described below, and the description of the other phases will be omitted.
  • FIG. 5 is an internal block diagram of the pulse width control unit 8U.
  • FIG. 6 is an operation explanatory diagram regarding PWM pulse generation of the pulse width control unit 8U.
  • a sine wave U-phase voltage reference VU_REF as shown in the upper part of FIG. 6 is given to the voltage correction unit 81 of FIG.
  • a virtual triangular wave carrier is used in which six stages of triangular wave carriers with the same phase plus a DC offset are arranged.
  • the U-phase voltage reference VU_REF is normalized and corrected within a range of ⁇ 1 so that a gate pulse can be obtained with one triangular wave carrier.
  • a PWM voltage level Vu_LV as shown in the lower part is obtained.
  • the carrier selection CARu_SEL is obtained by the voltage correction unit 81, and, depending on the magnitude of the U-phase voltage reference VU_REF, as shown in the second stage from the top and bottom of FIG. It is an integer number of steps.
  • the corrected voltage reference Vu_REF_T can be expressed by the following equation.
  • Vu_REF_T 6, VU_REF-2, CARu_SEL-1 (1)
  • the PWM voltage level Vu_LV is given to the state transition unit 84.
  • this state transition device 84 the switching states of the switching legs 11U of the three-phase three-level inverter 1 and the switching elements of the five-level inverter 2U for outputting a given PWM voltage level Vu_LV are sequentially determined.
  • the VDC 5u obtained by averaging the positive DC voltage VdcuP and the negative DC voltage VdcuN by the average value circuit 85A, the positive DC voltage VdcP, and the negative DC A signal VDC3 obtained by averaging the voltage VdcN by the average value circuit 85B and a signal obtained by determining whether the U-phase current Iu is positive / negative by the positive / negative determination circuit 86 are supplied to the state transition unit 84.
  • the operation of the state transition unit 84 will be described.
  • the switching leg 11U of the three-phase three-level inverter 1 and the outer switching leg 21UO and the inner switching leg 21UI of the five-level inverter 2U can take.
  • there are three possible states that is, + E, 0, and ⁇ E, so that there are 27 possible combinations of 3 to the 3rd power.
  • the output voltages of the switching leg 11U of the three-phase three-level inverter 1 and the outer switching leg 21UO of the five-level inverter 2U are positive, the U-phase voltage of the seven-level inverter is positively added.
  • state transition rules are defined as shown in FIG. That is, when the output voltage of a certain phase is positive, all the outputs of the switching leg of the three-level inverter corresponding phase and the outer and inner switching legs of the corresponding five-level inverter are set to + E or 0 and become -E Is excluded. Similarly, when the output voltage of a certain phase is negative, the output of the switching leg of the three-level inverter corresponding phase and the outer and inner switching legs of the five-level inverter of the corresponding phase is set to 0 or ⁇ E, and becomes + E The state is excluded.
  • FIG. 8 is an explanatory diagram regarding the state transition of the pulse width control unit common to each phase.
  • the output voltage level is -3E, 0, + 3E, there is only one choice of possible state combinations.
  • FIG. 8 shows which switching leg is switched to the next voltage level. That is, 3 indicates a 3-level inverter, 5o indicates the outside of the 5-level inverter, and 5i indicates the inside of the 5-level inverter.
  • the difference voltage between the DC voltage average value VDC5u of the U-phase 5-level inverter shown in FIG. 5 and the DC voltage average value VDC3 of the 3-level inverter is The combination of the states of each switching leg is selected so as to reduce the number. This selection method is shown in the flowchart of FIG.
  • the current voltage level is determined by whether VuLV is large or small with respect to the previous state (ST1).
  • step ST2 it is determined whether or not the difference between the average value of VdcxP and VdcxN (Vdc5x) and the average value of VdcP and VdcN (Vdc3) is larger than the threshold (step ST4).
  • step ST2 If the difference is smaller than the threshold value in step ST2, an option for switching a leg that has not been switched for the longest time is selected from two to three options (ST5). If the voltage difference is larger than the threshold value in step ST4, it is checked whether the average value (Vdc5x) of VdcxP and VdcxN is larger than the average value (Vdc3) of VdcP and VdcN (ST6). If YES in step ST6, a state is selected in which VdxP and VdcxN are discharged or VdcP and VdcN are charged (ST7). On the other hand, if NO, a state is selected in which VdxP and VdcxN are charged or VdcP and VdcN are discharged (ST8).
  • steps ST7 and ST8 in order to control the balance of the DC voltage, there is a choice of lowering the switching leg voltage on the higher voltage side and raising the switching leg voltage on the lower voltage side. In this case, the selection is made according to the polarity of the phase current at that time. This will be described with reference to FIGS.
  • FIG. 10 shows an example of transition in step ST7 when the output voltage level transitions from + 2E to + E and the voltage difference of the DC voltage is greater than or equal to the threshold and VDC3 ⁇ Vdc5x.
  • the phase current when the phase current is positive, the DC charge on the 5-level inverter side is discharged by shifting the leg output of the 3-level inverter, that is, the output of the 3-level inverter from + E to 0, and conversely, the phase current is negative.
  • the DC charge on the 3-level inverter side is charged by shifting the inner leg output of the 5i route, that is, the 5-level inverter from + E to 0.
  • FIG. 11 shows a transition example of step ST8 when the output voltage level transitions from + 2E to + E, when the voltage difference of the DC voltage is equal to or greater than the threshold and VDC3> Vdc5x.
  • the phase current is positive
  • the 5i route that is, the inner leg output of the 5-level inverter is changed from + E to 0 to discharge the DC charge on the 3-level inverter side, and the phase current is reversed.
  • the DC output on the 5-level inverter side is charged by changing the leg output of the 3-level inverter, that is, the leg output of the 3-level inverter from + E to 0.
  • the current state is determined by the operation of the state transition device 84 described above, and the state signals A_sts of the 5-level inverter positive side switching leg, B_sts of the negative side switching leg, and C_sts of the U-phase switching leg of the 3-level inverter are obtained. These signals are supplied to the dead time conduction state determiner 87.
  • the dead time conduction state determiner 87 as shown in FIG. 12, when the on / off state of each switching element changes, an OFF period is provided as a dead time period.
  • the gate signal Gate-u of the 5-level inverter is obtained from A_sts and B_sts given the dead time period, and the gate signal Gate-U of the 3-level inverter is obtained from C_sts.
  • Example of this invention was described, this Example is shown as an example and is not intending limiting the range of invention.
  • the novel embodiment can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention.
  • This embodiment and its modifications are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
  • the load of the 7-level inverter is not limited to the AC motor.
  • the state transition device 84 the transition rule that reduces the difference in DC voltage between the 3-level inverter and the 5-level inverter has been described.
  • the present invention is not limited to this, and the switching frequency of each switching leg should be equalized. Transition rules may be defined in
  • the DC power sources of the 3-level inverter and the 5-level inverter are each indicated by a battery symbol, they may be DC power sources having a configuration obtained from AC via a converter circuit.

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Abstract

　３相３レベルインバータ１と、３相３レベルインバータ１の各相の出力に直列に接続された３台の単相５レベルインバータ２と、相毎に、３レベルインバータ１と当該相の単相５レベルインバータ２にゲートパルスを供給するパルス幅制御手段８とで構成する。パルス幅制御手段８で作成された電圧レベルの変遷に基づいて３レベルインバータ１のスイッチングレグの出力、単相５レベルインバータの外側及び内側のスイッチングレグの出力を決定する状態遷移手段８４は、電圧レベルが正のときは、３レベルインバータ１、単相５レベルインバータ２の外側及び内側のスイッチングレグの３つの出力の何れもが０または正となるようにし、電圧レベルが負のときは、これら３つのレグの出力の何れもが０または負となるようにし、電圧レベルが０のとき、これら３つのレグの出力の何れもが０となるようにする。

Description

７レベルインバータ装置
　この発明は、３相３レベルインバータの各相に単相５レベルインバータを直列接続して構成した７レベルインバータ装置に関する。
　近年、大容量のインバータ装置はその応用を拡大し、産業分野を主体に広く用いられている。大容量のインバータ装置の場合、その総合的な効率を良くすることが重要であり、このため、出力電圧を高圧化してケーブル等の配線損失も含めた全体損失を低減させている。また、このような高圧出力のインバータ装置として、複数台のインバータ装置を多重化したものが使用され、所謂パルス幅制御を用いて出力波形の改善を行うのが普通である。
この一例として、３相インバータの各相に単相インバータを直列接続した多重インバータ装置が提案されている（例えば特許文献１参照。）。
特開２０００－５０６４３号公報（第３－４頁、図１）
　特許文献１に示された手法は、３相２レベルインバータの各相の出力に単相インバータを直列接続した構成であるが、更に大容量とするためには、これを３相３レベルインバータの各相の出力に単相５レベルインバータを直列接続した所謂７レベルインバータの構成とすることが考えられる。ただし、この７レベルインバータの場合、どのスイッチング素子を選択して所望の電圧を得るためのパルス幅制御を行うかという観点でみると、多様な選択が可能であるため、制御が複雑となるばかりでなく、場合によってはその動作が不安定となってしまう。
　本発明は上記に鑑みて為されたもので、比較的簡単な構成で安定な制御特性を有する７レベルインバータ装置を提供することを目的とする。
　上記目的を達成するために、本発明の７レベルインバータ装置は、３レベルの第１の直流電源の直流を交流に変換する３相３レベルインバータと、各々第１の直流電源と同電圧を有する第２の３レベルの直流電源の直流を交流に変換し、その出力が前記３相３レベルインバータの各相の出力に直列に接続された３台の単相５レベルインバータと、各相毎に、与えられた電圧基準をパルス幅制御して前記３レベルインバータの当該相と当該相の前記単相５レベルインバータを構成するスイッチング素子にゲートパルスを供給するパルス幅制御手段とを具備した７レベルインバータ装置であって、前記パルス幅制御手段は、前記電圧基準をパルス幅変調された当該相の電圧レベルに変換する手段と、この電圧レベルの変遷に基づいて前記３レベルインバータの当該相のスイッチングレグの出力、前記単相５レベルインバータの外側及び内側のスイッチングレグの出力を決定する状態遷移手段とを有し、前記状態遷移手段は、前記電圧レベルが正のときは、前記３レベルインバータの当該相のスイッチングレグ、前記単相５レベルインバータの外側及び内側のスイッチングレグの３つの出力の何れもが０または正となるようにし、前記電圧レベルが負のときは、前記３レベルインバータの当該相のスイッチングレグ、前記単相５レベルインバータの外側及び内側のスイッチングレグの３つの出力の何れもが０または負となるようにし、前記電圧レベルが０のとき、前記３レベルインバータの当該相のスイッチングレグ、前記単相５レベルインバータの外側及び内側のスイッチングレグの３つの出力の何れもが０となるようにすることを特徴としている。
　この発明によれば、比較的簡単な構成で安定な制御特性を有する７レベルインバータ装置を提供することが可能となる。
本発明の一実施例に係る７レベルインバータ装置のブロック構成図。 本発明の一実施例に係る７レベルインバータ装置の３レベルインバータ部の内部構成図。 本発明の一実施例に係る７レベルインバータ装置の単相５レベルインバータ部の内部構成図。 本発明の一実施例に係る７レベルインバータ装置の主制御部の内部ブロック構成図。 本発明の一実施例に係る７レベルインバータ装置の主制御部のパルス幅制御部の内部ブロック構成図。 パルス幅制御部のＰＷＭパルス生成に関する動作説明図。 パルス幅制御部の状態遷移ルールに関する説明図。 パルス幅制御部の状態遷移に関する説明図。 パルス幅制御部の状態遷移フローチャート。 パルス幅制御部の動作説明図。（図９ＳＴ７の状態遷移説明） パルス幅制御部の動作説明図。（図９ＳＴ８の状態遷移説明） デッドタイム導通状態決定器の動作説明図。
　以下、図面を参照して本発明の実施例について説明する。
　図１は本発明の一実施例に係る７レベルインバータ装置のブロック構成図である。
図１において３相３レベルインバータ１は３レベルの直流電圧を出力し、その３相出力は各々単相５レベルインバータ２Ｕ、２Ｖ及び２Ｗを介して交流電動機３を駆動するように接続されている。すなわち、３相３レベルインバータ１の各々の相電圧は、単相５レベルインバータ２Ｕ、２Ｖ及び２Ｗの出力電圧で昇圧され、夫々交流電動機３のＵ、Ｖ、Ｗ相の端子に接続されている。
　３相３レベルインバータ１及び単相５レベルインバータ２Ｕ、２Ｖ及び２Ｗを構成するスイッチング素子のゲート信号は主制御装置４から与えられている。また、制御用のフィードバック信号として、３相３レベルインバータ１内に３レベルの直流電圧信号を検出する電圧検出器５が設けられ、その検出電圧を主制御装置４に与えている。同様に単相５レベルインバータ２Ｕ、２Ｖ、２Ｗ内に３レベルの直流電圧信号を検出する電圧検出器５Ｕ、５Ｖ、５Ｗが夫々設けられ、それらの検出電圧を主制御装置４に与えている。また、交流電動機３のＵ相及びＷ相の入力電流は夫々電流検出器６Ｕ、６Ｗで検出され、これらの検出電流Ｉｕ及びＩｗも主制御装置４に与えられている。
　図２は３相３レベルインバータ１の内部構成図である。正側直流電源１０Ｐと負側直流電源１０Ｎの直列回路で構成される３レベルの直流電源と並列にスイッチングレグ１１Ｕ、１１Ｖ及び１１Ｗが接続されている。スイッチングレグ１１Ｕは直列接続されたスイッチング素子ＣＵ１、ＣＵ２、ＣＵ３、及びＣＵ４から構成されている。各々のスイッチグ素子には還流ダイオードが逆並列に接続されている。スイッチング素子ＣＵ１とＣＵ２の接続点、スイッチング素子ＣＵ３とＣＵ４の接続点は夫々正側及び負側のクランプダイオードにより中点の電位にクランプされている。そしてスイッチング素子ＣＵ２とＣＵ３の接続点がＵ相の交流出力端子ＵＣとなる。スイッチングレグ１１Ｖ、１１Ｗの構成は基本的にスイッチングレグ１１Ｕと同一であるのでこれらの説明は省略する。
　３レベル電圧のうち、正側直流電圧ＶｄｃＰ及び負側直流電圧ＶｄｃＮは電圧検出器５で検出され、その検出電圧を主制御装置４に与えている。また、スイッチング素子ＣＵ１、ＣＵ２、ＣＵ３、及びＣＵ４に対して主制御装置４からゲート信号Ｇａｔｅ-Ｕが、スイッチング素子ＣＶ１、ＣＶ２、ＣＶ３、及びＣＶ４に対して主制御装置４からゲート信号Ｇａｔｅ-Ｖが、スイッチング素子ＣＷ１、ＣＷ２、ＣＷ３、及びＣＷ４に対して主制御装置４からゲート信号Ｇａｔｅ-Ｗが夫々与えられている。
　図３は単相５レベルインバータ２Ｕの内部構成図である。この単相５レベルインバータ２Ｕは、前述の３相３レベルインバータ１のＵ相の出力端子ＵＣと出力端子ＵＡを接続し、この出力を昇圧して相出力端子ＵＢを得る所謂昇圧インバータである。単相５レベルインバータ２Ｖ、２Ｗは基本的に単相５レベルインバータ２Ｕと同一の内部構成であるので、その図示、説明は省略し、以下単相５レベルインバータ２Ｕの内部構成について説明する。
　正側直流電源２０ＵＰと負側直流電源２０ＵＮの直列回路で構成される３レベルの直流電源と並列に、スイッチングレグ２１ＵＯ、２１ＵＩが接続されている。スイッチングレグ２１ＵＯは直列接続されたスイッチング素子ＢＵ１、ＢＵ２、ＢＵ３、及びＢＵ４から構成されている。各々のスイッチグ素子には還流ダイオードが逆並列に接続されている。スイッチング素子ＢＵ１とＢＵ２の接続点、スイッチング素子ＢＵ３とＢＵ４の接続点は夫々正側及び負側のクランプダイオードにより中点の電位にクランプされている。そしてスイッチング素子ＢＵ２とＢＵ３の接続点がＵ相の出力端子ＵＢとなり、交流電動機３のＵ相端子に接続されている。
　同様に、スイッチングレグ２１ＵＩは直列接続されたスイッチング素子ＡＵ１、ＡＵ２、ＡＵ３、及びＡＵ４から構成されている。各々のスイッチグ素子には還流ダイオードが逆並列に接続されている。スイッチング素子ＡＵ１とＡＵ２の接続点、スイッチング素子ＡＵ３とＡＵ４の接続点は夫々正側及び負側のクランプダイオードにより中点の電位にクランプされている。そしてスイッチング素子ＡＵ２とＡＵ３の接続点が出力端子ＵＡとなって３レベルインバータ１のＵ相の出力端子ＵＣと接続ざれている。
　単相５レベルインバータ２Ｕの３レベル電圧のうち、正側直流電圧ＶｄｃｕＰ及び負側直流電圧ＶｄｃｕＮは電圧検出器５Ｕで検出され、その検出電圧を主制御装置４に与えている。また、スイッチング素子ＢＵ１、ＢＵ２、ＢＵ３、ＢＵ４、並びにスイッチング素子ＡＵ１、ＡＵ２、ＡＵ３、及びＡＵ４に対して主制御装置４からゲート信号Ｇａｔｅ-ｕが与えられている。
　以上説明した３相３レベルインバータ１の３相出力の各々を単相５レベルインバータ２Ｕ、２Ｖ、２Ｗによって昇圧したインバータの相電圧について考える。今、正側直流電圧ＶｄｃＰ及び正側直流電圧ＶｄｃｕＰが同一の＋Ｅ、負側直流電圧ＶｄｃＮ及び負側直流電圧ＶｄｃｕＮが同一の－Ｅである場合を想定すると、３相３レベルインバータ１のスイッチングレグ１１ＵのＵ相出力電圧の取り得る値は＋Ｅ、０、－Ｅの３通りとなる。そして、単相５レベルインバ－タ２Ｕのスイッチングレグ２１ＵＩ及びスイッチングレグ２１ＵＯのＵ相出力電圧の取り得る値は夫々＋Ｅ、０、－Ｅの３通りとなる。従って昇圧されたインバータのＵ相出力電圧の取り得る値は＋３Ｅ、＋２Ｅ、＋Ｅ、０、－Ｅ、－２Ｅ、－３Ｅの７通りとなる。Ｖ相、Ｗ相についても同様となるので、３相３レベルインバータ１の３相出力の各々を単相５レベルインバータ２Ｕ、２Ｖ、２Ｗによって昇圧したインバータは７レベルインバータとなることが分かる。また、ここで単相５レベルインバ－タ２Ｕのスイッチングレグ２１ＵＩ及びスイッチングレグ２１ＵＯのＵ相出力電圧の取り得る値は夫々＋Ｅ、０、－Ｅの３通りとなるので単相５レベルインバ－タ２Ｕの相出力電圧は、＋２Ｅ、＋Ｅ、０、－Ｅ、－２Ｅの５通りとなることも分かる。以下においては、単相５レベルインバ－タを単に５レベルインバータと呼称する。
　次に７レベルインバータの制御、特にパルス幅制御について図４乃至図１２を参照して説明する。図４は主制御装置４の内部構成図である。電動機制御部７によって得られた３相の電圧基準ＶＵ＿ＲＥＦ、ＶＶ＿ＲＥＦ、ＶＷ＿ＲＥＦは夫々パルス幅制御部８Ｕ、８Ｖ、８Ｗに与えられる。電動機制御部７は、例えば交流電動機３を速度制御する場合、交流電動機３の速度フィードバック信号が所望の速度基準となるように速度制御を行い、その出力である電流基準に電流フィードバック信号が一致するような電圧基準を出力するような電流制御を行うのが普通であるが、これらの図示は省略している。
　パルス幅制御部８Ｕには３相３レベルインバータ１の正側直流電圧ＶｄｃＰ及び負側直流電圧ＶｄｃＮ、５レベルインバ－タ２Ｕの正側直流電圧ＶｄｃｕＰ及び負側直流電圧ＶｄｃｕＮ、Ｕ相電流Ｉｕが与えられ、３相３レベルインバータ１用のゲート信号Ｇａｔｅ-Ｕ及び５レベルインバ－タ２Ｕ用のゲート信号Ｇａｔｅ-ｕを出力する。同様にパルス幅制御部８Ｗには３相３レベルインバータ１の正側直流電圧ＶｄｃＰ及び負側直流電圧ＶｄｃＮ、５レベルインバ－タ２Ｗの正側直流電圧ＶｄｃｗＰ及び負側直流電圧ＶｄｃｗＮ、Ｗ相電流Ｉｗが与えられ、３相３レベルインバータ１用のゲート信号Ｇａｔｅ-Ｗ及び５レベルインバ－タ２Ｗ用のゲート信号Ｇａｔｅ-ｗを出力する。また、パルス幅制御部８Ｖには３相３レベルインバータ１の正側直流電圧ＶｄｃＰ及び負側直流電圧ＶｄｃＮ、５レベルインバ－タ２Ｖの正側直流電圧ＶｄｃｗＰ及び負側直流電圧ＶｄｃｗＮ、Ｖ相電流Ｉｖが与えられ、３相３レベルインバータ１用のゲート信号Ｇａｔｅ-Ｖ及び５レベルインバ－タ２Ｖ用のゲート信号Ｇａｔｅ-ｖを出力する。ここでＶ相電流ＩｖはＩｖ＝－Ｉｕ―Ｉｗの関係から演算によって求める。
　パルス幅制御部８Ｕ、８Ｖ、８Ｗは基本的に同一の動作を行う。従って以下、Ｕ相のパルス幅制御部８Ｕについて説明し、他相の説明は省略する。
　図５はパルス幅制御部８Ｕの内部ブロック構成図である。そして図６はパルス幅制御部８ＵのＰＷＭパルス生成に関する動作説明図である。図６の上段に示すような正弦波のＵ相電圧基準ＶＵ＿ＲＥＦが図５の電圧補正部８１に与えられる。通常の７レベルインバータのパルス幅制御においては、図６の上段に示すように、同位相の三角波キャリアに直流オフセットを加えたものを６段並べた仮想三角波キャリアを用いる。このような仮想三角波キャリアによって各スイッチング素子のゲートパルスを得ることも可能であるが、スイッチング素子毎に三角波キャリアを割り当てることになり、制御が複雑となる。このため、図６の２段目以降に示したように、１つの三角波キャリアでゲートパルスが得られるようにＵ相電圧基準ＶＵ＿ＲＥＦを±１の範囲で正規化補正する。このように補正された電圧基準Ｖｕ＿ＲＥＦ＿Ｔを用い、図５における三角波比較器８２によって得られたＰＷＭパターンＶｕ＿ＰＷＭに対し、キャリア選択ＣＡＲｕ＿ＳＥＬを、図５における加算器８３で加算することによって、図６の最下段に示すようなＰＷＭ電圧レベルＶｕ＿ＬＶを得る。ここで、キャリア選択ＣＡＲｕ＿ＳＥＬは、電圧補正部８１で求められ、Ｕ相電圧基準ＶＵ＿ＲＥＦの大きさに応じて、図６の上段及び下から２段目に示すように、－３から２までの７段階の整数となる。そして、補正された電圧基準Ｖｕ＿ＲＥＦ＿Ｔは、以下の式で表わせる。
Ｖｕ＿ＲＥＦ＿Ｔ＝６・ＶＵ＿ＲＥＦ－２・ＣＡＲｕ＿ＳＥＬ－１　・・・（１）
　ＰＷＭ電圧レベルＶｕ＿ＬＶは、状態遷移器８４に与えられる。この状態遷移器８４においては、与えられたＰＷＭ電圧レベルＶｕ＿ＬＶを出力するための３相３レベルインバータ１のスイッチングレグ１１Ｕ及び５レベルインバータ２Ｕの各スイッチング素子のスイッチング状態を順次決定する。状態遷移器８４が各スイッチング素子のスイッチング状態を決定するための条件として、正側直流電圧ＶｄｃｕＰ及び負側直流電圧ＶｄｃｕＮを平均値回路８５Ａで平均化したＶＤＣ５ｕ、正側直流電圧ＶｄｃＰ及び負側直流電圧ＶｄｃＮを平均値回路８５Ｂで平均化したＶＤＣ３、及びＵ相電流Ｉｕを正負判定回路８６で正負判定した信号が状態遷移器８４に与えられている。
　以下、状態遷移器８４の動作について説明する。まず、３相３レベルインバータ１のスイッチングレグ１１Ｕ並びに５レベルインバータ２Ｕの外側スイッチングレグ２１ＵＯ及び内側スイッチングレグ２１ＵＩが取りうるスイッチング状態について考える。この取りうる状態は、前述の通り、各々が＋Ｅ、０、－Ｅの３通りとなるので、３の３乗で２７通りとなる。ここで、３相３レベルインバータ１のスイッチングレグ１１Ｕ及び５レベルインバータ２Ｕの外側スイッチングレグ２１ＵＯの出力電圧が正のとき７レベルインバータのＵ相電圧は正に加算されるが、５レベルインバータ２Ｕの内側スイッチングレグ２１ＵＩの出力電圧が正のときには７レベルインバータのＵ相電圧が減算されるように見える。しかし、本願においてはスイッチングレグ２１ＵＩの出力電圧が正のとき７レベルインバータのＵ相電圧が正に加算されるように出力電圧の極性を定める。
　そして、図７に示すように状態遷移ルールを定める。すなわち、ある相の出力電圧が正であるときには、３レベルインバータ当該相のスイッチングレグ並びに当該相の５レベルインバータの外側及び内側のスイッチングレグの全ての出力を＋Ｅまたは０とし、－Ｅとなる状態は除外する。同様に、ある相の出力電圧が負であるときには、３レベルインバータ当該相のスイッチングレグ並びに当該相の５レベルインバータの外側及び内側のスイッチングレグの全ての出力を０または－Ｅとし、＋Ｅとなる状態は除外する。そしてある相の出力電圧が０であるときには、３レベルインバータ当該相のスイッチングレグ並びに当該相の５レベルインバータの外側及び内側のスイッチングレグの全ての出力を０とし、＋Ｅまたは－Ｅとなる状態を除外する。このような状態遷移ルールを定めることにより、３つのスイッチングレグの出力電力の変動が抑えられ、正負の電圧アンバランスによる制御の乱れも減少する。また、制御ロジックも簡略化される。
　図８は各相共通のパルス幅制御部の状態遷移に関する説明図である。相電圧の出力電圧レベルは－３Ｅから３Ｅまで７レベルあり、この各レベルに対応して取りうる状態の組合せを図の凡例に示したように図示している。すなわち、３レベルインバータのスイッチングレグ出力、５レベルインバータの外側スイッチングレグ出力、５レベルインバータの内側スイッチングレグ出力を、示された出力電圧レベル＋２Ｅに対応して（＋Ｅ、＋Ｅ、０）のように記述している。出力電圧レベルが－３Ｅ、０、＋３Ｅのときは、取りうる状態の組合せの選択肢は１つしかない。これに対して、出力電圧レベルが－２Ｅ、－Ｅ、＋Ｅ、＋２Ｅのときの選択肢は各々３通りある。尚、前述した状態遷移ルールを定めることによって、出力電圧レベルが０の選択肢が６通り、出力電圧レベルが－Ｅ、＋Ｅのときの選択肢が各々３通り除外されて上記１５通りとなっている。また、図８において、どのスイッチングレグをスイッチングすると次の電圧レベルに遷移するかについても示している。すなわち、３は３レベルインバータ、５ｏは５レベルインバータの外側、５ｉは５レベルインバータの内側を示している。
　この実施例の状態遷移器８４においては、選択肢が３通りある場合、例えば図５に示したＵ相５レベルインバータの直流電圧の平均値ＶＤＣ５ｕと３レベルインバータの直流電圧平均値ＶＤＣ３の差電圧が少なくなるように各スイッチングレグの状態の組合せを選択するようにする。この選択の方法を図９のフローチャートに示す。
　まず、前回状態に対して、ＶｕＬＶが大きいか、小さいかで今回の電圧レベルを決定する(ＳＴ１)。次に前回から今回の電圧レベルへ変遷するためにどのスイッチングレグをスイッチングさせるかの選択肢が複数あるかチェックする（ＳＴ２）。そして選択肢が唯一であれば、その選択肢を選択し（ＳＴ３）、今回の状態とスイッチングを行ったレグの情報を記憶して（ＳＴ９）フローを抜ける。ステップＳＴ２で選択肢が複数あるときには、ＶｄｃｘＰ、ＶｄｃｘＮの平均値（Ｖｄｃ５ｘ）と、ＶｄｃＰ、ＶｄｃＮの平均値（Ｖｄｃ３）の差が閾値より大きいかどうか判定する（ステップＳＴ４）。ステップＳＴ２で差が閾値より小さければ、２乃至３通りの選択肢のうち、過去最も長時間スイッチングを行っていないレグをスイッチングする選択肢を選択する（ＳＴ５）。そして、ステップＳＴ４で電圧差が閾値より大きい場合は、ＶｄｃｘＰ、ＶｄｃｘＮの平均値（Ｖｄｃ５ｘ）がＶｄｃＰ、ＶｄｃＮの平均値（Ｖｄｃ３）より大きいかどうかをチェックする（ＳＴ６）。そしてステップＳＴ６でＹＥＳの場合はＶｄｘＰ、ＶｄｃｘＮを放電、またはＶｄｃＰ、ＶｄｃＮを充電する状態を選択する(ＳＴ７)。逆にＮＯの場合はＶｄｘＰ、ＶｄｃｘＮを充電、またはＶｄｃＰ、ＶｄｃＮを放電する状態を選択する(ＳＴ８)。
　上記において、ステップＳＴ７及びＳＴ８では直流電圧のバランスを制御するために、電圧の大きい側のスイッチングレグの電圧を下げる選択と電圧の小さい側のスイッチンレグの電圧を上げる選択があることになる。この場合何れを選択するかはその時点の相電流の極性に従うようにする。これを図１０及び図１１で説明する。
　図１０は、出力電圧レベルが＋２Ｅから＋Ｅに遷移するとき、直流電圧の電圧差が閾値以上あってＶＤＣ３＜Ｖｄｃ５ｘの場合、すなわちステップＳＴ７の遷移例を示したものである。図示するように、相電流が正の場合は３のルートすなわち、３レベルインバータのレグ出力を＋Ｅから０に遷移させることによって５レベルインバータ側の直流電荷を放電させ、逆に相電流が負の場合は５ｉのルートすなわち、５レベルインバータの内側レグ出力を＋Ｅから０に遷移させることによって３レベルインバータ側の直流電荷を充電する。
　図１１は、出力電圧レベルが＋２Ｅから＋Ｅに遷移するとき、直流電圧の電圧差が閾値以上あってＶＤＣ３＞Ｖｄｃ５ｘの場合、すなわちステップＳＴ８の遷移例を示したものである。図示するように、相電流が正の場合は５ｉのルートすなわち、すなわち、５レベルインバータの内側レグ出力を＋Ｅから０に遷移させて３レベルインバータ側の直流電荷を放電させ、逆に相電流が負の場合は３のルートすなわち、３レベルインバータのレグ出力を＋Ｅから０に遷移させて５レベルインバータ側の直流電荷を充電する。
　このように電流が正の場合は放電による電圧バランス制御、負の場合は充電による電圧バランス制御を選択することによって電位の変動を抑制する方向の制御が可能となる。
　以上説明した状態遷移器８４の動作によって今回の状態が定まり、５レベルインバータ正側スイッチングレグのＡ＿ｓｔｓ、負側のスイッチングレグのＢ＿ｓｔｓ及び３レベルインバータのＵ相スイッチングレグのＣ＿ｓｔｓの各状態信号が得られ、これらの信号をデッドタイム導通状態決定器８７へ与える。デッドタイム導通状態決定器８７においては、図１２に示すように各々のスイッチング素子のオンオフ状態が変化するときにデッドタイム期間としてＯＦＦの期間を設けるようにする。そしてデッドタイム期間を付与されたＡ＿ｓｔｓとＢ＿ｓｔｓとで５レベルインバータのゲート信号Ｇａｔｅ－ｕが、Ｃ＿ｓｔｓから３レベルインバータのゲート信号Ｇａｔｅ－Ｕが得られる。以上Ｕ相について説明したが、Ｖ相、Ｗ相についても全く同一である。
　以上、本発明の実施例ついて説明したが、この実施例は例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施例やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　例えば、７レベルインバータの負荷は交流電動機に限らない。また、状態遷移器８４については、３レベルインバータと５レベルインバータの直流電圧の差を少なくなるような遷移ルールを説明したが、これに限らず各々のスイッチングレグのスイッチング頻度の均等化を図るように遷移ルールを定めても良い。また３レベルインバータと５レベルインバータの直流電源は各々電池の記号で表示したが、交流からコンバータ回路を介して得る構成の直流電源であっても良い。
１　３相３レベルインバータ
２Ｕ、２Ｖ、２Ｗ　単相５レベルインバータ（５レベルインバータ）
３　交流電動機
４　主制御装置
５、５Ｕ、５Ｖ、５Ｗ　電圧検出器
６Ｕ、６Ｗ　電流検出器
７　電動機制御部
８Ｕ、８Ｖ、８Ｗ　パルス幅制御部
１０Ｐ　正側直流電源
１０Ｎ　負側直流電源
１１Ｕ、１１Ｖ、１１Ｗ　スイッチングレグ
２０ＵＰ　正側直流電源
２０ＵＮ　負側直流電源
２１ＵＯ　外側スイッチングレグ
２１ＵＩ　内側スイッチングレグ
８１　電圧補正部
８２　三角波比較器
８３　加算器
８４　状態遷移器
８５Ａ、８５Ｂ　平均値回路
８６　正負判定回路

Claims (5)

  1. 　３レベルの第１の直流電源の直流を交流に変換する３相３レベルインバータと、
    各々第１の直流電源と同電圧を有する第２の３レベルの直流電源の直流を交流に変換し、その出力が前記３相３レベルインバータの各相の出力に直列に接続された３台の単相５レベルインバータと、
    各相毎に、与えられた電圧基準をパルス幅制御して前記３レベルインバータの当該相と当該相の前記単相５レベルインバータを構成するスイッチング素子にゲートパルスを供給するパルス幅制御手段とを具備した７レベルインバータ装置であって、
    前記パルス幅制御手段は、
    前記電圧基準をパルス幅変調された当該相の電圧レベルに変換する手段と、
    この電圧レベルの変遷に基づいて前記３レベルインバータの当該相のスイッチングレグの出力、前記単相５レベルインバータの外側及び内側のスイッチングレグの出力を決定する状態遷移手段と
    を有し、
    前記状態遷移手段は、
    前記電圧レベルが正のときは、前記３レベルインバータの当該相のスイチングレグ、前記単相５レベルインバータの外側及び内側のスイッチングレグの３つの出力の何れもが０または正となるようにし、
    前記電圧レベルが負のときは、前記３レベルインバータの当該相のスイッチングレグ、前記単相５レベルインバータの外側及び内側のスイッチングレグの３つの出力の何れもが０または負となるようにし、
    前記電圧レベルが０のとき、前記３レベルインバータの当該相のスイッチングレグ、前記単相５レベルインバータの外側及び内側のスイッチングレグの３つの出力の何れもが０となるようにすることを特徴とする７レベルインバータ装置。
  2. 　前記状態遷移手段は、
    前記第１の直流電源と前記第２の直流電源の電圧差が所定の閾値以内で、且つ前記３レベルインバータの当該相のスイチングレグ、前記単相５レベルインバータの外側及び内側のスイッチングレグの３つの出力の組合せの選択肢が複数あるとき、
    過去最も長時間スイッチングを行っていないスイチングレグをスイッチングする組合せを選択するようにしたことを特徴とする請求項１に記載の７レベルインバータ装置。
  3. 　前記状態遷移手段は、
    前記第１の直流電源と前記第２の直流電源の電圧差が所定の閾値を超え、且つ前記３レベルインバータの当該相のスイチングレグ、前記単相５レベルインバータの外側及び内側のスイッチングレグの３つの出力の組合せの選択肢が複数あるとき、
    スイッチングによって前記電圧差が小さくなるような組合せを選択するようにしたことを特徴とする請求項１に記載の７レベルインバータ装置。
  4. 　前記状態遷移手段は、
    スイッチングによって前記電圧差が小さくなるような組合せが複数あるとき、当該相の電流が正であれば電圧の大きい方の直流電源の電荷が放電する組合せを選択し、当該相の電流が負であれば電圧の小さい方の直流電源に電荷を充電する組合せを選択するようにしたことを特徴とする請求項３に記載の７レベルインバータ装置。
  5. 　負荷は交流電動機であることを特徴とする請求項１に記載の７レベルインバータ装置。
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