WO2012096151A1 - 半導体電力変換装置 - Google Patents

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WO2012096151A1
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inv
voltage
phase
output
semiconductor power
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隆太 長谷川
中沢　洋介
尚隆 飯尾
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株式会社 東芝
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    • H02M1/00—Details of apparatus for conversion
    • H02M1/0095—Hybrid converter topologies, e.g. NPC mixed with flying capacitor, thyristor converter mixed with MMC or charge pump mixed with buck

Definitions

  • Embodiments of the present invention relate to a semiconductor power conversion device in which a plurality of inverse conversion devices that convert DC power into AC power are connected in series.
  • Conventional three-phase multiple inverter devices generally have a configuration in which three-phase half-bridge circuits are connected in series.
  • “Power Electronics Circuit” First Edition, Ohmsha, November 30, 2000, p. 153, pp. 161-171 (hereinafter referred to as non-patent document 1).
  • “Introduction to Power Electronics”, 4th edition, Ohmsha, September 10, 2006, p. 183 hereinafter referred to as non-patent document 2.
  • harmonics are generated because the output voltage is not a perfect sine wave. Higher harmonics can be reduced by increasing the switching frequency by setting the output voltage to a PWM (Pulse) Width Modulation) waveform.
  • PWM Pulse
  • a switching element with a high breakdown voltage has a large switching loss and has an upper limit on the switching frequency. For this reason, it is necessary to install a large filter in the output stage, which increases the size of the apparatus.
  • the embodiment of the present invention provides a small-sized semiconductor power conversion device that can output a voltage with less harmonics regardless of the operating frequency and reduce loss.
  • the inverters INV U1 to INV Un that output n (n is a natural number) three-level voltages isolated from each other, and the input DC voltages of the inverters INV U1 to INV Un Inverter INV U1 to INV Un is used as an input DC voltage with voltage V DCS that is one half or one third of V DC as an input DC voltage, and has an inverse converter INV US that outputs a three-level voltage insulated. Then, the inverse converters INV U1 to INV Un and the inverse converter INV u are serially connected in series, and the maximum V DC ⁇ n + V DCS is output.
  • FIG. 4 is an output voltage waveform diagram of inverters INV U1 , INV U2 , INV US for each stage of the U-phase voltage command value V UD * of the U-phase semiconductor power conversion device according to the first embodiment of the present invention.
  • Figure. The circuit block diagram which shows an example of each inverter INV which comprises the single phase semiconductor power converter device of Example 2 which concerns on embodiment of this invention.
  • 9 is a flowchart showing a method for selecting a switching pattern of the inverter INV that suppresses neutral point potential fluctuation when the output voltage is ⁇ VDC / 2 or + VDC / 2 in Example 2 according to the embodiment of the present invention.
  • the timing chart of a switching element in case the triangular wave car UA1 in Example 2 of this invention is the maximum value 1 and the minimum value 0.5.
  • the timing chart of a switching element in case the triangular wave car UA2 in Example 2 of this invention is the maximum value 0.5 and the minimum value 0.
  • the timing chart of a switching element in case the triangular wave car UB1 in Example 2 of this invention is the maximum value 0.0 and minimum value -0.5.
  • the timing chart of the switching element in which the triangular wave car UB2 in Example 2 of the present invention has a maximum value of ⁇ 0.5 and a minimum value of ⁇ 1.0.
  • FIG. 1 is a configuration diagram in which a semiconductor power conversion device according to an embodiment of the present invention is applied as an inverter for driving a three-phase AC load.
  • a semiconductor power conversion device according to an embodiment of the present invention is applied as an inverter for driving a three-phase AC load.
  • single-phase semiconductor power converters 11U, 11V, and 11W are provided, respectively.
  • the U-phase semiconductor power conversion device 11U includes one low-voltage inverter INV US and n high-voltage inverters INV U1 to INV UN .
  • the inverter INV US receives the DC voltage VDC US as an input, and INV U1 ...
  • INV UN receives DC voltages VDC U1 to VDC UN as inputs.
  • the DC voltages VDC U1 to VDC UN are all the same voltage, and the DC voltage VDC US is 1/2 or 1/3 of the DC voltages VDC U1 to VDC UN .
  • the inverters INV U1 to INV UN and INV US have outputs connected in cascade.
  • FIG. 1 shows a case where the inverter INV U1 is at the bottom and the inverter INV US is at the top, and the subordinate connection is shown, the order of connection is not limited to this, and it can be freely set according to the ease of configuration. You can change it.
  • the DC voltages VDC US and VDC U1 to VDC UN are converted into AC voltages VAC US and VAC U1 to VAC Un , respectively, and the U-phase semiconductor power converter 11U adds the respective voltages to the AC voltage VAC. U is output.
  • At least one of the DC voltages VDC U1 to VDC UN is a DC voltage source capable of supplying active power, and the other DC voltage sources are A capacitor may be used.
  • the DC voltage VDC US is set to a value slightly larger than 1/2 or 1/3 of the DC voltages VDC U1 to VDC UN .
  • the V-phase semiconductor power conversion device 11V and the W-phase semiconductor power conversion device 11W also have high-voltage inverters INV V1 to INV VN and low-voltage inverter INV VS , and high-voltage inverters INV W1 to INV WN and low-voltage inverters, respectively.
  • the INV WS is configured with a subordinate connection in the same manner as the U phase. With this configuration, in the V phase, the DC voltages VDC VS and VDC V1 to VDC VN are converted to AC voltages VAC VS and VAC V1 to VAC Vn , respectively, and the V-phase semiconductor power conversion device 11V adds the respective voltages.
  • FIG. 2 is a circuit configuration diagram showing an example of each inverter INV constituting the single-phase semiconductor power conversion devices 11U, 11V, and 11W according to the embodiment of the present invention.
  • Each inverter INV includes four switching elements S A1 , S A2 , S B1 , S B2 and free-wheeling diodes D A1 , D A2 , D B1 , D B2 respectively antiparallel to all the switching elements.
  • This is a full-bridge inverter composed of two legs: a leg in which S A1 and switching element S A2 are cascade-connected, and a leg in which switching element S B1 and switching element S B2 are cascade-connected.
  • the leg composed of the switching elements S A1 and S A2 is connected to the upper inverter, and the leg composed of the switching elements S B1 and S B2 is connected to the lower inverter. All the inverters INV in FIG. 1 have the configuration shown in FIG.
  • the four switching elements constituting the high-voltage inverters INV U1 to INV UN , INV V1 to INV VN , and INV W1 to INV WN are semiconductor devices using silicon, and IGBTs and MOS-FETs according to the DC voltage and load current Etc. are used.
  • the four free-wheeling diodes are also semiconductor devices using silicon.
  • the four switching elements constituting the low-voltage inverters INV US , INV VS , INV WS are semiconductor devices using silicon carbide or gallium nitride, and IGBTs, MOS-FETs, or the like are used depending on the DC voltage or load current.
  • the four free-wheeling diodes are also semiconductor devices using silicon carbide or gallium nitride.
  • the inverters INV U1 and INV U2 have a full bridge configuration as shown in FIG. 2, they output three-level voltages. That is, voltages of -VDC, 0, + VDC are output.
  • the switching elements S A1 , S A2 , S B1 and S B2 in FIG. 2 correspond to the switching elements S U1A1 , S U1A2 , S U1B1 and S U1B2 , respectively.
  • the inverter INV U1 outputs three levels of ⁇ VDC, 0, and + VDC by turning on / off the switching elements S U1A1 , S U1A2 , S U1B1 , and S U1B2 .
  • Table 1 shows an example of the switching pattern of the inverter INV U1 .
  • Table 1 shows the ON / OFF state of the switching element when the output voltage is changed from 0 ⁇ + VDC ⁇ 0 ⁇ ⁇ VDC ⁇ 0.
  • the switching element S U1A1 and the switching element S U1B2 are ON and the switching element S U1A2 and the switching element S U1B1 are OFF, a voltage of + VDC is output.
  • the four switching elements do not switch simultaneously, and only one of the upper and lower arm pairs always switches.
  • the operation of the above inverter unit is common to the inverter units INV US and INV U2 .
  • FIG. 3 is an output voltage waveform diagram of the inverters INV U1 , INV U2 , INV US for each stage of the U-phase voltage command value V UD * of the U-phase semiconductor power converter, and Table 2 shows the inverter INV in the first embodiment. It is a table
  • the inverters INV U1 and INV U2 output one pulse per cycle, and the difference between the U-phase voltage command value V UD * and the output voltages VAC U1 and VAC U2 of the inverters INV U1 and INV U2 is the voltage command value V of the inverter INV US. Output as US *.
  • the total output voltage (VAC U1 + VAC U2 ) of the inverters INV U1 and INV U2 has a stepped waveform.
  • the inverter INV US is by outputting the PWM waveform, the output voltage VAC US inverter INV US is controlled to be a voltage command value V US *, semiconductor power conversion device of U-phase, U-phase voltage command A voltage that more accurately matches the value V U * can be output.
  • FIG. 4 is a timing chart of the switching elements of the inverter INV US of the U-phase semiconductor power conversion device according to the first embodiment of the present invention.
  • the operating state of each switching element represents an ON state when the signal waveform is high, and an OFF state when the signal waveform is low.
  • the voltage command value V US * of the inverter INV US is a difference between the U-phase voltage command value V U * and the output voltages of the inverters INV U1 and INV U2 , and is calculated as a continuous value.
  • the voltage command value V US * of the inverter INV US has a waveform as shown in FIG. 3, but in FIG. 4, it is shown by a straight line for the sake of simplicity.
  • the triangular wave car UA is compared with the triangular wave car UB whose phase is shifted by 180 ° and the voltage command value V US *, and when the voltage command value V US * is larger than the triangular wave car UB, the switching element S U1B1 is turned on and the switching element S U1B2 turns OFF.
  • the switching element S U1B1 is turned off and the switching element S U1B2 is turned on.
  • the output voltage waveform obtained by summing the outputs of the inverters INV U1 , INV U2 , INV US becomes close to a sine wave.
  • Charging and discharging of the capacitor charge is determined by the direction of the output voltage and output current.
  • the capacitor charge is discharged, and the capacitor voltage decreases.
  • the polarity obtained by multiplying the output voltage and the output current is negative, the capacitor charge is charged and the capacitor voltage rises.
  • the charge / discharge charge is represented by the waveform of Q US in FIG.
  • Q US a discharge charge quantity greater than zero positive area and negative area charge amount of charge less than zero.
  • the discharge charge amount exceeds the charge charge amount and the DC voltage VDC US decreases. .
  • the total output voltage of the voltage command value V U * and inverter INV U1, INV U2 VAC U1
  • the DC voltage of the DC voltage VDC US needs to be slightly larger than 1/2 of the DC voltages VDC U1 and VDC U2 .
  • the DC voltage VDC US can be kept constant.
  • each inverter INV US , INV U1 , INV U2 of the single-phase semiconductor power conversion device 11 increases the number of levels of the output voltage and obtains a staircase waveform with small harmonics.
  • the inverters INV U1 to INV UN having a high voltage output one pulse voltage within one cycle since the number of times of switching can be minimized, and loss due to switching can be suppressed.
  • the inverter INV US whose DC voltage is as low as 1/2 of the inverters VDC U1 to VDC UN , can be configured by a switching element having a low element breakdown voltage. Even if high-frequency switching is performed by PWM control or the like, the loss seen from the whole inverter is small. Thus, by combining a plurality of high-voltage inverters VDC U1 to VDC UN and one low-voltage inverter INV US , a semiconductor power conversion device with small harmonics and low loss can be obtained.
  • the power loss can be further reduced by configuring the switching element of the inverter INV US with a semiconductor device using silicon carbide or gallium nitride having a small switching loss. That is, the switching frequency can be increased to further reduce harmonics.
  • silicon carbide or gallium nitride devices are expensive, the number to be used is less than the number of semiconductor elements whole to be limited only to the inverter INV US, it suppressed the increase in overall cost.
  • each of these single-phase semiconductor power conversion devices can be applied to three-phase UVW, and the semiconductor power conversion devices U, V, and W can output one phase of three-phase AC power. Thereby, a three-phase semiconductor power converter is obtained.
  • FIG. 6 is a circuit configuration diagram illustrating an example of each inverter INV that configures the single-phase semiconductor power conversion device according to the second embodiment of the present invention.
  • the second embodiment adds switching elements S A3 , S A4 , S B3 , S B4 to the first embodiment shown in FIG. provided, those provided by adding capacitors C P, C N and the clamp diode D A5, D A6, D B5 , the D B6.
  • the same elements as those in the first embodiment are denoted by the same reference numerals, and redundant description is omitted.
  • the inverter INV includes two capacitors C P and C N , eight switching elements S A1 , S A2 , S A3 , S A4 , S B1 , S B2 , S B3 , S B4 , and these switching elements S A1.
  • Inverter INV US receives DC voltage VDC US as input, and INV U1 to INV UN inputs DC voltages VDC U1 to VDC UN as inputs.
  • the direct-current voltages VDC U1 to VDC UN are all the same voltage, the direct-current voltage VDC US is set to 1/4 of the direct-current voltages VDC U1 to VDC UN , and the inverters INV U1 to INV UN and INV US are connected in cascade.
  • the V-phase and W-phase are also constituted by inverters INV V1 to INV VN and INV VS , and INV W1 to INV WN and INV WS , respectively, in the same manner as the U-phase in a dependent connection.
  • the DC voltages VDC US and VDC U1 to VDC UN are converted into the voltages VAC US and VAC U1 to VAC Un , and an AC voltage VAC U obtained by adding the respective voltages is output.
  • the operation of the semiconductor power conversion device according to the second embodiment will be described.
  • the DC voltage VDC US inverter INV US is 1/4 of the DC voltage VDC U1 ⁇ VDC UN inverter INV U1, INV U2.
  • inverters INV U1 and INV U2 have a full bridge configuration, when the DC voltage is VDC, a five-level voltage is output. That is, voltages of -VDC, -VDC / 2, 0, + VDC / 2, + VDC are output.
  • switching element S A1 is S U1A1
  • switching element S A2 is S U1A2
  • switching element S A3 is S U1A3
  • switching element S A4 is S U1A4
  • switching element S B1 is S U1B1
  • the switching element S B2 corresponds to S U1B2
  • the switching element S B3 corresponds to S U1B3
  • the switching element S B4 corresponds to S U1B4 .
  • the inverter INV U1 outputs five levels of voltage by turning on / off the switching elements S U1A1 , S U1A2 , S U1A3 , S U1A4 , S U1B1 , S U1B2 , S U1B3 , S U1B4 . That is, voltages of -VDC, -VDC / 2, 0, + VDC / 2, + VDC are output.
  • Table 3 is a table showing output voltage timings of the inverters INV U1 , INV U2 , INV US in the second embodiment.
  • Table 3 shows the ON / OFF state of the switching element determined for each output voltage, and the ON / OFF state of the switching element includes nine switching patterns.
  • the switching element S U1A1 is ON, the switching element S U1A3 is OFF.
  • the switching element S U1A4 is ON, the switching element S U1A2 is OFF.
  • the switching element S U1B1 is ON, the switching element S U1B3 is OFF.
  • the switching element S U1B4 is ON, the switching element S U1B2 always operates in a complementary manner so that it is OFF.
  • the switching pattern is determined so as to suppress the neutral point potential fluctuation of the NPC inverter.
  • the neutral point potential fluctuates when only one of the two legs is connected to the neutral point, and when the output voltage is ⁇ VDC / 2 or + VDC / 2.
  • the direction in which the neutral point potential varies is determined by the direction of the connected leg and the output current Iout .
  • the switching pattern (1) is always selected so that the voltage can be shifted by turning on / off one set of switching elements. To do. For example, when it is desired to change the output voltage from 0 to + VDC / 2, the switching pattern (1) can be switched to the switching pattern (4) by switching only one set of the switching element S U1A1 and the switching element S U1A3. From pattern (3) to switching pattern (4), three sets of switching are required: switching element S U1A1 and switching element S U1A3 , switching element S U1A2 and switching element S U1A4 , switching element S U1B2 and switching element S U1B4. . In this way, switching pattern (1) to switching pattern (4), (5), (7), (8) can be shifted by ON / OFF of one set of switching elements, and the number of times of switching can be minimized. .
  • FIG. 7 is a flowchart showing a method for selecting a switching pattern of the inverter INV that suppresses the neutral point potential fluctuation when the output voltage is ⁇ VDC / 2 or + VDC / 2 in Example 2 according to the embodiment of the present invention. .
  • the potential of the capacitor C P is V P, the potential of the capacitor C N and V N, the direction in which the output current I out is directed to the load from the inverter as a positive direction.
  • potential V P is greater than the potential V N, consider when the current direction is positive. At this time, if a current flows in the direction in which the capacitor CN is charged, the potential V N increases and the neutral point potential fluctuation is suppressed.
  • Potential V P of the capacitor C P is determined whether a potential higher than V N of the capacitor C N (S1), when the potential V P of the capacitor C P is greater than the potential V N of the capacitor C N, the output current I It is determined whether or not out is in the direction from the inverter to the load (S2).
  • the switching pattern (7) is selected to output the voltage ⁇ VDC / 2.
  • the switching pattern (4) is selected (S3). Thereby, a current flows in the direction in which the potential V N increases, and neutral point potential fluctuation is suppressed.
  • the switching pattern (8) is selected to output voltage ⁇ VDC / 2, and the switching pattern is output to output voltage + VDC / 2.
  • (5) is selected (S4).
  • step S1 when potential V P of the capacitor C P is not greater than the potential V N of the capacitor C N, the output current I out is determined whether the direction towards the load from the inverter (S5), output current When I out is in the direction from the inverter to the load, the switching pattern (8) is selected to output the voltage ⁇ VDC / 2, and the switching pattern (5) is selected to output the voltage + VDC / 2 ( S6).
  • the switching pattern (8) is selected to output the voltage ⁇ VDC / 2
  • the switching pattern (5) is selected to output the voltage + VDC / 2 ( S6).
  • step S5 When the output current I out is not in the direction from the inverter to the load in the determination of step S5, the switching pattern (7) is selected to output the voltage ⁇ VDC / 2, and the switching pattern is output to output the voltage + VDC / 2. (4) is selected (S7). Thus, current flows in a direction in which the potential V N is lowered, the neutral point potential fluctuation is suppressed.
  • the switching pattern is determined according to the magnitudes of the potential V P and the potential V N and the direction of the output current I out .
  • the operation of the above inverter unit is common to the inverters INV U1 and INV U2 .
  • the inverter unit INV S be included to explain the operation of the entire U-phase inverter.
  • FIG. 8 shows output voltage waveforms of the inverters INV U1 , INV U2 , INV US for each stage of the U-phase voltage command value V UD * of the U-phase semiconductor power converter.
  • Table 4 shows the inverter INV in the second embodiment. It is a table
  • the inverters INV U1 and INV U2 output one pulse per cycle, and the difference between the U-phase voltage command value V UD * and the output voltages VAC U1 and VAC U2 of the inverters INV U1 and INV U2 is the voltage command value V of the inverter INV US. Output as US *.
  • the total output voltage (VAC U1 + VAC U2 ) of the inverters INV U1 and INV U2 has a stepped waveform.
  • the inverter INV US outputs a PWM waveform, so that the U-phase semiconductor power conversion device can output a voltage that more accurately matches the U-phase voltage command value V U *.
  • the triangular wave car UA1 generated at a certain carrier frequency, car UA2, car UB1, car UB2 and compares the voltage command value V US *, the switching element S USA1, S USA2, S USA3 , S USA4, S USB1, determining a switching pattern of the S USB2, S USB3, S USB4 .
  • the triangular wave car UA1 has a maximum value of 1 and a minimum value of 0.5
  • the triangular wave car UA2 has a maximum value of 0.5 and a minimum value.
  • the triangular wave car UB1 is divided into four areas of maximum value 0.0 and minimum value -0.5
  • triangular wave car UB2 is divided into four areas of maximum value -0.5 and minimum value -1.0.
  • FIG. 9 to 12 are timing charts of the switching element of the inverter INV US of the U-phase semiconductor power conversion device according to the second embodiment of the present invention.
  • FIG. 9 shows a triangular wave car UA1 having a maximum value of 1 and a minimum value of 0.5.
  • FIG. 10 is a timing chart when the triangular wave car UA2 has a maximum value of 0.5 and a minimum value of 0, and
  • FIG. 11 shows a case where the triangular wave car UB1 has a maximum value of 0.0 and a minimum value of ⁇ 0.5.
  • FIG. 11 is a timing chart of the triangular wave car UB2 having a maximum value of ⁇ 0.5 and a minimum value of ⁇ 1.0.
  • the operation state of each switching element represents an ON state when the signal waveform is High, and an OFF state when the signal waveform is Low.
  • the voltage command value V US * of the inverter INV US is a difference between the U-phase voltage command value V U * and the output voltages of the inverters INV U1 and INV U2 , and is calculated as a continuous value.
  • the voltage command value V US * of the inverter INV US has a waveform as shown in FIG. 8, but is shown by a straight line in FIGS. 9 to 12 for ease of explanation.
  • FIG. 9 shows the operating state of the switching elements S USA1 and S USA3 when the voltage command value V US * is between 0.5 and 1.0.
  • the switching element S USA1 and S USA3 are on. Indicates the OFF state.
  • the switching element S USA3 is turned OFF.
  • Switching element S USA1 is OFF when the voltage instruction value V US * smaller than the triangular wave car UA1, the switching element S US_A3 is turned ON.
  • FIG. 10 shows an operation state of the switching element S USA4, S USA2 when the voltage instruction value V US * is between 0 ⁇ 0.5, ON state when the signal waveform is High, when the Low Represents an OFF state.
  • Switching element S USA4 is OFF when the voltage instruction value V US * smaller than the triangular wave car UA2, the switching element S USA2 is turned ON.
  • FIG. 11 shows the operating state of the switching elements S USB3 and S USB1 when the voltage command value V US * is between ⁇ 0.5 and 0.
  • the signal waveform is High, the ON state is Low.
  • the time represents an OFF state.
  • Inverter INV US voltage command value V US * triangular wave car UB1 time greater than the switching element S USB3 is turned ON, the switching element S USB1 is turned OFF.
  • the switching element S USB3 is turned off and the switching element S USB1 is turned on.
  • FIG. 12 shows the operating state of the switching elements S USB2 and S USB4 when the voltage command value V US * is between ⁇ 1.0 and ⁇ 0.5, and the ON state when the signal waveform is high. , Low indicates an OFF state.
  • switching element S USB2 When the voltage command value V US * of the inverter INV US is larger than the triangular wave car UB2 is ON the switching element S USB2, switching element S USB4 is turned OFF. Switching element S USB2 is OFF when the voltage instruction value V US * smaller than the triangular wave car UB2, switching element S USB4 is turned ON.
  • the output voltage waveforms of the inverters INV U1 , INV U2 , INV US become a waveform close to a sine wave.
  • the operation method has been described by taking the U-phase semiconductor power conversion device as an example.
  • the V-phase and W-phase semiconductor power conversion devices are also U-phase semiconductors according to the respective voltage command values V V * and V W *.
  • a voltage close to a sine wave is output as in the power converter.
  • the number of levels of the output voltage is increased, and a staircase waveform with a small harmonic is obtained.
  • the inverters INV U1 and INV U2 of the second embodiment are used.
  • 37 levels can be output and harmonics can be reduced.
  • the inverter VDC US whose voltage is 1 ⁇ 4 lower than that of the inverters VDC U1 to VDC UN can be formed of a switching element having a low element breakdown voltage. Even if high-frequency switching is performed by PWM control or the like, the loss seen from the whole inverter is small.
  • each of these single-phase semiconductor power conversion devices can be applied to three-phase UVW, and the semiconductor power conversion devices U, V, and W can output one phase of three-phase AC power. Thereby, a three-phase semiconductor power converter is obtained.

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Abstract

　ｎ（ｎは自然数）個の互いに絶縁された３レベルの電圧を出力する逆変換装置ＩＮＶＵ１～ＩＮＶＵｎと、逆変換装置ＩＮＶＵ１～ＩＮＶＵｎの入力直流電圧ＶＤＣの２分の１あるいは３分の１の電圧ＶＤＣＳを入力直流電圧として逆変換装置ＩＮＶＵ１～ＩＮＶＵｎと絶縁された３レベルの電圧を出力する逆変換装置ＩＮＶＵＳとを有する。そして、逆変換装置ＩＮＶＵ１～ＩＮＶＵｎと逆変換装置ＩＮＶｕとを直列従属接続し、最大ＶＤＣ×ｎ＋ＶＤＣＳを出力する。

Description

半導体電力変換装置
　本発明の実施形態は、直流電力を交流電力に変換する逆変換装置を複数直列接続した半導体電力変換装置に関する。
　大電力を出力する半導体電力変換装置は高電圧を変換する必要があるため、耐電圧を確保する必要がある。従来においては、耐電圧を確保するために、変換器とトランスとを直列多重化する方法が用いられてきた。変換器とトランスとを直列接続して多重化することにより、正弦波に近い階段状の電圧波形を生成することができ、高調波を低減する効果も得られる。
　従来の三相多重インバータ装置は、三相ハーフブリッジ回路を直列接続した構成が一般的である。例えば、「パワーエレクトロニクス回路」第１版、オーム社、２０００年１１月３０日、ｐ．１５３、ｐｐ.１６１～１７１（以下、非特許文献１という）。もしくは、単相フルブリッジインバータを直列接続した回路を３つ用意し、三相負荷の入力にそれぞれ接続して三相としたものもある。例えば、「パワーエレクトロニクス入門」第４版、オーム社、２００６年９月１０日、ｐ．１８３（以下、非特許文献２という）がある。
「パワーエレクトロニクス回路」第１版、オーム社、２０００年１１月３０日、ｐ．１５３、ｐｐ.１６１～１７１ 「パワーエレクトロニクス入門」第４版、オーム社、２００６年９月１０日、ｐ．１８３
　しかし、従来の直列多重回路を交流負荷の駆動に用いる場合、出力電圧が完全な正弦波ではないため高調波が発生する。出力電圧をＰＷＭ（Pulse Width Modulation）波形にしてスイッチング周波数を上げれば高調波を低減できるが、高耐圧のスイッチング素子はスイッチング損失が大きく、スイッチング周波数には上限がある。このため、出力段に大きなフィルタを設置する必要があり、装置が大型化する。
　本発明の実施形態は、運転周波数にかかわらず高調波の少ない電圧を出力でき損失を低減した小型の半導体電力変換装置を提供する。
　本発明の実施形態によれば、ｎ（ｎは自然数）個の互いに絶縁された３レベルの電圧を出力する逆変換装置ＩＮＶＵ１～ＩＮＶＵｎと、逆変換装置ＩＮＶＵ１～ＩＮＶＵｎの入力直流電圧ＶＤＣの２分の１あるいは３分の１の電圧ＶＤＣＳを入力直流電圧として前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎと絶縁された３レベルの電圧を出力する逆変換装置ＩＮＶＵＳとを有する。そして、逆変換装置ＩＮＶＵ１～ＩＮＶＵｎと逆変換装置ＩＮＶｕとを直列従属接続し、最大ＶＤＣ×ｎ＋ＶＤＣＳを出力する。
本発明の実施形態に係る半導体電力変換装置を三相交流負荷を駆動するインバータとして適用した構成図。 本発明の実施形態に係る単相の半導体電力変換装置を構成する各々のインバータＩＮＶの一例を示す回路構成図。 本発明の実施例１におけるＵ相の半導体電力変換装置のＵ相電圧指令値ＶＵＤ＊の各段階に対するインバータＩＮＶＵ１、ＩＮＶＵ２、ＩＮＶＵＳの出力電圧波形図。 本発明の実施例１におけるＵ相の半導体電力変換装置のインバータＩＮＶＵＳのスイッチング素子のタイミングチャート。 本発明の実施例１におけるＵ相の半導体電力変換装置のＵ相電圧指令値ＶＵＤ＊の各段階に対するインバータＩＮＶＵ１、ＩＮＶＵ２、ＩＮＶＵＳの出力電圧とＩＮＶＵＳの充放電電荷量との波形図。 本発明の実施形態に係る実施例２の単相の半導体電力変換装置を構成する各々のインバータＩＮＶの一例を示す回路構成図。 本発明の実施形態に係る実施例２で出力電圧が－ＶＤＣ／２または＋ＶＤＣ／２のときに中性点電位変動を抑制するインバータＩＮＶのスイッチングパターンの選択方法を示すフローチャート。 本発明の実施例２におけるＵ相の半導体電力変換装置のＵ相電圧指令値ＶＵＤ＊の各段階に対するインバータＩＮＶＵ１、ＩＮＶＵ２、ＩＮＶＵＳの出力電圧波形図。 本発明の実施例２における三角波ｃａｒＵＡ１が最大値１で最小値０．５の場合のスイッチング素子のタイミングチャート。 本発明の実施例２における三角波ｃａｒＵＡ２が最大値０．５で最小値０の場合のスイッチング素子のタイミングチャート。 本発明の実施例２における三角波ｃａｒＵＢ１が最大値０．０で最小値－０．５の場合のスイッチング素子のタイミングチャート。 本発明の実施例２における三角波ｃａｒＵＢ２が最大値－０．５で最小値－１．０のスイッチング素子のタイミングチャート。
　図１は本発明の実施形態に係る半導体電力変換装置を三相交流負荷を駆動するインバータとして適用した構成図である。三相交流Ｕ、Ｖ、Ｗに対応して、単相の半導体電力変換装置１１Ｕ、１１Ｖ、１１Ｗがそれぞれ設けられている。
　Ｕ相の半導体電力変換装置１１Ｕは、１個の低電圧のインバータＩＮＶＵＳとｎ個の高電圧のインバータＩＮＶＵ１～ＩＮＶＵＮとからなり、インバータＩＮＶＵＳは直流電圧ＶＤＣＵＳを入力とし、ＩＮＶＵ１～ＩＮＶＵＮは直流電圧ＶＤＣＵ１～ＶＤＣＵＮを入力とする。直流電圧ＶＤＣＵ１～ＶＤＣＵＮは全て同じ電圧とし、直流電圧ＶＤＣＵＳは直流電圧ＶＤＣＵ１～ＶＤＣＵＮの１／２または１／３とする。インバータＩＮＶＵ１～ＩＮＶＵＮとＩＮＶＵＳとは出力を従属接続する。
　図１ではインバータＩＮＶＵ１を最下段とし、インバータＩＮＶＵＳを最上段として従属接続している場合を示しているが、接続の順番はこれに限るものではなく、構成のし易さに応じて自由に変えてよい。この構成により、直流電圧ＶＤＣＵＳ、ＶＤＣＵ１～ＶＤＣＵＮが、それぞれ交流電圧ＶＡＣＵＳ、ＶＡＣＵ１～ＶＡＣＵｎに変換され、Ｕ相の半導体電力変換装置１１Ｕは、それぞれの電圧を加算した交流電圧ＶＡＣＵを出力する。
　また、直流電圧ＶＤＣＵＳ、ＶＤＣＵ１～ＶＤＣＵＮにおいて、有効電力を供給する場合は直流電圧ＶＤＣＵ１～ＶＤＣＵＮの少なくとも１つは有効電力を供給できる直流電圧源であり、他の直流電圧源はコンデンサとしてもよい。系統連系する際の電圧調整装置として使用する場合は無効電力の供給のみでよく、全ての直流電圧源をコンデンサで構成することができる。このとき、直流電圧ＶＤＣＵＳは直流電圧ＶＤＣＵ１～ＶＤＣＵＮの１／２または１／３より僅かながら大きい値とする。
　Ｖ相の半導体電力変換装置１１Ｖ、Ｗ相の半導体電力変換装置１１Ｗもそれぞれ高電圧のインバータＩＮＶＶ１～ＩＮＶＶＮと低電圧のインバータＩＮＶＶＳ、高電圧のインバータＩＮＶＷ１～ＩＮＶＷＮと低電圧のインバータＩＮＶＷＳでＵ相と同じように従属接続で構成する。この構成により、Ｖ相では、直流電圧ＶＤＣＶＳ、ＶＤＣＶ１～ＶＤＣＶＮが、それぞれ交流電圧ＶＡＣＶＳ、ＶＡＣＶ１～ＶＡＣＶｎに変換され、Ｖ相の半導体電力変換装置１１Ｖは、それぞれの電圧を加算した交流電圧ＶＡＣＶを出力し、Ｗ相では、直流電圧ＶＤＣＷＳ、ＶＤＣＷ１～ＶＤＣＷＮが、それぞれ交流電圧ＶＡＣＷＳ、ＶＡＣＷ１～ＶＡＣＷｎに変換され、Ｖ相の半導体電力変換装置１１Ｗは、それぞれの電圧を加算した交流電圧ＶＡＣＷを出力する。これにより、三相交流負荷のＬＵ、ＬＶ、ＬＷをそれぞれ駆動する。
　図２は、本発明の実施形態に係る単相の半導体電力変換装置１１Ｕ、１１Ｖ、１１Ｗを構成する各々のインバータＩＮＶの一例を示す回路構成図である。各々のインバータＩＮＶは、４つのスイッチング素子ＳＡ１、ＳＡ２、ＳＢ１、ＳＢ２と全スイッチング素子にそれぞれ逆並列される還流ダイオードＤＡ１、ＤＡ２、ＤＢ１、ＤＢ２とから成り、スイッチング素子ＳＡ１とスイッチング素子ＳＡ２とを従属接続したレグと、スイッチング素子ＳＢ１とスイッチング素子ＳＢ２を従属接続したレグとの２つのレグで構成されるフルブリッジインバータである。
　スイッチング素子ＳＡ１、ＳＡ２で構成したレグは上段のインバータに接続され、スイッチング素子ＳＢ１、ＳＢ２で構成したレグは下段のインバータに接続される。図１のすべてのインバータＩＮＶは、図２に示す構成である。
　高電圧のインバータＩＮＶＵ１～ＩＮＶＵＮ、ＩＮＶＶ１～ＩＮＶＶＮ、ＩＮＶＷ１～ＩＮＶＷＮを構成する４つのスイッチング素子はシリコンを用いた半導体デバイスとし、直流電圧や負荷電流に応じてＩＧＢＴやＭＯＳ－ＦＥＴなどを用いる。４つの還流ダイオードもシリコンを用いた半導体デバイスとする。
　低電圧のインバータＩＮＶＵＳ、ＩＮＶＶＳ、ＩＮＶＷＳを構成する４つのスイッチング素子はシリコンカーバイドまたはガリウムナイトライドを用いた半導体デバイスとし、直流電圧や負荷電流に応じてＩＧＢＴやＭＯＳ－ＦＥＴなどを用いる。４つの還流ダイオードもシリコンカーバイドまたはガリウムナイトライドを用いた半導体デバイスとする。
　次に、このように構成された実施例１の作用を説明する。以下、コンバータ段数ｎ＝２の場合のＵ相インバータＩＮＶＵ１、ＩＮＶＵ２、ＩＮＶＵＳを例として動作を説明する。このときの直流電圧は、インバータＩＮＶＵ１の直流電圧ＶＤＣＵ１とインバータＩＮＶＵ２の直流電圧ＶＤＣＵ２とは等しい直流電圧ＶＤＣとし、インバータＩＮＶＵＳの直流電圧ＶＤＣＵＳはＶＤＣの１／２とする。
　インバータＩＮＶＵ１、ＩＮＶＵ２は、図２に示すようにフルブリッジ構成であるため、３レベルの電圧を出力する。つまり、－ＶＤＣ、０、＋ＶＤＣの電圧を出力する。いま、インバータＩＮＶＵ１を例として、インバータＩＮＶＵ１を構成するスイッチング素子ＳＵ１Ａ１、ＳＵ１Ａ２、ＳＵ１Ｂ１、ＳＵ１Ｂ２の駆動方法を述べる。図２のスイッチング素子ＳＡ１、ＳＡ２、ＳＢ１、ＳＢ２がスイッチング素子ＳＵ１Ａ１、ＳＵ１Ａ２、ＳＵ１Ｂ１、ＳＵ１Ｂ２にそれぞれ対応している。
　インバータＩＮＶＵ１は、スイッチング素子ＳＵ１Ａ１、ＳＵ１Ａ２、ＳＵ１Ｂ１、ＳＵ１Ｂ２のオン／オフによって３レベルの－ＶＤＣ、０、＋ＶＤＣの電圧を出力する。表１にインバータＩＮＶＵ１のスイッチングパターンの一例を示す。

Figure JPOXMLDOC01-appb-T000001
　表１は出力電圧を０→＋ＶＤＣ→０→－ＶＤＣ→０と遷移させるときのスイッチング素子のＯＮ／ＯＦＦ状態を示している。例えば、スイッチング素子ＳＵ１Ａ１とスイッチング素子ＳＵ１Ｂ２とがＯＮで、スイッチング素子ＳＵ１Ａ２とスイッチング素子ＳＵ１Ｂ１とがＯＦＦであれば、＋ＶＤＣの電圧を出力する。また、スイッチング素子ＳＵ１Ａ１がＯＮのときスイッチング素子ＳＵ１Ａ２はＯＦＦ、スイッチング素子ＳＵ１Ｂ１がＯＮのときスイッチング素子ＳＵ１Ｂ２はＯＦＦのように、必ず相補的に動作する。また、出力電圧を変化させるときに４つのスイッチング素子が同時にスイッチングすることはなく、必ずどちらかの上下アームのペアのみがスイッチングする。以上のインバータユニットの動作はインバータユニットＩＮＶＵＳ、ＩＮＶＵ２にも共通する。
　次に、インバータＩＮＶＵＳも含めてＵ相の半導体電力変換装置全体の動作を説明する。まず、Ｕ相電圧指令値ＶＵ＊の最大値を２×インバータ段数２＋１＝５とし、アナログ値であるＵ相電圧指令値ＶＵ＊を５段階のデジタル値ＶＵＤ＊に変換する。図３は、Ｕ相の半導体電力変換装置のＵ相電圧指令値ＶＵＤ＊の各段階に対するインバータＩＮＶＵ１、ＩＮＶＵ２、ＩＮＶＵＳの出力電圧波形図であり、表２は実施例１におけるインバータＩＮＶＵ１、ＩＮＶＵ２、ＩＮＶＵＳの出力電圧タイミングを示す表である。

Figure JPOXMLDOC01-appb-T000002
　インバータＩＮＶＵ１、ＩＮＶＵ２は１周期に１パルス出力し、Ｕ相電圧指令値ＶＵＤ＊とインバータＩＮＶＵ１、ＩＮＶＵ２の出力電圧ＶＡＣＵ１、ＶＡＣＵ２との差をインバータＩＮＶＵＳの電圧指令値ＶＵＳ＊として出力する。これによって、インバータＩＮＶＵ１、ＩＮＶＵ２の合計出力電圧（ＶＡＣＵ1＋ＶＡＣＵ２）は階段状の波形となる。また、インバータＩＮＶＵＳはＰＷＭ波形を出力することによって、インバータＩＮＶＵＳの出力電圧ＶＡＣＵＳが電圧指令値ＶＵＳ＊になるように制御するので、Ｕ相の半導体電力変換装置は、Ｕ相電圧指令値ＶＵ＊に対しさらに精度良く一致する電圧を出力できる。
　次に、インバータＩＮＶＵＳのＰＷＭ制御法を説明する。インバータＩＮＶＵＳを構成するスイッチング素子は、図２と同様にスイッチング素子ＳＵＳＡ１、ＳＵＳＡ２、ＳＵＳＢ１、ＳＵＳＢ２である。
　図４は、本発明の実施例１におけるＵ相の半導体電力変換装置のインバータＩＮＶＵＳのスイッチング素子のタイミングチャートである。図４において、各スイッチング素子の動作状態は、信号波形がHighのときはＯＮ状態、LowのときはＯＦＦ状態を表している。インバータＩＮＶＵＳの電圧指令値ＶＵＳ＊はＵ相電圧指令値ＶＵ＊とインバータＩＮＶＵ１、ＩＮＶＵ２の出力電圧との差であり、連続した値として計算される。インバータＩＮＶＵＳの電圧指令値ＶＵＳ＊は、図３に示すような波形となるが、図４では、説明を簡単にするため直線で示している。
　あるキャリア周波数で生成される三角波ｃａｒＵＡと電圧指令値ＶＵＳ＊とが比較され、インバータＩＮＶＵＳの電圧指令値ＶＵＳ＊が三角波ｃａｒＵＡより大きいときはスイッチング素子ＳＵＳＡ１がＯＮし、スイッチング素子ＳＵＳＡ２がＯＦＦする。電圧指令値ＶＵＳ＊が三角波ｃａｒＵＡより小さいときはスイッチング素子ＳＵＳＡ１がＯＦＦし、スイッチング素子ＳＵＳＡ２がＯＮする。
　また、三角波ｃａｒＵＡと位相を１８０°ずらした三角波ｃａｒＵＢと電圧指令値ＶＵＳ＊とを比較し、電圧指令値ＶＵＳ＊が三角波ｃａｒＵＢより大きいときはスイッチング素子ＳＵ１Ｂ１がＯＮしスイッチング素子ＳＵ１Ｂ２がＯＦＦする。電圧指令値ＶＵＳ＊が三角波ｃａｒＵＢより小さいときはスイッチング素子ＳＵ１Ｂ１がＯＦＦしスイッチング素子ＳＵ１Ｂ２がオンする。三角波ｃａｒの位相をレグごとに１８０°ずらすことによって、インバータＩＮＶＵＳの出力電圧波形は、図４のＶＡＣＵＳようになり、キャリア周波数の２倍高調波を含む電圧波形を出力できる。
　インバータＩＮＶＵＳをＰＷＭ制御して電圧出力した結果、インバータＩＮＶＵ１、ＩＮＶＵ２、ＩＮＶＵＳの出力を合計した出力電圧波形は正弦波に近くなる。インバータ段数が２段の場合、インバータＩＮＶＵ１、ＩＮＶＵ２のみの正のレベル数２に対し、各レベル間の電圧と最大電圧とをＩＮＶＵＳが出力するので、２×２＋１＝５レベルが正の電圧レベル数となり、負の電圧と０電圧を加えて、５×２＋１＝１１レベルの電圧が出力できる。つまり、インバータｎ段の場合は｛（ｎ×２＋１）×２＋１｝＝４ｎ＋３の電圧レベル数になる。
　直流電圧ＶＤＣＵＳ、ＶＤＣＵ１～ＶＤＣＵＮの一部または全ての直流電圧源がコンデンサで構成される場合、コンデンサの電圧をバランスさせる必要がある。　以下、直流電圧ＶＤＣＵ１、ＶＤＣＵ２の直流電圧源を有効電力供給する電圧源とし、直流電圧ＶＤＣＵＳの直流電圧源をコンデンサとしたとき、コンデンサの電圧をバランスさせる方法について説明する。
　まず、図３の方法で電圧出力した場合について述べる。出力電圧と出力電流の向きによってコンデンサ電荷の充電、放電が決まる。出力電圧と出力電流を乗算した結果の極性が正であるときは、コンデンサ電荷が放電され、コンデンサ電圧が低下する。出力電圧と出力電流を乗算した結果の極性が負であるときは、コンデンサ電荷が充電され、コンデンサ電圧が上昇する。
負荷の力率が１であるとき、電流と電圧の位相は一致しているので、充放電電荷は図５のＱＵＳの波形で表わされる。波形ＱＵＳにおいて、ゼロより大きい正の面積が放電電荷量であり、ゼロより小さい負の面積が充電電荷量である。電圧をバランスさせるためには、充電電荷量と放電電荷量を一致させる必要があるが、図３の方法で電圧出力した場合、放電電荷量が充電電荷量を上回り、直流電圧ＶＤＣＵＳが低下する。
　このとき、インバータＩＮＶＵ１が電圧をゼロにする時間ｔ３を遅らせ、インバータＩＮＶＵ２が電圧を出力する時間ｔ２を早めれば、直流電圧ＶＤＣＵＳのコンデンサへの充電電荷量が増加し、放電電荷量と充電電荷量を一致させることができる。
 なお、インバータＩＮＶＵ１、ＩＮＶＵ２の電圧出力のタイミングを変えるため、電圧指令値ＶＵ＊とンバータＩＮＶＵ１、ＩＮＶＵ２の合計出力電圧（ＶＡＣＵ1
＋ＶＡＣＵ２）の差が直流電圧ＶＤＣＵ１、ＶＤＣＵ２の１／２より大きくなる期間がある。このため、直流電圧ＶＤＣＵＳの直流電圧は直流電圧ＶＤＣＵ１、ＶＤＣＵ２の１／２より僅かながら大きい値とする必要がある。
　以上の動作により、直流電圧ＶＤＣＵＳを一定に保つことができる。
　以上、Ｕ相のインバータＩＮＶＵＳを例として動作方法を述べたが、Ｖ相、Ｗ相のインバータＩＮＶVＳ、ＩＮＶWＳもそれぞれの電圧指令値ＶＶ＊、ＶＷ＊に従ってＵ相インバータと同様に電圧を出力することになる。
　このように、単相の半導体電力変換装置１１の各インバータＩＮＶＵＳ、ＩＮＶＵ１、ＩＮＶＵ２の動作により、出力電圧のレベル数が増大し高調波の小さい階段波形が得られる。同じ大きさの直流電圧を有するフルブリッジインバータが３段の場合には、出力電圧のレベル数はインバータ段数３×２＋１＝７レベルであるのに対し、本発明の実施例１のインバータＩＮＶＵ１、ＩＮＶＵ２、ＩＮＶＵＳの３段構成では１１レベル出力でき高調波を低減できる。
　さらに、電圧の高いインバータＩＮＶＵ１～ＩＮＶＵＮは出力電圧が１周期のうちに１パルス電圧を出力するため、スイッチング回数が最小限で済み、スイッチングに伴う損失を抑制できる。直流電圧がインバータＶＤＣＵ１～ＶＤＣＵＮに対し１／２と低いインバータＩＮＶＵＳは、素子耐圧の低いスイッチング素子で構成できる。ＰＷＭ制御などで高周波のスイッチングを行ったとしても、インバータ全体から見た損失は小さい。このように、複数の高電圧インバータＶＤＣＵ１～ＶＤＣＵＮと１つの低電圧インバータＩＮＶＵＳとを組み合わせることによって、高調波が小さく、且つ、損失の小さい半導体電力変換装置が得られる。
　加えて、インバータＩＮＶＵＳのスイッチング素子をスイッチング損失の小さいシリコンカーバイドやガリウムナイトライドを用いた半導体デバイスで構成することによって、電力損失のさらなる低減が可能である。つまり、スイッチング周波数を増大してさらに高調波を低減することもできる。シリコンカーバイドやガリウムナイトライド素子は高価であるが、使用する数はインバータＩＮＶＵＳのみに限定されるため全体の半導体素子数に比べて少なく、全体コストの上昇を抑えられる。
　また、これらの単相の半導体電力変換装置をそれぞれ三相ＵＶＷに適用し、半導体電力変換装置Ｕ、Ｖ、Ｗで三相交流電力の一相分をそれぞれ出力するように構成できる。これにより、三相の半導体電力変換装置が得られる。

　次に、本発明の実施形態に係る半導体電力変換装置の実施例２について説明する。図６は、本発明の実施形態に係る実施例２の単相の半導体電力変換装置を構成する各々のインバータＩＮＶの一例を示す回路構成図である。この実施例２は、図２に示した実施例１に対し、スイッチング素子ＳＡ１、ＳＡ２、ＳＢ１、ＳＢ２に加え、スイッチング素子ＳＡ３、ＳＡ４、ＳＢ３、ＳＢ４を追加して設け、コンデンサＣＰ、ＣＮ及びクランプダイオードＤＡ５、ＤＡ６、ＤＢ５、ＤＢ６を追加して設けたものである。実施例１と同一要素には同一の符号を付し、重複する説明は省略する。
　図６において、インバータＩＮＶは、２つのコンデンサＣＰ、ＣＮ、８つのスイッチング素子ＳＡ１、ＳＡ２、ＳＡ３、ＳＡ４、ＳＢ１、ＳＢ２、ＳＢ３、ＳＢ４、これらスイッチング素子ＳＡ１、ＳＡ２、ＳＡ３、ＳＡ４、ＳＢ１、ＳＢ２、ＳＢ３、ＳＢ４にそれぞれ逆並列される８つの還流ダイオードＤＡ１、ＤＡ２、ＤＡ３、ＤＡ４、ＤＢ１、ＤＢ２、ＤＢ３、ＤＢ４と、さらにコンデンサＣＰ、ＣＮで作られる中性点に接続する４つのクランプダイオードＤＡ５、ＤＡ６、ＤＢ５、ＤＢ６で構成される。スイッチング素子ＳＡ１、ＳＡ２、ＳＡ３、ＳＡ４およびスイッチング素子ＳＢ１、ＳＢ２、ＳＢ３、ＳＢ４をそれぞれ従属接続する。これにより、２つのレグを構成するＮＰＣフルブリッジインバータとしている。図１のすべてのインバータＩＮＶは、図６に示したインバータ構成である。
ところで尚、　図１において、三相交流負荷のＬＵ、ＬＶ、ＬＷをそれぞれ駆動するインバータの構成をここで述べておく。インバータＩＮＶＵＳは直流電圧ＶＤＣＵＳを入力とし、ＩＮＶＵ１～ＩＮＶＵＮは直流電圧ＶＤＣＵ１～ＶＤＣＵＮを入力とする。直流電圧ＶＤＣＵ１～ＶＤＣＵＮは全て同じ電圧とし、直流電圧ＶＤＣＵＳは直流電圧ＶＤＣＵ１～ＶＤＣＵＮの１／４とし、インバータＩＮＶＵ１～ＩＮＶＵＮとＩＮＶＵＳは出力を従属接続する。Ｖ相、Ｗ相もそれぞれインバータＩＮＶＶ１～ＩＮＶＶＮとＩＮＶＶＳ、ＩＮＶＷ１～ＩＮＶＷＮとＩＮＶＷＳとでＵ相と同じように従属接続で構成する。この構成により、直流電圧ＶＤＣＵＳ、ＶＤＣＵ１～ＶＤＣＵＮが電圧ＶＡＣＵＳ、ＶＡＣＵ１～ＶＡＣＵｎに変換され、それぞれの電圧を加算した交流電圧ＶＡＣＵを出力する。
　次に、実施例２の半導体電力変換装置の動作を説明する。以下、コンバータ段数ｎ＝２の場合のＵ相インバータＩＮＶＵ１、ＩＮＶＵ２、ＩＮＶＵＳを例として動作方法を述べる。このときの直流電圧は、インバータＩＮＶＵＳの直流電圧ＶＤＣＵＳがインバータＩＮＶＵ１、ＩＮＶＵ２の直流電圧ＶＤＣＵ１～ＶＤＣＵＮの１／４である。
　インバータＩＮＶＵ１、ＩＮＶＵ２はフルブリッジ構成であるため、直流電圧をＶＤＣとすると、５レベルの電圧を出力する。すなわち、－ＶＤＣ、－ＶＤＣ／２、０、＋ＶＤＣ／２、＋ＶＤＣの電圧を出力する。
　次に、インバータＩＮＶＵ１を例として、構成されるスイッチング素子ＳＵ１Ａ１、ＳＵ１Ａ２、ＳＵ１Ａ３、ＳＵ１Ａ４、ＳＵ１Ｂ１、ＳＵ１Ｂ２、ＳＵ１Ｂ３、ＳＵ１Ｂ４の駆動方法を述べる。なお、図６のスイッチング素子ＳＡ１がＳＵ１Ａ１に、スイッチング素子ＳＡ２がＳＵ１Ａ２に、スイッチング素子ＳＡ３がＳＵ１Ａ３に、スイッチング素子ＳＡ４がＳＵ１Ａ４に、スイッチング素子ＳＢ１がＳＵ１Ｂ１に、スイッチング素子ＳＢ２がＳＵ１Ｂ２に、スイッチング素子ＳＢ３がＳＵ１Ｂ３に、スイッチング素子ＳＢ４がＳＵ１Ｂ４にそれぞれ対応している。
　インバータＩＮＶＵ１はスイッチング素子ＳＵ１Ａ１、ＳＵ１Ａ２、ＳＵ１Ａ３、ＳＵ１Ａ４、ＳＵ１Ｂ１、ＳＵ１Ｂ２、ＳＵ１Ｂ３、ＳＵ１Ｂ４のオン／オフによって、５レベルの電圧を出力する。すなわち、－ＶＤＣ、－ＶＤＣ／２、０、＋ＶＤＣ／２、＋ＶＤＣの電圧を出力する。表３は実施例２におけるインバータＩＮＶＵ１、ＩＮＶＵ２、ＩＮＶＵＳの出力電圧タイミングを示す表である。

Figure JPOXMLDOC01-appb-T000003
　表３では、出力電圧ごとに決定されるスイッチング素子のＯＮ／ＯＦＦ状態を示しており、スイッチング素子のＯＮ／ＯＦＦ状態は９通りのスイッチングパターンから成る。また、スイッチング素子ＳＵ１Ａ１がＯＮのときはスイッチング素子ＳＵ１Ａ３はＯＦＦ、スイッチング素子ＳＵ１Ａ４がＯＮのときはスイッチング素子ＳＵ１Ａ２はＯＦＦ、スイッチング素子ＳＵ１Ｂ１がＯＮのときはスイッチング素子ＳＵ１Ｂ３はＯＦＦ、スイッチング素子ＳＵ１Ｂ４がＯＮのときはスイッチング素子ＳＵ１Ｂ２はＯＦＦのように必ず相補的に動作する。そして、０電圧の出力パターンは３通り、＋ＶＤＣおよび－ＶＤＣの出力パターンは２通りずつあり冗長性がある。
　この冗長性を利用し、ＮＰＣインバータの中性点電位変動を抑制するようにスイッチングパターンを決定する。中性点電位が変動するのは、２つのレグの片方のみが中性点に接続されているときであり、出力電圧が－ＶＤＣ／２、＋ＶＤＣ／２のときである。中性点電位が変動する方向は接続されているレグと出力電流Ｉｏｕｔの方向で決定される。
　出力電圧が－ＶＤＣ、＋ＶＤＣのときは中性点に電流が流入せず、スイッチングパターンは一意に決定される。
　出力電圧が０のときはスイッチングパターン（１）～（３）の３通りスイッチングパターンがあるが、１組のスイッチング素子のＯＮ／ＯＦＦで電圧が移行できるように、スイッチングパターン（１）を常に選択する。例えば出力電圧を０から＋ＶＤＣ／２へ変化させたいとき、スイッチングパターン（１）からスイッチングパターン（４）へはスイッチング素子ＳＵ１Ａ１とスイッチング素子ＳＵ１Ａ３との１組のみのスイッチングで移行できるが、スイッチングパターン（３）からスイッチングパターン（４）へはスイッチング素子ＳＵ１Ａ１とスイッチング素子ＳＵ１Ａ３、スイッチング素子ＳＵ１Ａ２とスイッチング素子ＳＵ１Ａ４、スイッチング素子ＳＵ１Ｂ２とスイッチング素子ＳＵ１Ｂ４の３組のスイッチングが必要となる。このように、スイッチングパターン（１）からスイッチングパターン（４）、（５）、（７）、（８）へは１組のスイッチング素子のＯＮ／ＯＦＦで移行でき、スイッチングの回数を最低限にできる。
　図７は、本発明の実施形態に係る実施例２で出力電圧が－ＶＤＣ／２または＋ＶＤＣ／２のときに中性点電位変動を抑制するインバータＩＮＶのスイッチングパターンの選択方法を示すフローチャートである。
　ここで、コンデンサＣＰの電位をＶＰ、コンデンサＣＮの電位をＶＮとし、出力電流Ｉｏｕｔがインバータから負荷に向かう方向を正方向とする。例えば、電位ＶＰが電位ＶＮより大きく、電流方向が正のときを考える。このとき、コンデンサＣＮに充電する方向に電流を流せば電位ＶＮが上昇し、中性点電位変動が抑制される。
　コンデンサＣＰの電位ＶＰがコンデンサＣＮの電位ＶＮより大きいか否かを判定し（Ｓ１）、コンデンサＣＰの電位ＶＰがコンデンサＣＮの電位ＶＮより大きいときは、出力電流Ｉｏｕｔがインバータから負荷に向かう方向か否かを判定し（Ｓ２）、出力電流Ｉｏｕｔがインバータから負荷に向かう方向であるとき、電圧－ＶＤＣ／２を出力したいときはスイッチングパターン（７）を選択し、電圧＋ＶＤＣ／２を出力したいときはスイッチングパターン（４）を選択する（Ｓ３）。これにより、電位ＶＮが上昇する方向に電流が流れ、中性点電位変動が抑制される。
　ステップＳ２の判定で、出力電流Ｉｏｕｔがインバータから負荷に向かう方向でないとき、電圧－ＶＤＣ／２を出力したいときはスイッチングパターン（８）を選択し、電圧＋ＶＤＣ／２を出力したいときはスイッチングパターン（５）を選択する（Ｓ４）。これにより、電位ＶＮが上昇する方向に電流が流れ、中性点電位変動が抑制される。
　ステップＳ１の判定で、コンデンサＣＰの電位ＶＰがコンデンサＣＮの電位ＶＮより大きくないときは、出力電流Ｉｏｕｔがインバータから負荷に向かう方向か否かを判定し（Ｓ５）、出力電流Ｉｏｕｔがインバータから負荷に向かう方向であるとき、電圧－ＶＤＣ／２を出力したいときはスイッチングパターン（８）を選択し、電圧＋ＶＤＣ／２を出力したいときはスイッチングパターン（５）を選択する（Ｓ６）。これにより、電位ＶＮが下降する方向に電流が流れ、中性点電位変動が抑制される。
　ステップＳ５の判定で、出力電流Ｉｏｕｔがインバータから負荷に向かう方向でないとき、電圧－ＶＤＣ／２を出力したいときはスイッチングパターン（７）を選択し、電圧＋ＶＤＣ／２を出力したいときはスイッチングパターン（４）を選択する（Ｓ７）。これにより、電位ＶＮが下降する方向に電流が流れ、中性点電位変動が抑制される。
　このように、電位ＶＰ、電位ＶＮの大小と出力電流Ｉｏｕｔの方向に従ってスイッチングパターンを決定する。以上のインバータユニットの動作はインバータＩＮＶＵ１、ＩＮＶＵ２に共通する。
　次に、インバータユニットＩＮＶＳも含めてＵ相インバータ全体の動作を説明する。まず、Ｕ相電圧指令値ＶＵ＊の最大値を８×インバータ段数２＋２＝１８とし、アナログ値であるＵ相電圧指令値ＶＵ＊を１８段階のデジタル値ＶＵＤ＊に変換する。
　図８は、Ｕ相の半導体電力変換装置のＵ相電圧指令値ＶＵＤ＊の各段階に対するインバータＩＮＶＵ１、ＩＮＶＵ２、ＩＮＶＵＳの出力電圧波形であり、表４は、実施例２におけるインバータＩＮＶＵ１、ＩＮＶＵ２、ＩＮＶＵＳの出力電圧タイミングを示す表である。

Figure JPOXMLDOC01-appb-T000004
　インバータＩＮＶＵ１、ＩＮＶＵ２は１周期に１パルス出力し、Ｕ相電圧指令値ＶＵＤ＊とインバータＩＮＶＵ１、ＩＮＶＵ２の出力電圧ＶＡＣＵ１、ＶＡＣＵ２との差をインバータＩＮＶＵＳの電圧指令値ＶＵＳ＊として出力する。これによって、インバータＩＮＶＵ１、ＩＮＶＵ２の合計出力電圧（ＶＡＣＵ1＋ＶＡＣＵ２）は階段状の波形となる。また、インバータＩＮＶＵＳがＰＷＭ波形を出力することによって、Ｕ相の半導体電力変換装置は、Ｕ相電圧指令値ＶＵ＊に対しさらに精度良く一致する電圧を出力できる。
　次に、インバータＩＮＶＵＳのＰＷＭ制御法を説明する。インバータＩＮＶＵＳを構成するスイッチング素子は、図６のように、スイッチング素子ＳＵＳＡ１、ＳＵＳＡ２、ＳＵＳＡ３、ＳＵＳＡ４、ＳＵＳＢ１、ＳＵＳＢ２、ＳＵＳＢ３、ＳＵＳＢ４である。図6では、表示し易くするためにサフィックス「US」は省略して記載していない。従って、ＳＡ１＝ＳＵＳＡ１を意味する。このことは、[００１９]段及び[００４５]段にて既述している。
　あるキャリア周波数で生成される４つの三角波ｃａｒＵＡ１、ｃａｒＵＡ２、ｃａｒＵＢ１、ｃａｒＵＢ２と電圧指令値ＶＵＳ＊とを比較し、スイッチング素子ＳＵＳＡ１、ＳＵＳＡ２、ＳＵＳＡ３、ＳＵＳＡ４、ＳＵＳＢ１、ＳＵＳＢ２、ＳＵＳＢ３、ＳＵＳＢ４のスイッチングパターンを決定する。電圧指令値ＶＵＳ＊の最大値を１．０、最小値を－１．０とすると、三角波ｃａｒＵＡ１は最大値１で最小値０．５、三角波ｃａｒＵＡ２は最大値０．５で最小値０、三角波ｃａｒＵＢ１は最大値０．０で最小値－０．５、三角波ｃａｒＵＢ２は最大値－０．５で最小値－１．０の４つの領域に分担される。
　図９乃至図１２は、本発明の実施例２におけるＵ相の半導体電力変換装置のインバータＩＮＶＵＳのスイッチング素子のタイミングチャートであり、図９は三角波ｃａｒＵＡ１が最大値１で最小値０．５の場合のタイミングチャート、図１０は三角波ｃａｒＵＡ２が最大値０．５で最小値０の場合のタイミングチャート、図１１は三角波ｃａｒＵＢ１が最大値０．０で最小値－０．５の場合のタイミングチャート、図１１は三角波ｃａｒＵＢ２が最大値－０．５で最小値－１．０のタイミングチャートである。
　図９乃至図１２において、各スイッチング素子の動作状態は、信号波形がHighのときはＯＮ状態、LowのときはＯＦＦ状態を表している。また、インバータＩＮＶＵＳの電圧指令値ＶＵＳ＊はＵ相電圧指令値ＶＵ＊とインバータＩＮＶＵ１、ＩＮＶＵ２の出力電圧との差であり、連続した値として計算される。インバータＩＮＶＵＳの電圧指令値ＶＵＳ＊は、図８に示すような波形となるが、図９乃至図１２では、説明を簡単にするため直線で示している。
　図９において、電圧指令値ＶＵＳ＊が０．５～１．０の間にあるときのスイッチング素子ＳＵＳＡ１、ＳＵＳＡ３の動作状態を示しており、信号波形がHighのときはＯＮ状態、LowのときはＯＦＦ状態を表している。インバータＩＮＶＵＳの電圧指令値ＶＵＳ＊が三角波ｃａｒＵＡ１より大きいときはスイッチング素子ＳＵＳＡ１がＯＮし、スイッチング素子ＳＵＳＡ３がＯＦＦする。電圧指令値ＶＵＳ＊が三角波ｃａｒＵＡ１より小さいときはスイッチング素子ＳＵＳＡ１がＯＦＦし、スイッチング素子ＳＵＳ＿Ａ３がＯＮする。
　図１０において、電圧指令値ＶＵＳ＊が０～０．５の間にあるときのスイッチング素子ＳＵＳＡ４、ＳＵＳＡ２の動作状態を示しており、信号波形がHighのときはＯＮ状態、LowのときはＯＦＦ状態を表している。インバータＩＮＶＵＳ電圧指令値ＶＵＳ＊が三角波ｃａｒＵＡ２より大きいときはスイッチング素子ＳＵＳＡ４がＯＮし、スイッチング素子ＳＵＳＡ２がＯＦＦする。電圧指令値ＶＵＳ＊が三角波ｃａｒＵＡ２より小さいときはスイッチング素子ＳＵＳＡ４がＯＦＦし、スイッチング素子ＳＵＳＡ２がＯＮする。
　図１１において、電圧指令値ＶＵＳ＊が－０．５～０の間にあるときのスイッチング素子ＳＵＳＢ３、ＳＵＳＢ１の動作状態を示しており、信号波形がHighのときはＯＮ状態、LowのときはＯＦＦ状態を表している。インバータＩＮＶＵＳ電圧指令値ＶＵＳ＊が三角波ｃａｒＵＢ１より大きいときはスイッチング素子ＳＵＳＢ３がＯＮし、スイッチング素子ＳＵＳＢ１がＯＦＦする。電圧指令値ＶＵＳ＊が三角波ｃａｒＵＢ１より小さいときはスイッチング素子ＳＵＳＢ３がＯＦＦし、スイッチング素子ＳＵＳＢ１がＯＮする。
　図１２において、電圧指令値ＶＵＳ＊が－１．０～－０．５の間にあるときのスイッチング素子ＳＵＳB２、ＳＵＳB４の動作状態を示しており、信号波形がHighのときはＯＮ状態、LowのときはＯＦＦ状態を表している。
　インバータＩＮＶＵＳの電圧指令値ＶＵＳ＊が三角波ｃａｒＵＢ２より大きいときはスイッチング素子ＳＵＳＢ２がＯＮし、スイッチング素子ＳＵＳＢ４がＯＦＦする。電圧指令値ＶＵＳ＊が三角波ｃａｒＵＢ２より小さいときはスイッチング素子ＳＵＳＢ２がＯＦＦし、スイッチング素子ＳＵＳＢ４がＯＮする。
　このように、インバータＩＮＶＵＳをＰＷＭ制御して電圧出力した結果、インバータＩＮＶＵ１、ＩＮＶＵ２、ＩＮＶＵＳの出力電圧波形は、正弦波に近い波形となる。
　インバータ段数２段の場合、インバータＩＮＶＵ１、ＩＮＶＵ２のみの正のレベル数４に対し、各レベル間の電圧と最大電圧をＩＮＶＵＳが出力するので、４×４＋２＝１８レベルが正の電圧レベル数となり、負の電圧と０電圧を加えて、１８×２＋１＝３７レベルの電圧が出力できる。つまり、インバータｎ段の場合は｛（ｎ×２×４＋２）×２＋１｝＝１６ｎ＋５の電圧レベル数になる。
　以上の説明では、Ｕ相の半導体電力変換装置を例として動作方法を述べたが、Ｖ相、Ｗ相の半導体電力変換装置もそれぞれの電圧指令値ＶＶ＊、ＶＷ＊に従ってＵ相の半導体電力変換装置と同様に正弦波に近い電圧を出力する。
　このように、実施例２によれば、出力電圧のレベル数が増大し、高調波の小さい階段波形が得られる。同じ大きさの直流電圧を有するフルブリッジＮＰＣインバータが３段の場合には、出力電圧のレベル数はインバータ段数３×４＋１＝１３レベルであるのに対し、実施例２のインバータＩＮＶＵ１、ＩＮＶＵ２、ＩＮＶＵＳの３段構成では３７レベル出力でき、高調波を低減できる。
　さらに、電圧の高いインバータＶＤＣＵ１～ＶＤＣＵＮは出力電圧が１周期のうちに１パルス電圧を出力するため、スイッチング回数が最小限で済み、スイッチングに伴う損失を抑制できる。電圧がインバータＶＤＣＵ１～ＶＤＣＵＮに対し１／４と低いインバータＶＤＣＵＳは、素子耐圧の低いスイッチング素子で構成できる。ＰＷＭ制御などで高周波のスイッチングを行ったとしても、インバータ全体から見た損失は小さい。
　このように、複数の高電圧インバータと１つの低電圧インバータを組み合わせることによって、高調波が小さく、かつ損失の小さいインバータが得られる。
　また、これらの単相の半導体電力変換装置をそれぞれ三相ＵＶＷに適用し、半導体電力変換装置Ｕ、Ｖ、Ｗで三相交流電力の一相分をそれぞれ出力するように構成できる。これにより、三相の半導体電力変換装置が得られる。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…単相の半導体電力変換装置、ＩＮＶ…インバータ、Ｓ…スイッチング素子、Ｃ…コンデンサ

Claims (13)

  1. 　直流電力を単相の交流電力に変換する逆変換装置を複数直列接続した単相の半導体電力変換装置において、
    　ｎ（ｎは自然数）個の互いに絶縁された３レベルの電圧を出力する逆変換装置ＩＮＶＵ１～ＩＮＶＵｎと、
    　前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎの入力直流電圧ＶＤＣの２分の１あるいは３分の１の電圧ＶＤＣＳを入力直流電圧として前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎと絶縁された３レベルの電圧を出力する逆変換装置ＩＮＶＵＳと
    　を有し、
    　前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎと前記逆変換装置ＩＮＶｕとを直列従属接続し、最大ＶＤＣ×ｎ＋ＶＤＣＳを出力することを特徴とする半導体電力変換装置。
  2. 　直流電力を単相の交流電力に変換する逆変換装置を複数直列接続した単相の半導体電力変換装置において、
    　ｎ（ｎは自然数）個の互いに絶縁された３レベルの電圧を出力する逆変換装置ＩＮＶＵ１～ＩＮＶＵｎと、
    　前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎの入力直流電圧ＶＤＣのｋ（ｋは４以上の自然数）分の１の電圧ＶＤＣＳを入力直流電圧として前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎと絶縁された３レベルの電圧を出力するｌ（ｌは２以上の自然数）台の逆変換装置ＩＮＶＵＳと
    　を有し、前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎと前記逆変換装置ＩＮＶｕとを直列従属接続し、最大ＶＤＣ×ｎ＋ＶＤＣＳ×ｋを出力することを特徴とする半導体電力変換装置。
  3. 　前記逆変換装置ＩＮＶＵＳの台数ｋ＝２のとき、前記入力直流電圧ＶＤＣＳを前記入力直流電圧ＶＤＣのｌ＝４分の１とすることを特徴とする請求項２記載の半導体電力変換装置。
  4. 　前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎが交流電力の１周期あたり１パルス電圧を出力し、前記逆変換装置ＩＮＶＵＳがパルス幅変調した電圧を出力することを特徴とする請求項１、または２、または、３記載の半導体電力変換装置。
  5. 　単相Ｕ相のＵ相出力交流電圧指令値ＶＵ＊が前記直流電圧ＶＤＣ×ｍ／２（ｍはｎ以下の整数）に達するときに前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎのＩＮＶＵｍが電圧を出力し、前記Ｕ相出力交流電圧指令値ＶＵ＊と前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎの出力電圧との差電圧を前記逆変換装置ＩＮＶｕがパルス幅変調して出力することを特徴とする請求項４記載の半導体電力変換装置。
  6. 　前記交流電力を三相ＵＶＷとし、請求項１の単相の半導体電力変換装置と同一の構成で互いに絶縁された半導体電力変換装置Ｕ、Ｖ、Ｗを有し、前記半導体電力変換装置Ｕ、Ｖ、Ｗで前記三相交流電力の一相分をそれぞれ出力することを特徴とする半導体電力変換装置。
  7. 　直流電力を単相の交流電力に変換する逆変換装置を複数直列接続した単相の半導体電力変換装置において、
    　ｎ（ｎは自然数）個の互いに絶縁された５レベルの電圧を出力する逆変換装置ＩＮＶＵ１～ＩＮＶＵｎと、
    　前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎの入力直流電圧ＶＤＣの４分の１の電圧ＶＤＣＳを入力直流電圧として前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎと絶縁された５レベルの電圧を出力する逆変換装置ＩＮＶＵＳと
    　を有し、
    　前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎと前記逆変換装置ＩＮＶｕを直列従属接続し、最大ＶＤＣ×ｎ＋ＶＤＣＳを出力することを特徴とする半導体電力変換装置。
  8. 　前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎが交流電力の１周期あたり１パルス電圧を出力し、前記逆変換装置ＩＮＶＵＳがパルス幅変調した電圧を出力することを特徴とする請求項７記載の半導体電力変換装置。
  9. 　単相Ｕ相のＵ相出力交流電圧指令値ＶＵ＊が前記直流電圧ＶＤＣ×ｍ／２（ｍは前記ｎ以下の整数）に達するときに前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎのＩＮＶＵｍが電圧を出力し、前記Ｕ相出力交流電圧指令値ＶＵ＊と前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎの出力電圧との差電圧を前記逆変換装置ＩＮＶｕがパルス幅変調して出力することを特徴とする請求項８記載の半導体電力変換装置。
  10. 　前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎを中性点クランプした逆変換装置とし、中性点電位変動の方向と出力電流の方向に従い、前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎのスイッチングパターンを決定することを特徴とする請求項９記載の半導体電力変換装置。
  11. 　前記交流電力を三相Ｕ、Ｖ、Ｗとし、請求項１０の単相の半導体電力変換装置と同一の構成で互いに絶縁された半導体電力変換装置Ｕ、Ｖ、Ｗを有し、前記半導体電力変換装置Ｕ，Ｖ，Ｗで前記三相交流電力の一相分をそれぞれ出力することを特徴とする半導体電力変換装置。
  12. 　前記直流電圧ＶＤＣ、ＶＤＣＳをコンデンサとし、コンデンサ電圧がバランスするように前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎのパルス幅、および前記逆変換装置ＩＮＶＵＳの出力電圧を制御することを特徴とする請求項４、５、１０、１１記載の半導体電力変換装置。
  13. 　前記逆変換装置ＩＮＶＵ１～ＩＮＶＵｎを構成するスイッチング素子をシリコンを用いた半導体デバイスとし、前記逆変換装置ＩＮＶＵＳを構成するスイッチング素子をシリコンカーバイドまたはガリウムナイトライドを用いた半導体デバイスとすることを特徴とする請求項４、５、１０、１１、１２記載の半導体電力変換装置。
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