JP6111726B2

JP6111726B2 - マルチレベル電力変換回路の制御方式

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Publication number: JP6111726B2
Application number: JP2013030100A
Authority: JP
Inventors: 滝沢　聡毅; 聡毅滝沢
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2013-02-19
Filing date: 2013-02-19
Publication date: 2017-04-12
Anticipated expiration: 2033-02-19
Also published as: JP2014161148A

Description

本発明は、交流電動機駆動などを目的とした直流電源から５レベル以上の電位を組合せて高調波成分の少ない交流電圧を生成する直流−交流変換又は交流電源から直流電源を生成する交流−直流変換を行うマルチレベル電力変換回路の制御方式に関する。

図４に直流を交流に変換する電力変換回路である，半導体スイッチ素子としてＩＧＢＴを使用した５レベルインバータの回路例を示す。ＤＰ１，ＤＰ２が直列に接続された直流電源（電圧は２Ｅｄ×２）で，正側電位をＰ，負側電位をＮ，中点電位をＭとしている。一般に本直流電源を交流電源システムより構成する場合は，図示していない整流器と大容量のコンデンサを直列接続などによって構成することが可能である。

Ｓ１ａ〜Ｓ１ｃ、Ｓ２、Ｓ３、Ｓ４ａ〜Ｓ４ｃが直流電源の正側電位Ｐと負側電位Ｎとの間に８個直列接続されているダイオードを逆並列接続したＩＧＢＴからなる第１の半導体スイッチ素子直列回路である。Ｓ５，Ｓ６は，ＩＧＢＴＳ１ｃとＳ２との接続点と，ＩＧＢＴＳ３とＳ４ａとの接続点との間に２個直列接続されたダイオードを逆並列接続したＩＧＢＴからなる第２の半導体スイッチ素子直列回路である。Ｓ７，Ｓ８は直流電源の中点電位であるＭ電位と，ＩＧＢＴＳ５とＳ６との接続点との間に接続された双方向性のスイッチ素子を構成するＩＧＢＴで，図４に示すように逆耐圧を有するＩＧＢＴを逆並列接続するか，もしくは図８（ａ），図８（ｂ）に示すように逆耐圧を有しないＩＧＢＴとダイオードとを組み合わせで構成できる。またＣ１がフライングキャパシタと呼ばれるコンデンサで，第２の半導体スイッチ素子直列回路（ＩＧＢＴＳ５とＳ６との直列回路）と並列に接続される。コンデンサＣ１の両端の平均的な電圧はＥｄに制御され，その充放電現象を利用して一方の直流電源の中間電位の出力を実現する。ここで、直流電源のＰ電位又はＮ電位と，フライングキャパシタの正側電位又は負側電位間に接続されているＩＧＢＴＳ１ａ〜Ｓ１ｃ又はＳ４ａ〜Ｓ４ｃが３直列となっている理由は，この間に印加される電圧の最大値に応じて，全てのＩＧＢＴを同一電圧定格とするためである。

これらの回路群ＡＵを１相分として，３台（ＡＵ、ＡＶ、ＡＷ）を直流電源と並列接続することにより３相のインバータが構成できる。ここで、ＡＶとＡＷについては直流電源の中点電位Ｍとの接続を省略している。
ＡＣＭが本システムの負荷例である交流電動機である。本回路構成とすることで，変換器の出力端子ＡＣの電位は，Ｐ電位，Ｎ電位，Ｍ電位，及びＩＧＢＴのオンオフとコンデンサＣ１の電圧Ｅｄを利用してＰ−ＥｄとＮ＋Ｅｄの中間電位を出力することが可能となるため，５レベル出力のインバータとなる。図９に出力電圧（Ｖｏｕｔ）波形例を示す。
本方式は２レベルタイプのインバータに対して，低次の高調波成分が少ないことや，スイッチ素子（ＩＧＢＴ）のスイッチング損失が低減することから，高効率システムの構築が可能となる。

また図５，図６に，図４に示す５レベルの変換回路などのマルチレベル変換回路の基本形となる回路を示す。図５は図４の回路におけるＩＧＢＴＳ２とＳ３を除き，ＩＧＢＴＳ１ａ〜Ｓ１ｃを一つのスイッチ素子Ｓ１に、Ｓ４ａ〜Ｓ４ｃを一つのスイッチ素子Ｓ４とした構成である。また図６は，図４の回路におけるＩＧＢＴＳ５とＩＧＢＴＳ８の機能を双方向性のスイッチ素子ＡＣＳ１とし，またＩＧＢＴＳ６とＩＧＢＴＳ７の機能を双方向性のスイッチ素子ＡＣＳ２とした構成である。図５の端子部ＴＡ１，ＴＡ２，又は図６の端子部ＴＡ３，ＴＡ４に，ＩＧＢＴなどのスイッチ素子などからなる変換回路を追加することで５レベル以上のマルチレベル化が可能となる（図４はＩＧＢＴＳ２とＳ３を接続した例である）。

図７にはその応用回路として，スイッチ素子としてＩＧＢＴを使用し、全てのＩＧＢＴの電圧定格を全て等しくした場合の７レベルインバータの回路例を示す。図７の回路は，直流電源ＤＰ３とＤＰ４を直列接続して構成した直流電源の電圧（３Ｅｄ×２）に対してＩＧＢＴＳ３のコレクタとＩＧＢＴＳ４のエミッタとの間に１単位の電圧（Ｅｄ）に充電されるコンデンサＣ２を，またＩＧＢＴＳ２のコレクタと，ＩＧＢＴＳ５のエミッタとの間に２単位の電圧（２Ｅｄ）に充電されるコンデンサＣ３を，さらにＩＧＢＴＳ１０のコレクタとＩＧＢＴＳ１１のエミッタとの間に１単位の電圧（Ｅｄ）に充電されるコンデンサＣ４を接続することにより７レベルの電位の交流出力が可能となる。
図７に示すように全てのＩＧＢＴの電圧を同一電圧定格とした場合，ＩＧＢＴＳ１はＩＧＢＴＳ１ａ〜Ｓ１ｄの４個の直列接続回路に、ＩＧＢＴＳ６はＩＧＢＴＳ６ａ〜Ｓ６ｄの４個の直列接続回路にする必要がある。

図１０（ａ）〜（ｅ）に図２に示す５レベルインバータ回路の１相分の動作遷移図例を示す。直流電源の中間点の電位を零とした場合の交流出力ＡＣの電位の遷移を説明する。図１０（ａ）はＩＧＢＴＳ１ａ〜Ｓ１ｃ及びＳ２がオン状態で，交流出力ＡＣに２Ｅｄの電位が出力される。図１０（ｂ）は，ＩＧＢＴＳ１ａ〜Ｓ１ｃがターンオフし，ＩＧＢＴＳ８，Ｓ６，Ｓ２がオンしている状態で，交流出力ＡＣにはＥｄが出力される。この時、ＩＧＢＴＳ１ａのコレクタとＳ１ｃのエミッタとの間にはＥｄの電圧が印加される。図１０（ｃ）は，ＩＧＢＴＳ２がターンオフし，ＩＧＢＴＳ８，Ｓ６，Ｓ３がオンしている状態で，交流出力ＡＣには零電位（Ｍ電位）が出力される。この時、ＩＧＢＴＳ１ａのコレクタとＳ１ｃのエミッタとの間にはＥｄの電圧が印加される。図１０（ｄ）は，ＩＧＢＴＳ６がターンオフし，ＩＧＢＴＳ８，Ｓ５，Ｓ３がオンしている状態で，交流出力ＡＣには−Ｅｄが出力される。この時ＩＧＢＴＳ１ａのコレクタとＳ１ｃのエミッタとの間には２Ｅｄの電圧が印加される。図１０（ｅ）は，ＩＧＢＴＳ８がターンオフし，ＩＧＢＴＳ４ａ〜Ｓ４ｃ，Ｓ３がオンしている状態で，交流出力ＡＣには−２Ｅｄが出力される。この時ＩＧＢＴＳ１ａのコレクタとＳ１ｃのエミッタとの間には３Ｅｄの電圧が印加される。
以上のように，ＩＧＢＴＳ１ａ〜Ｓ１ｃには図１０（ｂ）以降，静的にＥｄから３Ｅｄまで電圧がステップ的に印加されていく。
以上の５レベルインバータの回路例，マルチレベル回路の基本回路、動作などについては，特許文献１、特許文献２に示されている。

特表２００９−５２５７１７号公報特開２０１０−１８２９７４号公報特許第３７６７７４０号号公報

図１０に示すように，通常の運転状態において，Ｓ１ａ〜Ｓ１ｃがターンオフする場合，Ｓ１ａのコレクタとＳ１ｃのエミッタ間に印加される電圧はＥｄとなる。実際にはスイッチング時の過渡時において，配線インダクタンスなどによって発生するサージ電圧が重畳されるが，本提案内容に対しては本質的でないのでここでは無視する。
その後，他のスイッチ素子（ＩＧＢＴ）のスイッチング状態が進み，ＩＧＢＴＳ３，Ｓ４ａ〜Ｓ４ｃがオン状態で，ＩＧＢＴＳ１ａ〜Ｓ１ｃ，Ｓ２がオフの状態となった場合（交流出力にはＮ電位が出力されている状態）は，ＩＧＢＴＳ１ａのコレクタとＳ２のエミッタ間には４Ｅｄの電圧が印加される。すなわち，この状態になった場合はＩＧＢＴＳ１ａのコレクタとＳ１ｃのエミッタ間には３Ｅｄの電圧が印加される。そのためＩＧＢＴを全て同一電圧定格とした場合，理想的にはＳ１として３個の直列数が必要となる。

一般にＩＧＢＴの高耐圧化には限界があり，また高耐圧のＩＧＢＴほどコストが高いという課題がある。また，ＩＧＢＴを直列接続させた場合でターンオフさせる場合，各ＩＧＢＴの特性ばらつきやゲート駆動回路の遅延時間ばらつきなどによって，全く同時にスイッチングさせることは不可能である。そのため従来，極力各ＩＧＢＴに印加される電圧を均等化するために，素子特性の選別や，ＩＧＢＴと並列に抵抗とコンデンサの直列回路を接続することや，ゲート駆動配線間にトランスを接続すること，などが行われている。しかしこれらはすべてコストアップ要因であり，課題となっていた。

ところで、直列素子を同時にターンオフさせた際の最悪ケースは，ある特定ＩＧＢＴのみ（仮にＳ１ａとする）に電圧Ｅｄが印加され，その他のＩＧＢＴ（Ｓ１ｂ，Ｓ１ｃ）には全く電圧が印加されない状態となる。本回路方式ではこの状態からその後，静的に３Ｅｄまで電圧が印加されるが，その際，２Ｅｄ（３Ｅｄ−Ｅｄで得られる）の電圧が３素子に均一に印加される（電流遮断を伴わない静的な電圧印加であるため，電圧分担は均一化する）ため，最終的に各ＩＧＢＴに印加される電圧は，
Ｓ１ａ：Ｅｄ＋２Ｅｄ／３＝５Ｅｄ／３
Ｓ１ｂ，Ｓ１ｃ：２Ｅｄ／３
となる。
すなわち本ケースを想定すると，Ｓ１部に必要となるＩＧＢＴの電圧定格は，５Ｅｄ／３に対して余裕のあるものとする必要がある。

また、図７の７レベル方式では，同様に，
Ｓ１ａ：Ｅｄ＋３Ｅｄ／４＝７Ｅｄ／４
Ｓ１ｂ〜Ｓ１ｄ：３Ｅｄ／４
となり，Ｓ１部に必要となるＩＧＢＴの電圧定格は，７Ｅｄ／４に対して余裕のあるものとする必要がある。
従来の直列接続ＩＧＢＴの電圧均等化対策例は，特許文献３の図５，図９などに記載されている。
従って、本発明の課題は、マルチレベル電力変換回路において、同時にオン状態及びオフ状態を維持する機能を備えた少なくとも３個直列接続された半導体スイッチ素子群のオフ時に各半導体スイッチ素子に印加される電圧を主回路に部品を追加することなく極力均等化の方向に低減できる制御方式を提供することである。

上述の課題を解決するために、第１の発明においては、直流から交流，又は交流から直流に変換する電力変換回路であって，１相分の回路として，直流電源回路の正側端子と負側端子間に接続されたダイオードを逆並列接続した半導体スイッチ素子を少なくとも８個直列に接続した第１の半導体スイッチ素子直列回路と、前記直流電源回路の中間電位点に一方の端子が接続された双方向性にスイッチングが可能な双方向性スイッチ素子と、前記第１の半導体スイッチ素子直列回路の半導体スイッチ素子同士の接続点の中の特定の二つの接続点間に接続されるダイオードが逆並列接続された半導体スイッチ素子を直列接続した第２の半導体スイッチ素子直列回路と、前記第２の半導体スイッチ素子直列回路と並列接続されたコンデンサと、を備え、前記第２の半導体スイッチ素子直列回路の中間接続点に前記双方向性スイッチ素子の他方の端子を接続したマルチレベル電力変換回路であって、前記直流電源回路の正側端子又は負側端子に接続された同時にオン状態及びオフ状態を維持する機能を備えた少なくとも３個直列接続された半導体スイッチ素子群のターンオフ動作において，前記少なくとも３個直列接続された直列スイッチ素子群の内，最初にいずれか１個の半導体スイッチ素子のみをターンオフさせ，残りの半導体スイッチ素子は前記最初にターンオフした半導体スイッチ素子のターンオフ完了時点より時間を遅らせてターンオフさせる。

上記ターンオフさせた後、前記直流の正側電位又は負側電位に接続された少なくとも３個直列接続された半導体スイッチ素子群が全てターンオフした後に，最初にターンオフさせた半導体スイッチ素子を所定時間ターンオンさせる。

第２の発明においては、第１の発明におけるマルチレベル電力変換回路の制御方式において，前記直流の正側電位又は負側電位に接続された少なくとも３個直列接続された半導体スイッチ素子群の中で，最初にターンオフさせる半導体スイッチ素子を，順次切り換える。

第３の発明においては、第１〜第３の発明の何れかのマルチレベル電力変換回路の制御方式を、７レベル以上の電位で構成した交流電圧を出力するマルチレベル電力変換回路に適用する。

本発明では、マルチレベル電力変換回路において、同時にオン状態及びオフ状態を維持する機能を備えた少なくとも３個直列接続された半導体スイッチ素子群をオフさせる制御方式として、直列接続された半導体スイッチ素子群の内，最初にいずれか１個の半導体スイッチ素子のみをターンオフさせ，残りの半導体スイッチ素子は最初にターンオフさせた半導体スイッチ素子のターンオフ時点より時間を遅らせてターンオフさせる。さらに全てがターンオフ完了後に、最初にターンオフさせた半導体スイッチ素子を所定時間ターンオンさせるようにしている。
この結果、主回路に部品を付加することなく直列接続された各半導体スイッチ素子に印加される電圧をより均等化させることが可能となる。

本発明の実施例を示す制御アルゴリズムである。本発明の実施例を示す制御信号例を示すタイムチャート図である。図２に示す各時刻における各ＩＧＢＴへの印加電圧を示す図である。５レベル変換回路によるインバータ回路例である。マルチレベル変換回路の基本形１である。マルチレベル変換回路の基本形２である。マルチレベル変換回路の基本形に基づいた７レベル変換回路例である。双方向性スイッチ回路例である。５レベルインバータの出力線間電圧波形例である。５レベルインバータの動作遷移図である。

本発明の要点は、直流電源回路の正側端子と負側端子間に接続した半導体スイッチ素子を少なくとも８個直列接続した第１の半導体スイッチ素子直列回路と、前記直流電源回路の中間電位点に一方の端子が接続された双方向性スイッチ素子と、前記第１の半導体スイッチ素子直列回路の接続点の中の特定の二つの接続点間に接続される第２の半導体スイッチ素子直列回路と、前記第２の半導体スイッチ素子直列回路と並列接続されるコンデンサと、を備え、前記第２の半導体スイッチ素子直列回路の中間接続点に前記双方向性スイッチ素子の他方の端子を接続したマルチレベル電力変換回路であって、前記直流電源回路の正側端子又は負側端子に接続された同時にオン状態及びオフ状態を維持する機能を備えた少なくとも３個直列接続された半導体スイッチ素子群のターンオフ動作において，前記直列スイッチ素子群の内，最初にいずれか１個の半導体スイッチ素子のみをターンオフさせ，残りの半導体スイッチ素子は前記最初にターンオフさせた半導体スイッチ素子のターンオフ完了時点より時間を遅らせてターンオフさせ、さらに全ての半導体スイッチ素子がターンオフ完了した後、最初にターンオフさせた半導体スイッチ素子を短時間オンさせる点である。

図１に、図４に示す５レベル電力変換回路における本発明の実施アルゴリズム図を示す。
スタートブロックＢＬ１後，ブロックＢＬ３でＳ１（Ｓ１又はＳ４のターンオフ判断がなされた場合，ブロックBL４にてＳ１又はＳ４の中の所定の１素子のみをターンオフさせる。この時，ＩＧＢＴ側に電流が流れていた場合，電流の遮断動作が行われるので，この素子にはターンオフ損失が発生し，また電圧Ｅｄがコレクタ・エミッタ間に印加される。その後、所定時間後（タイマーブロックＢＬ５による処理）に，ブロックＢＬ６にてＳ１又はＳ４の直列接続されたその他のスイッチ素子をターンオフさせる。この時、電流の遮断動作はないため，ターンオフ損失は発生せず，また電圧も印加されない。その後、所定時間後（タイマーブロックＢＬ７による処理）に，ブロックＢＬ８にて最初にターンオフさせた素子を短時間オンさせる。この時，この素子には電圧印加がなくなると同時に，その他の素子にはＥｄ/２ずつ電圧が印加される。その後ブロックＢＬ９にてその他の通常のアルゴリズムが実行され，図８に示すように最終的にＳ１（Ｓ１ａ〜Ｓ１ｃ）又はＳ４（Ｓ４ａ〜Ｓ４ｃ）には最大で３Ｅｄが印加される。

最初にターンオフさせるスイッチ素子（ＩＧＢＴ）をＳ１ａとした時の各ＩＧＢＴ（Ｓ１ａ〜Ｓ１ｃ）の駆動信号例を図２に、各時刻における各ＩＧＢＴの電圧を図３に、各々示す。図１０に示す動作遷移図において、ＩＧＢＴＳ１がオフして、電圧ＥｄがＩＧＢＴＳ１ａ〜Ｓ１ｃに印加される動作モードで、ＩＧＢＴＳ１ａ〜Ｓ１ｃがオンしている状態からＳ１へのオフ信号に基づいて、時刻ｔ１で最初にＩＧＢＴＳ１ａをオフさせ、各ＩＧＢＴの電圧が静的に安定した時刻ｔ２でＩＧＢＴＳ１ｂとＳ１ｃをオフさせる。その後ＩＧＢＴＳ１ｂとＳ１ｃのオン状態が静的に安定した時刻ｔ３で最初にオフしたＩＧＢＴＳ１ａを短時間オンさせる。オン時間はＩＧＢＴＳ１ａがオンして電圧が零となり、ＩＧＢＴＳ１ｂとＳ１ｃがＥｄ／２ずつ電圧を分担し安定するまでの時間で、短時間である。時刻ｔ４でＩＧＢＴＳ１ａをオフしてもこの状態は維持される。

この状態で、時刻ｔ５で図１０に示す動作遷移図において、ＩＧＢＴＳ１（Ｓ１ａ〜Ｓ１ｃ）に２Ｅｄが印加されるモードになると、ＩＧＢＴＳ１ａの電圧は零からＥｄ／３に、ＩＧＢＴＳ１ｂとＳ１ｃの電圧はＥｄ／２＋Ｅｄ／３＝５Ｅｄ／６となる。さらに、時刻ｔ６で図１０に示す動作遷移図において、ＩＧＢＴＳ１（Ｓ１ａ〜Ｓ１ｃ）に３Ｅｄが印加されるモードになると、ＩＧＢＴＳ１ａの電圧はＥｄ／３＋Ｅｄ／３＝２Ｅｄ／３に、ＩＧＢＴＳ１ｂとＳ１ｃの電圧は５Ｅｄ／６＋Ｅｄ／３＝７Ｅｄ／６となる。

従って、従来方式ではＩＧＢＴＳ１ａに印加される電圧は５Ｅｄ／３、ＩＧＢＴＳ１ｂとＳ１ｃに印加される電圧は２Ｅｄ／３であり、ＩＧＢＴ素子としては、５Ｅｄ／３に耐える素子が必要であるが、本提案ではＩＧＢＴＳ１ａに印加される電圧は２Ｅｄ／３、ＩＧＢＴＳ１ｂとＳ１ｃに印加される電圧は７Ｅｄ／６であり、ＩＧＢＴ素子としては、７Ｅｄ／６に耐える素子が必要なり、従来に比べて最大印加電圧値が軽減され、耐圧の低いＩＧＢＴを適用することが可能となる。

また、図１で毎回同じスイッチ素子を最初にターンオフさせると，このスイッチ素子のみターンオフ損失が発生し，熱的なアンバランスが発生するので，これを防止するため，ブロックＢＬ９では，最初にターンオフさせるスイッチ素子を毎回（もしくは数回ごとに），順次切り換え，熱的なアンバランスを低減させる。
また、ＩＧＢＴＳ４ａ〜Ｓ４ｃについても同様の動作となるので、説明は省略する。

図７にフライングキャパシタを用いた７レベル変換回路の1相分の構成を示す。実施例１に示した５レベル変換回路を７レベルに拡張した構成である。ＤＰ１，ＤＰ２が直列に接続された直流電源（電圧は３Ｅｄ×２）で，正側電位をＰ，負側電位をＮ，中点電位をＭとしている。

Ｓ１ａ〜Ｓ１ｄ、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６ａ〜Ｓ６ｄが直流電源の正側電位Ｐと負側電位Ｎとの間に１２個直列接続されているダイオードを逆並列接続したＩＧＢＴからなる第１の半導体スイッチ素子直列回路である。Ｓ９〜Ｓ１２は，ＩＧＢＴＳ１ｄとＳ２との接続点と，ＩＧＢＴＳ５とＳ６ａとの接続点との間に４個直列接続されたダイオードを逆並列接続したＩＧＢＴからなる第２の半導体スイッチ素子直列回路である。Ｓ７，Ｓ８は直流電源の中点電位であるＭ電位と，ＩＧＢＴＳ１０とＳ１１との接続点との間に接続された双方向性のスイッチ素子で，図４に示すように逆耐圧を有するＩＧＢＴを逆並列接続するか，もしくは図８（ａ），図８（ｂ）に示すように逆耐圧を有しないＩＧＢＴとダイオードとを組み合わせで構成できる。

また、Ｃ３がフライングキャパシタと呼ばれるコンデンサで，第２の半導体スイッチ素子直列回路（ＩＧＢＴＳ９〜Ｓ１２の直列回路）と並列に接続される。コンデンサＣ３の両端の平均的な電圧は２Ｅｄに制御される。Ｃ２はＩＧＢＴＳ３とＳ４の直列回路と並列接続されたフライングキャパシタで、コンデンサＣ１の両端の平均的な電圧はＥｄに制御される。Ｃ４はＩＧＢＴＳ１０とＳ１１の直列回路と並列接続されたフライングキャパシタで、コンデンサＣ４の両端の平均的な電圧はＥｄに制御される。ここで直流電源のＰ電位又はＮ電位と，フライングキャパシタの正側電位又は負側電位間に接続されているＩＧＢＴＳ１ａ〜Ｓ１ｄ又はＳ６ａ〜Ｓ６ｄが４直列となっている理由は，この間に印加される電圧の最大値に応じて，全てのＩＧＢＴを同一電圧定格とするためである。

この様な構成においても、５レベル変換回路と同様に、図1に示す制御方式を適用可能である。図１のブロックＢＬ３は「Ｓ１又はＳ６ターンオフ？」となる。詳細な説明は実施例１と同様であるので、省略するが、結果は下記となる。
例えば、ＩＧＢＴＳ１ａからＳ１ｄを従来のように一括で遮断すると、ＩＧＢＴＳ１ａが最初に遮断された場合、ＩＧＢＴＳ１ａの電圧はＥｄ＋３Ｅｄ／４＝７Ｅｄ／４に、ＩＧＢＴＳ１ｂ〜Ｓ１ｄの電圧は３Ｅｄ／４となり、ＩＧＢＴとしては７Ｅｄ／４に耐える素子が必要となる。また、本発明の制御方式を適用すると、ＩＧＢＴＳ１ａの電圧は３Ｅｄ／４に、ＩＧＢＴＳ１ｂ〜Ｓ１ｄの電圧はＥｄ／３＋３Ｅｄ／４＝１３Ｅｄ／１２となり、ＩＧＢＴとしては１３Ｅｄ／１２に耐える素子が必要となる。
実施例１と同様に、従来方式と比べて最大印加電圧値が軽減され、耐圧の低いＩＧＢＴを適用することが可能となる。

また、図１で毎回同じスイッチ素子を最初にターンオフさせると，このスイッチ素子のみターンオフ損失が発生し，熱的なアンバランスが発生するので，これを防止するため，ブロックＢＬ９では，最初にターンオフさせるスイッチ素子を毎回（もしくは数回ごとに），順次切り換え，熱的なアンバランスを低減させる。
また、ＩＧＢＴＳ６ａ〜Ｓ６ｄについても同様の動作となるので、説明は省略する。

本実施回路例では，５レベル変換回路と７レベル変換回路例の場合について示したが，図５又は図６の回路に基づき，直流電圧の中間電位点に双方向性のスイッチ素子を接続して構成した９レベル以上のマルチレベル変換器においても，適用可能である。

本発明は、正側電位Ｐ，負側電位Ｎ，中点電位Ｍを備えた直流電源から５レベル以上のマルチレベルの変換回路を耐圧の同じ半導体素子で構成する場合の直列接続した半導体素子の電圧バランスを部品を追加せずに実現する制御方式であり、高電圧電動機駆動装置、系統連系用電力変換装置などへの適用が可能である。

ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４・・・直流電源ＡＣＭ・・・交流電動機
Ｓ１、Ｓ１ａ〜Ｓ１ｄ、Ｓ２〜Ｓ５、Ｓ４ａ〜Ｓ４ｃ、Ｓ６ａ〜Ｓ６ｄ・・・ＩＧＢＴ
Ｓ７〜Ｓ１２・・・ＩＧＢＴＣ１〜Ｃ４・・・コンデンサ
ＡＣＳ１、ＡＣＳ２・・・双方向性スイッチ素子

Claims

直流から交流，又は交流から直流に変換する電力変換回路であって，１相分の回路として，直流電源回路の正側端子と負側端子間に接続されたダイオードを逆並列接続した半導体スイッチ素子を少なくとも８個直列に接続した第１の半導体スイッチ素子直列回路と、前記直流電源回路の中間電位点に一方の端子が接続された双方向性にスイッチングが可能な双方向性スイッチ素子と、前記第１の半導体スイッチ素子直列回路の半導体スイッチ素子同士の接続点の中の特定の二つの接続点間に接続されるダイオードが逆並列接続された半導体スイッチ素子を直列接続した第２の半導体スイッチ素子直列回路と、前記第２の半導体スイッチ素子直列回路と並列接続されたコンデンサと、を備え、
前記第２の半導体スイッチ素子直列回路の中間接続点に前記双方向性スイッチ素子の他方の端子を接続したマルチレベル電力変換回路であって、前記直流電源回路の正側端子又は負側端子に接続された同時にオン状態及びオフ状態を維持する機能を備えた少なくとも３個直列接続された半導体スイッチ素子群のターンオフ動作において，前記少なくとも３個直列接続された直列スイッチ素子群の内，最初にいずれか１個の半導体スイッチ素子のみをターンオフさせ，残りの半導体スイッチ素子は前記最初にターンオフした半導体スイッチ素子のターンオフ完了時点より時間を遅らせてターンオフさせた後に、前記最初にターンオフさせた半導体スイッチ素子を所定時間ターンオンさせる
を特徴とするマルチレベル電力変換回路の制御方式。
請求項１に記載のマルチレベル電力変換回路の制御方式において，前記直流の正側電位又は負側電位に接続された少なくとも３個直列接続された半導体スイッチ素子群の中で，最初にターンオフさせる半導体スイッチ素子を，順次切り換えることを特徴とするマルチレベル電力変換回路の制御方式。
請求項１から請求項２の何れか１項に記載のマルチレベル電力変換回路の制御方式を、７レベル以上の電位で構成した交流電圧を出力するマルチレベル電力変換回路に適用することを特徴とするマルチレベル電力変換回路の制御方式。