WO2014190669A1 - 一种阵列基板、制备方法以及显示装置 - Google Patents

一种阵列基板、制备方法以及显示装置 Download PDF

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WO2014190669A1
WO2014190669A1 PCT/CN2013/086497 CN2013086497W WO2014190669A1 WO 2014190669 A1 WO2014190669 A1 WO 2014190669A1 CN 2013086497 W CN2013086497 W CN 2013086497W WO 2014190669 A1 WO2014190669 A1 WO 2014190669A1
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insulating layer
gate insulating
electrode plate
gate
drain
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PCT/CN2013/086497
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刘政
任章淳
左岳平
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京东方科技集团股份有限公司
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors

Definitions

  • Embodiments of the present invention relate to display devices, and more particularly to an array substrate, a method of fabricating the same, and a display device having the array substrate. Background technique
  • Thin Film Transistor is the main driving device of flat panel display panels, which is directly related to the development direction of high performance flat panel display devices.
  • the thin film transistor has various structures, and the material of the thin film transistor for preparing the corresponding structure is also various.
  • the low temperature polysilicon has a mobility of up to several tens or even hundreds of times of the amorphous silicon, and therefore, the low temperature polysilicon material is used to form a size.
  • Small thin-film transistors can achieve greater driving capability than thin-film transistors formed using amorphous silicon materials, and low-temperature polysilicon thin film transistors have received attention from research institutions and display panel manufacturers.
  • a low-temperature polysilicon thin film transistor capable of providing high image quality and high resolution has begun to appear on the market and is constantly evolving. It is a liquid crystal display device (LCD) or an organic electroluminescence display device (Organic Light-Emitting Device). : The cartridge is called OLED) to provide better display quality.
  • LCD liquid crystal display device
  • OLED Organic Light-Emitting Device
  • the low-temperature polysilicon thin film transistor has the above advantages, in order to realize continuous driving capability in the low-temperature polysilicon thin film transistor array substrate, it is also necessary to simultaneously provide a storage capacitor (capacity of Cs), especially a high-resolution display. In the panel, it is usually necessary to equip the low temperature polysilicon thin film transistor with a large capacity storage capacitor to meet the driving needs.
  • the conventionally used method for preparing a storage capacitor is to directly form a two-electrode plate of a storage capacitor by using a conductive metal material forming a gate and a source/drain, respectively, while preparing a thin film transistor, and then directly adopting a layer.
  • An insulating layer or a gate insulating layer serves as a dielectric layer of the storage capacitor, thereby forming a storage capacitor.
  • the capacity of the storage capacitor directly limits the performance of the high resolution array substrate, which in turn limits the further development of high resolution display devices. Therefore, how to increase the capacity of the storage capacitor in the array substrate while obtaining a thin film transistor having stable driving capability, Reducing the size of the storage capacitor and the size of the pixel structure including the storage capacitor, improving the display quality of the flat panel display device is an urgent problem to be solved.
  • An array substrate, a preparation method, and a display device are provided. The capacity of the storage capacitor in the array substrate is high, and the size of the storage capacitor is reduced.
  • an array substrate including a substrate and a thin film transistor and a storage capacitor formed on the substrate, the thin film transistor including a gate, a source, a drain, and a source, a a gate insulating layer between the drain and the gate, the storage capacitor comprising a first electrode plate, a second electrode plate, and a dielectric layer between the first electrode plate and the second electrode plate, wherein a dielectric constant of a portion of the gate insulating layer adjacent to the source and the drain is less than or equal to a dielectric constant of the dielectric layer.
  • the gate insulating layer includes a first gate insulating layer and a second gate insulating layer, and a dielectric constant of the first gate insulating layer is smaller than a dielectric constant of the second gate insulating layer, a gate insulating layer is adjacent to the source and the drain, and the first electrode plate and the second electrode plate are respectively disposed on upper and lower sides of the second gate insulating layer, and the dielectric layer is the first layer A portion of the second gate insulating layer between the first electrode plate and the second electrode plate.
  • the source and the drain are disposed in the same layer as the first electrode plate, and the first gate insulating layer completely covers the source and the drain, and does not cover the first An electrode plate; the second gate insulating layer completely covers the first gate insulating layer and the first electrode plate; the gate is disposed above the second gate insulating layer and corresponds to the source And a region between the drain and the drain partially overlapping in the forward projection direction, the second electrode plate is disposed above the second gate insulating layer, and The first electrode plates at least partially overlap in the forward projection direction.
  • the source and the drain are disposed in the same layer as the first electrode plate, and the first gate insulating layer completely covers the source and the drain, and does not cover the first electrode plate
  • the second gate insulating layer completely covers the first electrode plate and does not cover a region corresponding to the source and the drain; the gate is disposed above the first gate insulating layer and Corresponding to a region between the source and the drain, and at the same time partially overlapping the source and the drain in a right projection direction, the second electrode plate is disposed on the second gate insulation Above the layer, and with the first electrode plate on the front projection side At least partially overlap upwards.
  • the gate is disposed in the same layer as the second electrode plate, the first gate insulating layer completely covers the gate, and does not cover the second electrode plate; the second gate insulation The layer completely covers the first gate insulating layer and the second electrode plate; the source and the drain are disposed above the second gate insulating layer and correspond to both ends of the gate, and And partially overlapping the gate electrode in a front projection direction, wherein the first electrode plate is disposed above the second gate insulating layer and corresponds to the second electrode plate.
  • the gate is disposed in the same layer as the second electrode plate, the first gate insulating layer completely covers the gate, and the second electrode plate is not covered; the second gate insulating layer is completely covered The second electrode plate does not cover a region corresponding to the gate; the source and the drain are disposed above the first gate insulating layer and correspond to both ends of the gate, And partially overlapping the gate electrode in a front projection direction, wherein the first electrode plate is disposed above the second gate insulating layer and corresponds to the second electrode plate.
  • the first gate insulating layer is formed of silicon oxide, the first gate insulating layer is a single layer structure; and the second gate insulating layer is formed of at least one of silicon oxide and silicon nitride.
  • the second gate insulating layer is a single layer structure or a multilayer structure.
  • the first gate insulating layer has a thickness ranging from 300A to 1500A
  • the second gate insulating layer has a thickness ranging from 200A to 800A.
  • the source, the drain and the first electrode plate are formed by low temperature polysilicon, and the source, the drain and the first electrode plate have a thickness ranging from 100A to 3000A;
  • the gate electrode and the second electrode plate are formed of at least one of molybdenum, molybdenum-niobium alloy, aluminum, aluminum-niobium alloy, titanium and copper, and the gate electrode and the second electrode plate have a thickness ranging from 100 ⁇ -800 ⁇ .
  • the array substrate further includes a buffer layer, the buffer layer is a single layer structure or a multi-layer structure, and the buffer layer is formed by using at least one of silicon oxide and silicon nitride, and the buffer layer is disposed. Between the substrate and the source, the drain, and the first electrode plate; or the buffer layer is disposed between the substrate and the gate and the second electrode plate.
  • the array substrate further includes an interlayer insulating layer and an extraction electrode
  • the extraction electrode includes a first electrode and a second electrode
  • the interlayer insulating layer is disposed on the thin film transistor and the storage capacitor Upper
  • a region corresponding to the source and the drain of the interlayer insulating layer is respectively provided with a first via and a second via
  • the source passes through the first via and the first An electrode is electrically connected
  • the drain is electrically connected to the second electrode through a second via.
  • a display device is provided that includes one of the array substrates described above.
  • a method of fabricating an array substrate including the steps of forming a thin film transistor and a storage capacitor on a substrate, the step of forming the thin film transistor including the steps of forming a gate, a source, and a drain, and a step of forming a gate insulating layer between the source, the drain and the gate, and the step of forming the storage capacitor includes forming a first electrode plate, a second electrode plate, and the first electrode plate and the a step of forming a dielectric layer between the second electrode plates, wherein a portion of the gate insulating layer adjacent to the source and the drain has a dielectric constant less than or equal to a dielectric constant of the dielectric layer.
  • the step of forming the gate insulating layer includes the steps of forming a first gate insulating layer and a second gate insulating layer, wherein a dielectric constant of the first gate insulating layer is smaller than a dielectric constant of the second gate insulating layer An electric constant, the first gate insulating layer is adjacent to the source and the drain, and the first electrode plate and the second electrode plate are formed on upper and lower sides of the second gate insulating layer, The dielectric layer is a portion of the second gate insulating layer between the first electrode plate and the second electrode plate.
  • the step of forming a thin film transistor and a storage capacitor on the substrate includes: step S1, forming a buffer layer on the substrate; step S2, forming an amorphous silicon layer on the buffer layer, the amorphous The silicon layer is crystallized to form a polysilicon layer, and the polysilicon layer is patterned to form a pattern including an active layer silicon island and an electrode plate silicon island; and step S3, forming on the substrate completing step S2 includes a pattern of a gate insulating layer, the first gate insulating layer completely covering the source and the drain, and not covering the first electrode plate, and forming in the silicon island of the electrode plate by ion implantation a first electrode plate; step S4, forming a pattern including a second gate insulating layer on the substrate completing step S3, the second gate insulating layer completely covering the first gate insulating layer and the first An electrode plate; step S5, forming a pattern including a gate electrode and a second electrode plate over the second gate insulating layer on the substrate completing
  • Step S4 and step S5 may be replaced by step S4' and step S5', respectively.
  • Step S4' forming a pattern including a second gate insulating layer on the substrate on which step S3 is completed, the second gate insulating layer is completely covered.
  • the first electrode plate does not cover a region corresponding to the source and the drain; step S5', the base of step S4' is completed Forming a pattern including a gate over the first gate insulating layer, the gate being formed to correspond to a region between the source and the drain, and simultaneously with the source and the gate Forming a drain partially overlapping in a forward projection direction; forming a pattern including a second electrode plate over the second gate insulating layer, the second electrode plate and the first electrode plate at least partially overlapping in a right projection direction .
  • the step of forming a thin film transistor and a storage capacitor on the substrate includes: step S1, forming a buffer layer on the substrate; and step S2, forming a pattern including a gate electrode and a second electrode plate on the buffer layer Step S3, forming a pattern including a first gate insulating layer on the substrate completing step S2, the first gate insulating layer completely covering the gate electrode and not covering the second electrode plate; Step S4, Forming a pattern including a second gate insulating layer on the substrate completing step S3, the second gate insulating layer completely covering the first gate insulating layer and the second electrode plate; or, step S4, being completed Forming a pattern including a second gate insulating layer on the substrate of step S3, the second gate insulating layer completely covering the second electrode plate and not covering an area corresponding to the gate; Step S5, in completion Forming an amorphous silicon layer on the substrate of step S4, and crystallizing the amorphous silicon layer to form a polysilicon layer, and patterning the polysilicon layer to
  • the preparation method further includes a step of forming a pattern including an interlayer insulating layer and an extraction electrode over the thin film transistor and the storage capacitor, the extraction electrode including a first electrode and a second electrode, a region corresponding to the source and the drain in the interlayer insulating layer respectively forms a first via and a second via, wherein the source and the first electrode pass through the first via Connected, the drain and the second electrode are electrically connected through the second via.
  • first gate insulating layer and the second gate insulating layer include plasma enhanced chemical vapor deposition, low pressure chemical vapor deposition, atmospheric pressure chemical vapor deposition, electron cyclotron resonance chemical vapor deposition, or sputtering.
  • the first gate insulating layer and the second gate insulating layer are formed by a sputtering method.
  • the thickness of the first gate insulating layer ranges from 300 A to 1500 A, and the thickness of the second gate insulating layer ranges from 200 ⁇ to 800 ⁇ .
  • forming the gate includes sputtering, thermal evaporation, plasma enhanced chemical vapor deposition, low pressure chemical vapor deposition, atmospheric pressure chemical vapor deposition.
  • FIG. 1 is a cross-sectional view of an array substrate in the prior art
  • Embodiment 2 is a cross-sectional view of an array substrate in Embodiment 1 of the present invention.
  • FIG. 3 is a cross-sectional view showing each step in the process of fabricating the array substrate of FIG. 2, wherein FIG. 3A is a cross-sectional view showing a buffer layer; FIGS. 3B-1 and 3B-2 are cross-sectional views showing a polysilicon layer; and FIG. 3C is a first gate.
  • FIG. 3D is a cross-sectional view showing a second gate insulating layer;
  • FIGS. 3E-1 and 3E-2 are cross-sectional views showing a pattern including a gate electrode and a second electrode plate;
  • FIG. 3F is a forming source.
  • FIG. 3G is a cross-sectional view showing a pattern including an interlayer insulating layer and an extraction electrode;
  • Embodiment 4 is a cross-sectional view of an array substrate in Embodiment 2 of the present invention.
  • Figure 5 is a cross-sectional view showing an array substrate in Embodiment 3 of the present invention.
  • Figure 6 is a cross-sectional view showing an array substrate in Embodiment 4 of the present invention.
  • the capacity of the storage capacitor directly restricts the performance of the high-resolution array substrate.
  • the capacity of the storage capacitor is calculated by the following formula (1):
  • ⁇ is the dielectric constant
  • S is the facing area of the capacitor electrode plate
  • k is static.
  • the power constant, d is the distance (or thickness) between the capacitor plates.
  • the capacity of the storage capacitor is related to the distance (or thickness) between the electrode plates and the dielectric constant.
  • the gate insulating layer 4 is used as the dielectric layer between the first electrode plate 61 and the second electrode plate 62.
  • the dielectric layer has a small dielectric constant, and therefore, the capacity of the storage capacitor is also small.
  • the embodiment provides an array substrate including a substrate and a thin film transistor and a storage capacitor formed on the substrate, the thin film transistor including a gate, a source, a drain, and the source and the drain.
  • a gate insulating layer between the gate electrode and the gate electrode, the storage capacitor includes a first electrode plate, a second electrode plate, and a dielectric layer between the first electrode plate and the second electrode plate, wherein A dielectric constant of a portion of the gate insulating layer adjacent to the source and the drain is less than or equal to a dielectric constant of the dielectric layer.
  • the dielectric constant of the dielectric layer of the storage capacitor is greater than or equal to the dielectric constant of the portion of the gate insulating layer adjacent to the source and the drain, so that the capacity of the storage capacitor is high, and the storage capacitor can be reduced. size.
  • a display device comprising the above array substrate.
  • a method for fabricating an array substrate comprising the steps of forming a thin film transistor and a storage capacitor on a substrate, the step of forming the thin film transistor comprising the steps of forming a gate, a source, and a drain, and at the source, the drain a step of forming a gate insulating layer between the pole and the gate, the step of forming the storage capacitor includes forming a first electrode plate, a second electrode plate, and between the first electrode plate and the second electrode plate a step of forming a dielectric layer, wherein a portion of the gate insulating layer adjacent to the source and the drain has a dielectric constant less than or equal to a dielectric constant of the dielectric layer.
  • an array substrate includes a substrate 1, a buffer layer 2 formed on the substrate 1, and a thin film transistor and a storage capacitor formed over the buffer layer 2, the thin film transistor including a gate 34.
  • the storage capacitor includes a first electrode plate 61 and a second An electrode plate 62 and a dielectric layer between the first electrode plate 61 and the second electrode plate 62
  • the gate insulating layer 4 includes a first gate insulating layer 41 and a second gate insulating layer 42
  • the first The dielectric constant of the gate insulating layer 41 is smaller than the dielectric constant of the second gate insulating layer 42 .
  • the first gate insulating layer 41 is adjacent to the source 31 and the drain 32, and the first electrode plate 61 And the second electrode plate 62
  • the dielectric layer is a portion of the second gate insulating layer 42 between the first electrode plate 61 and the second electrode plate 62.
  • the array substrate further includes an interlayer insulating layer 7 and an extraction electrode, and the extraction electrode includes a first electrode 81 and a second electrode 82, and the interlayer insulation
  • the layer 7 is disposed above the thin film transistor and the storage capacitor, and a region corresponding to the source 31 and the drain 32 of the interlayer insulating layer 7 is respectively provided with a first via and a second via
  • the source 31 is electrically connected to the first electrode 81 through the first via
  • the drain 32 is electrically connected to the second electrode 82 through a second via.
  • the source 31 and the drain 32 are disposed in the same layer as the first electrode plate 61, and the first gate insulating layer 41 completely covers the source 31 and the drain 32, and is not covered.
  • the first electrode plate 61; the second gate insulating layer 42 completely covers the first gate insulating layer 41 and the first electrode plate 61;
  • the gate electrode 34 is disposed on the second gate insulating layer 42 a portion corresponding to a region between the source 31 and the drain 32 and at the same time partially overlapping the source 31 and the drain 32 in a front projection direction
  • the second electrode plate 62 is disposed above the second gate insulating layer 42 and at least partially overlaps the first electrode plate 61 in a right projection direction.
  • the first gate insulating layer 41 is formed of a silicon oxide material, the first gate insulating layer 41 is a single layer structure; and the second gate insulating layer 42 is made of a silicon oxide material or a silicon nitride material. At least one of the second gate insulating layers 42 is a single layer structure or a stacked structure of a plurality of sublayers.
  • the thickness of the first gate insulating layer 41 ranges from 300A to 1500A
  • the thickness of the second gate insulating layer 42 ranges from 200A to 800A.
  • the source 31, the drain 32 and the first electrode plate 61 are formed of a low temperature polysilicon material, and the thickness of the source 31, the drain 32 and the first electrode plate 61 are in the range of 100A-3000A;
  • the gate electrode 34 and the second electrode plate 62 are formed of at least one of molybdenum, molybdenum-niobium alloy, aluminum, aluminum-niobium alloy, titanium and copper, and the gate electrode 34 and the first electrode
  • the thickness of the two electrode plates 62 ranges from 100 ⁇ to 800 ⁇ .
  • the above-mentioned array substrate may further include a buffer layer 2, which is a single-layer structure or a stacked structure of a plurality of sub-layers, and the buffer layer 2 is made of silicon oxide material or silicon nitride. At least one of the materials is formed.
  • the thin film transistor is a top gate type structure, and the buffer layer 2 is disposed on the substrate 1 and the source 31, the drain 32, and the first electrode plate. Between 61.
  • a method for fabricating an array substrate includes the steps of forming a thin film transistor and a storage capacitor on a substrate, and the step of forming the thin film transistor includes the steps of forming a gate, a source, and a drain, and at the source, the a step of forming a gate insulating layer between the drain and the gate, the step of forming the storage capacitor includes the steps of forming a first electrode plate and a second electrode plate, wherein the step of forming the gate insulating layer includes forming a step of the first gate insulating layer and a second gate insulating layer, wherein a dielectric constant of the first gate insulating layer is smaller than a dielectric constant of the second gate insulating layer, the first gate insulating layer is adjacent to the source
  • the drain electrode, the first electrode plate and the second electrode plate are formed on upper and lower sides of the second gate insulating layer, and the dielectric layer is located in the second gate insulating layer A portion between an electrode plate and the second electrode plate.
  • the preparation method may include the following steps:
  • step S1 a buffer layer is formed on the substrate.
  • a plasma enhanced chemical vapor deposition (PECVD) method and a low pressure chemical vapor deposition method (Low Pressure Chemical Vapor Deposition: Buffer layer is formed by LPCVD, Atmospheric Pressure Chemical Vapor Deposition (APCVD) or Electron Cyclotron Resonance Chemical Vapor Deposition (ECR-CVD) or subtractive mode.
  • the buffer layer 2 may be a single layer of silicon oxide, silicon nitride or a combination thereof, and has a thickness ranging from 300 A to 10,000 A, for example, a thickness ranging from 500 A to 4000 A and a deposition temperature of 600 ° C or less.
  • the substrate 1 is made of a transparent material such as glass and is pre-cleaned.
  • the buffer layer 2 serves to block diffusion of impurities contained in the substrate 1 into the active layer of the thin film transistor (TFT) to prevent influence on characteristics such as threshold voltage and leakage current of the TFT.
  • TFT thin film transistor
  • the buffer layer 2 since the content of metal impurities such as aluminum, bismuth and sodium in the conventional alkali glass is high, it is easy to diffuse metal impurities in the high-temperature treatment process, and thus the substrate 1 can be made of alkali-free glass.
  • step S2 an amorphous silicon layer is formed on the buffer layer, and the amorphous silicon layer is crystallized to form a polysilicon layer, and the polysilicon layer is patterned to form an active layer silicon island and an electrode.
  • the graphic of the board of the island is not limited to, but not limited to, silicon dioxide, silicon nitride, silicon nitride, silicon nitride, silicon nitride, silicon nitride, and the polysilicon layer is patterned to form an active layer silicon island and an electrode. The graphic of the board of the island.
  • the buffer layer 2 is deposited by deposition.
  • the deposition method includes a plasma enhanced chemical vapor deposition method, a low pressure chemical vapor deposition method, a deposition temperature of 600 ° C or less, and a thickness of the amorphous silicon layer ranging from 100 A to 3000 A, such as a thickness The range may be 500A-1000A; crystallization of the amorphous silicon layer includes conversion of the amorphous silicon layer into the polysilicon layer 33 by using an excimer laser crystallization method, a metal induced crystallization method or a solid phase crystallization method.
  • the specific process and the structure of the thin film transistor will be different by using different crystallization methods.
  • the impurity doping is mainly doping of the source and drain regions (P-type doping or N-type doping).
  • a patterned layer silicon island is formed in the polysilicon layer 33 by a patterning process.
  • the patterning process may include only a photolithography process, or may include a photolithography process and an etching step, and may also include other processes for forming a predetermined pattern, such as printing, inkjet, etc.; the photolithography process, including film formation, exposure A process of forming a pattern using a photoresist, a mask, an exposure machine, or the like in a process such as development.
  • the corresponding patterning process can be selected in accordance with the structure formed in the embodiment of the present invention.
  • a photoresist is formed on the polysilicon layer 33, the photoresist is exposed and developed, and then the polysilicon layer 33 is dry etched to form an active layer silicon island 33a and an electrode plate.
  • step S3 Forming, in step S3, a pattern including a first gate insulating layer on the substrate on which step S2 is completed, the first gate insulating layer completely covering the source and the drain, and not covering the first electrode a plate, and the first electrode plate is formed in the electrode island silicon island by ion implantation.
  • the active layer silicon island 33a and the electrode plate silicon island 33b are used in plasma enhanced chemical vapor deposition, low pressure chemical vapor deposition, atmospheric pressure chemical vapor deposition, electron cyclotron resonance chemical vapor deposition or sputtering.
  • a first gate insulating film is formed on the upper side, and the deposition temperature is 600 ° C or less.
  • a photoresist is formed on the first gate insulating layer film, and the photoresist is exposed and developed to form a mask layer 41a, and the mask layer 41a is Corresponding photoresist in the region other than the edge region of the electrode island silicon island 33b is removed, thereby exposing the first gate insulating layer film region corresponding to the region where the first electrode plate is to be formed, corresponding to the exposed region
  • the gate insulating layer film portion is the region to be etched 41b (ie, the region to be etched in the first gate insulating layer film is defined), and the corresponding electrode plate silicon island 33b region of the exposed region is the region to be implanted 33c (ie, defined An ion implantation region of the first electrode plate 61 is formed in the polysilicon layer 33).
  • the reticle in the lithography process can directly use the reticle of the storage capacitor in the usual process without having to be additionally designed, so that no additional reticle design and fabrication cost are required.
  • the first gate insulating layer 41 may be formed of a single-layer silicon oxide material, and the silicon oxide material may form a good interface contact with the active layer (active layer silicon island 33a) underneath, thereby improving the thin film transistor. Electrical performance.
  • the first gate insulating layer 41 has a thickness of 300A-1500A, or a suitable thickness is selected according to a specific process requirement.
  • the ion implantation method includes an ion implantation method with a mass analyzer, an ion cloud injection method without a mass analyzer, a plasma implantation method, or a solid state diffusion injection method.
  • the main implant ion implantation method may be employed, and the implantation region 33c is subjected to heavy dose implantation to form the first electrode plate 61 of the storage capacitor.
  • the injection medium is a boron-containing element and/or a phosphorus-containing gas, and one way may be to use a boron-containing element such as B 2 H 6 /H 2 (in a ratio of 5% to 15%).
  • the gas acts as an injection medium; the implantation energy ranges from 10 to 200 keV, for example, the energy range may be 40-100 keV; the implantation dose ranges from lxlO u -lxl0 2G atoms/cm 3 , for example, the implantation dose range may be Ixl0 13 -8xl0 15 atoms/cm 3 ; Alternatively, a mixed gas containing a phosphorus element such as PH 3 /H 2 may be used as the injection medium, and the implantation energy and the implantation dose are similar to those of the above 3 ⁇ 4 / 3 ⁇ 4 , which will not be described in detail herein.
  • the region to be etched 41b of the first gate insulating layer film is dry etched or wet etched to form the first gate insulating layer 41.
  • a fluorine-containing gas such as SF 6 , CF 4 , CHF 3 or a mixed gas of the above gas and 0 2 may be used as an etching medium in a reactive ion etching machine or plasma etching. Etching is performed in a machine or a reactive coupled plasma etching machine or the like.
  • a hydrofluoric acid solution or a hydrofluoric acid solution to which a corrosion inhibitor is added may be used as an etching medium, and the first gate insulating layer film of the portion to be etched 41b is removed by etching at normal temperature or high temperature.
  • the above two etching methods can obtain better etching effects in the present embodiment.
  • the remaining photoresist can be removed by a usual stripping process.
  • the first electrode plate is formed by ion implantation and passed in this step.
  • the process sequence of etching to form the first gate insulating layer can be exchanged, and in the actual production process, the process sequence can be flexibly adjusted as needed.
  • step S4 a pattern including a second gate insulating layer is formed on the substrate on which step S3 is completed, the second gate insulating layer completely covering the first gate insulating layer and the first electrode plate.
  • the second gate insulating layer 42 is formed by plasma enhanced chemical vapor deposition, low pressure chemical vapor deposition, atmospheric pressure chemical vapor deposition, electron cyclotron resonance chemical vapor deposition or sputtering.
  • the deposition temperature is less than or equal to 600 °C.
  • the second gate insulating layer 42 may form a stack of a plurality of sub-layers by using a single-layer silicon oxide material, a silicon nitride material, or at least one of the two materials.
  • the thickness of the second gate insulating layer 42 can be as thin as possible, and can be formed using a silicon nitride material having a large dielectric constant.
  • the thickness of the second gate insulating layer 42 ranges from 200A to 800A, or a suitable thickness is selected according to a specific process.
  • step S5 on the substrate completing step S4, a pattern including a gate electrode and a second electrode plate is formed over the second gate insulating layer 42, the gate electrode being formed to correspond to the source and the gate A region between the drains is partially overlapped with the source and the drain in a right projection direction, and the second electrode plate and the first electrode plate at least partially overlap in a right projection direction.
  • a sputtering method, a thermal evaporation method, a plasma enhanced chemical vapor deposition method, and a low pressure chemical vapor deposition method are used above the second gate insulating layer 42.
  • the first metal layer 340 is formed of a metal or a metal alloy, such as a conductive material such as molybdenum or molybdenum alloy, and the gate electrode 34 and the second electrode plate 62 have a thickness ranging from 1000 A to 8000 A, for example, the thickness may be 2500 A. -4000A.
  • the storage capacitor can obtain a larger capacitance capacity in a smaller size. (more than 2 times higher than the prior art), and also effectively reduce the size occupied by the storage capacitor on the array substrate, so that the array The density of the pixel regions within the substrate can be further increased, providing a guarantee for the preparation of high resolution display panels.
  • step S6 on the substrate on which step S5 is completed, the source and the drain are formed on both sides of the active layer silicon island by ion implantation.
  • the source is formed on both sides of the active layer silicon island 33a.
  • the ion implantation method includes an ion implantation method with a mass analyzer, an ion cloud injection method without a mass analyzer, a plasma implantation method, or a solid state diffusion injection method.
  • the injection medium is a boron-containing element and/or a phosphorus-containing element gas, for example, a mixed gas containing a boron element such as B 2 H 6 /H 2 (in a ratio of 5% to 15%) may be used as the injection.
  • the implantation energy range is 10-200 keV, for example, the implantation energy range is 40-100 keV; the implantation dose range is Ixl0 u -lxl0 2 () atoms/cm 3 , for example: 3 ⁇ 4 port injection dose range is Ixl0 13 -8xl0 15 atoms/ Cm 3 .
  • the thin film transistor is activated by an excimer laser annealing method (Excimer Laser Annealling: ELA) or a furnace annealing method. In this embodiment, the thin film transistor can be subjected to activation heat treatment by furnace annealing.
  • the furnace annealing method has the advantages of economy, single tube, and uniformity.
  • the annealing temperature ranges from 300 ° C to 600 ° C, and the annealing time range is 0.5-4 hours, for example, the time range may be 1-3 hours.
  • step S4 step S5 and step S6 can be reversed, that is, in the embodiment, the source and the drain can also be formed by ion implantation, and then the first step is formed by the patterning process.
  • the second gate insulating layer is then formed into a pattern including the gate electrode and the first electrode plate.
  • the process sequence can be flexibly adjusted as needed.
  • the preparation method further includes a step S7 of forming an interlayer insulating layer over the thin film transistor and the storage capacitor;
  • the preparation method may further include forming a pattern including a first via hole, a second via hole, and an extraction electrode, respectively, in a region of the interlayer insulating layer corresponding to the source and the drain, the extracting
  • the electrode includes a first electrode and a second electrode, the source is electrically connected to the first electrode through the first via, and the drain and the second electrode are electrically connected through the second via.
  • an interlayer insulating layer 7 is deposited over the thin film transistor and the storage capacitor, and the interlayer insulating layer 7 has a thickness ranging from 3000 A to 9000 A, for example, a thickness range may be It is 4000A-6000A.
  • the deposition method is the same as the deposition of the first gate insulating layer and the second gate insulating layer by plasma enhanced chemical vapor deposition, low pressure chemical vapor deposition, atmospheric pressure chemical vapor deposition or electron cyclotron resonance chemical vapor deposition.
  • the insulating layer 7 has a deposition temperature of 600 ° C or less.
  • the interlayer insulating layer 7 may be formed by laminating a plurality of sub-layers of a single-layer silicon oxide material or a silicon oxide material or a silicon nitride material.
  • a mask layer is formed on the interlayer insulating layer 7 by a photolithography process, and the first via hole and the second via hole are formed by dry etching.
  • the dry etching may be performed by plasma etching, reactive ion etching, inductively coupled plasma etching, etc., and the etching gas may be a fluorine-containing or chlorine-containing gas such as CF 4 , CHF 3 , SF 6 , CC1 2 .
  • a gas such as F 2 or a mixed gas of the above gas and 0 2 .
  • a second metal is deposited on the interlayer insulating layer 7 by sputtering, thermal evaporation or plasma enhanced chemical vapor deposition, low pressure chemical vapor deposition, atmospheric pressure chemical vapor deposition, electron cyclotron resonance chemical vapor deposition.
  • Floor Forming a mask layer on the second metal layer by a photolithography process, and forming a pattern including the first electrode 81 and the second electrode 82 by wet etching or dry etching, the first electrode 81 penetrating the first The via hole is electrically connected to the source 31, and the second electrode 82 penetrates the second via and is electrically connected to the drain 32.
  • the first electrode 81 is electrically connected to the data line in the array substrate
  • the second electrode 82 is electrically connected to the pixel electrode in the array substrate.
  • the second metal layer is formed of a metal or a metal alloy, such as a conductive material such as molybdenum, molybdenum alloy, aluminum, aluminum alloy, or titanium, and has a thickness ranging from 1000 A to 8000 A. For example, the thickness may range from 250 ⁇ 400 to 400 ⁇ ⁇ .
  • one of the two electrode plates of the storage capacitor is formed by using the same low-temperature amorphous silicon material (which needs to be doped) as the source and drain of the thin film transistor, and the other electrode plate is used.
  • the material for example, silicon oxide
  • the second gate insulating layer is formed of a material having a large dielectric constant (for example, silicon nitride), and the second gate insulating layer between the two electrode plates of the storage capacitor is a dielectric layer.
  • the thickness of the dielectric layer is thinner and the size of the storage capacitor is smaller than that of the existing storage capacitor, so that the capacitance of the design can be achieved by using a small-sized storage capacitor, and the capacitance is reduced.
  • the size of the pixel structure including the storage capacitor provides a guarantee for the preparation of the high resolution display panel.
  • the thin film transistor in the array substrate of this embodiment and the array substrate of the first embodiment is of the top gate type.
  • the difference is that the structure of the first gate insulating layer in the array substrate of this embodiment is different from that of the first embodiment.
  • the source 31 and the drain 32 are disposed in the same layer as the first electrode plate 61, and the first gate insulating layer 41 completely covers the source 31.
  • the drain electrode 32 and the first electrode plate 61 are not covered;
  • the second gate insulating layer 42 completely covers the first electrode plate 61, and is not covered with the source 31 and the drain a corresponding region;
  • the gate 34 is disposed above the first gate insulating layer 41 corresponding to a region between the source 31 and the drain 32, and simultaneously with the source 31 and the
  • the drain electrodes 32 partially overlap in the forward projection direction, and the second electrode plate 62 is disposed above the second gate insulating layer 42 and at least partially overlaps the first electrode plate 61 in the forward projection direction.
  • the method for preparing the array substrate of the embodiment may include the following steps:
  • step S2 an amorphous silicon layer is formed on the buffer layer, the amorphous silicon layer is crystallized to form a polysilicon layer, and the polysilicon layer is patterned to form an active layer silicon island and an electrode.
  • step S3 Forming, in step S3, a pattern including a first gate insulating layer on the substrate on which step S2 is completed, the first gate insulating layer completely covering the source and the drain, and not covering the first electrode a plate, and forming the first electrode plate in the silicon island of the electrode plate by ion implantation;
  • step S4 Forming, in step S4, a pattern including a second gate insulating layer on the substrate on which step S3 is completed, the second gate insulating layer completely covering the first electrode plate, and not covering the source and the The region corresponding to the drain i or
  • step S5 on the substrate completing step S4, a pattern including a gate is formed over the first gate insulating layer, the gate being formed to correspond to between the source and the drain a region, and at the same time partially overlapping the source and the drain in a right projection direction; forming a pattern including a second electrode plate over the second gate insulating layer, the second electrode plate and the first An electrode plate at least partially overlapping in a right projection direction;
  • step S6 on the substrate on which step S5 is completed, the source and the drain are formed on both sides of the active layer silicon island by ion implantation.
  • the difference between this embodiment and the first and second embodiments is that the thin film transistor in the array substrate of the present embodiment is of a bottom gate type.
  • an array substrate includes a substrate 1, a buffer layer 2 formed on the substrate 1, and a thin film transistor and a storage capacitor formed over the buffer layer 2,
  • the thin film transistor includes a gate 34, a source 31, a drain 32, and a gate insulating layer 4 disposed between the source 31, the drain 32 and the gate 34, the storage capacitor including the first
  • the electrode plate 61 and the second electrode plate 62, the gate insulating layer 4 includes a first gate insulating layer 41 and a second gate insulating layer 42, the first gate insulating layer 41 having a dielectric constant smaller than the second gate insulating layer
  • the dielectric constant of the layer 42 is provided on the two sides of the second gate insulating layer 42 by the first electrode plate 61 and the second electrode plate 62, respectively.
  • the buffer layer 2 is disposed between the substrate 2 and the gate electrode 34 and the second electrode plate 62.
  • the gate electrode 34 is disposed in the same layer as the second electrode plate 62.
  • the first gate insulating layer 41 completely covers the gate electrode 34 and does not cover the second electrode plate 62.
  • the second gate insulating layer The layer 42 completely covers the first gate insulating layer 41 and the second electrode plate 62; the source 31 and the drain 32 are disposed above the second gate insulating layer 42 and correspond to the gate
  • the two ends of the first electrode plate 61 are disposed above the second gate insulating layer 42 and correspond to the second electrode plate 62. .
  • the method for preparing the array substrate in this embodiment may include the following steps:
  • step S2 a pattern including a gate electrode and a second electrode plate is formed on the buffer layer; in step S3, a pattern including a first gate insulating layer is formed on the substrate on which step S2 is completed, the first gate An insulating layer completely covering the gate electrode and not covering the second electrode plate;
  • step S4 a pattern including a second gate insulating layer is formed on the substrate on which step S3 is completed, the second gate insulating layer completely covering the first gate insulating layer and the second electrode plate;
  • step S5 an amorphous silicon layer is formed on the substrate on which step S4 is completed, the amorphous silicon layer is crystallized to form a polysilicon layer, and the polysilicon layer is patterned, including a pattern of the source layer silicon island and the silicon island of the electrode plate; the drain, the source and the drain at least partially overlapping the gate in a right projection direction; silicon on the electrode plate by ion implantation A first electrode plate is formed in the island, and the first electrode plate and the second electrode plate overlap in a right projection direction.
  • This embodiment is the same as the thin film transistor in the array substrate of the third embodiment.
  • the difference is that the structure of the second gate insulating layer 42 in the array substrate of this embodiment is different from that of the third embodiment.
  • the gate electrode 34 is disposed in the same layer as the second electrode plate 62 , and the first gate insulating layer 41 completely covers the gate electrode 34 and does not cover the a second electrode plate 62; the second gate insulating layer 42 completely covers the second electrode plate 62 and does not cover a region corresponding to the gate electrode 34; the source electrode 31 and the drain electrode 32 are disposed on Above the first gate insulating layer 41 and corresponding to both ends of the gate 34, and partially overlapping the gate 34 in a right projection direction, the first electrode plate 62 is disposed on the first Above the second gate insulating layer 42 corresponds to the second electrode plate 62.
  • the method for preparing the array substrate of the embodiment may include the following steps:
  • step S2 a pattern including a gate electrode and a second electrode plate is formed on the buffer layer; in step S3, a pattern including a first gate insulating layer is formed on the substrate on which step S2 is completed, the first gate An insulating layer completely covering the gate electrode and not covering the second electrode plate;
  • step S4 Forming, in step S4, a pattern including a second gate insulating layer on the substrate on which step S3 is completed, the second gate insulating layer completely covering the second electrode plate, and not covering the gate corresponding to the gate Area
  • step S5 an amorphous silicon layer is formed on the substrate on which step S4 is completed, the amorphous silicon layer is crystallized to form a polysilicon layer, and the polysilicon layer is patterned to form an active layer silicon.
  • the present invention also provides a display device comprising the array substrate of any of embodiments 1-4.
  • the display device may be a liquid crystal display device or an electroluminescence display device, such as a liquid crystal panel, a liquid crystal television, a mobile phone, a liquid crystal display, etc., including a color filter substrate, and the array substrate in the above embodiment;
  • the display device may also be other types of display devices, such as an electronic reader or the like, which does not include a color filter substrate, but includes the array substrate in the above embodiment.
  • the array substrate of the present invention by changing the material for forming the gate insulating layer between the source, the drain and the gate of the thin film transistor, the electrode plate of the storage capacitor, and the dielectric layer, and adopting the corresponding method for preparing the array substrate,
  • the existing mask forming the storage capacitor and the insulating material with a large dielectric constant reduce the thickness of the dielectric layer in the storage capacitor, effectively increase the capacity of the storage capacitor, and significantly reduce the size of the storage capacitor.
  • the size of the pixel structure including the storage capacitor is reduced, thereby solving the problem that the size of the storage capacitor in the preparation of the low-temperature polysilicon thin film transistor array substrate is large and the resolution is limited, which provides a guarantee for the preparation of the high-resolution display panel, That is, it provides a guarantee for preparing a high resolution liquid crystal display device and an organic electroluminescence display device.

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Abstract

提供一种阵列基板、制备方法以及显示装置。一种阵列基板，包括基板（1）以及形成在基板（1）上的薄膜晶体管和存储电容，薄膜晶体管包括栅极（34）、源极（31）、漏极（32）以及设置于源极（31）、漏极（32）与栅极（34）之间的栅绝缘层（4），存储电容包括第一电极板（61）、第二电极板（62）以及第一电极板（61）与第二电极板（62）之间的电介质层，其中，紧邻源极（31）、漏极（32）的栅绝缘层（4）的介电常数小于等于电介质层的介电常数。阵列基板中的存储电容的电介质层的厚度虽然较小，但存储电容的容量较高，显著减小了存储电容尺寸，减小了包括存储电容的像素结构的尺寸，为高分辨率显示面板的制备提供了保证。

Description

一种阵列基板、 制备方法以及显示装置 技术领域
本发明的实施例涉及显示装置， 尤其涉及一种阵列基板、 制备方法以及 具有该阵列基板的显示装置。 背景技术
随着显示技术的发展， 人们对显示画质的需求日益增长， 高画质、 高分 辨率的平板显示装置的需求越来越普遍，也越来越得到显示面板厂家的重视。
薄膜晶体管（ Thin Film Transistor, 筒称 TFT )是目前平板显示面板的主 要驱动器件， 直接关系到高性能平板显示装置的发展方向。 薄膜晶体管具有 多种结构， 制备相应结构的薄膜晶体管的材料也具有多种， 其中， 低温多晶 硅由于其迁移率可达非晶硅的几十甚至几百倍， 因此， 采用低温多晶硅材料 形成尺寸较小的薄膜晶体管， 可以获得比采用非晶硅材料形成的薄膜晶体管 大的驱动能力， 低温多晶硅薄膜晶体管也因此得到了研究机构及显示面板厂 家的关注。 能够提供高画质、 高分辨率的低温多晶硅薄膜晶体管开始逐渐在 市场上出现并不断发展，为液晶显示装置（ Liquid Crystal Display: 筒称 LCD ) 或有机电致发光显示装置（ Organic Light-Emitting Device: 筒称 OLED )提供 了更好的显示画质。
虽然低温多晶硅薄膜晶体管具有上述优点， 但是， 为了在低温多晶硅薄 膜晶体管阵列基板中实现持续的驱动能力， 还需要同时在其中设置存储电容 器（ Storage Capacitor, 其容量为 Cs ) , 尤其是高分辨率显示面板中， 通常需 要为低温多晶硅薄膜晶体管配备较大容量的存储电容器，才能满足驱动需要。 目前常采用的制备存储电容器的工艺方法是， 在制备薄膜晶体管的同时， 直 接采用形成栅极和源极 /漏极的导电金属材料分别形成存储电容器的两个电 极板， 然后直接采用一层层间绝缘层或者一层栅绝缘层作为存储电容器的电 介质层， 从而形成存储电容器。 存储电容器的容量直接制约着高分辨率阵列 基板的性能， 进而限制了高分辨率显示装置的进一步发展。 因此， 如何提高 阵列基板中存储电容器的容量，同时获得具有稳定的驱动能力的薄膜晶体管， 减小存储电容器的尺寸以及包括存储电容器的像素结构的尺寸， 提高平板显 示装置的显示质量是目前亟待解决的问题。 发明内容 提供一种阵列基板、 制备方法以及显示装置， 该阵列基板中的存储电容器的 容量较高， 减小了存储电容器的尺寸。
在一个示例中， 提供一种阵列基板， 其包括基板以及形成在所述基板上 的薄膜晶体管和存储电容器， 所述薄膜晶体管包括栅极、 源极、 漏极以及设 置于所述源极、 所述漏极与所述栅极之间的栅绝缘层， 所述存储电容器包括 第一电极板、 第二电极板以及所述第一电极板与所述第二电极板之间的电介 质层， 其中， 所述栅绝缘层中与所述源极、 所述漏极紧邻的部分的介电常数 小于等于所述电介质层的介电常数。
在一个示例中， 所述栅绝缘层包括第一栅绝缘层和第二栅绝缘层， 所述 第一栅绝缘层的介电常数小于所述第二栅绝缘层的介电常数， 所述第一栅绝 缘层紧邻所述源极、 所述漏极， 所述第一电极板与所述第二电极板分设在所 述第二栅绝缘层的上下两侧， 所述电介质层为所述第二栅绝缘层中位于所述 第一电极板与所述第二电极板之间的部分。
在一个示例中， 所述源极、 所述漏极与所述第一电极板同层设置， 所述 第一栅绝缘层完全覆盖所述源极与所述漏极、 且未覆盖所述第一电极板； 所 述第二栅绝缘层完全覆盖所述第一栅绝缘层与所述第一电极板； 所述栅极设 置于所述第二栅绝缘层的上方且对应着所述源极和所述漏极之间的区域、 且 同时与所述源极与所述漏极在正投影方向上部分重叠， 所述第二电极板设置 于所述第二栅绝缘层上方、 且与所述第一电极板在正投影方向上至少部分重 叠。 或者， 所述源极、 所述漏极与所述第一电极板同层设置， 所述第一栅绝 缘层完全覆盖所述源极与所述漏极、 且未覆盖所述第一电极板； 所述第二栅 绝缘层完全覆盖所述第一电极板、 且未覆盖与所述源极与所述漏极对应的区 域； 所述栅极设置于所述第一栅绝缘层的上方且对应着所述源极和所述漏极 之间的区域、 且同时与所述源极与所述漏极在正投影方向上部分重叠， 所述 第二电极板设置于所述第二栅绝缘层上方、 且与所述第一电极板在正投影方 向上至少部分重叠。
在一个示例中， 所述栅极与所述第二电极板同层设置， 所述第一栅绝缘 层完全覆盖所述栅极、 且未覆盖所述第二电极板； 所述第二栅绝缘层完全覆 盖所述第一栅绝缘层以及所述第二电极板； 所述源极与所述漏极设置于所述 第二栅绝缘层的上方且对应着所述栅极的两端、 且分别与所述栅极在正投影 方向上部分重叠， 所述第一电极板设置于所述第二栅绝缘层的上方且对应着 所述第二电极板。 或者， 所述栅极与所述第二电极板同层设置， 所述第一栅 绝缘层完全覆盖所述栅极、 且未覆盖所述第二电极板； 所述第二栅绝缘层完 全覆盖所述第二电极板、 且未覆盖与所述栅极对应的区域； 所述源极与所述 漏极设置于所述第一栅绝缘层的上方且对应着所述栅极的两端、 且分别与所 述栅极在正投影方向上部分重叠， 所述第一电极板设置于所述第二栅绝缘层 的上方且对应着所述第二电极板。
在一个示例中， 所述第一栅绝缘层采用氧化硅形成， 所述第一栅绝缘层 为单层结构； 所述第二栅绝缘层采用氧化硅、 氮化硅中的至少一种形成， 所 述第二栅绝缘层为单层结构或多层结构。
在一个示例中， 所述第一栅绝缘层的厚度范围为 300A-1500A, 所述第 二栅绝缘层的厚度范围为 200A-800A。
在一个示例中， 所述源极、 所述漏极与所述第一电极板采用低温多晶硅 形成， 所述源极、 所述漏极与所述第一电极板的厚度范围为 100A-3000A; 所述栅极与所述第二电极板采用钼、 钼铌合金、 铝、 铝钕合金、 钛和铜中的 至少一种形成， 所述栅极和所述第二电极板的厚度范围为 100θΑ-800θΑ。
在一个示例中， 所述阵列基板还包括緩沖层， 所述緩沖层为单层结构或 多层结构， 所述緩沖层采用氧化硅、 氮化硅中的至少一种形成， 所述緩沖层 设置在所述基板与所述源极、 所述漏极、 所述第一电极板之间； 或者， 所述 緩沖层设置在所述基板与所述栅极、 所述第二电极板之间。
在一个示例中， 所述阵列基板还包括层间绝缘层和引出电极， 所述引出 电极包括第一电极和第二电极， 所述层间绝缘层设置在所述薄膜晶体管与所 述存储电容器的上方， 所述层间绝缘层的与所述源极和所述漏极相应的区域 分别设置有第一过孔和第二过孔， 所述源极通过所述第一过孔与所述第一电 极电连接， 所述漏极通过第二过孔与所述第二电极电连接。 在一个示例中，提供一种显示装置，其包括上述的阵列基板的其中之一。 在一个示例中， 提供一种阵列基板的制备方法， 其包括在基板上形成薄 膜晶体管和存储电容器的步骤， 形成所述薄膜晶体管的步骤包括形成栅极、 源极、 漏极的步骤以及在所述源极、 所述漏极与所述栅极之间形成栅绝缘层 的步骤， 形成所述存储电容器的步骤包括形成第一电极板、 第二电极板以及 在所述第一电极板与所述第二电极板之间形成电介质层的步骤， 其中， 所述 栅绝缘层中与所述源极、 所述漏极紧邻的部分介电常数小于等于所述电介质 层的介电常数。
在一个示例中， 形成所述栅绝缘层的步骤包括形成第一栅绝缘层和第二 栅绝缘层的步骤， 所述第一栅绝缘层的介电常数小于所述第二栅绝缘层的介 电常数， 所述第一栅绝缘层紧邻所述源极、 所述漏极， 所述第一电极板与所 述第二电极板形成在所述第二栅绝缘层的上下两侧， 所述电介质层为所述第 二栅绝缘层中位于所述第一电极板与所述第二电极板之间的部分。
在一个示例中， 在基板上形成薄膜晶体管和存储电容器的步骤包括： 步 骤 S1 , 在所述基板上形成緩沖层； 步骤 S2, 在所述緩沖层上形成非晶硅层， 对所述非晶硅层进行晶化以形成多晶硅层，并对所述多晶硅层进行构图工艺， 形成包括有源层硅岛以及电极板硅岛的图形； 步骤 S3 , 在完成步骤 S2的所 述基板上形成包括第一栅绝缘层的图形， 所述第一栅绝缘层完全覆盖所述源 极与所述漏极、 且未覆盖所述第一电极板， 并通过离子注入方式在所述电极 板硅岛中形成所述第一电极板； 步骤 S4, 在完成步骤 S3的所述基板上形成 包括第二栅绝缘层的图形， 所述第二栅绝缘层完全覆盖所述第一栅绝缘层与 所述第一电极板； 步骤 S5 , 在完成步骤 S4的所述基板上， 在所述第二栅绝 缘层上方形成包括栅极以及第二电极板的图形， 所述栅极形成为对应着所述 源极和所述漏极之间的区域、 且同时与所述源极和所述漏极在正投影方向上 部分重叠，所述第二电极板与所述第一电极板在正投影方向上至少部分重叠； 步骤 S6,在完成步骤 S5或步骤 S5'的所述基板上，通过离子注入方式在所述 有源层硅岛的两侧形成所述源极和所述漏极。 其中步骤 S4和步骤 S5可以分 别用步骤 S4'和步骤 S5'代替， 步骤 S4', 在完成步骤 S3的所述基板上形成包 括第二栅绝缘层的图形， 所述第二栅绝缘层完全覆盖所述第一电极板、 且未 覆盖与所述源极和所述漏极对应的区域； 步骤 S5', 在完成步骤 S4'的所述基 板上， 在所述第一栅绝缘层上方形成包括栅极的图形， 所述栅极形成为对应 着所述源极和所述漏极之间的区域、 且同时与所述源极和所述漏极在正投影 方向上部分重叠； 在所述第二栅绝缘层上方形成包括第二电极板的图形， 所 述第二电极板与所述第一电极板在正投影方向上至少部分重叠。
在一个示例中， 在基板上形成薄膜晶体管和存储电容器的步骤包括： 步 骤 S1 , 在所述基板上形成緩沖层； 步骤 S2 , 在所述緩沖层上形成包括栅极 以及第二电极板的图形； 步骤 S3 , 在完成步骤 S2的所述基板上形成包括第 一栅绝缘层的图形， 所述第一栅绝缘层完全覆盖所述栅极、 且未覆盖所述第 二电极板； 步骤 S4, 在完成步骤 S3的所述基板上形成包括第二栅绝缘层的 图形， 所述第二栅绝缘层完全覆盖所述第一栅绝缘层以及所述第二电极板； 或者， 步骤 S4,在完成步骤 S3的所述基板上形成包括第二栅绝缘层的图形， 所述第二栅绝缘层完全覆盖所述第二电极板、 且未覆盖与所述栅极对应的区 域； 步骤 S5 , 在完成步骤 S4的所述基板上形成非晶硅层， 并对所述非晶硅 层进行晶化以形成多晶硅层， 对所述多晶硅层进行构图工艺， 形成包括有源 层硅岛以及电极板硅岛的图形； 步骤 S6, 通过离子注入方式在所述有源层硅 岛的两侧形成所述源极和所述漏极， 所述源极和所述漏极在正投影方向上与 所述栅极至少部分重叠； 通过离子注入方式在所述电极板硅岛中形成第一电 极板， 所述第一电极板与所述第二电极板在正投影方向上重叠。
在一个示例中， 该制备方法还进一步包括步骤在所述薄膜晶体管与所述 存储电容器的上方形成包括层间绝缘层以及引出电极的图形， 所述引出电极 包括第一电极以及第二电极， 在所述层间绝缘层中与所述源极和所述漏极对 应的区域分别形成第一过孔和第二过孔， 所述源极与所述第一电极通过所述 第一过孔电连接， 所述漏极与所述第二电极通过所述第二过孔电连接。
在一个示例中， 形成所述第一栅绝缘层以及第二栅绝缘层包括采用等离 子体增强化学气相沉积方式、 低压化学气相沉积方式、 大气压化学气相沉积 方式、 电子回旋谐振化学气相沉积方式或溅射方式形成相应的第一栅绝缘层 以及第二栅绝缘层， 所述第一栅绝缘层的厚度范围为 300A-1500A, 所述第 二栅绝缘层的厚度范围为 200Α-800Α。
在一个示例中， 形成所述栅极包括采用溅射方式、 热蒸发方式、 等离子 体增强化学气相沉积方式、 低压化学气相沉积方式、 大气压化学气相沉积方 式或电子回旋谐振化学气相沉积方式形成栅极膜， 通过一次构图工艺由该栅 极膜形成包括栅极以及所述第二电极板的图形， 所述栅极与所述第二电极板 的厚度范围为 100θΑ-800θΑ。 附图说明
图 1为现有技术中阵列基板的剖视图；
图 2为本发明实施例 1中阵列基板的剖视图；
图 3为图 2中阵列基板制备过程中的各步骤的剖视图， 其中图 3A为形 成緩沖层的剖视图； 图 3B-1和图 3B-2为形成多晶硅层的剖视图； 图 3C为 形成第一栅绝缘层以及掩模层的剖视图； 图 3D为形成第二栅绝缘层的剖视 图； 图 3E-1和图 3E-2为形成包括栅极、 第二电极板的图形的剖视图； 图 3F 为形成源极和漏极的剖视图； 以及图 3G为形成包括层间绝缘层以及包括引 出电极的图形的剖视图；
图 4为本发明实施例 2中阵列基板的剖视图；
图 5为本发明实施例 3中阵列基板的剖视图； 以及
图 6为本发明实施例 4中阵列基板的剖视图。
图中： 1—基板； 2 —緩沖层； 31 —源极； 32-漏极； 33-多晶硅层； 33a— 有源层硅岛； 33b -电极板硅岛； 33c-待注入区域； 34 -栅极； 340-第一金属 层； 4 -栅绝缘层； 41 -第一栅绝缘层； 41a -掩模层； 41b-待刻蚀区域； 42 -第二栅绝缘层； 61 -第一电极板； 62 -第二电极板； 7 -层间绝缘层； 81 -第一电极； 82-第二电极。 具体实施方式
为使本领域技术人员更好地理解本发明实施例的技术方案， 下面结合附 图和具体实施方式对本发明阵列基板、 制备方法以及显示装置作进一步详细 描述。
阵列基板中， 存储电容器的容量直接制约着高分辨率阵列基板的性能， 存储电容器的容量由如下的公式（ 1 )计算得出：
Cs=cS/4nkd ( 1 )
在公式（1 ) 中， ε为介电常数， S为电容器电极板的正对面积， k为静 电力常数， d为电容器电极板间的距离 （或厚度） 。
可见，存储电容器的容量与电极板间的距离（或厚度）和介电常数有关。 例如， 在图 1中， 采用栅绝缘层 4作为第一电极板 61与第二电极板 62之间 的电介质层， 电介质层的介电常数较小， 因此， 存储电容器的容量也较小。
本实施例提供一种阵列基板， 包括基板以及形成在所述基板上的薄膜晶 体管和存储电容器， 所述薄膜晶体管包括栅极、 源极、 漏极以及设置于所述 源极、 所述漏极与所述栅极之间的栅绝缘层， 所述存储电容器包括第一电极 板、 第二电极板以及所述第一电极板与所述第二电极板之间的电介质层， 其 中， 所述栅绝缘层中与所述源极、 所述漏极紧邻的部分的介电常数小于等于 所述电介质层的介电常数。
本实施例中， 存储电容器的电介质层的介电常数大于等于栅绝缘层中的 与源极、 漏极紧邻的部分的介电常数， 因而该存储电容器的容量较高， 可减 小存储电容器的尺寸。
一种显示装置， 包括上述的阵列基板。
一种阵列基板的制备方法， 包括在基板上形成薄膜晶体管和存储电容器 的步骤， 形成所述薄膜晶体管的步骤包括形成栅极、 源极、 漏极的步骤以及 在所述源极、 所述漏极与所述栅极之间形成栅绝缘层的步骤， 形成所述存储 电容器的步骤包括形成第一电极板、 第二电极板以及在所述第一电极板与所 述第二电极板之间形成电介质层的步骤，其中，所述栅绝缘层的与所述源极、 所述漏极紧邻的部分的介电常数小于等于形成所述电介质层的介电常数。 实施例 1 :
如图 2所示， 一种阵列基板， 包括基板 1、 形成在所述基板 1上的緩沖 层 2, 以及形成在所述緩沖层 2上方的薄膜晶体管和存储电容器， 所述薄膜 晶体管包括栅极 34、 源极 31、 漏极 32以及设置于所述源极 31、所述漏极 32 与所述栅极 34之间的栅绝缘层 4,所述存储电容器包括第一电极板 61、第二 电极板 62以及所述第一电极板 61与所述第二电极板 62之间的电介质层，所 述栅绝缘层 4包括第一栅绝缘层 41和第二栅绝缘层 42, 所述第一栅绝缘层 41的介电常数小于所述第二栅绝缘层 42的介电常数， 所述第一栅绝缘层 41 紧邻所述源极 31、 所述漏极 32, 所述第一电极板 61与所述第二电极板 62 分设在所述第二栅绝缘层 42的上下两侧，所述电介质层为所述第二栅绝缘层 42中位于所述第一电极板 61和所述第二电极板 62之间的部分。
为对薄膜晶体管和存储电容器进行绝缘保护和信号引出， 所述阵列基板 中还包括层间绝缘层 7和引出电极，所述引出电极包括第一电极 81和第二电 极 82, 所述层间绝缘层 7设置在所述薄膜晶体管与所述存储电容器的上方， 所述层间绝缘层 7的与所述源极 31和所述漏极 32相应的区域分别开设有第 一过孔和第二过孔， 所述源极 31通过所述第一过孔与所述第一电极 81电连 接， 所述漏极 32通过第二过孔与所述第二电极 82电连接。
其中， 所述源极 31、 所述漏极 32与所述第一电极板 61同层设置， 所述 第一栅绝缘层 41完全覆盖所述源极 31与所述漏极 32、且未覆盖所述第一电 极板 61 ;所述第二栅绝缘层 42完全覆盖所述第一栅绝缘层 41和所述第一电 极板 61 ; 所述栅极 34设置于所述第二栅绝缘层 42的与所述源极 31和所述 漏极 32之间的区域相应的部分上、且同时与所述源极 31与所述漏极 32在正 投影方向上部分重叠，所述第二电极板 62设置于所述第二栅绝缘层 42上方、 且与所述第一电极板 61在正投影方向上至少部分重叠。
在本实施例中，所述第一栅绝缘层 41采用氧化硅材料形成，所述第一栅 绝缘层 41为单层结构； 所述第二栅绝缘层 42采用氧化硅材料、 氮化硅材料 中的至少一种形成， 所述第二栅绝缘层 42 为单层结构或多个子层的叠层结 构。
例如， 所述第一栅绝缘层 41的厚度范围为 300A-1500A, 所述第二栅绝 缘层 42的厚度范围为 200A-800A。
例如， 所述源极 31、 所述漏极 32与所述第一电极板 61采用低温多晶硅 材料形成， 所述源极 31、 所述漏极 32与所述第一电极板 61 的厚度范围为 100A-3000A; 所述栅极 34与所述第二电极板 62采用钼、 钼铌合金、 铝、 铝 钕合金、 钛和铜中的至少一种材料形成， 所述栅极 34与所述第二电极板 62 的厚度范围为 100θΑ-800θΑ。
并且， 参照图 2所示， 上述的阵列基板还可以包括緩沖层 2, 所述緩沖 层 2为单层结构或多个子层的叠层结构， 所述緩沖层 2采用氧化硅材料、 氮 化硅材料中的至少一种形成。 本实施例中， 薄膜晶体管为顶栅型结构， 所述 緩沖层 2设置在所述基板 1与所述源极 31、 所述漏极 32、 所述第一电极板 61之间。
相应地， 一种阵列基板的制备方法包括在基板上形成薄膜晶体管和存储 电容器的步骤， 形成所述薄膜晶体管的步骤包括形成栅极、 源极、 漏极的步 骤以及在所述源极、 所述漏极与所述栅极之间形成栅绝缘层的步骤， 形成所 述存储电容器的步骤包括形成第一电极板以及第二电极板的步骤， 其中， 形 成所述栅绝缘层的步骤包括形成第一栅绝缘层和第二栅绝缘层的步骤， 所述 第一栅绝缘层的介电常数小于所述第二栅绝缘层的介电常数， 所述第一栅绝 缘层紧邻所述源极、 所述漏极， 所述第一电极板与所述第二电极板形成在所 述第二栅绝缘层的上下两侧， 所述电介质层为所述第二栅绝缘层中位于所述 第一电极板和所述第二电极板之间的部分。
例如， 该制备方法可包括如下步骤：
在步骤 S1 , 在所述基板上形成緩沖层。
如图 3A所示， 在该步骤中， 在所述基板 1上， 采用等离子体增强化学 气相沉积 ( Plasma Enhanced Chemical Vapor Deposition: 筒称 PECVD )方式、 低压化学气相沉积方式 （ Low Pressure Chemical Vapor Deposition: 筒称 LPCVD ) 、 大气压化学气相沉积 ( Atmospheric Pressure Chemical Vapor Deposition: 筒称 APCVD ) 方式或电子回旋谐振化学气相沉积 （Electron Cyclotron Resonance Chemical Vapor Deposition: 筒称 ECR-CVD )方式或減射 方式形成緩沖层 2。 所述緩沖层 2可以为单层的氧化硅、 氮化硅或者二者的 叠层， 其厚度范围为 300A-10000A, 例如厚度范围可以为 500A-4000A, 沉 积温度小于等于 600 °C。
其中， 所述基板 1采用玻璃等透明材料制成， 且经过预先清洗。 所述緩 沖层 2用于阻挡基板 1中所含的杂质扩散进入薄膜晶体管 （TFT ) 的有源层 中， 防止对 TFT的阈值电压和漏电流等特性产生影响。 除引入緩沖层 2夕卜， 因传统碱玻璃中铝、 钡和钠等金属杂质含量较高， 容易在高温处理工艺中发 生金属杂质的扩散， 因此基板 1可以采用无碱玻璃制成。
在步骤 S2, 在所述緩沖层上形成非晶硅层， 并对所述非晶硅层进行晶化 以形成多晶硅层， 对所述多晶硅层进行构图工艺， 形成包括有源层硅岛以及 电极板娃岛的图形。
如图 3B-1和图 3B-2所示， 在该步骤中， 通过沉积方式在所述緩沖层 2 上形成所述非晶硅层， 沉积方式包括等离子体增强化学气相沉积方式、 低压 化学气相沉积方式， 沉积温度小于等于 600°C , 所述非晶硅层的厚度范围为 100A-3000A, 例如厚度范围可以为 500A-1000A; 对所述非晶硅层进行晶化 包括采用准分子激光晶化方式、 金属诱导晶化方式或固相晶化方式， 将非晶 硅层转变为多晶硅层 33 (图 3B-1 ) , 需要说明的是， 采用不同的晶化方式， 其具体的工艺过程及薄膜晶体管的结构会有所不同。 或者， 根据具体生产工 艺，还进一步包括： 在晶化过程中增加热处理脱氢工艺、沉积诱导金属工艺、 热处理晶化工艺、 准分子激光照射晶化工艺、 杂质掺杂及掺杂杂质的激活工 艺， 其中杂质掺杂主要是源漏极区域的掺杂（P型掺杂或者 N型掺杂） 。
晶化工艺完成后， 采用构图工艺在多晶硅层 33 中形成包括有源层硅岛
33a以及电极板硅岛 33b的图形 （图 3B-2 ) 。 其中， 构图工艺可只包括光刻 工艺， 或包括光刻工艺以及刻蚀步骤， 同时还可以包括打印、 喷墨等其他用 于形成预定图形的工艺； 光刻工艺， 是指包括成膜、 曝光、 显影等工艺过程 的利用光刻胶、 掩模板、 曝光机等形成图形的工艺。 可根据本发明实施例中 所形成的结构选择相应的构图工艺。
在本实施例中，在多晶硅层 33上形成一层光刻胶，对光刻胶进行曝光和 显影，然后对多晶硅层 33进行干法刻蚀， 以形成包括有源层硅岛 33a以及电 极板硅岛 33b的图形， 所述有源层硅岛 33a区域用于形成 TFT的有源层， 所 述电极板硅岛 33b区域用于形成存储电容器的第一电极板 61。
在步骤 S3 ,在完成步骤 S2的所述基板上形成包括第一栅绝缘层的图形， 所述第一栅绝缘层完全覆盖所述源极与所述漏极、且未覆盖所述第一电极板， 并通过离子注入方式在所述电极板硅岛中形成所述第一电极板。
在该步骤中， 采用等离子体增强化学气相沉积方式、 低压化学气相沉积 方式、 大气压化学气相沉积方式、 电子回旋谐振化学气相沉积方式或溅射方 式在有源层硅岛 33a以及电极板硅岛 33b的上方形成第一栅绝缘层膜， 沉积 温度小于等于 600 °C。
然后， 如图 3C所示， 在所述第一栅绝缘层膜的上方形成一层光刻胶， 对光刻胶进行曝光和显影， 形成掩模层 41a, 该掩模层 41a的与所述电极板 硅岛 33b的除边缘区域以外的区域相应的光刻胶被除去， 从而棵露出对应着 将形成第一电极板的区域的第一栅绝缘层膜区域， 与该棵露区域相应的第一 栅绝缘层膜部分即待刻蚀区域 41b (即定义出第一栅绝缘层膜中的待刻蚀 区 ) , 该棵露区域相应的电极板硅岛 33b区域即待注入区域 33c (即定义出 多晶硅层 33中形成第一电极板 61的离子注入区） 。 该光刻工艺中的掩模板 可直接采用通常工艺中的存储电容器的掩模板而不必另外设计， 从而不需要 增加额外的掩模板设计及制作成本。
其中，所述第一栅绝缘层 41可采用单层的氧化硅材料形成，氧化硅材料 可以与处于其下方的有源层（有源层硅岛 33a ) 能形成良好的界面接触， 提 高薄膜晶体管的电学性能。 所述第一栅绝缘层 41的厚度为 300A-1500A, 或 根据具体工艺需要选择合适的厚度。
接着， 对电极板硅岛 33b的待注入区域 33c进行离子注入， 以形成第一 电极板 61 (待注入区域 33c经离子注入即形成第一电极板 61 )。 所述离子注 入方式包括具有质量分析仪的离子注入方式、 不具有质量分析仪的离子云式 注入方式、 等离子注入方式或固态扩散式注入方式。 在本实施例中， 可以采 用主流的离子云式注入方式， 对待注入区域 33c进行重剂量注入以形成存储 电容器的第一电极板 61。 根据设计需要， 注入介质为含硼元素和 /或含磷元 素的气体， 一种方式可以为采用含硼元素， 例如 B2H6/H2 (比例在 5%-15%之 间） 的混合气体作为注入介质； 注入能量范围为 10-200keV, 例如能量范围 可以为 40-100keV; 注入剂量范围为 lxlOu-lxl02G atoms/cm3, 例如注入剂量 范围可以为 Ixl013-8xl015 atoms/cm3;或者，也可以采用含磷元素，例如 PH3/H2 的混合气体作为注入介质， 其注入能量与注入剂量与上述 ¾/¾的方式类 似， 这里不再详述。
进而， 对第一栅绝缘层膜的待刻蚀区域 41b进行干法刻蚀或湿法刻蚀， 以形成第一栅绝缘层 41。干法刻蚀时，可采用含氟元素的气体，如 SF6、 CF4、 CHF3等气体或者前述气体与 02的混合气体作为刻蚀介质， 在反应离子刻蚀 机、等离子体刻蚀机或反应耦合等离子体刻蚀机等中进行刻蚀。湿法刻蚀时， 可采用氢氟酸或添加緩蚀剂的氢氟酸溶液等作为刻蚀介质， 在常温或高温下 刻蚀除去待刻蚀区域 41b部分的第一栅绝缘层膜。 上述两种刻蚀方式在本实 施例中均可获得较好的刻蚀效果， 刻蚀完成之后即可采用通常的剥离工艺将 剩余的光刻胶剥离去除。
这里应该理解的是， 在该步骤中通过离子注入形成第一电极板以及通过 刻蚀形成第一栅绝缘层的工艺顺序可以调换， 在实际生产过程中， 可根据需 要对工艺顺序进行灵活调整。
在步骤 S4,在完成步骤 S3的所述基板上形成包括第二栅绝缘层的图形， 所述第二栅绝缘层完全覆盖所述第一栅绝缘层与所述第一电极板。
如图 3D所示， 在该步骤中， 采用等离子体增强化学气相沉积方式、 低 压化学气相沉积方式、 大气压化学气相沉积方式、 电子回旋谐振化学气相沉 积方式或溅射方式形成第二栅绝缘层 42, 沉积温度小于等于 600 °C。
所述第二栅绝缘层 42可采用单层的氧化硅材料、氮化硅材料或者二者中 的至少一种材料形成多个子层的叠层， 为使存储电容器的容量增大， 所述第 二栅绝缘层 42的厚度可以尽可能的薄，并可以采用介电常数较大的氮化硅材 料形成。 所述第二栅绝缘层 42的厚度范围为 200A-800A, 或根据具体工艺 需要选择合适的厚度。
在步骤 S5 ,在完成步骤 S4的所述基板上，在所述第二栅绝缘层 42上方 形成包括栅极以及第二电极板的图形， 所述栅极形成为对应着所述源极和所 述漏极之间的区域、且同时与所述源极与所述漏极在正投影方向上部分重叠， 所述第二电极板与所述第一电极板在正投影方向上至少部分重叠。
如图 3E-1和图 3E-2所示，在该步骤中，在所述第二栅绝缘层 42上方采 用溅射方式、 热蒸发方式、 等离子体增强化学气相沉积方式、 低压化学气相 沉积方式、 大气压化学气相沉积方式或电子回旋谐振化学气相沉积方式形成 第一金属层 340 (图 3E-1 ) , 通过一次构图工艺 （成膜、 曝光、 显影、 湿法 刻蚀或干法刻蚀），同时形成包括栅极 34以及所述第二电极板 62的图形（图 3E-2 ) 。 所述第一金属层 340采用金属或金属合金， 如钼、 钼合金等导电材 料形成， 所述栅极 34和所述第二电极板 62的厚度范围为 1000A-8000A, 例 如厚度范围可以为 2500A-4000A。
至此，存储电容器就形成了，其中所述第一电极板 61与所述第二电极板
62分别为存储电容器的两个电极板， 所述第一电极板 61与所述第二电极板 62之间的第二栅绝缘层 42为电介质层。 在本实施例中， 由于第二栅绝缘层 42 可以做到尽可能的薄、 且介电常数较大， 根据公式（1 ) , 使得存储电容 器在较小尺寸下即可获得较大的电容容量（相比现有技术至少可提高 2倍以 上） ， 而且， 还有效地减小了存储电容器在阵列基板上占用的尺寸， 使阵列 基板内的像素区域的密度可以进一步提高 , 为制备高分辨率显示面板提供了 保证。
在步骤 S6, 在完成步骤 S5的所述基板上， 通过离子注入方式在所述有 源层硅岛的两侧形成所述源极和所述漏极。
如图 3F所示，在该步骤中，在所述有源层硅岛 33a的两侧形成所述源极
31和所述漏极 32。 所述离子注入方式包括具有质量分析仪的离子注入方式、 不具有质量分析仪的离子云式注入方式、 等离子注入方式或固态扩散式注入 方式。 根据设计需要， 注入介质为含硼元素和 /或含磷元素的气体， 例如可采 用含硼元素，例如 B2H6/H2 (比例在 5%-15%之间）的混合气体作为注入介质； 注入能量范围为 10-200keV,例如注入能量范围为 40-100keV;注入剂量范围 为 Ixl0u-lxl02() atoms/cm3, 例: ¾口注入剂量范围为 Ixl013-8xl015 atoms/cm3。 筒称 RTA ) 、 准分子激光退火方式（ Excimer Laser Annealling: 筒称 ELA ) 或炉退火方式对薄膜晶体管进行激活。 本实施例中， 可以采用炉退火方式对 薄膜晶体管进行激活热处理， 炉退火方式具有经济、 筒单、 且均匀性较佳的 优点， 退火温度范围为 300 °C -600 °C , 退火时间范围为 0.5-4小时， 例如时间 范围可以为 1-3小时。
这里应该理解的是，步骤 S4、步骤 S5与步骤 S6中的工艺顺序可以调换， 即， 在本实施例中， 也可以通过离子注入方式形成源极和漏极， 然后再通过 构图工艺先形成第二栅绝缘层， 接着形成包括栅极和第一电极板的图形， 在 实际生产过程中， 可根据需要对工艺顺序进行灵活调整。
为对薄膜晶体管和存储电容器进行绝缘保护， 所述该制备方法还进一步 包括步骤 S7, 即在所述薄膜晶体管与所述存储电容器的上方形成层间绝缘 层； 为对薄膜晶体管进行信号引出， 所述该制备方法还可进一步包括在所述 层间绝缘层的与所述源极和所述漏极相应的区域分别形成包括第一过孔、 第 二过孔以及引出电极的图形， 所述引出电极包括第一电极以及第二电极， 所 述源极与所述第一电极通过所述第一过孔电连接， 所述漏极与所述第二电极 通过所述第二过孔电连接。
如图 3G所示， 在所述薄膜晶体管与所述存储电容器的上方沉积层间绝 缘层 7, 所述层间绝缘层 7的厚度范围为 3000A -9000A, 例如厚度范围可以 为 4000A-6000A。 与沉积第一栅绝缘层以及第二栅绝缘层的方式相同， 可采 用等离子体增强化学气相沉积方式、 低压化学气相沉积方式、 大气压化学气 相沉积方式或电子回旋谐振化学气相沉积方式沉积形成层间绝缘层 7, 沉积 温度小于等于 600°C。 所述层间绝缘层 7可采用单层的氧化硅材料或者氧化 硅材料、 氮化硅材料形成多个子层的叠层。
接着， 在所述层间绝缘层 7的上方采用光刻工艺形成掩模层， 并采用干 法刻蚀形成第一过孔以及第二过孔。 干法刻蚀可采用等离子刻蚀、 反应离子 刻蚀、 电感耦合等离子体刻蚀等多种方式， 刻蚀气体可采用含氟、 氯的气体， 如 CF4、 CHF3、 SF6、 CC12F2等气体或者上述气体与 02形成的混合气体。
然后， 在层间绝缘层 7的上方采用溅射方式、 热蒸发方式或等离子体增 强化学气相沉积方式、 低压化学气相沉积方式、 大气压化学气相沉积方式、 电子回旋谐振化学气相沉积方式沉积第二金属层。 在第二金属层的上方采用 光刻工艺形成掩模层，并采用湿法刻蚀或干法刻蚀形成包括第一电极 81和第 二电极 82的图形， 所述第一电极 81贯穿第一过孔并与所述源极 31电连接， 所述第二电极 82贯穿第二过孔并与所述漏极 32电连接。 进一步， 第一电极 81与阵列基板中的数据线电连接， 第二电极 82与阵列基板中的像素电极电 连接。 第二金属层采用金属、 金属合金， 如钼、 钼合金、 铝、 铝合金、 钛等 导电材料形成， 厚度范围为 1000A-8000A , 例如厚度范围可以为 250θΑ-400θΑ。
在本实施例中， 存储电容器的两个电极板中， 其中一个电极板采用与薄 膜晶体管的源极和漏极相同的低温非晶硅材料（需要进行掺杂）形成， 另一 个电极板采用与形成薄膜晶体管的栅极相同的导电金属材料形成； 而薄膜晶 体管的栅绝缘层采用分步沉积方式形成， 第一栅绝缘层采用与源极和漏极具 有良好界面接触、 且介电常数较小的材料（例如氧化硅）形成， 第二栅绝缘 层采用介电常数较大的材料（例如氮化硅）形成， 存储电容器的两个电极板 之间的第二栅绝缘层即为电介质层。 这样， 在相同的电容量条件下， 相比现 有的存储电容器， 电介质层厚度更薄， 存储电容器的尺寸更小， 使得采用小 尺寸的存储电容器即可达到设计需求的电容量， 减小了包括存储电容器的像 素结构的尺寸， 为高分辨显示面板的制备提供了保证。 实施例 2:
本实施例与实施例 1的阵列基板中的薄膜晶体管同为顶栅型。区别在于， 本实施例阵列基板中第一栅绝缘层的结构与实施例 1不同。
如图 4所示， 在本实施例中， 所述源极 31、 所述漏极 32与所述第一电 极板 61 同层设置， 所述第一栅绝缘层 41完全覆盖所述源极 31与所述漏极 32、 且未覆盖所述第一电极板 61 ; 所述第二栅绝缘层 42完全覆盖所述第一 电极板 61、且未覆盖与所述源极 31与所述漏极 32对应的区域；所述栅极 34 对应着所述源极 31和所述漏极 32之间的区域设置于所述第一栅绝缘层 41 上方、 且同时与所述源极 31与所述漏极 32在正投影方向上部分重叠， 所述 第二电极板 62设置于所述第二栅绝缘层 42上方、 且与所述第一电极板 61 在正投影方向上至少部分重叠。
相应地， 本实施例的阵列基板的制备方法可包括如下步骤：
在步骤 S1 , 在所述基板上形成緩沖层；
在步骤 S2, 在所述緩沖层上形成非晶硅层， 对所述非晶硅层进行晶化以 形成多晶硅层， 并对所述多晶硅层进行构图工艺， 形成包括有源层硅岛以及 电极板娃岛的图形；
在步骤 S3 ,在完成步骤 S2的所述基板上形成包括第一栅绝缘层的图形， 所述第一栅绝缘层完全覆盖所述源极与所述漏极、且未覆盖所述第一电极板 , 并通过离子注入方式在所述电极板硅岛中形成所述第一电极板；
在步骤 S4,在完成步骤 S3的所述基板上形成包括第二栅绝缘层的图形， 所述第二栅绝缘层完全覆盖所述第一电极板、 且未覆盖与所述源极和所述漏 极对应的区 i或；
在步骤 S5, 在完成步骤 S4的所述基板上， 在所述第一栅绝缘层上方形 成包括栅极的图形，所述栅极形成为对应着所述源极和所述漏极之间的区域、 且同时与所述源极与所述漏极在正投影方向上部分重叠； 在所述第二栅绝缘 层上方形成包括第二电极板的图形， 所述第二电极板与所述第一电极板在正 投影方向上至少部分重叠；
在步骤 S6, 在完成步骤 S5的所述基板上， 通过离子注入方式在所述有 源层硅岛的两侧形成所述源极和所述漏极。
本实施例中阵列基板的其他结构与实施例 1相同， 其制备过程中的具体 工艺或工艺参数可参考实施例 1的制备方法， 这里不再赘述。 实施例 3:
本实施例与实施例 1、 2的区别在于，本实施例阵列基板中的薄膜晶体管 为底栅型。
如图 5所示， 在本实施例中， 一种阵列基板， 包括基板 1、 形成在所述 基板 1上的緩沖层 2, 以及形成在所述緩沖层 2上方的薄膜晶体管和存储电 容器， 所述薄膜晶体管包括栅极 34、 源极 31、 漏极 32以及设置于所述源极 31、 所述漏极 32与所述栅极 34之间的栅绝缘层 4, 所述存储电容器包括第 一电极板 61以及第二电极板 62,所述栅绝缘层 4包括第一栅绝缘层 41和第 二栅绝缘层 42, 所述第一栅绝缘层 41的介电常数小于所述第二栅绝缘层 42 的介电常数， 所述第一电极板 61与所述第二电极板 62分别设在所述第二栅 绝缘层 42的两侧。
本实施例中， 由于薄膜晶体管为底栅型结构， 所述緩沖层 2设置在所述 基板 2与所述栅极 34、 所述第二电极板 62之间。 所述栅极 34与所述第二电 极板 62同层设置， 所述第一栅绝缘层 41完全覆盖所述栅极 34、 且未覆盖所 述第二电极板 62;所述第二栅绝缘层 42完全覆盖所述第一栅绝缘层 41以及 所述第二电极板 62;所述源极 31与所述漏极 32设置于所述第二栅绝缘层 42 上方且对应着所述栅极 34的两端、 且分别与所述栅极 34在正投影方向上部 分重叠， 所述第一电极板 61设置于所述第二栅绝缘层 42的上方且对应着所 述第二电极板 62。
相应地， 本实施例中阵列基板的制备方法可以包括如下步骤：
在步骤 S1 , 在所述基板上形成緩沖层；
在步骤 S2, 在所述緩沖层上形成包括栅极以及第二电极板的图形； 在步骤 S3 ,在完成步骤 S2的所述基板上形成包括第一栅绝缘层的图形， 所述第一栅绝缘层完全覆盖所述栅极、 且未覆盖所述第二电极板；
在步骤 S4,在完成步骤 S3的所述基板上形成包括第二栅绝缘层的图形， 所述第二栅绝缘层完全覆盖所述第一栅绝缘层以及所述第二电极板；
在步骤 S5, 在完成步骤 S4的所述基板上形成非晶硅层， 对所述非晶硅 层进行晶化以形成多晶硅层， 并对所述多晶硅层进行构图工艺， 形成包括有 源层硅岛以及电极板硅岛的图形； 所述漏极， 所述源极和所述漏极在正投影方向上与所述栅极至少部分重叠； 通过离子注入方式在所述电极板硅岛中形成第一电极板， 所述第一电极板与 所述第二电极板在正投影方向上重叠。
本实施例中阵列基板的其他结构与实施例 1相同， 其制备过程中的具体 工艺或工艺参数可参考实施例 1的制备方法， 这里不再赘述。 实施例 4:
本实施例与实施例 3的阵列基板中的薄膜晶体管同为底栅型。区别在于， 本实施例阵列基板中第二栅绝缘层 42的结构与实施例 3不同。
如图 6所示， 在本实施例中， 所述栅极 34与所述第二电极板 62同层设 置， 所述第一栅绝缘层 41完全覆盖所述栅极 34、 且未覆盖所述第二电极板 62; 所述第二栅绝缘层 42完全覆盖所述第二电极板 62、 且未覆盖与所述栅 极 34对应的区域； 所述源极 31与所述漏极 32设置于所述第一栅绝缘层 41 的上方且对应着所述栅极 34的两端、 且分别与所述栅极 34在正投影方向上 部分重叠， 所述第一电极板 62设置于所述第二栅绝缘层 42的上方其对应着 所述第二电极板 62。
相应的， 本实施例的阵列基板的制备方法可以包括如下步骤：
在步骤 S1 , 在所述基板上形成緩沖层；
在步骤 S2 , 在所述緩沖层上形成包括栅极以及第二电极板的图形； 在步骤 S3 ,在完成步骤 S2的所述基板上形成包括第一栅绝缘层的图形， 所述第一栅绝缘层完全覆盖所述栅极、 且未覆盖所述第二电极板；
在步骤 S4,在完成步骤 S3的所述基板上形成包括第二栅绝缘层的图形， 所述第二栅绝缘层完全覆盖所述第二电极板、 且未覆盖与所述栅极对应着的 区域；
在步骤 S5 , 在完成步骤 S4的所述基板上形成非晶硅层， 对所述非晶硅 层进行晶化以形成多晶硅层， 并对所述多晶硅层进行构图工艺， 形成包括有 源层硅岛以及电极板硅岛的图形； 所述漏极， 所述源极和所述漏极在正投影方向上与所述栅极至少部分重叠； 通过离子注入方式在所述电极板硅岛中形成第一电极板， 所述第一电极板与 所述第二电极板在正投影方向上重叠。
本实施例中阵列基板的其他结构与实施例 3相同， 其制备过程中的具体 工艺或工艺参数可参考实施例 1的制备方法， 这里不再赘述。
本发明还提供一种显示装置， 包括实施例 1-4中任一的阵列基板。 所述 显示装置可以为液晶显示装置或者电致发光显示装置， 例如液晶面板、 液晶 电视、 手机、 液晶显示器等， 其包括彩膜基板、 以及上述实施例中的阵列基 板； 除了液晶显示装置， 所述显示装置还可以是其他类型的显示装置， 比如 电子阅读器等， 其不包括彩膜基板， 但是包括上述实施例中的阵列基板。
本发明的阵列基板中， 通过改变形成薄膜晶体管的源极、 漏极与栅极之 间的栅绝缘层、 存储电容器的电极板以及电介质层的材料， 并采用相应的阵 列基板的制备方法， 采用现有的形成存储电容器的掩模板并搭配较大介电常 数的绝缘材料， 既减小了存储电容器中电介质层的厚度， 又有效提高了存储 电容器的容量， 显著减小了存储电容器的尺寸， 减小了包括存储电容器的像 素结构的尺寸， 从而解决了低温多晶硅薄膜晶体管阵列基板制备中存储电容 器的尺寸较大而限制分辨率提升的问题， 为高分辨率显示面板的制备提供了 保证， 也即为制备高分辨率液晶显示装置和有机电致发光显示装置提供了保 证。
可以理解的是， 以上实施方式仅仅是为了说明本发明的原理而采用的示 例性实施方式， 然而本发明并不局限于此。 对于本领域内的普通技术人员而 言， 在不脱离本发明的精神和实质的情况下， 可以做出各种变型和改进， 这 些变型和改进也视为本发明的保护范围。

Claims

权利要求书
1. 一种阵列基板， 包括基板以及形成在所述基板上的薄膜晶体管和存储 电容器， 所述薄膜晶体管包括栅极、 源极、 漏极以及设置于所述源极、 所述 漏极与所述栅极之间的栅绝缘层， 所述存储电容器包括第一电极板、 第二电 极板以及所述第一电极板与所述第二电极板之间的电介质层， 其中， 所述栅 绝缘层中与所述源极、 所述漏极紧邻的部分的介电常数小于等于所述电介质 层的介电常数。
2. 根据权利要求 1所述的阵列基板， 其中， 所述栅绝缘层包括第一栅绝 缘层和第二栅绝缘层， 所述第一栅绝缘层的介电常数小于所述第二栅绝缘层 的介电常数， 所述第一栅绝缘层紧邻所述源极、 所述漏极， 所述第一电极板 与所述第二电极板分设在所述第二栅绝缘层的上下两侧， 所述电介质层为所 述第二栅绝缘层中位于所述第一电极板与所述第二电极板之间的部分。
3. 根据权利要求 2所述的阵列基板， 其中， 所述源极、 所述漏极与所述 第一电极板同层设置， 所述第一栅绝缘层完全覆盖所述源极与所述漏极、 且 未覆盖所述第一电极板； 所述第二栅绝缘层完全覆盖所述第一栅绝缘层与所 述第一电极板； 所述栅极设置于所述第二栅绝缘层的上方且对应着所述源极 和所述漏极之间的区域、 且同时与所述源极与所述漏极在正投影方向上部分 重叠， 所述第二电极板设置于所述第二栅绝缘层上方、 且与所述第一电极板 在正投影方向上至少部分重叠；
或者， 所述源极、 所述漏极与所述第一电极板同层设置， 所述第一栅绝 缘层完全覆盖所述源极与所述漏极、 且未覆盖所述第一电极板； 所述第二栅 绝缘层完全覆盖所述第一电极板、 且未覆盖与所述源极与所述漏极对应的区 域； 所述栅极设置于所述第一栅绝缘层的上方且对应着所述源极和所述漏极 之间的区域、 且同时与所述源极与所述漏极在正投影方向上部分重叠， 所述 第二电极板设置于所述第二栅绝缘层上方、 且与所述第一电极板在正投影方 向上至少部分重叠。
4. 根据权利要求 2所述的阵列基板， 其中， 所述栅极与所述第二电极板 同层设置，所述第一栅绝缘层完全覆盖所述栅极、且未覆盖所述第二电极板； 所述第二栅绝缘层完全覆盖所述第一栅绝缘层以及所述第二电极板； 所述源 极与所述漏极设置于所述第二栅绝缘层的上方且对应着所述栅极的两端、 且 分别与所述栅极在正投影方向上部分重叠， 所述第一电极板设置于所述第二 栅绝缘层的上方且对应着所述第二电极板；
或者， 所述栅极与所述第二电极板同层设置， 所述第一栅绝缘层完全覆 盖所述栅极、 且未覆盖所述第二电极板； 所述第二栅绝缘层完全覆盖所述第 二电极板、 且未覆盖与所述栅极对应的区域； 所述源极与所述漏极设置于所 述第一栅绝缘层的上方且对应着所述栅极的两端、 且分别与所述栅极在正投 影方向上部分重叠， 所述第一电极板设置于所述第二栅绝缘层的上方且对应 着所述第二电极板。
5. 根据权利要求 3或 4所述的阵列基板， 其中， 所述第一栅绝缘层采用 氧化硅形成， 所述第一栅绝缘层为单层结构； 所述第二栅绝缘层采用氧化硅 材料、氮化硅中的至少一种形成，所述第二栅绝缘层为单层结构或多层结构。
6. 根据权利要求 5所述的阵列基板， 其中， 所述第一栅绝缘层的厚度范 围为 300A-1500A, 所述第二栅绝缘层的厚度范围为 200A-800A。
7. 根据权利要求 6所述的阵列基板， 其中， 所述源极、 所述漏极与所述 第一电极板采用低温多晶硅形成， 所述源极、 所述漏极与所述第一电极板的 厚度范围为 100A-3000A; 所述栅极与所述第二电极板采用钼、 钼铌合金、 铝、 铝钕合金、 钛和铜中的至少一种形成， 所述栅极和所述第二电极板的厚 度范围为 100θΑ-800θΑ。
8. 根据权利要求 7所述的阵列基板，其中，所述阵列基板还包括緩沖层， 所述緩沖层为单层结构或多层结构， 所述緩沖层采用氧化硅、 氮化硅中的至 少一种形成， 所述緩沖层设置在所述基板与所述源极、 所述漏极、 所述第一 电极板之间； 或者， 所述緩沖层设置在所述基板与所述栅极、 所述第二电极 板之间。
9. 根据权利要求 1所述的阵列基板， 其中， 所述阵列基板还包括层间绝 缘层和引出电极， 所述引出电极包括第一电极和第二电极， 所述层间绝缘层 设置在所述薄膜晶体管与所述存储电容器的上方， 所述层间绝缘层的与所述 源极和所述漏极相应的区域分别设置有第一过孔和第二过孔， 所述源极通过 所述第一过孔与所述第一电极电连接， 所述漏极通过第二过孔与所述第二电 极电连接。
10.一种显示装置， 包括权利要求 1-9任一项所述的阵列基板。
11. 一种阵列基板的制备方法， 包括在基板上形成薄膜晶体管和存储电 容器的步骤， 形成所述薄膜晶体管的步骤包括形成栅极、 源极、 漏极的步骤 以及在所述源极、 所述漏极与所述栅极之间形成栅绝缘层的步骤， 形成所述 存储电容器的步骤包括形成第一电极板、 第二电极板以及在所述第一电极板 与所述第二电极板之间形成电介质层的步骤， 其中， 所述栅绝缘层中与所述 源极、所述漏极紧邻的部分介电常数小于等于形成所述电介质层的介电常数。
12.根据权利要求 1 1所述的制备方法， 其中， 形成所述栅绝缘层的步骤 包括形成第一栅绝缘层和第二栅绝缘层的步骤， 所述第一栅绝缘层的介电常 数小于所述第二栅绝缘层的介电常数， 所述第一栅绝缘层紧邻所述源极、 所 述漏极， 所述第一电极板与所述第二电极板形成在所述第二栅绝缘层的上下 两侧， 所述电介质层为所述第二栅绝缘层中位于所述第一电极板与所述第二 电极板之间的部分。
13.根据权利要求 1 1所述的制备方法， 其中， 在基板上形成薄膜晶体管 和存储电容器的步骤包括：
步骤 S1 , 在所述基板上形成緩沖层；
步骤 S2, 在所述緩沖层上形成非晶硅层， 对所述非晶硅层进行晶化以形 成多晶硅层， 并对所述多晶硅层进行构图工艺， 形成包括有源层硅岛以及电 极板娃岛的图形；
步骤 S3 , 在完成步骤 S2的所述基板上形成包括第一栅绝缘层的图形， 所述第一栅绝缘层完全覆盖所述源极和所述漏极、且未覆盖所述第一电极板， 并通过离子注入方式在所述电极板硅岛中形成所述第一电极板；
步骤 S4, 在完成步骤 S3的所述基板上形成包括第二栅绝缘层的图形， 所述第二栅绝缘层完全覆盖所述第一栅绝缘层与所述第一电极板；
步骤 S5 , 在完成步骤 S4的所述基板上， 在所述第二栅绝缘层上方形成 包括栅极以及第二电极板的图形， 所述栅极形成为对应着所述源极和所述漏 极之间的区域、 且同时与所述源极和所述漏极在正投影方向上部分重叠， 所 述第二电极板与所述第一电极板在正投影方向上至少部分重叠；
步骤 S6, 在完成步骤 S5或步骤 S5'的所述基板上， 通过离子注入方式在 所述有源层硅岛的两侧形成所述源极和所述漏极， 其中步骤 S4和步骤 S5可以分别用步骤 S4'和步骤 S5'代替， 步骤 S4', 在完成步骤 S3的所述基板上形成包括第二栅绝缘层的图形， 所述第二栅绝缘层完全覆盖所述第一电极板、 且未覆盖与所述源极和所述漏 极对应的区 i或；
步骤 S5', 在完成步骤 S4'的所述基板上， 在所述第一栅绝缘层上方形成 包括栅极的图形， 所述栅极形成为对应着所述源极和所述漏极之间的区域、 且同时与所述源极和所述漏极在正投影方向上部分重叠； 在所述第二栅绝缘 层上方形成包括第二电极板的图形， 所述第二电极板与所述第一电极板在正 投影方向上至少部分重叠。
14.根据权利要求 12所述的制备方法， 其中， 在基板上形成薄膜晶体管 和存储电容器的步骤包括：
步骤 S1 , 在所述基板上形成緩沖层；
步骤 S2, 在所述緩沖层上形成包括栅极以及第二电极板的图形； 步骤 S3 , 在完成步骤 S2的所述基板上形成包括第一栅绝缘层的图形， 所述第一栅绝缘层完全覆盖所述栅极、 且未覆盖所述第二电极板；
步骤 S4, 在完成步骤 S3的所述基板上形成包括第二栅绝缘层的图形， 所述第二栅绝缘层完全覆盖所述第一栅绝缘层以及所述第二电极板；
或者， 步骤 S4, 在完成步骤 S3的所述基板上形成包括第二栅绝缘层的 图形， 所述第二栅绝缘层完全覆盖所述第二电极板、 且未覆盖与所述栅极对 应的区 i或；
步骤 S5 , 在完成步骤 S4的所述基板上形成非晶硅层， 并对所述非晶硅 层进行晶化以形成多晶硅层， 对所述多晶硅层进行构图工艺， 形成包括有源 层硅岛以及电极板硅岛的图形； 述漏极， 所述源极和所述漏极在正投影方向上与所述栅极至少部分重叠； 通 过离子注入方式在所述电极板硅岛中形成第一电极板， 所述第一电极板与所 述第二电极板在正投影方向上重叠。
15.根据权利要求 13或 14所述的制备方法， 其中， 还进一步包括步骤 在所述薄膜晶体管与所述存储电容器的上方形成包括层间绝缘层以及引出电 极的图形， 所述引出电极包括第一电极以及第二电极， 在所述层间绝缘层中 与所述源极和所述漏极对应的区域分别形成第一过孔和第二过孔， 所述源极 与所述第一电极通过所述第一过孔电连接， 所述漏极与所述第二电极通过所 述第二过孔电连接。
16.根据权利要求 15所述的制备方法， 其中， 形成所述第一栅绝缘层以 及第二栅绝缘层包括采用等离子体增强化学气相沉积方式、 低压化学气相沉 积方式、 大气压化学气相沉积方式、 电子回旋谐振化学气相沉积方式或溅射 方式形成相应的第一栅绝缘层以及第二栅绝缘层， 所述第一栅绝缘层的厚度 范围为 300A-1500A, 所述第二栅绝缘层的厚度范围为 200-800A。
17.根据权利要求 16所述的制备方法， 其中， 形成所述栅极包括采用溅 射方式、 热蒸发方式、 等离子体增强化学气相沉积方式、 低压化学气相沉积 方式、 大气压化学气相沉积方式或电子回旋谐振化学气相沉积方式形成栅极 膜，通过一次构图工艺由该栅极膜形成包括栅极以及所述第二电极板的图形， 所述栅极与所述第二电极板的厚度范围为 100θΑ-800θΑ。
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