WO2014187080A1 - 阵列基板、其制造方法及显示装置 - Google Patents

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WO2014187080A1
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drain
layer
photoresist
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崔承镇
金熙哲
宋泳锡
刘圣烈
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BOE Technology Group Co Ltd
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BOE Technology Group Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13625—Patterning using multi-mask exposure

Definitions

  • Embodiments of the present invention relate to the field of liquid crystal display technology, and in particular, to an array substrate, a method of fabricating the same, and a display device. Background technique
  • the liquid crystal panel of the thin film transistor liquid crystal display device includes the array substrate shown in FIG. 1 , wherein the structure of the array substrate is as shown in FIG. 1 , and includes gate lines 11 and data lines 12 which are perpendicular to each other and electrically insulated, and gate lines 11 and data lines.
  • a pixel area is defined between 12, and a thin film transistor (shown in a circled circle in FIG. 1) and a pixel electrode 13 are disposed in the pixel area.
  • the gate electrode 14 of the thin film transistor is electrically connected to the gate line 11, the source (not shown) is connected to the data line 12, and the drain (not shown) is electrically connected to the pixel electrode 13.
  • the array substrate is usually prepared by a 5MASK (5 mask) patterning process, and the first common mask is used in the first patterning process to form the pattern of the gate electrode 14 and the gate line 11, the second patterning process.
  • a second normal reticle is used to form a pattern of the semiconductor layer
  • a third patterning process uses a third normal reticle to form a pattern of drain, source and data lines 12, and a fourth patterning process uses a fourth
  • a normal mask is used to form a pattern of drain vias
  • a fifth patterning process uses a fifth normal mask to form a pattern of pixel electrodes 13.
  • the prior art proposes a scheme of replacing a common reticle with a semi-transparent reticle or a gray-scale reticle, that is, a second common reticle in the 5MASK patterning process and
  • the third common mask is replaced by a semi-transparent mask or a gray-scale mask, and only one patterning process is required to form a pattern of the semiconductor layer, the drain, the source and the data line, so that the mask used for preparing the array substrate is used.
  • the number of templates has been reduced to four.
  • Embodiments of the present invention provide an array substrate, a manufacturing method thereof, and a display device, which solve the present problem There is a problem in that the process control difficulty caused by the use of a semi-transparent reticle or a gray-scale reticle in order to reduce the number of ordinary reticle used when manufacturing an array substrate.
  • a method of fabricating an array substrate comprising: forming a gate metal layer on a substrate, forming a pattern including a gate electrode and a gate line by a patterning process; forming the gate electrode and the An insulating layer, a semiconductor material layer, and a source/drain metal layer are sequentially formed on the substrate of the gate line pattern, and a pattern including a semiconductor layer, source/drain electrodes, and data lines is formed by a patterning process, wherein the pattern of the source/drain electrodes is The patterns of the semiconductor layers are uniform; a first transparent conductive layer is formed on the substrate on which the semiconductor layer, the source/drain electrodes, and the data line pattern are formed, and a pattern of the first transparent electrode is formed by a patterning process, and at the source/ A gap is formed on the pattern of the drain electrode to form a pattern of the source and the drain.
  • the pattern of source/drain electrodes completely covers the pattern of the semiconductor layer above the gate line pattern.
  • the patterning including the semiconductor layer, the source/drain electrodes, and the data lines is formed by a patterning process, including:
  • the semiconductor material layer and the source/drain metal layer are removed using the same mask.
  • the patterning including the semiconductor layer, the source/drain electrodes, and the data lines is formed by a patterning process, including:
  • the insulating layer, the semiconductor material layer, and the source/drain metal layer are sequentially formed on the substrate on which the gate electrode and the gate line pattern are formed, and the semiconductor layer, the source/drain electrodes are formed by a patterning process. And a pattern of the data lines, wherein the pattern of the source/drain electrodes is consistent with the pattern of the semiconductor layer, including:
  • the first transparent conductive layer is formed on a substrate on which the semiconductor layer, the source/drain electrodes, and the data line pattern are formed, and a pattern of the first transparent electrode is formed by a patterning process, and at the source/ A gap is formed on the pattern of the drain electrode to form a pattern of the source and the drain, including:
  • a third etching is performed on the completely removed region of the photoresist, and a gap is formed on the pattern of the source/drain electrodes to form a pattern of source and drain.
  • the method further includes: An ohmic contact layer is formed on the substrate of the semiconductor material layer.
  • a patterning process when forming a pattern including a semiconductor layer, a source/drain electrode, and a data line by a patterning process, further comprising forming a pattern of the ohmic contact layer, wherein a pattern of the ohmic contact layer and the source/drain electrode The pattern and the pattern of the semiconductor layer are all uniform.
  • a pattern of forming the common electrode line is further included.
  • the manufacturing method further includes: Forming a passivation layer on the substrate on which the source, the drain, and the first transparent electrode are formed, and forming a via including exposing the gate line and exposing the data line lead in the peripheral lead region by a patterning process Pattern of holes;
  • an array substrate comprising a pattern of gate and gate lines sequentially formed on a substrate; a pattern of a semiconductor layer; a pattern of source, drain and data lines, and a pattern of transparent electrodes, The transparent electrode directly overlaps the drain.
  • the array substrate further includes a pattern of common electrode lines, the pattern of the common electrode lines being formed in the same layer as the pattern of the gate and gate lines.
  • a passivation layer and a slit-shaped second transparent electrode are further disposed on the first transparent electrode.
  • a display device including the above array substrate is provided.
  • 1 is a top view of a conventional array substrate
  • FIG. 2 is a flowchart of a method for fabricating an array substrate according to an embodiment of the present invention
  • FIG. 3 is a flowchart of another method for fabricating an array substrate according to an embodiment of the present invention
  • FIG. 5 is a cross-sectional view showing a thin film transistor region on a substrate on which a semiconductor layer and a source/drain electrode pattern are formed according to an embodiment of the present invention
  • FIG. 6 is a cross-sectional view of a data line region on a substrate on which a data line is formed according to an embodiment of the present invention
  • FIG. 7 is a cross-sectional view of a thin film transistor region on a substrate on which a first transparent electrode pattern is formed according to an embodiment of the present invention
  • 8 is a cross-sectional view of a data line region on a substrate on which a first transparent electrode pattern is formed according to an embodiment of the present invention
  • FIG. 9 is a cross-sectional view of a data line region on a substrate on which a semiconductor layer wing is removed, according to an embodiment of the present invention.
  • FIG. 10 is a cross-sectional view showing a thin film transistor region on a substrate on which a source and a drain are formed according to an embodiment of the present invention. detailed description
  • the patterning process referred to herein includes processes such as photoresist coating, exposure, development, etching, and photoresist stripping.
  • the photoresist is described by taking a positive photoresist as an example.
  • the embodiment of the invention provides a method for manufacturing an array substrate. As shown in FIG. 2, the method includes the following steps:
  • a gate metal layer on the substrate, and form a pattern including a gate and a gate line by a patterning process.
  • a first mask is used in the patterning process of this step, thereby forming a pattern of gates and a pattern of gate lines.
  • a second mask (not a gray scale or a semi-transparent mask) is used in the patterning process of this step, and the source/drain metal layer and the semiconductor layer are sequentially etched by a patterning process to form a pattern including the semiconductor layer and source/drain electrodes And a pattern of the data lines, for example, in a region where the thin film transistor is formed, the etched source/drain metal layer forms a pattern of source/drain electrodes, and a pattern of the semiconductor layer is formed under the two layers, and the two patterns are identical ( That is, the pattern of source/drain electrodes completely covers the pattern of the semiconductor layer above the gate lines).
  • the etched source/drain metal layer forms a pattern of data lines outside the area where the thin film transistor is formed.
  • first transparent conductive layer on the substrate on which the semiconductor layer, the source/drain electrodes, and the data line pattern are formed, form a pattern of the first transparent electrode by a patterning process, and form a gap on the pattern of the source/drain electrodes to form a gap.
  • Source and drain Form a first transparent conductive layer on the substrate on which the semiconductor layer, the source/drain electrodes, and the data line pattern are formed, form a pattern of the first transparent electrode by a patterning process, and form a gap on the pattern of the source/drain electrodes to form a gap. Source and drain.
  • a third mask is used in the patterning process of this step, and a photoresist is coated on the substrate on which the first transparent conductive layer is formed, and after being exposed and developed through the third mask, a photoresist completely removed region is formed and The photoresist completely retains a region, the photoresist completely reserved region corresponds to a pattern of the first transparent electrode, the completely removed region corresponds to a gap region between the source and the drain electrode to be formed, and other regions;
  • the semiconductor layer not covered by the source/drain metal layer is etched to remove the excess semiconductor layer, especially for the semiconductor layer under the data line, so that The width of the semiconductor layer is equal to the width of the data line;
  • the pattern of the source/drain electrodes is divided into two by forming a gap on the pattern of the source/drain electrodes, thereby forming source and drain.
  • the first transparent conductive layer is directly formed on the substrate having the source/drain and the data line, the first transparent electrode, the source and the drain are formed after the patterning process.
  • the pattern of the poles enables the first transparent electrode to be directly overlapped over the drain, eliminating the mask for fabricating the pixel electrode vias in the prior art, and forming the first transparent layer by using only a common mask.
  • the source and the drain are formed by forming a gap on the pattern of the source/drain electrodes, so the method uses only three masks, which is not only less used than the prior art.
  • a mask does not require the use of a gray scale mask, which significantly reduces the difficulty and cost of process control.
  • the width of the data line is smaller than the width of the underlying semiconductor layer, particularly when the first transparent conductive layer is etched, affected by the etching liquid.
  • the width of the data line will decrease again, so that the semiconductor layer under the data line will be exposed more, which will affect the design width of the subsequent pixel electrode and the data line.
  • only the data line and the pixel electrode can be The gap (interval) is designed to be wider.
  • the source and the drain are directly formed, so that if the semiconductor layer under the data line is further etched, it is at the source and the drain.
  • the semiconductor of the gap (channel portion) is also affected, with the direct consequence that the characteristics of the thin film transistor are affected or even inoperable.
  • the semiconductor layer underneath the source/drain electrode pattern is formed before the source and drain electrodes are formed.
  • the semiconductor layer not protected by the source/drain metal layer under the data line is etched to eliminate the excess semiconductor layer, which can reduce the design limitation of the pixel electrode and the data line, and improve the aperture ratio.
  • a gate metal layer is formed on the substrate 31, and a pattern including the gate electrode 32, the gate line, and the common electrode line is formed by a patterning process.
  • a gate metal layer is deposited on the substrate 31 (such as a glass substrate or a quartz substrate) by a deposition method such as magnetron sputtering or thermal evaporation, and the gate layer 32 and the gate line are formed by a patterning process using a first mask.
  • a pattern of a common electrode line (not shown) is shown in the drawing.
  • the gate electrode 32 is connected to the gate line, and the common electrode line is parallel to the gate line.
  • the role of the common electrode line is to make the common electrode have a small signal delay, the public power It can be formed on the array substrate or on the color filter substrate.
  • the common electrode line is not a necessary structure and can be set according to actual needs.
  • an insulating layer 38, a semiconductor material layer, and a source/drain metal layer are sequentially formed.
  • the photoresist completely reserved region corresponds to a region in which the pattern of the source/drain electrodes 34 is formed and a region in which the pattern of the data lines 35 is formed, and the other regions are regions in which the photoresist is completely removed.
  • the pattern of the source/drain electrodes 34 and the pattern of the semiconductor layer 33a in Fig. 5 are formed, and the pattern of the data lines 35 in Fig. 6 is formed. Since the pattern of the source/drain electrodes 34 coincides with the pattern of the semiconductor layer 33a, the pattern of the source/drain electrodes 34 forms a protective layer for the semiconductor layer 33a in the subsequent process. Both ends of the semiconductor layer 33b (in the dotted circle) in Fig. 6 are not covered by the data line 35, and this portion is called an active layer.
  • the photoresist completely reserved region corresponds to a region where the first transparent electrode pattern is formed, and the other region is a photoresist completely removed region.
  • FIG. 7 is a cross-sectional view of the thin film transistor region after the first etching process
  • FIG. 8 is a cross-sectional view of the data line region after the first etching process. Since the data line 35 is in the completely remaining area of the photoresist, the structure shown in Fig. 8 is formed. Since the aforementioned semiconductor layer wing can conduct electricity, a signal on the data line 35 is transmitted to the semiconductor layer wing, thereby causing a signal on the subsequently formed first transparent electrode 36. Interference, in order to avoid this interference, it is usually ensured that the size of the first transparent electrode 36 is a large distance from the semiconductor layer wing. However, this causes the first transparent electrode 36 to be limited by the semiconductor layer wing at the time of design, thereby affecting the pixel aperture ratio of the array substrate, thereby causing degradation of the performance of the liquid crystal panel using the array substrate.
  • the embodiment of the present invention removes the semiconductor layer wing by employing the following step 309 without damaging the structure in which the thin film transistor region has been formed.
  • Figure 9 is a cross-sectional view of the data line region after the second etching process.
  • the photoresist 37 forming the pattern of the first transparent electrode 36 is still used, and both ends of the semiconductor layer 33b not covered by the pattern of the data line 35 are etched, since the material for etching the semiconductor material is not It will react with the metal material. Therefore, in the thin film transistor region shown in Fig. 7, even if some of the source/drain electrodes 34 are not covered by the photoresist 37, they are not etched. Therefore, in this step, only the ends of the exposed semiconductor layer 33b of the data line region are etched away, so that the width of the data line 35 and the semiconductor layer 33b after removing the semiconductor layer are equal.
  • the underlying semiconductor layer 33a is protected by the pattern of the source/drain electrodes 34, and the source/drain metal layer 34 is not protected under the data line 35. Both ends of the semiconductor layer 33b are etched to eliminate excess semiconductor layer wings, which can reduce the design limitation of the first transparent electrode 36 and the data line 35, and increase the aperture ratio.
  • Figure 10 is a cross-sectional view of the thin film transistor region after the third etching process.
  • the photoresist 37 forming the pattern of the first transparent electrode 36 is still used, and the photoresist 37 in Fig. 10 has an opening for etching the source/drain electrodes 34 exposed by the openings. Since all the metal layers (the data line 35 and the first transparent electrode 36) are covered by the photoresist 37 in the data line region shown in FIG. 9, the data line is in the process of etching the exposed source/drain electrodes 34. The structure of the various parts of the zone will not be affected.
  • a gap 39 is formed on the pattern of the source/drain electrodes 34, so that the source/drain electrodes 34 are divided into two parts, which are the source 341 and the drain of the thin film transistor, respectively. Pole 342.
  • a second transparent electrode is formed on the first transparent electrode 36 via the passivation layer, and the second transparent electrode is a slit electrode.
  • the array substrate of such a structure is referred to as a horizontal electric field drive type array substrate, and when a voltage is applied to the two transparent electrodes, an electric field parallel to the substrate direction is formed on the second transparent electrode.
  • the first transparent electrode is referred to as a pixel electrode, and may be a slit electrode or a plate electrode
  • the second transparent electrode is referred to as a common electrode and must be a slit electrode.
  • the signal delay of the common electrode can be reduced by connecting the common electrode line to the common electrode.
  • the method further includes: forming an ohmic contact layer on the substrate on which the semiconductor material layer is formed. .
  • step 304 the source/drain metal layer, the ohmic contact layer and the semiconductor material layer are sequentially removed by etching, and after the photoresist in the completely remaining region of the photoresist is stripped through step 305, the semiconductor layer is formed and a pattern of an ohmic contact layer between the source/drain electrode layers, the pattern of the ohmic contact layer being identical to the pattern of the semiconductor layer, and the pattern of the source/drain electrodes (in the plane of the plane perpendicular to the gate lines, the three The same width).
  • step 310 after a gap is formed on the pattern of the source/drain electrodes to form a pattern of source and drain, etching is continued to remove the exposed ohmic contact layer below the gap on the source/drain electrode pattern, thereby being in ohmic Forming a gap on the pattern of the contact layer, the gap dividing the ohmic contact layer into two parts, a drain ohmic contact layer between the drain and the semiconductor layer and a source ohmic contact layer between the source and the semiconductor layer, respectively Thereby, the pattern of the finally formed ohmic contact layer coincides with the pattern of the source and drain.
  • the contact resistance between the semiconductor layer and the drain can be lowered by providing the drain ohmic contact layer.
  • the source ohmic contact layer can be provided to lower the contact resistance between the semiconductor layer and the source.
  • the first transparent conductive layer is directly formed on the substrate having the source/drain and the data line
  • the first transparent electrode, the source, and the pattern are formed after the patterning process.
  • the pattern of the drain allows the first transparent electrode to be directly over the drain, eliminating A mask for fabricating a pixel electrode via in the prior art, and in addition, a mask is formed on the pattern of the source/drain electrodes in a patterning process for forming the first transparent electrode by using only a common mask.
  • the source and the drain are formed, so the method uses only three masks. Compared with the prior art, not only one mask is used but also a gray scale mask is not needed, so that the difficulty and cost of the process control are both Significantly lower.
  • the embodiment of the present invention further provides an array substrate, which is fabricated by the method for fabricating the array substrate provided by the above embodiment.
  • the array substrate includes a gate sequentially formed on the substrate 31 as shown in FIG. a pattern of 32 and gate lines; a pattern of the semiconductor layer 33a; a pattern of the source 341, the drain 342 and the data line 35, and a pattern of the first transparent electrode 36, the first transparent electrode 36 directly overlapping the drain 342.
  • the manufacturing method of the array substrate provided by the above embodiment is employed, the cost is remarkably reduced.
  • a drain ohmic contact layer may be formed between the drain 342 and the semiconductor layer 33a, and the contact resistance between the semiconductor layer 33a and the drain 342 may be reduced by providing a drain ohmic contact layer.
  • a passivation layer and a slit-shaped second transparent electrode may be further disposed on the first transparent electrode 36.
  • the second transparent electrode is a common electrode.
  • a pattern of a common electrode line may be further included, and the common electrode line is formed in the same layer as the gate and the gate line.
  • the embodiment of the present invention further provides a display device including the array substrate described in the above embodiment. Since the array substrate described in the above embodiment is used, the display device also has a low manufacturing cost.

Landscapes

  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

一种阵列基板、其制造方法及显示装置。该方法包括：在基板（31）上形成栅极金属层，通过构图工艺形成包括栅极（32）和栅线的图案；在形成有栅极（32）和栅线图案的基板（31）上依次形成绝缘层（38）、半导体材料层和源/漏金属层，通过构图工艺形成包括半导体层（33a）、源/漏电极（34）和数据线（35）的图案，其中源/漏电极（34）的图案与半导体层（33a）的图案一致；在形成有半导体层（33a）、源/漏电极（34）和数据线（35）图案的基板（31）上形成第一透明导电层，通过构图工艺形成第一透明电极（36）的图案，并在源/漏电极（34）的图案上形成间隙（39）以形成源极（341）和漏极（342）的图案。

Description

阵列基板、 其制造方法及显示装置 技术领域
本发明的实施例涉及液晶显示技术领域， 尤其涉及阵列基板、 其制造方 法及显示装置。 背景技术
薄膜晶体管液晶显示器件的液晶面板包括图 1所示的阵列基板， 其中， 阵列基板的结构如图 1所示， 包括相互垂直并电绝缘的栅线 11和数据线 12, 栅线 11和数据线 12之间限定有像素区域，该像素区域内设有薄膜晶体管（如 图 1中虚线圓圏内所示）和像素电极 13。 薄膜晶体管的栅极 14与栅线 11电 连接、 源极（图中未示出）与数据线 12连接、 漏极（图中未示出）与像素电 极 13电连接。
现有技术通常采用 5MASK ( 5次掩模 )构图工艺来制备该阵列基板， 第 一次构图工艺中使用第一个普通掩模板以形成栅极 14和栅线 11的图案， 第 二次构图工艺中使用第二个普通掩模板以形成半导体层的图案， 第三次构图 工艺使用第三个普通掩模板以形成漏极、源极和数据线 12的图案，第四次构 图工艺使用第四个普通掩模板以形成漏极过孔的图案， 第五次构图工艺使用 第五个普通掩模板以形成像素电极 13的图案。
为了减少所使用掩模板的个数以降低工艺成本， 现有技术提出了使用半 透掩模板或灰阶掩模板来替代普通掩模板的方案， 即把 5MASK构图工艺中 的第二普通掩模板和第三普通掩模板替换为一张半透掩模板或灰阶掩模板， 只需要采用一次构图工艺就能形成半导体层、 漏极、 源极和数据线的图案， 使得制备阵列基板所使用的掩模板的数量减少至 4个。
但是， 上述方法中由于使用了半透掩模板或灰阶掩模板， 工艺控制的难 度显著增加， 因此工艺成本并没有获得明显地降低。 发明内容
本发明的实施例提供一种阵列基板、 其制造方法及显示装置， 解决了现 有技术制造阵列基板时为了降低普通掩模板使用数量而采用半透掩模板或灰 阶掩模板导致的工艺控制难度增加的问题。
本发明的实施例采用如下技术方案：
根据本发明的一方面， 提供一种阵列基板的制造方法， 包括： 在基板上 形成栅极金属层， 通过构图工艺形成包括栅极和栅线的图案； 在形成有所述 栅极和所述栅线图案的基板上依次形成绝缘层、 半导体材料层和源 /漏金属 层， 通过构图工艺形成包括半导体层、 源 /漏电极和数据线的图案， 其中所述 源 /漏电极的图案与所述半导体层的图案一致； 在形成有所述半导体层、 源 / 漏电极和数据线图案的基板上形成第一透明导电层， 通过构图工艺形成第一 透明电极的图案，并在所述源 /漏电极的图案上形成间隙以形成源极和漏极的 图案。
在一个示例中，所述源 /漏电极的图案完全覆盖栅线图案上方的所述半导 体层的图案。
在一个示例中， 所述通过构图工艺形成包括半导体层、 源 /漏电极和数据 线的图案， 包括：
采用同一掩模板去除所述半导体材料层和所述源 /漏金属层。
在一个示例中， 所述通过构图工艺形成包括半导体层、 源 /漏电极和数据 线的图案， 包括：
在形成有所述源 /漏金属层的基板上涂覆光刻胶，通过一掩模板对所述光 刻胶进行曝光、 显影以形成光刻胶完全保留区域和光刻胶完全去除区域， 其 中光刻胶完全保留区域对应形成所述源 /漏电极图案的区域以及形成所述数 据线图案的区域， 其他区域为光刻胶完全去除区域。
在一个示例中， 所述在形成有所述栅极和所述栅线图案的基板上依次形 成绝缘层、 半导体材料层和源 /漏金属层， 通过构图工艺形成包括半导体层、 源 /漏电极和数据线的图案， 其中所述源 /漏电极的图案与所述半导体层的图 案一致， 包括：
在形成有所述栅极和所述栅线图案的基板上， 依次形成绝缘层、 半导体 层和源 /漏金属层；
在形成有所述源 /漏金属层的基板上涂覆光刻胶，通过掩模板对所述光刻 胶进行曝光、 显影以形成光刻胶完全保留区域和光刻胶完全去除区域， 其中 光刻胶完全保留区域对应形成所述源 /漏电极图案的区域以及形成所述数据 线图案的区域， 其他区域为光刻胶完全去除区域；
对所述光刻胶完全去除区域进行刻蚀，依次去除所述源 /漏金属层和半导 体层； 以及
剥离所述光刻胶完全保留区域的光刻胶， 形成所述半导体层的图案、 所 述源 /漏电极的图案、 以及所述数据线的图案， 其中所述源 /漏电极的图案与 所述半导体层的图案一致。
在一个示例中， 所述在形成有所述半导体层、 源 /漏电极和数据线图案的 基板上形成第一透明导电层， 通过构图工艺形成第一透明电极的图案， 并在 所述源 /漏电极的图案上形成间隙， 以形成源极和漏极的图案， 包括：
在形成有所述半导体层、源 /漏电极和数据线图案的基板上形成第一透明 导电层；
在形成有所述第一透明导电层的基板上涂覆光刻胶， 通过一掩模板对所 述光刻胶进行曝光、 显影， 其中光刻胶完全保留区域对应形成所述第一透明 电极图案的区域， 其他区域为光刻胶完全去除区域；
对所述光刻胶完全去除区域进行第一次蚀刻，去除所述第一透明导电层， 以形成所述第一透明电极；
对所述光刻胶完全去除区域进行第二次蚀刻， 去除未被所述数据线图案 覆盖的所述半导体层的两端；
对所述光刻胶完全去除区域进行第三次蚀刻，在所述源 /漏电极的图案上 形成间隙以形成源极和漏极的图案。
在一个示例中， 所述在形成有所述栅极和所述栅线的图案的基板上依次 形成绝缘层、 半导体材料层之后， 形成源 /漏金属层之前， 还包括： 在形成有 所述半导体材料层的基板上形成欧姆接触层。
在一个示例中， 在通过构图工艺形成包括半导体层、 源 /漏电极和数据线 的图案时， 还包括形成所述欧姆接触层的图案， 其中欧姆接触层的图案与所 述源 /漏电极的图案、 所述半导体层的图案均一致。
在一个示例中， 在所述通过构图工艺形成包括栅极和栅线的图案时， 还 包括形成公共电极线的图案。
在一个示例中， 该制造方法还包括： 在形成有所述源极、 漏极以及所述第一透明电极的图案的基板上形成钝 化层， 通过构图工艺在周边引线区形成包括露出栅线引线的过孔和露出数据 线引线的过孔的图案；
在形成有所述栅线引线过孔和数据线引线过孔图案的所述钝化层上形成 第二透明导电层， 通过构图工艺形成第二透明电极的图案， 其中所述第二透 明电极为狭缝状电极。
根据本发明的另一方面， 提供一种阵列基板， 包括依次形成在基板上的 栅极和栅线的图案； 半导体层的图案； 源极、 漏极和数据线的图案及透明电 极的图案， 所述透明电极直接搭接所述漏极。 在一个示例中， 所述阵列基板还包括公共电极线的图案， 所述公共电极 线的图案与所述栅极和栅线的图案在同一层形成。
在一个示例中， 在所述第一透明电极上还设置有钝化层和狭缝状的第二 透明电极。
根据本发明的再一方面， 提供一种显示装置， 包括上述的阵列基板。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 筒单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1为现有阵列基板的顶视图；
图 2为本发明实施例提供的一种阵列基板的制造方法的流程图； 图 3为本发明实施例提供的另一种阵列基板的制造方法的流程图； 图 4为本发明实施例提供的形成有栅极和栅线图案的基板上薄膜晶体管 区的截面图；
图 5 为本发明实施例提供的形成有半导体层和源 /漏电极图案的基板上 薄膜晶体管区的截面图；
图 6为本发明实施例提供的形成有数据线的基板上数据线区的截面图； 图 7为本发明实施例提供的形成有第一透明电极图案的基板上薄膜晶体 管区的截面图； 图 8为本发明实施例提供的形成有第一透明电极图案的基板上数据线区 的截面图；
图 9为本发明实施例提供的去除了半导体层翼的基板上数据线区的截面 图；
图 10 为本发明实施例提供的形成有源极和漏极的基板上薄膜晶体管区 的截面图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
除非另作定义， 此处使用的技术术语或者科学术语应当为本发明所属领 域内具有一般技能的人士所理解的通常意义。 本发明专利申请说明书以及权 利要求书中使用的 "第一"、 "第二" 以及类似的词语并不表示任何顺序、 数 量或者重要性， 而只是用来区分不同的组成部分。 同样， "一个" 或者 "一" 等类似词语也不表示数量限制，而是表示存在至少一个。 "包括"或者 "包含" 等类似的词语意指出现在 "包括" 或者 "包含" 前面的元件或者物件涵盖出 现在 "包括" 或者 "包含" 后面列举的元件或者物件及其等同， 并不排除其 他元件或者物件。 "连接"或者 "相连"等类似的词语并非限定于物理的或者 机械的连接， 而是可以包括电性的连接， 不管是直接的还是间接的。 "上"、
"下"、 "左"、 "右" 等仅用于表示相对位置关系， 当被描述对象的绝对位置 改变后， 则该相对位置关系也可能相应地改变。
本文中所称的构图工艺包括光刻胶涂覆、 曝光、 显影、 刻蚀和光刻胶剥 离等工艺。 在下面的实施例中， 光刻胶以正性光刻胶为例进行描述。
本发明实施例提供一种阵列基板的制造方法， 如图 2所示， 包括如下步 骤：
201、在基板上形成栅极金属层，通过构图工艺形成包括栅极和栅线的图 案。 例如， 此步骤的构图工艺中使用了第一掩模板， 从而形成了栅极的图案 和栅线的图案。
202、在形成有栅极和栅线图案的基板上依次形成绝缘层、半导体材料层 和源 /漏金属层， 通过构图工艺形成包括半导体层、 源 /漏电极和数据线的图 案， 其中源 /漏电极的图案与半导体层的图案一致。
此步骤的构图工艺中使用了第二掩模板 (不是灰阶或半透的掩模板），通 过构图工艺依次刻蚀源 /漏金属层和半导体层，形成包括半导体层的图案以及 源 /漏电极和数据线的图案， 例如， 在形成薄膜晶体管的区域内， 被刻蚀的源 /漏金属层形成了源 /漏电极的图案， 在其下方形成了半导体层的图案， 这两 个图案一致（也就是， 源 /漏电极的图案完全覆盖栅线上方的半导体层的图 案）。 在形成薄膜晶体管的区域以外， 被刻蚀的源 /漏金属层形成了数据线的 图案。
203、 在形成有半导体层、 源 /漏电极和数据线图案的基板上形成第一透 明导电层， 通过构图工艺形成第一透明电极的图案， 并在源 /漏电极的图案上 形成间隙以形成源极和漏极。
例如， 此步骤的构图工艺中使用了第三掩模板， 在形成有第一透明导电 层的基板上涂覆光刻胶， 通过第三掩模板曝光、 显影后， 形成光刻胶完全去 除区域和光刻胶完全保留区域， 所述光刻胶完全保留区域对应第一透明电极 的图案， 完全去除区域对应将要形成的所述源极和所述漏电极之间的间隙区 域， 以及其他区域；
接下来， 对光刻胶完全去除区域中的所述第一透明导电层进行刻蚀， 以 形成第一透明电极的图案；
然后， 对光刻胶完全去除区域中， 未被源 /漏金属层覆盖的半导体层进行 刻蚀， 以去除多余的半导体层， 特别是对于所述数据线下方的半导体层， 进 行刻蚀， 使半导体层的宽度与数据线的宽度相等；
再次对光刻胶完全去除区域中的源 /漏金属层进行刻蚀， 包括对在将要形 成的所述源极和所述漏电极的间隙区域进行刻蚀，在源 /漏电极的图案上形成 间隙， 以形成源极和漏极的图形。 例如在刻蚀源 /漏电极时， 通过在源 /漏电 极的图案上形成间隙， 将源 /漏电极的图案分成两部分， 从而形成了源极和漏 极。 本发明实施例提供的阵列基板的制造方法中 , 由于将第一透明导电层直 接形成在具有源 /漏极和数据线的基板上， 在构图工艺后形成了第一透明电 极、 源极和漏极的图案， 使得第一透明电极能直接搭接在漏极上方， 省去了 现有技术中制作像素电极过孔的掩模板， 另外， 由于只使用了普通的掩模板 就在形成第一透明电极的构图工艺中，通过在所述源 /漏电极的图案上形成间 隙而形成了源极和漏极， 因此该方法仅使用了三个掩模板，相比于现有技术， 不仅少用了一个掩模板而且不需要使用灰阶掩模板， 使得工艺控制的难度和 成本都显著降低。
由于一般情况下， 对同时形成数据线和半导体层的工艺来说， 数据线的 宽度会小于其下方半导体层的宽度， 特别是在进行第一透明导电层刻蚀时， 受刻蚀液的影响， 数据线的宽度会再次减小， 这样数据线下方的半导体层会 露出更多，会影响后续像素电极与数据线的设计宽度， 即为了避免工艺不良， 只能将数据线与像素电极之间的空隙 （间隔）设计的更宽。 另外， 一般工艺 中在形成源 /漏电极层和数据线的图案时， 会直接形成源极和漏极， 这样如果 对数据线下方的半导体层再进行刻蚀处理的话， 处于源极和漏极间隙 （沟道 部分） 的半导体也会因而受到影响， 直接后果就是薄膜晶体管的特性受到影 响甚至无法工作。
而本发明实施例提供的阵列基板的制备方法中， 特别是在第一透明电极 的构图工艺过程中， 在未形成源极和漏极之前， 通过源 /漏电极图案对其下方 的半导体层形成保护的同时，对数据线下方未被源 /漏金属层保护的半导体层 进行刻蚀， 消除多余的半导体层， 可以降低像素电极与数据线的设计限制， 提高开口率。
下面参照图 3至图 10对该制造方法进行详细说明。
301、 在基板 31上形成栅极金属层， 通过构图工艺形成包括栅极 32、 栅 线和公共电极线的图案。
图 4为该构图工艺后的薄膜晶体管区的截面图。 采用例如磁控溅射或热 蒸发的沉积方法， 在基板 31 (如玻璃基板或石英基板）上沉积一层栅极金属 层， 采用第一掩模板通过构图工艺形成包括栅极 32、 栅线（图中未示出 )和 公共电极线（图中未示出）的图案。 栅极 32与栅线连接， 公共电极线与栅线 平行。 其中， 公共电极线的作用是使公共电极具有较小的信号延迟， 公共电 极可以形成在阵列基板上， 也可以形成在彩膜基板上， 当然， 公共电极线并 不是必要的结构， 可以根据实际需要进行设置。
302、 在形成有栅极和栅线图案的基板 31上， 依次形成绝缘层 38、 半导 体材料层和源 /漏金属层。
303、 在形成有半导体材料层和源 /漏金属层的基板 31上涂覆光刻胶， 通 过第二掩模板对光刻胶进行曝光、 显影， 以形成光刻胶完全去除区域和光刻 胶完全保留区域。 其中光刻胶完全保留区域对应形成源 /漏电极 34图案的区 域以及形成数据线 35图案的区域， 其他区域为光刻胶完全去除区域。
304、 对光刻胶完全去除区域进行刻蚀， 依次去除源 /漏金属层和半导体 层。
305、 剥离光刻胶完全保留区域的光刻胶， 形成半导体层 33a的图案、 源 /漏电极 34的图案、 以及数据线 35的图案， 其中源 /漏电极 34的图案与半导 体层 33的图案一致（见图 5 )。
通过步骤 303至步骤 305的构图工艺， 形成了图 5中的源 /漏电极 34的 图案与半导体层 33a的图案， 同时形成了图 6中数据线 35的图案。 由于源 / 漏电极 34的图案与半导体层 33a的图案一致， 在后续的工艺中源 /漏电极 34 的图案形成对半导体层 33a的保护层。 图 6中半导体层 33b的两端（虚线圓 圏内 )未被数据线 35覆盖， 这部分称为半导体层翼（Active Wing )。
306、 在形成有半导体层 33a、 源 /漏电极 34和数据线 35图案的基板 31 上形成第一透明导电层。
307、 在形成有第一透明导电层的基板上涂覆光刻胶 37, 通过第三掩模 板对光刻胶 37进行曝光、显影，形成光刻胶完全保留区域和光刻胶完全去除 区域， 其中光刻胶完全保留区域对应形成第一透明电极图案的区域， 其他区 域为光刻胶完全去除区域。
308、对光刻胶完全去除区域进行第一次蚀刻，去除光刻胶完全去除区域 中的第一透明导电层， 以形成第一透明电极 36。
图 7为该第一次刻蚀工艺后薄膜晶体管区的截面图， 图 8为该第一次刻 蚀工艺后数据线区的截面图。 由于数据线 35处于光刻胶完全保留区域内， 因 此形成了图 8所示的结构。 由于前述的半导体层翼能导电，数据线 35上的信 号会传递至该半导体层翼,从而对后续形成的第一透明电极 36上的信号造成 干扰，为了避免此干扰，通常是在设计第一透明电极 36的大小时保证其与半 导体层翼有较大的距离。然而，这使得第一透明电极 36在设计时受到该半导 体层翼的局限， 从而影响该阵列基板的像素开口率， 进而导致使用该阵列基 板的液晶面板的性能下降。
在本发明中， 为了避免半导体层翼的存在所产生的上述不良影响， 本发 明实施例通过采用下述步骤 309, 在不损伤薄膜晶体管区已形成结构的前提 下， 去除了该半导体层翼。
309、 对光刻胶完全去除区域进行第二次蚀刻， 去除未被数据线 35图案 覆盖的半导体层 33b的两端（即半导体层翼）。
图 9为该第二次刻蚀工艺后数据线区的截面图。 在该步骤中， 仍使用形 成第一透明电极 36图案的光刻胶 37,并对未被数据线 35图案覆盖的半导体 层 33b的两端进行刻蚀， 由于对半导体材料进行刻蚀的物质不会与金属材料 发生反应， 因此， 在图 7所示的薄膜晶体管区， 即使有部分源 /漏电极 34未 被光刻胶 37覆盖，也不会被刻蚀。所以在此步骤中只有数据线区暴露的半导 体层 33b的两端会被刻蚀掉,从而使得数据线 35与去除半导体层翼后的半导 体层 33b， 的宽度相等。 在该步骤中， 在未形成源极和漏极之前， 通过源 /漏 电极 34的图案对其下方的半导体层 33a形成保护的同时， 对数据线 35下方 未被源 /漏金属层 34保护的半导体层 33b的两端进行刻蚀， 消除多余的半导 体层翼， 可以降低第一透明电极 36与数据线 35的设计限制， 提高开口率。
310、 对光刻胶完全去除区域进行第三次蚀刻， 在源 /漏电极的图案上形 成间隙以形成源极和漏极的图案。
图 10为该第三次刻蚀工艺后薄膜晶体管区的截面图。在该步骤中，仍使 用形成第一透明电极 36图案的光刻胶 37, 图 10中光刻胶 37具有开口， 对 开口所暴露的源 /漏电极 34进行刻蚀。 由于在图 9所示数据线区， 所有的金 属层（数据线 35和第一透明电极 36 )都被光刻胶 37覆盖， 因此在刻蚀暴露 的源 /漏电极 34的过程中， 数据线区的各部分结构不会受到影响。 当暴露的 源 /漏电极 34被刻蚀掉时， 在源 /漏电极 34的图案上形成了间隙 39, 使得源 / 漏电极 34被分成了两部分， 分别为薄膜晶体管的源极 341和漏极 342。
311、 在形成有源极 341、 漏极 342以及第一透明电极 36的图案的基板 31上形成钝化层，通过构图工艺在周边引线区形成包括露出栅线引线的过孔 和露出数据线引线的过孔的图案。
312、在形成有栅线 ^ )线过孔和数据线 ^ )线过孔图案的钝化层上形成第二 透明导电层， 通过构图工艺形成第二透明电极的图案， 其中第二透明电极为 狭缝状电极。
通过步骤 311和 312,在第一透明电极 36上隔着钝化层又形成了第二透 明电极， 且该第二透明电极为狭缝状电极。 这种结构的阵列基板称为水平电 场驱动型阵列基板， 两个透明电极上施加电压时， 会在第二透明电极上形成 平行于基板方向的电场。 通常， 第一透明电极称为像素电极， 可以为狭缝状 电极， 也可以是板状电极， 第二透明电极称为公共电极， 必须为狭缝状电极。
当在步骤 301中形成公共电极线时，通过将公共电极线与公共电极连接， 可以减少公共电极的信号延迟。
上述实施例提供的阵列基板的制造方法的步骤 302中， 在形成绝缘层、 半导体材料层之后， 形成源 /漏金属层之前， 还可以包括： 在形成有半导体材 料层的基板上形成欧姆接触层。
随后在步骤 304中， 通过刻蚀， 依次去除源 /漏金属层、 欧姆接触层和半 导体材料层， 再通过步骤 305剥离光刻胶完全保留区域的光刻胶后， 就形成 了位于半导体层和源 /漏电极层之间的欧姆接触层的图案，该欧姆接触层的图 案与半导体层的图案、 源 /漏电极的图案均一致（在与栅线相垂直的纸面平面 内， 三者的宽度相同）。
随后在步骤 310中，在源 /漏电极的图案上形成间隙以形成源极和漏极的 图案之后， 继续刻蚀， 去除源 /漏电极图案上间隙的下方暴露的欧姆接触层， 从而在欧姆接触层的图案上形成间隙， 该间隙将欧姆接触层分成两部分， 分 别是位于漏极与半导体层之间的漏极欧姆接触层和位于源极与半导体层之间 的源极欧姆接触层， 从而使最终形成的欧姆接触层的图案与源极和漏极的图 案一致。
通过设置漏极欧姆接触层可以降低半导体层和漏极之间的接触电阻， 同 理， 设置源极欧姆接触层可以降低半导体层和源极之间的接触电阻。
上述本发明实施例提供的阵列基板的制造方法中， 由于将第一透明导电 层直接形成在具有源 /漏极和数据线的基板上，在构图工艺后形成了第一透明 电极、 源极和漏极的图案， 使得第一透明电极能直接搭接在漏极上方， 省去 了现有技术中制作像素电极过孔的掩模板， 另外， 由于只使用了普通的掩模 板就在形成第一透明电极的构图工艺中，通过在所述源 /漏电极的图案上形成 间隙而形成了源极和漏极， 因此该方法仅使用了三个掩模板， 相比于现有技 术， 不仅少用了一个掩模板而且不需要使用灰阶掩模板， 使得工艺控制的难 度和成本都显著降低。
本发明实施例还提供了一种阵列基板， 该阵列基板是由上述实施例提供 的阵列基板的制造方法制造而成，该阵列基板如图 10所示， 包括依次形成在 基板 31上的栅极 32和栅线的图案； 半导体层 33a的图案； 源极 341、 漏极 342和数据线 35的图案及第一透明电极 36的图案，该第一透明电极 36直接 搭接漏极 342。
本发明实施例提供的阵列基板中， 由于采用了上述实施例提供的阵列基 板的制造方法， 成本显著降低。
上述实施例提供的阵列基板中， 在漏极 342与半导体层 33a之间还可以 形成有漏极欧姆接触层， 通过设置漏极欧姆接触层可以降低半导体层 33a和 漏极 342之间的接触电阻。
上述实施例提供的阵列基板中，在第一透明电极 36上还可以设置有钝化 层和狭缝状的第二透明电极。 该第二透明电极即公共电极。
上述实施例提供的阵列基板中， 还可以包括公共电极线的图案， 公共电 极线与栅极和栅线在同一层形成。 通过将公共电极线与公共电极连接， 可以 减少公共电极的信号延迟。
本发明实施例还提供了一种显示装置， 该显示装置中包括上述实施例描 述的阵列基板， 由于使用了上述实施例描述的阵列基板， 该显示装置也具有 较低的制造成本。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 围， 本发明的保护范围由所附的权利要求确定。

Claims

权利要求书
1、 一种阵列基板的制造方法， 包括：
在基板上形成栅极金属层， 通过构图工艺形成包括栅极和栅线的图案； 在形成有所述栅极和所述栅线图案的基板上依次形成绝缘层、 半导体材 料层和源 /漏金属层， 通过构图工艺形成包括半导体层、 源 /漏电极和数据线 的图案， 其中所述源 /漏电极的图案与所述半导体层的图案一致；
在形成有所述半导体层、源 /漏电极和数据线图案的基板上形成第一透明 导电层， 通过构图工艺形成第一透明电极的图案， 并在所述源 /漏电极的图案 上形成间隙以形成源极和漏极的图案。
2、 根据权利要求 1所述的阵列基板的制造方法， 其中所述源 /漏电极的 图案完全覆盖栅线图案上方的所述半导体层的图案。
3、根据权利要求 1或 2所述的阵列基板的制造方法，其中所述通过构图 工艺形成包括半导体层、 源 /漏电极和数据线的图案， 包括：
采用同一掩模板去除所述半导体材料层和所述源 /漏金属层。
4、根据权利要求 1至 3任一项所述的阵列基板的制造方法，其中所述通 过构图工艺形成包括半导体层、 源 /漏电极和数据线的图案， 包括：
在形成有所述源 /漏金属层的基板上涂覆光刻胶，通过一掩模板对所述光 刻胶进行曝光、 显影以形成光刻胶完全保留区域和光刻胶完全去除区域， 其 中光刻胶完全保留区域对应形成所述源 /漏电极图案的区域以及形成所述数 据线图案的区域， 其他区域为光刻胶完全去除区域。
5、根据权利要求 1至 4任一项所述的阵列基板的制造方法，其中所述在 形成有所述栅极和所述栅线图案的基板上依次形成绝缘层、 半导体材料层和 源 /漏金属层， 通过构图工艺形成包括半导体层、 源 /漏电极和数据线的图案， 其中所述源 /漏电极的图案与所述半导体层的图案一致， 包括：
在形成有所述栅极和所述栅线图案的基板上， 依次形成绝缘层、 半导体 层和源 /漏金属层；
在形成有所述源 /漏金属层的基板上涂覆光刻胶，通过掩模板对所述光刻 胶进行曝光、 显影以形成光刻胶完全保留区域和光刻胶完全去除区域， 其中 光刻胶完全保留区域对应形成所述源 /漏电极图案的区域以及形成所述数据 线图案的区域， 其他区域为光刻胶完全去除区域；
对所述光刻胶完全去除区域进行刻蚀，依次去除所述源 /漏金属层和半导 体层；
剥离所述光刻胶完全保留区域的光刻胶， 形成所述半导体层的图案、 所 述源 /漏电极的图案、 以及所述数据线的图案， 其中所述源 /漏电极的图案与 所述半导体层的图案一致。
6、根据权利要求 1-5任一项所述的阵列基板的制造方法， 其中所述在形 成有所述半导体层、 源 /漏电极和数据线图案的基板上形成第一透明导电层， 通过构图工艺形成第一透明电极的图案，并在所述源 /漏电极的图案上形成间 隙， 以形成源极和漏极的图案， 包括：
在形成有所述半导体层、源 /漏电极和数据线图案的基板上形成第一透明 导电层；
在形成有所述第一透明导电层的基板上涂覆光刻胶， 通过一掩模板对所 述光刻胶进行曝光、 显影， 其中光刻胶完全保留区域对应形成所述第一透明 电极图案的区域， 其他区域为光刻胶完全去除区域；
对所述光刻胶完全去除区域进行第一次蚀刻，去除所述第一透明导电层， 以形成所述第一透明电极；
对所述光刻胶完全去除区域进行第二次蚀刻， 去除未被所述数据线图案 覆盖的所述半导体层的两端；
对所述光刻胶完全去除区域进行第三次蚀刻，在所述源 /漏电极的图案上 形成间隙以形成源极和漏极的图案。
7、根据权利要求 1-6任一项所述的阵列基板的制造方法， 其中所述在形 成有所述栅极和所述栅线的图案的基板上依次形成绝缘层、 半导体材料层之 后， 形成源 /漏金属层之前， 还包括： 在形成有所述半导体材料层的基板上形 成欧姆接触层。
8、根据权利要求 7所述的阵列基板的制造方法，其中在通过构图工艺形 成包括半导体层、 源 /漏电极和数据线的图案时， 还包括形成所述欧姆接触层 的图案， 其中欧姆接触层的图案与所述源 /漏电极的图案、 所述半导体层的图 案均一致。
9、根据权利要求 1-8任一项所述的阵列基板的制造方法， 其中在所述通 过构图工艺形成包括栅极和栅线的图案时， 还包括形成公共电极线的图案。
10、 根据权利要求 1所述的阵列基板的制造方法， 还包括：
在形成有所述源极、 漏极以及所述第一透明电极的图案的基板上形成钝 化层， 通过构图工艺在周边引线区形成包括露出栅线引线的过孔和露出数据 线引线的过孔的图案；
在形成有所述栅线引线过孔和数据线引线过孔图案的所述钝化层上形成 第二透明导电层， 通过构图工艺形成第二透明电极的图案， 其中所述第二透 明电极为狭缝状电极。
11、 一种阵列基板， 包括依次形成在基板上的栅极和栅线的图案； 半导 体层的图案； 源极、 漏极和数据线的图案及第一透明电极的图案， 所述第一 透明电极直接搭接所述漏极。
12、根据权利要求 11所述的阵列基板，其中在所述漏极与所述半导体层 之间形成有漏极欧姆接触层。
13、根据权利要求 11或 12所述的阵列基板，还包括公共电极线的图案， 所述公共电极线的图案与所述栅极和栅线的图案在同一层形成。
14、 根据权利要求 11-13任一项所述的阵列基板， 其中在所述第一透明 电极上还设置有钝化层和狭缝状的第二透明电极。
15、 一种显示装置， 包括权利要求 11-14任一项所述的阵列基板。
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