WO2014155721A1 - 接続制御装置、情報処理装置、及び接続制御方法 - Google Patents

接続制御装置、情報処理装置、及び接続制御方法 Download PDF

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WO2014155721A1
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博幹 植栗
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富士通株式会社
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    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0016—Inter-integrated circuit (I2C)

Definitions

  • the present invention relates to a connection control device, an information processing device, and a connection control method.
  • An information processing apparatus such as a server or a personal computer may use a two-wire serial bus similar to an I2C (registered trademark) bus.
  • the two-wire serial bus is used for connecting a device such as a peripheral device having a relatively low speed.
  • a device such as a peripheral device having a relatively low speed.
  • the terminal side of the unit from the bus line is very short (for example, several ns) due to the capacitor component (floating capacitance) of the signal line inside the unit. There may be a phenomenon that current flows through the.
  • FIG. 14 is a diagram for explaining the influence on the bus line due to the stray capacitance inside the unit when the unit is hot-inserted into the bus line.
  • the unit has a stray capacitance depending on the internal circuit.
  • the bus line is maintained at a predetermined voltage level by a pull-up resistor, but when a unit is hot inserted into the bus line, a charge current i flows from the bus line to the stray capacitance of the unit.
  • the voltage level of the bus line is instantaneously lowered due to the current i flowing from the bus line to the unit, other devices connected to the two-wire serial bus may malfunction.
  • the information processing apparatus 100 includes an MPU (Micro Processing Unit) 120, an I2C bus controller 130, an IO_PORT input 110, an IO_PORT output 111, and bus switches 140a and 140b.
  • the information processing apparatus 100 includes pull-up resistors 150 and 160, a connector 170, a power supply unit 180, and I2C devices 210-2 and 210-3.
  • the additional unit 200 includes an I2C device 210-1, a power supply unit 220, and a connector 230.
  • the MPU 120 is a processor that monitors and controls the I2C devices 210-1 to 210-3 (hereinafter, simply referred to as the I2C device 210 when the I2C devices 210-1 to 210-3 are not distinguished).
  • the MPU 120 is connected to the IO_PORT input 110, the IO_PORT output 111, and the I2C bus controller 130 via the local bus 310.
  • the IO_PORT input 110 detects that the additional unit 200 is mounted on the information processing apparatus 100.
  • the IO_PORT input 110 is connected to the connector 170 via the mounting signal line 340 maintained at a predetermined voltage level by the pull-up resistor 160.
  • the mounting signal line 420 that is GND-connected (grounded) is connected to the connector 230 of the additional unit 200.
  • the IO_PORT input 110 detects that the additional unit 200 is mounted on the information processing apparatus 100 when the voltage of the mounting signal line 340 decreases.
  • the I2C bus controller 130 is connected to the I2C device 210 via a serial bus (I2C bus) 320 maintained at a predetermined voltage level by the pull-up resistor 150, and communicates data signals and clock signals with the I2C device 210. Take control.
  • the BUS-SWs (bus switches) 140a and 140b are switches interposed between the data signal line (SDA) 320a and the clock signal line (SCL) 320b included in the serial bus 320 and the connector 170, respectively.
  • the bus switches 140a and 140b switch the connection between the corresponding signal line and the I2C device 210-1 of the additional unit 200 connected via the connectors 170 and 230.
  • the bus switches 140a and 140b are both disabled when the additional unit 200 is connected to the connector 170, and the connection between the serial bus 320 and the I2C device 210-1 is opened, that is, disconnected. To.
  • the IO_PORT output 111 switches connection in the bus switches 140a and 140b via the control lines 330a and 330b in accordance with the control from the MPU 120.
  • the power supply unit 180 supplies power to the power supply unit 220 when the connector 230 of the additional unit 200 is connected to the connector 170.
  • the IO_PORT 110 detects the connection of the additional unit 200 through a change in the mounting signal of the mounting signal line 340 from High to Low (see FIG. 15 arrows (1)).
  • the MPU 120 When the MPU 120 recognizes that the additional unit 200 is connected with reference to the IO_PORT input 110, the MPU 120 temporarily stops the bus access operation of the serial bus 320 with respect to the I2C bus controller 130 (arrow (2) in FIG. 15). reference). Also, the MPU 120 controls the IO_PORT output 111 to enable the bus switches 140a and 140b while the serial bus 320 is stopped (see arrow (3) in FIG. 15). As a result, the bus switches 140a and 140b are closed, and the SDA 320a and the SDA 410a of the additional unit 200 are conducted, and the SCL 320b and the SCL 410b of the additional unit 200 are conducted.
  • the I2C bus controller 130 resumes the bus access operation and performs the bus access to the I2C device 210-1 of the additional unit 200 (arrow (4) in FIG. 15). reference).
  • the MPU 120 temporarily stops the bus access of the serial bus 320 and connects the additional unit 200 to the serial bus 320.
  • the influence of the noise (voltage drop) at the time of contact of the additional unit 200 to the bus line due to the capacitor component (floating capacitance) of the signal line of the additional unit 200 can be suppressed. That is, voltage drop noise generated when the additional unit 200 is connected to the connector 170 is separated by the disabled bus switches 140a and 140b, and thus does not affect the serial bus 320.
  • the information processing apparatus 100 ′ has the same configuration as the information processing apparatus 100 shown in FIG. 15, but an I2C bus multiplexer 112 is provided instead of the IO_PORT output 111 and the bus switches 140 a and 140 b.
  • the point to prepare is different.
  • the I2C bus multiplexer 112 is an I2C device interposed between the serial bus 320, the I2C device 210, and the connector 170.
  • An example of the I2C bus multiplexer 112 is NXP PCA9542.
  • the I2C bus multiplexer 112 is connected between the channel 1 for the I2C devices 210-2 and 210-3 in the information processing apparatus 100 ′ and the channel 2 for the I2C device 210-1 of the additional unit 200. Perform channel switching. Specifically, the I2C bus multiplexer 112 performs channel switching at a timing when the bus is not busy.
  • the I2C bus multiplexer 112 includes a register therein, and when a value indicating channel switching is written into the register by the MPU 120 via the I2C controller 130, detection of timing at which the bus is not busy is started.
  • the IO_PORT 110 detects the connection of the additional unit 200 as in the information processing apparatus 100 (see arrow (1) in FIG. 16). .
  • the MPU 120 After detecting the connection of the additional unit 200, the MPU 120 performs channel switching control with respect to the internal register of the I2C bus multiplexer 112 via the serial bus 320 (see arrow (2) in FIG. 16). ')reference).
  • the I2C bus multiplexer 112 switches from channel 1 to channel 2 at a timing when the bus is not busy (see arrow (3 ') in FIG. 16).
  • the I2C bus controller 130 performs bus access to the I2C device 210-1 of the additional unit 200 (see arrow (4) in FIG. 16).
  • the I2C bus multiplexer 112 switches the channel to connect the additional unit 200 to the serial bus 320 when the bus is not busy.
  • noise voltage drop
  • the capacitor component floating capacitance
  • FIG. 17 is a diagram for explaining the timing of connecting or disconnecting the module to the bus.
  • other modules receive data at the rising timing of the bus clock.
  • the data can be received.
  • connection state of the bus and the unit is switched according to the state of the bus or the unit by a switch interposed between the bus and the unit (for example, a patent).
  • References 2 and 3 Furthermore, a technology is known that enables the bus connection with the expansion unit when the bus cycle is in an execution state by controlling the potential level of the bus of the computer main body and setting it to the same potential level as the bus on the expansion unit side. (For example, see Patent Document 4).
  • JP 9-44280 A JP 2008-197752 A JP-T-2004-528627 JP-A-9-237140
  • the MPU 120 stops the operation of the I2C bus 320 by controlling the I2C bus controller 130 with software.
  • the shared bus such as the I2C bus 320 is always accessible to the device.
  • the additional unit 200 is connected to the shared bus, the other device 210 is connected. Continuing access is not possible.
  • the I2C bus multiplexer 112 is provided, so that the I2C bus 320 is branched and the bus configuration becomes complicated.
  • the MPU 120 performs channel switching control by software for the I2C bus multiplexer 112 in order to add the additional unit 200 to a complicated bus configuration. Therefore, the information processing apparatus 100 ′ has a problem that processing delay occurs in channel switching control by the MPU 120 in addition to the same problem as the information processing apparatus 100 shown in FIG.
  • the technique described with reference to FIG. 17 is applied to a parallel bus. Even if the technology is applied to an I2C (serial) bus, if noise occurs in the clock signal due to the connection of the added module, other modules may erroneously capture data. Note that the above-described technology for switching the connection state between the bus and the unit with a switch according to the state of the bus or the unit does not consider the suppression of the influence of noise generated when the units are connected.
  • the bus is affected in various ways when devices are connected.
  • the present invention is directed to reducing the impact of the bus upon device connection.
  • the present invention is not limited to the above-described object, and other effects of the present invention can be achieved by the functions and effects derived from the respective configurations shown in the embodiments for carrying out the invention which will be described later. It can be positioned as one of
  • the connection control device is a connection control device that controls connection of a device to a bus, and whether or not a voltage level of a signal input from each of a plurality of signal lines included in the bus is less than a predetermined threshold value.
  • a determination unit that determines whether or not a switching unit that is interposed between the bus and the device and switches a connection between each of the plurality of signal lines and the device;
  • a switching control unit that performs switching control so that a signal line determined to have a voltage level of a signal lower than the predetermined threshold is connected to the device.
  • the first or second embodiment it is possible to reduce the influence of the bus when the device is connected.
  • FIG. 3 is a diagram illustrating a configuration example of a BUS-SW control unit illustrated in FIG. 2. It is a figure explaining the voltage level of a serial bus when an additional unit is hot-plugged in the serial bus shown in FIG. It is a figure explaining the voltage level of a serial bus when an additional unit is hot-plugged in the serial bus shown in FIG. It is a figure explaining the transition of the communication state of the serial bus shown in FIG.
  • FIG. 3 is a diagram illustrating a detailed configuration example of a BUS-SW control unit illustrated in FIG. 2.
  • FIG. 8 is a time chart showing an example of the state of each unit in the BUS-SW control unit shown in FIG. 3 is a flowchart for explaining an operation example of the I2C controller shown in FIG. 1. It is a figure explaining the operation example of the I2C controller shown in FIG. 3 is a time chart showing an example of states of a serial bus, a mounting signal line, and a BUS-SW ENABLE shown in FIG. It is a figure which shows the structural example of the information processing apparatus which concerns on 2nd Embodiment. It is a figure which shows the structural example of the I2C controller shown in FIG. It is a figure explaining the influence on the bus line by the stray capacitance inside the unit when the unit is hot-inserted into the bus line.
  • FIG. 1 is a diagram illustrating a configuration example of an information processing device 1 according to a first embodiment.
  • the information processing apparatus 1 includes an I2C controller 50, a central processing unit (CPU) 51, a memory 52, and I2C devices 21-2 and 21-3.
  • the CPU (processor) 51 is a processing device that performs various controls and operations.
  • the CPU 51 implements various functions by executing a program stored in the memory 52 or a read only memory (ROM) (not shown).
  • the CPU 51 is connected to the memory 52 and the I2C controller 50 via the system bus.
  • the memory 52 is a storage device that temporarily stores various data and programs. When the CPU 51 executes the programs, the data and programs are temporarily stored and expanded.
  • the memory 52 may be a volatile memory such as a random access memory (RAM).
  • the I2C controller 50 is a device that performs various controls on the I2C devices 21-2 and 21-3 via an I2C bus that is an example of a two-wire serial bus. Further, the I2C controller 50 according to the first embodiment performs various controls described later in order to connect the additional unit (I2C unit) 20 including the I2C device 21-1 to the I2C bus.
  • the I2C controller 50 may be a monitoring device that monitors the information processing apparatus 1 including the I2C device 21.
  • the I2C devices 21-1 to 21-3 are simply devices that can be hot-wired to the information processing apparatus 1.
  • I2C device 21 in addition to storage devices such as Hard Disk Drive (HDD) or Solid State Drive (SSD), various control devices such as fans, sensors, power supplies, etc., or monitoring devices can be used.
  • HDD Hard Disk Drive
  • SSD Solid State Drive
  • FIG. 2 is a diagram illustrating a configuration example of the I2C controller 50 illustrated in FIG. 1.
  • the I2C controller 50 includes a BUS-SW (bus switch) control unit 10, an MPU 2, an I2C bus controller 3, bus switches 4 a and 4 b, pull-up resistors 5 and 6, a connector 7, and a power supply unit 8. And a clock oscillator 9.
  • BUS-SW bus switch
  • the additional unit 20 has the same configuration as that of the additional unit 200 shown in FIG. 15 or 16, and includes an I2C device 21-1, a power supply unit 22, and a connector 23.
  • the MPU 2 is a processor that executes various controls by executing firmware stored in a ROM (not shown) or the like.
  • the MPU 2 is connected to the I2C bus controller 3 via the local bus 31, and monitors and controls the I2C devices 21-1 to 21-3.
  • the I2C bus controller 3 is connected to the I2C device 21 via the serial bus (bus) 32 maintained at a predetermined voltage level by the pull-up resistor 5 and receives data from the I2C device 21 under the control of the MPU 2. Controls communication of signals and clock signals. That is, as shown in FIG. 2, the data signal line (SDA) 32 a and the clock signal line (SCL) 32 b included in the serial bus 32 are respectively connected to the pull-up resistor 5, and each signal line is connected by the pull-up resistor 5. The voltage is adjusted.
  • each of the SDA 32a and the SCL 32b is adjusted by the pull-up resistor 5 so that the voltage level applied by the I2C bus controller 3 maintains a predetermined level indicated by Vhigh (High) or Vlow (Low) (see FIG. 4 and FIG. 5).
  • the MPU 2 and the I2C bus controller 3 is connected to the CPU 51 shown in FIG. 1 via the system bus, and performs the above control in response to a request from the CPU 51. It is.
  • the BUS-SWs (bus switches, switches) 4a and 4b are switches interposed between the SDA 32a and SCL 32b and the connector 7, respectively.
  • the bus switches 14a and 14b switch connection and disconnection with the additional unit 20 (I2C device 21-1) connected via the connectors 7 and 23 individually for the corresponding signal lines.
  • the bus switches 4a and 4b are both disabled when the additional unit 20 is connected to the connector 7, and the connection between the serial bus 32 and the I2C device 21-1 is opened, that is, disconnected. To.
  • the bus switches 4a and 4b are interposed between the serial bus 32 and the I2C device 21-1, and are used for switching the connection between each of the plurality of signal lines (SDA 32a and SCL 32b) and the I2C device 21.
  • 4 is an example of a unit 4; Here, an example in which the switching unit 4 is the bus switches 4a and 4b has been described. However, the present invention is not limited to this, and the connection between a plurality of signal lines and the I2C device 21 is switched individually. If possible, the switching unit 4 may be realized by one switch element.
  • the connector 7 connects the I2C controller 50 and the additional unit 20 by contacting with the connector 23 of the additional unit 20 by fitting or the like.
  • the connector 7 includes the SDA 32a and SCL 32b on the I2C controller 50 side, the mounting signal line 34, and the power supply unit 8, and the SDA 41a and SCL 41b, the mounting signal line 42, and the power source unit 22 on the additional unit 20 side. Make contact (conduction).
  • the mounting signal line 34 is a signal line that connects the bus switch control unit 10 and the connector 7, and is maintained at a predetermined voltage level by the pull-up resistor 6.
  • a mounting signal line 42 that is GND-connected (grounded) is connected to the connector 23 of the additional unit 20.
  • the power supply unit 8 supplies power to the power supply unit 22 when the connector 23 of the additional unit 20 is connected to the connector 7.
  • the clock oscillator 9 generates a clock signal used for sampling in the bus switch control unit 10.
  • the clock signal generated by the clock oscillator 9 has a frequency sufficiently faster (for example, about ten times) than the clock signal in the SDA 32a.
  • Examples of the clock oscillator 9 include an oscillator using an LC circuit and a crystal oscillator.
  • the bus switch control unit (connection control device) 10 is a device that controls connection of the I2C device 21 to the serial bus 32. As shown in FIG. 2, the bus switch controller 10 is connected to the SDA 32a and SCL 32b branched from the serial bus 32, the mounting signal line 34, and the clock signal line 35 from the clock oscillator 9, and the signal from each signal line. Is an input signal. As shown in FIG. 2, the bus switch control unit 10 is connected to each of the bus switches 4a and 4b via BUS-SW ENABLE (bus switch enable; hereinafter referred to as control lines) 33a and 33b. 4a and 4b are controlled.
  • BUS-SW ENABLE bus switch enable
  • FIGS. 3 is a diagram showing a configuration example of the bus switch control unit 10 shown in FIG. 2, and FIGS. 4 and 5 are serial diagrams when the additional unit 20 is hot-inserted into the serial bus 32 shown in FIG.
  • FIG. 6 is a diagram for explaining a voltage level of a bus 32.
  • FIG. 6 is a diagram for explaining the transition of the communication state of the serial bus 32 shown in FIG.
  • the bus switch control unit 10 includes a mounting signal detection unit 11, a timer unit 12, a clock signal / data signal level determination unit 13, and a BUS-SW ENABLE (bus switch enable) setting unit 14.
  • the mounting signal detection unit (detection unit) 11 receives a mounting signal from the mounting signal line 34 and detects that the I2C unit 20 (I2C device 21) is connected to the connector 7 (bus switches 4a and 4b). For example, when the connector 7 is connected to the connector 23, the mounting signal line 34 is GND-connected via the mounting signal line 42. When the mounting signal detection unit 11 detects that the voltage of the mounting signal line 42 has decreased, the mounting signal detection unit 11 detects that the I2C device 21 is connected to the bus switches 4a and 4b.
  • the timer unit 12 measures time for a predetermined period.
  • the timer unit 12 for example, various circuits capable of timing can be used in addition to a counter circuit.
  • the bus switch enable setting unit (switching control unit) 14 sends to the switching unit 4 a signal line whose signal strength (voltage level) is determined to be less than a predetermined threshold by a signal level determination unit 13 described later. Switching control is performed so that the device 21 is connected. Specifically, the bus switch enable setting unit 14 controls the bus switch 4a or 4b corresponding to the SDA 32a or SCL 32b detected by the signal level determination unit 13 to switch from the disconnected state to the connected state.
  • the bus switch enable setting unit 14 opens the bus switches 4a and 4b by setting the voltage levels of the control lines 33a and 33b to Low (disabled). And put it in a disconnected state.
  • the bus switch enable setting unit 14 closes the bus switch 4a or 4b by setting the voltage level of the control line 33a or 33b to High (enable) in accordance with an instruction from the signal level determination unit 13, and the connection state To.
  • the clock signal / data signal level determination unit (signal level determination unit, determination unit) 13 generates noise when the additional unit 20 is brought into contact with the serial bus 32 due to the capacitor component of the signal line in the additional unit 20. Detects the timing at which is minimized. Specifically, when the mounting signal detection unit 11 detects that the I2C device 21 is connected to the bus switches 4a and 4b, the signal level determination unit 13 detects the voltage of the signal input from each of the SDA 32a and the SCL 32b. Monitor the level. Then, the signal level determination unit 13 determines whether or not the voltage level of the signal input from each of the SDA 32a and the SCL 32b is less than a predetermined threshold (Vthreshold).
  • Vthreshold a predetermined threshold
  • the signal level determination unit 13 samples the signals input from the SDA 32 a and the SCL 32 b using the clock signal input from the clock oscillator 9. Then, the signal level determination unit 13 determines from the sampling result whether the voltage level of each signal is High or Low.
  • the signal level determination unit 13 determines the timing when the voltage level of the bus line becomes low as described above, and switches the bus line enable (SDA 32a or SCL 32b) to the bus switch enable setting unit 14 for switching. Instruct.
  • the I2C bus as an example of the serial bus 32 has a bus free time between STOP and START conditions; , Tbuf).
  • Tbuf is the time between the STOP condition and the START condition. During this time, the I2C devices 21-2 and 21-3 connected to the serial bus 32 do not use the serial bus 32.
  • the START condition of the I2C bus is a state when the SDA 32a falls from the high state to the low state when the SCL 32b is in the high state, and indicates the start of bus access on the I2C bus.
  • the STOP condition of the I2C bus is a state when the SDA 32a rises from the low state to the high state when the SCL 32b is in the high state, and indicates the end of the bus access on the I2C bus.
  • the signal level determination unit 13 can detect the switching from High to Low in order for the voltage levels of the SDA 32a and SCL 32b by detecting Tbuf and detecting the subsequent START condition. And the signal level determination part 13 can perform switching control separately with respect to the bus switches 4a and 4b (bus switch enable setting part 14) about SDA32a and SCL32b which detected the switch to Low.
  • the signal level determination unit 13 determines whether the voltage level of the signal input from each of the SDA 32a and the SCL 32b is equal to or higher than the predetermined threshold (Vthreshold) during the predetermined period of time by the timer unit 12. It is determined that it is a period.
  • Tbuf is a period unique to the I2C bus and is longer than the High period in the clock signal of the SCL 32b. Therefore, it is preferable that the timer unit 12 is set in advance with a period equal to or substantially the same as Tbuf or a period equal to or longer than Tbuf as a period for measuring time.
  • FIGS. 7 and 8 are diagram illustrating a detailed configuration example of the bus switch control unit 10 illustrated in FIG. 2, and FIG. 8 is a time chart illustrating an example of a state of each unit in the bus switch control unit 10 illustrated in FIG.
  • the bus switch control unit 10 is realized by hardware using, for example, a plurality of circuit elements.
  • the mounting signal detection unit 11 includes a resistor 11a, an amplifier 11b, and a capacitor 11c connected to the mounting signal line 34.
  • the timer unit 12 includes a counter circuit 12a and an OR circuit 10c.
  • the signal level determination unit 13 includes pull-up resistors 10a, 10e, and 10k, AND circuits 10b, 10f, and 10l, an OR circuit 10i, a NAND circuit 10j, and a Delay-Flip Flop (D-FF) 13a to 13f.
  • the bus switch enable setting unit 14 includes pull-up resistors 10h and 10n, OR circuits 10g and 10m, and D-FFs 14a and 14b.
  • “RESET” is, for example, the reset signal line 36 transmitted from the MPU 2, and is maintained High when the mounting signal line 34 falls to Low.
  • the clock signal line 35 from the clock oscillator 9 the mounting signal line 34 from the mounting signal detection unit 11, the reset signal line 36, the SCL 32b, the SDA 32a, the parts (1) to (11) shown in FIG. 7, and the control lines
  • An example of the state of 33a and 33b is demonstrated with reference to FIG. In FIG. 8, the control line 33a is expressed as “BUS-SW1_ENABLE”, and the control line 33b is expressed as “BUS-SW2_ENABLE”.
  • the clock signal line 35 from the clock oscillator 9 outputs a sampling clock signal, and each circuit element in the bus switch control unit 10 operates in synchronization with the clock signal.
  • the mounting signal line 34 is Low at timing t1, that is, when the additional unit 20 is connected to the system bus 32, the reset signal line 36 is maintained at High (timing t2). Further, at the timing t3, the output (9) of the D-FF 13e transitions from High to Low, and the output (10) of the D-FF 13f transitions from Low to High.
  • the D-FFs 13a, 13c, and 13e are D-FFs that monitor the voltage level of the SDA 32a.
  • the output (1) of the D-FF 13b becomes High (timing t7). Further, at timing t7, the output (3) of the AND circuit 10b that performs an AND operation on the outputs of the D-FFs 13a and 13b becomes High (timing t7).
  • the D-FFs 13b, 13d, and 13f are D-FFs that monitor the voltage level of the SCL 32b.
  • the bus switch 4a is controlled to be switched to the connected state by the bus switch enable setting unit 14, and the SDA 42a of the I2C device 21-1 is connected to the SDA 32a of the serial bus 32.
  • the outputs (1) and (5) of the D-FFs 13b and 13d transit to Low (timing t14). Further, at the timing t14, the output (7) of the AND circuit 10f that performs an AND operation of the D-FFs 13c and 13d becomes Low. Further, at timing t14, the output (9) of the D-FF 13f transits to High, and the output (11) of the AND circuit 10l that performs AND of the D-FFs 13e and 13f becomes High.
  • the bus switch 4b is controlled to be connected by the bus switch enable setting unit 14, and the SCL 41b of the I2C device 21-1 is connected to the SCL 32b of the serial bus 32.
  • the signal level determination unit 13 and the bus switch enable setting unit 14 are realized by a logic circuit. Therefore, in the operation of the I2C bus, the opportunity to connect the additional unit 20 to the serial bus 32 is detected and connected at high speed by hardware. Therefore, compared with the control by software described with reference to FIG. It is not necessary to stop the operation of the controller 3. Furthermore, since there are no bus branches as in the I2C bus multiplexer 112 described with reference to FIG. 16, it is possible to prevent the bus configuration from becoming complicated. Also, the control by hardware can realize a stable operation as compared with the control by software depending on the performance and load of MPU2.
  • the I2C bus 21 does not have a bus control signal, and therefore the I2C device 21 causes the START condition or the STOP condition due to the generated noise. There is a possibility of misrecognition.
  • the bus switch control unit 10 when the voltage level of the bus line is in a low state, the additional unit 20 is connected to the system bus 32. The state of the serial bus 32 is not erroneously recognized due to the noise that occurs.
  • FIG. 7 shows an example in which both the signal level determination unit 13 and the bus switch enable setting unit 14 are realized by logic circuits
  • the present invention is not limited to this.
  • at least one of the signal level determination unit 13 and the bus switch enable setting unit 14 may include a logic circuit. Even in this case, stable operation can be realized as compared with the case where both the signal level determination unit 13 and the bus switch enable setting unit 14 are realized by control by software.
  • FIGS. 9 is a flowchart for explaining an operation example of the I2C controller 50 shown in FIG. 1, and FIG. 10 is a diagram for explaining an operation example of the I2C controller 50 shown in FIG.
  • FIG. 11 is a time chart showing an example of states of the serial bus 32, the mounting signal line 34, and the control line 33 shown in FIG.
  • the control line 33a is expressed as “BUS-SW1_ENABLE”
  • the control line 33b is expressed as “BUS-SW2_ENABLE”.
  • the bus switch control unit 10 determines whether or not a mounting signal resulting from the connection of the additional unit 20 to the connector 7 has been detected (step S1). When it is determined that the mounting signal has not been detected (No route in step S1), the determination in step S1 is performed until the mounting signal is detected. On the other hand, if it is determined that a mounting signal has been detected (Yes route in step S1; see the arrow (1) in FIG. 10 and the timing T1 in FIG. 11), the bus switch control unit 10 detects the bus free time (Tbuf). It is determined whether or not it has been done (step S2).
  • the bus switch control unit 10 monitors the voltage levels of the SDA 32a and SCL 32b of the serial bus 32, and detects the bus free time (between bus access and bus access) that is in a certain time (Tbuf) High state. Done.
  • the bus switch control unit 10 determines that Tbuf has not been detected (No route in step S2), the determination in step S2 is performed until Tbuf is detected.
  • the bus switch control unit 10 causes the voltage level of the SDA 32a to change from high to low. It is determined whether or not it has been detected that a transition has been made (step S3). In other words, when detecting the bus free time, the bus switch control unit 10 detects the occurrence of the START condition of the I2C bus. When it is determined by the bus switch control unit 10 that the voltage level of the SDA 32a has not been detected to transition from High to Low (No route in Step S3), the determination in Step S3 is performed until it is detected that the transition has been detected. It is.
  • step S3 when it is determined in step S3 that the voltage level of SDA 32a has transitioned from high to low (Yes route in step S3; see arrow (3) in FIG. 10 and timing T2 in FIG. 11).
  • the process proceeds to step S4.
  • step S4 the bus switch control unit 10 enables the control line 33a and closes the bus switch 4a, thereby connecting the SDA 32a and the SDA 41a (arrows (4) and (5) in FIG. 10 and FIG. 10). 11 timing T3). That is, the bus switch control unit 10 connects the SDA 41a of the I2C device 21-1 to the serial bus 32 in a state where the SDA 32a is maintained low.
  • the I2C device 21-1 Since the I2C device 21-1 is connected to the serial bus 32 in a state where the SDA 32a is low, the I2C device 21-1 can be connected while suppressing the influence of noise due to the capacitor component (floating capacitance) of the terminal of the additional unit 20. As a result, the I2C device 21-1 can be connected to the serial bus 32 not from the middle of the bus cycle of the I2C bus but from the beginning of the bus cycle.
  • the bus switch control unit 10 determines whether or not it has been detected that the voltage level of the SCL 32b has transitioned from High to Low (Step S5). If it is determined that the transition has not been detected (No route in step S5), the determination in step S5 is performed until it is detected that the transition has occurred. On the other hand, when it is determined in step S5 that the voltage level of the SCL 32b has transitioned from high to low (Yes route in step S5; see arrow (6) in FIG. 10 and timing T4 in FIG. 11). The process proceeds to step S6.
  • step S6 the bus switch control unit 10 enables the control line 33b and closes the bus switch 4b, thereby connecting the SCL 32b and the SCL 41b (arrows (7) and (8) in FIG. 10 and FIG. 10). 11 timing T5). That is, the bus switch control unit 10 connects the SCL 41b of the I2C device 21-1 to the serial bus 32 in a state where the SCL 32b is maintained low after the START condition has occurred.
  • connection control of the additional unit 20 (I2C device 21-1) to the serial bus 32 in the I2C controller 50 is completed.
  • the bus switch enable setting unit 14 causes the signal level determination unit 13 to signal strength (voltage level) with respect to the switching unit 4.
  • the bus switch control unit 10 can be individually connected to the corresponding SDA 41a and SCL 41b of the I2C device 21-1, for example, for each signal line falling to Low.
  • each signal line of the I2C device 21-1 can be connected to the serial bus 32 at a timing that minimizes the magnitude of noise, and the influence of the serial bus 32 when the I2C device 21 is connected is reduced. Can be made.
  • the above determination is performed when the state where the serial bus 32 is not used is detected by another I2C device 21 connected to the serial bus 32 based on the strength (voltage level) of each signal. Accordingly, the bus switch control unit 10 can detect that the voltage levels of the SDA 32a and SCL 32b have dropped to Low when the I2C bus is in the START condition. As a result, the I2C controller 50 can connect the I2C device 21 to the system bus 32 not from the middle of the bus cycle of the I2C bus, but from the middle of the bus cycle. The occurrence probability of malfunction can be reduced.
  • the bus switch control unit 10 can reliably detect the bus free time.
  • the bus switch control unit 10 can stably connect the I2C device 21 to the I2C bus in a predetermined procedure. Further, when the mounting signal detection unit 11 detects that the I2C device 21-1 is connected to the switching unit 4, the bus switch control unit 10 does not use the serial bus 32 by another I2C device 21. State detection starts. Therefore, the I2C controller 50 can autonomously connect the I2C device 21-1 to the serial bus 32 according to the connection of the additional unit 20 to the connector 7, and is highly convenient.
  • the switching unit 4 includes bus switches 4a and 4b that perform switching control of the SDA 32a and SCL 32b with the SDA 41a and SCL 41b individually. Therefore, the I2C device 21-1 can be efficiently connected to the serial bus 32 in order from the signal line whose voltage level has dropped to Low.
  • the information processing apparatus 1 includes two I2C devices 21-2 and 21-3, and one additional unit 20 is connected to the information processing apparatus 1.
  • the present invention is not limited to this.
  • a plurality of (for example, three) additional units 20-1 to 20-3 may be connected to the information processing apparatus 1 ′.
  • FIG. 12 is a diagram illustrating a configuration example of the information processing apparatus 1 ′ according to the second embodiment
  • FIG. 13 is a diagram illustrating a configuration example of the I2C controller 50 ′ illustrated in FIG. 12 and FIG. 13, the same reference numerals as those shown in FIG. 1 and FIG. 2 are the same as or substantially the same as the configurations shown in FIG. 1 and FIG.
  • the information processing apparatus 1 ′ includes an I2C controller 50 ′ instead of the I2C controller 50 shown in FIG. Note that the information processing apparatus 1 ′ may include the I2C device 21.
  • the I2C controller 50 ′ performs various controls similar to those of the I2C controller 50 in order to connect the additional units (I2C units) 20-1 to 20-3 including the I2C devices 21-1 to 21-3 to the I2C bus.
  • the I2C controller 50 ' includes the same number of bus switch control units 10, pull-up resistors 6, switching units as the number of connectors 7 connecting the additional units 20-1 to 20-3. Unit 4 and power supply unit 8.
  • the I2C controller 50 ′ includes a common MPU 2, I2C bus controller 3, and clock oscillator 9 for the plurality of connectors 7.
  • the I2C controller 50 ′ according to the second embodiment individually performs various controls described in the first embodiment for each of the plurality of additional units 20-1 to 20-3 connected thereto. Accordingly, the information processing apparatus 1 ′ (I2C controller 50 ′) according to the second embodiment can achieve the same effects as those of the first embodiment.
  • the mounting signal detection unit 11 has been described as detecting that the additional unit 20 is mounted when detecting that the mounting signal line 34 is connected to GND. It is not limited to this.
  • the mounting signal detection unit 11 can detect that the additional unit 20 has been mounted by various known methods, and a detailed description thereof will be omitted.
  • the serial bus 32 is described as being an I2C bus, but the present invention is not limited to this.
  • the serial bus 32 another two-wire serial bus may be used, or a serial bus including a plurality of signal lines other than the two-wire system may be used.
  • the bus switch control unit 10 individually controls the switching unit 4 for signal lines whose signal strength (voltage level) is equal to or lower than a predetermined threshold. You can do it.
  • the bus switch control unit 10 may appropriately modify the bus free time detection method in accordance with another two-wire serial bus or a serial bus standard including a plurality of signal lines.
  • the signal level determination unit 13 has been described as detecting that the voltage level of each signal switches to Low after detecting Tbuf, but the present invention is not limited to this. is not.
  • the signal level determination unit 13 detects that the voltage level has become low even during the bus cycle, the signal level determination unit 13 performs connection control of the bus switch 4a or 4b for the SDA 32a or SCL 32b that has become low. Also good.
  • the I2C controller 50 can connect the additional unit 20 (I2C device 21) to the serial bus 32 at an earlier timing than waiting for detection of Tbuf.
  • one or three additional units 20 are described as being connected to the information processing apparatus 1 or 1 ′, but the number of additional units 20 is limited to these. It is not a thing and can be increased or decreased variously. 9 may be performed when there is another I2C device 21 connected to the serial bus 32, and at least when there is no other I2C device 21, the processing of steps S1 to S6 shown in FIG. It suffices to perform the processes of S4 and S6 (in no particular order).
  • Information processing apparatus 2 MPU 3 I2C bus controller (bus controller) 4 Switching section 4a, 4c, 4e BUS-SW1 (bus switch, switch) 4b, 4d, 4f BUS-SW2 (bus switch, switch) 5, 6, 150, 160 Pull-up resistor 7, 23, 170, 230 Connector 8, 180 Power supply unit 9 Clock oscillator 10 BUS-SW control unit (connection control circuit) 10a, 10e, 10h, 10k, 10n Pull-up resistors 10b, 10d, 10f, 10j, 10l AND circuit 10c, 10g, 10i, 10m OR circuit 10j NAND circuit 11 Mounting signal detector (detector) 11a resistor 11b amplifier 11c capacitor 12 timer unit 12a counter circuit 13 clock signal / data signal level determination unit (signal level determination unit, determination unit) 13a-13f, 14a, 14b D-FF 14 BUS-SW ENABLE setting part (bus switch enable setting part, switching control part) 20, 20-1 to 20-3, 200 Additional

Abstract

　バス（３２）に対するデバイス（２１）の接続制御を行なう接続制御装置（１０）であって、前記バス（３２）に含まれる複数の信号線（３２ａ，３２ｂ）の各々から入力される信号の電圧レベルが所定の閾値未満であるか否かを判定する判定部（１３）と、前記バス（３２）と前記デバイス（２１）との間に介装され前記複数の信号線（３２ａ，３２ｂ）の各々と前記デバイス（２１）との間の接続の切り替えを行なう切替部（４）に対して、前記判定部（１３）により前記信号の電圧レベルが前記所定の閾値未満であると判定された信号線（３２ａ，３２ｂ）を前記デバイス（２１）に接続させるように切替制御を行なう切替制御部（１４）と、をそなえる。

Description

接続制御装置、情報処理装置、及び接続制御方法
　本発明は、接続制御装置、情報処理装置、及び接続制御方法に関する。
　サーバやパーソナルコンピュータ等の情報処理装置では、Ｉ２Ｃ（登録商標）バスに類する２線式シリアルバスが用いられることがある。２線式シリアルバスは、例えば比較的低速な周辺機器等のデバイスを接続するために用いられる。
　２線式シリアルバスへデバイスを有するユニットを活線挿入する場合、ユニット内部の信号線のコンデンサ成分（浮遊容量）により、ごく短い時間（例えば数ｎｓ）ではあるが、バス線からユニットの端子側に電流が流れるという現象が発生することがある。
　図１４は、バス線へユニットを活線挿入したときのユニット内部の浮遊容量によるバス線への影響を説明する図である。図１４に示すように、ユニットは、内部回路に依存した浮遊容量を有する。バス線は、プルアップ抵抗により所定の電圧レベルに維持されるが、バス線にユニットが活線挿入されると、バス線からユニットの浮遊容量に対するチャージ電流ｉが流れる。このとき、バス線からユニットへの電流ｉの流出により瞬間的にバス線の電圧レベルが低下するため、２線式シリアルバスに接続された他のデバイスが誤動作する可能性がある。
　２線式シリアルバスへのユニットの追加による他のデバイスの誤動作を防ぐため、例えば以下の手法が知られている。
　図１５及び図１６は、Ｉ２Ｃバスを有する情報処理装置１００及び１００′の構成例を示す図である。
　はじめに、図１５に示す例を説明する。図１５に示すように、情報処理装置１００は、ＭＰＵ（Micro Processing Unit）１２０、Ｉ２Ｃバスコントローラ１３０、ＩＯ＿ＰＯＲＴ入力１１０、ＩＯ＿ＰＯＲＴ出力１１１、並びに、バススイッチ１４０ａ及び１４０ｂを備える。また、情報処理装置１００は、プルアップ抵抗１５０及び１６０、コネクタ１７０、電源供給部１８０、並びに、Ｉ２Ｃデバイス２１０－２及び２１０－３を備える。さらに、追加ユニット２００は、Ｉ２Ｃデバイス２１０－１、電源部２２０、及び、コネクタ２３０を備える。
　ＭＰＵ１２０は、Ｉ２Ｃデバイス２１０－１～２１０－３（以下、Ｉ２Ｃデバイス２１０－１～２１０－３を区別しない場合には、単にＩ２Ｃデバイス２１０という）の監視及び制御を行なうプロセッサである。ＭＰＵ１２０は、ローカルバス３１０を介してＩＯ＿ＰＯＲＴ入力１１０、ＩＯ＿ＰＯＲＴ出力１１１、及び、Ｉ２Ｃバスコントローラ１３０に接続される。
　ＩＯ＿ＰＯＲＴ入力１１０は、情報処理装置１００に追加ユニット２００が実装されたことを検出する。ここで、ＩＯ＿ＰＯＲＴ入力１１０は、プルアップ抵抗１６０により所定の電圧レベルに維持された実装信号線３４０を介して、コネクタ１７０に接続される。また、追加ユニット２００のコネクタ２３０には、ＧＮＤ接続（接地）された実装信号線４２０が接続される。コネクタ１７０がコネクタ２３０に接続されると、実装信号線３４０が実装信号線４２０を介してＧＮＤ接続する。このため、ＩＯ＿ＰＯＲＴ入力１１０は、実装信号線３４０の電圧が低下した場合に、情報処理装置１００に追加ユニット２００が実装されたことを検出する。
　Ｉ２Ｃバスコントローラ１３０は、プルアップ抵抗１５０により所定の電圧レベルに維持されたシリアルバス（Ｉ２Ｃバス）３２０を介してＩ２Ｃデバイス２１０と接続され、Ｉ２Ｃデバイス２１０との間でデータ信号及びクロック信号の通信制御を行なう。
　ＢＵＳ－ＳＷ（バススイッチ）１４０ａ及び１４０ｂは、それぞれ、シリアルバス３２０に含まれるデータ信号線（ＳＤＡ）３２０ａ及びクロック信号線（ＳＣＬ）３２０ｂとコネクタ１７０との間に介装されるスイッチである。バススイッチ１４０ａ及び１４０ｂは、対応する信号線とコネクタ１７０及び２３０を介して接続された追加ユニット２００のＩ２Ｃデバイス２１０－１との間の接続を切り替える。なお、バススイッチ１４０ａ及び１４０ｂは、コネクタ１７０に追加ユニット２００が接続されるときにはいずれもディセーブル状態になり、シリアルバス３２０とＩ２Ｃデバイス２１０－１との間の接続を開放、つまり切り離された状態にする。
　ＩＯ＿ＰＯＲＴ出力１１１は、ＭＰＵ１２０からの制御に応じて、制御線３３０ａ及び３３０ｂを介してバススイッチ１４０ａ及び１４０ｂにおける接続の切り替えを行なう。
　なお、電源供給部１８０は、コネクタ１７０に追加ユニット２００のコネクタ２３０が接続されると、電源部２２０に対して電力を供給する。
　上述の如く構成された情報処理装置１００では、追加ユニット２００が実装されると、ＩＯ＿ＰＯＲＴ１１０は、実装信号線３４０の実装信号がＨｉｇｈからＬｏｗに変化したことを通じて追加ユニット２００の接続を検知する（図１５の矢印（１）参照）。
　ＭＰＵ１２０は、ＩＯ＿ＰＯＲＴ入力１１０を参照して追加ユニット２００が接続されたことを認識すると、Ｉ２Ｃバスコントローラ１３０に対して、シリアルバス３２０のバスアクセスの動作を一旦停止させる（図１５の矢印（２）参照）。
　また、ＭＰＵ１２０は、シリアルバス３２０が停止している間に、ＩＯ＿ＰＯＲＴ出力１１１を制御してバススイッチ１４０ａ及び１４０ｂをイネーブルに切り替える（図１５の矢印（３）参照）。これにより、バススイッチ１４０ａ及び１４０ｂが閉じて、ＳＤＡ３２０ａと追加ユニット２００のＳＤＡ４１０ａとが導通するとともに、ＳＣＬ３２０ｂと追加ユニット２００のＳＣＬ４１０ｂとが導通する。
　バススイッチ１４０ａ及び１４０ｂがイネーブルに切り替えられると、Ｉ２Ｃバスコントローラ１３０は、バスアクセスの動作を再開し、追加ユニット２００のＩ２Ｃデバイス２１０－１へのバスアクセスを実施する（図１５の矢印（４）参照）。
　以上の動作により、ＭＰＵ１２０は、シリアルバス３２０のバスアクセスを一旦停止させて、シリアルバス３２０へ追加ユニット２００を接続させる。これにより、追加ユニット２００の信号線のコンデンサ成分（浮遊容量）による、バス線への追加ユニット２００の接触時のノイズ（電圧低下）の影響を抑えることができる。つまり、追加ユニット２００をコネクタ１７０に接続した際に発生する電圧低下のノイズは、ディセーブル状態のバススイッチ１４０ａ及び１４０ｂにより分離されるため、シリアルバス３２０には影響を及ぼさない。
　次に、図１６に示す例を説明する。図１６に示すように、情報処理装置１００′は、図１５に示す情報処理装置１００と同様の構成を備えるが、ＩＯ＿ＰＯＲＴ出力１１１、並びに、バススイッチ１４０ａ及び１４０ｂの代わりに、Ｉ２Ｃバスマルチプレクサ１１２を備える点が異なる。
　Ｉ２Ｃバスマルチプレクサ１１２は、シリアルバス３２０とＩ２Ｃデバイス２１０及びコネクタ１７０との間に介装されるＩ２Ｃデバイスである。なお、Ｉ２Ｃバスマルチプレクサ１１２としては、ＮＸＰ製ＰＣＡ９５４２等が挙げられる。
　Ｉ２Ｃバスマルチプレクサ１１２は、情報処理装置１００′内部のＩ２Ｃデバイス２１０－２及び２１０－３用のチャネル１と、追加ユニット２００のＩ２Ｃデバイス２１０－１用のチャネル２との間で、シリアルバス３２０のチャネル切替を行なう。具体的には、Ｉ２Ｃバスマルチプレクサ１１２は、バスがビジー状態でないタイミングでチャネル切替を行なう。なお、Ｉ２Ｃバスマルチプレクサ１１２は、内部にレジスタを備え、Ｉ２Ｃコントローラ１３０を介してＭＰＵ１２０によりチャネル切替を示す値がレジスタに書き込まれると、バスがビジー状態でないタイミングの検出を開始する。
　上述の如く構成された情報処理装置１００′では、追加ユニット２００が実装されると、ＩＯ＿ＰＯＲＴ１１０は、情報処理装置１００と同様に追加ユニット２００の接続を検知する（図１６の矢印（１）参照）。
　ＭＰＵ１２０は、追加ユニット２００の接続の検出後、追加ユニット２００へのアクセに先立ち、シリアルバス３２０を介して、Ｉ２Ｃバスマルチプレクサ１１２の内部レジスタに対してチャネル切替制御を行なう（図１６の矢印（２′）参照）。
　Ｉ２Ｃバスマルチプレクサ１１２は、内部レジスタの値に基づき、バスがビジー状態でないタイミングでチャネル１からチャネル２への切り替えを行なう（図１６の矢印（３′）参照）。
　Ｉ２Ｃバスマルチプレクサ１１２によりチャネルが切り替えられると、Ｉ２Ｃバスコントローラ１３０は、追加ユニット２００のＩ２Ｃデバイス２１０－１へのバスアクセスを実施する（図１６の矢印（４）参照）。
　以上の動作により、Ｉ２Ｃバスマルチプレクサ１１２は、バスがビジー状態でないときに、チャネルを切り替えてシリアルバス３２０へ追加ユニット２００を接続させる。これにより、図１５に示す例と同様に、追加ユニット２００の信号線のコンデンサ成分（浮遊容量）による、バス線への追加ユニット２００の接触時のノイズ（電圧低下）の影響を抑えることができる。つまり、追加ユニット２００をコネクタ１７０に接続した際に発生する電圧低下のノイズは、Ｉ２Ｃバスマルチプレクサ１１２により分離されるため、シリアルバス３２０には影響を及ぼさない。
　なお、関連する技術として、システムのオンライン稼働中でのモジュールの交換手法が知られている（例えば、特許文献１参照）。この技術では、モジュールの挿入／抜去のときに発生するノイズをバスに接続された他のモジュールが受信しても誤動作しないタイミングで、バススイッチがモジュールの接続／切り離しを行なう。
　ここで、ノイズを他のモジュールが受信しても誤動作しないタイミングとしては、図１７に示す例が挙げられる。図１７は、バスへのモジュールの接続又は切り離しのタイミングを説明する図である。例えばパラレルバスでは、他のモジュールは、バスクロックの立ち上がりのタイミングでデータを受け取る。換言すれば、他のモジュールは、追加モジュールをバスへ接続した際にノイズが発生したとしても、バスクロックに同期してデータを受け取るときにこのノイズが消滅していれば、ノイズの影響を受けずにデータ（図１７のデータ“Ｂ”）を受け取ることができる。
　また、関連する他の技術として、バスとユニットとの間に介装されたスイッチにより、バス又はユニットの状態に応じて、バス及びユニットの接続状態を切り替える技術が知られている（例えば、特許文献２及び３参照）。
　さらに、コンピュータ本体のバスの電位レベルを制御し、拡張ユニット側のバスと等しい電位レベルにすることで、バスサイクルが実行状態のときに、拡張ユニットとのバス接続を可能とする技術が知られている（例えば、特許文献４参照）。
特開平９－４４２８０号公報 特開２００８－１９７７５２号公報 特表２００４－５２８６２７号公報 特開平９－２３７１４０号公報
　図１５に示す情報処理装置１００では、ＭＰＵ１２０は、Ｉ２Ｃバスコントローラ１３０に対するソフトウェアによる制御により、Ｉ２Ｃバス３２０の動作を停止させる。本来、Ｉ２Ｃバス３２０のような共有バスは、常にデバイスへアクセスできる状態であることが望ましいが、情報処理装置１００においては、共有バスへの追加ユニット２００の接続の際に、他のデバイス２１０に対して継続アクセスができなくなる。
　また、図１６に示す情報処理装置１００′では、Ｉ２Ｃバスマルチプレクサ１１２が備えられることでＩ２Ｃバス３２０が分岐しバス構成が複雑になる。ＭＰＵ１２０は、複雑なバス構成へ追加ユニット２００を追加するために、Ｉ２Ｃバスマルチプレクサ１１２に対してソフトウェアによるチャネル切替制御を行なう。従って、情報処理装置１００′では、図１５に示す情報処理装置１００と同様の問題に加え、ＭＰＵ１２０によるチャネル切替制御において処理の遅延が発生するという問題もある。
　さらに、図１７を参照して説明した技術は、パラレルバスに適用されるものである。仮に、当該技術をＩ２Ｃ（シリアル）バスに適用したとしても、追加するモジュールの接続に伴いクロック信号にノイズが発生した場合には、他のモジュールは誤ってデータを取りこんでしまう可能性がある。
　なお、上述した、バス又はユニットの状態に応じてスイッチによりバス及びユニットの接続状態を切り替える技術では、ユニットを接続する際に発生するノイズの影響を抑えることについては考慮されていない。
　また、コンピュータ本体のバスの電位レベルを制御し、拡張ユニット側のバスと等しい電位レベルにする技術では、ソフトウェアによる複雑な制御が行なわれるため、拡張ユニットの接続処理の遅延が発生するという問題がある。
　以上のように、上述した技術では、デバイスの接続の際にバスは種々の影響を受ける。
　１つの側面では、本発明は、デバイスの接続の際にバスが受ける影響を低減させることを目的とする。
　なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の１つとして位置付けることができる。
　本件の接続制御装置は、バスに対するデバイスの接続制御を行なう接続制御装置であって、前記バスに含まれる複数の信号線の各々から入力される信号の電圧レベルが所定の閾値未満であるか否かを判定する判定部と、前記バスと前記デバイスとの間に介装され前記複数の信号線の各々と前記デバイスとの間の接続の切り替えを行なう切替部に対して、前記判定部により前記信号の電圧レベルが前記所定の閾値未満であると判定された信号線を前記デバイスに接続させるように切替制御を行なう切替制御部と、をそなえる。
　第１又は第２実施形態によれば、デバイスの接続の際にバスが受ける影響を低減させることができる。
第１実施形態に係る情報処理装置の構成例を示す図である。 図１に示すＩ２Ｃコントローラの構成例を示す図である。 図２に示すＢＵＳ－ＳＷ制御部の構成例を示す図である。 図２に示すシリアルバスへ追加ユニットを活線挿入したときのシリアルバスの電圧レベルを説明する図である。 図２に示すシリアルバスへ追加ユニットを活線挿入したときのシリアルバスの電圧レベルを説明する図である。 図２に示すシリアルバスの通信状態の遷移を説明する図である。 図２に示すＢＵＳ－ＳＷ制御部の詳細な構成例を示す図である。 図７に示すＢＵＳ－ＳＷ制御部における各部の状態の一例を示すタイムチャートである。 図１に示すＩ２Ｃコントローラの動作例を説明するフローチャートである。 図１に示すＩ２Ｃコントローラの動作例を説明する図である。 図２に示すシリアルバス、実装信号線、及びＢＵＳ－ＳＷ　ＥＮＡＢＬＥの状態の一例を示すタイムチャートである。 第２実施形態に係る情報処理装置の構成例を示す図である。 図１２に示すＩ２Ｃコントローラの構成例を示す図である。 バス線へユニットを活線挿入したときのユニット内部の浮遊容量によるバス線への影響を説明する図である。 Ｉ２Ｃバスを有する情報処理装置の構成例を示す図である。 Ｉ２Ｃバスを有する情報処理装置の構成例を示す図である。 バスへのモジュールの接続又は切り離しのタイミングを説明する図である。
　以下、図面を参照して実施の形態を説明する。
　〔１〕第１実施形態
　〔１－１〕情報処理装置の説明
　図１は、第１実施形態に係る情報処理装置１の構成例を示す図である。図１に示すように、情報処理装置１は、Ｉ２Ｃコントローラ５０、Central Processing Unit（ＣＰＵ）５１、メモリ５２、並びに、Ｉ２Ｃデバイス２１－２及び２１－３を備える。
　ＣＰＵ（プロセッサ）５１は、種々の制御や演算を行なう処理装置である。ＣＰＵ５１は、メモリ５２又は図示しないRead Only Memory（ＲＯＭ）等に格納されたプログラムを実行することにより、種々の機能を実現する。なお、ＣＰＵ５１は、メモリ５２及びＩ２Ｃコントローラ５０とそれぞれシステムバスを介して接続される。
　メモリ５２は、種々のデータやプログラムを一時的に格納する記憶装置であって、ＣＰＵ５１がプログラムを実行する際に、データやプログラムを一時的に格納・展開して用いる。なお、メモリ５２としては、例えばRandom Access Memory（ＲＡＭ）等の揮発性メモリが挙げられる。
　Ｉ２Ｃコントローラ５０は、２線式のシリアルバスの一例であるＩ２Ｃバスを介して、Ｉ２Ｃデバイス２１－２及び２１－３に対する各種制御を行なう装置である。また、第１実施形態に係るＩ２Ｃコントローラ５０は、Ｉ２Ｃデバイス２１－１を備える追加ユニット（Ｉ２Ｃユニット）２０をＩ２Ｃバスに接続させるために、後述する各種制御を行なう。例えば、Ｉ２Ｃコントローラ５０は、Ｉ２Ｃデバイス２１を含む情報処理装置１の監視を行なう監視装置であってもよい。
　Ｉ２Ｃデバイス２１－１～２１－３（Ｉ２Ｃデバイス２１－１～２１－３を区別しない場合には、単にＩ２Ｃデバイス２１という）は、情報処理装置１に対して活線接続が可能なデバイスである。例えば、Ｉ２Ｃデバイス２１としては、Hard Disk Drive（ＨＤＤ）又はSolid State Drive（ＳＳＤ）等の記憶装置のほか、ファン、センサ、電源等の制御装置、又は、監視装置等、Ｉ２Ｃに準拠した種々のデバイスが挙げられる。
　〔１－２〕Ｉ２Ｃコントローラの説明
　次に、図２を参照してＩ２Ｃコントローラ５０の構成を説明する。
　図２は、図１に示すＩ２Ｃコントローラ５０の構成例を示す図である。
　図２に示すように、Ｉ２Ｃコントローラ５０は、ＢＵＳ－ＳＷ（バススイッチ）制御部１０、ＭＰＵ２、Ｉ２Ｃバスコントローラ３、バススイッチ４ａ及び４ｂ、プルアップ抵抗５及び６、コネクタ７、電源供給部８、並びに、クロック発振器９を備える。
　また、追加ユニット２０は、図１５又は図１６に示す追加ユニット２００と同様の構成であり、Ｉ２Ｃデバイス２１－１、電源部２２、及び、コネクタ２３を備える。
　ＭＰＵ２は、図示しないＲＯＭ等に格納されたファームウェアを実行することにより種々の制御を実行するプロセッサである。例えば、ＭＰＵ２は、ローカルバス３１を介してＩ２Ｃバスコントローラ３に接続され、Ｉ２Ｃデバイス２１－１～２１－３の監視及び制御を行なう。
　Ｉ２Ｃバスコントローラ３は、プルアップ抵抗５により所定の電圧レベルに維持されたシリアルバス（バス）３２を介してＩ２Ｃデバイス２１と接続され、ＭＰＵ２からの制御を受けてＩ２Ｃデバイス２１との間でデータ信号及びクロック信号の通信制御を行なう。
　つまり、図２に示すように、シリアルバス３２に含まれるデータ信号線（ＳＤＡ）３２ａ及びクロック信号線（ＳＣＬ）３２ｂは、それぞれプルアップ抵抗５に接続され、プルアップ抵抗５により各信号線の電圧が調整される。例えば、ＳＤＡ３２ａ及びＳＣＬ３２ｂの各々は、Ｉ２Ｃバスコントローラ３により印加された電圧レベルがＶｈｉｇｈ（Ｈｉｇｈ）又はＶｌｏｗ（Ｌｏｗ）で示す所定のレベルを維持するように、プルアップ抵抗５によって調整される（図４及び図５参照）。
　なお、図２において図示を省略しているが、ＭＰＵ２及びＩ２Ｃバスコントローラ３の少なくとも一方は、システムバスを介して図１に示すＣＰＵ５１に接続され、ＣＰＵ５１からの要求に応じて、上記制御を行なうのである。
　ＢＵＳ－ＳＷ（バススイッチ，スイッチ）４ａ及び４ｂは、それぞれ、ＳＤＡ３２ａ及びＳＣＬ３２ｂとコネクタ７との間に介装されるスイッチである。バススイッチ１４ａ及び１４ｂは、対応する信号線について個別に、コネクタ７及び２３を介して接続された追加ユニット２０（Ｉ２Ｃデバイス２１－１）との間の接続及び切り離しの切り替えを行なう。なお、バススイッチ４ａ及び４ｂは、コネクタ７に追加ユニット２０が接続されるときにはいずれもディセーブル状態になり、シリアルバス３２とＩ２Ｃデバイス２１－１との間の接続を開放、つまり切り離された状態にする。
　従って、バススイッチ４ａ及び４ｂは、シリアルバス３２とＩ２Ｃデバイス２１－１との間に介装され複数の信号線（ＳＤＡ３２ａ及びＳＣＬ３２ｂ）の各々とＩ２Ｃデバイス２１との間の接続の切り替えを行なう切替部４の一例である。なお、ここでは、切替部４がバススイッチ４ａ及び４ｂである例を説明したが、これに限定されるものではなく、複数の信号線とＩ２Ｃデバイス２１との間の接続の切り替えを個別に行なうことができれば、切替部４が一のスイッチ素子により実現されてもよい。
　コネクタ７は、追加ユニット２０のコネクタ２３と嵌合等によって接触することにより、Ｉ２Ｃコントローラ５０と追加ユニット２０とを接続する。具体的には、コネクタ７は、Ｉ２Ｃコントローラ５０側のＳＤＡ３２ａ、ＳＣＬ３２ｂ、実装信号線３４、電源供給部８と、追加ユニット２０側のＳＤＡ４１ａ、ＳＣＬ４１ｂ、実装信号線４２、電源部２２と、をそれぞれ接触（導通）させる。
　実装信号線３４は、バススイッチ制御部１０とコネクタ７とを接続する信号線であり、プルアップ抵抗６により所定の電圧レベルに維持される。一方、追加ユニット２０のコネクタ２３には、ＧＮＤ接続（接地）された実装信号線４２が接続されている。
　電源供給部８は、コネクタ７に追加ユニット２０のコネクタ２３が接続されると、電源部２２に対して電力を供給する。
　クロック発振器９は、バススイッチ制御部１０においてサンプリングを行なうために用いられるクロック信号を生成するものである。なお、クロック発振器９が生成するクロック信号は、ＳＤＡ３２ａにおけるクロック信号よりも十分に早い（例えば十倍程度の）周波数である。なお、クロック発振器９としては、ＬＣ回路を用いた発振器や水晶発振器等が挙げられる。
　バススイッチ制御部（接続制御装置）１０は、シリアルバス３２に対するＩ２Ｃデバイス２１の接続制御を行なう装置である。バススイッチ制御部１０は、図２に示すように、シリアルバス３２から分岐したＳＤＡ３２ａ及びＳＣＬ３２ｂ、実装信号線３４、並びに、クロック発振器９からのクロック信号線３５が接続され、各信号線からの信号を入力信号とする。また、バススイッチ制御部１０は、図２に示すように、バススイッチ４ａ及び４ｂの各々とＢＵＳ－ＳＷ　ＥＮＡＢＬＥ（バススイッチイネーブル；以下、制御線という）３３ａ及び３３ｂを介して接続され、バススイッチ４ａ及び４ｂを制御する。
　以下、図３～図６を参照してバススイッチ制御部１０の構成を説明する。図３は、図２に示すバススイッチ制御部１０の構成例を示す図であり、図４及び図５は、それぞれ、図２に示すシリアルバス３２へ追加ユニット２０を活線挿入したときのシリアルバス３２の電圧レベルを説明する図である。図６は、図２に示すシリアルバス３２の通信状態の遷移を説明する図である。
　図３に示すように、バススイッチ制御部１０は、実装信号検知部１１、タイマー部１２、クロック信号／データ信号レベル判定部１３、ＢＵＳ－ＳＷ　ＥＮＡＢＬＥ（バススイッチイネーブル）設定部１４を備える。
　実装信号検知部（検知部）１１は、実装信号線３４からの実装信号を入力され、Ｉ２Ｃユニット２０（Ｉ２Ｃデバイス２１）がコネクタ７（バススイッチ４ａ及び４ｂ）に接続されたことを検知する。例えば、コネクタ７がコネクタ２３に接続されると、実装信号線３４は、実装信号線４２を介してＧＮＤ接続する。実装信号検知部１１は、実装信号線４２の電圧が低下したことを検知すると、Ｉ２Ｃデバイス２１がバススイッチ４ａ及び４ｂに接続されたことを検知する。
　タイマー部１２は、所定期間の計時を行なうものである。タイマー部１２としては、例えばカウンター回路のほか、計時が可能な種々の回路を用いることができる。
　バススイッチイネーブル設定部（切替制御部）１４は、切替部４に対して、後述する信号レベル判定部１３により信号の強度（電圧レベル）が所定の閾値未満であると判定された信号線をＩ２Ｃデバイス２１に接続させるように切替制御を行なう。具体的には、バススイッチイネーブル設定部１４は、信号レベル判定部１３により検出されたＳＤＡ３２ａ又はＳＣＬ３２ｂに対応するバススイッチ４ａ又は４ｂに対して、切り離し状態から接続状態に切り替えさせる制御を行なう。
　例えば、バススイッチイネーブル設定部１４は、追加ユニット２０がＩ２Ｃコントローラ５０に接続されたときは、制御線３３ａ及び３３ｂの電圧レベルをＬｏｗ（ディセーブル）にすることで、バススイッチ４ａ及び４ｂを開放し、切り離し状態にする。一方、バススイッチイネーブル設定部１４は、信号レベル判定部１３からの指示に応じて、制御線３３ａ又は３３ｂの電圧レベルをＨｉｇｈ（イネーブル）にすることで、バススイッチ４ａ又は４ｂを閉じ、接続状態にする。
　クロック信号／データ信号レベル判定部（信号レベル判定部，判定部）１３は、追加ユニット２０をシリアルバス３２へ接触させる際に発生する、追加ユニット２０内の信号線のコンデンサ成分によるノイズの大きさが最小限となるタイミングを検出する。
　具体的には、信号レベル判定部１３は、実装信号検知部１１によりＩ２Ｃデバイス２１がバススイッチ４ａ及び４ｂに接続されたことが検知されると、ＳＤＡ３２ａ及びＳＣＬ３２ｂの各々から入力される信号の電圧レベルを監視する。そして、信号レベル判定部１３は、ＳＤＡ３２ａ及びＳＣＬ３２ｂの各々から入力される信号の電圧レベルが所定の閾値（Ｖｔｈｒｅｓｈｏｌｄ）未満であるか否かを判定する。より具体的に、信号レベル判定部１３は、クロック発振器９から入力されるクロック信号を用いて、ＳＤＡ３２ａ及びＳＣＬ３２ｂから入力される信号をそれぞれサンプリングする。そして、信号レベル判定部１３は、サンプリング結果から、各信号の電圧レベルがＨｉｇｈ及びＬｏｗのいずれの状態であるかを判別する。
　以下、図４及び図５を参照して、シリアルバス３２へ追加ユニット２０を活線挿入するタイミングと、シリアルバス３２の電圧レベルとの関係を説明する。
　図４に示すように、シリアルバス３２のうちのＳＤＡ３２ａ又はＳＣＬ３２ｂの信号の電圧レベルがＶｈｉｇｈである場合、図４中“接触”のタイミングでシリアルバス３２に追加ユニット２０が接続されると、浮遊容量による電圧低下の振れが大きい。図４に示す例では、ＳＤＡ３２ａ又はＳＣＬ３２ｂの電圧レベルは、閾値（Ｖｔｈｒｅｓｈｏｌｄ）の近傍にまで降下しているため、システムバス３２に接続された他のＩ２Ｃデバイス２１が誤動作する可能性がある。
　これに対し、図５に示すように、ＳＤＡ３２ａ又はＳＣＬ３２ｂの信号の電圧レベルがＶｌｏｗである場合、もともと電圧レベルがＬｏｗの状態であるため、浮遊容量に起因する電圧低下が発生しても他のＩ２Ｃデバイス２１で誤動作は生じない。つまり、バス線の電圧レベルがＬｏｗの状態のときに、システムバス３２に追加ユニット２０を接続することで、追加ユニット２０のコンデンサ成分によるノイズの影響を抑えることができる。
　そこで、信号レベル判定部１３は、上述のようにバス線の電圧レベルがＬｏｗになったタイミングを判定し、Ｌｏｗになったバス線（ＳＤＡ３２ａ又はＳＣＬ３２ｂ）について、バススイッチイネーブル設定部１４に切替制御を指示する。
　ここで、シリアルバス３２の一例としてのＩ２Ｃバスは、図６に示すように、通信の過程で、バスアクセスとバスアクセスとの合間であるバスフリータイム（Bus free time between STOP and START conditions；以下、Ｔｂｕｆという）の状態に遷移する。Ｔｂｕｆは、ＳＴＯＰコンディションとＳＴＡＲＴコンディションとの間の時間であり、この間、シリアルバス３２に接続されたＩ２Ｃデバイス２１－２及び２１－３は、シリアルバス３２を使用しない。
　Ｉ２ＣバスのＳＴＡＲＴコンディションは、図６に示すように、ＳＣＬ３２ｂがＨｉｇｈの状態のときに、ＳＤＡ３２ａがＨｉｇｈの状態からＬｏｗに落ちるときの状態であり、Ｉ２Ｃバスにおけるバスアクセスの開始を表す。一方、Ｉ２ＣバスのＳＴＯＰコンディションは、図６に示すように、ＳＣＬ３２ｂがＨｉｇｈの状態のときに、ＳＤＡ３２ａがＬｏｗの状態からＨｉｇｈに上がるときの状態であり、Ｉ２Ｃバスにおけるバスアクセスの終了を表す。
　図６に示すように、ＳＤＡ３２ａ及びＳＣＬ３２ｂは、ＳＴＡＲＴコンディションにおいて、順にＨｉｇｈの状態からＬｏｗに落ちる。
　そこで、信号レベル判定部１３は、Ｔｂｕｆを検出し、その後のＳＴＡＲＴコンディションを検出することで、ＳＤＡ３２ａ及びＳＣＬ３２ｂの電圧レベルについて、ＨｉｇｈからＬｏｗへの切り替わりを、順に検出することができる。そして、信号レベル判定部１３は、Ｌｏｗへの切り替わりを検出したＳＤＡ３２ａ及びＳＣＬ３２ｂについて、個別にバススイッチ４ａ及び４ｂ（バススイッチイネーブル設定部１４）に対して切替制御を行なうことができる。
　すなわち、信号レベル判定部１３は、ＳＤＡ３２ａ及びＳＣＬ３２ｂの各々から入力される信号の電圧レベルが、タイマー部１２による所定期間の計時の間、いずれも所定の閾値（Ｖｔｈｒｅｓｈｏｌｄ）以上である場合に、Ｔｂｕｆの期間であると判定する。ここで、Ｔｂｕｆは、Ｉ２Ｃバス固有の期間であり、ＳＣＬ３２ｂのクロック信号におけるＨｉｇｈの期間よりも長い。従って、タイマー部１２には、計時する期間として、予めＴｂｕｆと同一或いは略同一、又はＴｂｕｆ以上の期間が設定されることが好ましい。
　〔１－３〕バススイッチ制御部の詳細な構成例
　次に、図７及び図８を参照して、バススイッチ制御部１０の詳細な構成例を説明する。図７は、図２に示すバススイッチ制御部１０の詳細な構成例を示す図であり、図８は、図７に示すバススイッチ制御部１０における各部の状態の一例を示すタイムチャートである。図７に示すように、バススイッチ制御部１０は、例えば複数の回路素子を用いて、ハードウェアにより実現される。
　実装信号検知部１１は、実装信号線３４に接続される抵抗１１ａ、増幅器１１ｂ、及びコンデンサ１１ｃを備える。
　タイマー部１２は、カウンター回路１２ａ及びＯＲ回路１０ｃを備える。
　信号レベル判定部１３は、プルアップ抵抗１０ａ、１０ｅ、及び１０ｋ、ＡＮＤ回路１０ｂ、１０ｆ、及び１０ｌ、ＯＲ回路１０ｉ、ＮＡＮＤ回路１０ｊ、並びにＤｅｌａｙ－Ｆｌｉｐ　Ｆｌｏｐ（ディレイフリップフロップ；Ｄ－ＦＦ）１３ａ～１３ｆを備える。
　バススイッチイネーブル設定部１４は、プルアップ抵抗１０ｈ及び１０ｎ、ＯＲ回路１０ｇ及び１０ｍ、並びにＤ－ＦＦ１４ａ及び１４ｂを備える。
　なお、図７において、“ＲＥＳＥＴ”は、例えばＭＰＵ２から送信されるリセット信号線３６であり、実装信号線３４がＬｏｗに落ちると、Ｈｉｇｈに維持される。
　以下、クロック発振器９からのクロック信号線３５、実装信号検知部１１からの実装信号線３４、リセット信号線３６、ＳＣＬ３２ｂ、ＳＤＡ３２ａ、図７に示す（１）～（１１）の各部、並びに制御線３３ａ及び３３ｂの状態の一例を、図８を参照して説明する。なお、図８においては、制御線３３ａを“ＢＵＳ－ＳＷ１＿ＥＮＡＢＬＥ”と表記し、制御線３３ｂを“ＢＵＳ－ＳＷ２＿ＥＮＡＢＬＥ”と表記する。
　なお、クロック発振器９からのクロック信号線３５は、サンプリング用のクロック信号を出力し、バススイッチ制御部１０内の各回路素子は、クロック信号に同期して動作を行なう。
　タイミングｔ１において、実装信号線３４がＬｏｗ、つまり追加ユニット２０がシステムバス３２に接続されると、リセット信号線３６がＨｉｇｈに維持される（タイミングｔ２）。また、タイミングｔ３において、Ｄ－ＦＦ１３ｅの出力（９）がＨｉｇｈからＬｏｗに遷移するとともに、Ｄ－ＦＦ１３ｆの出力（１０）がＬｏｗからＨｉｇｈに遷移する。
　タイミングｔ４において、ＳＤＡ３２ａの電圧レベルがＬｏｗからＨｉｇｈに遷移すると、Ｄ－ＦＦ１３ａの出力（２）がＨｉｇｈになるとともに、Ｄ－ＦＦ１３ｃ及び１３ｅの出力（６）及び（１０）がそれぞれＬｏｗになる（タイミングｔ５）。なお、Ｄ－ＦＦ１３ａ、１３ｃ、及び１３ｅは、それぞれＳＤＡ３２ａの電圧レベルを監視するＤ－ＦＦである。
　次いで、タイミングｔ６において、ＳＣＬ３２ｂの電圧レベルがＬｏｗからＨｉｇｈに遷移すると、Ｄ－ＦＦ１３ｂの出力（１）がＨｉｇｈになる（タイミングｔ７）。また、タイミングｔ７において、Ｄ－ＦＦ１３ａ及び１３ｂの出力のＡＮＤをとるＡＮＤ回路１０ｂの出力（３）がＨｉｇｈになる（タイミングｔ７）。なお、Ｄ－ＦＦ１３ｂ、１３ｄ、及び１３ｆは、それぞれＳＣＬ３２ｂの電圧レベルを監視するＤ－ＦＦである。
　なお、タイミングｔ６において、ＳＤＡ３２ａの電圧レベルがＨｉｇｈの状態で、ＳＣＬ３２ｂの電圧レベルがＨｉｇｈに遷移したため（ＳＴＯＰコンディション）、システムバス３２はバスフリータイムの状態になっている。
　カウンター回路１２ａでは、ＡＮＤ回路１０ｂの出力（３）がＨｉｇｈになったことで、“＊ＬＯＡＤ”端子にＨｉｇｈが入力される。そして、カウンター回路１２ａは、タイミングｔ７において、Ｔｂｕｆの期間のカウントを開始する。
　カウンター回路１２ａによる所定期間の計時が終了し、ＡＮＤ回路１０ｂの出力（３）がＨｉｇｈである時間がＴｂｕｆ以上であった場合には、カウンター回路１２ａの出力（４）がＨｉｇｈに遷移する（タイミングｔ８）。また、出力（４）がＨｉｇｈになったことにより、カウンター回路１２ａの後段のＤ－ＦＦ１３ｄの出力（５）がＨｉｇｈに遷移する（タイミングｔ９）。
　ここで、タイミングｔ１０において、ＳＤＡ３２ａの電圧レベルがＨｉｇｈからＬｏｗに遷移すると、つまりＳＴＡＲＴコンディションになると、Ｄ－ＦＦ１３ａ及びＡＮＤ回路１０ｂの出力（２）及び（３）がＬｏｗになる（タイミングｔ１１）。また、タイミングｔ１１において、Ｄ－ＦＦ１３ｃ及び１３ｅの出力（６）及び（１０）がＨｉｇｈになるとともに、Ｄ－ＦＦ１３ｃ及び１３ｄのＡＮＤをとるＡＮＤ回路１０ｆの出力（７）がＨｉｇｈになる。
　また、ＡＮＤ回路１０ｆの出力（７）がＨｉｇｈになったことで、Ｄ－ＦＦ１４ａの出力（８）がＨｉｇｈになり、制御線３３ａの電圧レベルがＨｉｇｈになる（タイミングｔ１２）。すなわち、バススイッチイネーブル設定部１４によりバススイッチ４ａが接続状態に切替制御され、Ｉ２Ｃデバイス２１－１のＳＤＡ４２ａがシリアルバス３２のＳＤＡ３２ａに接続される。
　次いで、タイミングｔ１３において、ＳＣＬ３２ｂの電圧レベルがＨｉｇｈからＬｏｗに遷移すると、Ｄ－ＦＦ１３ｂ及び１３ｄの出力（１）及び（５）がＬｏｗに遷移する（タイミングｔ１４）。また、タイミングｔ１４において、Ｄ－ＦＦ１３ｃ及び１３ｄのＡＮＤをとるＡＮＤ回路１０ｆの出力（７）がＬｏｗになる。さらに、タイミングｔ１４において、Ｄ－ＦＦ１３ｆの出力（９）がＨｉｇｈに遷移するとともに、Ｄ－ＦＦ１３ｅ及び１３ｆのＡＮＤをとるＡＮＤ回路１０ｌの出力（１１）がＨｉｇｈになる。
　また、ＡＮＤ回路１０ｌの出力（１１）がＨｉｇｈになったことで、Ｄ－ＦＦ１４ｂの出力がＨｉｇｈになり、制御線３３ｂの電圧レベルがＨｉｇｈになる（タイミングｔ１４）。すなわち、バススイッチイネーブル設定部１４によりバススイッチ４ｂが接続状態に切替制御され、Ｉ２Ｃデバイス２１－１のＳＣＬ４１ｂがシリアルバス３２のＳＣＬ３２ｂに接続される。
　以上のように、第１実施形態に係るバススイッチ制御部１０によれば、信号レベル判定部１３及びバススイッチイネーブル設定部１４が論理回路により実現される。従って、Ｉ２Ｃバスの動作の中で、追加ユニット２０をシリアルバス３２に接続する機会をハードウェアによって高速に検出し接続を行なうため、図１５を参照して説明したソフトウェアによる制御と比べ、Ｉ２Ｃバスコントローラ３の動作を停止しなくてよい。さらに、図１６を参照して説明したＩ２Ｃバスマルチプレクサ１１２のように、バス分岐がなくなるため、バス構成が複雑になることを抑止できる。また、ハードウェアによる制御は、ＭＰＵ２の性能や負荷に依存するソフトウェアによる制御と比べて、安定した動作を実現することができる。
　なお、図１７を参照して説明したパラレルバスに関する技術をＩ２Ｃバスに適用した場合、Ｉ２Ｃバスにはバス制御信号がないため、Ｉ２Ｃデバイス２１は、発生したノイズが原因でＳＴＡＲＴコンディション又はＳＴＯＰコンディションと誤認識する可能性がある。これに対し、第１実施形態に係るバススイッチ制御部１０によれば、バス線の電圧レベルがＬｏｗの状態のときに、システムバス３２に追加ユニット２０を接続するため、Ｉ２Ｃデバイス２１は、発生するノイズが原因でシリアルバス３２の状態を誤認識することがない。
　なお、図７では、信号レベル判定部１３及びバススイッチイネーブル設定部１４の双方が論理回路により実現される例を示したが、これに限定されるものではない。例えば、信号レベル判定部１３及びバススイッチイネーブル設定部１４のうちの少なくとも一方が論理回路をそなえる構成としてもよい。この場合でも、信号レベル判定部１３及びバススイッチイネーブル設定部１４の双方がソフトウェアによる制御により実現される場合と比べて、安定した動作を実現することができる。
　〔１－４〕第１実施形態の動作例
　次に、上述の如く構成された第１実施形態に係るＩ２Ｃコントローラ５０における、シリアルバス３２への追加ユニット２０（Ｉ２Ｃデバイス２１－１）の接続制御の動作例を、図９～図１１を参照して説明する。図９は、図１に示すＩ２Ｃコントローラ５０の動作例を説明するフローチャートであり、図１０は、図１に示すＩ２Ｃコントローラ５０の動作例を説明する図である。図１１は、図２に示すシリアルバス３２、実装信号線３４、及び制御線３３の状態の一例を示すタイムチャートである。なお、図９においては、制御線３３ａを“ＢＵＳ－ＳＷ１＿ＥＮＡＢＬＥ”と表記し、制御線３３ｂを“ＢＵＳ－ＳＷ２＿ＥＮＡＢＬＥ”と表記する。
　はじめに、図９に示すように、バススイッチ制御部１０により、追加ユニット２０がコネクタ７に接続されたことに起因する実装信号が検出されたか否かが判定される（ステップＳ１）。実装信号が検出されなかったと判定された場合（ステップＳ１のＮｏルート）、実装信号が検出されるまでステップＳ１の判定が行なわれる。
　一方、実装信号が検出されたと判定された場合（ステップＳ１のＹｅｓルート；図１０の矢印（１）及び図１１のタイミングＴ１参照）、バススイッチ制御部１０により、バスフリータイム（Ｔｂｕｆ）が検出されたか否かが判定される（ステップＳ２）。つまり、バススイッチ制御部１０は、シリアルバス３２のＳＤＡ３２ａ及びＳＣＬ３２ｂの電圧レベルを監視し、両方とも一定時間（Ｔｂｕｆ）Ｈｉｇｈ状態であるバスフリータイム（バスアクセスとバスアクセスとの合間）の検出が行なわれる。バススイッチ制御部１０により、Ｔｂｕｆが検出されなかったと判定された場合（ステップＳ２のＮｏルート）、Ｔｂｕｆが検出されるまでステップＳ２の判定が行なわれる。
　一方、Ｔｂｕｆが検出されたと判定された場合（ステップＳ２のＹｅｓルート；図１０の（２）及び図１１のタイミングＴ１～Ｔ２参照）、バススイッチ制御部１０により、ＳＤＡ３２ａの電圧レベルがＨｉｇｈからＬｏｗに遷移したことが検出されたか否かが判定される（ステップＳ３）。つまり、バススイッチ制御部１０は、バスフリータイムを検出すると、Ｉ２ＣバスのＳＴＡＲＴコンディションの発生を検出する。バススイッチ制御部１０により、ＳＤＡ３２ａの電圧レベルがＨｉｇｈからＬｏｗに遷移したことが検出されなかったと判定された場合（ステップＳ３のＮｏルート）、遷移したことが検出されるまでステップＳ３の判定が行なわれる。
　これに対し、ステップＳ３において、ＳＤＡ３２ａの電圧レベルがＨｉｇｈからＬｏｗに遷移したことが検出されたと判定された場合（ステップＳ３のＹｅｓルート；図１０の矢印（３）及び図１１のタイミングＴ２参照）、ステップＳ４に移行する。
　ステップＳ４では、バススイッチ制御部１０により、制御線３３ａがイネーブルにされ、バススイッチ４ａが閉じられることで、ＳＤＡ３２ａとＳＤＡ４１ａとが接続される（図１０の矢印（４）及び（５）並びに図１１のタイミングＴ３参照）。つまり、バススイッチ制御部１０は、ＳＤＡ３２ａがＬｏｗに維持されている状態でＩ２Ｃデバイス２１－１のＳＤＡ４１ａをシリアルバス３２に接続する。Ｉ２Ｃデバイス２１－１は、ＳＤＡ３２ａがＬｏｗに落ちた状態でシリアルバス３２に接続されるため、追加ユニット２０の端子のコンデンサ成分（浮遊容量）によるノイズの影響を抑えて接続することができる。また、これにより、Ｉ２Ｃバスのバスサイクルの途中ではなく、バスサイクルの先頭からＩ２Ｃデバイス２１－１をシリアルバス３２に接続することができる。
　次いで、バススイッチ制御部１０により、ＳＣＬ３２ｂの電圧レベルがＨｉｇｈからＬｏｗに遷移したことが検出されたか否かが判定される（ステップＳ５）。遷移したことが検出されなかったと判定された場合（ステップＳ５のＮｏルート）、遷移したことが検出されるまでステップＳ５の判定が行なわれる。
　これに対し、ステップＳ５において、ＳＣＬ３２ｂの電圧レベルがＨｉｇｈからＬｏｗに遷移したことが検出されたと判定された場合（ステップＳ５のＹｅｓルート；図１０の矢印（６）及び図１１のタイミングＴ４参照）、ステップＳ６に移行する。
　ステップＳ６では、バススイッチ制御部１０により、制御線３３ｂがイネーブルにされ、バススイッチ４ｂが閉じられることで、ＳＣＬ３２ｂとＳＣＬ４１ｂとが接続される（図１０の矢印（７）及び（８）並びに図１１のタイミングＴ５参照）。つまり、バススイッチ制御部１０は、ＳＴＡＲＴコンディションが発生した後、ＳＣＬ３２ｂがＬｏｗに維持されている状態でＩ２Ｃデバイス２１－１のＳＣＬ４１ｂをシリアルバス３２に接続する。
　以上の処理により、Ｉ２Ｃコントローラ５０における、シリアルバス３２への追加ユニット２０（Ｉ２Ｃデバイス２１－１）の接続制御が完了する。
　〔１－５〕まとめ
　このように、第１実施形態に係るＩ２Ｃコントローラ５０によれば、バススイッチイネーブル設定部１４により、切替部４に対して、信号レベル判定部１３により信号の強度（電圧レベル）が所定の閾値未満であると判定された信号線をＩ２Ｃデバイス２１－１に接続させるように切替制御が行なわれる。従って、バススイッチ制御部１０は、例えばＬｏｗに落ちた信号線ごとに個別に、Ｉ２Ｃデバイス２１－１の対応するＳＤＡ４１ａ及びＳＣＬ４１ｂと接続することができる。これにより、Ｉ２Ｃコントローラ５０は、システムバス３２を停止させることなく、追加ユニット２０の端子のコンデンサ成分によるノイズの影響を抑えることができる。つまり、Ｉ２Ｃデバイス２１－１の各信号線を、ノイズの大きさが最小限となるタイミングでシリアルバス３２に接続することができ、Ｉ２Ｃデバイス２１の接続の際にシリアルバス３２が受ける影響を低減させることができる。
　また、上記判定は、各信号の強度（電圧レベル）に基づいて、シリアルバス３２に接続された他のＩ２Ｃデバイス２１によりシリアルバス３２が使用されていない状態が検出された場合に行なわれる。従って、バススイッチ制御部１０は、Ｉ２ＣバスがＳＴＡＲＴコンディションになったときに、ＳＤＡ３２ａ及びＳＣＬ３２ｂの電圧レベルがそれぞれＬｏｗに落ちたことを検出することができる。これにより、Ｉ２Ｃコントローラ５０は、Ｉ２Ｃバスのバスサイクルの途中ではなく先頭から、Ｉ２Ｃデバイス２１をシステムバス３２に接続することができ、バスサイクルの途中から接続されるよりもＩ２Ｃデバイス２１－１の誤作動の発生確率を低減させることができる。
　さらに、バススイッチ制御部１０により、ＳＤＡ３２ａ及びＳＣＬ３２ｂの各々から入力される信号の強度（電圧レベル）が、タイマー部１２による所定期間の計時の間、いずれも所定の閾値以上である場合に、他のＩ２Ｃデバイス２１によりシリアルバス３２が使用されていない状態であると判定される。従って、バススイッチ制御部１０は、バスフリータイムを確実に検出することができる。
　また、ＳＴＡＲＴコンディションのあと、ＳＤＡ３２ａ、ＳＣＬ３２ｂの順序で電圧レベルがＬｏｗに落ちるため、バススイッチ制御部１０は、毎回決まった手順で安定してＩ２Ｃデバイス２１をＩ２Ｃバスへ接続することができる。
　さらに、実装信号検知部１１により、Ｉ２Ｃデバイス２１－１が切替部４に接続されたことが検知された場合に、バススイッチ制御部１０によって他のＩ２Ｃデバイス２１によりシリアルバス３２が使用されていない状態の検出が開始される。従って、Ｉ２Ｃコントローラ５０は、コネクタ７への追加ユニット２０の接続に応じて、自律でシルアルバス３２へのＩ２Ｃデバイス２１－１の接続を行なうことができ、利便性が高い。
　また、切替部４は、ＳＤＡ３２ａ及びＳＣＬ３２ｂについて個別にＳＤＡ４１ａ及びＳＣＬ４１ｂとの切替制御を行なうバススイッチ４ａ及び４ｂを備える。従って、電圧レベルがＬｏｗに落ちた信号線から順に、Ｉ２Ｃデバイス２１－１をシルアルバス３２へ効率的に接続することができる。
　〔２〕第２実施形態
　第１実施形態においては、情報処理装置１が二つのＩ２Ｃデバイス２１－２及び２１－３をそなえ、情報処理装置１に一つの追加ユニット２０が接続されるものとして説明したが、これに限定されるものではない。例えば、図１２に示すように、情報処理装置１′に複数（例えば三つ）の追加ユニット２０－１～２０－３が接続されるものとしてもよい。
　以下、図１２及び図１３を参照して、情報処理装置１′の構成例を説明する。
　図１２は、第２実施形態に係る情報処理装置１′の構成例を示す図であり、図１３は、図１２に示すＩ２Ｃコントローラ５０′の構成例を示す図である。なお、図１２及び図１３において、図１及び図２に示す符号と同一の符号は、図１及び図２に示す構成と同一又は略同一のため、重複した説明は省略する。
　図１２に示すように、第２実施形態に係る情報処理装置１′は、図１に示すＩ２Ｃコントローラ５０に代えて、Ｉ２Ｃコントローラ５０′を備える。なお、情報処理装置１′は、Ｉ２Ｃデバイス２１を備えてもよい。
　Ｉ２Ｃコントローラ５０′は、Ｉ２Ｃデバイス２１－１～２１－３を備える追加ユニット（Ｉ２Ｃユニット）２０－１～２０－３をＩ２Ｃバスに接続させるために、Ｉ２Ｃコントローラ５０と同様の各種制御を行なう。
　図１３に示すように、第２実施形態に係るＩ２Ｃコントローラ５０′は、追加ユニット２０－１～２０－３を接続するコネクタ７の数と同数のバススイッチ制御部１０、プルアップ抵抗６、切替部４、及び電源供給部８を備える。一方、Ｉ２Ｃコントローラ５０′は、複数のコネクタ７に対して共通のＭＰＵ２、Ｉ２Ｃバスコントローラ３、及びクロック発振器９を備える。
　第２実施形態に係るＩ２Ｃコントローラ５０′は、接続される複数の追加ユニット２０－１～２０－３の各々について、個別に、第１実施形態において説明した各種制御を行なうのである。
　これにより、第２実施形態に係る情報処理装置１′（Ｉ２Ｃコントローラ５０′）によっても、第１実施形態と同様の効果を奏することができる。
　〔３〕その他
　以上、本発明の好ましい実施形態について詳述したが、本発明は、係る特定の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々の変形、変更して実施することができる。
　例えば、上述した第１及び第２実施形態では、実装信号検知部１１は、実装信号線３４がＧＮＤ接続したことを検出すると、追加ユニット２０が実装されたことを検知するものとして説明したが、これに限定されるものではない。実装信号検知部１１による追加ユニット２０が実装されたことの検知は、既知の種々の手法により行なうことが可能であり、その詳細な説明は省略する。
　また、上述した第１及び第２実施形態では、シリアルバス３２は、Ｉ２Ｃバスであるものとして説明したが、これに限定されるものではない。シリアルバス３２として、他の２線式シリアルバスが用いられてもよく、また、２線式以外の複数の信号線を含むシリアルバスが用いられてもよい。シリアルバス３２がいずれの場合であっても、バススイッチ制御部１０は、信号の強度（電圧レベル）が所定の閾値以下になった信号線について、個別に切替部４に対して切替制御を行なわせればよい。なお、バススイッチ制御部１０は、バスフリータイムの検出の手法については、他の２線式シリアルバス、又は複数の信号線を含むシリアルバスの規格に従って、適宜修正を加えればよい。
　さらに、上述した第１及び第２実施形態では、信号レベル判定部１３は、Ｔｂｕｆを検出した後に各信号の電圧レベルがＬｏｗに切り替わることを検出するものとして説明したが、これに限定されるものではない。例えば、信号レベル判定部１３は、バスサイクルの途中でも、電圧レベルがＬｏｗになったことを検出した場合には、ＬｏｗになったＳＤＡ３２ａ又はＳＣＬ３２ｂについて、バススイッチ４ａ又は４ｂの接続制御を行なってもよい。これにより、Ｉ２Ｃコントローラ５０は、Ｔｂｕｆの検出を待つよりも、早いタイミングで追加ユニット２０（Ｉ２Ｃデバイス２１）をシリアルバス３２に接続することができる。
　また、上述した第１及び第２実施形態では、一つ又は三つの追加ユニット２０が情報処理装置１又は１′に接続されるものとして説明したが、追加ユニット２０の数はこれらに限定されるものではなく、種々増減することができる。
　なお、図９に示すステップＳ１～Ｓ６の処理は、シリアルバス３２に接続された他のＩ２Ｃデバイス２１が存在する場合に行なわれればよく、他のＩ２Ｃデバイス２１が存在しない場合には、少なくともステップＳ４及びＳ６の処理（順不同）が行なわれればよい。
　１，１′，１００，１００′　　情報処理装置
　２　　ＭＰＵ
　３　　Ｉ２Ｃバスコントローラ（バス制御部）
　４　　切替部
　４ａ，４ｃ，４ｅ　　ＢＵＳ－ＳＷ１（バススイッチ，スイッチ）
　４ｂ，４ｄ，４ｆ　　ＢＵＳ－ＳＷ２（バススイッチ，スイッチ）
　５，６，１５０，１６０　　プルアップ抵抗
　７，２３，１７０，２３０　　コネクタ
　８，１８０　　電源供給部
　９　　クロック発振器
　１０　　ＢＵＳ－ＳＷ制御部（接続制御回路）
　１０ａ，１０ｅ，１０ｈ，１０ｋ，１０ｎ　　プルアップ抵抗
　１０ｂ，１０ｄ，１０ｆ，１０ｊ，１０ｌ　　ＡＮＤ回路
　１０ｃ，１０ｇ，１０ｉ，１０ｍ　　ＯＲ回路
　１０ｊ　　ＮＡＮＤ回路
　１１　　実装信号検知部（検知部）
　１１ａ　　抵抗
　１１ｂ　　増幅器
　１１ｃ　　コンデンサ
　１２　　タイマー部
　１２ａ　　カウンター回路
　１３　　クロック信号／データ信号レベル判定部（信号レベル判定部，判定部）
　１３ａ～１３ｆ，１４ａ，１４ｂ　　Ｄ－ＦＦ
　１４　　ＢＵＳ－ＳＷ　ＥＮＡＢＬＥ設定部（バススイッチイネーブル設定部，切替制御部）
　２０，２０－１～２０－３，２００　　追加ユニット
　２１，２１－１～２１－３　　Ｉ２Ｃデバイス（デバイス）
　２２，２２０　　電源部
　３１，３１０　　ローカルバス
　３２，３２０　　シリアルバス
　３２ａ，４１ａ，４１ｃ，４１ｅ，３２０ａ，４１０ａ　　データ信号線（ＳＤＡ）
　３２ｂ，４１ｂ，４１ｄ，４１ｆ，３２０ｂ，４１０ｂ　　クロック信号線（ＳＣＬ）
　３３ａ，３３ｃ，３３ｅ，３３０ａ　　ＢＵＳ－ＳＷ１　ＥＮＡＢＬＥ（制御線）
　３３ｂ，３３ｄ，３３ｆ，３３０ｂ　　ＢＵＳ－ＳＷ２　ＥＮＡＢＬＥ（制御線）
　３４，４２，３４０，４２０　　実装信号線
　３５　　クロック信号線
　３６　　リセット信号線
　５０，５０′　　Ｉ２Ｃコントローラ
　５１　　ＣＰＵ
　５２　　メモリ
　１１０　　ＩＯ＿ＰＯＲＴ入力
　１１１　　ＩＯ＿ＰＯＲＴ出力
　１１２　　Ｉ２Ｃバスマルチプレクサ
　１２０　　ＭＰＵ
　１３０　　Ｉ２Ｃバスコントローラ
　１４０ａ　　ＢＵＳ－ＳＷ１（バススイッチ）
　１４０ｂ　　ＢＵＳ－ＳＷ２（バススイッチ）
　２１０，２１０－１～２１０－３　　Ｉ２Ｃデバイス
　３２，３２０　　シリアルバス　

Claims (20)

  1. 　バスに対するデバイスの接続制御を行なう接続制御装置であって、
    　前記バスに含まれる複数の信号線の各々から入力される信号の電圧レベルが所定の閾値未満であるか否かを判定する判定部と、
    　前記バスと前記デバイスとの間に介装され前記複数の信号線の各々と前記デバイスとの間の接続の切り替えを行なう切替部に対して、前記判定部により前記信号の電圧レベルが前記所定の閾値未満であると判定された信号線を前記デバイスに接続させるように切替制御を行なう切替制御部と、
    をそなえたことを特徴とする、接続制御装置。
  2. 　前記判定部は、前記各信号の電圧レベルに基づいて、前記バスに接続された他のデバイスにより前記バスが使用されていない状態を検出した場合に、前記信号線ごとに前記信号の電圧レベルが所定の閾値未満であるか否かの判定を行なうことを特徴とする、請求項１記載の接続制御装置。
  3. 　所定期間の計時を行なうタイマー部をさらにそなえ、
    　前記判定部は、前記複数の信号線の各々から入力される信号の電圧レベルが、前記タイマー部による前記所定期間の計時の間、いずれも前記所定の閾値以上である場合に、前記他のデバイスにより前記バスが使用されていない状態であると判定することを特徴とする、請求項２記載の接続制御装置。
  4. 　前記バスは、２線式シリアルバスであり、
    　前記判定部は、前記他のデバイスにより前記バスが使用されていない状態を検出した後、前記他のデバイスによる前記バスの使用開始のタイミングに応じて、前記複数の信号線のうちのデータ信号線及びクロック信号線の順で、各信号線から入力される信号の電圧レベルが前記所定の閾値未満であるか否かの判定を行なうことを特徴とする、請求項２又は請求項３記載の接続制御装置。
  5. 　前記デバイスが前記切替部に接続されたことを検知する検知部をさらにそなえ、
    　前記判定部は、前記検知部により前記デバイスが前記切替部に接続されたことが検知された場合に、前記他のデバイスにより前記バスが使用されていない状態の検出を開始することを特徴とする、請求項２～４のいずれか１項記載の接続制御装置。
  6. 　前記切替部は、前記複数の信号線について個別に前記デバイスとの間の接続の切り替えを行なう複数のスイッチをそなえ、
    　前記切替制御部は、前記判定部により検出された信号線に対応するスイッチに対して、前記切替制御を行なうことを特徴とする、請求項１～５のいずれか１項記載の接続制御装置。
  7. 　前記判定部及び前記切替制御部のうちの少なくとも一方は、一以上の論理回路をそなえることを特徴とする、請求項１～６のいずれか１項記載の接続制御装置。
  8. 　バスに含まれる複数の信号線の各々から入力される信号の電圧レベルが所定の閾値未満であるか否かを判定する判定部と、
    　前記バスと前記バスに接続するデバイスとの間に介装され前記複数の信号線の各々と前記デバイスとの間の接続の切り替えを行なう切替部と、
    　前記切替部に対して、前記信号の電圧レベルが前記所定の閾値未満であると判定された信号線を前記デバイスに接続させるように切替制御を行なう切替制御部と、
    をそなえることを特徴とする、情報処理装置。
  9. 　前記判定部は、前記各信号の電圧レベルに基づいて、前記バスに接続された他のデバイスにより前記バスが使用されていない状態を検出した場合に、前記信号線ごとに前記信号の電圧レベルが所定の閾値未満であるか否かの判定を行なうことを特徴とする、請求項８記載の情報処理装置。
  10. 　所定期間の計時を行なうタイマー部をさらにそなえ、
    　前記判定部は、前記複数の信号線の各々から入力される信号の電圧レベルが、前記タイマー部による前記所定期間の計時の間、いずれも前記所定の閾値以上である場合に、前記他のデバイスにより前記バスが使用されていない状態であると判定することを特徴とする、請求項９記載の情報処理装置。
  11. 　前記バスは、２線式シリアルバスであり、
    　前記判定部は、前記他のデバイスにより前記バスが使用されていない状態を検出した後、前記他のデバイスによる前記バスの使用開始のタイミングに応じて、前記複数の信号線のうちのデータ信号線及びクロック信号線の順で、各信号線から入力される信号の電圧レベルが前記所定の閾値未満であるか否かの判定を行なうことを特徴とする、請求項９又は請求項１０記載の情報処理装置。
  12. 　前記デバイスが前記切替部に接続されたことを検知する検知部をさらにそなえ、
    　前記判定部は、前記検知部により前記デバイスが前記切替部に接続されたことが検知された場合に、前記他のデバイスにより前記バスが使用されていない状態の検出を開始することを特徴とする、請求項９～１１のいずれか１項記載の情報処理装置。
  13. 　前記切替部は、前記複数の信号線について個別に前記デバイスとの間の接続の切り替えを行なう複数のスイッチをそなえ、
    　前記切替制御部は、前記判定部により検出された信号線に対応するスイッチに対して、前記切替制御を行なうことを特徴とする、請求項８～１２のいずれか１項記載の情報処理装置。
  14. 　前記判定部及び前記切替制御部のうちの少なくとも一方は、一以上の論理回路をそなえることを特徴とする、請求項８～１３のいずれか１項記載の情報処理装置。
  15. 　バスに対するデバイスの接続制御を行なう接続制御装置における接続制御方法であって、
    　前記バスに含まれる複数の信号線の各々から入力される信号の電圧レベルが所定の閾値未満であるか否かを判定し、
    　前記バスと前記デバイスとの間に介装され前記複数の信号線の各々と前記デバイスとの間の接続の切り替えを行なう切替部に対して、前記信号の電圧レベルが前記所定の閾値未満であると判定された信号線を前記デバイスに接続させるように切替制御を行なう、
    ことを特徴とする、接続制御方法。
  16. 　前記判定する処理において、前記各信号の電圧レベルに基づいて、前記バスに接続された他のデバイスにより前記バスが使用されていない状態を検出した場合に、前記信号線ごとに前記信号の電圧レベルが所定の閾値未満であるか否かの判定を行なうことを特徴とする、請求項１５記載の接続制御方法。
  17. 　前記判定する処理において、前記複数の信号線の各々から入力される信号の電圧レベルが、所定期間の計時の間、いずれも前記所定の閾値以上である場合に、前記他のデバイスにより前記バスが使用されていない状態であると判定することを特徴とする、請求項１６記載の接続制御方法。
  18. 　前記バスは、２線式シリアルバスであり、
    　前記判定する処理において、前記他のデバイスにより前記バスが使用されていない状態を検出した後、前記他のデバイスによる前記バスの使用開始のタイミングに応じて、前記複数の信号線のうちのデータ信号線及びクロック信号線の順で、各信号線から入力される信号の電圧レベルが前記所定の閾値未満であるか否かの判定を行なうことを特徴とする、請求項１６又は請求項１７記載の接続制御方法。
  19. 　前記デバイスが前記切替部に接続されたことを検知し、
    　前記判定する処理において、前記デバイスが前記切替部に接続されたことが検知された場合に、前記他のデバイスにより前記バスが使用されていない状態の検出を開始することを特徴とする、請求項１６～１８のいずれか１項記載の接続制御方法。
  20. 　前記切替部は、前記複数の信号線について個別に前記デバイスとの間の接続の切り替えを行なう複数のスイッチをそなえ、
    　前記切替制御を行なう処理において、前記判定する処理により検出された信号線に対応するスイッチに対して、前記切替制御を行なうことを特徴とする、請求項１５～１９のいずれか１項記載の接続制御方法。
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