WO2014136393A1 - 加工基板及びそれを用いた半導体装置 - Google Patents

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WO2014136393A1
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equilateral triangle
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substrate
gan
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成仁 岡田
只友　一行
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Yamaguchi University NUC
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Yamaguchi University NUC
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    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates
    • H10H20/82—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/822—Materials of the light-emitting regions
    • H10H20/824—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP
    • H10H20/825—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP containing nitrogen, e.g. GaN

Definitions

  • the present invention relates to a processed substrate and a semiconductor device using the processed substrate.
  • a semiconductor layer having a nonpolar surface can be crystal-grown on the substrate, and dislocations of the semiconductor layer to be crystal-grown on the substrate can be reduced. It has been known.
  • Patent Document 1 discloses a processed substrate in which a crystal growth surface of a sapphire substrate has an irregular structure by etching or the like.
  • Non-Patent Document 1 discloses a processed substrate in which a plurality of randomly arranged cone-shaped protrusions are formed on the substrate surface.
  • the present invention is a processed substrate in which a plurality of protrusions arranged to form an equilateral triangular lattice in a plan view are formed on a substrate surface, and a GaN crystal whose principal surface is c-plane can be grown on the substrate.
  • the plurality of protrusions are arranged such that three sides of an equilateral triangle in an equilateral triangular lattice constituted by the plurality of protrusions are relative to the a-axis of GaN when GaN whose principal surface is c-plane is grown on the substrate.
  • the smallest angle is 10 to 50 °.
  • a processed substrate having a plurality of protrusions formed so as to form an equilateral triangular lattice in a plan view is formed on the surface of the substrate, and a GaN crystal whose principal surface is c-plane is grown on the processed substrate.
  • a plurality of protrusions of the processed substrate, wherein three sides of an equilateral triangle in an equilateral triangle lattice constituted by the plurality of protrusions are formed on the GaN layer.
  • the smallest angle is arranged to be 10 to 50 °.
  • FIG. 1 is a longitudinal sectional view of a semiconductor light emitting device according to an embodiment. It is a top view of a part of a processed substrate.
  • FIG. 3 is a sectional view taken along line III-III in FIG. 2.
  • (A) is the 1st longitudinal cross-sectional view which shows the preparation methods of a wafer processing board
  • (A) is the 2nd longitudinal cross-sectional view which shows the preparation methods of a wafer processing board
  • A)-(d) is explanatory drawing which shows the manufacturing method of the semiconductor light-emitting device based on Embodiment.
  • FIG. 1 shows a semiconductor light emitting device 10 according to an embodiment.
  • the u-GaN layer 13, the n-type GaN layer 14, the multiple quantum well layer 15, and the p-type GaN layer 16 are sequentially stacked on the processing substrate 11, and An n-type electrode 17 is provided on the n-type GaN layer 14 exposed by etching, and a p-type electrode 18 is provided on the p-type GaN layer 16, for example, used as a light emitting diode It is.
  • 2 and 3 show the processed substrate 11.
  • 2 and 3 show crystal plane orientations using a sapphire processed substrate whose main surface is a-plane as an example (the same applies to FIGS. 4 and 5 below).
  • the processed substrate 11 is capable of crystal growth of GaN having a c-plane main surface on the substrate.
  • the processed substrate 11 include a sapphire processed substrate (PSS: Patterned Sapphire Substrate), a Si processed substrate, and a SiC processed substrate. More specifically, the main surface has a c-plane sapphire processed substrate, a-plane sapphire substrate, main surface is n-plane sapphire substrate, main surface is (111) Si substrate, main surface is (110) Si substrate, 3C-SiC substrate, 4C-SiC Examples thereof include a processed substrate, a 6H—SiC processed substrate, and a SiC processed substrate having a c-plane main surface.
  • a sapphire processed substrate having a c-plane principal surface is preferable.
  • the processed substrate 11 is formed in a rectangular plate shape in the state of the semiconductor light emitting element 10, and in this case, the vertical and horizontal dimensions are 200 to 1000 ⁇ m, and the thickness is 50 to 300 ⁇ m.
  • a plurality of protrusions 12 are formed on the substrate surface of the processed substrate 11.
  • Examples of the shape of the protrusion 12 include a pyramid, a truncated cone, a truncated pyramid, a cylinder, a prism, and a hemisphere in addition to the cone shown in FIGS.
  • the shape of the protrusion 12 preferably has a side surface that is inclined with respect to the main surface of the processed substrate 11. From this viewpoint, a cone, a pyramid, a truncated cone, a truncated pyramid, and a hemisphere are preferable.
  • the shape of the projection 12 is preferably a curved surface formed in the circumferential direction and having a side surface with a continuously changing crystal plane.
  • the shape of the protrusion 12 is preferably a cone, a truncated cone, or a hemisphere, and a cone is particularly preferable.
  • the “cone” and the “conical frustum” in the present application include those in which a contour of a side surface in a side view is a curved curve bulging outward.
  • the shape of the some protrusion 12 is the same, the thing from which a shape differs may be mixed.
  • the maximum outer diameter of the protrusion 12 (in the case of the conical protrusion 12, the diameter of the bottom surface) is preferably 1 ⁇ m or more, more preferably 2 ⁇ m or more.
  • the height of the protrusion 12 is preferably 0.5 ⁇ m or more, more preferably 1.5 ⁇ m or more.
  • the maximum outer diameter of the protrusion 12 is preferably larger than the height of the protrusion 12.
  • the dimension structure of the some protrusion 12 is the same, the thing from which a dimension structure differs may be mixed.
  • the plurality of protrusions 12 are arranged so as to form an equilateral triangular lattice in a plan view. That is, an equilateral triangular lattice is formed by combining the positions of the centers of gravity of the projections 12 in the plan view.
  • the length of one side of the equilateral triangle in the equilateral triangle lattice is preferably 2 ⁇ m or more, more preferably 3 ⁇ m or more.
  • the length of one side of the equilateral triangle is larger than the maximum outer diameter of the projection 12, and therefore, the pair of projections 12 at the two vertices included in the same equilateral triangle are arranged with a space between each other. .
  • the interval is, for example, 0.1 to 2.0 ⁇ m.
  • the plurality of protrusions 12 have crystal growth of GaN whose three sides of the equilateral triangle in the equilateral triangular lattice formed by the plurality of protrusions 12 are c-plane on the processed substrate 10.
  • the a-axis of GaN that is, the normal axis of the a-plane (in the case of the sapphire processed substrate 11 whose main surface is the c-plane, the m-axis on the main surface of the sapphire processed substrate, that is, the normal axis of the m-plane)
  • the smallest angle ⁇ among the angles ⁇ counterclockwise is 10 to 50 °.
  • This smallest angle ⁇ is preferably 20 ° or more and preferably 40 ° or less from the viewpoint of the effect of reducing the dislocation density of the semiconductor layer 13 formed on the processed substrate 11 described later. Most preferably, this smallest angle ⁇ is 30 °. It should be noted that the three sides of the equilateral triangle change every 60 ° with the side having the smallest angle ⁇ counterclockwise with respect to the a-axis of GaN. The above conditions for the processed substrate 11 are 10 ° ⁇ ⁇ ⁇ 50 °.
  • the arrangement density of the plurality of protrusions 12 is preferably 1 ⁇ 10 6 pieces / cm 2 or more, more preferably 1 ⁇ 10 7 pieces / cm 2 or more.
  • the exclusive area ratio of the main surface portion excluding the protrusions 12 in a plan view of the substrate surface of the processed substrate 11 is preferably 70% or less, more preferably 55% or less.
  • the constituent material of the u-GaN layer 13 is undoped GaN that is not doped with a dopant.
  • the u-GaN layer 13 is formed by crystal growth of GaN starting from a crystal plane included in the substrate surface on the processed substrate 11, and the main surface is a c-plane.
  • the thickness of the u-GaN layer 13 is, for example, 2 to 20 ⁇ m.
  • the processed substrate 11 is such that GaN whose principal surface is c-plane can grow on the substrate, and is disposed on the substrate surface so as to form an equilateral triangular lattice in plan view.
  • the plurality of protrusions 12 are formed, and the plurality of protrusions 12 are formed of GaN whose three sides of an equilateral triangle in the equilateral triangle lattice formed by them are c-plane GaN on the processed substrate 10. Is formed on the processed substrate 11 by arranging the smallest angle of 10 to 50 ° among the angles formed counterclockwise with respect to the a-axis of GaN when the crystal grows.
  • the dislocation density of the u-GaN layer 13 is reduced.
  • the dark spot density on the surface of the u-GaN layer 13 measured by the cathodoluminescence (CL) method is 1.15 ⁇ 10 8 pieces / cm 2 or less.
  • the number is preferably 1.00 ⁇ 10 8 pieces / cm 2 or less, and more preferably 9.90 ⁇ 10 7 pieces / cm 2 or less.
  • a low-temperature buffer layer having a thickness of about 20 to 30 nm may be provided between the processed substrate 11 and the u-GaN layer 13.
  • the constituent material of the n-type GaN layer 14 is GaN doped with an n-type dopant.
  • the n-type dopant include Si and Ge.
  • the concentration of the n-type dopant is, for example, 1.0 ⁇ 10 17 to 20 ⁇ 10 17 / cm 3 .
  • the n-type GaN layer 14 may be composed of a single layer, or may be composed of a plurality of layers having different n-type dopant types and concentrations.
  • the thickness of the n-type GaN layer 14 is 2 to 10 ⁇ m, for example.
  • the multiple quantum well layer 15 has an alternate stacked structure of well layers 15a and barrier layers 15b.
  • the number of well layers 15a and barrier layers 15b is, for example, 5 to 15.
  • Examples of the constituent material of the well layer 15a include InGaN and InGaAlN.
  • the thickness of the well layer 15a is, for example, 1 to 20 nm.
  • Examples of the constituent material of the barrier layer 15b include GaN, InGaN (however, larger than the band gap of the well layer 15a).
  • the thickness of the barrier layer 15b is, for example, 5 to 20 nm.
  • the constituent material of the p-type GaN layer 16 is GaN doped with a p-type dopant.
  • the p-type dopant include Mg and Cd.
  • the free hole concentration measured by the Hall effect measurement is, for example, 2.0 ⁇ 10 17 to 10 ⁇ 10 17 / cm 3 .
  • the p-type GaN layer 16 may be composed of a single layer, or may be composed of a plurality of layers having different types and concentrations of the p-type dopant.
  • the thickness of the p-type GaN layer 16 is, for example, 50 to 200 nm.
  • n-type electrode 17 examples include a laminated structure such as Ti / Al, Ti / Al / Mo / Au, and Hf / Au, or an alloy.
  • the thickness of the n-type electrode 17 is, for example, 10 nm / 500 nm in the laminated structure of Ti / Al.
  • Examples of the p-type electrode 18 include a laminated structure such as Pd / Pt / Au, Ni / Au, and Pd / Mo / Au, an alloy, or an oxide-based transparent conductive material such as ITO (indium tin oxide). It is done.
  • the thickness of the p-type electrode 18 is 10 to 200 nm for ITO, for example.
  • the processed substrate 11 is capable of crystal growth of GaN having a c-plane main surface on the substrate, and is positive on the substrate surface in plan view.
  • a plurality of projections 12 are formed so as to form a triangular lattice, and the three sides of the regular triangle in the regular triangular lattice constituted by the plurality of projections 12 are formed on the processed substrate 10.
  • the smallest angle among the angles formed counterclockwise with respect to the a-axis of GaN when the GaN crystal having the c-plane principal surface is grown is 10 to 50 °
  • the dislocation density of the u-GaN layer 13 which is a semiconductor layer formed on the processed substrate 11 is reduced, and accordingly, the n-type GaN layer 14, the multiple quantum well layer 15, and the p-type GaN layer formed thereon. 16 semiconductors It becomes the crystallinity of the layer is excellent. As a result, it is possible to improve the luminous efficiency.
  • a wafer processed substrate 11 ′ (processed substrate 11) is manufactured, and a u-GaN layer 13, an n-type GaN layer 14 (Si-doped), and a light emitting layer are formed thereon.
  • the multiple quantum well layer 15 well layer 15a: InGaN, barrier layer 15b: GaN
  • the p-type GaN layer 16 (Mg doped) are formed in order
  • the n-type GaN layer 14 and the p-type GaN layer 16 are formed.
  • the n-type electrode 17 and the p-type electrode 18 are formed respectively.
  • a wafer W having a c-plane main surface is prepared.
  • the wafer W has a thickness of 0.3 to 3.0 mm and a diameter of 50 to 300 mm, although it varies depending on the diameter. In the case of a wafer W having a diameter of 50 mm, 5000 to 12000 semiconductor light emitting elements 10 can be formed on one wafer W.
  • a protrusion 12 is formed on the surface of the wafer W to produce a wafer processing substrate 11 '.
  • an equilateral triangular lattice is formed on the surface of the wafer W by the photoresist R by a photolithography process.
  • the sapphire processed substrate 11 in which the three sides of the equilateral triangle are grown on the surface of the wafer W, and the GaN having the c-plane as the main surface is grown on the surface.
  • the angles formed counterclockwise with respect to the m-axis on the main surface of the sapphire substrate a plurality of dots arranged so that the smallest angle is 10 to 50 ° is patterned. This angle can be arbitrarily set by rotating the wafer W in-plane with respect to the fixed photomask.
  • the photoresist R a positive type can be suitably used.
  • the diameter of the dot of the photoresist R is, for example, 0.5 to 4 ⁇ m and the thickness is 0.5 to 4 ⁇ m, for example, although it depends on the size of the projection 12 to be formed.
  • the inter-dot distance of the photoresist R is, for example, 0.5 to 4 ⁇ m although it depends on the size of the projection 12 to be formed.
  • the photoresist R is pre-baked before exposure / development and post-baked after exposure / development.
  • the pre-baking and post-baking temperatures are, for example, 80 to 130 ° C. In post-baking, the dots of the photoresist R may be thermally deformed into a dome shape by setting the temperature higher.
  • the surface of the wafer W is subjected to reactive ion etching by inductively coupled plasma (Inductive Coupled Plasma Reactive Ion Etching).
  • the protrusion 12 is formed by etching.
  • the portion of the surface of the wafer W where the photoresist R is not provided is etched, while the portion where the photoresist R is provided remains and is formed on the protrusion 12. If the etching conditions are adjusted, the photo The frustoconical protrusions 12 with the resist R remaining on the top surface can be formed, or the conical protrusions 12 can be formed by etching enough to remove the photoresist R.
  • the etching time is, for example, 1 to 30 minutes.
  • the antenna power is, for example, 100 to 1000 W
  • the bias power is, for example, 50 to 500 W.
  • the pressure is, for example, 0.05 to 0.8 Pa.
  • As the etching gas various halogen-based gases such as Cl 2 and BCl 3 and Ar gas can be used.
  • MOVPE metal organic vapor phase epitaxy
  • MBE molecular beam epitaxy
  • HVPE hydride vapor phase epitaxy
  • metalorganic vapor phase epitaxy is the most common.
  • the MOVPE apparatus used for forming the u-GaN layer 13 and the like includes a wafer transfer system, a wafer heating system, a gas supply system, and a gas exhaust system that are electronically controlled.
  • the wafer heating system is composed of a thermocouple, a resistance heater, and a carbon or SiC susceptor provided thereon.
  • the MOVPE apparatus is configured to grow a semiconductor crystal with a reactive gas on a wafer processing substrate 11 ′ set on a susceptor of a quartz tray to be conveyed.
  • the wafer processing substrate 11 ′ having the protrusions 12 is set on the quartz tray so that the surface on which the protrusions 12 are formed faces upward, and then the wafer processing substrate 11 ′ is 1050 to 1150 ° C.
  • the pressure in the reaction vessel is set to 10 to 100 kPa, and H 2 is circulated as a carrier gas in a flow channel installed in the reaction vessel, and this state is maintained for several minutes to maintain the wafer processing substrate 11 ′. Perform thermal cleaning.
  • the temperature of the wafer processing substrate 11 ′ is set to 1050 to 1150 ° C.
  • the pressure in the reaction vessel is set to 10 to 100 kPa
  • the carrier gas H 2 is set to 10 slm (slm is 25 ° C. and 1 atm at 1 atmosphere).
  • a group V element supply source (NH 3 ) and a group III element supply source (TMG) are supplied as reaction gases to the respective supply flow rates of 0.1 to The flow rate is 5 slm and 50 to 150 ⁇ mol / min.
  • undoped GaN grows on the substrate surface of the wafer processing substrate 11 ′, and as shown in FIG. 6A, the u-GaN layer 13 whose principal surface is the c-plane is formed on the wafer processing substrate 11 ′. It is formed.
  • a low-temperature buffer layer may be formed on the wafer processing substrate 11 ′ before forming the u-GaN layer 13.
  • the temperature of the wafer processing substrate 11 ′ is set to 400 to 500 ° C., and GaN is crystal-grown. Just do it.
  • n-type GaN layer- The pressure in the reaction vessel is set to 10 to 100 kPa, and the carrier gas H 2 is circulated in the reaction vessel at a flow rate of 5 to 15 slm, and there as a reaction gas, a group V element supply source (NH 3 ), a group III Element supply source 1 (TMG) and n-type doping element supply source (SiH 4 ) are supplied at a supply flow rate of 0.1 to 5 slm, 50 to 150 ⁇ mol / min, and 1 to 5 ⁇ 10 ⁇ 3 ⁇ mol / min, respectively. Let it flow.
  • NH 3 group V element supply source
  • TMG group III Element supply source 1
  • SiH 4 n-type doping element supply source
  • the n-type GaN crystal grows continuously on the u-GaN layer 13 to form the n-type GaN layer 14.
  • the temperature of the wafer processing substrate 11 ′ is set to about 800 ° C.
  • the pressure in the reaction vessel is set to 10 to 100 kPa
  • the carrier gas N 2 is allowed to flow through the reaction vessel at a flow rate of 5 to 15 slm, and as a reaction gas there.
  • Group V element supply source (NH 3 ), Group III element supply source 1 (TMG), and Group III element supply source 2 (TMI) are supplied at a flow rate of 0.1 to 5 slm, 5 to 15 ⁇ mol / min, And 2 to 30 ⁇ mol / min.
  • InGaN crystal grows continuously on the n-type GaN layer 14 to form the well layer 15a.
  • a group V element supply source (NH 3 ) and a group III element supply source (TMG) are flowed so that the respective supply flow rates are 0.1 to 5 slm and 5 to 15 ⁇ mol / min.
  • NH 3 group V element supply source
  • TMG group III element supply source
  • the multiple quantum well layer 15 is formed by alternately forming the well layers 15a and the barrier layers 15b as shown in FIG. 6C.
  • the emission wavelength of the multiple quantum well layer 15 depends on the well width of the well layer 15a (the thickness of the well layer 15a) and the InN mixed crystal ratio, and the higher the InN mixed crystal ratio, the longer the emission wavelength.
  • the InN mixed crystal ratio is determined by the TMI molar flow rate / (TMG molar flow rate + TMI molar flow rate) and the growth temperature.
  • the temperature of the wafer processing substrate 11 ′ is set to 1000 to 1100 ° C.
  • the pressure in the reaction vessel is set to 10 to 100 kPa
  • the carrier gas H 2 is circulated in the reaction vessel at a flow rate of 5 to 15 slm.
  • a group V element supply source (NH 3 ), a group III element supply source 1 (TMG), and a p-type doping element supply source (Cp 2 Mg) are supplied at a supply flow rate of 0.1 to 5 slm, 50 It is made to flow so that it may become -150 micromol / min and 0.03-30 micromol / min.
  • the p-type GaN crystal grows continuously on the multiple quantum well layer 15 to form the p-type GaN layer 16.
  • n-type GaN layer 14 is exposed by partially reactive ion etching the wafer processing substrate 11 'on which the u-GaN layer 13 and the like are laminated, vacuum deposition, sputtering, CVD (Chemical Vapor Deposition), etc.
  • the n-type electrode 17 and the p-type electrode 18 are formed on the n-type GaN layer 14 and the p-type GaN layer 16, respectively.
  • the wafer processing substrate 11 ′ is cleaved to be divided into individual semiconductor light emitting elements 10.
  • the semiconductor light emitting element 10 is used as an example.
  • the semiconductor light emitting element 10 is not particularly limited thereto, and may be other semiconductor devices such as an electronic device.
  • the u-GaN layer 13 is formed as a semiconductor layer on the processed substrate 11.
  • the present invention is not limited to this, and an AlGaN layer, an InGaN layer, or the like is formed as the semiconductor layer. It may be a configuration.
  • a positive type photoresist was used.
  • the diameter of the photoresist dots was 2 ⁇ m and the thickness was 2 ⁇ m.
  • the distance between the dots of the photoresist was 3 ⁇ m.
  • the pre-baking and post-baking temperatures were 130 ° C.
  • the exposure amount was 90 mJ / cm 2 .
  • the etching time was 20 minutes.
  • the antenna power was 500 W and the bias power was 350 W.
  • the pressure was 0.6 Pa.
  • Ar, Cl 2 , and BCl 3 were used, and the flow rates were 20 sccm, 30 sccm, and 5 sccm, respectively.
  • the maximum outer diameter of the protrusion was 2.1 ⁇ m, the height was 1.1 ⁇ m, and the inclination angle of the side surface with respect to the main surface of the sapphire substrate was 59 °.
  • the length of one side of the equilateral triangle in the equilateral triangle lattice was 3.0 ⁇ m. Therefore, the distance between a pair of adjacent protrusions was 0.9 ⁇ m.
  • the exclusive area ratio of the main surface portion excluding protrusions in plan view of the substrate surface of the processed substrate was 54.7%.
  • sapphire processed substrates having an angle ⁇ of 30 ° and 45 ° were prepared. Further, as a reference, a sapphire processed substrate having an angle ⁇ of 0 ° (60 °) was also produced.
  • FIG. 10 shows the relationship between the angle ⁇ and the dark spot density on the surface of the GaN layer formed on the sapphire processed substrate.
  • the dark spot density was 1.19 ⁇ 10 8 pieces / cm 2 .
  • the dark spot density was 9.90 ⁇ 10 7 pieces / cm 2 .
  • the dark spot density was 9.69 ⁇ 10 7 pieces / cm 2 .
  • the dark spot density was 1.10 ⁇ 10 8 pieces / cm 2 .
  • the angle ⁇ is preferably 10 to 40 °, more preferably 15 to 35 °, further preferably 25 to 35 °, and most preferably 30 °. .
  • the present invention is useful for a processed substrate and a semiconductor device using the processed substrate.
  • Photoresist 10 Semiconductor light emitting element 11 Processing substrate 11 ′ Wafer processing substrate 12 Protrusion 13 u-GaN layer 14 n-type GaN layer 15 Multiple quantum well layer 15a Well layer 15b Barrier layer 16 p-type GaN layer 17 n-type electrode 18 p-type electrode

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Abstract

加工基板(11)は、主面がｃ面であり、基板表面に、平面視において正三角形格子を構成するように配設された複数の突起(12)が形成されている。複数の突起(12)は、それらによって構成される正三角形格子における正三角形の３本の辺が、基板上に主面がｃ面のＧａＮが結晶成長したときにおけるＧａＮのａ軸に対して反時計回りになす角度のうち、最も小さい角度が１０～５０°となるように配設されている。

Description

加工基板及びそれを用いた半導体装置
　本発明は、加工基板及びそれを用いた半導体装置に関する。
　基板表面に微細凹凸を形成した加工基板を用いることにより、基板上に非極性面の半導体層を結晶成長させることができること、また、基板上に結晶成長させる半導体層の転位を低減することができることが知られている。
　特許文献１には、サファイア基板の結晶成長面をエッチング等して不規則構造にした加工基板が開示されている。
　非特許文献１には、基板表面に、ランダムに配設された複数のコーン形状の突起が形成された加工基板が開示されている。
特開２００８－０７２１２６号公報
　本発明は、基板表面に、平面視において正三角形格子を構成するように配設された複数の突起が形成され、基板上に主面がｃ面のＧａＮが結晶成長し得る加工基板であって、前記複数の突起は、前記複数の突起によって構成される正三角形格子における正三角形の３本の辺が、基板上に主面がｃ面のＧａＮが結晶成長したときにおけるＧａＮのａ軸に対して反時計回りになす角度のうち、最も小さい角度が１０～５０°となるように配設されている。
　本発明は、基板表面に、平面視において正三角形格子を構成するように配設された複数の突起が形成された加工基板と、前記加工基板上に主面がｃ面のＧａＮが結晶成長して形成されたＧａＮ層とを備えた半導体装置であって、前記加工基板の前記複数の突起は、前記複数の突起によって構成される正三角形格子における正三角形の３本の辺が、前記ＧａＮ層を構成するＧａＮのａ軸に対して反時計回りになす角度のうち、最も小さい角度が１０～５０°となるように配設されている。
実施形態に係る半導体発光素子の縦断面図である。 加工基板の一部分の平面図である。 図２におけるIII-III断面図である。 （ａ）はウエハ加工基板の作製方法を示す第１の縦断面図であり、（ｂ）は図４（ａ）におけるIVB-IVB断面図である。 （ａ）はウエハ加工基板の作製方法を示す第２の縦断面図であり、（ｂ）は図５（ａ）におけるVB-VB断面図である。 （ａ）～（ｄ）は、実施形態に係る半導体発光素子の製造方法を示す説明図である。 実施例で作製したサファイア加工基板の表面を鳥瞰した電子顕微鏡写真である。 実施例で作製したサファイア加工基板の表面に形成した突起の側面視の電子顕微鏡写真である。 実施例で作製したサファイア加工基板の表面に形成した突起の平面視の電子顕微鏡写真である。 角度θとサファイア加工基板上に形成したＧａＮ層の表面の暗点密度との関係を示すグラフである。
　以下、実施形態について、半導体装置である半導体発光素子１０を事例として図面に基づいて詳細に説明する。
　（半導体発光素子）
　図１は、実施形態に係る半導体発光素子１０を示す。
　実施形態に係る半導体発光素子１０は、加工基板１１の上に、ｕ-ＧａＮ層１３、ｎ型ＧａＮ層１４、多重量子井戸層１５、及びｐ型ＧａＮ層１６の各層が順に積層され、そして、エッチングされて露出したｎ型ＧａＮ層１４上にｎ型電極１７が、また、ｐ型ＧａＮ層１６上にｐ型電極１８がそれぞれ設けられた構成を有し、例えば発光ダイオード等として使用されるものである。
　図２及び３は加工基板１１を示す。なお、図２及び３では、主面がａ面のサファイア加工基板を例とした結晶面方位を示す（以下の図４及び５でも同様）。
　加工基板１１は、基板上に主面がｃ面のＧａＮが結晶成長し得る。加工基板１１としては、例えば、サファイア加工基板（ＰＳＳ：Patterned Sapphire Substrate）、Ｓｉ加工基板、及びＳｉＣ加工基板が挙げられ、より具体的には、主面がｃ面のサファイア加工基板、主面がａ面のサファイア加工基板、主面がｎ面のサファイア加工基板、主面が（１１１）面のＳｉ加工基板、主面が（１１０）面のＳｉ加工基板、３Ｃ－ＳｉＣ加工基板、４Ｃ－ＳｉＣ加工基板、６Ｈ－ＳｉＣ加工基板、主面がｃ面のＳｉＣ加工基板等が挙げられる。これらのうち主面がｃ面のサファイア加工基板が好ましい。加工基板１１は、例えば、半導体発光素子１０の状態では矩形板状に形成され、その場合、縦及び横のそれぞれが２００～１０００μｍ、並びに厚さが５０～３００μｍである。
　加工基板１１の基板表面には複数の突起１２が形成されている。
　突起１２の形状としては、図２及び３に示す円錐の他、例えば、角錐、円錐台、角錐台、円柱、角柱、半球等が挙げられる。突起１２の形状は、加工基板１１の主面に対して傾斜した側面を有するものであることが好ましく、かかる観点から円錐、角錐、円錐台、角錐台、半球が好ましい。突起１２の形状は、周方向に曲面に形成されて結晶面が連続して変化した側面を有するものであることが好ましく、かかる観点から円錐、円錐台、半球が好ましい。これらのことから、突起１２の形状は、円錐、円錐台、半球が好ましく、円錐が特に好ましい。ここで、本出願における「円錐」及び「円錐台」には、側面視における側面の外郭が外方に膨出した曲線であるものも含まれる。なお、複数の突起１２の形状は同一であることが好ましいが、形状の異なるものが混在していてもよい。
　突起１２の最大外径（円錐形状の突起１２の場合は底面の直径）は、好ましくは１μｍ以上、より好ましくは２μｍ以上である。突起１２の高さは、好ましくは０．５μｍ以上、より好ましくは１．５μｍ以上である。突起１２の最大外径は突起１２の高さよりも大きいことが好ましい。なお、複数の突起１２の寸法構成は同一であることが好ましいが、寸法構成の異なるものが混在していてもよい。
　複数の突起１２は、図２に示すように、平面視において正三角形格子を構成するように配設されている。つまり、各突起１２の平面視形状における重心位置を結合すると正三角形格子が形成される。
　この正三角形格子における正三角形の一辺の長さは、好ましくは２μｍ以上、より好ましくは３μｍ以上である。この正三角形の一辺の長さは突起１２の最大外径よりも大きく、従って、同じ正三角形に含まれる２個の頂点の一対の突起１２は、相互に間隔を有して配設されている。その間隔は例えば０．１～２．０μｍである。
　複数の突起１２は、図２に示すように、複数の突起１２によって構成される正三角形格子における正三角形の３本の辺が、加工基板１０上に主面がｃ面のＧａＮが結晶成長したときにおけるＧａＮのａ軸、つまり、ａ面の法線軸（主面がｃ面のサファイア加工基板１１の場合には、サファイア加工基板の主面上のｍ軸、つまり、ｍ面の法線軸）に対して反時計回りになす角度θのうち最も小さい角度θが１０～５０°となるように配設されている。この最も小さい角度θは、後述の加工基板１１上に形成する半導体層１３の転位密度の低減効果の観点から、好ましくは２０°以上であり、また、好ましくは４０°以下である。最も好ましいのは、この最も小さい角度θが３０°である。なお、正三角形の三辺は、ＧａＮのａ軸に対して反時計回りになす角度θが最も小さくなる辺が６０°回転毎に変化する。加工基板１１における上記条件は１０°≦θ≦５０°である。
　複数の突起１２の配設密度は、好ましくは１×１０６個／ｃｍ２以上、より好ましくは１×１０７個／ｃｍ２以上である。
　加工基板１１の基板表面の平面視における突起１２を排除した主面部分の専有面積率は、好ましくは７０％以下、より好ましくは５５％以下である。
　ｕ-ＧａＮ層１３の構成材料は、ドーパントがドープされていないアンドープのＧａＮである。ｕ-ＧａＮ層１３は、加工基板１１上の基板表面に含まれる結晶面を起点としてＧａＮが結晶成長して形成されており、主面がｃ面である。ｕ-ＧａＮ層１３の厚さは例えば２～２０μｍである。
　ここで、上記の通り、加工基板１１が、基板上に主面がｃ面のＧａＮが結晶成長し得るものであり、また、その基板表面に平面視において正三角形格子を構成するように配設された複数の突起１２が形成され、さらに、それらの複数の突起１２が、それらによって構成される正三角形格子における正三角形の３本の辺が、加工基板１０上に主面がｃ面のＧａＮが結晶成長したときにおけるＧａＮのａ軸に対して反時計回りになす角度のうち、最も小さい角度が１０～５０°となるように配設されていることにより、加工基板１１上に形成されたｕ-ＧａＮ層１３の転位密度は低減されることとなる。具体的には、カソードルミネッセンス（ＣＬ）法によって測定されるｕ-ＧａＮ層１３の表面の暗点密度、つまり、貫通転位の密度は、１．１５×１０８個／ｃｍ２以下であることが好ましく、１．００×１０８個／ｃｍ２以下であることがより好ましく、９．９０×１０７個／ｃｍ２以下であることがさらに好ましい。
　なお、加工基板１１とｕ-ＧａＮ層１３との間には厚さ２０～３０ｎｍ程度の低温バッファ層が設けられていてもよい。
　ｎ型ＧａＮ層１４の構成材料は、ｎ型ドーパントがドープされたＧａＮである。ｎ型ドーパントとしては、例えば、Ｓｉ、Ｇｅ等が挙げられる。ｎ型ドーパントの濃度は例えば１．０×１０１７～２０×１０１７／ｃｍ３である。ｎ型ＧａＮ層１４は、単一層で構成されていてもよく、また、ｎ型ドーパントの種類や濃度の異なる複数の層で構成されていてもよい。ｎ型ＧａＮ層１４の厚さは例えば２～１０μｍである。
　多重量子井戸層１５は、井戸層１５ａと障壁層１５ｂとの交互積層構造を有する。井戸層１５ａ及び障壁層１５ｂの層数は例えば５～１５層である。
　井戸層１５ａの構成材料としては、例えば、ＩｎＧａＮ、ＩｎＧａＡｌＮ等が挙げられる。井戸層１５ａの厚さは例えば１～２０ｎｍである。
　障壁層１５ｂの構成材料としては、例えば、ＧａＮ、ＩｎＧａＮ(ただし、井戸層１５ａのバンドギャップより大きい)等が挙げられる。障壁層１５ｂの厚さは例えば５～２０ｎｍである。
　ｐ型ＧａＮ層１６の構成材料は、ｐ型ドーパントがドープされたＧａＮである。ｐ型ドーパントとしては、例えば、Ｍｇ、Ｃｄ等が挙げられる。ホール効果測定で測定される自由正孔濃度は、例えば２．０×１０１７～１０×１０１７／ｃｍ３である。ｐ型ＧａＮ層１６は、単一層で構成されていてもよく、また、ｐ型ドーパントの種類や濃度の異なる複数の層で構成されていてもよい。ｐ型ＧａＮ層１６の厚さは例えば５０～２００ｎｍである。
　ｎ型電極１７としては、例えば、Ｔｉ／Ａｌ、Ｔｉ／Ａｌ／Ｍｏ／Ａｕ、Ｈｆ／Ａｕ等の積層構造、或いは合金等が挙げられる。ｎ型電極１７の厚さは、例えばＴｉ／Ａｌの積層構造では１０ｎｍ／５００ｎｍである。
　ｐ型電極１８としては、例えば、Ｐｄ／Ｐｔ／Ａｕ、Ｎｉ／Ａｕ、Ｐｄ／Ｍｏ／Ａｕ等の積層構造、或いは合金等、又はＩＴＯ（酸化インジウム錫）等の酸化物系透明導電材料が挙げられる。ｐ型電極１８の厚さは、例えばＩＴＯでは１０～２００ｎｍである。
　以上の構成の実施形態に係る半導体発光素子１０によれば、加工基板１１が、基板上に主面がｃ面のＧａＮが結晶成長し得るものであり、また、その基板表面に平面視において正三角形格子を構成するように配設された複数の突起１２が形成され、さらに、それらの複数の突起１２が、それらによって構成される正三角形格子における正三角形の３本の辺が、加工基板１０上に主面がｃ面のＧａＮが結晶成長したときにおけるＧａＮのａ軸に対して反時計回りになす角度のうち、最も小さい角度が１０～５０°となるように配設されていることにより、加工基板１１上に形成される半導体層であるｕ-ＧａＮ層１３の転位密度が低減され、従って、その上に形成されるｎ型ＧａＮ層１４、多重量子井戸層１５、及びｐ型ＧａＮ層１６の各半導体層の結晶性が優れることとなり、その結果、発光効率の向上を図ることができる。
　（半導体発光素子の製造方法）
　次に、実施形態に係る半導体発光素子１０の製造方法について説明する。
　実施形態に係る半導体発光素子１０の製造方法では、ウエハ加工基板１１’（加工基板１１）を作製し、その上にｕ-ＧａＮ層１３、ｎ型ＧａＮ層１４（Ｓｉドープ）、発光層である多重量子井戸層１５（井戸層１５ａ：ＩｎＧａＮ、障壁層１５ｂ：ＧａＮ）、及びｐ型ＧａＮ層１６（Ｍｇドープ）の各層を順に形成した後、ｎ型ＧａＮ層１４及びｐ型ＧａＮ層１６の上にそれぞれｎ型電極１７及びｐ型電極１８を形成する。
　＜ウエハ加工基板の作製＞
　主面がｃ面のウエハＷを準備する。ウエハＷは、その直径によっても変わるが厚さが０．３～３．０ｍｍ、及び直径が５０～３００ｍｍである。なお、直径５０ｍｍのウエハＷの場合では、１枚のウエハＷ上に５０００～１２０００個の半導体発光素子１０を作り込むことができる。
　このウエハＷの表面に突起１２を形成してウエハ加工基板１１’を作製する。
　まず、露光装置を用い、図４（ａ）及び（ｂ）に示すように、ウエハＷの表面に、フォトリソグラフィプロセスにより、フォトレジストＲで、正三角形格子を構成すると共に、その正三角形格子における正三角形の３本の辺がウエハＷの表面に、その上に主面がｃ面のＧａＮが結晶成長したときにおけるＧａＮのａ軸（主面がｃ面のサファイア加工基板１１の場合には、サファイア加工基板の主面上のｍ軸）に対して反時計回りになす角度のうち、最も小さい角度が１０～５０°となるように配設された複数のドットをパターニングする。なお、この角度は、固定されたフォトマスクに対してウエハＷを面内回転させることにより任意に設定することができる。
　ここで、フォトレジストＲには、ポジ型のものを好適に用いることができる。フォトレジストＲのドットの直径は、形成する突起１２の大きさにもよるが、例えば０．５～４μｍであり、厚さは例えば０．５～４μｍである。フォトレジストＲのドット間距離も、形成する突起１２の大きさにもよるが、例えば０．５～４μｍである。フォトレジストＲには、露光・現像前のプレベーキング及び露光・現像後のポストベーキングを施す。プレベーキング及びポストベーキングの温度は例えば８０～１３０℃である。ポストベーキングでは、温度を高めに設定してフォトレジストＲのドットをドーム型に熱変形させてもよい。
　そして、誘導結合型プラズマ反応性イオンエッチング装置を用い、図５（ａ）及び（ｂ）に示すように、ウエハＷの表面を、誘導結合プラズマによる反応性イオンエッチング（Inductive Coupled Plasma Reactive Ion Etching）によってエッチングすることにより突起１２を形成する。このとき、ウエハＷの表面におけるフォトレジストＲが設けられていない部分がエッチングされる一方、フォトレジストＲが設けられた部分が残って突起１２に形成されるが、エッチング条件を調節すれば、フォトレジストＲが頂面に残存した円錐台形状の突起１２を形成することも、また、フォトレジストＲが除去される程度に十分にエッチングして円錐形状の突起１２を形成することもできる。
　ここで、エッチング時間は例えば１～３０分である。アンテナパワーは例えば１００～１０００Ｗであり、バイアスパワーは例えば５０～５００Ｗである。圧力は例えば０．０５～０．８Ｐａである。エッチングガスには、Ｃｌ２やＢＣｌ３等の各種ハロゲン系ガスやＡｒガスを用いることができる。
　＜ｕ-ＧａＮ層等の形成＞
　ｕ-ＧａＮ層１３等の形成方法としては、有機金属気相成長法（Metal Organic Ｖapor Phase Epitaxy：ＭＯＶＰＥ）、分子線エピタキシ法（Molecular Beam Epitaxy：ＭＢＥ）、ハイドライド気相成長法（Hydride Vapor Phase Epitaxy：ＨＶＰＥ）等が挙げられ、これらのうち有機金属気相成長法が最も一般的である。以下では、有機金属気相成長法を利用した方法について説明する。
　ｕ-ＧａＮ層１３等の形成に用いるＭＯＶＰＥ装置は、各々、電子制御されるウエハ搬送系、ウエハ加熱系、ガス供給系、及びガス排気系で構成されている。ウエハ加熱系は、熱電対及び抵抗加熱ヒータ、その上に設けられた炭素製或いはＳｉＣ製のサセプタで構成されている。そして、ＭＯＶＰＥ装置は、ウエハ加熱系において、搬送される石英トレイのサセプタの上にセットされたウエハ加工基板１１’上に反応ガスにより半導体を結晶成長させるように構成されている。
　－ｕ-ＧａＮ層の形成－
　上記ＭＯＶＰＥ装置を用い、突起１２を形成したウエハ加工基板１１’を、突起１２を形成した側の表面が上向きになるように石英トレイ上にセットした後、ウエハ加工基板１１’を１０５０～１１５０℃に加熱すると共に反応容器内の圧力を１０～１００ｋＰａとし、また、反応容器内に設置したフローチャネル内にキャリアガスとしてＨ２を流通させ、その状態を数分間保持することによりウエハ加工基板１１’をサーマルクリーニングする。
　次いで、ウエハ加工基板１１’の温度を１０５０～１１５０℃とすると共に反応容器内の圧力を１０～１００ｋＰａとし、また、反応容器内にキャリアガスＨ２を１０ｓｌｍ（ｓｌｍは２５℃及び１気圧での１分間当たりのリットル数）程度の流量で流通させながら、そこに反応ガスとして、Ｖ族元素供給源（ＮＨ３）及びIII族元素供給源（ＴＭＧ）を、それぞれの供給流量が０．１～５ｓｌｍ及び５０～１５０μｍｏｌ／ｍｉｎとなるように流す。このとき、ウエハ加工基板１１’の基板表面上にアンドープのＧａＮが結晶成長し、図６（ａ）に示すように、ウエハ加工基板１１’上に主面がｃ面のｕ-ＧａＮ層１３が形成される。
　なお、ｕ-ＧａＮ層１３を形成する前にウエハ加工基板１１’上に低温バッファ層を形成してもよく、その場合、ウエハ加工基板１１’の温度を４００～５００℃としてＧａＮを結晶成長させればよい。
　－ｎ型ＧａＮ層の形成－
　反応容器内の圧力を１０～１００ｋＰａとし、また、反応容器内にキャリアガスＨ２を５～１５ｓｌｍの流量で流通させながら、そこに反応ガスとして、Ｖ族元素供給源（ＮＨ３）、III族元素供給源１（ＴＭＧ）、及びｎ型ドーピング元素供給源（ＳｉＨ４）を、それぞれの供給流量が０．１～５ｓｌｍ、５０～１５０μｍｏｌ／ｍｉｎ、及び１～５×１０－３μｍｏｌ／ｍｉｎとなるように流す。
　このとき、図６（ｂ）に示すように、ｕ-ＧａＮ層１３に連続してｎ型ＧａＮが結晶成長してｎ型ＧａＮ層１４が形成される。
　－多重量子井戸層の形成－
　ウエハ加工基板１１’の温度を８００℃程度とすると共に反応容器内の圧力を１０～１００ｋＰａとし、また、反応容器内にキャリアガスＮ２を５～１５ｓｌｍの流量で流しながら、そこに反応ガスとして、Ｖ族元素供給源（ＮＨ３）、III族元素供給源１（ＴＭＧ）、及びIII族元素供給源２（ＴＭＩ）を、それぞれの供給流量が０．１～５ｓｌｍ、５～１５μｍｏｌ／ｍｉｎ、及び２～３０μｍｏｌ／ｍｉｎとなるように流す。このとき、ｎ型ＧａＮ層１４に連続してＩｎＧａＮが結晶成長して井戸層１５ａが形成される。
　次いで、Ｖ族元素供給源（ＮＨ３）及びIII族元素供給源（ＴＭＧ）を、それぞれの供給流量が０．１～５ｓｌｍ及び５～１５μｍｏｌ／ｍｉｎとなるように流す。このとき、ＩｎＧａＮの井戸層１５ａに連続してＧａＮが結晶成長して障壁層１５ｂが形成される。
　そして、上記と同様の操作を交互に繰り返し、図６（ｃ）に示すように、井戸層１５ａと障壁層１５ｂとを交互に形成することにより多重量子井戸層１５を構成する。なお、多重量子井戸層１５の発光波長は井戸層１５ａの井戸幅（井戸層１５ａの厚み）とＩｎＮ混晶比に依存し、ＩｎＮ混晶比が高いほど発光波長は長波長となる。ＩｎＮ混晶比はＴＭＩのモル流量／（ＴＭＧのモル流量＋ＴＭＩのモル流量）と成長温度によって決定される。
　－ｐ型ＧａＮ層の形成－
　ウエハ加工基板１１’の温度を１０００～１１００℃とすると共に反応容器内の圧力を１０～１００ｋＰａとし、また、反応容器内にキャリアガスのＨ２を５～１５ｓｌｍの流量で流通させながら、そこに反応ガスとして、Ｖ族元素供給源（ＮＨ３）、III族元素供給源１（ＴＭＧ）、及びｐ型ドーピング元素供給源（Ｃｐ２Ｍｇ）を、それぞれの供給流量が０．１～５ｓｌｍ、５０～１５０μｍｏｌ／ｍｉｎ、及び０．０３～３０μｍｏｌ／ｍｉｎとなるように流す。このとき、図６（ｄ）に示すように、多重量子井戸層１５に連続してｐ型ＧａＮが結晶成長してｐ型ＧａＮ層１６が形成される。
　＜電極の形成及び分断＞
　ｕ-ＧａＮ層１３等を積層形成したウエハ加工基板１１’を部分的に反応性イオンエッチングすることによりｎ型ＧａＮ層１４を露出させた後、真空蒸着、スパッタリング、ＣＶＤ（Chemical Vapor Deposition）等の方法によりｎ型ＧａＮ層１４上にｎ型電極１７及びｐ型ＧａＮ層１６上にｐ型電極１８をそれぞれ形成する。
　そして、ウエハ加工基板１１’を劈開することにより個々の半導体発光素子１０に分断する。
　（その他の実施形態）
　上記実施形態では、半導体発光素子１０を事例としたが、特にこれに限定されるものではなく、電子デバイス等のその他の半導体装置であってもよい。
　上記実施形態では、加工基板１１上に半導体層としてｕ-ＧａＮ層１３が形成された構成としたが、特にこれに限定されるものではなく、半導体層としてＡｌＧａＮ層やＩｎＧａＮ層等が形成された構成であってもよい。
　（サファイア加工基板）
　上記実施形態と同様の方法により、基板表面に、複数の円錐形状の突起を、正三角形格子を構成し且つその正三角形格子における正三角形の３本の辺がｍ軸に対して反時計回りになす角度のうち、最も小さい角度θ（以下「角度θ」と略す。）が１５°となるように配設したサファイア加工基板を作製した。
　フォトレジストにはポジ型のものを用いた。フォトレジストのドットの直径は２μｍとし、厚さは２μｍとした。フォトレジストのドット間距離は３μｍとした。プレベーキング及びポストベーキングの温度は１３０℃とした。露光量は例えば９０ｍＪ／ｃｍ２とした。
　エッチング時間は２０分とした。アンテナパワーは５００Ｗとし、バイアスパワーは３５０Ｗとした。圧力は０．６Ｐａとした。エッチングガスには、Ａｒ、Ｃｌ２、及びＢＣｌ３を用い、それぞれ流量を、２０ｓｃｃｍ、３０ｓｃｃｍ、及び５ｓｃｃｍとした。
　図７～９は、サファイア加工基板上に形成した突起を示す。
　突起の最大外径は２．１μｍ、高さは１．１μｍ、及び側面のサファイア基板の主面に対する傾斜角度は５９°であった。正三角形格子における正三角形の一辺の長さは３．０μｍであった。従って、相互に隣接する一対の突起間の間隔は０．９μｍであった。加工基板の基板表面の平面視における突起を排除した主面部分の専有面積率は５４．７％であった。
　また、角度θが３０°及び４５°のサファイア加工基板を作製した。さらに、参考として、角度θが０°（６０°）のサファイア加工基板も作製した。
　（試験評価方法）
　角度θが０°、１５°、３０°及び４５°のそれぞれのサファイア加工基板について、基板上にＧａＮを結晶成長させ、その表面における暗点密度を、カソードルミネッセンス（ＣＬ）法によって測定した。
　（試験評価結果）
　図１０は、角度θとサファイア加工基板上に形成したＧａＮ層の表面の暗点密度との関係を示す。
　角度θが０°（６０°）のサファイア加工基板では、暗点密度が１．１９×１０８個／ｃｍ２であった。角度θが１５°のサファイア加工基板では、暗点密度が９．９０×１０７個／ｃｍ２であった。角度θが３０°のサファイア加工基板では、暗点密度が９．６９×１０７個／ｃｍ２であった。角度θが４５°のサファイア加工基板では、暗点密度が１．１０×１０８個／ｃｍ２であった。
　図１０によれば、角度θが０°よりも大きく且つ６０°よりも小さいと、ＧａＮ層の表面の暗点密度が小さくなることが分かる。暗点密度を低減する観点からは、角度θが１０～４０°であることが好ましく、１５～３５°であることがより好ましく、２５～３５°がさらに好ましく、３０°であることが最も好ましい。
　本発明は、加工基板及びそれを用いた半導体装置について有用である。
Ｗ　ウエハ
Ｒ　フォトレジスト
１０　半導体発光素子
１１　加工基板
１１’　ウエハ加工基板
１２　突起
１３　ｕ-ＧａＮ層
１４　ｎ型ＧａＮ層
１５　多重量子井戸層
１５ａ　井戸層
１５ｂ　障壁層
１６　ｐ型ＧａＮ層
１７　ｎ型電極
１８　ｐ型電極

Claims (15)

  1. 　基板表面に、平面視において正三角形格子を構成するように配設された複数の突起が形成され、基板上に主面がｃ面のＧａＮが結晶成長し得る加工基板であって、
    　前記複数の突起は、前記複数の突起によって構成される正三角形格子における正三角形の３本の辺が、基板上に主面がｃ面のＧａＮが結晶成長したときにおけるＧａＮのａ軸に対して反時計回りになす角度のうち、最も小さい角度が１０～５０°となるように配設されている加工基板。
  2. 　請求項１に記載された加工基板において、
    　前記複数の突起によって構成される正三角形格子における正三角形の３本の辺が、基板上に主面がｃ面のＧａＮが結晶成長したときにおけるＧａＮのａ軸に対して反時計回りになす角度のうち、最も小さい角度が１０～４０°である加工基板。
  3. 　請求項２に記載された加工基板において、
    　前記複数の突起によって構成される正三角形格子における正三角形の３本の辺が、基板上に主面がｃ面のＧａＮが結晶成長したときにおけるＧａＮのａ軸に対して反時計回りになす角度のうち、最も小さい角度が２５～３５°である加工基板。
  4. 　請求項１乃至３のいずれかに記載された加工基板において、
    　前記突起の形状が円錐又は円錐台である加工基板。
  5. 　請求項１乃至４のいずれかに記載された加工基板において、
    　前記突起の最大外径が１μｍ以上である加工基板。
  6. 　請求項１乃至５のいずれかに記載された加工基板において、
    　前記突起の高さが０．５μｍ以上である加工基板。
  7. 　請求項１乃至６のいずれかに記載された加工基板において、
    　前記突起は、その最大外径が高さよりも大きい加工基板。
  8. 　請求項１乃至７のいずれかに記載された加工基板において、
    　前記正三角形格子における正三角形の一辺の長さが２μｍ以上である加工基板。
  9. 　請求項１乃至８のいずれかに記載された加工基板において、
    　前記正三角形格子における正三角形の一辺の長さが前記突起の最大外径よりも大きい加工基板。
  10. 　請求項１乃至９のいずれかに記載された加工基板において、
    　前記正三角形格子における同じ正三角形に含まれる２個の頂点の一対の突起が相互に間隔を有して配設されている加工基板。
  11. 　請求項１０に記載された加工基板において、
    　前記正三角形格子における同じ正三角形に含まれる２個の頂点の一対の突起の間隔が０．１～２．０μｍである加工基板。
  12. 　請求項１乃至１１のいずれかに記載された加工基板において、
    　前記加工基板が、サファイア加工基板、Ｓｉ加工基板、又はＳｉＣ加工基板である加工基板。
  13. 　請求項１２に記載された加工基板において、
    　前記加工基板が、主面がｃ面のサファイア加工基板であり、
    　前記複数の突起は、前記複数の突起によって構成される正三角形格子における正三角形の３本の辺がサファイアのｍ軸に対して反時計回りになす角度のうち、最も小さい角度が１０～５０°となるように配設されている加工基板。　
  14. 　基板表面に、平面視において正三角形格子を構成するように配設された複数の突起が形成された加工基板と、
    　前記加工基板上に主面がｃ面のＧａＮが結晶成長して形成されたＧａＮ層と、
    を備えた半導体装置であって、
    　前記加工基板の前記複数の突起は、前記複数の突起によって構成される正三角形格子における正三角形の３本の辺が、前記ＧａＮ層を構成するＧａＮのａ軸に対して反時計回りになす角度のうち、最も小さい角度が１０～５０°となるように配設されている半導体装置。
  15. 　請求項１４に記載された半導体装置において、
    　前記ＧａＮ層の表面におけるカソードルミネッセンス法によって測定される暗点密度が１．１５×１０８個／ｃｍ２以下である半導体装置。
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