WO2014112336A1 - プリント回路基板及びノイズ抑制構造 - Google Patents

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尚登 新川
茂 吹抜
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日本精工株式会社
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Definitions

  • the present invention relates to a printed circuit board for suppressing noise of an electronic device used in an electric power steering apparatus and the like, and a noise suppressing structure including the printed circuit board.
  • FIG. 14 is a perspective view of a conventional noise suppression structure.
  • the noise suppression structure 201 shown in FIG. 14 forms a capacitance with the two metal surfaces 202 and 203, and the noise suppression frequency can be varied.
  • the noise suppression structure 201 is configured to block the electromagnetic coupling between a radio circuit unit (not shown) and a digital circuit unit (not shown), and to prevent both noise currents from being mixed. Between the parts.
  • the noise suppression structure 201 is formed on the ground layer 210 through which noise propagates, and the first metal surface 202 and the second metal surface 203 are located on the same plane.
  • a short-circuit plate 204 is provided at the end of the first metal surface 202, and a ground pin 205 is provided on the second metal surface 203.
  • the short-circuit plate 204 and the ground pin 205 are connected to the ground layer 210.
  • both the first metal surface 202 and the second metal surface 203 form a comb-shaped pattern in a rectangular metal pattern, and both the metal surfaces 202 and 203 are located in the same layer, and each comb-shaped portion is It is configured to be inserted alternately so as not to contact each other.
  • the capacitor formed between the comb shape portion of the first metal surface 202 and the comb shape portion of the second metal surface 203 is folded in a zigzag manner along the comb shape. It is formed. This capacitor allows the resonance frequency to be varied to suppress noise.
  • the conventional noise suppression structure shown in FIG. 14 has the following problems. That is, in the case of the noise suppression structure shown in FIG. 14, a capacitor can be formed between the comb-shaped portion of the first metal surface 202 and the comb-shaped portion of the second metal surface 203 to suppress noise.
  • the first metal surface 202 and the second metal surface 203 are also located on the same plane. For this reason, in order to form a capacitor
  • a printed circuit board constitutes a multilayer board in which odd-numbered conductor patterns and even-numbered conductor patterns are alternately arranged in the vertical direction across an insulating layer.
  • the odd-numbered conductor pattern is connected by a first through hole communicating in the vertical direction
  • the even-layer conductive pattern is connected by a second through hole communicating in the vertical direction
  • the predetermined region for connecting the second through hole and the portion excluding the predetermined region for insulating from the first through hole have the same shape. Rutotomoni, it is characterized by being overlapped in the same position in the vertical direction.
  • a multilayer substrate in which odd-numbered conductor patterns and even-numbered conductor patterns are alternately arranged in the vertical direction with an insulating layer interposed therebetween is formed, and the first through-hole among the odd-numbered conductor patterns is formed.
  • the conductor pattern of the odd layer and the conductor pattern of the even layer are alternately arranged in the vertical direction across the insulating layer, the area of the conductor pattern for forming the capacitor in the plane on the substrate can be small, Restrictions on component layout on the board can be minimized.
  • the installation location of the first through hole and the second through hole it is possible to arrange components at any location on the board.
  • the wiring impedance can be further reduced, and noise can be further suppressed.
  • a first land connected to the second through hole is provided in a predetermined region for insulating from the second through hole in the uppermost layer of the odd layer, and the even number is provided. It is preferable that a second land connected to the first through hole is provided in a predetermined region for insulation from the first through hole in the lowermost layer of the layer.
  • a conductor having a predetermined polarity is solder-connected to a first land provided in a predetermined region for insulation from the second through hole in the uppermost layer of the odd layer, and the uppermost layer of the even layer is connected.
  • a conductor having a reverse polarity can be solder-connected to a second land provided in a predetermined region for insulation from the first through hole in the lower layer.
  • the predetermined region for insulation from the second through hole is a notch formed in the odd-numbered conductor pattern, and is insulated from the first through hole.
  • the predetermined region may be a notch formed in the conductor pattern of the even layer.
  • the odd-numbered conductor patterns may be connected to a ground line, and the even-numbered conductor patterns may be connected to a power supply line.
  • a noise suppression structure according to another aspect of the present invention includes the above-described printed circuit board and a common mode filter connected to the printed circuit board.
  • the printed circuit board according to still another aspect of the present invention is characterized in that it is possible to suppress noise that can minimize restrictions on component layout on the board.
  • a multilayer substrate in which odd-numbered conductor patterns and even-numbered conductor patterns are alternately arranged in the vertical direction across an insulating layer is formed.
  • a portion of the conductor pattern excluding the predetermined region for connecting the first through hole and the predetermined region for insulating from the second through hole is connected to the second through hole of the even layer conductor pattern. Since the predetermined region for excluding the predetermined region for insulating from the first through hole has the same shape and is overlapped with the same position in the vertical direction, the odd layer A capacitor is generated by the conductor pattern and the conductor pattern of the even layer, thereby reducing the wiring impedance and suppressing noise.
  • the conductor pattern of the odd layer and the conductor pattern of the even layer are alternately arranged in the vertical direction across the insulating layer, the area of the conductor pattern for forming the capacitor in the plane on the substrate can be small, Restrictions on component layout on the board can be reduced.
  • the installation location of the first through hole and the second through hole it is possible to arrange components at any location on the board.
  • the wiring impedance can be further reduced, and noise can be further suppressed.
  • FIG. 1 is a diagram illustrating a basic structure of an electric power steering apparatus in which a printed circuit board and a noise suppression structure according to the present invention are employed. It is a block diagram which shows the control system of the controller of the electric power steering apparatus shown in FIG.
  • FIG. 2 is an exploded perspective view of a controller including a semiconductor module and a noise suppression structure of the electric power steering device shown in FIG. 1.
  • FIG. 4 is a plan view of the semiconductor module shown in FIG. 3. It is a perspective view which shows schematic structure of a noise suppression structure.
  • the printed circuit board constituting the noise suppression structure shows only a plurality of layers of conductor patterns. It is a top view of the noise suppression structure shown in FIG. FIG.
  • FIG. 5 shows a plurality of layers of conductor patterns on the printed circuit board constituting the noise suppression structure shown in FIG. 5,
  • A is a plan view of the first layer conductor pattern
  • B is a plan view of the second layer conductor pattern
  • C is a plan view of the conductor pattern of the third layer
  • D is a plan view of the conductor pattern of the fourth layer
  • E is a plan view of the conductor pattern of the fifth layer
  • (F) is a plan view of the sixth layer.
  • It is a top view of a conductor pattern.
  • It is a cross-sectional schematic diagram of the printed circuit board which comprises the noise suppression structure shown in FIG.
  • FIG. 1 is a diagram illustrating a basic structure of an electric power steering apparatus in which a printed circuit board and a noise suppression structure according to the present invention are employed.
  • FIG. 2 is a block diagram showing a control system of the controller of the electric power steering apparatus shown in FIG.
  • FIG. 3 is an exploded perspective view of a controller including the semiconductor module and the noise suppression structure of the electric power steering apparatus shown in FIG.
  • FIG. 4 is a plan view of the semiconductor module shown in FIG.
  • FIG. 1 shows a basic structure of an electric power steering apparatus employing a printed circuit board and a noise suppression structure according to the present invention.
  • the column shaft 2 of the steering handle 1 is decelerated.
  • the gear 3, the universal joints 4 ⁇ / b> A and 4 ⁇ / b> B, and the pinion rack mechanism 5 are connected to the steering rod tight rod 6.
  • the column shaft 2 is provided with a torque sensor 7 that detects the steering torque of the steering handle 1, and an electric motor 8 that assists the steering force of the steering handle 1 is connected to the column shaft 2 via the reduction gear 3.
  • Electric power is supplied from a battery (not shown) to the controller 10 that controls the electric power steering device, and an ignition key signal IGN (see FIG. 2) is input via an ignition key (not shown).
  • the controller 10 calculates a steering assist command value serving as an assist (steering assist) command based on the steering torque Ts detected by the torque sensor 7 and the vehicle speed V detected by the vehicle speed sensor 9, and the calculated steering is performed.
  • the current supplied to the electric motor 8 is controlled based on the auxiliary command value.
  • the controller 10 is mainly composed of a microcomputer, and the mechanism and configuration of the control device are as shown in FIG.
  • the steering torque Ts detected by the torque sensor 7 and the vehicle speed V detected by the vehicle speed sensor 9 are input to the control arithmetic unit 11 as a control arithmetic unit, and the current command value calculated by the control arithmetic unit 11 is used as the gate drive circuit 12.
  • a gate drive signal formed based on a current command value or the like is input to a motor drive unit 13 having a FET bridge configuration, and the motor drive unit 13 passes through an emergency stop interrupting device 14 for three phases.
  • An electric motor 8 composed of a brushless motor is driven.
  • Each phase current of the three-phase brushless motor is detected by the current detection circuit 15, and the detected three-phase motor currents ia to ic are input to the control arithmetic unit 11 as feedback currents.
  • the electric motor 8 is provided with a rotation sensor 16 such as a hall sensor.
  • a rotation signal RT from the rotation sensor 16 is input to the rotor position detection circuit 17, and the detected rotation position ⁇ is the control arithmetic unit 11. Is input.
  • the ignition signal IGN from the ignition key is input to the ignition voltage monitor unit 18 and the power supply circuit unit 19, and the power supply voltage Vdd is input from the power supply circuit unit 19 to the control arithmetic unit 11 and a reset signal for stopping the apparatus.
  • Rs is input to the control arithmetic unit 11.
  • blocking apparatus 14 is comprised by the relay contacts 141 and 142 which interrupt
  • the FETTr1 and Tr2, the FETTr3 and Tr4, and the FETTr5 and Tr6 connected in series to the power supply line 81 are connected in parallel.
  • the FETTr1 and Tr2, FETTr3 and Tr4, and FETTr5 and Tr6 connected in parallel to the power supply line 81 are connected to the ground line 82.
  • the FETTr1 and Tr2 are configured such that the source electrode S of the FETTr1 and the drain electrode D of the FETTr2 are connected in series to form a c-phase arm of a three-phase motor, and a current is output from the c-phase output line 91c.
  • the FETTr3 and Tr4 are configured such that the source electrode S of the FETTr3 and the drain electrode D of the FETTr4 are connected in series to form an a-phase arm of a three-phase motor, and a current is output from the a-phase output line 91a.
  • the FETTr5 and Tr6 are configured such that the source electrode S of the FETTr5 and the drain electrode D of the FETTr6 are connected in series to form a b-phase arm of a three-phase motor, and a current is output from the b-phase output line 91b.
  • FIG. 3 is an exploded perspective view of the controller 10 including the semiconductor module and the noise suppression structure of the electric power steering apparatus shown in FIG. 1.
  • the controller 10 is a power module including a case 20 and a motor drive unit 13.
  • the case 20 is formed in a substantially rectangular shape, and is provided on the flat-plate-shaped semiconductor module mounting portion 21 for mounting the semiconductor module 30 and the longitudinal end portion of the semiconductor module mounting portion 21.
  • the semiconductor module mounting portion 21 is formed with a plurality of screw holes 21a into which mounting screws 38 for mounting the semiconductor module 30 are screwed.
  • a plurality of mounting posts 24 for mounting the control circuit board 40 are erected on the semiconductor module mounting portion 21 and the power and signal connector mounting portion 22, and the control circuit board 40 is mounted on each mounting post 24.
  • a screw hole 24a into which a mounting screw 41 for mounting is screwed is formed.
  • the three-phase output connector mounting portion 23 is formed with a plurality of screw holes 23a into which mounting screws 61 for attaching the three-phase output connector 60 are screwed.
  • the semiconductor module 30 has the circuit configuration of the motor drive unit 13 described above, and is connected to a substrate 31 on FETs Tr1 to Tr6 composed of six bare chip FETs 35 and a power supply line 81 as shown in FIG.
  • a positive electrode terminal 81 a and a negative electrode terminal 82 a connected to the ground line 82 are mounted.
  • the substrate 31 has a phase output terminal 92a connected to the phase a output line 91a, phase b output terminal 92b connected to the phase b output line 91b, and phase c output connected to the phase c output line 91c.
  • a three-phase output unit 90 including a terminal 92c is mounted.
  • other surface mount components 37 including a capacitor are mounted.
  • the substrate 31 of the semiconductor module 30 is provided with a plurality of through holes 31a through which mounting screws 38 for mounting the semiconductor module 30 are inserted.
  • the control circuit board 40 constitutes a control circuit including the control arithmetic device 11 and the gate drive circuit 12 by mounting a plurality of electronic components on the printed circuit board 110.
  • the noise suppression structure 100 is configured by the printed circuit board 110 of the control circuit board 40 and the common mode filter 120 mounted on the printed circuit board 110. The noise suppression structure 100 suppresses noise of the electronic device in the electric power steering device by the common mode filter 120 and also suppresses noise by the printed circuit board 110 to reduce the noise of the electronic device.
  • FIG. 5 is a perspective view showing a schematic configuration of the noise suppression structure.
  • FIG. 6 is a plan view of the noise suppression structure shown in FIG. 7 shows a plurality of layers of conductor patterns in the printed circuit board constituting the noise suppression structure shown in FIG. 5, wherein (A) is a plan view of the first layer conductor patterns, and (B) is a second layer conductor pattern. (C) is a plan view of the third layer conductor pattern, (D) is a plan view of the fourth layer conductor pattern, (E) is a plan view of the fifth layer conductor pattern, (F) is It is a top view of the conductor pattern of the 6th layer.
  • FIG. 8 is a schematic cross-sectional view of a printed circuit board constituting the noise suppression structure shown in FIG.
  • the noise suppression structure 100 includes a printed circuit board 110 (only a plurality of conductor patterns are shown) and a common mode filter 120 mounted on the printed circuit board 110.
  • the printed circuit board 110 is composed of a six-layer board having a first-layer conductor pattern 111 to a sixth-layer conductor pattern 116.
  • the printed circuit board 110 includes a flat insulating first base 131 and a flat insulating second base disposed below the first base 131. 132.
  • a first prepreg 133 that is an insulating layer is disposed on the upper side of the first base material 131, and a second prepreg that is an insulating layer between the lower side of the first base material 131 and the second base material 132. 134 is disposed, and a third prepreg 135 is disposed below the second base material 132.
  • the first layer conductor pattern 111 is disposed on the top surface of the first prepreg 133
  • the second layer conductor pattern 112 is disposed on the top surface of the first substrate 131
  • the third layer conductor pattern 113 is disposed on the first substrate 131.
  • the fourth layer conductor pattern 114 is disposed on the top surface of the second base material 132
  • the fifth layer conductor pattern 115 is disposed on the bottom surface of the second base material 132
  • the sixth layer conductor pattern 116 is disposed on the bottom surface.
  • the three prepregs 135 are arranged on the lower surface.
  • the odd-numbered conductor patterns 111, 113, and 115 are ground patterns and are connected to the ground line.
  • the even-numbered conductor patterns 112, 114, and 116 are power supply patterns and are connected to power supply lines. As shown in FIGS. 6 to 8, the odd-numbered conductor patterns 111, 113, and 115 are interconnected by a plurality of first through holes 117 communicating in the vertical direction.
  • the even-layer conductor patterns 112, 114, 116 are interconnected by a plurality of second through holes 118 communicating in the vertical direction.
  • Each first through hole 117 has a through-hole 117a penetrating between the upper surface and the lower surface of the printed circuit board 110, and extends vertically in the inner peripheral surface of the through-hole 117a so as to extend upward and downward of the printed circuit board 110. And a conductive portion 117b that connects between the two.
  • Each of the second through holes 118 has a through hole 118a penetrating between the upper surface and the lower surface of the printed circuit board 110 and an annular upper and lower direction on the inner peripheral surface of the through hole 118a. And a conductive portion 118b that connects the lower surface and the lower surface.
  • the first layer conductor pattern 111 includes a substantially parallelogram-shaped pattern main body 111a at the center, and connects the first through hole 117 from the upper right end of the pattern main body 111a.
  • a first connection portion 111b that forms a region for the projection is formed to protrude.
  • a first notch 111d that forms a region for insulation from the second through hole 118 is formed.
  • a second connection portion 111c for forming a region for connecting the first through hole 117 is formed inside the lower portion of the pattern body 111a, and a region for insulating from the second through hole 118 is formed.
  • a second notch 111e to be formed is formed.
  • the first notch 111d of the first layer is connected to the first through hole 118 connected to the conductor pattern 112, 114, 116 of the even layer opposite to the conductor pattern 111 of the first layer.
  • a land 119a is provided.
  • the first notch 111e in the first layer is also connected to the second through-hole 118 connected to the conductor patterns 112, 114, and 116 in the even layer opposite to the conductor pattern 111 in the first layer.
  • a land 119a is provided.
  • the second layer conductor pattern 112 includes a substantially parallelogram-shaped pattern main body 112a at the center, and connects the second through-hole 118 from the upper left end of the pattern main body 112a.
  • a first connection portion 112b that forms a region for the projection is formed to protrude.
  • a first notch 112d that forms a region for insulation from the first through hole 117 is formed on the right side of the first connection portion 112b.
  • a second connection portion 112c that forms a region for connecting the second through hole 118 is formed inside the lower portion of the pattern body 112a, and a region for insulation from the first through hole 117 is formed.
  • a second notch 112e to be formed is formed.
  • the third-layer conductor pattern 113 has the same shape as the first-layer conductor pattern 111, and includes a pattern body 113a having a substantially parallelogram shape at the center, as shown in FIG. 7C.
  • a first connection portion 113b that forms a region for connecting the first through hole 117 from the upper right end of the upper portion 113a is formed to protrude.
  • On the left side of the first connection portion 113b a first notch 113d that forms a region for insulation from the second through hole 118 is formed.
  • a second connection portion 113c that forms a region for connecting the first through hole 117 is formed inside the lower portion of the pattern body 113a, and a region for insulation from the second through hole 118 is formed.
  • a second notch 113e to be formed is formed.
  • the fourth-layer conductor pattern 114 has the same shape as the second-layer conductor pattern 112, and includes a pattern body 114a having a substantially parallelogram shape at the center, as shown in FIG.
  • a first connection portion 114b that forms a region for connecting the second through hole 118 from the upper left end of 114a is formed to protrude.
  • On the right side of the first connection portion 114b a first notch 114d that forms a region for insulation from the first through hole 117 is formed.
  • a second connection portion 114c that forms a region for connecting the second through hole 118 is formed inside the lower portion of the pattern body 114a, and a region for insulation from the first through hole 117 is formed.
  • a second notch 114e to be formed is formed.
  • the fifth-layer conductor pattern 115 has the same shape as the first-layer and third-layer conductor patterns 111 and 113, and as shown in FIG. 7E, a pattern body 115a having a substantially parallelogram shape at the center. And a first connection portion 115b that forms a region for connecting the first through hole 117 from the upper right end of the pattern body 115a. On the left side of the first connection portion 115b, a first notch 115d that forms a region for insulation from the second through hole 118 is formed. In addition, a second connection portion 115c that forms a region for connecting the first through hole 117 is formed inside the lower portion of the pattern main body 115a, and a region for insulation from the second through hole 118 is formed. A second notch 115e to be formed is formed.
  • the sixth-layer conductor pattern 116 has the same shape as the second-layer and fourth-layer conductor patterns 112 and 114, and as shown in FIG. 7F, a pattern body 116a having a substantially parallelogram shape at the center. And a first connecting portion 116b that forms a region for connecting the second through hole 118 from the upper left end of the pattern body 116a. On the right side of the first connection portion 116b, a first notch 116d that forms a region for insulation from the first through hole 117 is formed. In addition, a second connection portion 116c that forms a region for connecting the second through hole 118 is formed inside the lower portion of the pattern body 116a, and a region for insulation from the first through hole 117 is formed.
  • a second notch 116e to be formed is formed.
  • the sixth notch 116d in the sixth layer is connected to the first through hole 117 connected to the conductor pattern 111, 113, 115 in the odd layer opposite to the conductor pattern 116 in the sixth layer.
  • a land 119b is provided.
  • the second notch 116e of the sixth layer is also connected to the first through hole 117 connected to the conductor pattern 111, 113, 115 of the odd layer opposite to the conductor pattern 116 of the sixth layer.
  • a land 119b is provided.
  • a first region for forming a predetermined region for connecting the first through hole 117 among the odd layer conductive patterns 111, 113, and 115 is formed.
  • First notches 111d, 113d, 115d and second notches 111e that form predetermined regions for insulation from the first connecting portions 111b, 113b, 115b, the second connecting portions 111c, 113c, 115c, and the second through hole 118.
  • 113e, 115e (the portion surrounded by the alternate long and short dash line in FIGS. 7A, 7C, and 7E) and the second through holes 118 among the even-layer conductor patterns 112, 114, 116.
  • the portion surrounded by the alternate long and short dash line has the same shape and is overlapped at the same position in the vertical direction.
  • the printed circuit board 110 has first to sixth conductor patterns 111G to 116G, which are different from the conductor patterns 111 to 116, as viewed from above.
  • the patterns 111 to 116 are arranged at a predetermined distance.
  • the first to sixth conductor patterns 111G to 116G are formed to extend in the left-right direction.
  • the first layer conductor pattern 111G is disposed on the top surface of the first prepreg 133
  • the second layer conductor pattern 112G is disposed on the top surface of the first substrate 131
  • the third layer conductor pattern 113G is the first layer conductor pattern 113G.
  • the first substrate 131 is disposed on the lower surface
  • the fourth layer conductor pattern 114G is disposed on the second substrate 132 upper surface
  • the fifth layer conductor pattern 115G is disposed on the second substrate 132 lower surface
  • the sixth layer conductor is disposed.
  • the pattern 116G is disposed on the lower surface of the third prepreg 135.
  • the first to sixth layer conductor patterns 111G to 116G are interconnected by a plurality of through holes TH1 communicating in the vertical direction.
  • the first to sixth layers of conductor patterns 111G to 116G are ground patterns and are connected to the ground line.
  • the printed circuit board 110 has first to sixth conductor patterns 111P to 116P that are further separate from the conductor patterns 111 to 116, as viewed from above. .. To 116 at a predetermined distance and to face the conductor patterns 111G to 116G in the left-right direction. As shown in FIG. 6, the first to sixth conductor patterns 111P to 116P are formed to extend in the left-right direction.
  • the first layer conductor pattern 111P is disposed on the upper surface of the first prepreg 133
  • the second layer conductor pattern 112P is disposed on the upper surface of the first base member 131
  • the third layer conductor pattern 113P is The first conductor 131 is disposed on the lower surface
  • the fourth layer conductor pattern 114P is disposed on the second substrate 132 upper surface
  • the fifth layer conductor pattern 115P is disposed on the second substrate 132 lower surface
  • the sixth layer conductor is disposed.
  • the pattern 116P is disposed on the lower surface of the third prepreg 135.
  • the first to sixth layer conductor patterns 111P to 116P are interconnected by a plurality of through holes TH2 communicating in the vertical direction.
  • the first to sixth layers of conductor patterns 111P to 116P are power supply patterns and are connected to power supply lines.
  • the first to sixth layer conductor patterns 111 to 116, 111G to 111G, and 111P to 116P are all conductors made of copper. Also, the thickness of the first layer conductor patterns 111, 111G, 111P is about 0.018 mm, the thickness of the second layer conductor patterns 112, 112G, 112P is about 0.035 mm, the third layer conductor pattern 113, The thickness of 113G, 113P is about 0.035 mm, the thickness of the fourth layer conductor patterns 114, 114G, 114P is about 0.035 mm, and the thickness of the fifth layer conductor patterns 115, 115G, 115P is 0.035 mm.
  • the thickness of the sixth-layer conductor patterns 116, 116G, and 116P is about 0.018 mm. Furthermore, the thicknesses of the first base material 131 and the second base material are each about 0.2 mm. The thickness of the first prepreg 133 is about 0.2 mm, the thickness of the second prepreg 134 is about 0.4 mm, and the thickness of the third prepreg 135 is about 0.2 mm. Then, as shown in FIG. 8, a solder resist 136 is formed on the upper surface of the first layer conductor pattern 111, and a solder resist is formed on the lower surface of the sixth layer conductor pattern 116. The total thickness of the printed circuit board 110 including it is about 1.4 mm.
  • the common mode filter 120 is provided with the filter core 121 and the two coils 122 and 123 wound around the filter core 121 as shown in FIG.
  • one end of one coil 122 is connected to a through hole TH1 interconnecting the first to sixth layer conductor patterns 111G to 116G, and the other end of one coil 122 is connected to the first coil 122.
  • the layer through sixth layer conductor patterns 111P through 116P are connected to a through hole TH2.
  • One end of the other coil 123 is connected to a second through hole 118 that interconnects even-layer conductor patterns 112, 114, and 116, and the other end of the other coil 123 is connected to odd-layer conductor patterns 111, 113. , 115 are connected to first through holes 117 that interconnect each other.
  • the through-hole TH2 and the second through-hole 118 connected to the power supply line have a straight arrangement in the vertical direction in FIG. 5, and the through-hole TH1 and the first through-hole connected to the ground line
  • the through hole 117 is also straightly arranged, the positions of the first through hole 117 and the second through hole 118 are changed, and the through hole TH2 and the second through hole 118 connected to the power supply line are arranged in a cross manner, and the ground line
  • the through-hole TH1 and the first through-hole 117 connected to can also be arranged in a cross arrangement.
  • control circuit board 40 including the noise suppression structure 110 configured as described above is configured so that the semiconductor module 30 is mounted on the semiconductor module mounting portion 21 and then the semiconductor module 30 from above the semiconductor module 30 as shown in FIG.
  • a plurality of mounting screws 41 are mounted on the module mounting portion 21 and the plurality of mounting posts 24 erected on the power and signal connector mounting portion 22.
  • the printed circuit board 110 of the control circuit board 40 is formed with a plurality of through holes 40a through which the mounting screws 41 are inserted.
  • the power and signal connector 50 is used to input a DC power source from a battery (not shown) to the semiconductor module 30 and various signals including signals from the torque sensor 12 and the vehicle speed sensor 9 to the control circuit board 40. Used. As shown in FIG. 3, the power and signal connector 50 is attached to the power and signal connector mounting portion 22 provided in the semiconductor module mounting portion 21 by a plurality of mounting screws 51.
  • the three-phase output connector 60 is used to output current from the a-phase output terminal 92a, the b-phase output terminal 92b, and the c-phase output terminal 92c. As shown in FIG.
  • the three-phase output connector 60 is attached to the three-phase output connector mounting portion 23 provided at the end in the width direction of the semiconductor module mounting portion 21 by a plurality of mounting screws 61.
  • the three-phase output connector 60 is formed with a plurality of through holes 60a through which the mounting screws 61 are inserted.
  • the cover 70 covers the case 20 to which the semiconductor module 30, the control circuit board 40, the power and signal connector 50, and the three-phase output connector 60 are attached. It is attached so as to cover the control circuit board 40 from above.
  • Capacitors are generated by alternately laminating wiring. At that time, the capacitance of the capacitor is obtained by the following equation (1).
  • C is the capacitance value of the capacitor
  • k is the conversion coefficient
  • ⁇ r is the dielectric constant of the substrate material
  • A is the area of the alternately stacked wiring
  • d is the distance between the layers
  • n is the number of layers.
  • R dif is the ratio of the impedance of the increased wiring width to the reference wiring width
  • ⁇ r is the dielectric constant of the substrate material
  • W 1 is the reference wiring width
  • W 2 is the increased wiring width
  • T I is the thickness of the wiring
  • H is the thickness of the dielectric material.
  • the odd-numbered conductor patterns 111, 113, and 115 and the even-numbered conductor patterns 112, 114, and 116 include the prepreg (insulating layer) 133, the first layer.
  • the substrate (insulating layer) 131, the second prepreg (insulating layer) 134, the second substrate (insulating layer) 132, and the third prepreg (insulating layer) 135 are alternately arranged in the vertical direction.
  • first connection portions 111b, 113b, 115b and the second connection portions 111c, 113c, 115c which form predetermined regions for connecting the first through holes 117 among the odd-numbered conductor patterns 111, 113, 115, Except for the first cutouts 111d, 113d, 115d and the second cutouts 111e, 113e, 115e that form a predetermined region for insulation from the second through hole 118 (FIGS. 7A, 7C, 7C) E) and the first connecting portions 112b, 114b, and 116b that form a predetermined region for connecting the second through-hole 118 among the even-layered conductor patterns 112, 114, and 116).
  • a first notch that forms a predetermined region for insulation with respect to the second connection portions 112c, 114c, 116c, and the first through hole 117.
  • the portion excluding 12d, 114d, 116d and the second notches 112e, 114e, 116e (the portion surrounded by the alternate long and short dash line in FIGS. 7B, 7D, and 7F) has the same shape, They are stacked with the same position in the vertical direction. Therefore, a capacitor can be generated by the odd-numbered conductor patterns 111, 113, and 115 and the even-numbered conductor patterns 112, 114, and 116, thereby reducing the wiring impedance and suppressing noise.
  • the odd-numbered conductor patterns 111, 113, 115 and the even-numbered conductor patterns 112, 114, 116 are a prepreg (insulating layer) 133, a first base material (insulating layer) 131, and a second prepreg (insulating layer) 134. Since the second base material (insulating layer) 132 and the third prepreg (insulating layer) 135 are alternately arranged in the vertical direction, the area of the conductor pattern for forming the capacitor in the plane on the substrate is small. In other words, restrictions on the component layout on the board can be reduced. In addition, by changing the installation location of the first through hole 117 and the second through hole 118, it is possible to arrange components at any location on the board.
  • the wiring impedance can be further reduced by increasing the wiring width of the odd-numbered conductive patterns 111, 113, 115 and the even-numbered conductive patterns 112, 114, 116 that are stacked in the vertical direction, further suppressing noise. can do.
  • the conductors are directly under the common mode filter 120. It is not necessary to wire a pattern, and a space for mounting other components can be secured immediately below the common mode filter 120.
  • the uppermost layer of the odd layer that is, the second through hole 118 in the first layer is insulated.
  • a first land 119a connected to the second through hole 118 is provided in the first notch 111d and the second notch 111e forming a predetermined region. Further, as shown in FIG.
  • the first notch 116d and the second notch 116e that form predetermined regions for insulation from the first through-hole 117 in the lowermost layer of the even layer, that is, the sixth layer.
  • the second land 119b connected to the first through hole 117 is provided.
  • a conductor having a predetermined polarity is provided on the first land 119a provided in a predetermined region for insulation from the second through hole 118 in the uppermost layer of the odd layer.
  • a reverse polarity conductor can be solder-connected to the second land 119b provided in a predetermined region for soldering and insulating from the first through-hole 117 in the lowest layer of the even layer.
  • the odd-numbered conductor patterns 111, 113, and 115 and the even-numbered conductor patterns 112, 114, and 115 have the same shape and overlap in the vertical direction (indicated by the one-dot chain line in FIGS. 7A to 7F).
  • a through hole is provided in a portion between the first connection portions 112b, 114b, and 116b and the second connection portions 112c, 114c, and 116c in the even-layer conductor patterns 112, 114, and 116 in order to prevent a decrease in conductivity. Is preferably not provided.
  • FIG. 11 is a schematic cross-sectional view of a first modification of the printed circuit board.
  • FIG. 12 is a schematic cross-sectional view of a second modification of the printed circuit board.
  • FIG. 13 is a schematic cross-sectional view of a third modification of the printed circuit board.
  • a printed circuit board 110 shown in FIG. 11 is a 16-layer board having conductor patterns 151 to 166 of the first to 16th layers. The first to sixteenth layer conductive patterns 151 to 166 are sequentially arranged with the insulating layers 171 to 185 interposed therebetween.
  • the odd-numbered conductor patterns 151, 153, 155, and 157 in the upper eight layers are interconnected by the first through holes (not shown), and the even-layer conductor patterns 152, 154, 156, and 158 are the second through holes. (Not shown).
  • the printed circuit board 110 shown in FIG. 12 is a 16-layer board having conductor patterns 151 to 166 of the first to 16th layers.
  • the first to sixteenth layer conductive patterns 151 to 166 are sequentially arranged with the insulating layers 171 to 185 interposed therebetween.
  • a configuration similar to that of the printed circuit board 110 shown in FIG. 8 is applied to the middle eight conductor patterns 155 to 162 of the first to sixteenth layer conductor patterns 151 to 166. That is, the middle eight odd layer conductor patterns 155, 153, 155, and 157 are interconnected by first through holes (not shown), and the even layer conductor patterns 152, 154, 156, and 158 are second through holes. (Not shown).
  • the portions excluding the predetermined region for connecting the second through hole and the predetermined region for insulating from the first through hole in the conductor patterns 156, 158, 160, 162 of the even layers are the same. And are stacked with the same position in the vertical direction. For this reason, capacitors can be generated by the conductive patterns 155, 157, 159, 161 of the odd layers and the conductive patterns 156, 158, 160, 162 of the even layers, thereby reducing the wiring impedance and suppressing noise.
  • the printed circuit board 110 shown in FIG. 13 is a 16-layer board having conductor patterns 151 to 166 of the first to 16th layers.
  • the first to sixteenth layer conductive patterns 151 to 166 are sequentially arranged with the insulating layers 171 to 185 interposed therebetween.
  • the same configuration as that of the printed circuit board 110 shown in FIG. 8 is applied to the lower six-layer conductor patterns 161 to 166 among the first to sixteenth layer conductor patterns 151 to 166. That is, the lower six odd-layer conductor patterns 161, 163, and 165 are interconnected by a first through hole (not shown), and the even-layer conductor patterns 162, 164, and 166 are second through-holes (not shown). Z).
  • a predetermined region for connecting the first through hole and a predetermined region for insulating from the second through hole are excluded from the conductive patterns 161, 163, 165, and 166 of the odd-numbered lower six layers.
  • the portions and the portions excluding the predetermined region for connecting the second through hole and the predetermined region for insulating from the first through hole in the even-layer conductor patterns 162, 164, and 166 are the same. It has a shape and is stacked with the same position in the vertical direction. For this reason, it is possible to generate capacitors by the odd-numbered conductor patterns 161, 163, and 165 and the even-numbered conductor patterns 162, 164, and 166, thereby reducing the wiring impedance and suppressing noise.
  • the printed circuit board 110 is composed of a 6-layer board in the examples shown in FIGS. 5 to 8 and a 16-layer board in the examples shown in FIGS. 11 to 13, but may be composed of two or more layers.
  • the total number of the odd-numbered conductor patterns and the even-numbered conductor patterns that have the same shape and are stacked at the same position in the vertical direction is not limited to six or eight layers, and may be any number.
  • the wiring impedance can be adjusted by changing the total number of odd-numbered and even-numbered conductor patterns that have the same shape and are stacked at the same position in the vertical direction, so according to the target noise adjustment value What is necessary is just to determine the number of the conductor patterns to be overlaid.
  • predetermined regions for insulation from the second through holes 118 are notches 111d, 111e, 113d, 113e, 115d, and the like formed in the odd-numbered conductor patterns 111, 113, 115.
  • the hole 115e may be a hole formed in the odd-numbered conductor patterns 111, 113, and 115.
  • predetermined regions for insulation from the first through holes 117 are notches 112d, 112e, 114d, 114e, 116d, formed in the even-layer conductor patterns 112, 114, 116.
  • 116e is a hole formed in the even number of conductor patterns 112, 114, and 116.

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Abstract

　基板上の部品レイアウトの制約を極力小さくすることができるノイズを抑制することが可能なプリント回路基板及びノイズ抑制構造を提供する。プリント回路基板（１１０）は、奇数層の導体パターン（１１１）、（１１３）、（１１５）と偶数層の導体パターン（１１２）、（１１４）、（１１６）とが絶縁層を挟んで上下方向に交互に配置される。奇数層の導体パターン（１１１），（１１３），（１１５）のうち第１スルーホール（１１７）を接続するための所定の領域及び第２スルーホール（１１８）に対して絶縁するための所定の領域を除く部分と、偶数層の導体パターン（１１２）、（１１４）、（１１６）のうち第２スルーホール（１１８）を接続するための所定の領域及び第１スルーホール（１１７）に対して絶縁するための所定の領域を除く部分とは、同一の形状を有し、且つ、上下方向において位置を同じにして重ねられる。

Description

プリント回路基板及びノイズ抑制構造
　本発明は、電動パワーステアリング装置などに用いられる電子装置のノイズを抑制するためのプリント回路基板及びそのプリント回路基板を備えたノイズ抑制構造に関する。
　近年では、高速・大容量ネットワークのＣＡＮ（Ｃｏｎｔｒｏｌｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）通信や、より良い操舵安定性や機能安全性を達成する電動パワーステアリング装置が要求されている。
　この電動パワーステアリング装置における電子装置においては、信号の信頼性を確保するために、ノイズを低減することが厳格化されている。
　従来のノイズを抑制するノイズ抑制構造として、例えば、図１４に示すものが知られている（特許文献１参照）。図１４は、従来例のノイズ抑制構造の斜視図である。
　図１４に示すノイズ抑制構造２０１は、２枚の金属面２０２と金属面２０３とでキャパシタンスを形成し、ノイズ抑制周波数を可変できるようになっている。このノイズ抑制構造２０１は、無線回路部（図示せず）とディジタル回路部（図示せず）との電磁的な結合を遮断し、双方のノイズ電流の混入を防ぐために、無線回路部とディジタル回路部の間に配置される。
　ノイズ抑制構造２０１は、ノイズが伝搬するグランド層２１０上に形成され、第１の金属面２０２及び第２の金属面２０３は、同じ平面上に位置している。第１の金属面２０２の端部には短絡板２０４が、第２の金属面２０３には接地ピン２０５が設けられ、短絡板２０４及び接地ピン２０５はグランド層２１０に接続されている。
　ここで、第１の金属面２０２及び第２の金属面２０３とも矩形状の金属パターンに櫛形形状のパターンを形成し、両金属面２０２，２０３とも同じ層に位置し、それぞれの櫛形の部分が互いに接触しないように、互い違いに入れ込ませた構成となっている。このように、櫛形形状を互い違いに実装することにより、第１の金属面２０２の櫛形部分と、第２の金属面２０３の櫛形部分との間で形成されるコンデンサが櫛形に沿うようにつづら折りに形成される。そして、このコンデンサにより、ノイズ抑制を可能とする共振周波数の可変ができるようになる。
特開２０１２－１２９２７１号公報
　しかしながら、この従来の図１４に示すノイズ抑制構造にあっては、以下の問題点があった。
　即ち、図１４に示すノイズ抑制構造の場合には、第１の金属面２０２の櫛形部分と、第２の金属面２０３の櫛形部分との間でコンデンサを形成し、ノイズを抑制することができるものの、第１の金属面２０２と第２の金属面２０３とも同一平面上に位置している。このため、コンデンサを形成するために基板上の平面における第１の金属面２０２及び第２の金属面２０３の面積が大きくなり、基板上の部品レイアウトに制約が生じるという問題があった。
　従って、本発明はこの従来の問題点を解決するためになされたものであり、その目的は、基板上の部品レイアウトの制約を極力小さくすることができるノイズを抑制することが可能なプリント回路基板及びそのプリント回路基板を備えたノイズ抑制構造を提供することにある。
　上記課題を解決するため、本発明のある態様に係るプリント回路基板は、奇数層の導体パターンと偶数層の導体パターンとが絶縁層を挟んで上下方向に交互に配置される多層基板を構成するプリント回路基板であって、前記奇数層の導体パターンは、上下方向に連通する第１スルーホールによって接続され、前記偶数層の導体パターンは、上下方向に連通する第２スルーホールによって接続され、前記奇数層の導体パターンのうち前記第１スルーホールを接続するための所定の領域及び前記第２スルーホールに対して絶縁するための所定の領域を除く部分と、前記偶数層の導体パターンのうち前記第２スルーホールを接続するための所定の領域及び前記第１スルーホールに対して絶縁するための所定の領域を除く部分とは、同一の形状を有するとともに、上下方向において位置を同じにして重ねられていることを特徴としている。
　このプリント回路基板によれば、奇数層の導体パターンと偶数層の導体パターンとが絶縁層を挟んで上下方向に交互に配置される多層基板を構成し、奇数層の導体パターンのうち第１スルーホールを接続するための所定の領域及び第２スルーホールに対して絶縁するための所定の領域を除く部分と、偶数層の導体パターンのうち第２スルーホールを接続するための所定の領域及び第１スルーホールに対して絶縁するための所定の領域を除く部分とは、同一の形状を有するとともに、上下方向において位置を同じにして重ねられているので、奇数層の導体パターンと偶数層の導体パターンとによってコンデンサを生成し、これによって配線インピーダンス減少させてノイズを抑制することができる。そして、奇数層の導体パターンと偶数層の導体パターンとが絶縁層を挟んで上下方向に交互に配置されるので、基板上の平面におけるコンデンサを形成するための導体パターンの面積は小さくて済み、基板上の部品レイアウトの制約を極力小さくすることができる。また、第１スルーホール及び第２スルーホールの設置場所を変えることにより、基板上の自由な場所に部品を配置することが可能となる。また、上下方向に重ねられる奇数層の導体パターンと偶数層の導体パターンの配線幅を増加させることにより配線インピーダンスをより減少させることができ、一層ノイズを抑制することができる。
　また、このプリント回路基板において、前記奇数層の最上層における前記第２スルーホールに対して絶縁するための所定の領域には、前記第２スルーホールに接続される第１ランドを設け、前記偶数層の最下層における前記第１スルーホールに対して絶縁するための所定の領域には、前記第１スルーホールに接続される第２ランドを設けることが好ましい。
　このプリント回路基板によれば、奇数層の最上層における第２スルーホールに対して絶縁するための所定の領域に設けられた第１ランドに所定の極性の導体を半田接続し、偶数層の最下層における第１スルーホールに対して絶縁するための所定の領域に設けられた第２ランドに逆極性の導体を半田接続することができる。
　更に、このプリント回路基板において、前記第２スルーホールに対して絶縁するための所定の領域は、前記奇数層の導体パターンに形成される切欠であり、前記第１スルーホールに対して絶縁するための所定の領域は、前記偶数層の導体パターンに形成される切欠であるとよい。
　また、このプリント回路基板において、前記奇数層の導体パターンはグランドラインに接続され、前記偶数層の導体パターンは電源ラインに接続されるとよい。
　本発明の別の態様に係るノイズ抑制構造は、前述したプリント回路基板と、該プリント回路基板に接続されたコモンモードフィルタとを備えていることを特徴としている。
　また、本発明の更に別の態様に係るプリント回路基板は、基板上の部品レイアウトの制約を極力小さくすることができるノイズを抑制することが可能であることを特徴とする。
　本発明に係るプリント回路基板及びノイズ抑制構造によれば、奇数層の導体パターンと偶数層の導体パターンとが絶縁層を挟んで上下方向に交互に配置される多層基板を構成し、奇数層の導体パターンのうち第１スルーホールを接続するための所定の領域及び第２スルーホールに対して絶縁するための所定の領域を除く部分と、偶数層の導体パターンのうち第２スルーホールを接続するための所定の領域及び第１スルーホールに対して絶縁するための所定の領域を除く部分とは、同一の形状を有するとともに、上下方向において位置を同じにして重ねられているので、奇数層の導体パターンと偶数層の導体パターンとによってコンデンサを生成し、これによって配線インピーダンスを減少させてノイズを抑制することができる。そして、奇数層の導体パターンと偶数層の導体パターンとが絶縁層を挟んで上下方向に交互に配置されるので、基板上の平面におけるコンデンサを形成するための導体パターンの面積は小さくて済み、基板上の部品レイアウトの制約を小さくすることができる。また、第１スルーホール及び第２スルーホールの設置場所を変えることにより、基板上の自由な場所に部品を配置することが可能となる。また、上下方向に重ねられる奇数層の導体パターンと偶数層の導体パターンの配線幅を増加させることにより配線インピーダンスをより減少させることができ、一層ノイズを抑制することができる。
本発明に係るプリント回路基板及びノイズ抑制構造が採用される電動パワーステアリング装置の基本構造を示す図である。 図１に示す電動パワーステアリング装置のコントローラの制御系を示すブロック図である。 図１に示す電動パワーステアリング装置の半導体モジュール及びノイズ抑制構造を含むコントローラの分解斜視図である。 図３に示す半導体モジュールの平面図である。 ノイズ抑制構造の概略構成を示す斜視図である。図５において、ノイズ抑制構造を構成するプリント回路基板は、複数層の導体パターンのみが図示されている。 図５に示すノイズ抑制構造の平面図である。 図５に示すノイズ抑制構造を構成するプリント回路基板における複数層の導体パターンを示し、（Ａ）は第１層の導体パターンの平面図、（Ｂ）は第２層の導体パターンの平面図、（Ｃ）は第３層の導体パターンの平面図、（Ｄ）は第４層の導体パターンの平面図、（Ｅ）は第５層の導体パターンの平面図、（Ｆ）は第６層の導体パターンの平面図である。 図５に示すノイズ抑制構造を構成するプリント回路基板の断面模式図である。 配線を交互に積層することにより生成されるコンデンサにおける配線の面積と容量との関係を示すグラフである。 配線を交互に積層した際において、基準となる配線幅に対する配線幅の増加具合と配線インピーダンスの低下率との関係を示すグラフである。 プリント回路基板の第１変形例の断面模式図である。 プリント回路基板の第２変形例の断面模式図である。 プリント回路基板の第３変形例の断面模式図である。 従来例のノイズ抑制構造の斜視図である。
　以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明に係るプリント回路基板及びノイズ抑制構造が採用される電動パワーステアリング装置の基本構造を示す図である。図２は、図１に示す電動パワーステアリング装置のコントローラの制御系を示すブロック図である。図３は、図１に示す電動パワーステアリング装置の半導体モジュール及びノイズ抑制構造を含むコントローラの分解斜視図である。図４は、図３に示す半導体モジュールの平面図である。
　図１には、本発明に係るプリント回路基板及びノイズ抑制構造が採用される電動パワーステアリング装置の基本構造が示されており、電動パワーステアリング装置において、操向ハンドル１のコラム軸２は、減速ギア３、ユニバーサルジョイント４Ａ及び４Ｂ、ピニオンラック機構５を経て操向車輪のタイトロッド６に連結されている。コラム軸２には、操向ハンドル１の操舵トルクを検出するトルクセンサ７が設けられており、操向ハンドル１の操舵力を補助する電動モータ８が減速ギア３を介してコラム軸２に連結されている。電動パワーステアリング装置を制御するコントローラ１０には、バッテリー（図示せず）から電力が供給されるとともに、イグニションキー（図示せず）を経てイグニションキー信号ＩＧＮ（図２参照）が入力される。コントローラ１０は、トルクセンサ７で検出された操舵トルクＴｓと車速センサ９で検出された車速Ｖとに基づいて、アシスト（操舵補助）指令となる操舵補助指令値の演算を行い、演算された操舵補助指令値に基づいて電動モータ８に供給する電流を制御する。
　コントローラ１０は、主としてマイクロコンピュータで構成されるが、その制御装置の機構及び構成を示すと図２に示すようになる。
　トルクセンサ７で検出された操舵トルクＴｓ及び車速センサ９で検出された車速Ｖは制御演算部としての制御演算装置１１に入力され、制御演算装置１１で演算された電流指令値をゲート駆動回路１２に入力する。ゲート駆動回路１２で、電流指令値等に基づいて形成されたゲート駆動信号はＦＥＴのブリッジ構成で成るモータ駆動部１３に入力され、モータ駆動部１３は非常停止用の遮断装置１４を経て３相ブラシレスモータで構成される電動モータ８を駆動する。３相ブラシレスモータの各相電流は電流検出回路１５で検出され、検出された３相のモータ電流ｉａ～ｉｃは制御演算装置１１にフィードバック電流として入力される。また、電動モータ８には、ホールセンサ等の回転センサ１６が取り付けられており、回転センサ１６からの回転信号ＲＴがロータ位置検出回路１７に入力され、検出された回転位置θが制御演算装置１１に入力される。
　また、イグニションキーからのイグニション信号ＩＧＮはイグニション電圧モニタ部１８及び電源回路部１９に入力され、電源回路部１９から電源電圧Ｖｄｄが制御演算装置１１に入力されるとともに、装置停止用となるリセット信号Ｒｓが制御演算装置１１に入力される。そして、遮断装置１４は、２相を遮断するリレー接点１４１及び１４２で構成されている。
　また、モータ駆動部１３の回路構成について説明すると、電源ライン８１に対し、直列に接続されたＦＥＴＴｒ１及びＴｒ２、ＦＥＴＴｒ３及びＴｒ４、及びＦＥＴＴｒ５及びＴｒ６が並列に接続されている。そして、電源ライン８１に対して、並列に接続されたＦＥＴＴｒ１及びＴｒ２、ＦＥＴＴｒ３及びＴｒ４、及びＦＥＴＴｒ５及びＴｒ６が接地ライン８２に接続されている。これにより、インバータを構成する。ここで、ＦＥＴＴｒ１及びＴｒ２は、ＦＥＴＴｒ１のソース電極ＳとＦＥＴＴｒ２のドレイン電極Ｄとが直列に接続され、３相モータのｃ相アームを構成し、ｃ相出力ライン９１ｃにて電流が出力される。また、ＦＥＴＴｒ３及びＴｒ４は、ＦＥＴＴｒ３のソース電極ＳとＦＥＴＴｒ４のドレイン電極Ｄとが直列に接続され、３相モータのａ相アームを構成し、ａ相出力ライン９１ａにて電流が出力される。更に、ＦＥＴＴｒ５及びＴｒ６は、ＦＥＴＴｒ５のソース電極ＳとＦＥＴＴｒ６のドレイン電極Ｄとが直列に接続され、３相モータのｂ相アームを構成し、ｂ相出力ライン９１ｂにて電流が出力される。
　次に、図３は、図１に示す電動パワーステアリング装置の半導体モジュール及びノイズ抑制構造を含むコントローラ１０の分解斜視図であり、コントローラ１０は、ケース２０と、モータ駆動部１３を含むパワーモジュールとしての半導体モジュール３０と、放熱用シート３９と、制御演算装置１１、ゲート駆動回路１２及びノイズ抑制構造１００を含む制御回路基板４０と、電力及び信号用コネクタ５０と、３相出力用コネクタ６０と、カバー７０とを備えている。
　ここで、ケース２０は、略矩形状に形成され、半導体モジュール３０を載置するための平板状の半導体モジュール載置部２１と、半導体モジュール載置部２１の長手方向端部に設けられた、電力及び信号用コネクタ５０を実装するための電力及び信号用コネクタ実装部２２と、半導体モジュール載置部２１の幅方向端部に設けられた、３相出力用コネクタ６０を実装するための３相出力用コネクタ実装部２３とを備えている。
　そして、半導体モジュール載置部２１には、半導体モジュール３０を取り付けるための取付けねじ３８がねじ込まれる複数のねじ孔２１ａが形成されている。また、半導体モジュール載置部２１及び電力及び信号用コネクタ実装部２２には、制御回路基板４０を取り付けるための複数の取付けポスト２４が立設され、各取付けポスト２４には、制御回路基板４０を取り付けるための取付けねじ４１がねじ込まれるねじ孔２４ａが形成されている。更に、３相出力用コネクタ実装部２３には、３相出力用コネクタ６０を取り付けるための取付けねじ６１がねじ込まれる複数のねじ孔２３ａが形成されている。
　また、半導体モジュール３０は、前述したモータ駆動部１３の回路構成を有し、図４に示すように、基板３１に、６個のベアチップＦＥＴ３５で構成されるＦＥＴＴｒ１～Ｔｒ６、電源ライン８１に接続された正極端子８１ａ、及び接地ライン８２に接続された負極端子８２ａが実装されている。また、基板３１には、ａ相出力ライン９１ａに接続されたａ相出力端子９２ａ、ｂ相出力ライン９１ｂに接続されたｂ相出力端子９２ｂ、及びｃ相出力ライン９１ｃに接続されたｃ相出力端子９２ｃを含む３相出力部９０が実装されている。また、基板３１上には、コンデンサを含むその他の表面実装部品３７が実装されている。更に、半導体モジュール３０の基板３１には、半導体モジュール３０を取り付けるための取付けねじ３８が挿通する複数の貫通孔３１ａが設けられている。
　半導体モジュール３０を半導体モジュール載置部２１上に取り付けるに際しては、放熱用シート３９を半導体モジュール載置部２１上に取付け、その放熱用シート３９の上から半導体モジュール３０を取り付ける。この放熱用シート３９により、半導体モジュール３０で発生した熱が放熱用シート３９を介してケース２０に放熱される。
　また、制御回路基板４０は、プリント回路基板１１０上に複数の電子部品を実装して制御演算装置１１及びゲート駆動回路１２を含む制御回路を構成するものである。
　ここで、図３に示すように、制御回路基板４０のプリント回路基板１１０と、このプリント回路基板１１０に実装されたコモンモードフィルタ１２０とによりノイズ抑制構造１００を構成している。ノイズ抑制構造１００は、コモンモードフィルタ１２０によって電動パワーステアリング装置における電子装置のノイズを抑制すると共に、プリント回路基板１１０によってもノイズ抑制を行い、電子装置のノイズを低減するようにしている。
　図５は、ノイズ抑制構造の概略構成を示す斜視図である。図６は、図５に示すノイズ抑制構造の平面図である。図７は、図５に示すノイズ抑制構造を構成するプリント回路基板における複数層の導体パターンを示し、（Ａ）は第１層の導体パターンの平面図、（Ｂ）は第２層の導体パターンの平面図、（Ｃ）は第３層の導体パターンの平面図、（Ｄ）は第４層の導体パターンの平面図、（Ｅ）は第５層の導体パターンの平面図、（Ｆ）は第６層の導体パターンの平面図である。図８は、図５に示すノイズ抑制構造を構成するプリント回路基板の断面模式図である。
　図５において、ノイズ抑制構造１００は、プリント回路基板１１０（複数層の導体パターンのみ図示）と、このプリント回路基板１１０に実装されたコモンモードフィルタ１２０とにより構成される。
　ここで、プリント回路基板１１０は、図５および図８に示すように、第１層の導体パターン１１１～第６層の導体パターン１１６を有する６層基板で構成されている。プリント回路基板１１０は、図８に示すように、平板状の絶縁性の第１基材１３１と、この第１基材１３１に対して下方に配置された平板状の絶縁性の第２基材１３２とを備えている。そして、第１基材１３１の上側に絶縁層である第１プリプレグ１３３が配置され、第１基材１３１の下側であって第２基材１３２との間には絶縁層である第２プリプレグ１３４が配置され、第２基材１３２の下側には第３プリプレグ１３５が配置されている。
　そして、第１層の導体パターン１１１は第１プリプレグ１３３上面に配置され、第２層の導体パターン１１２は第１基材１３１上面に配置され、第３層の導体パターン１１３は第１基材１３１下面に配置され、第４層の導体パターン１１４は第２基材１３２上面に配置され、第５層の導体パターン１１５は第２基材１３２下面に配置され、第６層の導体パターン１１６は第３プリプレグ１３５下面に配置されている。結果的に、奇数層（１、３、５層）の導体パターン１１１、１１３、１１５と偶数層（２、４、６層）の導体パターン１１２、１１４、１１６とがプリプレグ（絶縁層）１３３、第１基材（絶縁層）１３１、第２プリプレグ（絶縁層）１３４、第２基材（絶縁層）１３２、第３プリプレグ（絶縁層）１３５を挟んで上下方向に交互に配置されている。
　ここで、奇数層の導体パタ－ン１１１、１１３、１１５は、グランドパターンであり、グランドラインに接続される。また、偶数層の導体パターン１１２、１１４、１１６は、電源パターンであり、電源ラインに接続される。
　そして、奇数層の導体パターン１１１、１１３、１１５は、図６乃至図８に示すように、上下方向に連通する複数の第１スルーホール１１７によって相互接続されている。また、偶数層の導体パターン１１２、１１４、１１６は、上下方向に連通する複数の第２スルーホール１１８によって相互接続されている。各第１スルーホール１１７は、プリント回路基板１１０の上面と下面との間を貫通する貫通孔１１７ａと、貫通孔１１７ａの内周面において環状に上下方向に延びてプリント回路基板１１０の上面と下面との間を接続する導電部１１７ｂとで構成されている。また、各第２スルーホール１１８は、プリント回路基板１１０の上面と下面との間を貫通する貫通孔１１８ａと、貫通孔１１８ａの内周面において環状に上下方向に延びてプリント回路基板１１０の上面と下面との間を接続する導電部１１８ｂとで構成されている。
　次に、第１層～第６層の導体パターン１１１～１１６の構成につき、図７を参照して説明する。
　先ず、第１層の導体パターン１１１は、図７（Ａ）に示すように、中央に略平行四辺形状のパターン本体１１１ａを備え、このパターン本体１１１ａの上部右端から第１スルーホール１１７を接続するための領域を形成する第１接続部１１１ｂが突出形成されている。この第１接続部１１１ｂの左側には、第２スルーホール１１８に対して絶縁するための領域を形成する第１切欠１１１ｄが形成されている。また、パターン本体１１１ａの下部内側には、第１スルーホール１１７を接続するための領域を形成する第２接続部１１１ｃが形成されるとともに、第２スルーホール１１８に対して絶縁するための領域を形成する第２切欠１１１ｅが形成されている。
　そして、第１層の第１切欠１１１ｄには、当該第１層の導体パターン１１１と逆層の偶数層の導体パターン１１２，１１４，１１６に接続される第２スルーホール１１８に接続される第１ランド１１９ａが設けられている。また、第１層の第２切欠１１１ｅにも、当該第１層の導体パターン１１１と逆層の偶数層の導体パターン１１２，１１４，１１６に接続される第２スルーホール１１８に接続される第１ランド１１９ａが設けられている。
　また、第２層の導体パターン１１２は、図７（Ｂ）に示すように、中央に略平行四辺形状のパターン本体１１２ａを備え、このパターン本体１１２ａの上部左端から第２スルーホール１１８を接続するための領域を形成する第１接続部１１２ｂが突出形成されている。この第１接続部１１２ｂの右側には、第１スルーホール１１７に対して絶縁するための領域を形成する第１切欠１１２ｄが形成されている。また、パターン本体１１２ａの下部内側には、第２スルーホール１１８を接続するための領域を形成する第２接続部１１２ｃが形成されるとともに、第１スルーホール１１７に対して絶縁するための領域を形成する第２切欠１１２ｅが形成されている。
　また、第３層の導体パターン１１３は、第１層の導体パターン１１１と同一形状であり、図７（Ｃ）に示すように、中央に略平行四辺形状のパターン本体１１３ａを備え、このパターン本体１１３ａの上部右端から第１スルーホール１１７を接続するための領域を形成する第１接続部１１３ｂが突出形成されている。この第１接続部１１３ｂの左側には、第２スルーホール１１８に対して絶縁するための領域を形成する第１切欠１１３ｄが形成されている。また、パターン本体１１３ａの下部内側には、第１スルーホール１１７を接続するための領域を形成する第２接続部１１３ｃが形成されるとともに、第２スルーホール１１８に対して絶縁するための領域を形成する第２切欠１１３ｅが形成されている。
　更に、第４層の導体パターン１１４は、第２層の導体パターン１１２と同一形状であり、図７（Ｄ）に示すように、中央に略平行四辺形状のパターン本体１１４ａを備え、このパターン本体１１４ａの上部左端から第２スルーホール１１８を接続するための領域を形成する第１接続部１１４ｂが突出形成されている。この第１接続部１１４ｂの右側には、第１スルーホール１１７に対して絶縁するための領域を形成する第１切欠１１４ｄが形成されている。また、パターン本体１１４ａの下部内側には、第２スルーホール１１８を接続するための領域を形成する第２接続部１１４ｃが形成されるとともに、第１スルーホール１１７に対して絶縁するための領域を形成する第２切欠１１４ｅが形成されている。
　また、第５層の導体パターン１１５は、第１層、第３層の導体パターン１１１、１１３と同一形状であり、図７（Ｅ）に示すように、中央に略平行四辺形状のパターン本体１１５ａを備え、このパターン本体１１５ａの上部右端から第１スルーホール１１７を接続するための領域を形成する第１接続部１１５ｂが突出形成されている。この第１接続部１１５ｂの左側には、第２スルーホール１１８に対して絶縁するための領域を形成する第１切欠１１５ｄが形成されている。また、パターン本体１１５ａの下部内側には、第１スルーホール１１７を接続するための領域を形成する第２接続部１１５ｃが形成されるとともに、第２スルーホール１１８に対して絶縁するための領域を形成する第２切欠１１５ｅが形成されている。
　また、第６層の導体パターン１１６は、第２層、第４層の導体パターン１１２、１１４と同一形状であり、図７（Ｆ）に示すように、中央に略平行四辺形状のパターン本体１１６ａを備え、このパターン本体１１６ａの上部左端から第２スルーホール１１８を接続するための領域を形成する第１接続部１１６ｂが突出形成されている。この第１接続部１１６ｂの右側には、第１スルーホール１１７に対して絶縁するための領域を形成する第１切欠１１６ｄが形成されている。また、パターン本体１１６ａの下部内側には、第２スルーホール１１８を接続するための領域を形成する第２接続部１１６ｃが形成されるとともに、第１スルーホール１１７に対して絶縁するための領域を形成する第２切欠１１６ｅが形成されている。
　そして、第６層の第１切欠１１６ｄには、当該第６層の導体パターン１１６と逆層の奇数層の導体パターン１１１，１１３，１１５に接続される第１スルーホール１１７に接続される第２ランド１１９ｂが設けられている。また、第６層の第２切欠１１６ｅにも、当該第６層の導体パターン１１６と逆層の奇数層の導体パターン１１１，１１３，１１５に接続される第１スルーホール１１７に接続される第２ランド１１９ｂが設けられている。
　このように形成された第１層～第６層の導体パターン１１１～１１６において、奇数層の導体パターン１１１、１１３、１１５のうち第１スルーホール１１７を接続するための所定の領域を形成する第１接続部１１１ｂ、１１３ｂ、１１５ｂ及び第２接続部１１１ｃ、１１３ｃ、１１５ｃ、第２スルーホール１１８に対して絶縁するための所定の領域を形成する第１切欠１１１ｄ、１１３ｄ、１１５ｄ及び第２切欠１１１ｅ、１１３ｅ、１１５ｅを除く部分（図７（Ａ）,(Ｃ)，（Ｅ）における一点鎖線で囲まれた部分）と、偶数層の導体パターン１１２、１１４、１１６のうち第２スルーホール１１８を接続するための所定の領域を形成する第１接続部１１２ｂ、１１４ｂ、１１６ｂ及び第２接続部１１２ｃ、１１４ｃ、１１６ｃ、第１スルーホール１１７に対して絶縁するための所定の領域を形成する第１切欠１１２ｄ、１１４ｄ、１１６ｄ及び第２切欠１１２ｅ、１１４ｅ、１１６ｅを除く部分（図７（Ｂ）,(Ｄ)，（Ｆ）における一点鎖線で囲まれた部分）とは、同一の形状を有するとともに、上下方向において位置を同じにして重ねられている。
　また、プリント回路基板１１０には、図５及び図６に示すように、上記導体パターン１１１～１１６とは別個の第１層～第６層の導体パターン１１１Ｇ～１１６Ｇが、平面から見て上記導体パターン１１１～１１６に対して所定の距離を隔てて配置されている。第１層～第６層の導体パターン１１１Ｇ～１１６Ｇは、図６に示すように、左右方向に延びるように形成される。第１層の導体パターン１１１Ｇは、図示はしないが、第１プリプレグ１３３上面に配置され、第２層の導体パターン１１２Ｇは第１基材１３１上面に配置され、第３層の導体パターン１１３Ｇは第１基材１３１下面に配置され、第４層の導体パターン１１４Ｇは第２基材１３２上面に配置され、第５層の導体パターン１１５Ｇは第２基材１３２下面に配置され、第６層の導体パターン１１６Ｇは第３プリプレグ１３５下面に配置されている。この第１層～第６層の導体パターン１１１Ｇ～１１６Ｇは、図６に示すように、上下方向に連通する複数のスルーホールＴＨ１によって相互接続されている。また、第１層から第６層の導体パターン１１１Ｇ～１１６Ｇは、グランドパターンであり、グランドラインに接続される。
　更に、プリント回路基板１１０には、図５に示すように、上記導体パターン１１１～１１６とは更に別個の第１層から第６層の導体パターン１１１Ｐ～１１６Ｐが、平面から見て上記導体パターン１１１～１１６と所定の距離を隔ててかつ導体パターン１１１Ｇ～１１６Ｇと左右方向で対向するように配置されている。第１層～第６層の導体パターン１１１Ｐ～１１６Ｐは、図６に示すように、左右方向に延びるように形成される。第１層の導体パターン１１１Ｐは、図示はしないが、第１プリプレグ１３３上面に配置され、第２層の導体パターン１１２Ｐは第１基材１３１上面に配置され、第３層の導体パターン１１３Ｐは第１基材１３１下面に配置され、第４層の導体パターン１１４Ｐは第２基材１３２上面に配置され、第５層の導体パターン１１５Ｐは第２基材１３２下面に配置され、第６層の導体パターン１１６Ｐは第３プリプレグ１３５下面に配置されている。この第１層～第６層の導体パターン１１１Ｐ～１１６Ｐは、図６に示すように、上下方向に連通する複数のスルーホールＴＨ２によって相互接続されている。また、第１層から第６層の導体パターン１１１Ｐ～１１６Ｐは、電源パターンであり、電源ラインに接続される。
　なお、前述した第１層～第６層の導体パターン１１１～１１６、１１１Ｇ～１１１Ｇ、１１１Ｐ～１１６Ｐは、全て銅からなる導体である。また、第１層の導体パターン１１１、１１１Ｇ、１１１Ｐの厚さは０．０１８ｍｍ程度、第２層の導体パターン１１２、１１２Ｇ、１１２Ｐの厚さは０．０３５ｍｍ程度、第３層の導体パターン１１３、１１３Ｇ、１１３Ｐの厚さは０．０３５ｍｍ程度、第４層の導体パターン１１４、１１４Ｇ、１１４Ｐの厚さは０．０３５ｍｍ程度、第５層の導体パターン１１５、１１５Ｇ、１１５Ｐの厚さは０．０３５ｍｍ程度、第６層の導体パターン１１６、１１６Ｇ、１１６Ｐの厚さは０．０１８ｍｍ程度である。更に、第１基材１３１及び第２基材の厚さは、それぞれ０．２ｍｍ程度である。また、第１プレプレグ１３３の厚さは、０．２ｍｍ程度、第２プレプレグ１３４の厚さは０．４ｍｍ程度、第３プレプレグ１３５の厚さは０．２ｍｍ程度である。そして、図８に示すように、第１層の導体パターン１１１の上面にはソルダレジスト１３６が形成され、第６層の導体パターン１１６の下面にもソルダレジストが形成され、ソルダレジスト１３６，１３７を含めたプリント回路基板１１０全体の厚さは、１．４ｍｍ程度となっている。
　そして、コモンモードフィルタ１２０は、図５に示すように、フィルタコア１２１と、フィルタコア１２１に巻回された２本のコイル１２２，１２３とを備えている。図６に示すように、一方のコイル１２２の一端は、第１層～第６層の導体パターン１１１Ｇ～１１６Ｇを相互接続するスルーホールＴＨ１に接続され、一方のコイル１２２の他端は、第１層～第６層の導体パターン１１１Ｐ～１１６Ｐを相互接続するスルーホールＴＨ２に接続される。また、他方のコイル１２３の一端は、偶数層の導体パターン１１２、１１４、１１６を相互接続する第２スルーホール１１８に接続され、他方のコイル１２３の他端は、奇数層の導体パターン１１１、１１３、１１５を相互接続する第１スルーホール１１７に接続される。
　なお、図６において、電源ラインに接続されるスルーホールＴＨ２及び第２スルーホール１１８は、図５における上下方向のストレート配置となっており、また、グランドラインに接続されるスルーホールＴＨ１及び第１スルーホール１１７もストレート配置となっているが、第１スルーホール１１７及び第２スルーホール１１８の位置を入れ替えて、電源ラインに接続されるスルーホールＴＨ２及び第２スルーホール１１８をクロス配置、グランドラインに接続されるスルーホールＴＨ１及び第１スルーホール１１７もクロス配置とすることができる。
　そして、このように構成されたノイズ抑制構造１１０を含む制御回路基板４０は、半導体モジュール３０を半導体モジュール載置部２１上に取り付けた後、図３に示すように、半導体モジュール３０の上方から半導体モジュール載置部２１及び電力及び信号用コネクタ実装部２２に立設された複数の取付けポスト２４上に複数の取付けねじ４１により取り付けられる。制御回路基板４０のプリント回路基板１１０には、取付けねじ４１が挿通する複数の貫通孔４０ａが形成されている。
　また、電力及び信号用コネクタ５０は、バッテリー（図示せず）からの直流電源を半導体モジュール３０に、トルクセンサ１２や車速センサ９からの信号を含む各種信号を制御回路基板４０に入力するために用いられる。電力及び信号用コネクタ５０は、図３に示すように、半導体モジュール載置部２１に設けられた電力及び信号用コネクタ実装部２２に複数の取付けねじ５１により取り付けられる。
　そして、３相出力用コネクタ６０は、ａ相出力端子９２ａ、ｂ相出力端子９２ｂ、及びｃ相出力端子９２ｃからの電流を出力するために用いられる。３相出用コネクタ６０は、図３に示すように、半導体モジュール載置部２１の幅方向端部に設けられた３相出力用コネクタ実装部２３に複数の取付けねじ６１により取り付けられる。３相出力コネクタ６０には、取付けねじ６１が挿通する複数の貫通孔６０ａが形成されている。
　更に、カバー７０は、半導体モジュール３０、制御回路基板４０、電力及び信号用コネクタ５０、及び３相出力用コネクタ６０が取り付けられたケース２０に対し、図３に示すように、制御回路基板４０の上方から当該制御回路基板４０を覆うように取り付けられる。
　次に、図９を参照して、配線を交互に積層することにより生成されるコンデンサにおける配線の面積と容量との関係を説明する。
　配線を交互に積層することによりコンデンサが生成される。その際に、コンデンサの容量は次の（１）式で求められる。
Figure JPOXMLDOC01-appb-M000001
　ここで、　Ｃはコンデンサの容量値、ｋは変換係数、εｒは基板材料の誘電率、Ａは交互に積層される配線の面積、ｄは層間の距離、ｎは層の数である。
　この（１）式において、層の数ｎが増加すると容量値Ｃが増加するので、図９に示すように、層の積層数を増加させると、容量値が増加する。
　また、（１）式において、交互に積層される配線の面積Ａが増加すると容量値Ｃが増加するので、図９に示すように配線面積が増加するほど容量も増加する。
　また、図１０を参照して、配線を交互に積層した際において、基準となる配線幅に対する配線幅の増加具合と配線インピーダンスの低下率との関係を説明する。
　基準となる配線幅に対して配線幅を増加させた際の、基準となる配線幅に対して増加した配線幅のインピーダンスの割合は、次の（２）式により求められる。
Figure JPOXMLDOC01-appb-M000002
　ここで、Ｒｄｉｆは基準となる配線幅に対して増加した配線幅のインピーダンスの割合、εｒは基板材料の誘電率、Ｗ１は基準となる配線幅、Ｗ２は増加した配線幅、Ｔは配線の厚み、Ｈは誘電体材料の厚みである。
　図１０に示すように、基準となる配線幅に対する増加した配線幅の比が大きくなると、基準となる配線幅に対する増加した配線幅のインピーダンスの割合が低下する。従って、配線幅を増加させればさせるほど、配線のインピーダンスは減少する。
　ここで、本実施形態におけるプリント回路基板１１０ノイズ抑制構造１００においては、奇数層の導体パターン１１１，１１３，１１５と偶数層の導体パターン１１２、１１４、１１６とがプリプレグ（絶縁層）１３３、第１基材（絶縁層）１３１、第２プリプレグ（絶縁層）１３４、第２基材（絶縁層）１３２、第３プリプレグ（絶縁層）１３５を挟んで上下方向に交互に配置される。そして、奇数層の導体パターン１１１、１１３、１１５のうち第１スルーホール１１７を接続するための所定の領域を形成する第１接続部１１１ｂ、１１３ｂ、１１５ｂ及び第２接続部１１１ｃ、１１３ｃ、１１５ｃ、第２スルーホール１１８に対して絶縁するための所定の領域を形成する第１切欠１１１ｄ、１１３ｄ、１１５ｄ及び第２切欠１１１ｅ、１１３ｅ、１１５ｅを除く部分（図７（Ａ）,(Ｃ)，（Ｅ）における一点鎖線で囲まれた部分）と、偶数層の導体パターン１１２、１１４、１１６のうち第２スルーホール１１８を接続するための所定の領域を形成する第１接続部１１２ｂ、１１４ｂ、１１６ｂ及び第２接続部１１２ｃ、１１４ｃ、１１６ｃ、第１スルーホール１１７に対して絶縁するための所定の領域を形成する第１切欠１１２ｄ、１１４ｄ、１１６ｄ及び第２切欠１１２ｅ、１１４ｅ、１１６ｅを除く部分（図７（Ｂ）,(Ｄ)，（Ｆ）における一点鎖線で囲まれた部分）とは、同一の形状を有するとともに、上下方向において位置を同じにして重ねられている。このため、奇数層の導体パターン１１１，１１３，１１５と偶数層の導体パターン１１２、１１４、１１６とによってコンデンサを生成し、これによって配線インピーダンス減少させてノイズを抑制することができる。
　そして、奇数層の導体パターン１１１，１１３，１１５と偶数層の導体パターン１１２、１１４、１１６とがプリプレグ（絶縁層）１３３、第１基材（絶縁層）１３１、第２プリプレグ（絶縁層）１３４、第２基材（絶縁層）１３２、第３プリプレグ（絶縁層）１３５を挟んで上下方向に交互に配置されるので、基板上の平面におけるコンデンサを形成するための導体パターンの面積は小さくて済み、基板上の部品レイアウトの制約を小さくすることができる。また、第１スルーホール１１７及び第２スルーホール１１８の設置場所を変えることにより、基板上の自由な場所に部品を配置することが可能となる。また、上下方向に重ねられる奇数層の導体パターン１１１、１１３、１１５と偶数層の導体パターン１１２、１１４、１１６の配線幅を増加させることにより配線インピーダンスをより減少させることができ、一層ノイズを抑制することができる。
　また、奇数層の導体パターン１１１，１１３，１１５と偶数層の導体パターン１１２、１１４、１１６とを上下方向に交互に配置することにより、図６に示すように、コモンモードフィルタ１２０の直下に導体パターンを配線する必要がなくなり、コモンモードフィルタ１２０の直下に他の部品を実装するスペースを確保することができる。
　また、本実施形態におけるプリント回路基板１１０ノイズ抑制構造１００においては、図７（Ａ）に示すように、奇数層の最上層、即ち第１層における第２スルーホール１１８に対して絶縁するための所定の領域を形成する第１切欠１１１ｄ及び第２切欠１１１ｅには、第２スルーホール１１８に接続される第１ランド１１９ａが設けられている。また、図７（Ｆ）に示すように、偶数層の最下層、即ち第６層における第１スルーホール１１７に対して絶縁するための所定の領域を形成する第１切欠１１６ｄ及び第２切欠１１６ｅには、第１スルーホール１１７に接続される第２ランド１１９ｂが設けられている。
　このプリント回路基板１１０及びノイズ抑制構造１００によれば、奇数層の最上層における第２スルーホール１１８に対して絶縁するための所定の領域に設けられた第１ランド１１９ａに所定の極性の導体を半田接続し、偶数層の最下層における第１スルーホール１１７に対して絶縁するための所定の領域に設けられた第２ランド１１９ｂに逆極性の導体を半田接続することができる。
　なお、奇数層の導体パターン１１１、１１３、１１５と偶数層の導体パターン１１２、１１４、１１５とにおいて形状が同一で上下方向に重なる部分（図７（Ａ）～（Ｆ）において一点鎖線で囲まれた部分）の幅Ｘ及び長さＹは、広ければ広いほど配線面積が増加し、配線インピーダンスを低下させるのに効果的である。
　また、奇数層の導体パターン１１１、１１３、１１５における第１接続部１１１ｂ、１１３ｂ、１１５ｂと第２接続部１１１ｃ、１１３ｃ、１１５ｃとの間の部分（図７（Ａ）においてＹ１で示す部分）、偶数層の導体パターン１１２、１１４、１１６における第１接続部１１２ｂ、１１４ｂ、１１６ｂと第２接続部１１２ｃ、１１４ｃ、１１６ｃとの間の部分には、伝導率が下がるのを防止するためにスルーホールを設けないことが好ましい。
　次に、プリント回路基板の第１変形例乃至第３変形例を、図１１乃至図１３を参照してそれぞれ説明する。図１１は、プリント回路基板の第１変形例の断面模式図である。図１２は、プリント回路基板の第２変形例の断面模式図である。図１３は、プリント回路基板の第３変形例の断面模式図である。
　図１１に示すプリント回路基板１１０は、第１層～第１６層の導体パターン１５１～１６６を有する１６層基板である。第１層～第１６層の導体パターン１５１～１６６は、絶縁層１７１～１８５を挟んで順次配置されている。
　そして、この第１層～第１６層の導体パターン１５１～１６６のうち上側８層の導体パターン１５１～１５８につき、図８に示すプリント回路基板１１０と同様の構成を適用するものである。
　即ち、上側８層における奇数層の導体パターン１５１、１５３、１５５、１５７が第１スルーホール（図示せず）によって相互接続され、偶数層の導体パターン１５２、１５４、１５６、１５８が第２スルーホール（図示せず）によって相互接続されている。
　また、上側８層における奇数層の導体パターン１５１、１５３、１５５、１５７のうち第１スルーホールを接続するための所定の領域及び第２スルーホールに対して絶縁するための所定の領域を除く部分と、偶数層の導体パターン１５２、１５４、１５６、１５８のうち第２スルーホールを接続するための所定の領域及び第１スルーホールに対して絶縁するための所定の領域を除く部分とは、同一の形状を有するとともに、上下方向において位置を同じにして重ねられている。このため、奇数層の導体パターン１５１、１５３、１５５、１５７と偶数層の導体パターン１５２、１５４、１５６、１５８とによってコンデンサを生成し、これによって配線インピーダンス減少させてノイズを抑制することができる。
　次に、図１２に示すプリント回路基板１１０は、第１層～第１６層の導体パターン１５１～１６６を有する１６層基板である。第１層～第１６層の導体パターン１５１～１６６は、絶縁層１７１～１８５を挟んで順次配置されている。
　そして、この第１層～第１６層の導体パターン１５１～１６６のうち中間の８層の導体パターン１５５～１６２につき、図８に示すプリント回路基板１１０と同様の構成を適用するものである。
　即ち、中間８層の奇数層の導体パターン１５５、１５３、１５５、１５７が第１スルーホール（図示せず）によって相互接続され、偶数層の導体パターン１５２、１５４、１５６、１５８が第２スルーホール（図示せず）によって相互接続されている。
　また、中間８層の奇数層の導体パターン１５５、１５７、１５９、１６１のうち第１スルーホールを接続するための所定の領域及び第２スルーホールに対して絶縁するための所定の領域を除く部分と、偶数層の導体パターン１５６、１５８、１６０、１６２のうち第２スルーホールを接続するための所定の領域及び第１スルーホールに対して絶縁するための所定の領域を除く部分とは、同一の形状を有するとともに、上下方向において位置を同じにして重ねられている。このため、奇数層の導体パターン１５５、１５７、１５９、１６１と偶数層の導体パターン１５６、１５８、１６０、１６２とによってコンデンサを生成し、これによって配線インピーダンス減少させてノイズを抑制することができる。
　更に、図１３に示すプリント回路基板１１０は、第１層～第１６層の導体パターン１５１～１６６を有する１６層基板である。第１層～第１６層の導体パターン１５１～１６６は、絶縁層１７１～１８５を挟んで順次配置されている。
　そして、この第１層～第１６層の導体パターン１５１～１６６のうち下側６層の導体パターン１６１～１６６につき、図８に示すプリント回路基板１１０と同様の構成を適用するものである。
　即ち、下側６層の奇数層の導体パターン１６１、１６３、１６５が第１スルーホール（図示せず）によって相互接続され、偶数層の導体パターン１６２、１６４、１６６が第２スルーホール（図示せず）によって相互接続されている。
　また、下側６層の奇数層の導体パターン１６１、１６３、１６５、１６６のうち第１スルーホールを接続するための所定の領域及び第２スルーホールに対して絶縁するための所定の領域を除く部分と、偶数層の導体パターン１６２、１６４、１６６のうち第２スルーホールを接続するための所定の領域及び第１スルーホールに対して絶縁するための所定の領域を除く部分とは、同一の形状を有するとともに、上下方向において位置を同じにして重ねられている。このため、奇数層の導体パターン１６１、１６３、１６５と偶数層の導体パターン１６２、１６４、１６６とによってコンデンサを生成し、これによって配線インピーダンス減少させてノイズを抑制することができる。
　以上、本発明の実施形態について説明してきたが、本発明はこれに限定されずに種々の変更、改良を行うことができる。
　例えば、プリント回路基板１１０は、図５乃至図８に示す例では６層基板、図１１乃至図１３に示す例では１６層基板で構成されているが、２層以上で構成されていればよい。
　また、同一の形状を有し上下方向において位置を同じにして重ねられる奇数層の導体パターン及び偶数層の導体パターンの合計数は、６層や８層に限らず、任意の数でよい。同一の形状を有し上下方向において位置を同じにして重ねられる奇数層の導体パターン及び偶数層の導体パターンの合計数を変えることにより、配線インピーダンスを調整できるので、目的のノイズ調整値に応じて当該重ねられる導体パターンの数を決定すればよい。
　また、プリント回路基板１１０において、第２スルーホール１１８に対して絶縁するための所定の領域は、奇数層の導体パターン１１１、１１３、１１５に形成される切欠１１１ｄ，１１１ｅ、１１３ｄ，１１３ｅ、１１５ｄ，１１５ｅとしてあるが、奇数層の導体パターン１１１、１１３、１１５に形成される穴としてもよい。
　更に、プリント回路基板１１０において、第１スルーホール１１７に対して絶縁するための所定の領域は、偶数層の導体パターン１１２、１１４、１１６に形成される切欠１１２ｄ，１１２ｅ、１１４ｄ，１１４ｅ、１１６ｄ，１１６ｅとしてあるが、偶数層の導体パターン１１２、１１４、１１６に形成される穴としてもよい。
　１　操向ハンドル１
　２　コラム軸
　３　減速ギア３
　４Ａ，４Ｂ　ユニバーサルジョイント
　５　ピニオンラック機構
　６　タイトロッド
　７　トルクセンサ
　８　電動モータ
　９　車速センサ
　１０　コントローラ
　１１　制御演算装置
　１２　ゲート駆動回路
　１３　モータ駆動部
　１４　非常停止用の遮断装置
　１５　電流検出回路
　１６　回転センサ
　１７　ロータ位置検出回路
　１８　ＩＧＮ電圧モニタ部
　１９　電源回路部
　２０　ケース
　２１　半導体モジュール載置部
　２１ａ　ねじ孔
　２２　電力及び信号用コネクタ実装部
　２３　３相出力用コネクタ実装部
　２３ａ　ねじ孔
　２４　取付けポスト
　２４ａ　ねじ孔
　３０　半導体モジュール
　３１　基板
　３１ａ　貫通孔
　３２　絶縁層
　３５　ベアチップＦＥＴ（ベアチップトランジスタ）
　３７　表面実装部品
　３８　取付けねじ
　３９　放熱用シート
　４０　制御回路基板
　４０ａ　貫通孔
　４１　取付けねじ
　５０　電力及び信号用コネクタ
　５１　取付けねじ
　６０　３相出力用コネクタ
　６０ａ　貫通孔
　６１　取付けねじ
　７０　カバー
　８１電源ライン
　８１ａ　正極端子
　８２　接地ライン
　８２ａ　負極端子
　９０　３相出力部
　９１ａ　ａ相出力ライン
　９１ｂ　ｂ相出力ライン
　９１ｃ　ｃ相出力ライン
　１００　ノイズ抑制構造
　１１０　プリント回路基板
　１１１　第１層の導体パターン
　１１１ａ　パターン本体
　１１１ｂ　第１接続部
　１１１ｃ　第２接続部
　１１１ｄ　第１切欠
　１１１ｅ　第２切欠
　１１１Ｇ　第１層の導体パターン
　１１１Ｐ　第１層の導体パターン
　１１２　第２層の導体パターン
　１１２ａ　パターン本体
　１１２ｂ　第１接続部
　１１２ｃ　第２接続部
　１１２ｄ　第１切欠
　１１２ｅ　第２切欠
　１１２Ｇ　第２層の導体パターン
　１１２Ｐ　第２層の導体オアターン
　１１３　第３層の導体パターン
　１１３ａ　パターン本体
　１１３ｂ　第１接続部
　１１３ｃ　第２接続部
　１１３ｄ　第２切欠
　１１３ｅ　第２切欠
　１１３Ｇ　第３層の導体パターン
　１１３Ｐ　第３層の導体パターン
　１１４　第４層の導体パターン
　１１４ａ　パターン本体
　１１４ｂ　第１接続部
　１１４ｃ　第２接続部
　１１４ｄ　第１切欠
　１１４ｅ　第２切欠
　１１４Ｇ　第４層の導体パターン
　１１４Ｐ　第４層の導体パターン
　１１５　第５層の導体パターン
　１１５ａ　パターン本体
　１１５ｂ　第１接続部
　１１５ｃ　第２接続部
　１１５ｄ　第１切欠
　１１５ｅ　第２切欠
　１１５Ｇ　第５層の導体パターン
　１１５Ｐ　第６層の導体パターン
　１１６　第６層の導体パターン
　１１６ａ　パターン本体
　１１６ｂ　第１接続部
　１１６ｃ　第２接続部
　１１６ｄ　第１切欠
　１１６ｅ　第２切欠
　１１６Ｇ　第６層の導体パターン
　１１６Ｐ　第６層の導体パターン
　１１７　第１スルーホール
　１１７ａ　貫通孔
　１１７ｂ　導電部
　１１８　第２スルーホール
　１１８ａ　貫通孔
　１１８ｂ　導電部
　１１９ａ　第１ランド
　１１９ｂ　第２ランド
　１２０　コモンモードフィルタ
　１２１　フィルタコア
　１２２　コイル
　１２３　コイル
　１３１　第１基材
　１３２　第２基材
　１３３　第１プリプレグ
　１３４　第２プリプレグ
　１３５　第３プリプレグ
　１３６　ソルダレジスト
　１３７　ソルダレジスト
　ＴＨ１　スルーホール
　ＴＨ２　スルーホール

Claims (5)

  1. 　奇数層の導体パターンと偶数層の導体パターンとが絶縁層を挟んで上下方向に交互に配置される多層基板を構成するプリント回路基板であって、
    　前記奇数層の導体パターンは、上下方向に連通する第１スルーホールによって接続され、前記偶数層の導体パターンは、上下方向に連通する第２スルーホールによって接続され、
    　前記奇数層の導体パターンのうち前記第１スルーホールを接続するための所定の領域及び前記第２スルーホールに対して絶縁するための所定の領域を除く部分と、前記偶数層の導体パターンのうち前記第２スルーホールを接続するための所定の領域及び前記第１スルーホールに対して絶縁するための所定の領域を除く部分とは、同一の形状を有するとともに、上下方向において位置を同じにして重ねられていることを特徴とするプリント回路基板。
  2. 　前記奇数層の最上層における前記第２スルーホールに対して絶縁するための所定の領域に、前記第２スルーホールに接続される第１ランドを設け、前記偶数層の最下層における前記第１スルーホールに対して絶縁するための所定の領域に、前記第１スルーホールに接続される第２ランドを設けることを特徴とする請求項１記載のプリント回路基板。
  3. 　前記第２スルーホールに対して絶縁するための所定の領域は、前記奇数層の導体パターンに形成される切欠であり、前記第１スルーホールに対して絶縁するための所定の領域は、前記偶数層の導体パターンに形成される切欠であることを特徴とする請求項１又は２記載のプリント回路基板。
  4. 　前記奇数層の導体パターンはグランドラインに接続され、前記偶数層の導体パターンは電源ラインに接続されることを特徴とする請求項１乃至３のうち何れか一項に記載のプリント回路基板。
  5. 　請求項１乃至４のうち何れか一項に記載のプリント回路基板と、該プリント回路基板に接続されたコモンモードフィルタとを備えていることを特徴とするノイズ抑制構造。
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