WO2014049038A1 - Verfahren zum vereinzeln von bereichen einer halbleiterschicht - Google Patents

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WO2014049038A1
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mask
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coupling
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Lorenzo Zini
Bernd Böhm
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Ams Osram International GmbH
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Osram Opto Semiconductors GmbH
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Definitions

  • the invention relates to a method for isolating regions of a semiconductor layer according to claim 1 and an optoelectronic semiconductor chip according to claim 8.
  • This patent application claims the priorities of German Patent Applications 10 2012 217 524.5 and 10 2012 220 909.3, the disclosure of which is hereby incorporated by reference in ⁇ . From DE 10 2011 010 503 Al it is known to provide a semiconductor ⁇ layer of an optoelectronic semiconductor chip with a mask and introduce a coupling-out structure in a coupling-out side of the semiconductor layer. Subsequently, the mask is removed and, with the aid of a second mask, the semiconductor layer is also separated by an etching process into individual regions from which individual semiconductor chips are later produced.
  • the object of the invention is to provide a simpler and faster method for separating areas of a
  • the method described has the advantage that only with a mask and in a method step, the decoupling ⁇ structure is introduced into the semiconductor layer and at the same time at least a portion of the semiconductor layer is separated.
  • the described method is easy, inexpensive and fast to carry out.
  • an optoelectronic semiconductor chip with a semiconductor layer for producing light is produced.
  • the mesa etch is obtained a non-roughened edge to the semiconductor chip.
  • the chip edge is easier to check for defects or contaminants in an ex ⁇ closing optical control. This increases the reliability of the optical control.
  • the chip edge is also roughened and thus the chip edge looks very wavy in the control, so that a clear definable limit for the automatic control is difficult to see.
  • the mask is applied in one embodiment in one process step and thus has a uniform thickness.
  • a hard mask is used as a mask.
  • the hard mask is easy to manufacture, inexpensive and allows a precise structuring of the coupling-out structure and the separation of a region of the semiconductor layer.
  • the hard mask is a resist mask.
  • a gaseous or liquid etching medium is used as etchant.
  • the use of gaseous or liquid etching media is a known technique and allows cost-effective implementation of the method.
  • the etching process is a dry etching process.
  • a plasma is used in the dry etching process. For example, this is a Cl plasma.
  • the method described is particularly suitable for the introduction of a coupling-out structure into an epitaxially applied semiconductor layer.
  • the table epitak ⁇ grown semiconductor layer may be formed in the form of a gallium nitride layer ⁇ .
  • a further structuring step is carried out in order to provide the previously covered regions of the semiconductor layer with a coupling-out structure. In this way the efficiency for coupling out light is improved.
  • FIG. 1 shows a schematic representation of a first method step
  • FIG. 2 shows a schematic representation of a second method step
  • FIG. 3 shows a schematic plan view of a semiconductor layer with a mask
  • FIG. 1 shows, in a schematic sectional view, a semiconductor layer 2, on the upper side of which a structured mask 1 is applied.
  • the semiconductor layer 2 may be disposed on ei ⁇ NEM carrier 20, as shown.
  • the carrier 20 may comprise, for example, Ge, Si, GaAs, AlN or SiN or consist of a corresponding layer of Ge, Si, GaAs, AlN or SiN.
  • the mask 1 is formed for example in the form of a hard mask.
  • the hard mask may comprise, for example, Si ⁇ liziumnitrid or silicon oxide.
  • the hard mask can also be a resist mask.
  • Patterning of the mask is carried out by lithographic processing using photoresist and appropriate etching media.
  • an etching process with hydrofluoric acid (HF) or a hydrofluoric acid buffered with ammonia can be carried out for structuring or for removing the mask.
  • the semiconductor layer 2 has, for example, an upper first doped semiconductor layer 3. Adjacent to the first semiconductor layer 3, a second doped semiconductor ⁇ layer 4 is provided.
  • the first semiconductor layer 3 may be ne ⁇ gativ doped and the second semiconductor layer 4 may be positively doped.
  • the first semiconductor layer 3 may be positively doped and the second semiconductor layer 4 may be negatively doped.
  • an active zone 5 is formed for generating light.
  • more complex layer structures may also be provided for the formation of an active zone 5.
  • the active region 5 may be formed of a sequence of ten Schich ⁇ with different dopings.
  • the semiconductor layer 2 represents for example a specific ⁇ optoelectronic semiconductor layer, in particular a LED semiconductor chip.
  • the structured Mas ⁇ ke 1 is applied on the first semiconductor layer 3.
  • the semiconductor layer 2 may also comprise other or additional layers, in particular a mirror layer.
  • the mask 1 has first mask elements 10 and second mask elements 12. Between a first mask element 10 and a further first mask element 10 or between a first mask element 10 and a second mask element 12, a first opening 40 is provided in each case.
  • the width of the first opening 40 ie a first distance 13 between a first mask element 10 and a further first mask element 10 or between a first mask element 10 and a second mask element 12 lies in a first area.
  • the first distances 13 between two ers ⁇ th mask elements 10 and a first mask member 10 and second mask member 12 are equal.
  • the second Mas ⁇ kenelement 12 is arranged in each case circumferentially around a portion of the semiconductor layer.
  • the second mask element 12 may have a width of, for example, 10 ⁇ to 5 ⁇ .
  • the first mask elements 10 preferably have the same width along an x-axis shown in FIG.
  • the width of the second mask element 12 along the x-axis is greater than the width of the first mask elements 10 ent ⁇ long of the x-axis.
  • a second opening 41 is provided between two second mask elements 12.
  • the second opening 41 has a larger second width 14 than the first opening 40 in the x-axis.
  • two adjacent second mask elements 12 have a larger second distance 14 than two adjacent first mask elements 10.
  • two adjacent second mask elements 12 have a larger second distance 14 than a second mask element 12 of a first mask element 10.
  • the first distance 13 is thus smaller than the second distance 14.
  • the first distance 13 is determined in such a way that during an etching process, a desired recess is introduced into the semiconductor layer 2, which forms part of an optical coupling-out structure.
  • the second distance 14 is selected in such a way that at the same time during the etching process for the introduction of the optically decoupled a separation trench structure is ⁇ introduced into the semiconductor layer 2 is extending through the entire thickness of the semiconductor layer ⁇ . 2
  • the second distance can be, for example, between 1.5 ⁇ and 2.5 ⁇ .
  • the size of the second Abstand 14 depends on the thickness and the material of the semiconductor ⁇ conductor layer 2 and of the etching method used, in particular of the etching medium. As etching medium, for example, KOH or phosphoric acid can travel ⁇ for a wet chemical ⁇ tzver be used.
  • FIG. 2 shows the arrangement of FIG. 1 after carrying out the etching process.
  • a respective recess 15 is introduced into the semiconductor layer 2.
  • a separating trench 16 is introduced into the semiconductor layer 2 between two second mask elements 12.
  • the recesses 15 have boundary surfaces 17, 18, which support a decoupling of a light generated by the active zone 5.
  • the dividing trench 16 extends over the entire thickness of the semiconductor layer 2. If the dividing trench 16 is formed as a closed ring in the plane of the semiconductor layer 2, the formation of the dividing trench 16 separates a first and a second region 19, 20 of the semiconductor layer 2, ie a mesa etch. Through the separation trench 16, a portion of the semiconductor layer 2 is separated, whereby a semiconductor chip such. B. a LED chip is isolated.
  • the different areas of the carrier 20 can be separated by a wide ⁇ res etching process and / or by a laser cutting process along the isolation trench sixteenth
  • an opto electro ⁇ nic semiconductor chip, in particular an LED with a loading can be made rich of the semiconductor layer.
  • the boundary surfaces 17, 18 close with the plane of the layer 2 an angle of for example 35 ° to 75 °, preferably 50 ° to 70 °.
  • the concrete angle is predetermined by a crystal direction of the doped first semiconductor layer 3 and the chemical removal.
  • the etching depth, ie the depth of the recesses 15 may be in the range of micrometers.
  • the recesses 15 may have pyramidal Vertie ⁇ tions.
  • the recesses 15 have the shape of pyramids, which are particularly suitable for the decoupling of electromagnetic radiation in the visible wavelength range, ie at wavelengths between 0.3 ⁇ and about 0.8 ⁇ .
  • Diameter of a base of the pyramidal recesses 15 denförmigen ⁇ is also rich in Mikrometerbe. The diameter is thus significantly larger than the wavelength of the electromagnetic radiation.
  • the base of the pyramidal recess has, in the formation of the first semiconductor layer 3 made of gallium nitride, a hexagonal shape. After removing the mask 1, a plurality of singulated semiconductor chips are obtained, wherein a central portion of each semiconductor chip is roughened. The roughened central area is surrounded by a smooth, non-roughened edge which was covered by the second mask element 12 during the etch.
  • the mask 1 is then removed, and the then exposed portions of the upper ⁇ surface of the first semiconductor layer 3 with a further etching step roughened.
  • the areas covered in the first etching step are also provided with a coupling-out structure.
  • the semiconductor layer may be epitaxially grown
  • Layer structure to be executed with multiple layers may consist of a III-V semiconductor material.
  • a layer of semi ⁇ conductor layer may be carried out on the basis of GaN, GaInN, or A1N.
  • a layer based on InGaAlN can be built up be.
  • InGaAlN-based layer structures fall in particular those in which the epitaxially produced
  • Layer structure usually has a layer sequence of different ⁇ single layers containing at least one single layer containing a material from the III-V
  • the layered structures comprising at least one InGaAlN-based active layer or active region can emit electromagnetic radiation in an ultraviolet to green wavelength range.
  • the layer structure comprising at least one active layer or an active region based on InGaAlP for example, can preferably emit electromagnetic radiation with one or more spectral components in a green to red wavelength range.
  • the layers of the semiconductor layer may also contain other III-V-
  • Compound semiconductor material systems for example an Al-GaAs-based material, or I I -VI -
  • An II-VI compound semiconductor material system may include at least one element of the second main group such as Be, Mg, Ca, Sr, and a sixth main group element such as O, S, Se.
  • an II-VI compound semiconductor material system comprises a binary, ternary or quaternary compound comprising at least one element from the second main group and at least one element from the sixth main group.
  • Such a binary, ternary or quaternary compound can also, for example, one or more dopants and additional constituents aufwei ⁇ sen.
  • FIG. 3 shows a schematic representation of a plan view of a semiconductor layer 2 provided with a mask 1.
  • the mask 1 is in the form of multiple Maskenbe ⁇ rich 30 is formed. Each mask area 30 covers ei ⁇ nen area of the semiconductor layer 2, which is separated by the Sequence etching of the semiconductor chip.
  • the mask 1 has identical mask areas 30 in the illustrated embodiment. Each mask region 30 is of identical design and essentially has a rectangular Mas ⁇ ken harsh, in each of 12 first openings 40 are introduced introduced.
  • each 4 first openings 40 are arranged side by side, wherein three rows of four first openings 40 are provided.
  • Two mask areas 30 are separated from each other by a second opening 41.
  • the second openings 41 form a rectangular striped pattern.
  • Two mask areas 30 each have a second distance 14 in both an x-axis and a y-axis from each other.
  • the x- and y-axis are perpendicular to each other and are shown schematically in Figure 3.
  • the first openings 40 each have a first distance 13 both in the x-direction and in the y-direction.
  • FIG. 2 is severed by the formation of the separation trench, ie individual semiconductor chips of the semiconductor layer 2 are singulated.
  • 40 corresponding pyramid-shaped recesses 15 are introduced into the half ⁇ conductor layer 2 through the first openings, that a central region of the Semiconductor chips are roughened. The central area is surrounded by a smooth, not roughened area.
  • AA shows a section line which corresponds to the sectional view of FIG.
  • the mask 1 may also have a different structure, wherein the second distances 14 are selected in such a way between adjacent mask areas, that the semiconductor layer 2 during etching of the coupling-out structure with corresponding circumferential and passing through the entire semiconductor layer 2 separating trenches 16 ver ⁇ see.
  • FIG. 4 shows, in a schematic representation, a carrier 20 on which two semiconductor chips 21 have been patterned out of a semiconductor layer 2 according to the method described.
  • Each semiconductor chip 21 has on a top side a central region 23 which is surrounded by an edge region 22.
  • the central region 23 has the coupling-out structure in the form of a recess 15, which was introduced into the upper side of the semiconductor layer 2 with the aid of the mask and the first openings 40.
  • the central region 23 is roughened with ⁇ .
  • the edge region 22 was covered during the etching process by the second mask member 12 of a peripheral edge region of the etching mask and is therefore not roughened on ⁇ . As a result, the smooth edge region 22 can be optically distinguished from the roughened edge region 23.
  • a sharp chip edge is optically he ⁇ known, whereby an optical control can be easily performed automatically.
  • An optical control is required in ⁇ example, to check for defects or contamination.
  • Each semiconductor chip 21 is surrounded by a circumferential, etched edge region 24. The edge region 24 was etched simultaneously with the coupling-out structure.

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  • Led Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Dicing (AREA)
  • Weting (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zum Vereinzeln von Bereichen einer Halbleiterschicht und zum Einbringen einer Auskoppelstruktur in eine Oberseite der Halbleiterschicht, wobei die Auskoppelstruktur vorgesehen ist, um Licht aus der Halbleiterschicht auszukoppeln, wobei die Oberseite der Halbleiterschichtmit einer Maske bedeckt wird, wobei die Maske erste Öffnungen zum Einbringen der Auskoppelstruktur aufweist, wobei die Maske wenigstens eine zweite Öffnung aufweist, wobei die zweite Öffnung vorgesehen ist, um einen Trenngraben in die Halbleiterschicht einzubringen, wobei mithilfe eines Ätzverfahren gleichzeitig die Auskoppelstruktur in den Bereich der ersten Öffnungen in die Oberseite der Halbleiterschicht eingebracht wird und über die zweite Öffnung ein durch die Halbleiterschicht gehender Trenngraben in die Halbleiterschicht eingebracht wird und ein Bereich der Halbleiterschicht vereinzelt wird.

Description

Beschreibung
Verfahren zum Vereinzeln von Bereichen einer Halbleiterschicht
Die Erfindung betrifft ein Verfahren zum Vereinzeln von Bereichen einer Halbleiterschicht gemäß Patentanspruch 1 und einen optoelektronischen Halbleiterchip gemäß Anspruch 8. Diese Patentanmeldung beansprucht die Prioritäten der deutschen Patentanmeldungen 10 2012 217 524.5 und 10 2012 220 909.3, deren Offenbarungsgehalt hiermit durch Rückbezug auf¬ genommen wird. Aus DE 10 2011 010 503 AI ist es bekannt, eine Halbleiter¬ schicht eines optoelektronischen Halbleiterchips mit einer Maske zu versehen und eine Auskoppelstruktur in eine Auskoppelseite der Halbleiterschicht einzubringen. Anschließend wird die Maske entfernt und es wird mit Hilfe einer zweiten Maske ebenfalls mit einem Ätzverfahren die Halbleiterschicht in einzelne Bereiche vereinzelt, aus denen später einzelne Halbleiterchips hergestellt werden.
Die Aufgabe der Erfindung besteht darin, ein einfacheres und schnelleres Verfahren zum Vereinzeln von Bereichen einer
Halbleiterschicht und zum Einbringen einer Auskoppelstruktur in die Halbleiterschicht bereitzustellen.
Die Aufgabe wird mit dem Verfahren gemäß Anspruch 1 und dem Halbleiterchip gemäß Anspruch 10 gelöst. Weitere vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen angegeben .
Das beschriebene Verfahren weist den Vorteil auf, dass nur mit einer Maske und in einem Verfahrensschritt die Auskoppel¬ struktur in die Halbleiterschicht eingebracht wird und gleichzeitig wenigstens ein Bereich der Halbleiterschicht vereinzelt wird. Somit ist das beschriebene Verfahren ein- fach, kostengünstig und schnell durchzuführen. Im Gegensatz zum Stand der Technik ist es nicht erforderlich, mehrere Mas¬ ken zu verwenden und/oder mehrere Ätzverfahren durchzuführen. Mit Hilfe des beschriebenen Verfahrens wird beispielsweise ein optoelektronischer Halbleiterchip mit einer Halbleiterschicht zum Erzeugen von Licht hergestellt. Durch die gleich¬ zeitige Aufrauung und die Einbringung eines Grabens um den Halbleiterchip, d. h. die Mesa-Ätzung erhält man einen nicht aufgerauten Rand um den Halbleiterchip. Aufgrund dieser scharfen Chipkante lässt sich die Chipkante in einer ab¬ schließenden optischen Kontrolle leichter auf Defekte oder Verschmutzungen kontrollieren. Dadurch wird die Zuverlässigkeit der optischen Kontrolle erhöht. Im Stand der Technik ist der Chiprand auch aufgeraut und dadurch sieht die Chipkante in der Kontrolle sehr wellig aus, so dass eine klare definierbare Grenze für die automatische Kontrolle nur schwer zu erkennen ist. Die Maske wird in einer Ausführungsform in einem Verfahrensschritt aufgebracht und weist somit eine einheitliche Dicke auf .
In einer Weiterbildung wird als Maske eine Hartmaske verwen- det. Die Hartmaske ist einfach herzustellen, kostengünstig und ermöglicht eine genaue Strukturierung der Auskoppelstruktur und der Vereinzelung eines Bereiches der Halbleiterschicht . In einer weiteren Ausführungsform handelt es sich bei der Hartmaske um eine Lackmaske.
In einer weiteren Ausführungsform wird als Ätzmittel ein gasförmiges oder flüssiges Ätzmedium verwendet. Die Verwendung von gasförmigen oder flüssigen Ätzmedien stellt eine bekannte Technik dar und ermöglicht eine kostengünstige Durchführung des Verfahrens. In einer weiteren Ausführungsform handelt es sich bei dem Ätzverfahren um ein Trockenätzverfahren. In einer weiteren Ausführungsform wird bei dem Trockenätzverfahren ein Plasma verwendet. Beispielsweise handelt es sich dabei um ein Cl-Plasma.
Das beschriebene Verfahren eignet sich besonders für die Ein- bringung einer Auskoppelstruktur in eine epitaktisch aufgebrachte Halbleiterschicht. Beispielsweise kann die epitak¬ tisch gewachsene Halbleiterschicht in Form einer Gallium¬ nitridschicht ausgebildet sein. In einer weiteren Ausführungsform wird nach dem Entfernen der Maske ein weiterer Strukturierungsschritt durchgeführt, um die bisher bedeckten Bereiche der Halbleiterschicht mit einer Auskoppelstruktur zu versehen. Auf diese Weise wird die Effizienz zum Auskoppeln von Licht verbessert.
Die oben beschriebenen Eigenschaften, Merkmale und Vorteile dieser Erfindung sowie die Art und Weise, wie diese erreicht werden, werden klarer und deutlicher verständlich im Zusammenhang mit der folgenden Beschreibung der Ausführungsbei- spiele, die im Zusammenhang mit den Zeichnungen näher erläutert werden, wobei
Figur 1 in einer schematischen Darstellung einen ersten Verfahrensschritt,
Figur 2 in einer schematischen Darstellung einen zweiten Verfahrensschritt,
Figur 3 eine schematische Draufsicht auf eine Halbleiter- schicht mit einer Maske darstellt, und
Figur 4 eine schematische Darstellung von Halbleiterchips. Figur 1 zeigt in einer schematischen Schnittansicht eine Halbleiterschicht 2, auf deren Oberseite eine strukturierte Maske 1 aufgebracht ist. Die Halbleiterschicht 2 kann auf ei¬ nem Träger 20 angeordnet sein, wie dargestellt. Der Träger 20 kann beispielsweise Ge, Si, GaAs, A1N oder SiN aufweisen oder aus einer entsprechenden Schicht aus Ge, Si, GaAs, A1N oder SiN bestehen. Die Maske 1 ist beispielsweise in Form einer Hartmaske ausgebildet. Die Hartmaske kann beispielsweise Si¬ liziumnitrid oder Siliziumoxid aufweisen. Weiterhin kann es sich bei der Hartmaske auch um eine Lackmaske handeln. Die
Strukturierung der Maske wird mit lithographischem Verfahren unter Verwendung von Photolack und entsprechenden Ätzmedien ausgeführt. Beispielsweise kann zur Strukturierung oder zur Entfernung der Maske ein Ätzvorgang mit Flusssäure (HF) oder einer mit Ammoniak gepufferten Flusssäure durchgeführt werden .
Die Halbleiterschicht 2 weist beispielsweise eine obere erste dotierte Halbleiterschicht 3 auf. Angrenzend an die erste Halbleiterschicht 3 ist eine zweite dotierte Halbleiter¬ schicht 4 vorgesehen. Die erste Halbleiterschicht 3 kann ne¬ gativ dotiert sein und die zweite Halbleiterschicht 4 kann positiv dotiert sein. Ebenso kann die erste Halbleiterschicht 3 positiv dotiert sein und die zweite Halbleiterschicht 4 ne- gativ dotiert sein. Im Grenzbereich zwischen der ersten und der zweiten Halbleiterschicht 3,4 ist eine aktive Zone 5 zur Erzeugung von Licht ausgebildet. Abhängig von der gewählten Ausführungsform können auch komplexere Schichtstrukturen für die Ausbildung einer aktiven Zone 5 vorgesehen sein. Insbe- sondere kann die aktive Zone 5 aus einer Abfolge von Schich¬ ten mit unterschiedlichen Dotierungen ausgebildet sein. Die Halbleiterschicht 2 stellt beispielsweise eine optoelektroni¬ sche Halbleiterschicht insbesondere einen LED Halbleiterchip dar .
Auf der ersten Halbleiterschicht 3 ist die strukturierte Mas¬ ke 1 aufgebracht. Abhängig von der gewählten Ausführungsform kann die Halbleiterschicht 2 auch andere oder zusätzliche Schichten insbesondere eine Spiegelschicht aufweisen.
Die Maske 1 weist erste Maskenelemente 10 und zweite Masken- elemente 12 auf. Zwischen einem ersten Maskenelement 10 und einem weiteren ersten Maskenelement 10 bzw. zwischen einem ersten Maskenelement 10 und einem zweiten Maskenelement 12 ist jeweils eine erste Öffnung 40 vorgesehen. Die Breite der ersten Öffnung 40, d.h. ein erster Abstand 13 zwischen einem ersten Maskenelementen 10 und einem weiteren ersten Maskenelement 10 bzw. zwischen einem ersten Maskenelement 10 und einem zweiten Maskenelement 12 liegt in einem ersten Bereich. Beispielsweise sind die ersten Abstände 13 zwischen zwei ers¬ ten Maskenelementen 10 und einem ersten Maskenelement 10 und einem zweiten Maskenelement 12 gleich groß. Das zweite Mas¬ kenelement 12 ist jeweils umlaufend um einen Bereich der Halbleiterschicht 2 angeordnet. Das zweite Maskenelement 12 kann eine Breite von beispielsweise 10 μιη bis 5 μιη haben. Die ersten Maskenelemente 10 weisen vorzugsweise die gleiche Breite entlang einer in Figur 1 dargestellten x-Achse auf. Die Breite des zweiten Maskenelementes 12 entlang der x-Achse ist größer als die Breite der ersten Maskenelemente 10 ent¬ lang der x-Achse. Zwischen zwei zweiten Maskenelementen 12 ist eine zweite Öffnung 41 vorgesehen. Die zweite Öffnung 41 weist in der x-Achse eine größere zweite Breite 14 als die erste Öffnung 40 auf. Somit weisen zwei benachbarte zweite Maskenelemente 12 einen größeren zweiten Abstand 14 als zwei benachbarte erste Maskenelemente 10 auf. Zudem weisen zwei benachbarte zweite Maskenelemente 12 einen größeren zweiten Abstand 14 als ein zweites Maskenelement 12 von einem ersten Maskenelement 10 auf. Der erste Abstand 13 ist somit kleiner als der zweite Abstand 14. Der erste Abstand 13 ist in der Weise festgelegt, dass bei einem Ätzvorgang eine gewünschte Ausnehmung in die Halbleiterschicht 2 eingebracht wird, die einen Teil einer optischen Auskoppelstruktur darstellt. Der zweite Abstand 14 ist in der Weise gewählt, dass gleichzeitig bei dem Ätzvorgang zur Einbringung der optischen Auskoppel- struktur ein Trenngraben in die Halbleiterschicht 2 einge¬ bracht wird, der sich durch die gesamte Dicke der Halbleiter¬ schicht 2 erstreckt. Der zweite Abstand kann beispielsweise zwischen 1,5 μιη und 2,5 μιη liegen. Die Größe des zweiten Ab- Stands 14 hängt von der Dicke und dem Material der Halb¬ leiterschicht 2 und von dem verwendeten Ätzverfahren, insbesondere von dem Ätzmedium ab. Als Ätzmedium kann beispielsweise KOH oder Phosphorsäure für ein nasschemisches Ätzver¬ fahren verwendet werden.
Figur 2 zeigt die Anordnung der Figur 1 nach Durchführung des Ätzvorganges. Zwischen zwei ersten Maskenelementen 10 und zwischen einem ersten Maskenelement 10 und einem zweiten Maskenelement 12 wird jeweils eine Ausnehmung 15 in die Halb- leiterschicht 2 eingebracht. Zudem wird zwischen zwei zweiten Maskenelementen 12 ein Trenngraben 16 in die Halbleiterschicht 2 eingebracht.
Die Ausnehmungen 15 weisen Begrenzungsflächen 17, 18 auf, die eine Auskopplung eines von der aktiven Zone 5 erzeugten Lichtes unterstützen. Der Trenngraben 16 erstreckt sich über die gesamte Dicke der Halbleiterschicht 2. Ist der Trenngraben 16 als geschlossener Ring in der Ebene der Halbleiterschicht 2 ausgebildet, so wird durch die Ausbildung des Trenngrabens 16 ein erster und ein zweiter Bereich 19, 20 der Halbleiterschicht 2 vereinzelt, d. h. eine Mesa-Ätzung durchgeführt. Durch den Trenngraben 16 wird ein Bereich der Halbleiterschicht 2 vereinzelt, wodurch ein Halbleiterchip wie z. B. ein LED Chip vereinzelt wird. Bei Vorsehen eines Trägers 20 können die einzelnen Bereiche des Trägers 20 durch ein weite¬ res Ätzverfahren und/oder durch ein Lasertrennverfahren entlang des Trenngrabens 16 vereinzelt werden. Nach dem Verein¬ zeln der Bereiche der Halbleiterschicht kann ein optoelektro¬ nischer Halbleiterchip, insbesondere eine LED mit einem Be- reich der Halbleiterschicht hergestellt werden.
Durch die geneigt angeordneten Begrenzungsflächen 17, 18 wird der Anteil an elektromagnetischer Strahlung, der an der äuße- ren Oberfläche der Schicht 2 total reflektiert wird, verrin¬ gert. Die Begrenzungsflächen 17, 18 schließen mit der Ebene der Schicht 2 einen Winkel von beispielsweise 35° bis 75°, vorzugsweise 50° bis 70° ein. Der konkrete Winkel ist durch eine Kristallrichtung der dotierten ersten Halbleiterschicht 3 und den chemischen Abtrag vorgegeben. Die Ätztiefe, d. h. die Tiefe der Ausnehmungen 15 kann im Bereich von Mikrometern liegen. Die Ausnehmungen 15 können pyramidenförmige Vertie¬ fungen aufweisen. Bei einer Ätztiefe im Mikrometerbereich und bei Winkeln aus obigen Wertebereichen weisen die Ausnehmungen 15 die Form von Pyramiden auf, die für die Auskopplung von elektromagnetischer Strahlung im sichtbaren Wellenlängenbereich, also bei Wellenlängen zwischen 0,3 μιη und etwa 0,8 μιη besonders geeignet sind. Durchmesser einer Basis der pyrami- denförmigen Ausnehmungen 15 liegt ebenfalls im Mikrometerbe¬ reich. Der Durchmesser ist damit deutlich größer als die Wellenlänge der elektromagnetischen Strahlung. Die Basis der pyramidenförmigen Ausnehmung weist, bei der Ausbildung der ersten Halbleiterschicht 3 aus Galliumnitrid, eine hexagonale Form auf. Nach dem Entfernen der Maske 1 werden mehrere vereinzelte Halbleiterchips erhalten, wobei ein mittiger Bereich jedes Halbleiterchips aufgeraut ist. Der aufgeraute mittige Bereich ist von ein einem glatten, nicht aufgerauten Rand umgeben, der während der Ätzung von dem zweiten Maskenelement 12 abgedeckt war.
In einer weiteren Ausführungsform wird die Maske 1 anschließend entfernt und die dann frei gelegten Bereiche der Ober¬ fläche der ersten Halbleiterschicht 3 mit einem weiteren Ätz- schritt aufgeraut. Damit werden auch die im ersten Ätzschritt bedeckten Bereiche mit einer Auskoppelstruktur versehen.
Die Halbleiterschicht kann als epitaktisch gewachsene
Schichtstruktur mit mehreren Schichten ausgeführt sein. Dabei können die einzelnen Schichten aus einem III-V-Halbleiter- material bestehen. Beispielsweise kann eine Schicht der Halb¬ leiterschicht auf Basis von GaN, GalnN oder A1N ausgeführt sein. Zudem kann eine Schicht auf Basis von InGaAlN aufgebaut sein. Unter InGaAlN-basierten Schichtstrukturen fallen insbesondere solche, bei denen die epitaktisch hergestellte
Schichtstruktur in der Regel eine Schichtenfolge aus unter¬ schiedlichen Einzelschichten aufweist, die mindestens eine Einzelschicht enthält, die ein Material aus dem III-V-
Verbindungshalbleitermaterialsystem InxAlyGal-x-yN mit 0 <= x <= 1, 0 <= y <= 1 und x + y <= 1 aufweist. Die Schichtstrukturen, die zumindest eine aktive Schicht oder einen aktiven Bereich auf Basis von InGaAlN aufweist, kann beispielsweise elektromagnetische Strahlung in einem ultravioletten bis grünen Wellenlängenbereich emittieren.
Alternativ oder zusätzlich können die Schichten der Halbleiterschicht auch auf InGaAlP basieren, das heißt, dass die Schichtstruktur unterschiedliche Einzelschichten aufweisen kann, wovon mindestens eine Einzelschicht ein Material aus dem III-V-Verbindungshalbleitermaterialsystem InxAlyGal-x-yP mit 0 <= x <= 1, 0 <= y <= 1 und x + y <= 1 aufweist. Die Schichtstruktur, die zumindest eine aktive Schicht oder einen aktiven Bereich auf Basis von InGaAlP aufweist, kann beispielsweise bevorzugt elektromagnetische Strahlung mit einer oder mehreren spektralen Komponenten in einen grünen bis roten Wellenlängenbereich emittieren. Alternativ oder zusätzlich können die Schichten der Halbleiterschicht auch andere III-V-
Verbindungshalbleitermaterial-systeme, beispielsweise ein Al- GaAs-basiertes Material, oder I I -VI -
Verbindungshalbleitermaterialsysteme aufweisen. Insbesondere kann eine aktive Schicht, die ein AlGaAs-basiertes Material aufweist, geeignet sein, elektromagnetische Strahlung mit ei¬ ner oder mehreren spektralen Komponenten in einem roten bis infraroten Wellenlängenbereich zu emittieren. Ein I I -VI - Verbindungshalbleitermaterialsystem kann wenigstens ein Ele- ment aus der zweiten Hauptgruppe, wie beispielsweise Be, Mg, Ca, Sr, und ein Element aus der sechsten Hauptgruppe, wie beispielsweise 0, S, Se, aufweisen. Insbesondere umfasst ein II-VI-Verbindungshalbleitermaterialsystem eine binäre, ternä- re oder quaternäre Verbindung, die wenigstens ein Element aus der zweiten Hauptgruppe und wenigstens ein Element aus der sechsten Hauptgruppe umfasst. Eine solche binäre, ternäre o- der quaternäre Verbindung kann zudem beispielsweise ein oder mehrere Dotierstoffe sowie zusätzliche Bestandteile aufwei¬ sen. Beispielsweise gehören zu den II-VI-Verbindungs- halbleitermaterialien ZnSe, ZnTe, ZnO, ZnMgO, ZnS, CdS, ZnCdS, MgBeO. Figur 3 zeigt in einer schematischen Darstellung eine Draufsicht auf eine Halbleiterschicht 2, die mit einer Maske 1 versehen ist. Die Maske 1 ist in Form von mehreren Maskenbe¬ reichen 30 ausgebildet ist. Jeder Maskenbereich 30 deckt ei¬ nen Bereich der Halbleiterschicht 2 ab, der durch den folgen- den Ätzvorgang des Halbleiterchips vereinzelt wird. Die Maske 1 weist in dem dargestellten Ausführungsbeispiel identische Maskenbereiche 30 auf. Jeder Maskenbereich 30 ist identisch ausgebildet und weist im Wesentlichen eine rechteckige Mas¬ kenschicht auf, in der jeweils 12 erste Öffnungen 40 einge- bracht sind. In dem dargestellten Ausführungsbeispiel sind jeweils 4 erste Öffnungen 40 nebeneinander angeordnet, wobei drei Reihen von vier ersten Öffnungen 40 vorgesehen sind. Jeweils zwei Maskenbereiche 30 sind durch eine zweite Öffnung 41 voneinander getrennt. Die zweiten Öffnungen 41 bilden ein rechtwinkliges Streifenmuster. Jeweils zwei Maskenbereiche 30 weisen einen zweiten Abstand 14 sowohl in einer x-Achse als auch in einer y-Achse voneinander auf. Die x- und die y-Achse stehen senkrecht aufeinander und sind schematisch in Figur 3 eingezeichnet. Die ersten Öffnungen 40 weisen jeweils sowohl in der x-Richtung als auch in der y-Richtung einen ersten Abstand 13 auf. Durch die zweiten Öffnungen 41 wird erreicht, dass die Halbleiterschicht 2 zwischen den Maskenbereichen 30 bei dem anhand von Figur 2 durchgeführten und erläuterten Ätzvorgang durch die Ausbildung des Trenngrabens durchtrennt wird, d. h. einzelne Halbleiterchips der Halbleiterschicht 2 werden vereinzelt. Zudem werden durch die ersten Öffnungen 40 entsprechende pyramidenförmige Ausnehmungen 15 in die Halb¬ leiterschicht 2 eingebracht, d. h. ein mittiger Bereich des Halbleiterchips wird aufgeraut. Der mittige Bereich ist von einem glatten, nicht aufgerauten Bereich umgeben. In Figur 3 ist mit A-A eine Schnittlinie eingezeichnet, die der Schnitt¬ darstellung der Figur 1 entspricht.
Abhängig von der gewählten Ausführungsform kann die Maske 1 auch eine andere Struktur aufweisen, wobei die zweiten Abstände 14 in der Weise zwischen benachbarten Maskenbereichen gewählt sind, dass die Halbleiterschicht 2 beim Ätzen der Auskoppelstruktur mit entsprechenden umlaufenden und durch die gesamte Halbleiterschicht 2 gehenden Trenngräben 16 ver¬ sehen werden.
Figur 4 zeigt in einer schematischen Darstellung einen Träger 20, auf dem zwei Halbleiterchips 21 gemäß dem beschriebenen Verfahren aus einer Halbleiterschicht 2 herausstrukturiert wurden. Jeder Halbleiterchip 21 weist auf einer Oberseite einen mittigen Bereich 23 auf, der von einem Randbereich 22 umgeben ist. Der mittige Bereich 23 weist die Auskoppelstruktur in Form einer Ausnehmung 15 auf, die mit Hilfe der Maske und der ersten Öffnungen 40 in die Oberseite der Halbleiterschicht 2 eingebracht wurden. Der mittige Bereich 23 ist so¬ mit aufgeraut. Der Randbereich 22 war während des Ätzvorganges durch das zweite Maskenelement 12 von einem umlaufenden Randbereich der Ätzmaske abgedeckt und ist deshalb nicht auf¬ geraut. Dies führt dazu, dass der glatte Randbereich 22 von dem aufgerauten Randbereich 23 optisch leichter unterschieden werden kann. Somit wird eine scharfe Chipkante optisch er¬ kannt, wodurch eine optische Kontrolle leicht automatisch durchgeführt werden kann. Eine optische Kontrolle ist bei¬ spielsweise zur Überprüfung von Defekten oder Verschmutzungen erforderlich. Jeder Halbleiterchip 21 wird von einem umlaufenden, geätzten Randbereich 24 umgeben. Der Randbereich 24 wurde gleichzeitig mit der Auskoppelstruktur geätzt.
Obwohl die Erfindung im Detail durch das bevorzugte Ausführungsbeispiel näher illustriert und beschrieben wurde, so ist die Erfindung nicht durch die offenbarten Beispiele einge- schränkt und andere Variationen können vom Fachmann hieraus abgeleitet werden, ohne den Schutzumfang der Erfindung zu verlassen .
Bezugs zeichenliste
1 Maske
2 Halbleiterschicht
3 1. Halbleiterschicht
4 2. Halbleiterschicht
5 aktive Zone
10 1. Maskenelement
12 2. Maskenelement
13 1. Abstand
14 2. Abstand
15 Ausnehmung
16 Trenngraben
17 1. Begrenzungsfläche
18 2. Begrenzungsfläche
20 Träger
21 Halbleiterchips
22 Randbereich
23 mittiger Bereich
24 Randbereich 30 Maskenbereich
40 1. Öffnung
41 2. Öffnung
42 Rand

Claims

Patentansprüche
1. Verfahren zum Vereinzeln von Bereichen einer Halbleiterschicht (2) mit einer aktiven Zone (5) zur Erzeu- gung von Licht und zum Einbringen einer Auskoppelstruktur (15) in eine Oberseite der Halbleiterschicht (2), wobei die Auskoppelstruktur (15) vorgesehen ist, um Licht aus der Halbleiterschicht (2) auszukoppeln, wobei die Oberseite der Halbleiterschicht (2) mit einer Maske (1) bedeckt wird, wobei die Maske (1) erste Öffnungen
(40) zum Einbringen der Auskoppelstruktur (15) aufweist, wobei die Maske (1) wenigstens eine zweite Öff¬ nung (41) aufweist, wobei die zweite Öffnung (41) vor¬ gesehen ist, um einen Trenngraben (16) um einen Bereich der Halbleiterschicht (2) einzubringen, wobei mithilfe eines Ätzverfahren gleichzeitig die Auskoppelstruktur (15) über die ersten Öffnungen (40) in die Oberseite der Halbleiterschicht (2) eingebracht wird, und wobei die zweite Öffnung (41) so groß gewählt ist, dass gleichzeitig der Trenngraben (16) im Bereich der zweiten Öffnung (41) über die gesamte Dicke der Halbleiterschicht (2) eingebracht wird und somit ein Bereich der Halbleiterschicht (2) vereinzelt wird.
2. Verfahren nach Anspruch 1, wobei der vereinzelte Bereich der Halbleiterschicht (2) einen aufgerauten mittigen Bereich (23) aufweist, der von einem glatten, nicht aufgerauten Rand (22) umgeben ist.
3. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Maske (1, 10, 12) mit im Wesentlichen gleicher Dicke im Bereich der ersten (40) und der zweiten Öffnungen (41) verwendet wird.
4. Verfahren nach einem der vorhergehenden Ansprüche, wobei als Maske (1) eine Hartmaske verwendet wird.
5. Verfahren nach Anspruch 4, wobei es sich bei der Hartmaske um eine Lackmaske handelt.
6. Verfahren nach einem der vorhergehenden Ansprüche, wo- bei als Ätzmittel ein gasförmiges oder flüssiges Ätzme¬ dium verwendet wird.
7. Verfahren nach einem der vorhergehenden Ansprüche, wobei es sich bei dem Ätzverfahren um ein Trockenätzver- fahren handelt.
8. Verfahren nach Anspruch 7, wobei bei dem Trockenätzverfahren ein Plasma verwendet wird.
9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Halbleiterschicht (2) wenigstens an der Ober¬ seite eine epitaktisch aufgebrachte Schicht aufweist.
10. Verfahren nach einem der vorhergehenden Ansprüche, wo- bei die Halbleiterschicht (2) wenigstens eine GaN-
Schicht aufweist.
11. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Maske (1, 10, 12) entfernt wird und in einem weiteren Ätzschritt auch die bisher bedeckten Bereiche der Oberseite der Halbleiterschicht über ein Ätzverfah¬ ren mit einer Auskoppelstruktur versehen werden.
12. Verfahren nach einem der vorhergehenden Ansprüche, wo- bei der vereinzelte Bereich der Halbleiterschicht (2) einen Halbleiterchip (21) insbesondere einen LED- Halbleiterchip darstellt.
13. Optoelektronischer Halbleiterchip mit einer Halbleiter- schicht (2) mit einer aktiven Zone (5) zum Erzeugen von
Licht, mit einer Auskoppelstruktur (15, 23) zum Auskoppeln von Licht und mit einem umlaufenden geätzten Randbereich (24), wobei die Auskoppelstruktur und der um- laufende Randbereich (24) nach einem Verfahren gemäß einem der vorhergehenden Ansprüche hergestellt wurde.
Halbleiterchip nach Anspruch 13, wobei ein mittiger Be reich (23) die aufgeraute Auskoppelstruktur (15) auf¬ weist, wobei der mittige Bereich (23) von einem nicht aufgerauten Randbereich (22) umgeben ist.
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