WO2014015628A1 - 阵列基板及其制作方法、显示装置 - Google Patents

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photoresist
pattern
gate
drain
pixel electrode
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曹占锋
童晓阳
姚琪
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BOE Technology Group Co Ltd
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BOE Technology Group Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process

Definitions

  • Embodiments of the present invention relate to an array substrate, a method of fabricating the same, and a display device. Background technique
  • Embodiments of the present invention provide a method for fabricating an array substrate, including the following steps:
  • the step S1 specifically includes:
  • the exposed gate metal film is etched away and the remaining photoresist is stripped to form a pattern including the gate and gate lines.
  • the step S2 specifically includes:
  • a gate insulating film Forming a gate insulating film, an active layer sequentially on a substrate on which a pattern including a gate electrode and a gate line is formed a thin film and a source/drain metal film, and coating a photoresist on the source/drain metal film;
  • the remaining photoresist is stripped to form a gate insulating layer, an active layer pattern, a source/drain pattern, and a data line pattern.
  • the step S3 specifically includes:
  • the glue completely reserved area corresponds to an area outside the region where the photoresist is not completely retained
  • the first photoresist is retained above the layer, and the second photoresist over the first photoresist is less than the second photoresist corresponding to the portion of the drain region and the pixel electrode region thickness of;
  • the remaining first photoresist and the second photoresist are stripped to form a pixel electrode pattern.
  • the second photoresist is a photoresist having a viscosity in the range of 2 to 4 mPas.
  • the planarity of the photoresist is planarized by rotating the substrate.
  • Embodiments of the present invention also provide an array substrate including a gate line formed on an insulating substrate, a gate insulating layer, a data line, and a pixel unit formed between the gate line and the data line, the pixel unit including a thin film transistor and a pixel electrode, the gate insulating layer being over the gate of the gate line and the thin film transistor, the pixel electrode being over the gate insulating layer, and the thin film transistor The drain connection.
  • the array substrate further includes a passivation layer formed on the source/drain and the data line.
  • Embodiments of the present invention also provide a display device including the above array substrate.
  • FIG. 1 is a schematic cross-sectional view of a substrate after forming a gate and a gate line through a first mask and etching in an array substrate manufacturing method according to an embodiment of the present invention
  • FIG. 2 is a schematic cross-sectional view showing a substrate in which a gate insulating film, an active layer film, and a source/drain metal film are sequentially deposited on the substrate of FIG. 1;
  • FIG. 3 is a schematic cross-sectional view showing a substrate after forming a gate insulating film, an active layer, a source/drain, and a data line through a second mask and etching on the substrate of FIG. 2;
  • FIG. 4 is a schematic cross-sectional view showing a substrate on which a passivation layer film is deposited on the basis of the substrate of FIG. 3, and a first photoresist is coated on the passivation layer film;
  • FIG. 5 is a schematic cross-sectional view of the substrate after the third mask is formed and etched to form a passivation layer pattern on the basis of the substrate of FIG. 4;
  • FIG. 6 is a schematic cross-sectional view showing a substrate on which a pixel electrode metal film is deposited on the basis of the substrate of FIG. 5, and a planarized second photoresist is coated on the pixel electrode metal film;
  • FIG. 7 is a schematic cross-sectional view of a substrate after a second photoresist other than a pixel electrode region and a pixel electrode pattern and a source/drain pattern contact region is ashed on the basis of the substrate of FIG. 6;
  • Figure 8 is a schematic cross-sectional view showing a substrate after etching the exposed metal film of the pixel electrode on the basis of the substrate of Figure 7;
  • FIG. 9 is a schematic cross-sectional view of the array substrate finally formed after the remaining first photoresist and the second photoresist are peeled off on the basis of the substrate of FIG. 8;
  • FIG. 10 is a schematic plan view of an array substrate according to an embodiment of the present invention.
  • Step 1 forming a gate metal film on the glass substrate 1 (which can be formed by sputtering, deposition or spin coating), coating a photoresist on the gate metal film, and performing photolithography through the mask Exposure development of the glue to retain the photoresist in the gate pattern area A, etching away the exposed gate metal film and stripping the remaining photoresist, as shown in FIG. 1, forming the gate 2 and the gate line (in the figure) Gate lines are not shown, and a common electrode is also typically formed).
  • Step 2 sequentially forming a gate insulating film, an active layer film, and a source/drain metal film on the substrate on which the gate electrode 2 and the gate line are formed (which may be formed by sputtering, deposition or spin coating), as shown in As shown in Fig. 2, a gate insulating film and an active layer film are deposited by plasma enhanced chemical vapor deposition (PECVD), and a source/drain metal film is deposited by sputtering.
  • PECVD plasma enhanced chemical vapor deposition
  • the photoresist is coated on the source/drain metal film. ⁇ Exposing and developing the photoresist with a two-tone mask (gray mask or halftone mask), leaving the photoresist corresponding to the source region B and the drain region C and the photoresist corresponding to the channel region D And the thickness of the photoresist corresponding to the channel region D is smaller than the photoresist corresponding to the source region B and the drain region C.
  • the exposed active layer film and the source/drain metal film are etched away, and the photoresist corresponding to the channel region D is removed by ashing treatment and etched to form a channel. The remaining photoresist is stripped and a gate insulating layer 3, an active layer 4, a source/drain 5, and a data line (not shown) are formed as shown in FIG.
  • Step 3 forming a passivation layer on the substrate on which the gate insulating layer 3, the active layer 4, the source/drain 5, and the data line are formed by only one mask (which may be formed by sputtering, deposition, or spin coating)
  • the pixel electrode, the specific steps are as follows:
  • Step 3.1 depositing a passivation layer film on the substrate on which the gate insulating layer 3, the active layer 4, the source/drain 5, and the data line are formed, and coating the passivation layer film
  • the first photoresist 100 is overcoated.
  • the first photoresist 100 is exposed and developed by using a mask to form a photoresist completely reserved region and a photoresist completely unretained region, as shown in FIG. 5, in which the photoresist is not retained at all.
  • the region corresponds to a portion of the drain region F (the region where the drain is in contact with the pixel electrode) and the pixel electrode region G, and the photoresist completely reserved region corresponds to a region outside the completely non-retained region of the photoresist, that is, the passivation layer pattern region E .
  • the passivation layer film exposed by the partial drain region F and the pixel electrode region G is etched away, as shown in FIG. 5, such that the drain of the partial drain region F and the gate insulating layer 3 of the pixel electrode region G are exposed.
  • the exposed first passivator 100 is also removed after etching away the exposed passivation film.
  • Step 3.2 after the substrate after step 3.1, that is, the substrate shown in FIG. 5, a metal film of a pixel electrode is deposited by sputtering deposition, and a second photoresist 200 is coated on the metal film of the pixel electrode.
  • the second photoresist 200 is a fluidity-sensitive photoresist having a viscosity in the range of 2 to 4 mPas, and the second photoresist 200 can be planarized by rotation.
  • the substrate after the planarization of the second photoresist 200 is as shown in FIG. 6. After the planarization of the substrate after step 3.1 (FIG. 5), after planarization, the second lithography over the remaining first photoresist 100 is performed.
  • the thickness of the glue 200 is smaller than the thickness of the second photoresist 200 on the corresponding partial drain region F and the pixel electrode region G.
  • the second photoresist 200 is ashed, because the thickness of the second photoresist 200 in the partial drain region F and the pixel electrode region G is greater than the second photoresist 200 above the first photoresist 100.
  • the thickness of the second photoresist 200 capable of retaining a portion of the drain region F and the pixel electrode region G after ashing, thereby graying out the second photoresist 200 over the first photoresist 100, so that the first The pixel electrode metal film over the photoresist 100 is exposed, as shown in FIG. 7, and the exposed metal film of the pixel electrode is etched, as shown in FIG.
  • Step 3.4 stripping the remaining first photoresist 100 and the second photoresist 200 to form the passivation layer 6 and the pixel electrode 7, and finally forming an array substrate, as shown in FIG.
  • the above manufacturing process uses only one mask in the step 3 to make the passivation layer and the pixel electrode, and reduces the mask once compared with the prior art, together with the mask in steps 1 and 2, a total of three masks, and only in step 2
  • a grayscale masking technique or a halftone masking technique which reduces the cost and improves the yield.
  • FIG. 9 is a cross-sectional view taken along line AA of FIG. 10
  • the array substrate comprising: a gate line formed on the glass substrate 1.
  • the pixel unit includes a thin film transistor and a pixel electrode 7.
  • the thin film transistor further includes a gate electrode 2 and a gate insulating layer 3. Active layer 4, source/drain 5.
  • the gate insulating layer 3 is located above the gate line 8 and the gate electrode 2.
  • the pixel electrode 7 directly overlies the gate insulating layer 3 and is connected to the source/drain 5 of the thin film transistor. Since the pixel electrode 7 directly covers the gate insulating layer 3, a two-layer structure of a gate insulating layer and a passivation layer is formed between the conventional pixel electrode and the glass substrate, which is advantageous for improving transmittance.
  • Embodiments of the present invention also provide a display device including the array substrate of Embodiment 2 above.
  • the display device can be: a liquid crystal panel, an electronic paper, an OLED panel, a liquid crystal television, a liquid crystal display, a digital photo frame, a mobile phone, a tablet computer, and the like, or any display product or component.
  • the method for fabricating an array substrate according to an embodiment of the present invention achieves the purpose of forming an array substrate by using only three times of masks by combining the passivation layer and the pixel electrode twice, and using only one gray in the entire manufacturing process. Degree mask technology reduces costs and improves yield.
  • the conventional pixel electrode and the glass substrate have two layers of a gate insulating layer and a passivation layer.
  • the pixel electrode of the array substrate fabricated by the method according to the embodiment of the present invention is directly on the gate insulating layer, so the array substrate structure is favorable for improving. Transmittance.
  • the production method includes the following steps:
  • step S1 comprises: forming a gate metal film on the transparent insulating substrate;
  • the exposed gate metal film is etched away and the remaining photoresist is stripped to form a pattern including the gate and gate lines.
  • step S2 includes Includes:
  • a gate insulating layer film, an active layer film, and a source/drain metal film on the substrate forming the pattern including the gate electrode and the gate line, and coating a photoresist on the source/drain metal film;
  • the remaining photoresist is stripped to form a gate insulating layer, an active layer pattern, a source/drain pattern, and a data line pattern.
  • step S3 comprises:
  • the glue completely reserved area corresponds to an area outside the region where the photoresist is not completely retained
  • the first photoresist of the passivation layer, the second photoresist thickness d above the first photoresist, and the second portion corresponding to the partial drain region and the pixel electrode region The thickness of the photoresist;
  • the remaining first photoresist and the second photoresist are stripped to form a pixel electrode pattern.
  • an array substrate comprising: a gate line formed on an insulating substrate, a gate insulating layer, a data line, and a pixel unit formed between the gate line and the data line, the pixel unit including a thin film transistor and a pixel electrode
  • the gate insulating layer is located above the gate line and the gate of the thin film transistor, wherein the pixel electrode is located above the gate insulating layer and is connected to a drain of the thin film transistor.
  • a display device comprising the array substrate according to (7) or (8).

Landscapes

  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

一种阵列基板制作方法及阵列基板和显示装置，阵列基板制作方法包括以下步骤：S1：在绝缘基板（1）上形成包括栅极（2）和栅线的图形；S2：在经过步骤S1之后的基板上形成栅绝缘层（3）、有源层图形（4）、源/漏极（5）和数据线图形；S3：在经过步骤S2之后的基板上通过一次掩模工艺形成钝化层图形及像素电极图形，使像素电极图形与源/漏极图形接触，且覆盖在栅绝缘层（3）上。该阵列基板制作方法仅使用三次掩模工艺，且只使用了一次灰度掩模技术，降低了成本，提高了良品率；根据该方法制作的阵列基板的像素电极直接位于栅绝缘层之上，这种阵列基板结构有利于提高透过率。

Description

阵列基板及其制作方法、 显示装置 技术领域
本发明的实施例涉及一种阵列基板及其制作方法、 显示装置。 背景技术
随着液晶的使用越来越广泛， 液晶面板的生产竟争也日趋激烈， 成本的 降低对于液晶生产来说至关重要。 目前大部分的 TFT面板制作工艺是 4mask 或者 5mask技术 (掩模工艺） ， 即需要通过 4次或者 5次曝光显影才能达到 要求，而目前 TFT的制作工艺中花费最大，所需要时间最长的就是显影曝光， 因此降低 mask的次数对于成本的降低是有着重要意义的。 传统的 3mask工 艺一般要使用两次灰度掩模技术， 而减少灰度掩模技术对提高生产效率和产 品良品率有着一定的帮助。 发明内容
本发明的实施例提供了一种阵列基板制作方法， 包括以下步骤：
S1 : 在绝缘基板上形成包括栅极和栅线的图形；
S2: 在经过步骤 S1之后的基板上形成栅绝缘层、 有源层图形、 源 /漏极 图形和数据线图形；
S3:在经过步骤 S2之后的基板上通过一次 mask形成钝化层图形及像素 电极图形 , 使所述像素电极图形与所述源 /漏极图形接触 , 且覆盖在所述栅绝 缘层上。
其中， 所述步骤 S1具体包括：
在所述透明绝缘基板上形成一层栅金属薄膜；
在所述栅金属薄膜上涂覆光刻胶， 并通过对光刻胶的曝光、 显影保留栅 极图形区域的光刻胶；
刻蚀掉暴露出的栅金属薄膜并剥离剩余的光刻胶， 形成包括栅极和栅线 的图形。
其中， 所述步骤 S2具体包括：
在形成包括栅极和栅线的图形的基板上依次形成栅绝缘层薄膜、 有源层 薄膜及源漏极金属薄膜， 并在所述源漏极金属薄膜上涂覆光刻胶；
釆用双色调掩模板对光刻胶进行曝光显影， 保留源极区域和漏极区域对 应的光刻胶及沟道区域对应的光刻胶， 且沟道区域对应的光刻胶的厚度小于 源极区域和漏极区域对应的光刻胶；
刻蚀掉暴露出的源漏极金属薄膜和有源层薄膜， 经过灰化处理去掉所述 沟道区域对应的光刻胶， 并刻蚀源漏金属薄膜形成沟道；
剥离剩余的光刻胶形成栅绝缘层、有源层图形、 源 /漏极图形和数据线图 形。
其中， 所述步骤 S3具体包括：
在形成栅绝缘层、有源层图形、 源 /漏极图形和数据线图形的基板上形成 钝化层薄膜， 并在所述钝化层薄膜上涂覆第一光刻胶；
对第一光刻胶进行曝光、 显影， 形成光刻胶完全保留区域和光刻胶完全 不保留区域，所述光刻胶完全不保留区域对应部分漏极区域和像素电极区域， 所述光刻胶完全保留区域对应所述光刻胶完全不保留区域以外的区域；
通过刻蚀工序将所述光刻胶完全不保留区域中的所述钝化层薄膜去除， 以暴露出部分漏极和像素电极区域；
继续形成像素电极金属薄膜 , 并在所述像素电极金属薄膜上涂覆第二光 刻胶， 并对所述第二光刻胶进行平坦化处理， 对应所述栅极、 源 /漏极、 钝化 层上方保留所述第一光刻胶， 所述第一光刻胶上方的第二光刻胶厚度小于对 应所述部分漏极区域和所述像素电极区域上的所述第二光刻胶的厚度；
对所述第二光刻胶进行灰化处理， 暴露出所述第一光刻胶上方的像素电 极金属层，并保留所述部分漏极区域和所述像素电极区域的所述第二光刻胶； 通过刻蚀工艺去除所述第一光刻胶上方的像素电极金属层；
剥离保留的所述第一光刻胶和所述第二光刻胶， 以形成像素电极图形。 其中， 所述第二光刻胶为粘度在 2~4mpas范围内的光刻胶。
其中， 通过旋转基板的方式使所述具有流动性的光刻胶平坦化。
本发明的实施例还提供了一种阵列基板，包括形成在绝缘基板上的栅线、 栅绝缘层、 数据线及形成在所述栅线和数据线之间的像素单元， 所述像素单 元包括薄膜晶体管和像素电极， 所述栅绝缘层位于所述栅线和所述薄膜晶体 管的栅极之上， 所述像素电极位于所述栅绝缘层之上， 且与所述薄膜晶体管 的漏极连接。
其中，所述阵列基板还包括形成在所述源 /漏极和所述数据线之上的钝化 层。
本发明的实施例还提供了一种显示装置， 包括上述的阵列基板。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1是本发明实施例的阵列基板制作方法中经过第一次 mask并刻蚀形 成栅极及栅线后的基板的截面示意图；
图 2是在图 1 的基板基础上依次沉积栅绝缘层薄膜、 有源层薄膜及源 / 漏极金属薄膜后的基板的截面示意图；
图 3是在图 2的基板基础上经过第二次 mask并刻蚀形成栅绝缘层薄膜、 有源层、 源 /漏极及数据线后的基板的截面示意图；
图 4是在图 3的基板的基础上沉积钝化层薄膜， 并在钝化层薄膜上涂覆 第一光刻胶后的基板的截面示意图；
图 5是在图 4的基板的基础上经过第三次 mask并刻蚀形成钝化层图形 后的基板的截面示意图；
图 6是在图 5的基板的基础上沉积像素电极金属薄膜， 并在像素电极金 属薄膜上涂覆平坦化的第二光刻胶后的基板的截面示意图；
图 7是在图 6的基板的基础上灰化掉除像素电极区域以及像素电极图形 与源 /漏极图形接触区域以外的第二光刻胶后的基板的截面示意图；
图 8是在图 7的基板的基础上刻蚀掉暴露出的像素电极金属薄膜后的基 板的截面示意图；
图 9是在图 8的基板的基础上剥离掉剩余的第一光刻胶和第二光刻胶后 最终形成的阵列基板的截面示意图；
图 10是本发明实施例的阵列基板的平面示意图。 具体实施方式 为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
实施例 1
本实施例提供的阵列基板制作方法可以包括如下步骤：
步骤 1 , 在玻璃基板 1上形成一层栅极金属薄膜（可釆用溅射、 沉积或 旋涂等方式形成） ， 在栅极金属薄膜上涂覆光刻胶， 并通过掩模板对光刻胶 的曝光显影来保留栅极图形区域 A的光刻胶，刻蚀掉暴露出的栅极金属薄膜 并剥离剩余的光刻胶， 如图 1所示， 形成栅极 2和栅线（图中未示出栅线， 通常还形成公共电极） 。
步骤 2, 在形成栅极 2和栅线的基板上依次形成（可釆用溅射、 沉积或 旋涂等方式形成）栅绝缘层薄膜、 有源层薄膜及源 /漏极金属薄膜， 如图 2所 示， 具体通过等离子体增强化学气相沉积法（PECVD )沉积栅绝缘层薄膜及 有源层薄膜， 再使用溅射沉积源 /漏极金属薄膜。 并在源 /漏极金属薄膜上涂 覆光刻胶。 釆用双色调掩模板（灰调掩模板或半调掩模板）对光刻胶进行曝 光显影， 保留源极区域 B和漏极区域 C对应的光刻胶及沟道区域 D对应的 光刻胶， 且沟道区域 D对应的光刻胶的厚度小于源极区域 B和漏极区域 C 对应的光刻胶。 刻蚀掉暴露出的有源层薄膜及源 /漏极金属薄膜， 经过灰化处 理去掉所述沟道区域 D对应的光刻胶， 并刻蚀形成沟道。 剥离剩余的光刻胶 并形成栅绝缘层 3、 有源层 4、 源 /漏极 5和数据线（图中未示出） ， 如图 3 所示。
步骤 3 , 在形成栅绝缘层 3、 有源层 4、 源 /漏极 5和数据线的基板上只 通过一次 mask形成（可釆用溅射、 沉积或旋涂等方式形成）钝化层及像素 电极， 具体步骤如下：
步骤 3.1 , 如图 4所示， 在形成栅绝缘层 3、 有源层 4、 源 /漏极 5和数据 线的基板上通过 PECVD沉积钝化层薄膜， 并在所述钝化层薄膜上涂覆第一 光刻胶 100。 釆用掩模板对第一光刻胶 100进行曝光、 显影， 形成光刻胶完 全保留区域和光刻胶完全不保留区域， 如图 5所示， 其中光刻胶完全不保留 区域对应部分漏极区域 F (漏极与像素电极接触的区域）和像素电极区域 G, 光刻胶完全保留区域对应所述光刻胶完全不保留区域以外的区域， 即钝化层 图形区域 E。刻蚀掉部分漏极区域 F及像素电极区域 G暴露出的钝化层薄膜， 如图 5所示，这样使得部分漏极区域 F的漏极及像素电极区域 G的栅绝缘层 3 暴露出来。 刻蚀掉暴露出的钝化层薄膜后同时还保留未通过显影去除的第 一光刻胶 100。
步骤 3.2, 在经过步骤 3.1后的基板， 即图 5所示的基板上釆用溅射沉积 镀上一层像素电极金属薄膜，并在像素电极金属薄膜上涂覆第二光刻胶 200, 第二光刻胶 200为流动性较好的光刻胶， 其粘度在 2~4mpas范围内， 可通过 旋转使第二光刻胶 200平坦化。第二光刻胶 200平坦化后的基板如图 6所示， 由于步骤 3.1后（图 5 )的基板的层级结构， 平坦化后， 在保留的第一光刻胶 100上方的第二光刻胶 200厚度小于对应部分漏极区域 F和像素电极区域 G 上的第二光刻胶 200的厚度。
步骤 3.3 ,对第二光刻胶 200进行灰化处理， 由于第二光刻胶 200在部分 漏极区域 F及像素电极区域 G的厚度大于第一光刻胶 100上方的第二光刻胶 200的厚度， 因此可使得灰化后能够保留部分漏极区域 F及像素电极区域 G 的第二光刻胶 200,灰化掉第一光刻胶 100上方的第二光刻胶 200,使第一光 刻胶 100上方的像素电极金属薄膜暴露出来， 如图 7所示， 并刻蚀暴露出的 像素电极金属薄膜， 刻蚀后如图 8所示。
步骤 3.4, 剥离保留下来的第一光刻胶 100和第二光刻胶 200, 以形成钝 化层 6及像素电极 7, 最终形成阵列基板， 如图 9所示。
上述制作过程在步骤 3中制作钝化层和像素电极时只用了一次 mask,相 对于现有技术减少了一次 mask,连同步骤 1和步骤 2中的 mask,共三次 mask, 并且只有步骤 2中有一次灰度掩模技术或半调掩模技术， 降低了成本， 提高 了良品率。
实施例 2
如图 9和 10 (图 9为图 10沿 A-A向的剖面图）所示， 为按照实施例 1 所述的方法制作的阵列基板， 该阵列基板包括： 包括形成在玻璃基板 1上的 栅线 8、 栅绝缘层 3、 数据线 9及形成在栅线 8和数据线 9之间的像素单元。 像素单元包括薄膜晶体管和像素电极 7。薄膜晶体管还包括栅极 2、栅绝缘层 3、 有源层 4、 源 /漏极 5。 栅绝缘层 3位于栅线 8和栅极 2之上， 像素电极 7 直接覆盖于栅绝缘层 3之上， 且与薄膜晶体管的源 /漏极 5连接。 由于像素电 极 7直接覆盖于栅绝缘层 3之上， 相对于传统的像素电极与玻璃基板间有栅 绝缘层和钝化层两层结构， 有利于提高透过率。
实施例 3
本发明的实施例还提供了一种显示装置， 该显示装置包括上述实施例 2 的阵列基板。 该显示装置可以为： 液晶面板、 电子纸、 OLED面板、 液晶电 视、 液晶显示器、 数码相框、 手机、 平板电脑等任何具有显示功能的产品或 部件。
根据本发明实施例的阵列基板制作方法通过将钝化层和像素电极两次 mask合并成一次， 达到仅使用三次 mask就能制成阵列基板的目的， 同时在 整个制作过程中只使用了一次灰度掩模技术， 降低了成本， 提高了良品率。 传统的像素电极与玻璃基板间有栅绝缘层和钝化层两层， 根据本发明实施例 的方法制作的阵列基板的像素电极直接位于栅绝缘层之上， 因此这种阵列基 板结构有利于提高透过率。 制作方法， 包括以下步骤：
S1 : 在绝缘基板上形成包括栅极和栅线的图形；
S2: 在经过步骤 S1之后的基板上形成栅绝缘层、 有源层图形、 源 /漏极 图形和数据线图形；
S3: 在经过步骤 S2之后的基板上通过一次掩模工艺形成钝化层图形及 像素电极图形， 使所述像素电极图形与所述源 /漏极图形接触， 且覆盖在所述 栅绝缘层上。
( 2 )如（1 )所述的阵列基板制作方法， 其中， 所述步骤 S1包括： 在所述透明绝缘基板上形成一层栅金属薄膜；
在所述栅金属薄膜上涂覆光刻胶， 并通过对光刻胶的曝光、 显影保留栅 极图形区域的光刻胶；
刻蚀掉暴露出的栅金属薄膜并剥离剩余的光刻胶， 形成包括栅极和栅线 的图形。
( 3 )如（ 1 )或（ 2 )所述的阵列基板制作方法， 其中， 所述步骤 S2包 括：
在形成包括栅极和栅线的图形的基板上依次形成栅绝缘层薄膜、 有源层 薄膜及源 /漏极金属薄膜， 并在所述源 /漏极金属薄膜上涂覆光刻胶；
釆用双色调掩模板对光刻胶进行曝光显影， 保留源极区域和漏极区域对 应的光刻胶及沟道区域对应的光刻胶， 且沟道区域对应的光刻胶的厚度小于 源极区域和漏极区域对应的光刻胶的厚度；
刻蚀掉暴露出的源 /漏极金属薄膜和有源层薄膜 ,通过灰化处理去掉所述 沟道区域对应的光刻胶， 并刻蚀源 /漏金属薄膜以形成沟道；
剥离剩余的光刻胶以形成栅绝缘层、有源层图形、 源 /漏极图形和数据线 图形。
( 4 )如（ 1 )至（ 3 )中任一项所述的阵列基板制作方法， 其中， 所述步 骤 S3包括：
在形成栅绝缘层、有源层图形、 源 /漏极图形和数据线图形的基板上形成 钝化层薄膜， 并在所述钝化层薄膜上涂覆第一光刻胶；
对第一光刻胶进行曝光、 显影， 形成光刻胶完全保留区域和光刻胶完全 不保留区域，所述光刻胶完全不保留区域对应部分漏极区域和像素电极区域， 所述光刻胶完全保留区域对应所述光刻胶完全不保留区域以外的区域；
通过刻蚀工序将所述光刻胶完全不保留区域中的所述钝化层薄膜去除， 以暴露出部分漏极和像素电极区域；
继续形成像素电极金属薄膜， 并在所述像素电极金属薄膜上涂覆第二光 刻胶，并对所述第二光刻胶进行平坦化处理，保留对应于所述栅极、源 /漏极、 钝化层的所述第一光刻胶， 所述第一光刻胶上方的第二光刻胶厚度 d、于对应 所述部分漏极区域和所述像素电极区域上的所述第二光刻胶的厚度；
对所述第二光刻胶进行灰化处理， 暴露出所述第一光刻胶上方的像素电 极金属层，并保留所述部分漏极区域和所述像素电极区域的所述第二光刻胶； 通过刻蚀工艺去除所述第一光刻胶上方的像素电极金属层；
剥离保留的所述第一光刻胶和所述第二光刻胶， 以形成像素电极图形。 ( 5 )如（4 )所述的阵列基板制作方法， 其中， 所述第二光刻胶为粘度 在 2~4mpas范围内的光刻胶。
( 6 )如（5 )所述的阵列基板制作方法， 其中， 通过旋转基板的方式使 所述具有流动性的光刻胶平坦化。
(7)—种阵列基板， 包括形成在绝缘基板上的栅线、栅绝缘层、数据线 及形成在所述栅线和数据线之间的像素单元， 所述像素单元包括薄膜晶体管 和像素电极， 所述栅绝缘层位于所述栅线和所述薄膜晶体管的栅极之上， 其 中，所述像素电极位于所述栅绝缘层之上，且与所述薄膜晶体管的漏极连接。
(8)如（7)所述的阵列基板， 其中， 所述阵列基板还包括形成在所述 源 /漏极和所述数据线之上的钝化层。
(9)一种显示装置， 其包括如（7)或（8)所述的阵列基板。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 围， 本发明的保护范围由所附的权利要求确定。

Claims

权利要求书
1、 一种阵列基板制作方法， 包括以下步骤：
S1 : 在绝缘基板上形成包括栅极和栅线的图形；
S2: 在经过步骤 S1之后的基板上形成栅绝缘层、 有源层图形、 源 /漏极 图形和数据线图形；
S3: 在经过步骤 S2之后的基板上通过一次掩模工艺形成钝化层图形及 像素电极图形， 使所述像素电极图形与所述源 /漏极图形接触， 且覆盖在所述 栅绝缘层上。
2、 如权利要求 1所述的阵列基板制作方法， 其中， 所述步骤 S1包括： 在所述透明绝缘基板上形成一层栅金属薄膜；
在所述栅金属薄膜上涂覆光刻胶， 并通过对光刻胶的曝光、 显影保留栅 极图形区域的光刻胶；
刻蚀掉暴露出的栅金属薄膜并剥离剩余的光刻胶， 形成包括栅极和栅线 的图形。
3、 如权利要求 1或 2所述的阵列基板制作方法， 其中， 所述步骤 S2包 括：
在形成包括栅极和栅线的图形的基板上依次形成栅绝缘层薄膜、 有源层 薄膜及源 /漏极金属薄膜， 并在所述源 /漏极金属薄膜上涂覆光刻胶；
釆用双色调掩模板对光刻胶进行曝光显影， 保留源极区域和漏极区域对 应的光刻胶及沟道区域对应的光刻胶， 且沟道区域对应的光刻胶的厚度小于 源极区域和漏极区域对应的光刻胶的厚度；
刻蚀掉暴露出的源 /漏极金属薄膜和有源层薄膜 ,通过灰化处理去掉所述 沟道区域对应的光刻胶， 并刻蚀源 /漏金属薄膜以形成沟道；
剥离剩余的光刻胶以形成栅绝缘层、有源层图形、 源 /漏极图形和数据线 图形。
4、如权利要求 1至 3中任一项所述的阵列基板制作方法， 其中， 所述步 骤 S3包括：
在形成栅绝缘层、有源层图形、 源 /漏极图形和数据线图形的基板上形成 钝化层薄膜， 并在所述钝化层薄膜上涂覆第一光刻胶； 对第一光刻胶进行曝光、 显影， 形成光刻胶完全保留区域和光刻胶完全 不保留区域，所述光刻胶完全不保留区域对应部分漏极区域和像素电极区域， 所述光刻胶完全保留区域对应所述光刻胶完全不保留区域以外的区域；
通过刻蚀工序将所述光刻胶完全不保留区域中的所述钝化层薄膜去除， 以暴露出部分漏极和像素电极区域；
继续形成像素电极金属薄膜 , 并在所述像素电极金属薄膜上涂覆第二光 刻胶，并对所述第二光刻胶进行平坦化处理，保留对应于所述栅极、源 /漏极、 钝化层的所述第一光刻胶， 所述第一光刻胶上方的第二光刻胶厚度 d、于对应 所述部分漏极区域和所述像素电极区域上的所述第二光刻胶的厚度；
对所述第二光刻胶进行灰化处理， 暴露出所述第一光刻胶上方的像素电 极金属层，并保留所述部分漏极区域和所述像素电极区域的所述第二光刻胶； 通过刻蚀工艺去除所述第一光刻胶上方的像素电极金属层；
剥离保留的所述第一光刻胶和所述第二光刻胶， 以形成像素电极图形。
5、如权利要求 4所述的阵列基板制作方法， 其中， 所述第二光刻胶为粘 度在 2~4mpas范围内的光刻胶。
6、如权利要求 5所述的阵列基板制作方法， 其中，通过旋转基板的方式 使所述具有流动性的光刻胶平坦化。
7、 一种阵列基板， 包括形成在绝缘基板上的栅线、栅绝缘层、 数据线及 形成在所述栅线和数据线之间的像素单元， 所述像素单元包括薄膜晶体管和 像素电极，所述栅绝缘层位于所述栅线和所述薄膜晶体管的栅极之上，其中， 所述像素电极位于所述栅绝缘层之上， 且与所述薄膜晶体管的漏极连接。
8、如权利要求 7所述的阵列基板， 其中， 所述阵列基板还包括形成在所 述源 /漏极和所述数据线之上的钝化层。
9、 一种显示装置， 其包括如权利要求 7或 8所述的阵列基板。
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