WO2014015622A1 - Tft阵列基板、制造方法及液晶显示装置 - Google Patents

Tft阵列基板、制造方法及液晶显示装置 Download PDF

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孔祥春
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    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Definitions

  • TFT array substrate manufacturing method and liquid crystal display device
  • Embodiments of the present invention relate to the field of display technologies, and in particular, to a thin film transistor (Thin
  • TFT-LCD Thin Film Transistor Liquid Crystal Display
  • the TFT-LCD includes a liquid crystal panel which is formed by a color film substrate and an array substrate, and has the characteristics of small size, low power consumption, no radiation, and the like, and has a dominant position in the current flat panel display market.
  • Embodiments of the present invention provide a TFT array substrate, a manufacturing method, and a liquid crystal display device, which solve the prior art process of using a color film substrate and an array substrate to form a box, and if in the process of the box, a little careless This causes a defect in the liquid crystal panel, increases the probability of occurrence of defects, and, under the action of an external force, the liquid crystal panel formed by the cartridge is liable to cause a misalignment between the color filter substrate and the array substrate, so that the display effect is remarkably lowered.
  • a TFT array substrate including a substrate, and a gate line, a data line, a pixel electrode, a thin film transistor TFT, and a passivation layer under the pixel electrode formed on the substrate, and a gate of the TFT
  • the gate lines are connected, the source of the TFT is connected to the data line, the drain of the TFT is connected to the pixel electrode, and the pixel electrode and the TFT form a sub-pixel
  • the array substrate further includes : a color filter layer, the color filter layer is formed on the substrate In the region of the pixel electrode, the color filter layer includes a first filter layer, a second filter layer, and a third filter layer, wherein each filter layer has a primary color and is disposed in the passivation layer Between the layer and the pixel electrode or above the pixel electrode; the first filter layer, the second filter layer and the third filter layer are respectively disposed corresponding to three adjacent sub-pixels The three adjacent sub-pixels constitute one pixel.
  • an embodiment of the present invention further provides a method for fabricating a TFT array substrate, including: a gate having a gate line, a gate connected to the gate line, a data line, a source, a drain, an active layer, and a trench Forming a passivation layer and a first resin layer on the substrate of the pattern of the track structure, forming a pattern of the passivation layer contact hole and the first filter layer by a patterning process; having the passivation layer contact hole and the first Forming a transparent conductive layer and a second resin layer on the substrate of the pattern of the filter layer, forming a pattern of three pixel electrodes and a second filter layer by a patterning process; on the substrate having the pattern of the pixel electrode and the second filter layer Forming a third resin layer, forming a pattern of the third filter layer by a patterning process; wherein, the first resin layer, the second resin layer, and the third resin layer are resin layers having three different primary colors;
  • an embodiment of the present invention further provides a method for fabricating a TFT array substrate, including: a gate having a gate line, a gate connected to the gate line, a data line, a source, a drain, an active layer, and a trench Forming a passivation layer and a first resin layer on the substrate of the pattern of the track structure, forming a pattern of the passivation layer contact hole and the first filter layer by a patterning process; having the passivation layer contact hole and the first Forming a second resin layer on the substrate of the pattern of the filter layer, forming a pattern of the second filter layer by a patterning process; forming a transparent conductive layer and a third resin layer sequentially on the pattern substrate having the second filter layer; Forming a pattern of three pixel electrodes and a third filter layer by a patterning process; wherein the first resin layer, the second resin layer, and the third resin layer are resin layers having three different primary colors;
  • the first filter layer, the second filter layer, and the third filter layer correspond to
  • an embodiment of the present invention further provides a method for fabricating a TFT array substrate, including: a gate having a gate line, a gate connected to the gate line, a data line, a source, a drain, an active layer, and a trench Forming a passivation layer and a first resin layer on the substrate of the pattern of the track structure, forming a pattern of the passivation layer contact hole and the first filter layer by a patterning process; the contact hole having the passivation layer and the first Forming a second resin layer on the substrate of the pattern of the filter layer, forming a pattern of the second filter layer by a patterning process; forming a third resin layer on the substrate having the pattern of the second filter layer, formed by a patterning process a pattern of a third filter layer; a transparent conductive layer is formed on the substrate having the pattern of the third filter layer, and a pattern of three pixel electrodes is formed by a patterning process; wherein the first resin layer, the first The two resin layers and the third resin
  • an embodiment of the present invention further provides a method for fabricating a TFT array substrate, including: a gate having a gate line, a gate connected to the gate line, a data line, a source, a drain, an active layer, and a trench Forming a transparent conductive layer and a first resin layer on the substrate of the pattern of the contact structure of the passivation layer, forming a pattern of three pixel electrodes and a first filter layer by a patterning process; having the pixel electrode and the first Forming a second resin layer on the substrate of the pattern of the filter layer, and forming a pattern of the second filter layer by a patterning process;
  • an embodiment of the present invention further provides a liquid crystal display device including any of the above TFT array substrates.
  • the TFT array substrate, the manufacturing method and the liquid crystal display device provided by the embodiments of the present invention have the color film structure disposed inside the TFT array substrate in the form of a color filter layer, and are integrated with the TFT array substrate, thereby effectively improving the pair.
  • the defectiveness of the box improves the display quality of the liquid crystal panel, and solves the process of using the color film substrate and the array substrate to the box in the prior art. If the cartridge is in the process, a slight inadvertent result in the liquid crystal panel. Poor, the probability of occurrence of defects is increased, and the liquid crystal panel formed by the cartridge is liable to cause a misalignment between the color filter substrate and the array substrate under the action of an external force, so that the display effect is remarkably lowered.
  • FIG. 1 is a top plan view of a TFT array substrate according to an embodiment of the present invention.
  • FIG. 2(a) is a cross-sectional view of the array substrate taken along line AA of FIG. 1 according to an embodiment of the present invention
  • 2(b) is a cross-sectional view of the array substrate taken along line AA of the embodiment of the present invention
  • FIG. 2(c) is a cross-sectional view of the array substrate taken along line AA of the embodiment of the present invention
  • FIG. 3 is a schematic structural view of the substrate after the step 3011 is completed in the method for fabricating the TFT array substrate according to the embodiment of the present invention
  • Figure 3 (b) is a cross-sectional view of the substrate taken along line A-A in Figure 3 (a);
  • FIG. 4(a) is a cross-sectional view of a substrate during a step of performing step 3012 in a method of fabricating a TFT array substrate according to an embodiment of the present invention
  • 4(b) is a plan view of a substrate in the process of performing step 3012 in the method of fabricating the TFT array substrate according to the embodiment of the present invention
  • 4(c) is a cross-sectional view showing the substrate after completion of step 3012 in the method of fabricating the TFT array substrate according to the embodiment of the present invention
  • 5(a) is a cross-sectional view of a substrate during a step of performing step 3013 in a method of fabricating a TFT array substrate according to an embodiment of the present invention
  • Figure 5 (b) is a cross-sectional view of the substrate in the process of performing the step 3013 in the method of fabricating the TFT array substrate according to the embodiment of the present invention
  • Figure 5 (c) is a cross-sectional view showing the substrate after the completion of step 3013 in the method of fabricating the TFT array substrate according to the embodiment of the present invention
  • FIG. 6 is a cross-sectional view of the substrate after the step 302 is completed in the method of fabricating the TFT array substrate according to the embodiment of the present invention
  • FIG. 7 is a cross-sectional view of the substrate after the step 303 is completed in the method of fabricating the TFT array substrate according to the embodiment of the present invention.
  • Figure 8 is a cross-sectional view showing the substrate after the step 304 is completed in the method of fabricating the TFT array substrate according to the embodiment of the present invention.
  • the TFT array substrate provided by the embodiment of the present invention includes a substrate 1 , and a gate line 2 and a data line 3 formed on the substrate and connected to the gate line 2 .
  • a gate 4 a source 5, a drain 6, a gate insulating layer 8, an active layer 9, a passivation layer 11, and a pixel electrode 12, wherein the gate lines 2 and the data lines 3 perpendicular to each other define a sub-pixel region,
  • a TFT is formed by the gate 4, the source 5, the drain 6, the gate insulating layer 8, and the active layer 9.
  • the gate 4 of the TFT is connected to the gate line 2, and the source 5 of the TFT is connected to the data line 3.
  • the drain 6 of the TFT is connected to the pixel electrode 12, the TFT and the pixel electrode 12 are formed in the sub-pixel region, and the TFT and the pixel electrode 12 form one sub-pixel; the gate line 2 is responsible for providing an on or off signal to the TFT, and the data line 3 A data signal is supplied to the pixel electrode 12.
  • the TFT array substrate provided in this embodiment further includes a color filter layer formed in a region corresponding to the pixel electrode 12, wherein the color filter layer includes three primary color filter layers: The light layer 18, the second filter layer 19, and the third filter layer 20, a filter layer of each primary color is disposed between the passivation layer 11 and the pixel electrode 12 or above the pixel electrode 12, The first filter layer 18, the second filter layer 19, and the third filter layer 20 are correspondingly disposed in three adjacent sub-pixel regions, and the three adjacent sub-pixels constitute one pixel.
  • Each of the sub-pixels corresponds to a filter layer formed with a primary color, and the array substrate may include a plurality of pixels composed of three adjacent sub-pixels.
  • the filter layers of the three primary colors may include a red filter layer, a green filter layer, and a blue filter layer; the first filter layer, the second filter layer, and the The third filter layer is a filter layer of three different primary colors.
  • the TFT array substrate provided by the embodiment of the present invention has the color film structure disposed in the interior of the TFT array substrate in the form of a color filter layer, and is integrated with the TFT array substrate, thereby effectively improving the defects caused by the pair of boxes, and improving the
  • the display quality of the liquid crystal panel solves the color film substrate used in the prior art
  • the process of pairing the substrate with the array substrate if in the process of the box, a slight inadvertent result in the failure of the liquid crystal panel, increasing the probability of occurrence of defects, and the liquid crystal panel formed by the box is easy to be subjected to an external force.
  • the problem of dislocation of the color filter substrate and the array substrate causes a significant decrease in display effect.
  • a filter layer of at least one primary color of the color filter layer is disposed between the passivation layer 11 and the pixel electrode 12, A filter layer of a base color other than the filter layer of the at least one primary color in the color filter layer is disposed over the pixel electrode.
  • the filter layers of the three primary colors of the color filter layer that is, the first filter layer 18, the second filter layer 19, and the third filter layer 20, Both are disposed above the pixel electrode.
  • the first filter layer 18 and the second filter layer 19 are disposed between the passivation layer 11 and the pixel electrode 12,
  • the third filter layer 20 is disposed over the pixel electrode 12.
  • the first filter layer 18 is disposed between the passivation layer 11 and the pixel electrode 12, the second filter layer 19 and the third filter, as shown in FIG. 2(c)
  • a layer 20 is disposed over the pixel electrode 12.
  • the filter layers of the three primary colors of the color filter layer that is, the first filter layer 18, the second filter layer 19, and the third filter layer 20, Both are disposed between the passivation layer 11 and the pixel electrode 12.
  • the source 5 and the drain 6 of the TFT are below Both are provided with an ohmic contact layer 10.
  • light shielding strips 17 are provided on both sides of the data line 3.
  • a color filter layer is provided between the passivation layer 11 and the pixel electrode 12 and above the pixel electrode 12.
  • a filter layer of three primary colors in the process of manufacturing the TFT array substrate, the resin layer forming the filter layer can be used as a photoresist, that is, a pattern of the filter layer is directly formed by a process of exposure and development, thereby The subsequent stripping process is not required, so that the TFT array substrate having the color film structure built therein can be completed with fewer preparation steps, and the manufacturing process steps are simple.
  • the embodiment of the present invention further provides a liquid crystal display device comprising the TFT array substrate shown in FIG. 1 and FIGS. 2(a) to 2(d).
  • the color film structure is placed in the interior of the TFT array substrate in the form of a color filter layer, and integrated with the TFT array substrate, thereby effectively improving the box.
  • the resulting defect improves the display quality of the liquid crystal panel, and solves the prior art process of using the color film substrate and the array substrate to the cartridge. If the cartridge is inadvertently caused, the liquid crystal panel may be defective. The probability of occurrence of defects is increased, and the liquid crystal panel formed by the cartridge is liable to cause a misalignment between the color filter substrate and the array substrate under the action of an external force, so that the display effect is significantly lowered.
  • Embodiment 2 Embodiment 2
  • Embodiments of the present invention provide a method of fabricating the TFT array substrate shown in FIG. 2(a), including the following steps:
  • a passivation layer and a first resin layer sequentially forming a passivation layer and a first resin layer on a substrate having a gate line, a gate connected to the gate line, a data line, a source, a drain, an active layer, and a pattern of a channel structure,
  • the patterning process forms a pattern of the passivation layer contact holes and the first filter layer.
  • the step 301 specifically includes:
  • a metal film of 500 A to 5000 A is deposited on the substrate 1 by, for example, magnetron sputtering or thermal evaporation.
  • a pattern including the gate line 2 and the gate electrode 4 is formed by the first mask process.
  • the material of the metal thin film may be a metal such as tungsten, titanium, molybdenum, aluminum, tantalum, aluminum-nickel alloy, molybdenum-tungsten alloy, chromium or copper, or a combination of the above materials; Glass, quartz or other suitable materials can be used.
  • a pattern of the light-shielding strip 17 is formed while forming the gate line 2 and the pattern of the gate electrode 4 connected to the gate line, as shown in FIG. 3(a) and FIG. 3(b). .
  • a pattern of a gate insulating layer, an active layer, a source/drain, a data line, and a channel structure is formed on the substrate obtained in step 3011.
  • a film having a thickness of 1000 A to 7000 A is deposited as a gate insulating layer 8 on the substrate by a plasma enhanced chemical vapor deposition method (PECVD).
  • PECVD plasma enhanced chemical vapor deposition method
  • the gate insulating layer 8 may be oxide, nitride or oxynitride, is deposited when the reaction gas is selected may be Si3 ⁇ 4, Korea 3, N 2 or a mixed gas Si3 ⁇ 4Cl 2, Li 3, N 2 Mixed gas.
  • a semiconductor layer 13 having a thickness of 1000 A to 7000 A is deposited by chemical deposition on the substrate on which the gate insulating layer 8 is formed, and then magnetron sputtering or thermal evaporation is used.
  • the method deposits a 500 A to 5000 A source/drain metal film (not shown) on the substrate 1.
  • the reaction gas may be a mixed gas of Si 3 ⁇ 4, N 2 or a mixed gas of Si 3 ⁇ 4, Cl 2 , N 2 .
  • the semiconductor layer is an amorphous silicon film.
  • the ohmic contact layer 10 may be formed on the semiconductor layer 13 to reduce the contact resistance, which will be specifically described below.
  • a photoresist is applied on the obtained substrate, and the half-exposure region, the unexposed region, and the fully exposed region of the photoresist are exposed by using a halftone or slit gray mask.
  • the fully exposed area corresponds to a region other than the gate electrode 4
  • the half exposed area corresponds to a portion of the channel
  • the unexposed area corresponds to the source/drain and the data line area.
  • a source/drain metal film and a semiconductor layer of the exposed region forming a pattern of the active layer 9, the source 5, the drain 6 and the data line 3, as shown in FIG. 4(b) and FIG. 4(c), and then passed
  • the ashing process removes the photoresist in the half-exposed area, reveals the source/drain metal film of the channel portion, and completely etches the source/drain metal film in the half-exposed area by the second etching process, and finally A pattern of the source 5, the drain 6 and the portion of the channel 15 is formed, and finally the photoresist is stripped.
  • a pattern of a data line, a source, a drain, an active layer, and a channel structure is formed on the substrate.
  • An ohmic contact layer 10 is also optionally formed, the ohmic contact layer being located below the source and the drain, as shown in Figures 4(a) and 4(c).
  • an ohmic contact layer 10 having a thickness of 500 A to 6000 A is deposited by chemical deposition on the substrate on which the gate insulating layer 8 and the semiconductor layer 13 are formed, and the film thickness can be appropriately increased in the case where the shape of the silicon island to be formed is allowed. Then, a 500 A to 5000 A source/drain metal film is deposited on the substrate 1 by magnetron sputtering or thermal evaporation.
  • the photoresist is then applied and exposed to a halftone or slitted gray tone mask to form a half exposed area, an unexposed area, and a fully exposed area.
  • the photoresist in the half-exposed area is removed by the ashing process, the source/drain metal film of the channel portion is exposed, and the source-drain metal film of the half-exposed area is completely etched by the second etching process, and the ohmic contact is
  • the layer finally forms a pattern of the source 5, the drain 6 and the portion of the channel 15, and finally the photoresist is stripped.
  • a passivation of 1000A to 7000A is deposited on the substrate by, for example, plasma enhanced chemical vapor deposition (PECVD).
  • PECVD plasma enhanced chemical vapor deposition
  • layer 11 wherein the passivation layer may be oxide, nitride or oxynitride, corresponding to the reaction gas may be Si3 ⁇ 4, N3 ⁇ 4, N 2 or a mixed gas Si3 ⁇ 4Cl 2, N3 ⁇ 4, N 2 gas mixture.
  • a first resin layer 14 is applied on the substrate 1 on which the passivation layer 11 is deposited.
  • the first resin layer is exemplified by a red resin layer.
  • the non-exposed area A, the fully exposed area B, and the half-exposure area C are formed by exposure with a halftone or slitted gray tone mask.
  • A corresponds to the pixel area
  • B corresponds to the contact hole area
  • C corresponds to the device area and the non-red color film area.
  • the first resin layer 14 and the passivation layer 11 of the fully exposed region are completely etched away by an etching process to form a passivation layer contact hole 16, and then the first resin layer 14 of the half-exposed region is removed by an ashing process to reveal The passivation layer 11 is taken out.
  • a second resin layer is applied.
  • a green resin layer is taken as an example for detailed description, and the substrate coated with the green resin layer is exposed and developed to make only The region adjacent to the red pixel resin portion is covered with a green resin layer to form a green filter layer (i.e., the second filter layer 19), and the green resin layer of the remaining region is developed.
  • a third resin layer is applied.
  • a blue resin layer is taken as an example for detailed description, and the substrate coated with the blue resin layer is exposed and developed. Only the region adjacent to the green pixel resin portion is covered with the blue resin layer to form a blue filter layer (i.e., the third filter layer 20), and the remaining region of the blue resin layer is developed.
  • a thickness is deposited by, for example, magnetron sputtering or thermal evaporation.
  • the transparent conductive layer is a transparent conductive layer, and the transparent conductive layer may be made of indium tin oxide (ITO), indium oxide (IZO) or alumina, or may be made of other metals or metal oxides.
  • the transparent conductive layer is etched by mask patterning to form three pixel electrodes 12. The three pixel electrodes are spaced apart from each other and cover the first filter layer 18, the second filter layer 19, and the third filter layer 20, respectively, so that the three green lights are located at the pixel electrode and the passivation layer. between.
  • Embodiment 3 Embodiment 3
  • Embodiments of the present invention provide a method of fabricating the TFT array substrate shown in FIG. 2(b), including the following steps:
  • a passivation layer and a first resin layer sequentially on a substrate having a gate line, a gate connected to the gate line, a data line, a source, a drain, an active layer, and a channel structure,
  • the patterning process forms a pattern of the passivation layer contact holes and the first filter layer.
  • step 501 The specific implementation of the step 501 is the same as the foregoing step 301, and details are not described herein again.
  • step 502 The specific implementation of the step 502 is the same as the foregoing step 302, and details are not described herein again.
  • a transparent conductive layer having a thickness of 100A to 1000A is deposited by, for example, magnetron sputtering or thermal evaporation, and the transparent conductive layer may be made of indium tin oxide (ITO) or indium oxide (IZO). Alumina can also be used with other metals or metal oxides.
  • a third resin layer is applied.
  • the third resin layer is a resin film containing a blue primary color, that is, a blue resin layer, and a halftone or gray tone mask with slits is used.
  • the exposure forms an unexposed area, a fully exposed area, and a half-exposed area, and after the development, a wet etching and ashing operation is performed to obtain a blue color film portion of the third group of pixel electrodes, that is, a third filter layer.
  • the TFT array substrate shown in Fig. 2(b) is obtained.
  • the three pixel electrodes are spaced apart from each other, wherein the first and second pixel electrodes respectively cover the first filter layer 18 and the second filter layer 19, and the third filter layer 20 is located at the third On the pixel electrode.
  • Embodiment 4 Embodiments of the present invention provide a method of fabricating the TFT array substrate shown in FIG. 2(c), including the following steps:
  • a passivation layer and a first resin layer on the substrate having a gate line, a gate connected to the gate line, a data line, a source, a drain, an active layer, and a channel structure, and sequentially pass through The patterning process forms a pattern of the passivation layer contact holes and the first filter layer.
  • step 601 The specific implementation of the step 601 is the same as the foregoing step 301, and details are not described herein again.
  • a transparent conductive layer having a thickness of 100A to 1000A is deposited by magnetron sputtering or thermal evaporation, and the transparent conductive layer may be indium tin oxide (ITO), indium oxide (IZO) or oxidized.
  • ITO indium tin oxide
  • IZO indium oxide
  • Aluminum can also be used with other metals or metal oxides.
  • a second resin layer is applied, which in this embodiment is a resin film containing a green primary color, that is, a green resin layer, and is exposed by a halftone or gray tone mask with slits to form an unexposed area, completely
  • the exposed area and the half-exposed area are subjected to a wet etching and ashing operation after development, and a green color film portion of the second group of pixel electrodes, that is, a second filter layer, can be obtained.
  • a third resin layer is applied.
  • a blue resin layer is taken as an example for detailed description, and the substrate coated with the blue resin layer is exposed and developed to make only the green pixel resin. A portion of the adjacent region is covered with a blue resin layer to form a blue filter layer (i.e., a third filter layer), and the remaining region of the blue resin layer is developed.
  • the TFT array substrate shown in Fig. 2(c) is obtained.
  • the three pixel electrodes are spaced apart from each other, wherein the first pixel electrode covers the first filter layer 18, and the second filter layer 19 and the third filter layer 20 are respectively located on the second and third pixel electrodes.
  • the process of manufacturing the TFT array substrate is performed because the filter layers of the three primary colors of the color filter layer are disposed between the passivation layer and the pixel electrode and above the pixel electrode.
  • the resin layer forming the filter layer can be used as a photoresist, that is, the pattern of the filter layer can be directly formed by the process of exposure and development, so that the subsequent peeling process is not required, and thus the preparation can be performed with less.
  • the TFT array substrate with the color film structure built in the process can be completed, and the manufacturing process steps are simple.
  • the embodiment of the invention provides a method for manufacturing the TFT array substrate shown in FIG. 2( d ), which comprises the following steps:
  • a transparent conductive layer on a substrate having a gate line, a gate connected to the gate line, a data line, a source, a drain, an active layer, a channel structure, and a passivation layer contact hole.
  • the first resin layer forms a pattern of three pixel electrodes and a first filter layer by a patterning process.
  • the substrate having a gate line, a gate connected to the gate line, a data line, a source, a drain, an active layer, and a channel structure may be implemented by the above steps 3011-3012, and details are not described herein.
  • the depositing a passivation layer is specifically: depositing a passivation layer 11 having a thickness of 1000A to 7000A on the substrate by, for example, plasma enhanced chemical vapor deposition (PECVD).
  • PECVD plasma enhanced chemical vapor deposition
  • the passivation layer may be oxide, nitride or oxynitride
  • the deposition the reaction gas may be Si3 ⁇ 4, Korea 3, N 2 or a mixed gas Si3 ⁇ 4Cl 2, Li 3, N 2 gas mixture .
  • a transparent conductive layer having a thickness of 100A to 1000A is deposited by, for example, magnetron sputtering or thermal evaporation, and the transparent conductive layer may be made of indium tin oxide. ITO), indium oxide (IZO) or alumina, can also be used with other metals or metal oxides.
  • a first resin layer is applied.
  • the first resin layer is a resin film containing a red primary color, that is, a red resin layer, and is formed by exposure with a slit halftone or gray tone mask.
  • the unexposed area, the fully exposed area, and the half-exposed area are subjected to a wet etching and ashing operation after development, and a red color film portion of the first group of pixel electrodes, that is, a first filter layer, can be obtained.
  • a second resin layer is applied.
  • a green resin layer is taken as an example for detailed description, and the substrate coated with the green resin layer is exposed and developed so that only the red pixel resin portion is The adjacent region is covered with a green resin layer to form a green filter layer (i.e., the second filter layer), and the remaining region of the green resin layer is developed.
  • a layer of a third resin layer is applied.
  • a blue resin layer is taken as an example for detailed description, and the substrate coated with the blue resin layer is exposed and developed so as to be adjacent only to the green pixel resin portion. The area is covered by a blue resin layer to form a blue filter layer (ie, a third filter layer), and the remaining area The blue resin layer of the domain is developed.
  • the TFT array substrate shown in Fig. 2(d) is obtained.
  • the three pixel electrodes formed are spaced apart from each other, and finally the first filter layer 18, the second filter layer 19, and the third filter layer 20 are respectively located on the three pixel electrodes.
  • the first resin layer, the second resin layer, and the third resin layer are resin layers of three different primary colors, and the three different primary colors include red, blue, and green.
  • the first resin layer is a red resin layer
  • the second resin layer is a green resin layer
  • the third resin layer is a blue resin layer.
  • the first resin layer and the second resin layer are described in detail.
  • the specific primary colors of the resin layer and the third resin layer are limited to the above description, and only three resin layers are required to have different primary colors, the first filter layer, the second filter layer, and the third filter.
  • the layers are correspondingly formed in three adjacent pixel electrode regions, and each of the pixel electrodes corresponds to a filter layer formed with a primary color.
  • a method for manufacturing a TFT array substrate provided by an embodiment of the present invention, the color film structure is placed inside the TFT array substrate in the form of a color filter layer, and integrated with the TFT array substrate, thereby effectively improving the defect caused by the pair of boxes.
  • the display quality of the liquid crystal panel is improved, and the process of using the color film substrate and the array substrate to the box in the prior art is solved. If the cartridge is in the process of being inadvertently caused, the liquid crystal panel is defective, and the addition is increased. The probability of occurrence of defects, and the liquid crystal panel formed by the cartridge are liable to cause a misalignment between the color filter substrate and the array substrate under the action of an external force, so that the display effect is remarkably lowered.
  • the embodiments of the present invention are mainly applied to the field of display, and are particularly suitable for a liquid crystal display panel.

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Abstract

一种TFT阵列基板、制造方法及液晶显示装置，该TFT阵列基板包括基板（1）、以及在基板（1）上形成的栅线（2）、数据线（3）、与栅线（2）相连的栅极（4）、源极（5）、漏极（6）、栅极绝缘层（8）、有源层（9）、钝化层（11）以及像素电极（12），还包括彩色滤光层，该彩色滤光层形成在对应像素电极（12）的区域，彩色滤光层包括三种基色的滤光层：第一滤光层（18）、第二滤光层（19）以及第三滤光层（20），每种基色的滤光层设置在钝化层（11）与像素电极（12）之间或者像素电极（12）之上，第一滤光层（18）、第二滤光层（19）以及第三滤光层（20）对应设置在三个相邻的子像素依次排列，该三个相邻的子像素构成一个像素，每个子像素对应形成有一种基色的滤光层。该阵列基板主要应用于显示领域，尤其适用于液晶显示面板。

Description

TFT阵列基板、 制造方法及液晶显示装置 技术领域
本发明的实施例涉及显示技术领域， 尤其涉及一种薄膜晶体管 （Thin
Film Transistor, TFT ) 阵列基板、 制造方法及液晶显示装置。 背景技术
利用薄膜晶体管来产生电压以控制液晶转向的显示器， 叫做薄膜晶体管 液晶显示器 （Thin Film Transistor Liquid Crystal Display , 以下简称为 TFT-LCD )。 TFT-LCD包括液晶面板， 液晶面板由彩膜基板以及阵列基板对 盒而成， 具有体积小、 功耗低、 无辐射等特点， 在当前的平板显示器市场占 了主导地位。
在实现本发明的过程中， 发明人发现， 现有技术中釆用彩膜基板与阵列 基板对盒的工艺， 若在对盒的过程中， 稍有不慎就会导致液晶面板的不良， 增加了不良产生的概率。 此外， 对盒形成的液晶面板在外力的作用下， 易于 造成彩膜基板与阵列基板之间的错位， 使得显示效果明显下降。 发明内容
本发明的实施例提供一种 TFT阵列基板、 制造方法及液晶显示装置， 解 决了现有技术中釆用彩膜基板与阵列基板对盒的工艺， 若在对盒的过程中， 稍有不慎就会导致液晶面板的不良， 增加了不良产生的概率， 以及， 对盒形 成的液晶面板在外力的作用下， 易于造成彩膜基板与阵列基板之间的错位， 使得显示效果明显下降的问题。
为达到上述目的， 本发明的实施例釆用如下技术方案：
一方面，提供一种 TFT阵列基板， 包括基板，以及在基板上形成的栅线、 数据线、 像素电极、 薄膜晶体管 TFT以及位于所述像素电极下方的钝化层， 所述 TFT的栅极与所述栅线相连、 所述 TFT的源极与所述数据线相连、 所 述 TFT的漏极与所述像素电极相连， 所述像素电极与所述 TFT形成一个子 像素， 该阵列基板还包括： 彩色滤光层， 所述彩色滤光层形成在基板上的对 应所述像素电极的区域， 所述彩色滤光层包括第一滤光层、 第二滤光层以及 第三滤光层， 其中每个滤光层具有一种基色且设置在所述钝化层与所述像素 电极之间或者所述像素电极之上； 所述第一滤光层、 所述第二滤光层以及所 述第三滤光层分别对应设置在三个相邻的子像素区域， 所述三个相邻的子像 素构成一个像素。
另一方面， 本发明实施例还提供一种 TFT阵列基板的制造方法， 包括： 在具有栅线、 与所述栅线相连的栅极、 数据线、 源极、 漏极、 有源层以及沟 道结构的图形的基板上依次形成钝化层和第一树脂层， 通过构图工艺形成钝 化层接触孔和第一滤光层的图形； 在具有所述钝化层接触孔和所述第一滤光 层的图形的基板上形成透明导电层和第二树脂层， 通过构图工艺形成三个像 素电极和第二滤光层的图形； 在具有像素电极和第二滤光层的图形的基板上 形成第三树脂层， 通过构图工艺形成第三滤光层的图形； 其中， 所述第一树 脂层、 所述第二树脂层以及所述第三树脂层为具有三种不同基色的树脂层； 所述第一滤光层、 所述第二滤光层以及所述第三滤光层分别对应于三个相邻 的像素电极。
另一方面， 本发明实施例还提供一种 TFT阵列基板的制造方法， 包括： 在具有栅线、 与所述栅线相连的栅极、 数据线、 源极、 漏极、 有源层以及沟 道结构的图形的基板上依次形成钝化层和第一树脂层， 通过构图工艺形成钝 化层接触孔和第一滤光层的图形； 在具有所述钝化层接触孔和所述第一滤光 层的图形的基板上形成第二树脂层， 通过构图工艺形成第二滤光层的图形； 在具有所述第二滤光层的图形基板上依次形成透明导电层和第三树脂层， 通 过构图工艺形成三个像素电极和第三滤光层的图形；其中，所述第一树脂层、 所述第二树脂层以及所述第三树脂层为具有三种不同基色的树脂层； 所述第 一滤光层、所述第二滤光层以及所述第三滤光层对应于三个相邻的像素电极。
另一方面， 本发明实施例还提供一种 TFT阵列基板的制造方法， 包括： 在具有栅线、 与所述栅线相连的栅极、 数据线、 源极、 漏极、 有源层以及沟 道结构的图形的基板上依次形成钝化层和第一树脂层， 通过构图工艺形成钝 化层接触孔和第一滤光层的图形； 在所述具有钝化层接触孔和所述第一滤光 层的图形的基板上形成第二树脂层， 通过构图工艺形成第二滤光层的图形； 在具有所述第二滤光层的图形的基板上形成第三树脂层， 通过构图工艺形成 第三滤光层的图形；在具有所述第三滤光层的图形的基板上形成透明导电层， 通过构图工艺形成三个像素电极的图形； 其中， 所述第一树脂层、 所述第二 树脂层以及所述第三树脂层为具有三种不同基色的树脂层；所述第一滤光层、 所述第二滤光层以及所述第三滤光层对应形成在三个相邻的像素电极。
另一方面， 本发明实施例还提供一种 TFT阵列基板的制造方法， 包括： 在具有栅线、 与所述栅线相连的栅极、 数据线、 源极、 漏极、 有源层、 沟道 结构、 钝化层接触孔的图形的基板上依次形成透明导电层和第一树脂层， 通 过构图工艺形成三个像素电极和第一滤光层的图形； 在具有所述像素电极和 第一滤光层的图形的基板上形成第二树脂层， 通过构图工艺形成第二滤光层 的图形；
在具有所述第二滤光层的图形基板上形成第三树脂层， 通过构图工艺形 成第三滤光层的图形； 其中， 所述第一树脂层、 所述第二树脂层以及所述第 三树脂层为具有三种不同基色的树脂层； 所述第一滤光层、 所述第二滤光层 以及所述第三滤光层对应于三个相邻的像素电极。
另一方面，本发明实施例还提供一种液晶显示装置，包括上述任一种 TFT 阵列基板。
本发明的实施例提供的 TFT阵列基板、 制造方法及液晶显示装置， 将彩 膜结构以彩色滤光层的形式置于 TFT阵列基板的内部， 与 TFT阵列基板合 为一体， 有效改善了由对盒产生的不良， 提高了液晶面板的显示质量， 解决 了现有技术中釆用彩膜基板与阵列基板对盒的工艺， 若在对盒的过程中， 稍 有不慎就会导致液晶面板的不良， 增加了不良产生的概率， 以及， 对盒形成 的液晶面板在外力的作用下， 易于造成彩膜基板与阵列基板之间的错位， 使 得显示效果明显下降的问题。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1为本发明实施例提供的 TFT阵列基板的俯视图；
图 2 ( a )为本发明实施例的阵列基板沿图 1中 A-A， 线的剖面图； 图 2 (b)为本发明另一实施例的阵列基板沿 A-A， 线的剖面图； 图 2 (c)为本发明再一实施例的阵列基板沿 A-A， 线的剖面图； 图 2 (d)为本发明又一实施例的阵列基板沿 A-A， 线的剖面图； 图 3 (a)为本发明实施例的 TFT阵列基板的制造方法中步骤 3011完成 后基板的结构示意图；
图 3 (b)为基板沿图 3 (a) 中 A-A， 线的剖面图；
图 4 (a)为本发明实施例的 TFT阵列基板的制造方法中执行步骤 3012 过程中的基板截面图；
图 4 (b)为本发明实施例的 TFT阵列基板的制造方法中执行步骤 3012 过程中的基板俯视图；
图 4 (c)为本发明实施例的 TFT阵列基板的制造方法中步骤 3012完成 后基板的剖面图；
图 5 (a)为本发明实施例的 TFT阵列基板的制造方法中执行步骤 3013 过程中的基板剖面图；
图 5 (b)为本发明实施例的 TFT阵列基板的制造方法中执行步骤 3013 过程中的基板剖面图；
图 5 (c)为本发明实施例的 TFT阵列基板的制造方法中步骤 3013完成 后基板的剖面图；
图 6为本发明实施例的 TFT阵列基板的制造方法中步骤 302完成后基板 的剖面图；
图 7为本发明实施例的 TFT阵列基板的制造方法中步骤 303完成后基板 的剖面图； 以及
图 8为本发明实施例的 TFT阵列基板的制造方法中步骤 304完成后基板 的剖面图。
附图标记：
1-基板； 2-栅线； 3-数据线； 4-栅极； 5-源极； 6-漏极； 8-栅极绝缘层； 9-有源层； 10、 欧姆接触层； 11-钝化层； 12-像素电极； 13-半导体层； 14-第 一树脂层； 15-沟道； 16-钝化层接触孔； 17-遮挡条； 18-第一滤光层； 19-第 二滤光层； 20-第三滤光层。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
实施例一
如图 1和图 2 ( a ) -2 ( d )所示， 本发明实施例提供的 TFT阵列基板， 包括基板 1 , 以及在基板上形成的栅线 2、数据线 3、与栅线 2相连的栅极 4、 源极 5、 漏极 6、 栅极绝缘层 8、 有源层 9、 钝化层 11以及像素电极 12, 其 中相互垂直的栅线 2与数据线 3定义了子像素区域， 由栅极 4、 源极 5、 漏极 6、 栅极绝缘层 8以及有源层 9构成 TFT, 该 TFT的栅极 4与栅线 2相连、 该 TFT的源极 5与数据线 3相连、该 TFT的漏极 6与像素电极 12相连， TFT 与像素电极 12形成在子像素区域当中， TFT与像素电极 12形成一个子像 素； 栅线 2负责向 TFT提供开启或关闭信号， 而数据线 3对像素电极 12提 供数据信号。
本实施例提供的 TFT阵列基板还包括彩色滤光层，该彩色滤光层形成在 对应所述像素电极 12的区域中，所述彩色滤光层包括三种基色的滤光层： 第 一滤光层 18、 第二滤光层 19以及第三滤光层 20, 每种基色的滤光层设置在 所述钝化层 11与所述像素电极 12之间或者所述像素电极 12之上，所述第一 滤光层 18、所述第二滤光层 19以及所述第三滤光层 20对应设置在三个相邻 的子像素区域， 所述三个相邻的子像素构成一个像素， 每个子像素对应形成 有一种基色的滤光层， 在阵列基板上可以包括多个由三个相邻子像素构成的 像素。
值得说明的是， 所述三种基色的滤光层可以包括红色滤光层、 绿色滤光 层以及蓝色滤光层； 所述第一滤光层、 所述第二滤光层以及所述第三滤光层 为三种不同基色的滤光层。
本发明的实施例提供的 TFT阵列基板，将彩膜结构以彩色滤光层的形式 置于 TFT阵列基板的内部， 与 TFT阵列基板合为一体， 有效改善了由对盒 产生的不良， 提高了液晶面板的显示质量， 解决了现有技术中釆用彩膜基板 与阵列基板对盒的工艺， 若在对盒的过程中， 稍有不慎就会导致液晶面板的 不良，增加了不良产生的概率， 以及，对盒形成的液晶面板在外力的作用下， 易于造成彩膜基板与阵列基板之间的错位， 使得显示效果明显下降的问题。
具体的， 如图 2 (a) -2 (c)所示， 所述彩色滤光层中至少一种基色的滤 光层设置在所述钝化层 11与所述像素电极 12之间， 所述彩色滤光层中除所 述至少一种基色的滤光层之外的其他基色的滤光层设置在所述像素电极之 上。 可选的， 如图 2 (d)所示， 所述彩色滤光层的三种基色的滤光层， 即第 一滤光层 18、 第二滤光层 19以及第三滤光层 20, 均设置在所述像素电极之 上。
进一步， 具体的， 如图 2 (b)所示， 所述第一滤光层 18和所述第二滤 光层 19设置在所述钝化层 11与所述像素电极 12之间， 所述第三滤光层 20 设置在所述像素电极 12之上。 可选的， 如图 2 (c)所述第一滤光层 18设置 在所述钝化层 11与所述像素电极 12之间 ,所述第二滤光层 19和所述第三滤 光层 20设置在所述像素电极 12之上。 可选的， 如图 2 (a)所示， 所述彩色 滤光层的三种基色的滤光层， 即第一滤光层 18、 第二滤光层 19以及第三滤 光层 20 , 均设置在所述钝化层 11与所述像素电极 12之间。
进一步的， 如图 2 (a) -2 (d)所示， 为了降低源极 5、 漏极 6与有源层 9之间的接触电阻，所述 TFT的源极 5和漏极 6的下方均设有欧姆接触层 10。
进一步的， 如图 1和图 2 (a) -2 (d)所示， 为了防止漏光， 所述数据 线 3的两侧设置有遮光条 17。
值得说明的是， 对于图 2 (b)和图 2 (c)所示的 TFT阵列基板， 由于 在钝化层 11与像素电极 12之间以及像素电极 12之上均设有彩色滤光层的三 种基色的滤光层， 在制造该 TFT阵列基板的过程中， 可以将形成滤光层的树 脂层作为光刻胶来使用， 即直接通过曝光和显影的工序形成滤光层的图形， 从而不需要再进行后续的剥离工序， 从而可以用更少的制备工序即可完成内 置有彩膜结构的 TFT阵列基板， 其制造工艺步骤简单。
对应于上述 TFT阵列基板， 本发明实施例还提供一种液晶显示装置， 包 括图 1和图 2 (a) -图 2 (d)所示的 TFT阵列基板。
本发明的实施例提供的液晶显示装置， 将彩膜结构以彩色滤光层的形式 置于 TFT阵列基板的内部， 与 TFT阵列基板合为一体， 有效改善了由对盒 产生的不良， 提高了液晶面板的显示质量， 解决了现有技术中釆用彩膜基板 与阵列基板对盒的工艺， 若在对盒的过程中， 稍有不慎就会导致液晶面板的 不良，增加了不良产生的概率， 以及，对盒形成的液晶面板在外力的作用下， 易于造成彩膜基板与阵列基板之间的错位， 使得显示效果明显下降的问题。 实施例二
本发明的实施例提供了图 2 ( a )所示的 TFT阵列基板的制造方法， 包括 以下步骤：
301、 在具有栅线、 与所述栅线相连的栅极、 数据线、 源极、 漏极、 有源 层以及沟道结构的图形的基板上依次形成钝化层和第一树脂层， 通过构图工 艺形成钝化层接触孔和第一滤光层的图形。
在本实施例中， 所述步骤 301具体包括：
3011、 用同一块掩膜板通过构图工艺在基板上形成包括栅极与栅线的图 形。
具体的， 如图 3 ( a )和图 3 ( b ) , 釆用例如磁控溅射或者热蒸发的方法 在基板 1上沉积一层 500 A至 5000 A的金属薄膜。通过第一次掩膜工艺形成 包括栅线 2、 栅电极 4的图形。 在本发明实施例中， 金属薄膜的材料可以使 用钨、 钛、 钼、 铝、 钕、 铝镍合金、 钼钨合金、 铬或铜等金属， 也可使用上 述几种材料的组合； 所述基板可釆用玻璃、 石英或者其他适合材料。
可选地， 为了防止漏光， 在形成栅线 2以及与所述栅线相连的栅极 4的 图形的同时， 还形成有遮光条 17的图形， 如图 3 ( a )和图 3 ( b ) 。
3012, 在步骤 3011得到的基板上形成栅极绝缘层、 有源层、 源 /漏极、 数据线以及沟道结构的图形。
具体的， 如图 4 ( a ) 所示， 使用等离子体加强化学气相沉积的方法 ( PECVD )在基板上沉积厚度为 1000A至 7000A的薄膜作为栅极绝缘层 8。 在一个实施例中， 栅极绝缘层 8可以选用氧化物、 氮化物或氧氮化合物， 沉 积时选用的反应气体可以为 Si¾、 丽 3、 N2的混合气体或 Si¾Cl2、 丽 3、 N2 的混合气体。
继续参考图 4 ( a ) , 在形成栅绝缘层 8的基板上用化学沉积的方法沉积 厚度为 1000A至 7000A的半导体层 13 , 然后再使用磁控溅射或者热蒸发的 方法在基板 1上沉积一层 500 A至 5000 A的源 /漏金属薄膜（未示出） 。 沉 积时， 反应气体可以是 Si¾、 N2的混合气体或 Si¾、 Cl2、 N2的混合气体。 在一个实施例中， 半导体层为非晶硅薄膜。 可选地， 可以在半导体层 13上形 成欧姆接触层 10以减少接触电阻， 这在下面将会具体说明。
接下来， 在得到的基板上涂敷光刻胶， 釆用半色调或带有狭缝的灰色调 掩模板曝光形成光刻胶的半曝光区域、 未曝光区域与完全曝光区域。 其中， 完全曝光区域对应于栅电极 4以外的其他区域， 半曝光区域对应于沟道的部 分， 未曝光区域对应于源 /漏极和数据线区域。 在显影过程完成之后， 完全曝 光区域光刻胶被完全去除， 未曝光区域的光刻胶被完全保留， 半曝光区域的 光刻胶被部分保留，通过第一次刻蚀工艺完全刻蚀掉完全曝光区域的源 /漏极 金属薄膜以及半导体层， 形成有源层 9、 源极 5、 漏极 6与数据线 3的图形， 如图 4 ( b )和图 4 ( c )所示， 然后通过灰化工艺去除掉半曝光区域的光刻胶， 显露出沟道部分的源 /漏极金属薄膜，再通过第二次刻蚀工艺完全刻蚀掉半曝 光区域的源 /漏极金属薄膜， 最终形成源极 5、 漏极 6与沟道 15部分的图形， 最后将光刻胶进行剥离。
在一个实施例中， 为了降低源极 5、 漏极 6与有源层 9之间的接触电阻， 在基板上形成数据线、 源极、 漏极、 有源层以及沟道结构的图形的同时， 还 可选地形成有欧姆接触层 10,所述欧姆接触层位于所述源极和所述漏极的下 方， 如图 4 ( a )和图 4 ( c )所示。
具体的，在形成栅绝缘层 8和半导体层 13的基板上用化学沉积的方法沉 积厚度为 500A至 6000A的欧姆接触层 10, 可以在即将形成的硅岛形貌允许 的情况下适当增加膜厚， 然后再使用磁控溅射或者热蒸发的方法在基板 1上 沉积一层 500 A至 5000 A的源 /漏金属薄膜。
然后再涂敷上光刻胶， 釆用半色调或带有狭缝的灰色调掩模板曝光形成 半曝光区域、 未曝光区域与完全曝光区域。 通过第一次刻蚀工艺完全刻蚀掉 完全曝光区域的源 /漏极金属薄膜、欧姆接触层以及半导体层，形成有源层 9、 源极 5、 漏极 6与数据线 3的图形， 然后通过灰化工艺去除掉半曝光区域的 光刻胶， 显露出沟道部分的源 /漏极金属薄膜， 再通过第二次刻蚀工艺完全刻 蚀掉半曝光区域的源漏金属薄膜、 欧姆接触层， 最终形成源极 5、 漏极 6与 沟道 15部分的图形， 最后将光刻胶进行剥离。 3013 ,在完成步骤 3012的基板上形成钝化层和第一树脂层，通过构图工 艺形成钝化层接触孔和第一滤光层。
具体的， 如图 5 ( a ) 、 5 ( b )和 5 ( c )所示， 首先， 釆用例如等离子体 加强化学气相沉积的方法（PECVD )在基板上沉积厚度为 1000A至 7000A 的钝化层 11 , 其中， 钝化层可以选用氧化物、 氮化物或氧氮化合物， 对应的 反应气体可以为 Si¾、 N¾、 N2的混合气体或 Si¾Cl2、 N¾、 N2的混合气体。
再在沉积有钝化层 11的基板 1的基础上涂敷上第一树脂层 14, 在本实 施例中， 所述第一树脂层以红色树脂层为例进行详细说明。
如图 5 ( b )所示， 釆用半色调或带有狭缝的灰色调掩模板曝光形成不曝 光区域 A、 完全曝光区域 B和半曝光区域 C。 其中 A对应于像素区域， B对 应于接触孔区域， C对应于器件区与非红色彩膜区域。 再经过干法刻蚀与灰 化过程， 在部分像素区域形成了第一滤光层 18, 即红色滤光层。 通过一次刻 蚀工艺完全刻蚀掉完全曝光区域的第一树脂层 14和钝化层 11 , 形成钝化层 接触孔 16,然后通过灰化工艺去除掉半曝光区域的第一树脂层 14,显露出钝 化层 11。
302、 在具有钝化层接触孔和第一滤光层的图形的基板上形成第二树脂 层， 通过构图工艺形成第二滤光层的图形。
具体的， 如图 6所示， 涂敷一层第二树脂层， 在本实施例中以绿色树脂 层为例进行详细说明， 对涂敷有绿色树脂层的基板进行曝光和显影操作， 使 只有与红色像素树脂部分相邻区域被绿色树脂层覆盖以形成绿色滤光层（即 第二滤光层 19 ) ， 其余区域的绿色树脂层被显影。
303、在具有第二滤光层的图形的基板上形成第三树脂层，通过构图工艺 形成第三滤光层的图形。
具体的， 如图 7所示， 涂敷一层第三树脂层， 在本实施例中以蓝色树脂 层为例进行详细说明， 对涂敷有蓝色树脂层的基板进行曝光和显影操作， 使 只有与绿色像素树脂部分相邻区域被蓝色树脂层覆盖以形成蓝色滤光层 (即 第三滤光层 20 ) ， 其余区域的蓝色树脂层被显影。
304、在具有第三滤光层的图形的基板上形成透明导电层，通过构图工艺 形成像素电极的图形。
具体的， 如图 8, 釆用例如磁控溅射或者热蒸发的方法， 沉积一层厚度 为 ΙΟΟΑ至 ΙΟΟΟΑ的透明导电层， 其中透明导电层可以釆用氧化铟锡（简称 ITO )、 氧化铟辞 ( IZO )或氧化铝辞， 也可以釆用其他金属或者金属氧化物。 通过掩膜构图将所述透明导电层刻蚀形成三个像素电极 12。该三个像素电极 相互间隔， 且分别覆盖在第一滤光层 18、 第二滤光层 19、 第三滤光层 20上， 从而使这三个绿光均位于像素电极和钝化层之间。 实施例三
本发明的实施例提供了图 2 ( b )所示的 TFT阵列基板的制造方法， 包 括以下步骤：
501、 在具有栅线、 与所述栅线相连的栅极、 数据线、 源极、 漏极、 有源 层以及沟道结构的图形的基板上依次形成钝化层和第一树脂层， 通过构图工 艺形成钝化层接触孔和第一滤光层的图形。
其中， 步骤 501的具体实现方式与上述步骤 301相同， 此处不再赘述。
502、 在具有钝化层接触孔和第一滤光层的图形的基板上形成第二树脂 层， 通过构图工艺形成第二滤光层的图形。
其中， 步骤 502的具体实现方式与上述步骤 302相同， 此处不再赘述。
503、 在具有第二滤光层的图形基板上依次形成透明导电层和第三树脂 层， 通过构图工艺形成三个像素电极和第三滤光层的图形。
具体的， 釆用例如磁控溅射或者热蒸发的方法， 沉积一层厚度为 100A 至 1000A的透明导电层， 透明导电层可以釆用氧化铟锡（简称 ITO ) 、 氧化 铟辞（IZO )或氧化铝辞， 也可以釆用其他金属或者金属氧化物。 在此基础 上涂敷上第三树脂层，在本实施例中第三树脂层为包含蓝色基色的树脂薄膜， 即蓝色树脂层，釆用带有狭缝的半色调或灰色调掩模板曝光形成不曝光区域、 完全曝光区域与半曝光区域， 在显影之后进行湿刻与灰化操作， 可以得到第 三组像素电极的蓝色彩膜部分， 即第三滤光层。
经过步骤 503后， 得到图 2 ( b )所示的 TFT阵列基板。 在该基板上， 所形成的三个像素电极相互间隔， 其中第一、 第二像素电极分别覆盖在第一 滤光层 18、 第二滤光层 19上， 第三滤光层 20位于第三像素电极上。 实施例四 本发明的实施例提供了图 2 ( c )所示的 TFT阵列基板的制造方法， 包括 以下步骤：
601、 在具有栅线、 与所述栅线相连的栅极、 数据线、 源极、 漏极、 有源 层以及沟道结构的图形的基板上依次形成钝化层和第一树脂层， 通过构图工 艺形成钝化层接触孔和第一滤光层的图形。
其中， 步骤 601的具体实现方式与上述步骤 301相同， 此处不再赘述。
602、在具有钝化层接触孔和第一滤光层的图形的基板上依次形成透明导 电层和第二树脂层，通过构图工艺将形成三个像素电极和第二滤光层的图形。
具体的， 釆用磁控溅射或者热蒸发的方法， 沉积一层厚度为 100A至 1000A的透明导电层， 透明导电层可以釆用氧化铟锡（简称 ITO ) 、 氧化铟 辞（IZO )或氧化铝辞， 也可以釆用其他金属或者金属氧化物。 在此基础上 涂敷第二树脂层，在本实施例中为包含绿色基色的树脂薄膜， 即绿色树脂层， 釆用带有狭缝的半色调或灰色调掩模板曝光形成不曝光区域、 完全曝光区域 与半曝光区域， 在显影之后进行湿刻与灰化操作， 可以得到第二组像素电极 的绿色彩膜部分， 即第二滤光层。
603、在具有像素电极和第二滤光层的图形的基板上形成第三树脂层，通 过构图工艺形成第三滤光层的图形。
具体的， 涂敷一层第三树脂层， 在本实施例中以蓝色树脂层为例进行详 细说明， 对涂敷有蓝色树脂层的基板进行曝光和显影操作， 使只有与绿色像 素树脂部分相邻区域被蓝色树脂层覆盖以形成蓝色滤光层 (即第三滤光层）， 其余区域的蓝色树脂层被显影。
步骤 603后， 得到图 2 ( c )所示的 TFT阵列基板。 所形成的三个像素电 极相互间隔， 其中第一像素电极覆盖在第一滤光层 18上， 第二滤光层 19、 第三滤光层 20分别位于第二、 第三像素电极上。
值得说明的是， 在本实施例中， 由于在钝化层与像素电极之间以及像素 电极之上均设有彩色滤光层的三种基色的滤光层，在制造该 TFT阵列基板的 过程中， 可以将形成滤光层的树脂层作为光刻胶来使用， 即直接通过曝光和 显影的工序形成滤光层的图形， 从而不需要再进行后续的剥离工序， 从而可 以用更少的制备工序即可完成内置有彩膜结构的 TFT阵列基板，其制造工艺 步骤简单。 实施例五
本发明实施例提供了图 2 ( d )所示的 TFT阵列基板的制造方法， 包括 以下步骤：
701、 在具有栅线、 与所述栅线相连的栅极、 数据线、 源极、 漏极、 有源 层、 沟道结构、 钝化层接触孔的图形的基板上依次形成透明导电层和第一树 脂层， 通过构图工艺形成三个像素电极和第一滤光层的图形。
其中， 具有栅线、 与所述栅线相连的栅极、 数据线、 源极、 漏极、 有源 层以及沟道结构的图形的基板可以通过上述步骤 3011-3012实现， 此处不再 赘述。 所述沉积一层钝化层， 具体为： 釆用例如等离子体加强化学气相沉积 的方法（ PECVD )在基板上沉积厚度为 1000A至 7000A的钝化层 11。 在一 个实施例中， 钝化层可以选用氧化物、 氮化物或氧氮化合物， 沉积时， 反应 气体可以为 Si¾、 丽 3、 N2的混合气体或 Si¾Cl2、 丽 3、 N2的混合气体。
具体的， 在图 4 ( c ) 的基础上， 釆用例如磁控溅射或者热蒸发的方法， 沉积一层厚度为 100A至 1000A的透明导电层， 透明导电层可以釆用氧化铟 锡（简称 ITO ) 、 氧化铟辞（IZO )或氧化铝辞， 也可以釆用其他金属或者 金属氧化物。 在此基础上涂敷上第一树脂层， 在本实施例中第一树脂层为包 含红色基色的树脂薄膜， 即红色树脂层， 釆用带有狭缝的半色调或灰色调掩 模板曝光形成不曝光区域、 完全曝光区域与半曝光区域， 在显影之后进行湿 刻与灰化操作， 可以得到第一组像素电极的红色彩膜部分， 即第一滤光层。
702、 在所述具有像素电极和第一滤光层的图形的基板上形成第二树脂 层， 通过构图工艺形成第二滤光层的图形。
具体的， 涂敷一层第二树脂层， 在本实施例中以绿色树脂层为例进行详 细说明， 对涂敷有绿色树脂层的基板进行曝光和显影操作， 使只有与红色像 素树脂部分相邻区域被绿色树脂层覆盖以形成绿色滤光层 (即第二滤光层）， 其余区域的绿色树脂层被显影。
703、在具有第二滤光层的图形基板上形成第三树脂层，通过构图工艺形 成第三滤光层的图形。
涂敷一层第三树脂层， 在本实施例中以蓝色树脂层为例进行详细说明， 对涂敷有蓝色树脂层的基板进行曝光和显影操作， 使只有与绿色像素树脂部 分相邻区域被蓝色树脂层覆盖以形成蓝色滤光层（即第三滤光层） ， 其余区 域的蓝色树脂层被显影。
步骤 703后， 得到图 2 ( d )所示的 TFT阵列基板。 所形成的三个像素 电极相互间隔， 最终第一滤光层 18、 第二滤光层 19、 第三滤光层 20分别位 于三个像素电极上。 在本发明的实施例中， 所述第一树脂层、 所述第二树脂层以及所述第三 树脂层为三种不同基色的树脂层， 所述三种不同基色包括红色、 蓝色以及绿 色。 在上述实施例中， 以第一树脂层为红色树脂层、 第二树脂层为绿色树脂 层、 第三树脂层为蓝色树脂层为例进行详细说明的， 但是， 第一树脂层、 第 二树脂层以及第三树脂层的具体基色并限于上述的描述， 只需要三种树脂层 具有不同基色即可， 所述第一滤光层、 所述第二滤光层以及所述第三滤光层 对应形成在三个相邻的像素电极区域， 每个像素电极对应形成有一种基色的 滤光层。
本发明的实施例提供的 TFT阵列基板的制造方法，将彩膜结构以彩色滤 光层的形式置于 TFT阵列基板的内部， 与 TFT阵列基板合为一体， 有效改 善了由对盒产生的不良， 提高了液晶面板的显示质量， 解决了现有技术中釆 用彩膜基板与阵列基板对盒的工艺， 若在对盒的过程中， 稍有不慎就会导致 液晶面板的不良， 增加了不良产生的概率， 以及， 对盒形成的液晶面板在外 力的作用下， 易于造成彩膜基板与阵列基板之间的错位， 使得显示效果明显 下降的问题。
本发明实施例主要应用于显示领域， 尤其适用于液晶显示面板。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 围， 本发明的保护范围由所附的权利要求确定。

Claims

权利要求书
1、 一种 TFT阵列基板， 包括基板， 以及在基板上形成的栅线、 数据线、 像素电极、 薄膜晶体管 TFT以及位于所述像素电极下方的钝化层， 所述 TFT 的栅极与所述栅线相连、 所述 TFT的源极与所述数据线相连、 所述 TFT的 漏极与所述像素电极相连， 所述像素电极与所述 TFT形成一个子像素， 该阵 列基板还包括：
彩色滤光层，所述彩色滤光层形成在基板上的对应所述像素电极的区域, 所述彩色滤光层包括第一滤光层、 第二滤光层以及第三滤光层， 其中每个滤 光层具有一种基色且设置在所述钝化层与所述像素电极之间或者所述像素电 极之上；
所述第一滤光层、 所述第二滤光层以及所述第三滤光层分别对应设置在 三个相邻的子像素区域， 所述三个相邻的子像素构成一个像素。
2、 根据权利要求 1所述的 TFT阵列基板， 其中， 所述第一、 第二、 第 三彩色滤光层中的至少一个滤光层设置在所述钝化层与所述像素电极之间， 其他两个滤光层设置在所述像素电极之上。
3、 根据权利要求 2所述的 TFT阵列基板， 其中， 所述第一滤光层和所 述第二滤光层设置在所述钝化层与所述像素电极之间， 所述第三滤光层设置 在所述像素电极之上。
4、 根据权利要求 2所述的 TFT阵列基板， 其中， 所述第一滤光层设置 在所述钝化层与所述像素电极之间， 所述第二滤光层和所述第三滤光层设置 在所述像素电极之上。
5、 根据权利要求 2所述的 TFT阵列基板， 其中， 所述第一、 第二、 第 三彩色滤光层均设置在所述钝化层与所述像素电极之间。
6、 根据权利要求 2所述的 TFT阵列基板， 其中， 所述第一、 第二、 第 三彩色滤光层均设置在所述像素电极之上。
7、 根据权利要求 1-6任一项所述的 TFT阵列基板， 其中， 所述 TFT的 源极和漏极的下方均设有欧姆接触层。
8、 根据权利要求 1-6任一项所述的 TFT阵列基板， 其中， 所述数据线 的两侧设置有遮光条。
9、 一种用于制造权利要求 4所述的 TFT阵列基板的制造方法， 包括： 在具有栅线、 与所述栅线相连的栅极、 数据线、 源极、 漏极、 有源层以 及沟道结构的图形的基板上依次形成钝化层和第一树脂层， 通过构图工艺形 成钝化层接触孔和第一滤光层的图形；
在具有所述钝化层接触孔和所述第一滤光层的图形的基板上形成透明导 电层和第二树脂层， 通过构图工艺形成三个像素电极和第二滤光层的图形； 在具有所述像素电极和所述第二滤光层的图形的基板上形成第三树脂 层， 通过构图工艺形成第三滤光层的图形；
其中， 所述第一树脂层、 所述第二树脂层以及所述第三树脂层为具有三 种不同基色的树脂层； 所述第一滤光层、 所述第二滤光层以及所述第三滤光 层分别对应于三个相邻的像素电极， 每个像素电极对应形成有一种基色的滤 光层。
10、 根据权利要求 9所述的方法， 其中， 在基板上形成数据线、 源极、 漏极、 有源层以及沟道结构的图形的同时， 还形成有欧姆接触层， 所述欧姆 接触层位于所述源极和所述漏极的下方。
11、根据权利要求 9或 10所述的方法， 其中， 在基板上形成栅线以及与 所述栅线相连的栅极的图形的同时， 还形成有遮光条的图形。
12、 一种用于制造权利要求 3所述的 TFT阵列基板的方法， 包括： 在具有栅线、 与所述栅线相连的栅极、 数据线、 源极、 漏极、 有源层以 及沟道结构的图形的基板上依次形成钝化层和第一树脂层， 通过构图工艺形 成钝化层接触孔和第一滤光层的图形；
在具有所述钝化层接触孔和所述第一滤光层的图形的基板上形成第二树 脂层， 通过构图工艺形成第二滤光层的图形；
在具有所述第二滤光层的图形基板上依次形成透明导电层和第三树脂 层， 通过构图工艺形成三个像素电极和第三滤光层的图形；
其中， 所述第一树脂层、 所述第二树脂层以及所述第三树脂层为具有三 种不同基色的树脂层； 所述第一滤光层、 所述第二滤光层以及所述第三滤光 层对应于三个相邻的像素电极。
13、 根据权利要求 12所述的方法， 其中， 在基板上形成数据线、 源极、 漏极、 有源层以及沟道结构的图形的同时， 还形成有欧姆接触层， 所述欧姆 接触层位于所述源极和所述漏极的下方。
14、 根据权利要求 12或 13所述的方法， 其中， 在基板上形成栅线以及 与所述栅线相连的栅极的图形的同时， 还形成有遮光条的图形。
15、 一种用于制造权利要求 5所述的 TFT阵列基板的方法， 包括： 在具有栅线、 与所述栅线相连的栅极、 数据线、 源极、 漏极、 有源层以 及沟道结构的图形的基板上依次形成钝化层和第一树脂层， 通过构图工艺形 成钝化层接触孔和第一滤光层的图形；
在所述具有钝化层接触孔和所述第一滤光层的图形的基板上形成第二树 脂层， 通过构图工艺形成第二滤光层的图形；
在具有所述第二滤光层的图形的基板上形成第三树脂层， 通过构图工艺 形成第三滤光层的图形；
在具有所述第三滤光层的图形的基板上形成透明导电层， 通过构图工艺 形成三个像素电极的图形；
其中， 所述第一树脂层、 所述第二树脂层以及所述第三树脂层为具有三 种不同基色的树脂层； 所述第一滤光层、 所述第二滤光层以及所述第三滤光 层分别对应于三个相邻的像素电极。
16、 根据权利要求 15所述的方法， 其中， 在基板上形成数据线、 源极、 漏极、 有源层以及沟道结构的图形的同时， 还形成有欧姆接触层， 所述欧姆 接触层位于所述源极和所述漏极的下方。
17、 根据权利要求 15或 16所述的方法， 其中， 在基板上形成栅线以及 与所述栅线相连的栅极的图形的同时， 还形成有遮光条的图形。
18、 一种用于制造权利要求 6所述的 TFT阵列基板的方法， 包括： 在具有栅线、 与所述栅线相连的栅极、 数据线、 源极、 漏极、 有源层、 沟道结构、钝化层接触孔的图形的基板上依次形成透明导电层和第一树脂层， 通过构图工艺形成三个像素电极和第一滤光层的图形；
在具有所述像素电极和第一滤光层的图形的基板上形成第二树脂层， 通 过构图工艺形成第二滤光层的图形；
在具有所述第二滤光层的图形基板上形成第三树脂层， 通过构图工艺形 成第三滤光层的图形；
其中， 所述第一树脂层、 所述第二树脂层以及所述第三树脂层为具有三 种不同基色的树脂层； 所述第一滤光层、 所述第二滤光层以及所述第三滤光 层分别对应于三个相邻的像素电极。
19、 根据权利要求 18所述的方法， 其中， 在基板上形成数据线、 源极、 漏极、 有源层以及沟道结构的图形的同时， 还形成有欧姆接触层， 所述欧姆 接触层位于所述源极和所述漏极的下方。
20、 根据权利要求 18或 19所述的方法， 其中， 在基板上形成栅线以及 与所述栅线相连的栅极的图形的同时， 还形成有遮光条的图形。
21、 一种液晶显示装置， 其中， 包括权利要去 1-7任一项所述的 TFT阵 列基板。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105425491A (zh) * 2016-01-05 2016-03-23 重庆京东方光电科技有限公司 一种双栅型像素结构、显示面板及显示装置
CN107086220A (zh) * 2017-04-24 2017-08-22 惠科股份有限公司 一种主动开关阵列基板及其制造方法、显示面板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101093293A (zh) * 2006-06-20 2007-12-26 瀚宇彩晶股份有限公司 触控面板及其制作方法
CN101387799A (zh) * 2007-09-13 2009-03-18 北京京东方光电科技有限公司 液晶显示器基板、液晶显示器及制造方法
CN101562189A (zh) * 2008-04-15 2009-10-21 三星电子株式会社 薄膜晶体管阵列面板和所述薄膜晶体管阵列面板的制造方法
US20100051951A1 (en) * 2008-08-26 2010-03-04 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method of the same
US20100109007A1 (en) * 2008-11-05 2010-05-06 Yun-Seok Lee Thin film transistor array panel and method for manufacturing the same
CN101789426A (zh) * 2009-01-26 2010-07-28 Nec液晶技术株式会社 薄膜晶体管阵列基板及其制造方法、和液晶显示装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100524799C (zh) * 2006-04-20 2009-08-05 中华映管股份有限公司 有源式有机发光二极管显示装置及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101093293A (zh) * 2006-06-20 2007-12-26 瀚宇彩晶股份有限公司 触控面板及其制作方法
CN101387799A (zh) * 2007-09-13 2009-03-18 北京京东方光电科技有限公司 液晶显示器基板、液晶显示器及制造方法
CN101562189A (zh) * 2008-04-15 2009-10-21 三星电子株式会社 薄膜晶体管阵列面板和所述薄膜晶体管阵列面板的制造方法
US20100051951A1 (en) * 2008-08-26 2010-03-04 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method of the same
US20100109007A1 (en) * 2008-11-05 2010-05-06 Yun-Seok Lee Thin film transistor array panel and method for manufacturing the same
CN101789426A (zh) * 2009-01-26 2010-07-28 Nec液晶技术株式会社 薄膜晶体管阵列基板及其制造方法、和液晶显示装置

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