WO2014002603A1 - 半導体装置の製造方法 - Google Patents

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弘之 北林
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住友電気工業株式会社
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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device capable of reducing contact resistance.
  • silicon carbide is being adopted as a material constituting the semiconductor device.
  • Silicon carbide is a wide band gap semiconductor having a larger band gap than silicon that has been widely used as a material constituting a semiconductor device. Therefore, by adopting silicon carbide as a material constituting the semiconductor device, it is possible to achieve a high breakdown voltage and a low on-resistance of the semiconductor device.
  • a semiconductor device that employs silicon carbide as a material has an advantage that a decrease in characteristics when used in a high temperature environment is small as compared with a semiconductor device that employs silicon as a material.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • Patent Document 1 discloses a method of manufacturing a semiconductor device by dicing a semiconductor substrate while the semiconductor substrate is fixed with an adhesive tape.
  • the contact resistance between the semiconductor substrate and the electrode may increase.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device capable of reducing contact resistance between a semiconductor substrate and an electrode.
  • the adhesion between the electrode and the protective electrode may deteriorate due to oxidation of the interface between the electrode and the protective electrode by the impurity gas.
  • the component of the impurity gas was analyzed, it was found that the main component of the impurity gas was H 2 O (water vapor). It is considered that the metal film is oxidized by the reaction of the H 2 O (water vapor) with the metal film.
  • the method for manufacturing a semiconductor device includes the following steps.
  • a semiconductor substrate having a first main surface and a second main surface facing each other is prepared.
  • the semiconductor substrate is fixed to the adhesive tape on the first main surface.
  • a semiconductor substrate fixed to the adhesive tape is disposed in the accommodation chamber.
  • the storage chamber is evacuated while maintaining the temperature of the adhesive tape at 100 ° C. or higher.
  • the temperature of the semiconductor substrate is reduced after the step of exhausting the accommodation chamber.
  • An electrode is formed on the second main surface of the semiconductor substrate after the step of reducing the temperature of the semiconductor substrate.
  • the semiconductor substrate may be fixed to the adhesive tape via another layer between the first main surface and the adhesive tape. Including.
  • a semiconductor substrate fixed to an adhesive tape is disposed in the accommodation chamber, and the accommodation chamber is evacuated while maintaining the temperature of the adhesive tape at 100 ° C. or higher.
  • water contained or adhering to the adhesive tape is evaporated to become water vapor, and the water vapor around the semiconductor substrate is removed by exhausting the water vapor from the storage chamber. Therefore, oxidation of the electrode formed on the semiconductor substrate by the water vapor can be suppressed. As a result, the contact resistance between the semiconductor substrate and the electrode can be reduced. In addition, the adhesion between the electrode and the protective electrode can be improved.
  • the H 2 O partial pressure in the storage chamber is reduced to 5 ⁇ 10 ⁇ 4 Pa or less.
  • the H 2 O effectively accommodating chamber.
  • the temperature of the adhesive tape is maintained at 120 ° C. or higher and 200 ° C. or lower in the step of exhausting the housing chamber.
  • the temperature of the pressure-sensitive adhesive tape is maintained at 120 ° C. or higher, H 2 O contained in the pressure-sensitive adhesive tape can be efficiently removed.
  • the quality change of an adhesive tape can be prevented by making an adhesive tape 200 degrees C or less.
  • the H 2 O partial pressure in the storage chamber is reduced to 1 ⁇ 10 ⁇ 4 Pa or less.
  • the H 2 O effectively accommodating chamber.
  • the semiconductor device is a silicon carbide semiconductor device.
  • a silicon carbide semiconductor device with low contact resistance can be manufactured.
  • the step of forming an electrode includes a step of forming a metal layer on the semiconductor substrate and a step of annealing the metal layer.
  • a metal layer can be alloyed and the contact resistance of a semiconductor substrate and an electrode can be reduced.
  • the step of forming the metal layer is performed by a sputtering method.
  • a metal layer can be produced with high accuracy.
  • the metal layer is formed while cooling the semiconductor substrate.
  • the adhesive tape to which the semiconductor substrate is fixed is cooled, it is possible to suppress generation of water vapor from the adhesive tape.
  • the step of forming the metal layer includes a step of transporting the semiconductor substrate to a deposition chamber provided in connection with the storage chamber, and a step of forming the metal layer on the semiconductor substrate in the deposition chamber. Forming a metal layer.
  • a metal layer having an in-plane film thickness distribution of less than 6% is formed in the step of forming the metal layer.
  • 1 is a schematic cross-sectional view schematically showing a configuration of a semiconductor device according to an embodiment of the present invention. It is a flowchart which shows schematically the manufacturing method of the semiconductor device which concerns on one embodiment of this invention. It is a flowchart which shows schematically the manufacturing method of the semiconductor device which concerns on one embodiment of this invention. It is a cross-sectional schematic diagram for demonstrating schematically the 1st process of the manufacturing method of the semiconductor device which concerns on one embodiment of this invention. It is a cross-sectional schematic diagram for demonstrating schematically the 2nd process of the manufacturing method of the semiconductor device which concerns on one embodiment of this invention.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • MOSFET 100 mainly includes substrate 10 and electrode unit 80.
  • the substrate 10 has, for example, a base substrate 11 and an epitaxial layer 20.
  • Epitaxial layer 20 has a drift region 21, a body region 22, a source region 23, and a p + region 24.
  • the base substrate 11 is made of, for example, silicon carbide (SiC), and the conductivity type is an n-type substrate.
  • Base substrate 11 contains high-concentration n-type impurities (impurities whose conductivity type is n-type), for example, N (nitrogen).
  • Body region 22 has p-type conductivity.
  • the pair of body regions 22 are formed separately from each other so as to include the main surface 10 ⁇ / b> A of the substrate 10 in the drift region 21.
  • the p-type impurity contained in the body region 22 is, for example, Al (aluminum), B (boron), etc., and has a lower concentration than that of the n-type impurity contained in the base substrate 11, for example, 1 ⁇ 10 17 cm ⁇ 3 . include.
  • the source region 23 is an n-type region having an n-type conductivity type.
  • the source region 23 includes the main surface 10 ⁇ / b> A of the substrate 10 and is formed inside each of the pair of body regions 22 so as to be surrounded by the body region 22.
  • Source region 23 contains an n-type impurity such as P (phosphorus) at a higher concentration than the n-type impurity contained in drift region 21, for example, a concentration of 1 ⁇ 10 20 cm ⁇ 3 .
  • the p + region 24 is a p-type region having a p-type conductivity type.
  • the p + region 24 is on the side opposite to the source region 23 formed inside the other body region 22 when viewed from the source region 23 formed inside one body region 22 of the pair of body regions 22.
  • the main surface 10A of the substrate 10 is formed.
  • the p + region 24 contains a p-type impurity such as Al or B at a higher concentration than the p-type impurity contained in the body region 22, for example, 1 ⁇ 10 20 cm ⁇ 3 .
  • the electrode unit 80 includes a gate oxide film 30 (insulating film) as a gate insulating film, a gate electrode 40, a pair of source electrodes 50 (source contact electrodes), an interlayer insulating film 60, a surface protective electrode 70, and a passivation. And a film 90.
  • Gate oxide film 30 is formed on main surface 10 ⁇ / b> A of substrate 10 so as to be in contact with main surface 10 ⁇ / b> A of substrate 10 and extend from the upper surface of one source region 23 to the upper surface of the other source region 23. ing.
  • Gate oxide film 30 preferably includes at least one of a silicon oxide film and a silicon nitride film, and is made of, for example, silicon dioxide (SiO 2 ).
  • the gate electrode 40 is disposed in contact with the gate oxide film 30 so as to extend from one source region 23 to the other source region 23.
  • the gate electrode 40 is made of a conductor such as polysilicon or Al.
  • the source electrode 50 extends from each of the pair of source regions 23 to the p + region 24 in a direction away from the gate oxide film 30 and is in contact with the main surface 10A of the substrate 10.
  • the interlayer insulating film 60 is provided in contact with the gate electrode 40 and the gate oxide film 30.
  • the interlayer insulating film 60 electrically insulates the gate electrode 40 and the source electrode 50 from each other.
  • the surface protection electrode 70 is formed in contact with the source electrode 50 and is made of a conductor such as Al.
  • the surface protective electrode 70 is electrically connected to the source region 23 through the source electrode 50.
  • the passivation film 90 is formed so as to extend from one surface protection electrode 70 to the other surface protection electrode 70 through the gate electrode 40.
  • the passivation film 90 is made of, for example, SiO 2 and has a function of electrically insulating the surface protection electrode 70 and the gate electrode 40 from the outside and protecting the MOSFET 100.
  • the MOSFET 100 further includes a drain electrode 15 and a back surface protective electrode 17.
  • the drain electrode 15 is formed in contact with the other main surface which is the main surface opposite to the one main surface which is the main surface on the side where the drift region 21 is formed in the base substrate 11.
  • the drain electrode 15 may be made of another material capable of making ohmic contact with the base substrate 11 such as NiSi (nickel silicon). Thereby, the drain electrode 15 is electrically connected to the base substrate 11.
  • the back surface protective electrode 17 is formed in contact with the main surface of the drain electrode 15 opposite to the base substrate 11.
  • the back surface protective electrode 17 has a laminated structure including, for example, a Ti layer, a Pt layer, and an Au layer.
  • a substrate preparation step is performed.
  • a base substrate preparation process is performed.
  • an ingot (not shown) made of 4H—SiC is sliced to prepare a base substrate 11 made of silicon carbide and having an n-type conductivity (first conductivity type).
  • epitaxial layer 20 made of, for example, silicon carbide and having an n conductivity type is formed on main surface 11A of base substrate 11 by epitaxial growth.
  • step (S20: FIG. 2) an upper surface element structure forming step is performed.
  • this step (S20: FIG. 2) the intermediate semiconductor in which the upper surface element structure 12 is formed on the base substrate 11 by performing the steps (S21: FIG. 3) to (S28: FIG. 3) described below.
  • a substrate 16 (see FIG. 10) is prepared.
  • an ion implantation step is performed.
  • Al (aluminum) ions are implanted into a region including the main surface 10A of the substrate 10, whereby the conductivity type is formed in the epitaxial layer 20.
  • a p-type (second conductivity type) body region 22 is formed.
  • P (phosphorus) ions are implanted into the body region 22 at a depth shallower than the implantation depth of the Al ions, thereby forming the source region 23 having an n-type conductivity.
  • Al ions are further implanted into the body region 22 to form a p + region 24 having a depth equivalent to that of the source region 23 while being adjacent to the source region 23 and having a conductivity type of p type. Is done.
  • a region where none of the body region 22, the source region 23, and the p + region 24 is formed becomes the drift region 21.
  • an activation annealing step is performed as a step (S22: FIG. 3).
  • the impurities introduced in the step (S21: FIG. 3) are activated by heating the substrate 10.
  • desired carriers are generated in the region where the impurity is introduced.
  • a gate oxide film forming step is performed.
  • this step (S23: FIG. 3) referring to FIG. 6, for example, by heating substrate 10 in an atmosphere containing oxygen, a gate oxide film made of SiO 2 (silicon dioxide) to cover main surface 10A 30 is formed.
  • SiO 2 silicon dioxide
  • a gate electrode forming step is performed.
  • a gate electrode 40 made of polysilicon containing impurities is formed on the gate oxide film 30 by LPCVD (Low Pressure Chemical Vapor Deposition). Is done.
  • interlayer insulating film forming step is performed.
  • interlayer insulating film 60 made of SiO 2 is formed so as to cover gate oxide film 30 and gate electrode 40 by, for example, P (Plasma) -CVD. Is done.
  • a source electrode forming step is performed.
  • this step (S26: FIG. 3) referring to FIG. 9, first, interlayer insulating film 60 and gate oxide film 30 are removed in a region where source electrode 50 is to be formed, and source region 23 and p + region 24 are formed. An exposed area is formed.
  • a metal layer (not shown) made of, for example, Ni, NiSi, TiSi, or TiAlSi is formed in the region by, for example, sputtering. Then, by heating the metal layer, at least a part of the metal layer is silicided, and the source electrode 50 is formed.
  • a surface protective electrode forming step is performed.
  • surface protective electrode 70 in contact with source electrode 50 is formed.
  • a first electrode layer (not shown) made of Ta, TaN, Ti, TiN, or TiW is formed on the source electrode 50 by, for example, sputtering.
  • a second electrode layer (not shown) made of Al, AlSi or AlSiCu is formed on the first electrode layer.
  • the surface protective electrode 70 having a structure in which the electrode layers are laminated is formed.
  • the first electrode layer may have a structure in which electrode layers made of Ta and TaN are stacked.
  • a passivation film forming step is performed.
  • a passivation film 90 made of SiO 2 is formed so as to cover the surface protective electrode 70 by, for example, a CVD method.
  • the intermediate semiconductor substrate 16 having the first main surface 16A and the second main surface 16B facing each other is prepared.
  • a frame pasting step is performed.
  • the first main surface 16A on the upper surface element structure 12 side of the intermediate semiconductor substrate 16 is attached to the adhesive tape 1, whereby the intermediate semiconductor The substrate 16 is supported by the adhesive tape 1.
  • a ring frame 2 made of an annular metal is prepared.
  • the adhesive tape 1 is attached to and held by the ring frame 2 so as to close the hole penetrating the ring frame 2. By holding the adhesive tape 1 on the ring frame 2 in this manner, the flatness of the adhesive tape 1 is ensured.
  • the intermediate semiconductor substrate 16 is affixed to the adhesive tape 1 such that the first main surface 16A on the upper surface element structure 12 side contacts the adhesive surface of the adhesive tape 1.
  • the intermediate semiconductor substrate 16 is held at a position surrounded by the inner peripheral surface of the ring frame 2 in a state of being attached to the adhesive tape 1.
  • the intermediate semiconductor substrate 16 is fixed to the adhesive tape 1 on the first main surface 16A.
  • the adhesive tape 1 what has various structures is employable, For example, the thing using polyester for a base material, an acrylic adhesive for an adhesive, and polyester for a separator is employable.
  • the adhesive tape may contain or adsorb H 2 O molecules.
  • a tape whose adhesive force is reduced by irradiating energy rays such as ultraviolet rays is used.
  • the material whose adhesive strength is reduced by irradiating energy rays include ultraviolet curable resins.
  • a tape whose adhesive strength is reduced by being heated may be used as the adhesive tape 1, a tape whose adhesive strength is reduced by being heated may be used.
  • An example of a material whose adhesive strength is reduced by being heated is a thermosetting resin.
  • a back grinding step is performed.
  • the second main surface 16B on the base substrate 11 side of the intermediate semiconductor substrate 16 is ground while the intermediate semiconductor substrate 16 is supported by the adhesive tape 1.
  • the main surface of the adhesive tape 1 opposite to the side holding the intermediate semiconductor substrate 16 is pressed by the pressing member 13 in the axial direction of the ring frame 2.
  • the adhesive tape 1 is elastically deformed and detached from a position where at least the second main surface 16B of the intermediate semiconductor substrate 16 held by the adhesive tape 1 is surrounded by the inner peripheral surface of the ring frame 2.
  • the second main surface 16B of the intermediate semiconductor substrate 16 is pressed against a grinding surface of a grinding device such as a grinding machine (not shown), whereby the base substrate 11 is ground, and the intermediate semiconductor substrate 16 is formed as shown in FIG. Thinned to a desired thickness.
  • a tape replacement process may be performed.
  • the step (S40) is completed and the pressing of the pressure-sensitive adhesive tape 1 by the pressing member 13 is finished, the pressure-sensitive adhesive tape 1 is replaced.
  • the adhesive tape 1 that may be damaged due to elastic deformation or the like in the above step (S40: FIG. 2), problems caused by the damage of the adhesive tape 1 can be avoided in advance.
  • a semiconductor substrate placement step is performed as a step (S50: FIG. 2).
  • the intermediate semiconductor substrate 16 fixed to the adhesive tape 1 is disposed in the accommodation chamber 31.
  • a vacuum pump is connected to the storage chamber 31 so that the gas in the storage chamber 31 can be exhausted.
  • a degassing heat treatment process is performed as a process (S60: FIG. 2).
  • the gas existing in the storage chamber 31 is exhausted by exhausting the storage chamber 31 while heating the adhesive tape 1 and the intermediate semiconductor substrate 16 to, for example, 100 ° C. or more with a heater.
  • the H 2 O partial pressure in the storage chamber is reduced to 5 ⁇ 10 ⁇ 4 Pa or less, more preferably 1.5 ⁇ 10 ⁇ 4 Pa or less.
  • the temperature of the adhesive tape 1 and the intermediate semiconductor substrate 16 is maintained at 120 ° C. or higher and 200 ° C. or lower.
  • the temperature of the adhesive tape 1 and the intermediate semiconductor substrate 16 is preferably maintained at 140 ° C. or higher and 180 ° C. or lower, and more preferably 150 ° C. or higher and 170 ° C. or lower. .
  • a semiconductor substrate cooling step is performed as a step (S70: FIG. 2). Specifically, after the step of exhausting the storage chamber 31 while holding the intermediate semiconductor substrate 16 and the adhesive tape 1 at 100 ° C. or higher, heating of the intermediate semiconductor substrate 16 and the adhesive tape 1 is stopped, The temperature of the adhesive tape 1 is reduced from a temperature of 100 ° C. or higher to room temperature.
  • the intermediate semiconductor substrate 16 and the adhesive tape 1 may be forcibly cooled by a cooling mechanism (not shown) or may be cooled by natural cooling.
  • the back electrode forming step includes a step of forming the metal layer 14 on the intermediate semiconductor substrate 16 and a step of annealing the metal layer 14.
  • a metal layer forming step is performed as a step (S80: FIG. 2).
  • the intermediate semiconductor substrate 16 cooled in the step (S70: FIG. 2) is moved from the storage chamber 31 of the film forming apparatus 34 to the storage chamber 31 and the connecting portion. It moves to the film forming chamber 32 connected by 33.
  • the intermediate semiconductor substrate 16 moves from the storage chamber 31 through the connection portion 33 to the film formation chamber 32 in a state where the storage chamber 31, the connection portion 33, and the film formation chamber 32 are exhausted.
  • metal layer 14 made of, for example, NiSi is formed on second main surface 16 ⁇ / b> B of intermediate semiconductor substrate 16 in a state where intermediate semiconductor substrate 16 is supported by adhesive tape 1 in film formation chamber 32. Is formed. The formation of the metal layer 14 is performed after the step of reducing the temperature of the intermediate semiconductor substrate 16.
  • the metal layer 14 may be TiAlSi, for example. Formation of the metal layer 14 is preferably performed by a sputtering method. The formation of the metal layer 14 may be performed by vapor deposition.
  • the in-plane film thickness distribution of the metal layer 14 is preferably less than 6%, more preferably 5% or less, and even more preferably 3.5% or less.
  • the in-plane film thickness distribution of the metal layer is a percentage value calculated by dividing the difference between the maximum film thickness and the minimum film thickness of the metal layer by the average film thickness.
  • the metal layer 14 is preferably formed on the intermediate semiconductor substrate 16 while cooling the intermediate semiconductor substrate 16.
  • the cooling of the intermediate semiconductor substrate 16 may be performed, for example, by a cooling mechanism (not shown) in contact with the intermediate semiconductor substrate 16.
  • an annealing step is performed as a step (S90: FIG. 2).
  • the metal layer 14 is alloyed to form the drain electrode 15.
  • at least a part of metal layer 14 is silicided by local heating of metal layer 14 using, for example, laser irradiation, whereby drain electrode 15 is formed.
  • the in-plane film thickness distribution of the drain electrode 15 is preferably less than 6%, more preferably 5% or less, and even more preferably 3.5% or less.
  • laser irradiation as a method for heating the metal layer 14, it is easier to locally heat the metal layer 14 while suppressing a temperature rise in a region adjacent to the metal layer 14.
  • the drain electrode 15 is formed on the second main surface 16B of the intermediate semiconductor substrate 16.
  • a back surface protective electrode forming step is performed.
  • the back surface protective electrode 17 in contact with the drain electrode 15 is formed in a state where the intermediate semiconductor substrate 16 is supported by the adhesive tape 1.
  • the back surface protective electrode 17 is made of, for example, Ti / Pt / Au.
  • a first electrode layer (not shown) made of Ti, TiN, TiW, or NiCr is formed on the drain electrode 15 by sputtering, for example.
  • a second electrode layer (not shown) made of Pt or Ni is similarly formed on the first electrode layer by sputtering.
  • a third electrode layer (not shown) made of Au or Ag is formed on the second electrode layer by sputtering.
  • the back surface protective electrode 17 having the laminated structure of the electrode layers is formed on the drain electrode 15.
  • a dicing process is performed.
  • the intermediate semiconductor substrate 16 is moved in the thickness direction in a state where the intermediate semiconductor substrate 16 is supported by the adhesive tape 1 by the adhesive tape 1 being attached to the main surface on the side where the back surface protective electrode 17 is formed.
  • a plurality of MOSFETs 100 are obtained by cutting. This cutting may be performed by laser dicing or scribing, for example. By performing the above steps, MOSFET 100 is manufactured, and the manufacturing method of the semiconductor device according to the present embodiment is completed.
  • MOSFET having a configuration in which the n-type and the p-type in each of the above embodiments are interchanged may be used.
  • a planar MOSFET has been described as an example of the semiconductor device of the present invention, but the present invention is not limited to this.
  • the semiconductor device may be, for example, a trench MOSFET or an IGBT (Insulated Gate Bipolar Transistor).
  • the silicon carbide substrate has been described as an example of the material constituting the substrate 10, but is not limited thereto.
  • the material constituting the substrate 10 may be, for example, Si (silicon), GaAs (gallium arsenide), GaN (gallium nitride), or the like.
  • the intermediate semiconductor substrate 16 fixed to the adhesive tape 1 is disposed in the accommodating chamber 31, and the accommodating chamber 31 is evacuated while maintaining the temperature of the adhesive tape 1 at 100 ° C. or higher. Is done. In other words, the pressure in the storage chamber 31 is less than 1 atmosphere.
  • water contained or adhering to the adhesive tape 1 evaporates to become water vapor, and the water vapor around the intermediate semiconductor substrate 16 is removed by exhausting the water vapor from the storage chamber 31. Therefore, oxidation of the drain electrode 15 formed on the intermediate semiconductor substrate 16 by the water vapor can be suppressed.
  • the contact resistance between the intermediate semiconductor substrate 16 and the drain electrode 15 can be reduced. Further, the adhesion between the drain electrode 15 and the back surface protective electrode 17 can be improved.
  • the H 2 O partial pressure in storage chamber 31 is reduced to 5 ⁇ 10 ⁇ 4 Pa or less. Thereby, H 2 O in the storage chamber 31 can be efficiently removed.
  • the temperature of adhesive tape 1 is maintained at 120 ° C. or higher and 200 ° C. or lower.
  • H 2 O contained in the adhesive tape 1 can be efficiently removed.
  • the quality change of the adhesive tape 1 can be prevented by making the adhesive tape 1 200 degrees C or less.
  • the H 2 O partial pressure in storage chamber 31 is reduced to 1 ⁇ 10 ⁇ 4 Pa or less. Thereby, H 2 O in the storage chamber 31 can be efficiently removed.
  • the MOSFET is a silicon carbide MOSFET.
  • a silicon carbide MOSFET having a small contact resistance can be manufactured.
  • the step of forming drain electrode 15 includes the step of forming metal layer 14 on intermediate semiconductor substrate 16 and the step of annealing metal layer 14. Thereby, the metal layer 14 is alloyed, and the contact resistance between the intermediate semiconductor substrate 16 and the drain electrode 15 can be reduced.
  • the step of forming metal layer 14 is performed by a sputtering method. Thereby, the metal layer 14 can be produced with high accuracy.
  • metal layer 14 is formed while cooling intermediate semiconductor substrate 16.
  • the step of forming metal layer 14 includes the step of transporting intermediate semiconductor substrate 16 to film formation chamber 32 connected to storage chamber 31. And the step of forming the metal layer 14 on the intermediate semiconductor substrate 16 in the film forming chamber 32.
  • the film formation chamber 32 and the storage chamber 31 By separating the film formation chamber 32 and the storage chamber 31, it is possible to more reliably prevent the metal layer 14 from being oxidized by H 2 O generated from the adhesive tape.
  • metal layer 14 having an in-plane film thickness distribution of less than 6% is formed.
  • variation in characteristics can be reduced and device yield can be improved.
  • the die shear strength between the back electrode 15 and the back protective electrode 17 was investigated.
  • silicon carbide substrate 10 on which a semiconductor element as described in the embodiment was formed was prepared.
  • Silicon carbide substrate 10 had a thickness of 400 ⁇ m and a diameter of 4 inches.
  • the surface of the silicon carbide substrate 10 on which the semiconductor element was formed was attached to the adhesive tape 1 and fixed. By grinding the surface of the silicon carbide substrate 10 opposite to the side attached to the adhesive tape 1, the thickness of the silicon carbide substrate 10 was set to 100 ⁇ m.
  • the silicon carbide substrate 10 fixed to the adhesive tape 1 is disposed in the heating chamber, and the silicon carbide substrate 10 is kept at 120 ° C. under the condition that the H 2 O partial pressure is 5 ⁇ 10 ⁇ 4 Pa. Heated.
  • the sample according to the comparative example was not subjected to the heat treatment.
  • the metal layer 14 was formed using a sputtering facility while the silicon carbide substrate 10 was stuck to the adhesive tape 1. Thereafter, with the silicon carbide substrate 10 attached to the adhesive tape 1, laser annealing was performed to alloy the metal layer 14 to form the back electrode 15. A back surface protective electrode 17 was formed on the back surface electrode 15.
  • the back surface protective electrode 17 has a three-layer structure of Ti / Pt / Au. With the silicon carbide substrate 10 attached to the adhesive tape 1, the silicon carbide substrate 10 was diced into chips. The contact resistance of the back electrode 15 and the silicon carbide substrate 10 of the chip device and the die shear strength of the back electrode 15 and the back protective electrode 17 were measured. Further, the film thickness distribution of the metal layer 14 was measured.
  • a chip diced to 1.5 mm ⁇ 1.5 mm is prepared.
  • the chip is fixed to the substrate by die bonding using AuSn solder with the back surface protective electrode 17 side of the chip facing down.
  • the shear tool pushes out the back surface protective electrode 17 in a direction parallel to the substrate.
  • the die shear strength between the back surface protective electrode 17 and the back surface electrode 15 was measured by measuring the pushing force.
  • film thickness distribution of metal layer 14 (electrode film), contact resistance between back electrode 15 (NiSi electrode) and silicon carbide substrate 10, and die shear strength between back electrode 15 and back protective electrode 17 explain.
  • the film thickness distribution of the metal layer 14 of the sample according to the example of the present invention was 3.5%, and the film thickness distribution of the metal layer 14 of the sample according to the comparative example was 6%. That is, it was confirmed that the film thickness distribution of the metal layer according to the inventive example was less than 6%.
  • the contact resistance between the back electrode 15 of the sample according to the example of the present invention and the silicon carbide substrate 10 was smaller than the contact resistance between the back electrode 15 of the sample according to the comparative example and the silicon carbide substrate 10.
  • the die shear strength of the back electrode 15 and the back surface protection electrode 17 of the sample according to the present invention example is larger than the die shear strength of the back surface electrode 15 and the back surface protection electrode 17 of the sample according to the comparative example.
  • High die shear strength means good adhesion. That is, it was confirmed that the adhesion between the back electrode 15 and the back surface protection electrode 17 of the sample according to the present invention is better than the adhesion between the back electrode 15 and the back surface protection electrode 17 of the sample according to the comparative example.
  • 1 adhesive tape 2 ring frame, 10 substrate, 10A, 11A, 11B main surface, 11 base substrate, 12 upper surface element structure, 13 pressing member, 14 metal layer, 15 drain electrode, 16 intermediate semiconductor substrate, 16A first main Surface, 16B second main surface, 17 back protective electrode, 20 epitaxial layer, 21 drift region, 22 body region, 23 source region, 24 P + region, 30 gate oxide film, 31 containing chamber, 32 deposition chamber, 33 Connecting part, 34 film forming device, 40 gate electrode, 60 interlayer insulating film, 70 surface protective electrode, 80 electrode part, 90 passivation film, 100 MOSFET.

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Abstract

　半導体装置（１００）の製造方法は以下の工程を有している。互いに対向する第１の主面（１６Ａ）および第２の主面（１６Ｂ）を有する半導体基板（１６）が準備される。半導体基板（１６）が第１の主面（１６Ａ）において粘着テープ（１）に固定される。粘着テープ（１）に固定された半導体基板（１６）が収容室（３１）内に配置される。粘着テープ（１）の温度を１００℃以上に保持しながら収容室（３１）が排気される。収容室（３１）を排気する工程の後に半導体基板（１６）の温度が低減される。半導体基板（１６）の温度を低減する工程の後に半導体基板（１６）の第２の主面（１６Ｂ）上に電極（１５）が形成される。これにより、半導体基板と電極との接触抵抗を低減可能な半導体装置の製造方法を提供することができる。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関するものであり、より特定的には、接触抵抗を低減可能な半導体装置の製造方法に関するものである。
　近年、半導体装置の高耐圧化、低損失化などを可能とするため、半導体装置を構成する材料としての炭化珪素の採用が進められている。炭化珪素は、従来より半導体装置を構成する材料として広く用いられている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
　炭化珪素を材料として採用した半導体装置としては、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）など、所定の閾値電圧を境としてチャネル領域における反転層の形成の有無を制御し、電流の導通および遮断を行う半導体装置がある。
　半導体装置を製造する工程において、半導体基板を粘着テープに固定した状態で半導体基板が処理される場合がある。たとえば、特開２００９－２９９９５号公報（特許文献１）には、半導体基板を粘着テープによって固定した状態で半導体基板をダイシングすることにより半導体装置を製造する方法が開示されている。
特開２００９－２９９９５号公報
　しかしながら、粘着テープに半導体基板を固定して当該半導体基板に電極を形成すると、半導体基板と電極との接触抵抗が大きくなる場合があった。
　本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体基板と電極との接触抵抗を低減可能な半導体装置の製造方法を提供することである。
　発明者は、粘着テープに半導体基板を固定しながら当該半導体基板に電極を形成する場合に、半導体基板と電極との接触抵抗が大きくなる原因について鋭意研究した結果、以下の知見を得るに至った。
　すなわち、粘着テープに半導体基板を固定しながら、たとえばスパッタリングなどによって半導体基板上に金属膜を形成する場合に、半導体基板を固定している粘着テープの温度が上昇する。粘着テープの温度が上昇すると、粘着テープから不純物ガスが発生し、当該不純物ガスにより半導体基板上に形成された金属膜が酸化する。その後、金属膜をアニールして電極を形成すると、半導体基板と電極との接触抵抗が増大することが判明した。
　また、当該電極上に保護電極を形成する場合においても、当該不純物ガスにより電極と保護電極との界面が酸化することにより、電極と保護電極との密着性が悪化する場合があることが判明した。当該不純物ガスの成分を分析したところ、不純物ガスの主成分はＨ2Ｏ（水蒸気）であることが分かった。当該Ｈ2Ｏ（水蒸気）が金属膜と反応することにより金属膜が酸化すると考えられる。
　本発明に係る半導体装置の製造方法は以下の工程を有している。互いに対向する第１の主面および第２の主面を有する半導体基板が準備される。半導体基板が第１の主面において粘着テープに固定される。粘着テープに固定された半導体基板が収容室内に配置される。粘着テープの温度を１００℃以上に保持しながら収容室が排気される。収容室を排気する工程の後に半導体基板の温度が低減される。半導体基板の温度を低減する工程の後に半導体基板の第２の主面上に電極が形成される。ここで、半導体基板が第１の主面において粘着テープに固定されるとは、半導体基板が第１の主面と粘着テープとの間に他の層を介して粘着テープに固定される場合も含む。
　本発明に係る半導体装置の製造方法において、粘着テープに固定された半導体基板が収容室内に配置され、粘着テープの温度を１００℃以上に保持しながら収容室が排気される。これにより、粘着テープに含有または付着している水分が蒸発して水蒸気になり、当該水蒸気が収容室から排気されることにより、半導体基板周辺の水蒸気は除去される。そのため、当該水蒸気により半導体基板上に形成される電極が酸化されることを抑制することができる。結果として、半導体基板と電極との接触抵抗を低減することができる。また、電極と保護電極との密着性を向上させることができる。
　上記の半導体装置の製造方法において好ましくは、収容室を排気する工程において、収容室のＨ2Ｏ分圧は５×１０-4Ｐａ以下まで低減される。これにより、効率的に収容室内のＨ2Ｏを除去することができる。
　上記の半導体装置の製造方法において好ましくは、収容室を排気する工程において、粘着テープの温度は１２０℃以上２００℃以下に保持される。粘着テープの温度を１２０℃以上にすることにより効率的に粘着テープに含まれているＨ2Ｏを除去することができる。また、粘着テープを２００℃以下にすることにより、粘着テープの変質を防止することができる。
　上記の半導体装置の製造方法において好ましくは、電極を形成する工程において、収容室のＨ2Ｏ分圧は１×１０-4Ｐａ以下まで低減される。これにより、効率的に収容室内のＨ2Ｏを除去することができる。
　上記の半導体装置の製造方法において好ましくは、半導体装置は炭化珪素半導体装置である。これにより、接触抵抗の小さい炭化珪素半導体装置を製造することができる。
　上記の半導体装置の製造方法において好ましくは、電極を形成する工程は、半導体基板上に金属層を形成する工程と、金属層をアニールする工程とを含む。これにより、金属層が合金化して半導体基板と電極との接触抵抗を低減することができる。
　上記の半導体装置の製造方法において好ましくは、金属層を形成する工程は、スパッタリング法により行われる。これにより、金属層を精度よく作製することができる。
　上記の半導体装置の製造方法において好ましくは、金属層を形成する工程では、半導体基板を冷却しながら金属層が形成される。これにより、半導体基板が固定されている粘着テープが冷却されるために、粘着テープから水蒸気が発生することを抑制することができる。
　上記の半導体装置の製造方法において好ましくは、金属層を形成する工程は、半導体基板が収容室と連結して設けられている成膜室へ搬送される工程と、成膜室において半導体基板上に金属層が形成される工程とを含む。成膜室と収容室とを分離することで、より確実に、粘着テープから発生したＨ2Ｏによって金属層が酸化することを抑制することができる。
　上記の半導体装置の製造方法において好ましくは、金属層を形成する工程では面内膜厚分布が６％未満である金属層が形成される。これにより、面内膜厚分布の小さい金属層を形成することにより、特性のバラツキを低減しデバイスの歩留まりを向上させることが出来る。
　以上の説明から明らかなように、半導体基板と電極との接触抵抗を低減可能な半導体装置の製造方法を提供することができる。
本発明の一実施の形態に係る半導体装置の構成を概略的に示す断面模式図である。 本発明の一実施の形態に係る半導体装置の製造方法を概略的に示すフロー図である。 本発明の一実施の形態に係る半導体装置の製造方法を概略的に示すフロー図である。 本発明の一実施の形態に係る半導体装置の製造方法の第１の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る半導体装置の製造方法の第２の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る半導体装置の製造方法の第３の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る半導体装置の製造方法の第４の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る半導体装置の製造方法の第５の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る半導体装置の製造方法の第６の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る半導体装置の製造方法の第７の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る半導体装置の製造方法の第８の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る半導体装置の製造方法の第８の工程を概略的に説明するための斜視図である。 本発明の一実施の形態に係る半導体装置の製造方法の第９の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る半導体装置の製造方法の第１０の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る半導体装置の製造方法の第１１の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る半導体装置の製造方法の第１２の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る半導体装置の製造方法の第１３の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る半導体装置の製造方法を概略的に説明するための模式図である。
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
　まず、本発明の一実施の形態に係る製造方法によって製造される半導体装置の一例について説明する。まず半導体装置としてのＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の構成について説明する。
　図１を参照して、ＭＯＳＦＥＴ１００は基板１０と電極部８０とを主に有している。基板１０は、たとえばベース基板１１と、エピタキシャル層２０とを有している。エピタキシャル層２０は、ドリフト領域２１と、ボディ領域２２と、ソース領域２３と、ｐ+領域２４とを有している。
　ベース基板１１は、たとえば炭化珪素（ＳｉＣ）からなり、導電型がｎ型の基板である。ベース基板１１は、高濃度のｎ型不純物（導電型がｎ型である不純物）、たとえばＮ（窒素）を含んでいる。
　ボディ領域２２はｐ型の導電型を有する。一対のボディ領域２２は、ドリフト領域２１において、基板１０の主面１０Ａを含むように互いに分離して形成されている。ボディ領域２２に含まれるｐ型不純物は、たとえばＡｌ（アルミニウム）、Ｂ（ホウ素）などであり、ベース基板１１に含まれるｎ型不純物よりも低い濃度、たとえば１×１０17ｃｍ-3の濃度で含まれている。
　ソース領域２３はｎ型の導電型を有するｎ型領域である。ソース領域２３は、基板１０の主面１０Ａを含み、かつボディ領域２２に取り囲まれるように、一対のボディ領域２２のそれぞれの内部に形成されている。ソース領域２３は、ｎ型不純物、たとえばＰ（リン）などをドリフト領域２１に含まれるｎ型不純物よりも高い濃度、たとえば１×１０20ｃｍ-3の濃度で含んでいる。
　ｐ+領域２４はｐ型の導電型を有するｐ型領域である。ｐ+領域２４は、一対のボディ領域２２のうち一方のボディ領域２２の内部に形成されたソース領域２３から見て、他方のボディ領域２２の内部に形成されたソース領域２３とは反対側に、基板１０の主面１０Ａを含むように形成されている。ｐ+領域２４は、ｐ型不純物、たとえばＡｌ、Ｂなどをボディ領域２２に含まれるｐ型不純物よりも高い濃度、たとえば１×１０20ｃｍ-3の濃度で含んでいる。
　電極部８０は、ゲート絶縁膜としてのゲート酸化膜３０（絶縁膜）と、ゲート電極４０と、一対のソース電極５０（ソースコンタクト電極）と、層間絶縁膜６０と、表面保護電極７０と、パッシベーション膜９０とを有している。
　ゲート酸化膜３０は、基板１０の主面１０Ａに接触し、一方のソース領域２３の上部表面から他方のソース領域２３の上部表面にまで延在するように基板１０の主面１０Ａ上に形成されている。ゲート酸化膜３０は、好ましくは酸化珪素膜および窒化珪素膜の少なくともいずれかを含み、たとえば二酸化珪素（ＳｉＯ2）からなっている。
　ゲート電極４０は、一方のソース領域２３上から他方のソース領域２３上にまで延在するように、ゲート酸化膜３０に接触して配置されている。また、ゲート電極４０は、ポリシリコン、Ａｌなどの導電体からなっている。
　ソース電極５０は、一対のソース領域２３上のそれぞれから、ゲート酸化膜３０から離れる向きにｐ+領域２４上にまで延在するとともに、基板１０の主面１０Ａに接触して配置されている。
　層間絶縁膜６０は、ゲート電極４０およびゲート酸化膜３０と接して設けられている。層間絶縁膜６０は、ゲート電極４０とソース電極５０とを電気的に絶縁している。
　表面保護電極７０は、ソース電極５０に接触して形成されており、Ａｌなどの導電体からなっている。そして、表面保護電極７０は、ソース電極５０を介してソース領域２３と電気的に接続されている。
　パッシベーション膜９０は、一方の表面保護電極７０上からゲート電極４０上を通り、他方の表面保護電極７０上にまで延在するように形成されている。このパッシベーション膜９０は、たとえばＳｉＯ2からなっており、表面保護電極７０およびゲート電極４０を外部と電気的に絶縁するとともに、ＭＯＳＦＥＴ１００を保護する機能を有している。
　また、ＭＯＳＦＥＴ１００は、ドレイン電極１５と、裏面保護電極１７とをさらに有している。
　ドレイン電極１５は、ベース基板１１においてドリフト領域２１が形成される側の主面である一方の主面とは反対側の主面である他方の主面に接触して形成されている。このドレイン電極１５は、ＮｉＳｉ（ニッケルシリコン）など、ベース基板１１とオーミックコンタクト可能な他の材料からなっていてもよい。これにより、ドレイン電極１５はベース基板１１と電気的に接続されている。
　裏面保護電極１７は、ドレイン電極１５のベース基板１１とは反対側の主面に接して形成されている。裏面保護電極１７は、たとえばＴｉ層と、Ｐｔ層と、Ａｕ層とからなる積層構造を有している。
　次に、本発明の一実施の形態に係る半導体装置の製造方法について図２および図３を用いて説明する。
　図４を参照して、まず、工程（Ｓ１０：図２）として、基板準備工程が実施される。まず、ベース基板準備工程が実施される。この工程では、たとえば４Ｈ－ＳｉＣからなるインゴット（図示しない）をスライスすることにより、炭化珪素からなり導電型がｎ型（第１導電型）のベース基板１１が準備される。
　次に、エピタキシャル層形成工程が実施される。この工程では、ベース基板１１の主面１１Ａ上に、たとえば炭化珪素からなり導電型がｎ型のエピタキシャル層２０がエピタキシャル成長により形成される。
　次に、工程（Ｓ２０：図２）として、上面素子構造形成工程が実施される。この工程（Ｓ２０：図２）では、以下に説明する工程（Ｓ２１：図３）から工程（Ｓ２８：図３）が実施されることにより、ベース基板１１に上面素子構造１２が形成された中間半導体基板１６（図１０参照）が準備される。
　まず、工程（Ｓ２１：図３）として、イオン注入工程が実施される。この工程（Ｓ２１：図３）では、図５を参照して、まず、たとえばＡｌ（アルミニウム）イオンが、基板１０の主面１０Ａを含む領域に注入されることにより、エピタキシャル層２０内に導電型がｐ型（第２導電型）のボディ領域２２が形成される。次に、たとえばＰ（リン）イオンが、上記Ａｌイオンの注入深さよりも浅い深さでボディ領域２２内に注入されることにより、導電型がｎ型のソース領域２３が形成される。そして、たとえばＡｌイオンが、ボディ領域２２内にさらに注入されることにより、ソース領域２３と隣接しつつソース領域２３と同等の深さを有し、導電型がｐ型のｐ+領域２４が形成される。また、エピタキシャル層２０において、ボディ領域２２、ソース領域２３およびｐ+領域２４のいずれも形成されない領域は、ドリフト領域２１となる。
　次に、工程（Ｓ２２：図３）として、活性化アニール工程が実施される。この工程（Ｓ２２：図３）では、基板１０を加熱することにより、上記工程（Ｓ２１：図３）にて導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。
　次に、工程（Ｓ２３：図３）として、ゲート酸化膜形成工程が実施される。この工程（Ｓ２３：図３）では、図６を参照して、たとえば酸素を含む雰囲気中において基板１０を加熱することにより、主面１０Ａを覆うようにＳｉＯ2（二酸化珪素）からなるゲート酸化膜３０が形成される。
　次に、工程（Ｓ２４：図３）として、ゲート電極形成工程が実施される。この工程（Ｓ２４：図３）では、図７を参照して、たとえばＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート酸化膜３０上に接触し、不純物を含むポリシリコンからなるゲート電極４０が形成される。
　次に、工程（Ｓ２５：図３）として、層間絶縁膜形成工程が実施される。この工程（Ｓ２５：図３）では、図８を参照して、たとえばＰ（Ｐｌａｓｍａ）－ＣＶＤ法により、ＳｉＯ2からなる層間絶縁膜６０が、ゲート酸化膜３０およびゲート電極４０を覆うように形成される。
　次に、工程（Ｓ２６：図３）として、ソース電極形成工程が実施される。この工程（Ｓ２６：図３）では、図９を参照して、まず、ソース電極５０を形成すべき領域において層間絶縁膜６０およびゲート酸化膜３０が除去され、ソース領域２３およびｐ+領域２４が露出した領域が形成される。次に、たとえばスパッタリングにより、上記領域において、たとえばＮｉ、ＮｉＳｉ、またはＴｉＳｉあるいはＴｉＡｌＳｉからなる金属層（図示しない）が形成される。そして、上記金属層が加熱されることにより、上記金属層の少なくとも一部がシリサイド化し、ソース電極５０が形成される。
　次に、工程（Ｓ２７：図３）として、表面保護電極形成工程が実施される。この工程（Ｓ２７：図３）では、図１０を参照して、ソース電極５０上に接触する表面保護電極７０が形成される。具体的には、まず、たとえばスパッタリングにより、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮまたはＴｉＷからなる第１電極層（図示しない）がソース電極５０上に接触するように形成される。そして、Ａｌ、ＡｌＳｉまたはＡｌＳｉＣｕからなる第２電極層（図示しない）が第１電極層上に形成される。このようにして、上記電極層が積層された構造を有する表面保護電極７０が形成される。また、第１電極層としては、ＴａおよびＴａＮからなる電極層が積層された構造を有するものが形成されてもよい。
　次に、工程（Ｓ２８：図３）として、パッシベーション膜形成工程が実施される。この工程（Ｓ２８：図３）では、たとえばＣＶＤ法により、ＳｉＯ2からなるパッシベーション膜９０が表面保護電極７０を覆うように形成される。
　以上により、互いに対向する第１の主面１６Ａおよび第２の主面１６Ｂを有する中間半導体基板１６が準備される。
　次に、工程（Ｓ３０：図２）として、フレーム貼付け工程が実施される。この工程（Ｓ３０：図２）では、図１１および図１２を参照して、中間半導体基板１６の上面素子構造１２側の第１の主面１６Ａが粘着テープ１に貼り付けられることにより、中間半導体基板１６が粘着テープ１にて支持される。具体的には、まず、図１２に示すように、環状の金属からなるリングフレーム２が準備される。次に、リングフレーム２を貫通する孔を閉じるように、粘着テープ１がリングフレーム２に取り付けられて保持される。このように粘着テープ１がリングフレーム２に保持されることにより、粘着テープ１の平坦性が確保される。そして、粘着テープ１の粘着面に上面素子構造１２側の第１の主面１６Ａが接触するように中間半導体基板１６が粘着テープ１に貼り付けられる。その結果、中間半導体基板１６は、粘着テープ１に貼り付けられた状態で、リングフレーム２の内周面に取り囲まれる位置に保持される。以上のようにして、中間半導体基板１６が第１の主面１６Ａにおいて粘着テープ１に固定される。
　なお、粘着テープ１としては、種々の構成を有するものを採用することができるが、たとえば基材にポリエステル、粘着剤にアクリル粘着剤、セパレータにポリエステルを用いたものを採用することができる。また、粘着テープにはＨ2Ｏ分子が包含または吸着されていても構わない。好ましくは、粘着テープ１として、紫外線などのエネルギー線を照射することにより粘着力が低下するテープが用いられる。紫外線などのエネルギー線を照射することにより粘着力が低下する材料としては、たとえば紫外線硬化型樹脂が挙げられる。また、粘着テープ１として、加熱されることにより粘着力が低下するテープが用いられても構わない。加熱されることにより粘着力が低下する材料としては、たとえば熱硬化型樹脂が挙げられる。
　次に、工程（Ｓ４０：図２）として、裏面研削工程が実施される。この工程（Ｓ４０：図２）では、中間半導体基板１６が粘着テープ１にて支持されつつ、中間半導体基板１６のベース基板１１側の第２の主面１６Ｂが研削される。具体的には、図１３を参照して、まず、粘着テープ１において中間半導体基板１６を保持する側とは反対側の主表面が、押圧部材１３によりリングフレーム２の軸方向に押される。これにより、粘着テープ１は弾性変形し、粘着テープ１により保持される中間半導体基板１６のうち少なくとも第２の主面１６Ｂがリングフレーム２の内周面に取り囲まれる位置から離脱する。そして、研削盤（図示しない）などの研削装置の研削面に中間半導体基板１６の第２の主面１６Ｂが押し付けられることによりベース基板１１が研削され、図１４に示すように中間半導体基板１６が所望の厚みにまで薄板化される。
　次に、テープ貼り替え工程が実施されてもよい。この工程は、上記工程（Ｓ４０）が完了し、押圧部材１３による粘着テープ１の押圧を終了させた後、粘着テープ１を貼り替える。上記工程（Ｓ４０：図２）において弾性変形するなどして損傷する可能性のある粘着テープ１を交換しておくことにより、粘着テープ１の損傷に起因する不具合を未然に回避することができる。
　次に、工程（Ｓ５０：図２）として半導体基板配置工程が実施される。具体的には、粘着テープ１に固定された中間半導体基板１６が収容室３１内に配置される。収容室３１にはたとえば真空ポンプが接続されており、収容室３１内の気体を排気可能に設けられている。
　次に、工程（Ｓ６０：図２）として脱ガス加熱処理工程が実施される。具体的には、粘着テープ１および中間半導体基板１６をたとえばヒータによって１００℃以上に加熱しながら収容室３１を排気することにより、収容室３１内に存在する気体が排気される。好ましくは、この工程（Ｓ６０：図２）において収容室のＨ2Ｏ分圧は５×１０-4Ｐａ以下まで低減され、より好ましくは１．５×１０-4Ｐａ以下まで低減される。また好ましくは、この工程（Ｓ６０：図２）において粘着テープ１および中間半導体基板１６の温度は１２０℃以上２００℃以下に保持される。またこの工程（Ｓ６０：図２）において、粘着テープ１および中間半導体基板１６の温度は１４０℃以上１８０℃以下に保持されることが好ましく、１５０℃以上１７０℃以下に保持されることがさらに好ましい。
　次に、工程（Ｓ７０：図２）として半導体基板冷却工程が実施される。具体的には、中間半導体基板１６および粘着テープ１を１００℃以上に保持しながら収容室３１を排気する工程の後に、中間半導体基板１６および粘着テープ１の加熱を停止し、中間半導体基板１６および粘着テープ１の温度が１００℃以上の温度から室温にまで低減される。中間半導体基板１６および粘着テープ１は、冷却機構（図示せず）により強制的に冷却されてもよいし、自然冷却によって冷却されてもよい。
　次に、裏面電極形成工程が実施される。裏面電極形成工程は、中間半導体基板１６に金属層１４を形成する工程と、金属層１４をアニールする工程とを含んでいる。具体的には、まず、工程（Ｓ８０：図２）として、金属層形成工程が実施される。この工程（Ｓ８０：図２）では、図１８を参照して、上記工程（Ｓ７０：図２）において冷却された中間半導体基板１６が成膜装置３４の収容室３１から、収容室３１と連結部３３により連結して設けられている成膜室３２に移動する。なお、収容室３１、連結部３３および成膜室３２が排気された状態で中間半導体基板１６が収容室３１から連結部３３を通って成膜室３２へ移動することが好ましい。図１５を参照して、成膜室３２において、中間半導体基板１６が粘着テープ１にて支持された状態で、中間半導体基板１６の第２の主面１６Ｂ上に、たとえばＮｉＳｉからなる金属層１４が形成される。なお、金属層１４の形成は、中間半導体基板１６の温度を低減する工程の後に行われる。
　当該金属層１４は、たとえばＴｉＡｌＳｉなどであっても構わない。金属層１４の形成は、好ましくはスパッタリング法により実施される。金属層１４の形成は蒸着により実施されても構わない。金属層１４の面内膜厚分布は、好ましくは６％未満であり、より好ましくは５％以下であり、さらに好ましくは３．５％以下である。なお、金属層の面内膜厚分布とは、金属層の最大膜厚と最小膜厚との差を平均膜厚で除して計算した百分率値である。
　金属層を形成する工程において、好ましくは中間半導体基板１６を冷却しながら金属層１４が中間半導体基板１６上に形成される。中間半導体基板１６の冷却は、たとえば中間半導体基板１６と接している冷却機構（図示しない）によって実施されてもよい。
　次に、工程（Ｓ９０：図２）として、アニール工程が実施される。上記工程（Ｓ８０：図２）にて形成された金属層１４を加熱することにより、金属層１４が合金化してドレイン電極１５となる。具体的には、図１６を参照して、たとえばレーザー照射を用いた上記金属層１４の局所的な加熱により、上記金属層１４の少なくとも一部がシリサイド化することにより、ドレイン電極１５が形成される。ドレイン電極１５の面内膜厚分布は、好ましくは６％未満であり、より好ましくは５％以下であり、さらに好ましくは３．５％以下である。金属層１４を加熱する方法としてレーザー照射を用いることにより、上記金属層１４に隣接する領域の温度上昇を抑制しつつ、上記金属層１４を局所的に加熱することがより容易になる。以上のように、中間半導体基板１６の第２の主面１６Ｂ上にドレイン電極１５が形成される。
　次に、工程（Ｓ１００：図２）として、裏面保護電極形成工程が実施される。この工程（Ｓ１００：図２）では、図１７を参照して、中間半導体基板１６が粘着テープ１にて支持された状態にて、ドレイン電極１５上に接触する裏面保護電極１７が形成される。裏面保護電極１７は、たとえばＴｉ／Ｐｔ／Ａｕからなる。具体的には、まず、たとえばスパッタリングにより、Ｔｉ、ＴｉＮ、ＴｉＷまたはＮｉＣｒからなる第１電極層（図示しない）がドレイン電極１５上に接触するように形成される。次に、同様にスパッタリングにより、ＰｔまたはＮｉからなる第２電極層（図示しない）が第１電極層上に形成される。そして、同様にスパッタリングにより、ＡｕまたはＡｇからなる第３電極層（図示しない）が第２電極層上に形成される。このようにして、上記電極層の積層構造を有する裏面保護電極１７がドレイン電極１５上に形成される。
　次に、ダイシング工程が実施される。この工程では、裏面保護電極１７が形成された側の主表面に粘着テープ１が貼り付けられることにより中間半導体基板１６が粘着テープ１にて支持された状態で、中間半導体基板１６が厚み方向に切断され、複数個のＭＯＳＦＥＴ１００が得られる。この切断は、たとえばレーザーダイシングやスクライブにより実施されてもよい。以上の工程が実施されることにより、ＭＯＳＦＥＴ１００が製造され、本実施の形態に係る半導体装置の製造方法が完了する。
　なお上記各実施の形態におけるｎ型とｐ型とが入れ替えられた構成のＭＯＳＦＥＴが用いられてもよい。また上記においては、本発明の半導体装置の一例として、プレーナ型のＭＯＳＦＥＴについて説明したがこれに限られない。たとえば、半導体装置は、たとえばトレンチ型のＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲートバイポ-ラトランジスタ）などであっても構わない。
　さらに上記において、基板１０を構成する材料として炭化珪素基板を例に挙げて説明したがこれに限られない。基板１０を構成する材料は、たとえばＳｉ（シリコン）、ＧａＡｓ（ガリウムヒ素）、ＧａＮ（窒化ガリウム）などであっても構わない。
　次に、本実施の形態の製造方法の作用効果について説明する。
　本実施の形態に係るＭＯＳＦＥＴ１００の製造方法において、粘着テープ１に固定された中間半導体基板１６が収容室３１内に配置され、粘着テープ１の温度を１００℃以上に保持しながら収容室３１が排気される。言い換えれば、収容室３１内の圧力が１気圧よりも小さくなる。これにより、粘着テープ１に含有または付着している水分が蒸発して水蒸気になり、当該水蒸気が収容室３１から排気されることにより、中間半導体基板１６周辺の水蒸気は除去される。そのため、当該水蒸気により中間半導体基板１６上に形成されるドレイン電極１５が酸化されることを抑制することができる。結果として、中間半導体基板１６とドレイン電極１５との接触抵抗を低減することができる。また、ドレイン電極１５と裏面保護電極１７との密着性を向上させることができる。
　また本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、収容室３１を排気する工程において、収容室３１のＨ2Ｏ分圧は５×１０-4Ｐａ以下まで低減される。これにより、効率的に収容室３１内のＨ2Ｏを除去することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、収容室３１を排気する工程において、粘着テープ１の温度は１２０℃以上２００℃以下に保持される。粘着テープ１の温度を１２０℃以上にすることにより効率的に粘着テープ１に含まれているＨ2Ｏを除去することができる。また、粘着テープ１を２００℃以下にすることにより、粘着テープ１の変質を防止することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、ドレイン電極１５を形成する工程において、収容室３１のＨ2Ｏ分圧は１×１０-4Ｐａ以下まで低減される。これにより、効率的に収容室３１内のＨ2Ｏを除去することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、ＭＯＳＦＥＴは炭化珪素ＭＯＳＦＥＴである。これにより、接触抵抗の小さい炭化珪素ＭＯＳＦＥＴを製造することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、ドレイン電極１５を形成する工程は、中間半導体基板１６上に金属層１４を形成する工程と、金属層１４をアニールする工程とを含む。これにより、金属層１４が合金化して中間半導体基板１６とドレイン電極１５との接触抵抗を低減することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、金属層１４を形成する工程は、スパッタリング法により行われる。これにより、金属層１４を精度よく作製することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、金属層１４を形成する工程では、中間半導体基板１６を冷却しながら金属層１４が形成される。これにより、中間半導体基板１６が固定されている粘着テープ１が冷却されるために、粘着テープ１から水蒸気が発生することを抑制することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、金属層１４を形成する工程は、中間半導体基板１６が収容室３１と連結して設けられている成膜室３２へ搬送される工程と、成膜室３２において中間半導体基板１６上に金属層１４が形成される工程とを含む。成膜室３２と収容室３１とを分離することで、より確実に、粘着テープから発生したＨ2Ｏによって金属層１４が酸化することを抑制することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、金属層１４を形成する工程では面内膜厚分布が６％未満である金属層１４が形成される。これにより、面内膜厚分布の小さい金属層１４を形成することにより、特性のバラツキを低減しデバイスの歩留まりを向上させることが出来る。
　本実施例では、本発明例および比較例に係る製造方法により製造された半導体装置の金属層１４（電極膜）の膜厚分布、裏面電極１５（ＮｉＳｉ電極）と炭化珪素基板１０との接触抵抗、および裏面電極１５と裏面保護電極１７とのダイシェア強度について調査した。
　まず、本発明例および比較例に係るサンプルの製造方法について説明する。最初に、実施の形態で説明したような半導体素子が形成された炭化珪素基板１０を準備した。炭化珪素基板１０の厚みを４００μｍとし、直径を４インチとした。炭化珪素基板１０の半導体素子が形成された側の表面を粘着テープ１に貼り付けて固定した。炭化珪素基板１０の粘着テープ１に貼り付けた側と反対側の表面を研削することにより、炭化珪素基板１０の厚みを１００μｍとした。
　本発明例に係るサンプルでは、粘着テープ１に固定された炭化珪素基板１０を加熱室に配置し、Ｈ2Ｏ分圧が５×１０-4Ｐａの条件下において炭化珪素基板１０を１２０℃に加熱した。比較例に係るサンプルでは、上記加熱処理を行わなかった。
　その後、炭化珪素基板１０を粘着テープ１に貼り付けたまま、スパッタ設備を用いて金属層１４を形成した。その後、炭化珪素基板１０を粘着テープ１に貼り付けたまま、レーザーアニールを実施して金属層１４を合金化して裏面電極１５とした。当該裏面電極１５の上に裏面保護電極１７を形成した。裏面保護電極１７をＴｉ／Ｐｔ／Ａｕの３層構造とした。炭化珪素基板１０を粘着テープ１に貼り付けたまま、炭化珪素基板１０をダイシングしてチップ化した。チップ化したデバイスの裏面電極１５および炭化珪素基板１０の接触抵抗と、裏面電極１５および裏面保護電極１７のダイシェア強度を測定した。また、上記金属層１４の膜厚分布を測定した。
　次に、ダイシェア強度の測定方法について説明する。まず、１．５ｍｍ×１．５ｍｍにダイシングしたチップを準備する。当該チップの裏面保護電極１７側を下側にしてＡｕＳｎはんだを用いて基板にダイボンドにより固定される。基板にチップが固定された状態で、基板と水平な方向にシェアツールが裏面保護電極１７を押し出す。この押し出す力を測定することにより裏面保護電極１７と裏面電極１５とのダイシェア強度を測定した。
Figure JPOXMLDOC01-appb-T000001
　表１を参照して、金属層１４（電極膜）の膜厚分布、裏面電極１５（ＮｉＳｉ電極）と炭化珪素基板１０との接触抵抗、および裏面電極１５と裏面保護電極１７とのダイシェア強度について説明する。表１に示すように、本発明例に係るサンプルの金属層１４の膜厚分布は３．５％であり、比較例に係るサンプルの金属層１４の膜厚分布は６％であった。つまり、本発明例に係る金属層の膜厚分布は６％未満であることが確認された。また、本発明例に係るサンプルの裏面電極１５と炭化珪素基板１０との接触抵抗は、比較例に係るサンプルの裏面電極１５と炭化珪素基板１０との接触抵抗よりも小さいことが確認された。さらに、本発明例に係るサンプルの裏面電極１５と裏面保護電極１７とのダイシェア強度は、比較例に係るサンプルの裏面電極１５と裏面保護電極１７とのダイシェア強度よりも大きいことが確認された。ダイシェア強度が大きいということは、密着性が良好であることを意味する。つまり、本発明例に係るサンプルの裏面電極１５と裏面保護電極１７と密着性は、比較例に係るサンプルの裏面電極１５と裏面保護電極１７と密着性よりも良好であることが確認された。
　今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　１　粘着テープ、２　リングフレーム、１０　基板、１０Ａ，１１Ａ，１１Ｂ　主面、１１　ベース基板、１２　上面素子構造、１３　押圧部材、１４　金属層、１５　ドレイン電極、１６　中間半導体基板、１６Ａ　第１の主面、１６Ｂ　第２の主面、１７　裏面保護電極、２０　エピタキシャル層、２１　ドリフト領域、２２　ボディ領域、２３　ソース領域、２４　Ｐ+領域、３０　ゲート酸化膜、３１　収容室、３２　成膜室、３３　連結部、３４　成膜装置、４０　ゲート電極、６０　層間絶縁膜、７０　表面保護電極、８０　電極部、９０　パッシベーション膜、１００　ＭＯＳＦＥＴ。

Claims (10)

  1. 　互いに対向する第１の主面および第２の主面を有する半導体基板を準備する工程と、
    　前記半導体基板を前記第１の主面において粘着テープに固定する工程と、
    　前記粘着テープに固定された前記半導体基板を収容室内に配置する工程と、
    　前記粘着テープの温度を１００℃以上に保持しながら前記収容室を排気する工程と、
    　前記収容室を排気する工程の後に前記半導体基板の温度を低減する工程と、
    　前記半導体基板の温度を低減する工程の後に前記半導体基板の前記第２の主面上に電極を形成する工程とを備える、半導体装置の製造方法。
  2. 　前記収容室を排気する工程において、前記収容室のＨ2Ｏ分圧は５×１０-4Ｐａ以下まで低減される、請求項１に記載の半導体装置の製造方法。
  3. 　前記収容室を排気する工程において、前記粘着テープの温度は１２０℃以上２００℃以下に保持される、請求項１または２に記載の半導体装置の製造方法。
  4. 　前記半導体装置は炭化珪素半導体装置である、請求項１～３のいずれか１項に記載の半導体装置の製造方法。
  5. 　前記電極を形成する工程は、前記半導体基板上に金属層を形成する工程と、前記金属層をアニールする工程とを含む、請求項１～４のいずれか１項に記載の半導体装置の製造方法。
  6. 　前記金属層を形成する工程において、前記収容室のＨ2Ｏ分圧は１×１０-4Ｐａ以下まで低減される、請求項５に記載の半導体装置の製造方法。
  7. 　前記金属層を形成する工程は、スパッタリング法により行われる、請求項５または６に記載の半導体装置の製造方法。
  8. 　前記金属層を形成する工程では、前記半導体基板を冷却しながら前記電極が形成される、請求項５～７のいずれか１項に記載の半導体装置の製造方法。
  9. 　前記金属層を形成する工程は、前記半導体基板が前記収容室と連結して設けられている成膜室へ搬送される工程と、前記成膜室において前記半導体基板上に前記金属層が形成される工程とを含む、請求項５～８のいずれか１項に記載の半導体装置の製造方法。
  10. 　前記金属層を形成する工程では、面内膜厚分布が６％未満である前記金属層が形成される、請求項５～９のいずれか１項に記載の半導体装置の製造方法。
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