JP2022112943A - 炭化珪素半導体装置の製造方法 - Google Patents
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Abstract
【課題】金属シリサイドを含むオーミック電極とその上に形成される配線や電極パッドとの間の剥離を抑制する。【解決手段】シリサイド電極で構成されるオーミック電極を形成する際に、オーミック電極を形成するための金属膜202を形成する前にシリコン層としてPoly-Si層201を形成する。続いて、1回目の加熱処理として比較的低温での熱処理を行うことで金属膜202とPoly-Si層201とを反応させて金属シリサイド層を形成すると共に、金属シリサイド層のうちのn+型基板101側がSiリッチな状態を作り出す。その後、2回目の加熱処理として1回目の加熱処理よりも高温での熱処理を行うことで、n+型基板101の裏面までシリサイド化させ、金属シリサイド層202aを含むオーミック電極を形成する。【選択図】図2C
Description
本発明は、炭化珪素(以下、SiCという)で構成される半導体素子を有するSiC半導体装置の製造方法に関する。
SiC基板を用いてパワーデバイス等の半導体素子を形成する場合、デバイスを電気回路等と接続するための電極、例えば縦型MOSFETにおける基板裏面側のドレイン電極を形成するに際し、接触抵抗を低減させたオーミック電極を形成することが要求される。
SiCにおけるオーミックコンタクトには、SiCと金属との合金層である金属シリサイドの形成が必要である。このため、SiC基板上にコンタクト母材となる金属膜を形成したのち、高温処理を行うことで、SiC基板との界面に金属シリサイドを形成してオーミック電極を構成している。しかしながら、SiCは炭素(C)を含むため、熱処理を行う際に金属シリサイドの界面にカーボン層が析出される。このカーボン層と金属との密着性が悪いため、金属シリサイドを含むオーミック電極の上に配線や電極パッドを形成した場合に、カーボン層と金属との界面において剥離しやすくなり、デバイスの信頼性を低下させることになる。
このため、特許文献1に、酸素ガスまたはアルゴンガスを含む雰囲気中においてプラズマエッチングを行うことで、金属シリサイドの形成の際に析出するカーボン層を除去する方法が提案されている。酸素ガスを含むプラズマエッチングを行うことで炭素分をCOあるいはCO2に変化させて除去し、アルゴンガスを含むプラズマエッチング行うことで物理的に電極上面部をエッチングして炭素分を除去している。
しかしながら、プラズマエッチングではカーボン層を的確に除去することが困難であり、除去し切れなかった場合、オーミック電極とその上に形成される配線や電極パッドとの間において剥離が生じることが懸念される。
また、アルゴンガスを含むプラズマエッチングを行う場合には、物理的に電極上面部をエッチングすることで炭素分を除去することから、オーミック電極表面にダメージが発生する。そのため、オーミック電極と配線や電極パッドとの間の電気的な接続が劣化することが懸念される。
本発明は上記点に鑑みて、金属シリサイドを含むオーミック電極とその上に形成される配線や電極パッドとの間の剥離を抑制することができるSiC半導体装置の製造方法を提供することを目的とする。
上記目的を達成するため、請求項1に記載の発明は、主表面(101a)およびその反対面となる裏面(101b)を有するSiC半導体基板(101)と、該SiC半導体基板の主表面側と裏面側の少なくとも一方において、SiCの一面にオーミック接合させられるオーミック電極(113)と、を有するSiC半導体装置の製造方法であって、オーミック接合させられるSiC上に、シリコン層(201)を形成することと、シリコン層の上にオーミック電極を形成するための金属膜(202)を形成することと、金属膜を形成することの後に、1回目の加熱処理を行うことで、金属膜とシリコン層とを反応させ、金属膜をシリサイド化させた金属シリサイド層(202a)を形成することと、1回目の加熱処理の後に、2回目の加熱処理を行うことで、金属シリサイド層の形成をさらに進め、金属シリサイド層を含むシリサイド電極となるオーミック電極を構成することと、を含んでいる。
このように、オーミック電極を形成するための金属膜を形成する前にシリコン層を形成している。また、1回目の加熱処理を行うことで金属膜とシリコン層とを反応させて金属シリサイド層を形成すると共に、金属シリサイド層のうちのSiC基板側がSiリッチな状態を作り出している。そして、この後に2回目の加熱処理を行うことで、SiC基板の裏面までシリサイド化させられ、金属シリサイド層を含むオーミック電極を形成している。
これにより、金属シリサイド層の界面におけるカーボン層の析出を抑制することができる。このため、金属シリサイド層を含むオーミック電極とその上に形成される配線や電極パッドとの間の剥離を抑制することが可能となる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
まず、図1を参照して、本実施形態にかかるSiC半導体装置について説明する。ここでは、SiC半導体素子としてのトレンチゲート構造の縦型パワーMOSFETを備えるSiC半導体装置を例に挙げて説明するが、シリサイド電極で構成されるオーミック電極を有するものであれば他の半導体素子を備えたSiC半導体装置であっても良い。
まず、図1を参照して、本実施形態にかかるSiC半導体装置について説明する。ここでは、SiC半導体素子としてのトレンチゲート構造の縦型パワーMOSFETを備えるSiC半導体装置を例に挙げて説明するが、シリサイド電極で構成されるオーミック電極を有するものであれば他の半導体素子を備えたSiC半導体装置であっても良い。
図1は、縦型MOSFETの1セル分を図示したものである。この図に示される縦型MOSFETのセルが紙面左右方向に複数セル並べられることでセル領域が構成され、そのセル領域を囲むように図示しない外周耐圧構造が備えられることでSiC半導体装置が構成されている。
図1に示されるように、SiC半導体装置は、SiCで構成されたn+型基板101を用いて形成されている。n+型基板101は、表面101aおよびその反対面となる裏面101bを有し、裏面101b側が後述する裏面電極に相当するドレイン電極113に接続されるドレイン領域、換言すれば裏面電極に接続される裏面高濃度領域に相当するものである。n+型基板101の表面101a上には、n+型基板101よりも低不純物濃度のn-型低濃度層102がエピタキシャル成長させられている。
n-型低濃度層102は、n+型基板101から離れた位置において幅狭とされたJFET部102aとされ、JFET部102aの両側には、p型ディープ層103が形成されている。p型ディープ層103は、JFET部102aと同じ厚みで構成される。さらに、JFET部102aおよびp型ディープ層103の上には、p型ベース領域104が形成され、p型ベース領域104の上には、n+型ソース領域105およびp+型コンタクト領域106が形成されている。n+型ソース領域105は、n-型低濃度層102よりも高不純物濃度とされた表面高濃度領域であり、p型ベース領域104のうちJFET部102aと対応する部分の上に形成されている。p+型コンタクト領域106は、p型ベース領域104よりも高不純物濃度で構成され、p型ベース領域104のうちp型ディープ層103と対応する部分の上に形成されている。
p型ベース領域104およびn+型ソース領域105を貫通してJFET部102aに達するゲートトレンチ107が形成されている。このゲートトレンチ107の側面と接するように上述したp型ベース領域104およびn+型ソース領域105が配置されている。ゲートトレンチ107は、図1の紙面左右方向を幅方向、紙面法線方向となる一方向を長手方向、紙面上下方向を深さ方向としてライン状のレイアウトで形成されている。また、図1には1本しか示していないが、ゲートトレンチ107は、複数本が紙面左右方向に等間隔に配置されている。そして、図1に示されるように、ゲートトレンチ107は、それぞれp型ディープ層103の間に挟まれるように配置されていてストライプ状とされている。
また、p型ベース領域104のうちゲートトレンチ107の側面に位置している部分は、縦型MOSFETの作動時にn+型ソース領域105とJFET部102aとの間を繋ぐチャネル領域とされる。そして、このチャネル領域を含むゲートトレンチ107の内壁面にゲート絶縁膜108が形成されている。ゲート絶縁膜108の表面にはドープドPoly-Siにて構成されたゲート電極109が形成されており、これらゲート絶縁膜108およびゲート電極109によってゲートトレンチ107内が埋め尽くされている。これにより、トレンチゲート構造が構成されている。
n+型ソース領域105やp+型コンタクト領域106およびトレンチゲート構造の表面には、層間絶縁膜110が形成されている。そして、層間絶縁膜110の上に導体パターンとして、表面電極に相当するソース電極111や図示しないゲート配線層が形成されている。また、層間絶縁膜110にはコンタクトホール110aなどが形成されている。そして、ソース電極111がコンタクトホール110aを通じてn+型ソース領域105やp+型コンタクト領域106と電気的に接続されている。また、図示しないが、図1とは別断面において、ゲート配線層が他のコンタクトホールを通じてゲート電極109と電気的に接続されている。
また、n+型基板101の裏面101b側、つまりソース電極111が形成された側と反対側の一面にはn+型基板101と電気的に接続された裏面電極に相当するドレイン電極113が形成されている。ドレイン電極113は、シリサイド電極で構成されるオーミック電極であり、例えばニッケル(Ni)、Mo(モリブデン)、チタン(Ti)などのシリサイド化する金属材料によって構成されている。ドレイン電極113を構成する金属は一種類の材料である必要は無く、ここで挙げた材料の複数を組み合わせた材料、例えばMo/Niなどとしても良い。また、ドレイン電極113を構成する材料に不純物が含まれていても良い。
ドレイン電極113は、n+型基板101との界面がシリサイド化された金属シリサイド層202a(後述する図2E参照)となっており、金属シリサイド層202aを含むシリサイド電極とされることでオーミック電極となっている。このドレイン電極113に含まれる金属シリサイド層202aの界面におけるカーボンの析出が抑制されている。
このような構造により、nチャネルタイプの反転型のトレンチゲート構造の縦型MOSFETを備えたSiC半導体装置が構成されている。そして、ドレイン電極113に含まれる金属シリサイド層202aの界面においてカーボンの析出が抑制されていることから、ドレイン電極113に含まれる金属シリサイド層202aの界面での剥離を抑制できる。このため、ドレイン電極113と図示しない配線や電極パッドとの間の電気的な接続か劣化することを抑制することが可能となる。
次に、上記のように構成されるSiC半導体装置の製造方法について説明する。ただし、本実施形態にかかる縦型パワーMOSFETの基本的な製造方法に関しては従来と同様であるため、従来と異なるドレイン電極113の形成方法について主に説明する。
本実施形態にかかる縦型パワーMOSFETは、図2A~図2Eに示す各製造工程を経て製造される。
まず、図2Aに示すように、n+型基板101を用意する。n+型基板101は、例えばn型不純物をドープしたSiCインゴットをスライスしたのち研磨することによって製造される。そして、図示しないが、n+型基板101の表面101a側に半導体素子の構成要素の少なくとも一部を形成するデバイス形成工程を行う。すなわち、n-型低濃度層102をエピタキシャル成長させたのち、図示しないマスクを用いたイオン注入によるp型ディープ層103の形成工程、エピタキシャル成長によるp型ベース領域104の形成工程を行う。また、イオン注入またはエピタキシャル成長によるn+型ソース領域105の形成工程、イオン注入によるp+型コンタクト領域106の形成工程、異方性エッチングによるゲートトレンチ107の形成工程、熱酸化などによるゲート絶縁膜108の形成工程を行う。さらに、ドープドPoly-Siの成膜およびエッチバックによるゲート電極109の形成工程、層間絶縁膜110の形成およびパターニング工程、ソース電極111やゲート配線層の形成およびパターニング工程を行う。これらの工程を経て、半導体素子の構成要素のうちの表面側構造を形成する。
その後、図示しないが、研削研磨によってn+型基板101の裏面101b側の一部を除去し、n+型基板101を薄膜化する薄化工程を行う。例えば、n+型基板101の裏面101b側を表に向け、その反対側の一面をガラス基板に貼り付けた後、CMP(Chemical Mechanical Polishing)などを行うことでn+型基板101の裏面101b側の一部を除去して平坦化する。そして、図2B~図2Eに示す工程を行うことで、薄膜化後のn+型基板101の裏面101b上にドレイン電極113を形成する工程を行う。
具体的には、図2Bに示す工程として、薄膜化後のn+型基板101の裏面101bに対して、シリコン層に相当するPoly-Si層201を形成する。続いて、図2Cに示す工程として、Poly-Si層201の上にドレイン電極113を構成するための金属膜202を形成する。Poly-Si層201については、不純物がドープされていないノンドープPoly-Siで構わないが、不純物がドープされたドープドPoly-Siであっても構わない。また、シリコン層としては、Poly-Si層201に限らず、単結晶シリコンで構成されるものであっても良い。金属膜202については、シリサイド反応を起こす金属材料であるNi、Mo、Tiなどを用いることができ、ここではNiを用いている。Poly-Si層201および金属膜202の膜厚については任意であるが、Poly-Si層201については、次の図2Dに示す工程で金属膜202と全域シリサイド化反応する程度の厚みであれば良い。
具体的には、金属膜202をNiで構成する場合、Poly-Si層201の膜厚をTp、金属膜202の膜厚をTmとすると、Tp/Tm≦0.5以下にする。金属膜202の膜厚Tmについては任意であるが、例えば100nm~200nmとすることができ、膜厚Tmを100nmとする場合であれば、Poly-Si層201の膜厚Tpを50nm以下にすれば良い。
なお、Tp/Tmをどの程度にすれば良いかについては、金属膜202を構成する金属材料として何を用いるかに応じて変わるため、その金属材料に合わせて決めれば良い。
続く図2Dに示す工程では、1回目の加熱処理として、加熱装置を用いて図2Cに示す工程まで行った試料を加熱することで、Poly-Si層201と金属膜202とを反応させる。例えば、300~350℃の加熱温度で10分以上の加熱を行う。加熱装置としてはどのようなものを用いても良いが、半導体素子の構成要素のうちの表面側構造に影響を及ぼさないようにできる加熱装置を用いている。ここでは、1回目の加熱処理を比較的低温で行っており、表面側構造への影響が少ないため、ヒータ加熱装置などによって試料全体を一括して加熱する形態で行っているが、局所的な加熱が行われるようにしても良い。
これにより、金属シリサイド層202aを形成する。金属膜202をNiで構成している場合には、ニッケルシリサイド(NiSi)で構成される金属シリサイド層202aが形成される。金属シリサイド層202aは、n+型基板101の裏面101bに至る位置まで形成された形態が好ましいが、図2Dに示す工程の段階では金属シリサイド層202aとn+型基板101の裏面101bとの間にPoly-Si層201が残った形態であっても良い。いずれの形態であっても、金属シリサイド層202aのうちのn+型基板101側については、炭素元素よりもシリコン元素の方が多いSiリッチの状態になる。また、金属膜202については、全域シリサイド化してしまうのではないため、金属シリサイド層202aを挟んでn+型基板101と反対側においては、金属膜202を構成する金属材料のままの残部202bが残った状態になる。
そして、図2Eに示す工程として、加熱装置を用いて、2回目の加熱処理を行う。2回目の加熱処理については、図2Dに示す工程によって金属シリサイド層202aのうちのn+型基板101側がSiリッチとなっている状態で行われることになる。これにより、n+型基板101の裏面101bまでシリサイド化されるように金属シリサイド層202aの形成がさらに進められると共に、金属シリサイド層202aを含むシリサイド電極としてドレイン電極113を形成することができる。
2回目の加熱処理については1回目の加熱処理よりも高温によって行っており、例えば、950~1000℃の加熱温度で10nsec~0.1secの時間加熱を行う。2回目の加熱処理についても、どのような加熱装置を用いても良いが、半導体素子の構成要素のうちの表面側構造に影響を及ぼさないようにするのが好ましい。このため、レーザアニール装置のような局所的な加熱を行える装置やフラッシュランプアニールのように瞬間的な加熱を行える装置を用いると好ましい。ここでは、2回目の加熱処理の際に1回目の加熱処理の際に用いた加熱装置と異なった加熱装置を用いているが、同じ加熱装置としても良い。その場合、共通の加熱装置で各加熱処理を行えるのに加えて、装置間の搬送も必要無くなる。
このように、金属シリサイド層202aのうちのn+型基板101側がSiリッチとなっている状態で2回目の加熱処理を行うと、ドレイン電極113に含まれる金属シリサイド層202aの界面におけるカーボンの析出を抑制することができる。このため、ドレイン電極113に含まれる金属シリサイド層202aの界面での剥離を抑制できる。これにより、ドレイン電極113と図示しない配線や電極パッドとの間の電気的な接続か劣化することを抑制することが可能となる。
このようにして、図2Eに示すようなドレイン電極113が形成される。なお、この後は図示しないが、ダイシングを行ってチップ単位に分割することで、SiC半導体装置が完成する。
以上説明したように、本実施形態では、シリサイド電極を構成するドレイン電極113を形成する際に、ドレイン電極113を形成するための金属膜202を形成する前にPoly-Si層201を形成している。また、1回目の加熱処理として比較的低温での熱処理を行うことで金属膜202とPoly-Si層201とを反応させて金属シリサイド層202aを形成すると共に、金属シリサイド層202aのうちのn+型基板101側がSiリッチな状態を作り出している。そして、この後に2回目の加熱処理として1回目の加熱処理よりも高温での熱処理を行うことで、n+型基板101の裏面101bまでシリサイド化させられ、金属シリサイド層202aを含むドレイン電極113を形成している。
これにより、金属シリサイド層202aの界面におけるカーボン層の析出を抑制することができる。このため、金属シリサイド層202aを含むシリサイド電極を構成するドレイン電極113とその上に形成される配線や電極パッドとの間の剥離を抑制することが可能となる。
また、従来の製造方法、すなわち、図3Aに示すようにn+型基板101の上に金属膜202を直接形成したのち、加熱処理として950~1000℃の加熱温度での加熱を行った場合、図3Bに示すように金属シリサイド層202aを含む金属膜202の表面にカーボン層300が析出する。このため、プラズマエッチングを行うことでカーボン層300を除去するなどの工程が行われている。
しかしながら、本実施形態の製造方法によって金属シリサイド層202aの界面での剥離を抑制することが可能になるため、従来のようなプラズマエッチングを用いてカーボン層300を除去する必要がなくなる。したがって、ドレイン電極113にプラズマエッチングによる物理的なダメージ発生することを防げ、それに起因するドレイン電極113と図示しない配線や電極パッドとの間の電気的な接続が劣化することを抑制することが可能となる。
(他の実施形態)
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
(1)例えば、上記実施形態では、シリサイド電極として、SiC基板の表面側に各構成要素が形成されるデバイスの裏面側のオーミック電極を例に挙げて本発明に係る製造方法を適用する場合について説明した。しかしながら、本発明に係る製造方法については、SiC基板の表面側に各構成要素が形成されるデバイスの裏面側にオーミック電極を形成する場合に限らず適用可能である。すなわち、SiC基板の表面側と裏面側いずれかにオーミック電極を形成する構造であれば、どのような部位にオーミック電極を形成する場合でも適用でき、例えばSiC基板の表面側にオーミック電極を形成する場合についても適用可能である。その場合においても、デバイスの各構成要素を形成してからオーミック電極を形成する際に、レーザアニール装置などの局所的な熱処理が行える加熱装置を用いることで、デバイスへの影響を抑制することが可能となる。
(2)また、上記第1実施形態では、半導体素子として縦型パワーMOSFETを備えたSiC半導体装置を例に挙げて説明したが、これも単なる一例であり、ダイオードやIGBTなどの他の半導体素子を備えたSiC半導体装置としても良い。すなわち、SiC半導体基板に形成される半導体素子に対してオーミック電極が備えられるようなSiC半導体装置であれば、どのようなものであっても良い。
101 n+型基板
113 ドレイン電極
201 Poly-Si層
202 金属膜
202a 金属シリサイド層
113 ドレイン電極
201 Poly-Si層
202 金属膜
202a 金属シリサイド層
Claims (6)
- 主表面(101a)およびその反対面となる裏面(101b)を有する炭化珪素半導体基板(101)と、該炭化珪素半導体基板の前記主表面側と前記裏面側の少なくとも一方において、炭化珪素の一面にオーミック接合させられるオーミック電極(113)と、を有する炭化珪素半導体装置の製造方法であって、
前記オーミック接合させられる前記炭化珪素上に、シリコン層(201)を形成することと、
前記シリコン層の上に前記オーミック電極を形成するための金属膜(202)を形成することと、
前記金属膜を形成することの後に、1回目の加熱処理を行うことで、前記金属膜と前記シリコン層とを反応させ、前記金属膜をシリサイド化させた金属シリサイド層(202a)を形成することと、
前記1回目の加熱処理の後に、2回目の加熱処理を行うことで、前記金属シリサイド層の形成をさらに進め、前記金属シリサイド層を含むシリサイド電極にて前記オーミック電極を構成することと、
を含む、炭化珪素半導体装置の製造方法。 - 前記1回目の加熱処理は、前記炭化珪素に至る位置まで前記金属シリサイド層とする、請求項1に記載の炭化珪素半導体装置の製造方法。
- 前記2回目の加熱処理を前記1回目の加熱処理よりも高温で行う、請求項1または2に記載の炭化珪素半導体装置の製造方法。
- 前記1回目の加熱処理を300~350℃の加熱温度で行い、
前記2回目の加熱処理を950~1000℃の加熱温度で行う、請求項1ないし3のいずれか1つに記載の炭化珪素半導体装置の製造方法。 - 前記2回目の加熱処理をレーザアニールまたはフラッシュランプアニールによって行う、請求項1ないし4のいずれか1つに記載の炭化珪素半導体装置の製造方法。
- 前記金属膜を形成することでは、前記金属膜をNiで構成し、
前記シリコン層を形成すること、および、前記金属膜を形成することでは、前記シリコン層の膜厚をTp、前記金属膜の膜厚をTmとして、Tp/Tm≦0.5となるようにする、請求項1ないし5のいずれか1つに記載の炭化珪素半導体装置の製造方法。
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