WO2013128541A1 - 弾性波デバイス - Google Patents

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WO2013128541A1
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wave device
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川内治
上原健誠
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太陽誘電株式会社
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Definitions

  • the present invention relates to an acoustic wave device.
  • SAW surface acoustic wave
  • piezoelectric thin film resonators are used as filters having excellent high-frequency characteristics.
  • devices including a plurality of filters such as duplexers and dual filters are used. In order to reduce the size of the device, it is required to arrange a plurality of filters close to each other.
  • Patent Document 1 describes a substrate in which a plurality of SAW filters are embedded.
  • an object of the present invention is to provide an acoustic wave device capable of obtaining high isolation.
  • the present invention provides a first chip including a first substrate and a first filter formed on the first surface of the first substrate, a second substrate, and a position different from the first surface of the second substrate. And a second chip including a second filter formed on the second surface.
  • the second surface may be in a direction opposite to the first surface.
  • the first surface and the second surface face the same direction, and the first mounting surface on which the first chip is mounted is different from the second mounting surface on which the second chip is mounted.
  • the second chip may be provided on the first chip.
  • the pass band of the first filter may be different from the pass band of the second filter.
  • the first chip includes a first terminal formed on the first surface, connected to the first filter, and configured to input or output a signal with the outside of the first chip, and the second chip.
  • a third substrate may be provided, and the first chip and the second chip may be embedded in the third substrate.
  • the third substrate includes a plurality of stacked insulating layers, and the first chip and the second chip are embedded in the same insulating layer included in the third substrate. Can do.
  • the third substrate includes a plurality of stacked insulating layers, The first chip and the second chip may be embedded in different insulating layers of the third substrate.
  • a component provided on the third substrate and a wiring provided on the third substrate and connecting the first chip and the second chip to the component are provided. it can.
  • the first chip is a chip connected between a common terminal and a transmission terminal
  • the second chip is a chip connected between the common terminal and a reception terminal. Can do.
  • the first chip and the second chip may not be connected.
  • the first substrate and the second substrate may be piezoelectric substrates, and the first filter and the second filter may include IDT.
  • the first filter and the second filter may include a piezoelectric thin film resonator.
  • an elastic wave device capable of obtaining high isolation can be provided.
  • FIG. 1A is a block diagram illustrating a duplexer.
  • FIG. 1B is a block diagram illustrating a dual filter.
  • FIG. 2 is a cross-sectional view illustrating a duplexer according to a comparative example.
  • FIG. 3 is a cross-sectional view illustrating the duplexer according to the first embodiment.
  • FIG. 4A is a plan view illustrating a ladder filter.
  • FIG. 4B is a plan view illustrating a multimode filter.
  • FIG. 5A is a block diagram illustrating a module according to the second embodiment.
  • FIG. 5B is a plan view illustrating the module.
  • FIG. 5C is a cross-sectional view taken along line AA in FIG.
  • FIG. 6A is a block diagram illustrating a module according to the third embodiment.
  • FIG. 6B is a plan view illustrating the module.
  • FIG. 6C is a cross-sectional view taken along line AA in FIG.
  • FIG. 7 is a cross-sectional view illustrating a module according to the fourth embodiment.
  • FIG. 8 is a cross-sectional view illustrating the FBAR.
  • FIG. 1A is a block diagram illustrating a duplexer.
  • the transmission filter F1 is electrically connected between the antenna terminal Ant (common terminal) and the transmission terminal Tx, and the reception filter F2 is connected between the antenna terminal Ant and the reception terminal Rx. Electrically connected.
  • the pass band of the transmission filter F1 is different from the pass band of the reception filter F2, for example.
  • the transmission filter F1 passes signals within the pass band of the transmission filter F1 among the transmission signals input from the transmission terminal Tx, and suppresses signals with frequencies outside the pass band.
  • the transmission signal filtered by the transmission filter F1 is transmitted to the outside from an antenna (not shown) connected to the antenna terminal Ant.
  • the reception filter F2 passes a signal having a frequency within the pass band and suppresses a signal having a frequency outside the pass band among the reception signals received by the antenna.
  • the reception signal filtered by the reception filter F2 is input to an electronic component such as an IC (Integrated Circuit) through a reception terminal Rx.
  • the transmission signal and the reception signal are high-frequency signals whose frequencies are located, for example, in the GHz band.
  • FIG. 1B is a block diagram illustrating a dual filter.
  • the filter F3 is electrically connected between the input terminal In1 and the output terminal Out1.
  • the filter F4 is electrically connected between the input terminal In2 and the output terminal Out2, and is not electrically connected to the filter F3.
  • the pass band of the filter F3 does not overlap with the pass band of the filter F4, for example. Therefore, the signal output from the output terminal Out1 and the signal output from the output terminal Out2 have different frequencies.
  • the filters F3 and F4 as transmission filters
  • the dual filter can transmit two transmission signals corresponding to different communication methods.
  • the filters F3 and F4 as reception filters
  • the dual filter can receive two reception signals corresponding to different communication methods.
  • FIG. 2 is a cross-sectional view illustrating an acoustic wave device 100R according to a comparative example.
  • the acoustic wave device 100R includes chips 110 and 120.
  • a filter 114 and terminals 113 a and 113 b electrically connected to the filter 114 are formed on the surface 112 a of the piezoelectric substrate 112 of the chip 110.
  • a filter 124 and terminals 123 a and 123 b electrically connected to the filter 124 are formed on the surface 122 a of the piezoelectric substrate 122 of the chip 120.
  • the filters 114 and 124 are SAW filters including an IDT (Interdigtal Transducer) and a reflector.
  • the terminals 113a, 113b, 123a, and 123b include bumps that are formed of solder mainly composed of tin silver (Sn—Ag), for example, and protrude from the surfaces 112a and 122a.
  • the chip 110 and the chip 120 are flip-chip mounted on the substrate 130 so that the filters 114 and 124 face the substrate 130, and are sealed by a sealing portion 131 formed of a resin such as an epoxy resin, for example. .
  • the substrate 130 is a laminated substrate in which insulating layers 132 and 134 and conductor layers 146, 148 and 150 are laminated.
  • the conductor layers are connected by via wirings 151 that penetrate the insulating layers 132 and 134.
  • the filters 114 and 124 are connected to the conductor layer 146 through terminals.
  • the conductor layer 146 is connected to the conductor layer 150 through the conductor layer 148 and the via wiring 151.
  • the conductor layer 150 functions as a foot pad for inputting or outputting signals.
  • the filter 114 When the acoustic wave device 100R is a duplexer, the filter 114 functions as the transmission filter F1 in FIG. 1A, and the filter 124 functions as the reception filter F2.
  • the conductor layer 150 includes a transmission terminal Tx, a reception terminal Rx, an antenna terminal Ant, and a ground terminal (not shown) in FIG.
  • the acoustic wave device 100R can be a dual filter. In this case, the filter 114 functions as the filter F3 in FIG. 1B, and the filter 124 functions as the filter F4.
  • the conductor layer 150 includes input terminals In1 and In2 and output terminals Out1 and Out2.
  • Example 1 is an example in which the surfaces on which the filters of the two chips are formed are opposite to each other.
  • FIG. 3 is a cross-sectional view illustrating an acoustic wave device 100 according to the first embodiment.
  • the substrate 30 includes a plurality of insulating layers 32, 34, 36, 38, 40, 42 and 44 and a plurality of conductor layers 46, 48, 50, 52, 54, 56. And 58 are laminated substrates.
  • the insulating layer is made of, for example, a resin such as an epoxy resin or a glass epoxy resin, or an insulator such as ceramics.
  • the conductor layer is formed of, for example, a metal such as copper (Cu) or aluminum (Al), or an alloy containing these metals.
  • the chips 10 and 20 are embedded in the insulating layers 36, 38 and 40, and are disposed in the gaps 31 formed in the insulating layers 36, 38 and 40.
  • the gap 31 is filled with a gas such as argon (Ar).
  • the chip 10 includes a piezoelectric substrate 12 (first substrate), terminals 13a and 13b (first terminal) formed on the surface 12a (first surface) of the piezoelectric substrate 12, and a filter 14 (first filter). )including.
  • the filter 14 includes a SAW filter, for example, and is electrically connected to the terminals 13a and 13b.
  • the terminals 13a and 13b are connected to the conductor layer 58 functioning as a foot pad via the conductor layers 54 and 56 and the via wiring 51.
  • the chip 20 (second chip) includes a piezoelectric substrate 22 (second substrate), terminals 23a and 23b (second terminals) formed on the surface 22a (second surface) of the piezoelectric substrate 22, and a filter 24 (second filter). )including.
  • the filter 24 includes a SAW filter, for example, and is electrically connected to the terminals 23a and 23b.
  • the terminal 23 a is connected to the conductor layer 58 via the conductor layers 46, 48, 50, 52, 54 and 56 and the via wiring 51.
  • the terminal 23 b is connected to the conductor layer 58 through the conductor layers 48, 50, 52, 54 and 56 and the via wiring 51.
  • the pass band of the filter 14 does not overlap the pass band of the filter 24. Since the filters 14 and 24 are exposed in the air gap 31, the excitation of the elastic wave is not hindered.
  • the surface 12 a faces the insulating layer 42.
  • the surface 22a faces in the opposite direction to the surface 12a and faces the insulating layer 34.
  • the filter 14 functions as, for example, the transmission filter F1 in FIG.
  • the filter 24 functions as a reception filter F2, for example.
  • the conductor layer 58 includes a transmission terminal Tx, a reception terminal Rx, an antenna terminal Ant (common terminal), and a ground terminal in FIG.
  • the terminals 13a and 13b are connected to either the transmission terminal Tx or the antenna terminal Ant.
  • the terminals 23a and 23b are connected to either the reception terminal Rx or the antenna terminal Ant. In this case, high isolation is obtained between the transmission filter F1 and the reception filter F2.
  • terminals 13a and 13b for inputting or outputting signals with the outside of the chip 10 are provided on the surface 12a
  • terminals 23a and 23b for inputting or outputting signals with the outside of the chip 20 are provided on the surface 22a. Since the distance between the terminals 13a and 13b and the terminals 23a and 23b is increased, the isolation between the transmission terminal Tx and the reception terminal Rx in FIG. 1A is increased.
  • a ladder type filter described later is used as the transmission filter F1
  • a vertical connection type multimode filter hereinafter referred to as a multimode filter
  • the filter 14 may be used as the reception filter F2
  • the filter 24 may be used as the transmission filter F1.
  • the acoustic wave device 100 can be a dual filter.
  • the filter 14 functions as the filter F3 in FIG. 1B, for example, and the filter 24 functions as the filter F4, for example.
  • the conductor layer 58 includes input terminals In1 and In2 and output terminals Out1 and Out2.
  • the terminals 13a and 13b are connected to either the input terminal In1 or the output terminal Out1, and the terminals 23a and 23b are connected to either the input terminal In2 or the output terminal Out2.
  • high isolation is obtained between the filter F3 and the filter F4.
  • the pass band of the filter 14 may not overlap with the pass band of the filter 24, or may partially overlap.
  • the pass band of the filter 14 may be different from or the same as the pass band of the filter 24.
  • the substrate 30 may be thick. As shown in FIG. 3, the substrate 30 can be thinned by embedding the chips 10 and 20 in the same insulating layers 36, 38 and 40. Also, the embedding process is simplified. The side surfaces of the chips 10 and 20 are in contact with the insulating layers 36, 38 and 40, but may be separated from each other. Further, the gaps 31 may not be formed in the insulating layers 36, 38 and 40, and the chips 10 and 20 may be embedded in the insulating layers 36, 38 and 40.
  • the chips 10 and 20 are, for example, a wafer level package (WLP) described later. Further, two gaps may be formed, and the chip 10 may be arranged in a gap different from the chip 20. The number of insulating layers and the number of conductor layers included in the substrate 30 can be changed.
  • WLP wafer level package
  • FIG. 4A is a plan view illustrating a ladder filter
  • the filter 14 is an example of a ladder filter.
  • series resonators S1 to S4 and parallel resonators P1 to P3 are provided on the surface 12a of the piezoelectric substrate 12.
  • the series resonators S1 to S4 are connected in series between the input terminal In and the output terminal Out.
  • the parallel resonator P1 is connected between S1 and S2, the parallel resonator P2 is connected between S2 and S3, and the parallel resonator P3 is connected between S3 and S4.
  • the parallel resonators P1 to P3 are grounded.
  • the resonators S1 to S4 and P1 to P3 are SAW resonators including the IDT 15 and the reflector 17.
  • the terminals 13a and 13b in FIG. 3 function as the input terminal In and the output terminal Out.
  • FIG. 4B is a plan view illustrating a multimode filter, and the filter 24 is an example of a multimode filter.
  • IDTs 25a, 25b, and 25c are arranged on the surface 22a of the piezoelectric substrate 22 in order from the left along the elastic wave propagation direction, and the reflectors 27 sandwich the IDTs 25a to 25c. Is arranged. One comb electrode of the IDT 25a and one comb electrode of the IDT 25c are connected to the output terminal Out, respectively. One comb electrode of the IDT 25b is connected to the input terminal In. The other comb electrodes of the IDTs 25a to 25c are grounded.
  • the two output terminals Out are balanced terminals, and the one input terminal In is an unbalanced terminal.
  • the output terminal Out may be an unbalanced terminal.
  • Terminals 23a and 23b in FIG. 3 include an output terminal Out and an input terminal In.
  • the piezoelectric substrates 12 and 22 include a piezoelectric material such as lithium tantalate (LiTaO 3 ) or lithium niobate (LiNbO 3 ). Each IDT and reflector is made of a metal such as Al. The number of electrode fingers can be changed.
  • the chips 10 and 20 may include at least one of a ladder type filter and a multimode filter, or may include an elastic wave filter other than these.
  • Example 2 is an example of a module including a duplexer.
  • FIG. 5A is a block diagram illustrating a module 200 according to the second embodiment.
  • FIG. 5B is a plan view illustrating the module 200.
  • FIG. 5C is a cross-sectional view taken along line AA in FIG.
  • the conductor layer 45 is not shown in FIG. The description of the configuration described above with reference to FIGS.
  • the transmission filter 60a and the reception filter 70a of the module 200 form a duplexer.
  • a power amplifier (PA) 80 is electrically connected between the transmission terminal Tx and the transmission filter 60a, and a matching circuit 82a is electrically connected between the PA 80 and the transmission filter 60a.
  • a matching circuit 82b is electrically connected between the transmission filter 60a and the antenna terminal Ant, and a matching circuit 82c is electrically connected between the reception filter 70a and the antenna terminal Ant.
  • the matching circuit 82a matches the impedance between the transmission filter 60a and the PA 80.
  • the matching circuit 82b matches the impedance between the antenna (not shown) connected to the antenna terminal Ant and the transmission filter 60a.
  • the matching circuit 82c matches the impedance between the antenna and the reception filter 70a.
  • the pass band of the transmission filter 60a may be different from or the same as the pass band of the reception filter 70a.
  • the transmission filter 60a is, for example, a ladder type filter shown in FIG.
  • the reception filter 70a is, for example, a multimode filter shown in FIG.
  • the PA 80 and the chip component 82 are mounted on the upper surface of the substrate 30 (third substrate) and connected to the conductor layer 45.
  • the chip 60 and the chip 70 are embedded in the insulating layer 36 of the substrate 30.
  • the chip 60 is a WLP including a piezoelectric substrate 62, a transmission filter (not shown), terminals 63a and 63b, and a sealing portion 65.
  • the transmission filter and terminals 63a and 63b are formed on the surface 62a.
  • the transmission filter is sealed by a sealing portion 65 made of, for example, resin, and is exposed to a gap between the surface 62a and the sealing portion 65.
  • the terminals 63a and 63b are electrically connected to the transmission filter and penetrate the sealing portion 65.
  • the chip 70 is a WLP including a piezoelectric substrate 72, a reception filter (not shown), terminals 73 a and 73 b, and a sealing portion 75.
  • the transmission filter included in the chip 60 functions as the transmission filter 60a in FIG. 5A
  • the reception filter included in the chip 70 functions as the reception filter 70a.
  • the side surface and upper surface of the chip 60, the side surface and lower surface of the chip 70, and the sealing portions 65 and 75 are in contact with the insulating layer 36.
  • the conductor layer 45 includes wirings 45a to 45e.
  • the conductor layer 58 includes an antenna terminal Ant, a transmission terminal Tx, a reception terminal Rx, and a ground terminal.
  • the chip component 82 includes at least one of an inductor and a capacitor, and functions as the matching circuits 82a, 82b, and 82c in FIG.
  • the terminal 63a of the chip 60 is electrically connected to the chip component 82 through the conductor layer 48, the via wiring 51, and the wiring 45a.
  • the terminal 73b of the chip 70 is electrically connected to the chip component 82 in common with the terminal 63a through the conductor layers 54 and 48, the via wiring 51, and the wiring 45a.
  • the terminal 63b of the chip 60 is electrically connected to the chip component 82 via the conductor layers 48 and 46, the via wiring 51, and the wiring 45b.
  • the terminal 73 a of the chip 70 is electrically connected to the receiving terminal Rx via the conductor layers 54 and 56 and the via wiring 51.
  • the chip component 82 is connected to the antenna terminal Ant via the wiring 45c, the conductor layers 46, 48, 54 and 56, and the via wiring 51, and is connected to the PA 80 via the wiring 45b.
  • the PA 80 is connected to the transmission terminal Tx via the wiring 45d, the conductor layers 46, 48, 54 and 56, and the via wiring 51.
  • PA 80 is an active element and generates heat. Heat generated in the PA 80 is released to the outside of the module 200 through the ground terminal GND connected to the PA 80 via the wiring 45e, the conductor layers 46, 48, 54 and 56, and the via wiring 51.
  • the surface 62a faces the insulating layer 34.
  • the surface 72a faces in the opposite direction to the surface 62a and faces the insulating layer 42. Therefore, according to the second embodiment, high isolation can be obtained in the module as in the first embodiment.
  • Example 3 is an example of a module different from Example 2.
  • FIG. 6A is a block diagram illustrating a module 300 according to the third embodiment.
  • FIG. 6B is a plan view illustrating the module 300.
  • FIG. 6C is a cross-sectional view taken along line AA in FIG. The description of the configuration already described in FIGS. 1B, 2 and 6C is omitted.
  • a matching circuit 82d is connected between the reception terminal Rx and the reception filter 70a.
  • the matching circuit 82d matches the impedance between a component (not shown) such as an IC connected to the reception terminal Rx and the reception filter 70a.
  • a switch 84 is connected between the transmission filter 60a and the reception filter 70a and the antenna terminal Ant.
  • the switch 84 selects a duplexer from among a duplexer including the transmission filter 60a and the reception filter 70a and another duplexer (not shown), and connects it to the antenna terminal Ant. For example, when the pass band of the transmission filter 60a is the same as the pass band of the reception filter 70a, the switch 84 may select one of the transmission filter 60a and the reception filter 70a and connect it to the antenna terminal Ant.
  • the conductor layer 45 includes wirings 45f to 45i.
  • the terminal 63 a of the chip 60 is connected to the transmission terminal Tx via the conductor layers 54 and 56 and the via wiring 51.
  • the terminal 63b of the chip 60 is connected to the switch 84 through the conductor layers 54 and 48, the via wiring 51, and the wiring 45f.
  • the terminal 73a of the chip 70 is connected to the switch 84 in common with the terminal 63b through the conductor layer 48, the via wiring 51, and the wiring 45f.
  • the switch 84 is connected to the antenna terminal Ant via the wiring 45g, the conductor layers 46, 48, 54 and 56, and the via wiring 51.
  • the terminal 73b of the chip 70 is connected to the chip component 82 via the conductor layers 48 and 46, the via wiring 51, and the wiring 45h.
  • the chip component 82 is connected to the receiving terminal Rx via the wiring 45 i, the conductor layers 46, 48, 54 and 56, and the via wiring 51.
  • Examples 2 and 3 are examples in which no gap is formed in the insulating layer 36 and the chip 60 and the chip 70 are embedded in the insulating layer 36.
  • a gap may be formed in the insulating layer 36 like the gap 31 in FIG. 3, and the chip 60 and the chip 70 may be embedded in the gap.
  • Embodiments 2 and 3 may be applied to a module including a dual filter.
  • the conductor layer 58 includes input terminals In1 and In2 and output terminals Out1 and Out2 (see FIG. 1B).
  • Examples of components to be mounted on the upper surface of the substrate 30 include an IC in addition to the PA 80, the chip component 82, and the switch 84, and any of these components may be used.
  • a filter may be embedded in a single-layer substrate. The arrangement of the wiring (conductor layer and via wiring 51) connecting the filter and the component can also be changed according to the position of the component and the filter.
  • Example 4 is an example in which the surface 12a and the surface 22a are located in different planes.
  • FIG. 7 is a cross-sectional view illustrating a module 400 according to the fourth embodiment.
  • the chip 10 is embedded in the insulating layers 36, 38 and 40.
  • the chip 20 is embedded in the insulating layer 32 and is disposed on the chip 10 in the gap 33.
  • the surface 12a and the surface 12b face the same direction.
  • the surface 12 a is located in a plane that crosses the insulating layer 38 and faces the insulating layer 42.
  • the surface 22 a is located in a plane that crosses the insulating layer 32 and faces the insulating layer 34. That is, the upper surface (first mounting surface) of the insulating layer 38 on which the chip 10 is mounted and the upper surface (second mounting surface) of the insulating layer 42 on which the chip 20 is mounted are located in different planes. For this reason, the distance between the filter 14 and the filter 24 is increased, and high isolation can be obtained.
  • the terminal 23 a is connected to the conductor layer 58 through the conductor layer 46, the conductor layer 47 in the insulating layer 34, the conductor layers 48, 52, 54 and 56, and the via wiring 51.
  • the terminal 23 b is connected to the conductor layer 58 via, for example, a conductor layer (not shown) provided on the insulating layer 34, conductor layers 46, 48, 52, 54 and 56, and via wiring 51.
  • the chip component 82 and the switch 84 are embedded in the insulating layer 32, for example, the chip component 82 and the switch 84 may not be provided.
  • the chip 10 and the chip 20 overlap in the thickness direction of the substrate 30, but do not need to overlap. Further, the chip 10 may be provided on the chip 20.
  • the chips 10 and 20 may be embedded without forming the gaps 31 and 33 in the insulating layer of the substrate 30.
  • the surface 22a is located in a different plane from the surface 12a, so that high isolation can be obtained.
  • the transmission filter may include a multimode filter, and the reception filter may include a ladder type filter.
  • the filter may include other SAW filters.
  • the filter is an SAW filter, but other elastic wave filters including an IDT such as a boundary acoustic wave filter and a Love wave resonator may be used.
  • an elastic wave filter including a piezoelectric thin film resonator may be applied.
  • FBAR Fanm
  • FIG. 8 is a cross-sectional view illustrating the FBAR 90.
  • a gap 91 is formed in the substrate 92.
  • a lower electrode 94 a is formed on the surface 92 a of the substrate 92 so as to overlap the gap 91.
  • a piezoelectric thin film 96 is formed on the lower electrode 94 a, and an upper electrode 94 b is formed on the piezoelectric thin film 96.
  • a resonance region 93 where the lower electrode 94 a, the upper electrode 94 b and the piezoelectric thin film 96 overlap is formed on the gap 91.
  • a laminated body of the lower electrode 94a, the upper electrode 94b, and the piezoelectric thin film 96 functions as a resonator.
  • An elastic wave filter using the FBAR 90 may be applied to the first to third embodiments.
  • the surface 92a of the chip 20 may be directed in the opposite direction to the surface 92a of the chip 10.
  • the surface 92 a of the chip 10 may be opposed to the insulating layer 42, and the surface 92 a of the chip 20 may be opposed to the insulating layer 34.
  • at least one of the filters 14 and 20 may be an elastic wave filter including IDT or an elastic wave filter including FBAR.
  • the substrate 92 is formed of an insulator such as glass, silicon (Si), or sapphire.
  • the piezoelectric thin film 96 includes a piezoelectric material such as aluminum nitride (AlN).
  • the lower electrode 94a and the upper electrode 94b are made of a metal such as ruthenium (Ru), for example.
  • Ru ruthenium
  • the lower electrode 94a may not be exposed in the gap 91.
  • the gap 91 may penetrate the substrate 92 or may not penetrate.
  • a portion where the resonance region 93 of the lower electrode 94 a is formed may be provided so as to protrude from the surface 92 a of the substrate 92 without forming the gap 91 in the substrate 92.
  • the surface 92a is flat, and a gap is generated between the surface 92a and the lower electrode 94a.
  • other piezoelectric thin film resonators such as SMR (Solid-Mounted Resonator) in which an acoustic reflection film is formed on the surface 92a and a lower electrode 94a is provided on the acoustic reflection film may be used.

Landscapes

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Abstract

　本発明は、圧電基板１２、及び圧電基板１２の面１２ａに形成されたフィルタ１４を含むチップ１０と、圧電基板２２、及び圧電基板２２の面１２ａとは異なる平面内に位置する面である面２２ａに形成されたフィルタ２４を含むチップ２０と、を具備する弾性波デバイスである。フィルタ間の距離が大きくなるため信号の漏洩が抑制される。従って本発明によれば、高いアイソレーションを得ることが可能な弾性波デバイスを提供することができる。　

Description

弾性波デバイス
　本発明は弾性波デバイスに関する。
　弾性表面波（Surface Acoustic Wave：ＳＡＷ）共振子、圧電薄膜共振子等の弾性波共振子は、高周波特性に優れたフィルタとして用いられる。近年の移動体通信端末の普及に伴い、分波器及びデュアルフィルタ等のように複数のフィルタを含むデバイスが利用されている。デバイスを小型化するためには、複数のフィルタを近接して配置することが求められる。特許文献１には、複数のＳＡＷフィルタが埋め込まれた基板が記載されている。
特開２００３－２８３１３９号公報
　しかし従来の技術では、フィルタ間のアイソレーションが十分に確保されないことがあった。本発明は上記課題に鑑み、高いアイソレーションを得ることが可能な弾性波デバイスを提供することを目的とする。
　本発明は、第１基板、及び第１基板の第１面に形成された第１フィルタを含む第１チップと、第２基板、及び第２基板の前記第１面とは異なる平面内に位置する第２面に形成された第２フィルタを含む第２チップと、を具備する弾性波デバイスである。
　上記構成において、前記第２面は前記第１面とは反対方向を向いている構成とすることができる。
　上記構成において、前記第１面と前記第２面とは同じ方向を向き、前記第１チップが実装される第１実装面と、前記第２チップが実装される第２実装面とは異なる平面内に位置し、前記第２チップは前記第１チップ上に設けられている構成とすることができる。
　上記構成において、前記第１フィルタの通過帯域は前記第２フィルタの通過帯域と異なる構成とすることができる。
　上記構成において、前記第１チップは、前記第１面に形成され、前記第１フィルタと接続され、前記第１チップの外部と信号の入力又は出力を行う第１端子を含み、前記第２チップは、前記第２面に形成され、前記第２フィルタと接続され、前記第２チップの外部と信号の入力又は出力を行う第２端子を含む構成とすることができる。
　上記構成において、第３基板を具備し、前記第１チップ及び前記第２チップは、前記第３基板に埋め込まれている構成とすることができる。
　上記構成において、前記第３基板は積層された複数の絶縁層を含み、前記第１チップ及び前記第２チップは、前記第３基板に含まれる同一の絶縁層に埋め込まれている構成とすることができる。
　上記構成において、前記第３基板は積層された複数の絶縁層を含み、
　前記第１チップ及び前記第２チップは、前記第３基板の異なる絶縁層に埋め込まれている構成とすることができる。
　上記構成において、前記第３基板に設けられた部品と、前記第３基板に設けられ、前記第１チップ及び前記第２チップと前記部品とを接続する配線と、を具備する構成とすることができる。
　上記構成において、前記第１チップは共通端子と送信端子との間に接続されたチップであり、前記第２チップは前記共通端子と受信端子との間に接続されたチップである構成とすることができる。
　上記構成において、前記第１チップと前記第２チップとは接続されていない構成とすることができる。
　上記構成において、前記第１基板及び前記第２基板は圧電基板であり、前記第１フィルタ及び前記第２フィルタはＩＤＴを含む構成とすることができる。
　上記構成において、前記第１フィルタ及び前記第２フィルタは圧電薄膜共振子を含む構成とすることができる。
　本発明によれば、高いアイソレーションを得ることが可能な弾性波デバイスを提供することができる。
図１（ａ）は分波器を例示するブロック図である。図１（ｂ）はデュアルフィルタを例示するブロック図である。 図２は比較例に係る分波器を例示する断面図である。 図３は実施例１に係る分波器を例示する断面図である。 図４（ａ）はラダー型フィルタを例示する平面図である。図４（ｂ）は多重モードフィルタを例示する平面図である。 図５（ａ）は実施例２に係るモジュールを例示するブロック図である。図５（ｂ）はモジュールを例示する平面図である。図５（ｃ）は図５（ｂ）のＡ－Ａに沿った断面図である。 図６（ａ）は実施例３に係るモジュールを例示するブロック図である。図６（ｂ）はモジュールを例示する平面図である。図６（ｃ）は図６（ｂ）のＡ－Ａに沿った断面図である。 図７は実施例４に係るモジュールを例示する断面図である。 図８はＦＢＡＲを例示する断面図である。
　まず複数のフィルタを用いるデバイスについて説明する。図１（ａ）は分波器を例示するブロック図である。
　図１（ａ）に示すように、送信フィルタＦ１はアンテナ端子Ａｎｔ（共通端子）と送信端子Ｔｘとの間に電気的に接続され、受信フィルタＦ２はアンテナ端子Ａｎｔと受信端子Ｒｘとの間に電気的に接続されている。送信フィルタＦ１の通過帯域は例えば受信フィルタＦ２の通過帯域と異なる。送信フィルタＦ１は、送信端子Ｔｘから入力された送信信号のうち、周波数が送信フィルタＦ１の通過帯域内の信号を通過させ、周波数が通過帯域外の信号を抑圧する。送信フィルタＦ１によりフィルタリングされた送信信号はアンテナ端子Ａｎｔに接続されたアンテナ（不図示）から外部に送信される。受信フィルタＦ２は、アンテナが受信した受信信号のうち、周波数が通過帯域内の信号を通過させ、周波数が通過帯域外の信号を抑圧する。受信フィルタＦ２によりフィルタリングされた受信信号は受信端子Ｒｘを通じて、例えばＩＣ（Integrated Circuit：集積回路）等の電子部品に入力される。送信信号及び受信信号は、周波数が例えばＧＨｚ帯に位置するような高周波信号である。
　図１（ｂ）はデュアルフィルタを例示するブロック図である。フィルタＦ３は入力端子Ｉｎ１と出力端子Ｏｕｔ１との間に電気的に接続されている。フィルタＦ４は入力端子Ｉｎ２と出力端子Ｏｕｔ２との間に電気的に接続され、フィルタＦ３とは電気的に接続されていない。フィルタＦ３の通過帯域は例えばフィルタＦ４の通過帯域と重ならない。従って、出力端子Ｏｕｔ１から出力される信号と、出力端子Ｏｕｔ２から出力される信号とは異なる周波数を有する。例えばフィルタＦ３及びＦ４を送信フィルタとすることにより、デュアルフィルタは異なる通信方式に対応した２つの送信信号を送信することができる。またフィルタＦ３及びＦ４を受信フィルタとすることにより、デュアルフィルタは異なる通信方式に対応した２つの受信信号を受信することができる。
　次に比較例として、ＳＡＷフィルタを含む弾性波デバイス１００Ｒについて説明する。図２は比較例に係る弾性波デバイス１００Ｒを例示する断面図である。
　図２に示すように、弾性波デバイス１００Ｒは、チップ１１０及び１２０を含む。チップ１１０の圧電基板１１２の面１１２ａにフィルタ１１４、並びにフィルタ１１４と電気的に接続された端子１１３ａ及び１１３ｂが形成されている。チップ１２０の圧電基板１２２の面１２２ａに、フィルタ１２４、並びにフィルタ１２４と電気的に接続された端子１２３ａ及び１２３ｂが形成されている。フィルタ１１４及び１２４はＩＤＴ（Interdigtal Transducer）及び反射器を含むＳＡＷフィルタである。端子１１３ａ、１１３ｂ、１２３ａ及び１２３ｂは、例えば錫銀（Ｓｎ－Ａｇ）等を主成分とする半田により形成され面１１２ａ及び１２２ａから突出するバンプを含む。チップ１１０とチップ１２０とは、フィルタ１１４及び１２４が基板１３０と対向するように、基板１３０にフリップチップ実装され、かつ例えばエポキシ樹脂等の樹脂により形成された封止部１３１により封止されている。
　基板１３０は、絶縁層１３２及び１３４、並びに導体層１４６、１４８及び１５０を積層した積層基板である。導体層間は、絶縁層１３２及び１３４を貫通するビア配線１５１により接続されている。フィルタ１１４及び１２４は、端子を介して導体層１４６と接続されている。導体層１４６は、導体層１４８及びビア配線１５１を介して導体層１５０と接続されている。導体層１５０は信号の入力又は出力を行うフットパッドとして機能する。
　弾性波デバイス１００Ｒが分波器である場合、フィルタ１１４は図１（ａ）における送信フィルタＦ１として機能し、フィルタ１２４は受信フィルタＦ２として機能する。導体層１５０は図１（ａ）における送信端子Ｔｘ、受信端子Ｒｘ、アンテナ端子Ａｎｔ、及び不図示の接地端子を含む。また弾性波デバイス１００Ｒをデュアルフィルタとすることもできる。この場合、フィルタ１１４は図１（ｂ）のフィルタＦ３として機能し、フィルタ１２４はフィルタＦ４として機能する。導体層１５０は、入力端子Ｉｎ１及びＩｎ２、出力端子Ｏｕｔ１及びＯｕｔ２を含む。
　弾性波デバイス１００Ｒを小型化するためには、チップ１１０とチップ１２０とを近付けることが有効である。しかし、フィルタ１１４とフィルタ１２４との距離が近付くことにより、フィルタ１１４に流れる信号がフィルタ１２４に漏洩しやすくなり、フィルタ１２４に流れる信号がフィルタ１１４に漏洩しやすくなる。信号の漏洩の結果、フィルタ１１４及びフィルタ１２４の抑圧度が劣化する。このように、フィルタ１１４とフィルタ１２４との間においてアイソレーションが低下する。
　実施例１は２つのチップにおけるフィルタが形成された面を互いに反対向きにする例である。図３は実施例１に係る弾性波デバイス１００例示する断面図である。
　図３に示すように、基板３０（第３基板）は、複数の絶縁層３２、３４、３６、３８、４０、４２及び４４、並びに複数の導体層４６、４８、５０、５２、５４、５６及び５８が積層された積層基板である。絶縁層は例えばエポキシ樹脂、ガラスエポキシ樹脂等の樹脂、又はセラミックス等の絶縁体により形成される。導体層は例えば銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属、又はこれらの金属を含む合金により形成される。チップ１０及び２０は絶縁層３６、３８及び４０に埋め込まれ、絶縁層３６、３８及び４０に形成された空隙３１に配置されている。空隙３１には例えばアルゴン（Ａｒ）等の気体が封入されている。
　チップ１０（第１チップ）は、圧電基板１２（第１基板）、圧電基板１２の面１２ａ（第１面）に形成された端子１３ａ及び１３ｂ（第１端子）、並びにフィルタ１４（第１フィルタ）を含む。フィルタ１４は例えばＳＡＷフィルタを含み、端子１３ａ及び１３ｂと電気的に接続されている。端子１３ａ及び１３ｂは導体層５４及び５６、並びにビア配線５１を介して、フットパッドとして機能する導体層５８に接続されている。チップ２０（第２チップ）は、圧電基板２２（第２基板）、圧電基板２２の面２２ａ（第２面）に形成された端子２３ａ及び２３ｂ（第２端子）、並びにフィルタ２４（第２フィルタ）を含む。フィルタ２４は例えばＳＡＷフィルタを含み、端子２３ａ及び２３ｂと電気的に接続されている。端子２３ａは導体層４６、４８、５０、５２、５４及び５６、並びにビア配線５１を介して導体層５８に接続されている。端子２３ｂは、導体層４８、５０、５２、５４及び５６、並びにビア配線５１を介して導体層５８に接続されている。フィルタ１４の通過帯域は、フィルタ２４の通過帯域とは重なっていない。フィルタ１４及び２４は空隙３１に露出しているため、弾性波の励振は妨げられない。
　面１２ａは絶縁層４２と対向している。面２２ａは、面１２ａと反対の方向を向いており、絶縁層３４と対向している。このため実施例１においては比較例と比べ、フィルタ１４とフィルタ２４との距離が大きくなる。従って、フィルタ１４を流れる信号がフィルタ２４に漏洩しにくくなり、フィルタ２４を流れる信号がフィルタ１４に漏洩しにくくなる。この結果、弾性波デバイス１００を小型化した場合でも、フィルタ１４とフィルタ２４との間で高いアイソレーションが得られる。
　弾性波デバイス１００が分波器である場合、フィルタ１４は、例えば図１（ａ）における送信フィルタＦ１として機能する。フィルタ２４は、例えば受信フィルタＦ２として機能する。導体層５８は図１（ａ）における送信端子Ｔｘ、受信端子Ｒｘ、アンテナ端子Ａｎｔ（共通端子）、及び接地端子を含む。端子１３ａ及び１３ｂは、送信端子Ｔｘ及びアンテナ端子Ａｎｔのいずれかに接続されている。端子２３ａ及び２３ｂは、受信端子Ｒｘ及びアンテナ端子Ａｎｔのいずれかに接続されている。この場合、送信フィルタＦ１と受信フィルタＦ２との間で高いアイソレーションが得られる。また、チップ１０の外部と信号の入力又は出力を行う端子１３ａ及び１３ｂは面１２ａに設けられ、チップ２０の外部と信号の入力又は出力を行う端子２３ａ及び２３ｂは面２２ａに設けられている。端子１３ａ及び１３ｂと、端子２３ａ及び２３ｂとの距離が大きくなるため、図１（ａ）における送信端子Ｔｘと受信端子Ｒｘとのアイソレーションが高くなる。送信フィルタＦ１として例えば後述のラダー型フィルタが用いられ、受信フィルタＦ２として例えば後述の縦接続型多重モードフィルタ（以下、多重モードフィルタ）が用いられる。またフィルタ１４を受信フィルタＦ２、フィルタ２４を送信フィルタＦ１として用いてもよい。
　また弾性波デバイス１００をデュアルフィルタとすることもできる。この場合、フィルタ１４は例えば図１（ｂ）のフィルタＦ３として機能し、フィルタ２４は例えばフィルタＦ４として機能する。導体層５８は、入力端子Ｉｎ１及びＩｎ２及び出力端子Ｏｕｔ１及びＯｕｔ２を含む。端子１３ａ及び１３ｂは入力端子Ｉｎ１及び出力端子Ｏｕｔ１のいずれかに接続され、端子２３ａ及び２３ｂは入力端子Ｉｎ２及び出力端子Ｏｕｔ２のいずれかに接続されている。この場合、フィルタＦ３とフィルタＦ４との間で高いアイソレーションが得られる。また端子１３ａ及び１３ｂと、端子２３ａ及び２３ｂとの距離が大きくなるため、図１（ｂ）における入力端子Ｉｎ１及び出力端子Ｏｕｔ１と、入力端子Ｉｎ２及び出力端子Ｏｕｔ２との間のアイソレーションが高くなる。
　フィルタ１４の通過帯域はフィルタ２４の通過帯域と重ならなくてもよいし、一部が重なってもよい。またフィルタ１４の通過帯域がフィルタ２４の通過帯域と異なってもよいし、同じでもよい。チップ１０とチップ２０とを異なる絶縁層に埋め込んでもよいが、基板３０が厚くなる恐れがある。図３に示すように、チップ１０及び２０を同一の絶縁層３６、３８及び４０に埋め込むことで、基板３０の薄型化が可能である。また埋め込む工程も簡略化される。チップ１０及び２０の側面は絶縁層３６、３８及び４０に接触しているが、離間していてもよい。また、絶縁層３６、３８及び４０に空隙３１を形成せず、チップ１０及び２０を絶縁層３６、３８及び４０に埋め込んでもよい。この場合、チップ１０及び２０は、例えば後述するウェハレベルパッケージ（Wafer Level Package：ＷＬＰ）である。また２つの空隙を形成し、チップ１０をチップ２０とは別の空隙に配置してもよい。なお基板３０に含まれる絶縁層の数及び導体層の数は変更可能である。
　次にＳＡＷフィルタの例について説明する。図４（ａ）はラダー型フィルタを例示する平面図であり、フィルタ１４がラダー型フィルタの例である。
　図４（ａ）に示すように、圧電基板１２の面１２ａ上に直列共振子Ｓ１～Ｓ４、並列共振子Ｐ１～Ｐ３が設けられている。直列共振子Ｓ１～Ｓ４は入力端子Ｉｎと出力端子Ｏｕｔとの間に直列接続されている。並列共振子Ｐ１はＳ１～Ｓ２間、並列共振子Ｐ２はＳ２～Ｓ３間、並列共振子Ｐ３はＳ３～Ｓ４間にそれぞれ接続されている。並列共振子Ｐ１～Ｐ３は接地されている。共振子Ｓ１～Ｓ４及びＰ１～Ｐ３はＩＤＴ１５及び反射器１７を含むＳＡＷ共振子である。図３の端子１３ａ及び１３ｂが、入力端子Ｉｎ及び出力端子Ｏｕｔとして機能する。
　図４（ｂ）は多重モードフィルタを例示する平面図であり、フィルタ２４が多重モードフィルタの例である。図４（ｂ）に示すように、圧電基板２２の面２２ａ上には、左から順にＩＤＴ２５ａ、２５ｂ及び２５ｃが弾性波の伝搬方向に沿って配置され、ＩＤＴ２５ａ～２５ｃを挟むように反射器２７が配置されている。ＩＤＴ２５ａの一方の櫛型電極、及びＩＤＴ２５ｃの一方の櫛型電極はそれぞれ出力端子Ｏｕｔに接続されている。ＩＤＴ２５ｂの一方の櫛型電極は入力端子Ｉｎに接続されている。ＩＤＴ２５ａ～２５ｃの他方の櫛型電極は接地されている。２つの出力端子Ｏｕｔは平衡端子であり、１つの入力端子Ｉｎは不平衡端子である。なお出力端子Ｏｕｔは不平衡端子でもよい。図３の端子２３ａ及び２３ｂが出力端子Ｏｕｔ及び入力端子Ｉｎを含む。
　圧電基板１２及び２２は、例えばタンタル酸リチウム（ＬｉＴａＯ３）又はニオブ酸リチウム（ＬｉＮｂＯ３）等の圧電体を含む。各ＩＤＴ及び反射器は、例えばＡｌ等の金属により形成されている。なお電極指の本数は変更可能である。またチップ１０及び２０は、ラダー型フィルタ及び多重モードフィルタの少なくとも１つを含んでもよいし、これら以外の弾性波フィルタを含んでもよい。
　実施例２は分波器を含むモジュールの例である。図５（ａ）は実施例２に係るモジュール２００を例示するブロック図である。図５（ｂ）はモジュール２００を例示する平面図である。図５（ｃ）は図５（ｂ）のＡ－Ａに沿った断面図である。図５（ｂ）においては導体層４５の図示は省略した。図１（ａ）及び図２において既述した構成の説明は省略する。
　図５（ａ）に示すように、モジュール２００の送信フィルタ６０ａ及び受信フィルタ７０ａは分波器を形成する。送信端子Ｔｘと送信フィルタ６０ａとの間にパワーアンプ（Power Amplifier：ＰＡ）８０が電気的に接続され、ＰＡ８０と送信フィルタ６０ａとの間には整合回路８２ａが電気的に接続されている。送信フィルタ６０ａとアンテナ端子Ａｎｔとの間には整合回路８２ｂが、受信フィルタ７０ａとアンテナ端子Ａｎｔとの間には整合回路８２ｃが、それぞれ電気的に接続されている。整合回路８２ａは、送信フィルタ６０ａとＰＡ８０との間のインピーダンスを整合する。整合回路８２ｂは、アンテナ端子Ａｎｔに接続されるアンテナ（不図示）と送信フィルタ６０ａとの間のインピーダンスを整合する。整合回路８２ｃはアンテナと受信フィルタ７０ａとの間のインピーダンスを整合する。送信フィルタ６０ａの通過帯域は、受信フィルタ７０ａの通過帯域と異なってもよいし、同じでもよい。送信フィルタ６０ａは例えば図４（ａ）に示したラダー型フィルタである。受信フィルタ７０ａは例えば図４（ｂ）に示した多重モードフィルタである。
　図５（ｂ）に示すように、ＰＡ８０及びチップ部品８２は、基板３０（第３基板）の上面に実装され、導体層４５と接続されている。図５（ｃ）に示すように、チップ６０及びチップ７０は、基板３０の絶縁層３６に埋め込まれている。
　チップ６０は、圧電基板６２、送信フィルタ（不図示）、端子６３ａ及び６３ｂ、並びに封止部６５を含むＷＬＰである。送信フィルタ、端子６３ａ及び６３ｂは面６２ａに形成されている。送信フィルタは、例えば樹脂により形成された封止部６５により封止され、面６２ａと封止部６５との間の空隙に露出している。端子６３ａ及び６３ｂは、送信フィルタと電気的に接続され、封止部６５を貫通している。チップ７０は、圧電基板７２、受信フィルタ（不図示）、端子７３ａ及び７３ｂ、並びに封止部７５を含むＷＬＰである。チップ６０に含まれる送信フィルタは図５（ａ）の送信フィルタ６０ａとして機能し、チップ７０に含まれる受信フィルタは受信フィルタ７０ａとして機能する。
　チップ６０の側面及び上面、並びにチップ７０の側面及び下面、封止部６５及び７５は絶縁層３６に接触している。導体層４５は配線４５ａ～４５ｅを含む。導体層５８は、アンテナ端子Ａｎｔ、送信端子Ｔｘ、受信端子Ｒｘ、及び接地端子を含む。チップ部品８２は、インダクタ及びキャパシタの少なくとも一方を含み、図５（ａ）における整合回路８２ａ、８２ｂ及び８２ｃとして機能する。
　チップ６０の端子６３ａは、導体層４８、ビア配線５１、及び配線４５ａを介してチップ部品８２に電気的に接続されている。チップ７０の端子７３ｂは、導体層５４及び４８、ビア配線５１、並びに配線４５ａを介して、端子６３ａと共通してチップ部品８２に電気的に接続されている。チップ６０の端子６３ｂは、導体層４８及び４６、ビア配線５１、並びに配線４５ｂを介してチップ部品８２と電気的に接続されている。チップ７０の端子７３ａは、導体層５４及び５６、並びにビア配線５１を介して、受信端子Ｒｘと電気的に接続されている。チップ部品８２は、配線４５ｃ、導体層４６、４８、５４及び５６、並びにビア配線５１を介してアンテナ端子Ａｎｔと接続され、また配線４５ｂを介してＰＡ８０と接続されている。ＰＡ８０は、配線４５ｄ、導体層４６、４８、５４及び５６、並びにビア配線５１を介して送信端子Ｔｘに接続されている。ＰＡ８０は能動素子であり、発熱する。ＰＡ８０において発生した熱は、ＰＡ８０と配線４５ｅ、導体層４６、４８、５４及び５６、並びにビア配線５１を介して接続された接地端子ＧＮＤを通じてモジュール２００の外部に放出される。
　面６２ａは絶縁層３４と対向している。面７２ａは、面６２ａと反対の方向を向いており、絶縁層４２と対向している。このため実施例２によれば、モジュールにおいても実施例１と同様に高いアイソレーションを得ることができる。
　実施例３は、実施例２とは別のモジュールの例である。図６（ａ）は実施例３に係るモジュール３００を例示するブロック図である。図６（ｂ）はモジュール３００を例示する平面図である。図６（ｃ）は図６（ｂ）のＡ－Ａに沿った断面図である。図１（ｂ）、図２及び図６（ｃ）において既述した構成の説明は省略する。
　図６（ａ）に示すように、モジュール３００においては、受信端子Ｒｘと受信フィルタ７０ａとの間に整合回路８２ｄが接続されている。整合回路８２ｄは、受信端子Ｒｘに接続されるＩＣ等の部品（不図示）と受信フィルタ７０ａとの間のインピーダンスを整合する。送信フィルタ６０ａ及び受信フィルタ７０ａと、アンテナ端子Ａｎｔとの間にはスイッチ８４が接続されている。スイッチ８４は、送信フィルタ６０ａ及び受信フィルタ７０ａを含む分波器と、他の分波器（不図示）とのうちから分波器を選択し、アンテナ端子Ａｎｔに接続する。例えば送信フィルタ６０ａの通過帯域が受信フィルタ７０ａの通過帯域と同じ場合、スイッチ８４は送信フィルタ６０ａ及び受信フィルタ７０ａのうち一方を選択してアンテナ端子Ａｎｔに接続してもよい。
　図６（ｂ）に示すように、基板３０の上面にはチップ部品８２及びスイッチ８４が実装されている。チップ部品８２は、図６（ａ）の整合回路８２ｄとして機能する。図６（ｃ）に示すように、導体層４５は配線４５ｆ～４５ｉを含む。チップ６０の端子６３ａは、導体層５４及び５６、並びにビア配線５１を介して送信端子Ｔｘと接続されている。チップ６０の端子６３ｂは導体層５４及び４８、ビア配線５１、並びに配線４５ｆを介してスイッチ８４に接続されている。チップ７０の端子７３ａは導体層４８、ビア配線５１、及び配線４５ｆを介して、端子６３ｂと共通してスイッチ８４に接続されている。スイッチ８４は、配線４５ｇ、導体層４６、４８、５４及び５６、並びにビア配線５１を介してアンテナ端子Ａｎｔと接続されている。チップ７０の端子７３ｂは、導体層４８及び４６、ビア配線５１、並びに配線４５ｈを介してチップ部品８２と接続されている。チップ部品８２は、配線４５ｉ、導体層４６、４８、５４及び５６、並びにビア配線５１を介して受信端子Ｒｘと接続されている。実施例３によれば、実施例２と同様に面７２ａは面６２ａと反対の方向を向いているため、高いアイソレーションを得ることができる。
　実施例２及び３は、絶縁層３６に空隙が形成されず、チップ６０及びチップ７０が絶縁層３６に埋め込まれる例である。実施例２及び３において、例えば図３の空隙３１のように絶縁層３６に空隙が形成され、空隙にチップ６０及びチップ７０が埋め込まれてもよい。またデュアルフィルタを含むモジュールに実施例２及び３を適用してもよい。この場合、導体層５８は入力端子Ｉｎ１及びＩｎ２、並びに出力端子Ｏｕｔ１及びＯｕｔ２を含む（図１（ｂ）参照）。基板３０の上面に実装する部品としては、ＰＡ８０、チップ部品８２、及びスイッチ８４以外に例えばＩＣ等があり、これらの中から任意の部品を用いてよい。また積層基板以外に例えば一層構造の基板にフィルタが埋め込まれてもよい。部品及びフィルタの位置に応じて、フィルタと部品とを接続する配線（導体層及びビア配線５１）の配置も変更可能である。
　実施例４は、面１２ａと面２２ａとが異なる平面内に位置する例である。図７は実施例４に係るモジュール４００を例示する断面図である。
　図７に示すように、チップ１０は絶縁層３６、３８及び４０に埋め込まれている。チップ２０は絶縁層３２に埋め込まれ、空隙３３内であってチップ１０の上に配置されている。面１２ａと面１２ｂとは同じ方向を向いている。面１２ａは絶縁層３８を横断する平面内に位置し、絶縁層４２と対向している。面２２ａは絶縁層３２を横断する平面内に位置し、絶縁層３４と対向している。つまり、チップ１０が実装される絶縁層３８の上面（第１実装面）と、チップ２０が実装される絶縁層４２の上面（第２実装面）とは異なる平面内に位置する。このため、フィルタ１４とフィルタ２４との距離が大きくなり、高いアイソレーションを得ることができる。
　端子２３ａは導体層４６、絶縁層３４中の導体層４７、導体層４８、５２、５４及び５６、並びにビア配線５１を介して導体層５８に接続されている。端子２３ｂは、例えば絶縁層３４に設けられた不図示の導体層、導体層４６、４８、５２、５４及び５６、並びにビア配線５１を介して導体層５８に接続されている。絶縁層３２にはチップ部品８２及びスイッチ８４が埋め込まれているが、例えばチップ部品８２及びスイッチ８４は設けられなくてもよい。チップ１０とチップ２０とは基板３０の厚さ方向に重なっているが、重ならなくてもよい。またチップ１０をチップ２０の上に設けてもよい。実施例４において、実施例２及び３と同様に、基板３０の絶縁層に空隙３１及び３３を形成せず、チップ１０及びチップ２０を埋め込んでもよい。実施例１から４に示したように、面２２ａが面１２ａとは異なる平面内に位置することで、高いアイソレーションを得ることができる。
　送信フィルタは多重モードフィルタを含んでもよく、受信フィルタはラダー型フィルタを含んでもよい。またフィルタは、これら以外のＳＡＷフィルタを含んでもよい。実施例１～４において、フィルタはＳＡＷフィルタを例としたが、例えば弾性境界波フィルタ、及びラブ波共振子等のようなＩＤＴを含む他の弾性波フィルタを用いてもよい。またＩＤＴを含む弾性波フィルタ以外に、圧電薄膜共振子を含む弾性波フィルタを適用してもよい。圧電薄膜共振子の例としてＦＢＡＲ（Film Bulk Acoustic Resonator）について説明する。
　図８はＦＢＡＲ９０を例示する断面図である。基板９２に空隙９１が形成されている。基板９２の面９２ａ上に空隙９１と重なるように下部電極９４ａが形成されている。下部電極９４ａ上に圧電薄膜９６が、圧電薄膜９６上に上部電極９４ｂが形成されている。下部電極９４ａ、上部電極９４ｂ及び圧電薄膜９６が重なる共振領域９３は空隙９１上に形成される。下部電極９４ａ、上部電極９４ｂ及び圧電薄膜９６の積層体が共振子として機能する。ＦＢＡＲ９０を用いた弾性波フィルタを、実施例１～３に適用してもよい。例えば実施例１においては、チップ２０における面９２ａが、チップ１０における面９２ａと反対方向を向けばよい。実施例４においては、例えばチップ１０における面９２ａが絶縁層４２と対向し、チップ２０における面９２ａが絶縁層３４と対向すればよい。またフィルタ１４及び２０の少なくとも一方がＩＤＴを含む弾性波フィルタ、又はＦＢＡＲを含む弾性波フィルタでもよい。
　基板９２は例えばガラス、シリコン（Ｓｉ）又はサファイア等の絶縁体により形成されている。圧電薄膜９６は、例えば窒化アルミニウム（ＡｌＮ）等の圧電体を含む。下部電極９４ａ及び上部電極９４ｂは、例えばルテニウム（Ｒｕ）等の金属により形成されている。下部電極９４ａは空隙９１に露出しているが、下部電極９４ａが空隙９１に露出しなくてもよい。空隙９１は基板９２を貫通してもよいし、貫通しなくてもよい。基板９２に空隙９１を形成せず、下部電極９４ａの共振領域９３を形成する部分を、基板９２の面９２ａから隆起して設けてもよい。この場合、面９２ａは平坦であり、面９２ａと下部電極９４ａとの間には隙間が生じる。またＦＢＡＲ以外に、例えば面９２ａに音響反射膜を形成し、音響反射膜の上に下部電極９４ａを設けたＳＭＲ（Solid Mounted Resonator）等、他の圧電薄膜共振子を用いてもよい。
　以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　　１０、２０、６０、７０　　　　　　　　　　　　　チップ
　　１２、２２、６２、７２　　　　　　　　　　　　　圧電基板
　　１２ａ、２２ａ、６２ａ、７２ａ、９２ａ　　　　　面
　　１４、２４、Ｆ３、Ｆ４　　　　　　　　　　　　　フィルタ
　　１５、２５　　　　　　　　　　　　　　　　　　　ＩＤＴ
　　１７、２７　　　　　　　　　　　　　　　　　　　反射器
　　３０　　　　　　　　　　　　　　　　　　　　　　基板
　　３２、３４、３６、３８、４０、４２、４４　　　　絶縁層
　　４６、４８、５０、５２、５４、５６、５８　　　　導体層
　　５１　　　　　　　　　　　　　　　　　　　　　　ビア配線
　　６０ａ、Ｆ１　　　　　　　　　　　　　　　　　　送信フィルタ
　　７０ａ、Ｆ２　　　　　　　　　　　　　　　　　　受信フィルタ
　　８０　　　　　　　　　　　　　　　　　　　　　　ＰＡ
　　８２　　　　　　　　　　　　　　　　　　　　　　チップ部品
　　８４　　　　　　　　　　　　　　　　　　　　　　スイッチ
　　９０　　　　　　　　　　　　　　　　　　　　　　ＦＢＡＲ
　　９２　　　　　　　　　　　　　　　　　　　　　　基板
　　Ｓ１、Ｓ２、Ｓ３、Ｓ４　　　　　　　　　　　　　直列共振子
　　Ｐ１、Ｐ２、Ｐ３　　　　　　　　　　　　　　　　並列共振子

Claims (13)

  1. 　第１基板、及び第１基板の第１面に形成された第１フィルタを含む第１チップと、
    　第２基板、及び第２基板の前記第１面とは異なる平面内に位置する第２面に形成された第２フィルタを含む第２チップと、を具備することを特徴とする弾性波デバイス。
  2. 　前記第２面は前記第１面とは反対方向を向いていることを特徴とする請求項１記載の弾性波デバイス。
  3. 　前記第１面と前記第２面とは同じ方向を向き、
    　前記第１チップが実装される第１実装面と、前記第２チップが実装される第２実装面とは異なる平面内に位置し、
    　前記第２チップは前記第１チップ上に設けられていることを特徴とする請求項１記載の弾性波デバイス。
  4. 　前記第１フィルタの通過帯域は前記第２フィルタの通過帯域と異なることを特徴とする請求項１から３いずれか一項記載の弾性波デバイス。
  5. 　前記第１チップは、前記第１面に形成され、前記第１フィルタと接続され、前記第１チップの外部と信号の入力又は出力を行う第１端子を含み、
    　前記第２チップは、前記第２面に形成され、前記第２フィルタと接続され、前記第２チップの外部と信号の入力又は出力を行う第２端子を含むことを特徴とする請求項１から４いずれか一項記載の弾性波デバイス。
  6. 　第３基板を具備し、
    　前記第１チップ及び前記第２チップは、前記第３基板に埋め込まれていることを特徴とする請求項１から５いずれか一項記載の弾性波デバイス。
  7. 　前記第３基板は積層された複数の絶縁層を含み、
    　前記第１チップ及び前記第２チップは、前記第３基板に含まれる同一の絶縁層に埋め込まれていることを特徴とする請求項６記載の弾性波デバイス。
  8. 　前記第３基板は積層された複数の絶縁層を含み、
    　前記第１チップ及び前記第２チップは、前記第３基板の異なる絶縁層に埋め込まれていることを特徴とする請求項６記載の弾性波デバイス。
  9. 　前記第３基板に設けられた部品と、
    　前記第３基板に設けられ、前記第１チップ及び前記第２チップと前記部品とを接続する配線と、を具備することを特徴とする請求項６から８いずれか一項記載の弾性波デバイス。
  10. 　前記第１フィルタは共通端子と送信端子との間に接続された送信フィルタであり、
    　前記第２フィルタは前記共通端子と受信端子との間に接続された受信フィルタであることを特徴とする請求項１から９いずれか一項記載の弾性波デバイス。
  11. 　前記第１フィルタと前記第２フィルタとは接続されていないことを特徴とする請求項１から１０いずれか一項記載の弾性波デバイス。
  12. 　前記第１基板及び前記第２基板は圧電基板であり、
    　前記第１フィルタ及び前記第２フィルタの少なくとも一方はＩＤＴを含むことを特徴とする請求項１から１１いずれか一項記載の弾性波デバイス。
  13. 　前記第１フィルタ及び前記第２フィルタの少なくとも一方は圧電薄膜共振子を含むことを特徴とする請求項１から１２いずれか一項記載の弾性波デバイス。
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