WO2013073671A1 - 半導体装置及びその製造方法 - Google Patents

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gate insulating
interface
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理人 黒田
寺本　章伸
須川　成利
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    • H10P95/906—Thermal treatments, e.g. annealing or sintering for altering the shape of semiconductors, e.g. smoothing the surface

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • Recent semiconductor devices are required to have higher speed and longer life as well as miniaturization.
  • Patent Document 1 proposes a MOS transistor that includes a source region, a drain region, and a channel region, and that can operate at a clock frequency of 10 GHz or more by improving the flatness of the surface of the channel region.
  • Patent Document 1 when expressed by a peak to valley in a range of 2 nm in the length from the source to the drain, the surface of the channel region is set to be 0.3 nm or less. It has been pointed out that high-speed operation is possible by flattening.
  • Patent Document 1 does not consider the lifetime of the MOS transistor, particularly the lifetime of the gate insulating film and the electrical withstand voltage of the gate insulating film.
  • the present invention has been made in earnest research in view of the above points, and its main purpose is to provide a semiconductor device suitable for miniaturization, high speed, and long life.
  • Another object of the present invention is to increase the lifetime of the gate insulating film of the MOS transistor and the electrical withstand voltage of the gate insulating film, and can operate at high speed, and is highly miniaturized and highly integrated. It is an object to provide a semiconductor device suitable for practical use.
  • One aspect of the present invention is a semiconductor layer, an insulating film in direct contact with one surface of the semiconductor layer, and an electrode in direct contact with the insulating film on the opposite side of the semiconductor layer And an arbitrary region having a length of 1 ⁇ m in the extending direction of the insulating film at each interface with respect to the interface between the semiconductor layer and the insulating film and the interface between the insulating film and the electrode layer.
  • the semiconductor device is characterized in that the unevenness in is smaller as the insulating film is thinner.
  • the size of the unevenness at the interface between the semiconductor layer and the insulating film and the size of the unevenness at the interface between the insulating film and the electrode layer are 10% or less of the thickness of the insulating film.
  • Another aspect of the present invention resides in a semiconductor device characterized in that the size of the unevenness at both the interfaces is a minimum step between atoms in the plane orientation of the semiconductor layer.
  • Another aspect of the present invention is a method for manufacturing a semiconductor device, wherein an insulating film in contact with the semiconductor layer is formed on a semiconductor layer, and an electrode layer in contact with the insulating film on the opposite side of the semiconductor layer is formed.
  • the manufacturing process includes at least one planarization step for making the unevenness of the surface of the semiconductor layer to be 10% or less of the thickness of the insulating film to be formed, and before forming the insulating film.
  • the unevenness on the surface of the semiconductor layer is 10% or less of the thickness of the insulating film to be formed
  • the unevenness between the interface in contact with the semiconductor layer and the surface of the insulating film is 10% or less of the thickness of the insulating film to be formed.
  • the semiconductor device manufacturing method further includes a film forming step of forming the insulating film by oxidation, oxynitridation, or nitriding.
  • Yet another aspect of the present invention is a semiconductor layer; An insulating film formed and in contact with the semiconductor layer at the interface; An electrode layer that forms an interface on the opposite side of the insulating film and the semiconductor layer, The thickness of the insulating film and the irregularities at both interfaces are formed so that the irregularities at the interface between the semiconductor layer and the insulating film are directly reflected in the irregularities at the interface between the insulating film and the electrode layer.
  • the semiconductor device is characterized in that.
  • a semiconductor device suitable for miniaturization, high speed, and long life can be provided. Further, the present invention provides a semiconductor device suitable for practical use of a highly integrated semiconductor integrated circuit device that can increase the life of the gate insulating film and the electrical withstand voltage resistance of the MOS transistor and can operate at high speed. Can also be provided.
  • the thickness of the insulating film and the both interfaces are such that unevenness at the interface between the semiconductor layer and the insulating film is directly reflected in the unevenness at the interface between the insulating film and the electrode layer. Therefore, it is possible to provide a semiconductor integrated circuit device that has high electrical withstand voltage and long life, can operate at high speed, and is highly miniaturized and highly integrated. Can do.
  • the unevenness of the interface of the gate insulating film in contact with the semiconductor layer and the interface of the gate insulating film in contact with the gate electrode is in a region having a length of 1 ⁇ m in the direction parallel to the interface. Both are 10% or less of the insulating film thickness, and the electric field strength concentrated locally on the gate insulating film and the semiconductor layer can be reduced, so that a high breakdown electric field strength and a long life can be obtained.
  • a gate insulating film excellent in initial yield and long-term reliability can be obtained.
  • the unevenness of the semiconductor layer interface and the unevenness of the electrode side interface are larger than 10% of the film thickness of the gate insulating film, and the area of the gate insulating film formed using oxygen radical oxidation is 4.0 ⁇ 10 ⁇ 2 cm 2
  • the area of the gate insulating film formed using oxygen radical oxidation is 4.0 ⁇ 10 ⁇ 2 cm 2
  • Conventional gate insulation having an area of 4.0 ⁇ 10 ⁇ 2 cm 2 formed using oxygen radical oxidation, wherein the semiconductor layer side interface unevenness and the electrode side interface unevenness are larger than 10% of the film thickness of the gate insulating film.
  • it is a diagram showing the cumulative probability of constant stress current + 0.1 a / cm 2 is applied during the life of the membrane.
  • Ra average roughness
  • FIG. 10 is a schematic cross-sectional structure diagram for explaining a CMOS circuit according to a fourth embodiment of the invention. It is a typical block diagram for demonstrating the semiconductor memory which concerns on 5th Embodiment of this invention. It is a figure which shows the relationship between the average roughness (Ra) of the semiconductor layer surface before oxidation, and the average roughness (Ra) of the interface of an insulating film and a semiconductor layer.
  • the inventors of the present invention reviewed the interface structure of the gate insulating film of the conventional semiconductor device as follows for the above purpose.
  • FIG. 1 shows a sectional view of an example of a conventional gate insulating film.
  • a commercial product of a silicon wafer provided with a semiconductor layer 101 made of silicon (Si) having a surface with a (100) plane orientation was prepared.
  • the surface of the semiconductor layer 101 of the silicon wafer as it was purchased was cleaned by a normal semiconductor cleaning method, and then the surface of the semiconductor layer 1 cleaned at 400 ° C. was subjected to radical oxidation (by radical oxygen formed in plasma).
  • the gate insulating film 102 having an average thickness of 6 nm was formed by oxidation by directly oxidizing the silicon surface.
  • an electrode 103 was formed on the gate insulating film 102 by an electrode forming technique used in a normal semiconductor field.
  • the interface 104 between the semiconductor layer 101 and the gate insulating film 102 is referred to as “semiconductor layer side interface 104”, and the interface 105 between the gate insulating film 102 and electrode 103 is referred to as “electrode side interface”. 105 ".
  • the sizes of the unevenness 106 on the semiconductor layer side interface 104 and the unevenness 107 on the electrode side interface 105 were measured.
  • the maximum value of the unevenness in an arbitrary region having a length (L) of 1 ⁇ m along the extending direction of the insulating film 102 (left and right direction of the paper surface) is displayed as a peak-to-valley.
  • the unevenness 106 of the semiconductor layer side interface 104 was 0.9 nm
  • the unevenness 107 of the electrode side interface 105 was 1.2 nm.
  • the present inventors obtained the following new knowledge. According to the knowledge, the size of the unevenness on the surface of the semiconductor layer before oxidation appears almost as it is as the size of the unevenness of the interface 105 between the oxide film (insulating film) 102 and the electrode 103.
  • the size of the irregularities at the interface 104 between the semiconductor layer 101 and the oxide film 102 becomes smaller than the size of the irregularities on the surface of the semiconductor layer before oxidation, and the degree of the irregularities is relaxed.
  • the size of the unevenness 107 on the electrode side interface 105 substantially reflects the size of the unevenness on the surface of the semiconductor layer 101 before oxidation, and the unevenness 106 on the semiconductor layer side interface 104 undergoes a radical oxidation process. As a result, the original size is relaxed to form small irregularities as shown in the figure.
  • this effect can also be obtained by thermal oxidation. That is, if the surface flatness (average roughness) Ra of the original semiconductor layer is greater than 0.1 nm, the unevenness tends to be reduced even by thermal oxidation. However, in radical oxidation, the tendency for the size of the concavities and convexities to be smaller is more pronounced than in thermal oxidation.
  • the interface unevenness is larger than the original unevenness in the thermal oxidation, but the radical oxidation does not substantially change.
  • the (average) film of the gate insulating film 102 If the thickness 118 is 6 nm, the size of the interface irregularity occupies a ratio of 15% to 20% of the (average) film thickness 118 of the gate insulating film 102.
  • the film thickness of the gate insulating film is being reduced to improve the low-voltage driving and the switching speed of the formed transistor at present, and this trend is said to continue in the future.
  • a MOS transistor having a gate insulating film having a thickness of 2 nm has also been proposed.
  • the size of the interface unevenness reaches 45% to 60% of the thickness of the gate insulating film.
  • the reason why the film thickness of the film thickness 118 is described as “average film thickness” is that the semiconductor layer side interface 104 and the electrode side interface 105 of the gate insulating film 102 are irregularly uneven. Since the measured value of the film thickness is location-dependent, the average value of a plurality of measured values within the range of the length (L) of the gate insulating film 102 is handled as the film thickness of the gate insulating film 102 for convenience in the present invention. Because.
  • the aerial surface on the semiconductor layer 1 side of the gate insulating film 102 expressed by the average film thickness is denoted as “first principal surface”, and the aerial surface on the electrode 103 side is denoted as “second principal surface”.
  • 2 (a) and 2 (b) show examples of atomic force microscope images (examples of FIG. 1) of the electrode side interface and the semiconductor layer side interface, respectively.
  • the electrode side interface is 0.09 nm and the semiconductor layer side interface is 0.12 nm.
  • Z (x, y), ZAve, and A indicate the height, average height, and number of measurement points at position (x, y), respectively.
  • 3 and 4 show the relationship between the breakdown electric field and the breakdown probability of the gate insulating film made of a silicon oxide film having a thickness of 6 nm formed by radical oxidation using oxygen radicals at 400 ° C., and the gate insulating film.
  • An example of the cumulative probability of lifetime when applying a constant current stress of +0.1 A / cm 2 (example of the gate insulating film in FIG. 1) is shown.
  • the present inventors have found that the breakdown electric field strength of the gate insulating film is low, the lifetime of the gate insulating film when a constant current stress is applied is short, or that the experimental values vary. We believe that this is due to the above. According to the data shown in FIG. 3, 30% of the gate insulating film breaks when the dielectric breakdown electric field is 13.5 MV / cm or less.
  • FIG. 5 shows a schematic cross-sectional view of another example of a conventional gate insulating film.
  • the surface of the semiconductor layer 501 made of Si having a (100) plane orientation is annealed at a high temperature in an Ar atmosphere at a high temperature to flatten the surface to the minimum level difference between atoms, and then heat is applied.
  • a thickness of 6 nm was formed by oxidation (moisture oxidation).
  • the insulating film 502 has a semiconductor layer side interface 504 between the semiconductor layer 501 and an electrode side interface 505 between the semiconductor layer 501 and the gate electrode 503 on the side opposite to the semiconductor layer 501.
  • the size of the unevenness 506 of the semiconductor layer side interface 504 and the size of the unevenness 507 of the electrode side interface 505 are 0.8 nm and 0.14 nm, respectively, in the region of 1 ⁇ m length according to the above definition.
  • the unevenness 507 of the electrode-side interface 505 remains the smallest step between Si atoms, reflecting the flatness of the silicon surface before oxidation (the original surface of the semiconductor layer 502).
  • the irregularities 506 of the semiconductor layer side interface 504 are enlarged by thermal oxidation.
  • the average film thickness 518 of the gate insulating film 502 is 6 nm
  • the size of the unevenness 506 of the semiconductor layer side interface 504 is 13.3% of the average film thickness 518 of the gate insulating film.
  • the size of the unevenness 507 on the electrode-side interface 505 is the size of the smallest step between Si atoms whose plane orientation is the (100) plane, which is 2.3% of the average film thickness 518 of the gate insulating film 502. is there.
  • FIGS. 6A and 6B show another example of atomic force microscope images of the electrode side interface and the semiconductor layer side interface, respectively.
  • the average roughness Ra is 0.08 nm and 0.04 nm at the electrode side interface and the semiconductor layer side interface, respectively.
  • the lower limit value of the average roughness Ra measured with an atomic force microscope is determined by the noise signal intensity of the measuring instrument, and the value is currently about 0.04 nm. That is, in practice, even if an interface having an average roughness Ra of less than 0.04 nm is measured, Ra measured by an atomic force microscope is about 0.04 nm.
  • FIG. 7 and 8 show the relationship between the breakdown electric field and the breakdown probability of the gate insulating film made of a silicon oxide film having a thickness of 6 nm formed by moisture oxidation at 750 ° C., and +0.1 A / cm for the gate insulating film.
  • Another example of the cumulative probability of life when a constant current stress of 2 is applied (example of the gate insulating film shown in FIG. 5) is shown.
  • the size of the unevenness 507 of the tail electrode side interface 505 is the size of the smallest step between the silicon (Si) atoms when the surface orientation of the surface of the semiconductor layer 501 is the (100) plane.
  • the size of the unevenness 506 of the semiconductor side interface 504 is larger than 10% of the film thickness of the insulating film 502, electric field concentration occurs locally due to the size of the unevenness 506 of the semiconductor layer side interface 504, and the electric field strength. It seems that there is a place where becomes locally high.
  • the breakdown electric field strength of the gate insulating film is low, the life of the gate insulating film when a constant current stress is applied is short, or the measured values vary. It is done.
  • the present invention has been made in view of the findings of the review as described above.
  • One of the main requirements of the present invention is that the size of the irregularities at both interfaces of the gate insulating film of an electronic element such as a transistor is 10% or less of the thickness of the gate insulating film.
  • the gate insulating film to be formed is defined by the length (left and right direction of the paper surface in the example of FIG. 1) and the width (depth direction of the paper surface in the example of FIG. 1).
  • the size of all irregularities in the surface (electrode side interface) of the gate insulating film and the size of all irregularities in the back surface (semiconductor layer side interface) are 10% or less of the average thickness of the gate insulating film. This is a feature of the present invention.
  • the size of the unevenness at both interfaces is the size of the minimum step between atoms in the plane orientation of the semiconductor layer.
  • FIG. 21 shows the measurement results of the average roughness Ra of the Si semiconductor layer surface before oxidation and the average roughness Ra of the insulating film / semiconductor layer interface (semiconductor layer side interface) described above.
  • the average roughness Ra of the surface of the Si semiconductor layer before oxidation is substantially equal to the average roughness Ra at the interface between the insulating film and the electrode (electrode-side interface) as described above.
  • FIG. 21 shows a case where an insulating film having a thickness of 6 nm in terms of a silicon oxide film is formed by oxygen radical oxidation and a case where it is formed by moisture oxidation (thermal oxidation using moisture). ing. In these oxidation examples, both were performed at 400 ° C. and 750 ° C.
  • the average roughness Ra of the surface of the Si semiconductor layer before oxidation exceeds 0.10 nm
  • the average roughness Ra of the insulating film / Si semiconductor layer interface semiconductor layer side interface
  • the average roughness Ra of the semiconductor layer surface is considerably relaxed.
  • the insulating film / Si semiconductor layer interface (semiconductor layer) It can be seen that the average roughness Ra of the side interface is rougher than the average roughness Ra of the surface of the original Si semiconductor layer before oxidation.
  • the average roughness Ra of the insulating film / Si semiconductor layer interface is the average of the surface of the original Si semiconductor layer before oxidation. It turns out that it is relieved rather than roughness Ra.
  • FIG. 22 shows the relationship between the dielectric breakdown electric field (MV / cm) and the ratio (%) of the unevenness at the electrode side interface and the size of the unevenness at the semiconductor layer side interface to the film thickness of the insulating film.
  • the ratio (%) of the unevenness at the semiconductor side interface and the unevenness at the electrode side interface to the film thickness of the gate insulating film exceeds 10% and reaches 20%, the minimum value of the dielectric breakdown electric field is reached. Is 12.5 MV / cm. When it becomes 30%, it is 12.5 MV / cm or less.
  • the minimum value of the dielectric breakdown electric field is from 14.25 MV / cm to 14.4 MV / cm. It has reached 75 MV / cm (high withstand voltage). From this point, it can be seen that the dielectric breakdown electric field value changes significantly significantly when the ratio (%) of the unevenness at the semiconductor side interface and the unevenness at the electrode side interface to the film thickness of the gate insulating film is 10%.
  • FIG. 23 shows the ratio (%) of the unevenness at the semiconductor side interface and the unevenness at the electrode side interface to the film thickness of the gate insulating film (insulating film area is 4.0 ⁇ 10 ⁇ 2 cm 2 ), and the constant of the gate insulating film.
  • the relationship with the Weibull coefficient extracted from the range in which the cumulative probability of life when applying stress current +0.1 A / cm 2 is 40% or less is shown.
  • the Weibull coefficient is an index indicating the variation in life to dielectric breakdown, and the smaller the value, the higher the probability of failure in the range where the variation is large and the lifetime to dielectric breakdown is short.
  • the Weibull coefficient of the example shown in FIG. 4 is indicated by a point A
  • the Weibull coefficient of the example shown in FIG. 12 is indicated by a point B
  • the example of FIG. The Weibull coefficient is indicated by point C.
  • the Weibull coefficient is as low as about 1 or less.
  • the Weibull coefficient rapidly increases to 3 or more.
  • the semiconductor layer may be any of single crystal, polycrystal, and amorphous, and its constituent materials are Si (silicon), SiGe x (silicon germanium) (0 ⁇ x ⁇ 1), Ge (germanium). , GaAs (gallium arsenide), GaN (gallium nitride), SiC (silicon carbide), InP (indium phosphorus), and other semiconductor materials.
  • the method for manufacturing a gate insulating film according to the present invention is a method for manufacturing a gate insulating film in which an insulating film that contacts the semiconductor layer is formed on the semiconductor layer, and an electrode layer is formed by directly contacting the semiconductor layer.
  • the manufacturing process includes at least one planarization treatment step for reducing the thickness of the semiconductor layer surface to 10% or less of the thickness of the insulating film forming the unevenness.
  • the surface of the semiconductor layer is oxidized, oxynitrided or nitrided so that the size of the irregularities at the semiconductor layer side interface to be formed is 10% or less of the thickness of the insulating film to be formed.
  • An insulating film is formed on the substrate.
  • an insulating film (insulating oxide film) is formed by oxidizing the surface of the semiconductor layer in moisture or oxygen at a temperature of 900 ° C. or higher, or in a mixed atmosphere of moisture and oxygen, and then the insulating film A step of removing a portion unnecessary for the electronic element formed by using a chemical solution containing hydrofluoric acid may be included.
  • the atmosphere is any one of Ar (argon), H 2 (hydrogen), and Ar / H 2 (argon / hydrogen) at 800 ° C. or higher.
  • Ar argon
  • H 2 hydrogen
  • Ar / H 2 argon / hydrogen
  • the insulating film forming step is preferably an isotropic oxidation, oxynitridation or nitriding treatment step in which the film formation rate does not depend on a difference in plane orientation of the semiconductor layer, for example, an oxidation treatment step using oxygen radicals, a nitrogen radical It is preferable to include a nitriding treatment process using oxynitriding or an oxynitriding treatment process using a mixed radical of oxygen radicals and nitrogen radicals or NH radicals.
  • the insulating film forming step includes any one of Hf (hafnium), La (lanthanum), Ti (titanium), Al (aluminum), O (oxygen), Si (silicon), Pr (praseodymium), and N (nitrogen).
  • a film forming step of depositing an insulating film including the above may be included.
  • the MOS transistor according to the present invention includes a semiconductor layer, a gate insulating film provided directly on the semiconductor layer, and a gate electrode layer provided directly on the insulating film, and the semiconductor layer and the gate insulating film
  • the size of all irregularities at the interface with the film and the size of all irregularities at the interface between the gate insulating film and the gate electrode layer are the length in a direction parallel to the extending direction of the gate insulating film. In the length of 1 ⁇ m in an arbitrary region, the smaller the film thickness of the gate insulating film is, the smaller it is depending on the thickness.
  • the channel polarity may be n-type or p-type.
  • All the MOS transistors in the CMOS circuit according to the present invention have the same configuration as the above MOS transistors.
  • FIG. 9 shows a schematic sectional view of a gate insulating film according to a first embodiment of the present invention.
  • FIGS. 10A and 10B show atomic force microscope images of the semiconductor layer side interface of the gate insulating film and the surface of the gate insulating film (surface opposite to the semiconductor layer side interface).
  • FIG. 10 shows the average roughness Ra
  • FIG. 11 shows the relationship between the breakdown electric field strength and the breakdown probability of the gate insulating film whose gate insulating film area (stacked surface area) is 4.0 ⁇ 10 ⁇ 2 cm 2. It is.
  • FIG. 12 shows the cumulative probability of life when a constant stress current +0.1 A / cm 2 is applied to a gate insulating film whose gate insulating film area is 4.0 ⁇ 10 ⁇ 2 cm 2 .
  • a semiconductor substrate having an Si semiconductor layer 901 was prepared.
  • silicon (Si) is used as the semiconductor layer 901.
  • a semiconductor layer 901 is formed on the surface of a Si wafer by an epitaxial method, and the surface orientation of the surface of the semiconductor layer 901 is a (100) plane.
  • the semiconductor layer 901 was n-type and had a resistivity of 10 ⁇ ⁇ cm.
  • the resistivity of the semiconductor layer 901 is preferably 8 to 12 ⁇ ⁇ cm.
  • the substrate provided with the semiconductor layer 901 was also n-type, and its resistivity was 0.01 ⁇ ⁇ cm.
  • the resistivity of the substrate is desirably 0.008 to 0.012 ⁇ ⁇ cm.
  • the polarity of the semiconductor layer 901 may be p-type, or may be manufactured by the Cz method or the FZ method. Further, the plane orientation of the semiconductor layer 901 is not limited to the (100) plane.
  • an oxide film having a thickness of 1 ⁇ m was formed on the surface of the semiconductor layer 901 at a temperature of 1000 ° C. in a mixed atmosphere of moisture and oxygen.
  • the formed oxide film was removed using a mixed chemical solution of hydrochloric acid and hydrofluoric acid.
  • the (100) surface of the semiconductor layer 901 has an average roughness of 0.06 nm.
  • the maximum size of the irregularities in the region having a length of 1 ⁇ m in the direction parallel to the surface was 0.6 nm.
  • the planarization treatment as a part of the planarization treatment, it is preferable to use a method of immersing a semiconductor substrate in a dilute hydrofluoric acid chemical solution in an environment where light is blocked and the dissolved oxygen concentration of the chemical solution is 1 ppb or less. It is an aspect.
  • the surface of the semiconductor layer 901 having an average roughness of 0.06 nm formed as described above was oxidized by an oxygen radical method to form a gate insulating film 902.
  • the gate insulating film 902 was formed using an oxidation method using oxygen radicals as oxidizing species using a microwave-excited high-density plasma apparatus.
  • the formed gate insulating film 902 has a thickness of 6.0 nm.
  • the largest unevenness in the unevenness 906 of the semiconductor layer side interface 904 was 10% of the average film thickness of the gate insulating film 902.
  • a gate electrode 903 was formed on the surface of the gate insulating film 902 as follows.
  • an amorphous Si film doped with about 3 ⁇ 10 20 cm ⁇ 3 of P (phosphorus) to a thickness of 150 nm is formed on the gate insulating film 902 by using a low pressure chemical vapor deposition method.
  • P (phosphorus) was activated and the amorphous Si film could be converted into n + type polycrystalline Si.
  • n + type polycrystalline Si film In the present invention, after forming a non-doped amorphous Si film, P (phosphorus) ions are implanted into the amorphous Si film, and then the P (phosphorus) ions are activated to form an n + type polycrystalline Si film. May be used. In this way, a gate electrode 903 of n + type polycrystalline Si was formed.
  • the polarity of the gate electrode is not limited to n + type, but may be p + type.
  • the gate electrode 903 may be made of a metal such as Ti (titanium), Ta (tantalum), W (tungsten), Al (aluminum), or a conductive nitride such as TiN (titanium nitride) or TaN (tantalum nitride). Good.
  • the gate electrode 903 was patterned so that the surface thereof had an area of 4.0 ⁇ 10 ⁇ 2 cm 2 .
  • the breakdown voltage characteristics of the gate insulating film 903 thus prepared were measured.
  • FIG. 11 shows the relationship between the breakdown electric field strength and the breakdown probability at that time. According to FIG. 11, it can be seen that the breakdown probability is small (zero) in the range where the dielectric breakdown electric field strength is small (that is, the range of 14.0 MV / cm or less).
  • FIG. 12 shows the cumulative probability of life when a constant stress current + 0.1 A / cm 2 is applied.
  • the range life is small (i.e., less than the range of 10 3 seconds) it can be seen cumulative fracture probability is small.
  • FIG. 13 shows a schematic cross-sectional view of a gate insulating film according to a second embodiment of the present invention.
  • 14A and 14B show an atomic force microscope image and a surface height profile of the surface of the semiconductor layer after the planarization step.
  • FIG. 15A shows an atomic force microscope image and average roughness Ra of the gate insulating film on the semiconductor layer side interface
  • FIG. 15B shows an atomic force microscope image of the surface of the gate insulating film. And the average roughness Ra is indicated.
  • FIG. 16 shows the relationship between the breakdown field strength of the formed gate insulating film and the breakdown probability.
  • FIG. 17 shows the cumulative probability of life when a constant stress current +0.1 A / cm 2 is applied to the formed gate insulating film.
  • the same semiconductor substrate as that in the first embodiment was used.
  • the semiconductor layer was n-type and had a resistivity of 10 ⁇ ⁇ cm.
  • the substrate on which the n-type semiconductor layer was formed was an n-type Si substrate, and its resistivity was 0.01 ⁇ ⁇ cm.
  • a surface flattening process was performed to make the unevenness of the Si semiconductor layer surface preferably the size of the minimum step between atoms in the plane orientation (100) plane of the surface of the Si substrate.
  • the natural oxide film on the surface of the Si semiconductor layer was removed with a dilute hydrofluoric acid chemical solution, and then heat treatment was performed in a high-clean Ar atmosphere under atmospheric pressure to flatten the surface of the Si semiconductor layer.
  • the heat treatment condition was 900 ° C. for 1 hour.
  • the atmosphere during the heat treatment during the planarization treatment may be H 2 (hydrogen) or Ar / H 2 (argon / hydrogen). Further, the pressure during the heat treatment may be lower than the atmospheric pressure.
  • the surface of the (100) plane of the Si semiconductor layer is planarized at the atomic level.
  • the average roughness Ra measured by the atomic force microscope is 0.04 nm, which is the measurement noise level of the atomic force microscope as described above.
  • the unevenness in the region having a length of 1 ⁇ m in the direction parallel to the surface is the size of the smallest step between atoms on the Si semiconductor layer (100) surface, as is apparent from FIGS. 14 (a) and 14 (b). It is 0.14 nm.
  • an oxide insulating film is formed on the Si semiconductor layer whose surface is planarized at the atomic level as described above, using an oxidation method using oxygen radicals as an oxidizing species using a microwave-excited high-density plasma apparatus. Then, a gate insulating film was formed. At this time, the thickness of the gate insulating film was 6 nm.
  • the size of the unevenness at the interface between the Si semiconductor layer and the formed gate insulating film (see FIG. 15A) and the average roughness Ra when the surface of the formed gate insulating film is observed with an atomic force microscope are: It was confirmed that it was maintained at 0.04 nm (see FIG. 15B).
  • FIG. 16 shows the relationship between the breakdown field strength of the patterned gate insulating film and the breakdown probability. As shown in FIG. 16, it can be seen that the breakdown probability is low (zero) in a range where the breakdown electric field strength is small (ie, a range of 14.5 MV / cm or less).
  • FIG. 17 shows the cumulative probability of the lifetime of the patterned gate insulating film when a constant stress current + 0.1 A / cm 2 is applied. According to FIG. 17, it can be seen that the cumulative failure probability in the range where the lifetime is small (the range of 2 ⁇ 10 3 seconds or less) is small.
  • FIG. 18 shows a cross-sectional structure of a MOS transistor according to a third embodiment of the present invention.
  • the n-type channel MOS transistor including the gate insulating film described in the first or second embodiment is described, but a p-type channel MOS transistor may be used.
  • B boron
  • a gate electrode 1803 is formed over the gate insulating film 1802, and an interface 1805 is formed between the gate insulating film 1802 and the gate electrode 1803.
  • the average roughness of the interface 1804 between the semiconductor layer 1801 and the gate insulating film 1802 is directly reflected in the average roughness on the surface of the gate insulating film 1802. .
  • ion implantation of As (arsenic) ions was performed under the conditions of 20 keV and 2 ⁇ 10 15 cm ⁇ 2 in order to form the source region 1808 and the drain region 1809. Thereafter, annealing was performed at a temperature of 1000 ° C. for 5 seconds to activate As (arsenic) ions.
  • the ion implantation conditions may be adjusted in order to make the depths of the n + layers of the source region and drain region to be created a target depth.
  • the ion species to be implanted may be cluster ions including As (arsenic). Further, the ion species to be implanted may be P (phosphorus) ions.
  • the MOS transistor according to the present embodiment had the same effects as those of the first or second embodiment with respect to the dielectric breakdown electric field and life of the gate insulating film.
  • FIG. 19 shows a schematic sectional view of a CMOS circuit according to a fourth embodiment of the present invention.
  • a CMOS circuit 1900 shown in FIG. 19 includes an n-type channel MOS transistor (left side transistor: “FIG. 19A”) and a p-type channel MOS transistor (right side transistor: “(b) in FIG. 19” described in the third embodiment. ) ”) CMOS inverter circuit consisting of series connection.
  • the source region 1908a of the n-type MOS transistor (a) is connected to the ground terminal 1910.
  • the source region 1908b of the p-type MOS transistor (b) is connected to the power supply terminal 1911b.
  • the gate and electrode 1903a of the p-type MOS transistor (a) and the gate electrode 1903b of the p-type MOS transistor (b) are both connected to the input terminal 1912.
  • the drain regions 1909a and 1909b are both connected to the output terminal 1913.
  • the gate insulating film 1902a of the n-type MOS transistor, the gate insulating film 1902b of the p-type MOS transistor, and the interfaces 1904a, 1904b, 1905a, and 1905b were formed in the same manner as in the third embodiment.
  • the CMOS circuit according to the present embodiment had the same effects as those of the first or second embodiment with respect to the dielectric breakdown electric field and the lifetime of the gate insulating film.
  • FIG. 20 shows a schematic sectional view of a semiconductor memory composed of a floating gate type transistor according to a fifth embodiment of the present invention.
  • the configuration of the gate insulating film 2002 and the floating gate electrode 2014 is the same as that of the n-type channel MOS transistor described in the third embodiment.
  • the semiconductor memory 2000 has a structure in which an interelectrode insulating film 2015 and a control gate electrode 2016 are sequentially stacked on a floating gate electrode 2014. Further, a source region 2008 and a drain region 2009 are also provided.
  • the semiconductor memory 2000 according to the present embodiment had the same effects as those of the first or second embodiment with respect to the dielectric breakdown electric field and the lifetime of the gate insulating film.
  • the variation in current flowing from the source region 2008 to the drain region 2009 via the gate insulating film 2002 during writing was suppressed.
  • the reason is considered to be that variation in the electric field applied to the gate insulating film 2002 is suppressed.
  • the semiconductor memory 2000 floating gate type transistor
  • the semiconductor memory 2000 floating gate type transistor according to the fifth embodiment is a highly reliable semiconductor memory in which writing failures and reading failures are suppressed.
  • the present invention can be applied to an insulating film, a MOS capacitor, a MOS transistor, a CMOS circuit or a semiconductor memory circuit employing at least one of these, and a manufacturing method thereof.

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Abstract

　従来の半導体装置のゲート絶縁膜は、半導体層側界面と電極側界面の中の少なくともいずれか一方の凹凸が大きいために、ゲート絶縁膜に印加される電界に局所的集中が起きたり、その強度にばらつきが発生したりして低い電界強度で絶縁破壊を起し使用寿命が短かった。　この課題は、ゲート絶縁膜の両界面の凹凸の大きさを特定化することで解決される。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関するものである。
　最近の半導体装置では、微細化と共に高速化・長寿命化が要求されている。
　特許文献１には、ソース領域、ドレイン領域、及びチャネル領域を備え、チャネル領域表面の平坦度を改善することにより、１０ＧＨｚ以上のクロック周波数においても動作可能なＭＯＳトランジスタが提案されている。
　特許文献１では、具体的には、ソースからドレイン方向の長さ２ｎｍの範囲におけるピーク・トウ・バレイ（ｐｅａｋ　ｔｏ　ｖａｌｌｅｙ）によって表した場合、０．３ｎｍ以下になるように、チャネル領域の表面を平坦化することにより、高速動作が可能なことが指摘されている。
ＷＯ２００８／００７７４８
　しかしながら、特許文献１は、ＭＯＳトランジスタの寿命、特に、ゲート絶縁膜の寿命やゲート絶縁膜の電気的絶縁耐圧については考慮されていない。
　本発明は、上記の点に鑑み鋭意研究の上なされたものであり、その主たる目的は、微細化・高速化・長寿命化に適合した半導体装置を提供することである。
　本発明のもう一つの目的は、ＭＯＳトランジスタのゲート絶縁膜の寿命やゲート絶縁膜の電気的絶縁耐圧性を高め、高速動作が可能であって高微細化・高集積化された半導体集積回路装置の実用化に適した半導体装置を提供することである。
　本発明の側面の一つは、半導体層と、該半導体層の一方の面に直に接触している絶縁膜と、前記半導体層とは反対側で前記絶縁膜に直に接触している電極層と、を有し、前記半導体層と前記絶縁膜との界面と前記絶縁膜と前記電極層との界面とに関して、それぞれの界面における前記絶縁膜の延在する方向の長さ１μｍの任意領域における凹凸が、前記絶縁膜の厚さが薄ければ薄い程小さい凹凸であることを特徴とする半導体装置にある。
　本発明の別な側面は、前記半導体層と前記絶縁膜との界面の凹凸の大きさ及び前記絶縁膜と前記電極層との界面の凹凸の大きさが前記絶縁膜の厚さの１０％以下であることを特徴とする半導体装置にある。
　本発明の別なもう一つの側面は、前記両界面の凹凸の大きさが、前記半導体層の面方位における原子間の最小の段差であることを特徴とする半導体装置にある。
　本発明のもう一つの側面は、半導体層上に、前記半導体層と接触する絶縁膜を形成し、前記絶縁膜と前記半導体層とは反対側で接触する電極層を形成する半導体装置の製造方法であって、製造工程中に、前記半導体層表面の凹凸を、形成する絶縁膜の厚さの１０％以下にするための平坦化工程を少なくとも１回以上含むと共に、前記絶縁膜形成前の前記半導体層表面の凹凸が形成する絶縁膜の厚さの１０％以下の場合に、半導体層と接する界面と絶縁膜表面との凹凸がそれぞれ形成する絶縁膜の厚さの１０％以下になるような酸化、酸窒化または窒化方法によって前記絶縁膜を形成する膜形成工程をさらに含むことを特徴とする半導体装置の製造方法にある。
　本発明の更にもう一つの側面は、半導体層と、
　前記半導体層と界面で形成して接触する絶縁膜と、
　前記絶縁膜と前記半導体層とは反対側で界面を形成して接触する電極層とを有し、
　前記半導体層と前記絶縁膜の界面における凹凸が、前記絶縁膜と前記電極層との界面における凹凸にそのまま反映されるように、前記絶縁膜の厚さ及び前記両界面の凹凸が形成されていることを特徴とする半導体装置にある。
　本発明によれば、微細化・高速化・長寿命化に適合した半導体装置を提供することができる。また、本発明はＭＯＳトランジスタのゲート絶縁膜の寿命や電気的絶縁耐圧性を高め、高速動作が可能であって高微細化・高集積化された半導体集積回路装置の実用化に適した半導体装置を提供することもできる。
　更に、本発明によれば、半導体層と絶縁膜との界面と前記絶縁膜と電極層との界面とに関して、それぞれの界面における前記絶縁膜の延在する方向の長さ１μｍの任意領域における凹凸が、前記絶縁膜の厚さが薄ければ薄い程小さい凹凸であるので前記絶縁膜に局所的に集中する電界強度を低減することが出来、高い破壊電界強度と長い寿命を有する半導体装置が提供できる。
　更に別には、本発明によれば、半導体層と絶縁膜の界面における凹凸が、前記絶縁膜と電極層との界面における凹凸にそのまま反映されるように、前記絶縁膜の厚さ及び前記両界面の凹凸が形成されているので、前記絶縁膜は高い電気的絶縁耐圧性と長い寿命を有し、高速動作が可能であって高微細化・高集積化された半導体集積回路装置を提供することができる。
　もう一つ別には、本発明によれば、ゲート絶縁膜の半導体層と接する界面、及び、ゲート絶縁膜のゲート電極と接する界面の凹凸が、界面に平行する方向の長さ１μｍの領域においてゲート絶縁膜厚に対して、いずれも１０％以下となっており、ゲート絶縁膜及び半導体層に局所的に集中する電界強度を低減することが出来るため、高い破壊電界強度、長い寿命が得られる。
　更に、本発明によれば、初期歩留まり及び長期信頼性に優れたゲート絶縁膜が得られる。
半導体側界面の凹凸と、電極側界面の凹凸がゲート絶縁膜厚の１０％よりも大きい、酸素ラジカル酸化を用いて形成した従来のゲート絶縁膜を説明するための模式的断面図である。 半導体層側界面の凹凸と、電極側界面の凹凸がゲート絶縁膜の膜厚の１０％よりも大きい、酸素ラジカル酸化を用いて形成した従来のゲート絶縁膜の半導体側界面と絶縁膜表面の原子間力顕微鏡像である。 半導体層界面の凹凸と、電極側界面の凹凸がゲート絶縁膜の膜厚の１０％よりも大きい、酸素ラジカル酸化を用いて形成したゲート絶縁膜の面積が４．０ｘ１０－２ｃｍ２である従来のゲート絶縁膜の絶縁破壊電界強度と破壊確率との関係を表した図である。 半導体層側界面の凹凸と、電極側界面の凹凸がゲート絶縁膜の膜厚の１０％よりも大きい、酸素ラジカル酸化を用いて形成した４．０ｘ１０－２ｃｍ２の面積を有する従来のゲート絶縁膜の一定ストレス電流＋０．１Ａ／ｃｍ２印加時の寿命の累積確率を表した図である。 半導体層側界面の凹凸がゲート絶縁膜の膜厚の１０％よりも大きい、酸素ラジカル酸化を用いて形成した従来のゲート絶縁膜を説明するための模式的断面図である。 半導体層側界面の凹凸がゲート絶縁膜の膜厚の１０％よりも大きい、酸素ラジカル酸化を用いて形成した従来のゲート絶縁膜の半導体側界面と絶縁膜表面の原子間力顕微鏡像及び平均粗さ（Ｒａ）を示す図である。 半導体層界面の凹凸がゲート絶縁膜の膜厚の１０％よりも大きい、酸素ラジカル酸化を用いて形成した、４．０ｘ１０－２ｃｍ２の面積を有する従来のゲート絶縁膜の絶縁破壊電界強度と破壊確率との関係を表した図である。 半導体層側界面の凹凸がゲート絶縁膜の膜厚の１０％よりも大きい、酸素ラジカル酸化を用いて形成した、４．０ｘ１０－２ｃｍ２の面積を有する従来のゲート絶縁膜の一定ストレス電流＋０．１Ａ／ｃｍ２印加時の寿命の累積確率を表した図である。 本発明の第１実施形態に係るゲート絶縁膜を説明するための模式的断面図である。 本発明の第１実施形態に係るゲート絶縁膜の半導体層側界面と絶縁膜表面の原子間力顕微鏡像及び平均粗さ（Ｒａ）を示す図である。 本発明の第１実施形態に係る、４．０ｘ１０－２ｃｍ２の面積を有するゲート絶縁膜の絶縁破壊電界強度と破壊確率との関係を表した図である。 本発明の第１実施形態に係る、４．０ｘ１０－２ｃｍ２の面積を有するゲート絶縁膜の一定ストレス電流＋０．１Ａ／ｃｍ２印加時の寿命の累積確率を表した図である。 本発明の第２実施形態に係るゲート絶縁膜を説明するための模式的断面図である。 半導体層の面方位における原子間の最小の段差にするための表面平坦化を行った後の半導体層表面の原子間力顕微鏡像と表面高さのプロファイルを示す図である。 本発明の第２実施形態に係るゲート絶縁膜の半導体層側界面と絶縁膜表面の原子間力顕微鏡像を示す図である。 本発明の第２実施形態に係る、４．０ｘ１０－２ｃｍ２の面積を有するゲート絶縁膜の絶縁破壊電界強度と破壊確率との関係を表した図である。 本発明の第２実施形態に係るゲート絶縁膜の一定ストレス電流＋０．１Ａ／ｃｍ２印加時の寿命の累積確率を示す図である。 本発明の第３実施形態に係るＭＯＳトランジスタを説明するための模式的構造図である。 本発明の第４実施形態に係るＣＭＯＳ回路を説明するための模式的断面構造図である。 本発明の第５実施形態に係る半導体メモリを説明するための模式的構成図である。 酸化前の半導体層表面の平均粗（Ｒａ）さと、絶縁膜と半導体層の界面の平均粗さ（Ｒａ）との関係を示す図である。 絶縁膜の膜厚に対する電極界面・半導体界面の凹凸の割合（％）と絶縁破壊電界との関係を示すグラフである。 絶縁膜の膜厚に対する電極側界面の凹凸・半導体層側界面の凹凸の割合（％）とワイブル係数との関係を示す図である。
　本発明の実施形態を説明する前に、本発明をより適格に理解してもらうために、本発明に至った技術過程について以下に説明する。
　本発明者等は前記の目的から、従来の半導体装置のゲート絶縁膜の界面構造について次のように見直しを行った。
　図１は、従来のゲート絶縁膜の一例の断面図を示す。
　まず、面方位が（１００）面の表面を有するシリコン（Ｓｉ）からなる半導体層１０１を備えたシリコンウエハーの市販品を用意した。この購入時のままの状態のシリコンウエハーの半導体層１０１表面を通常の半導体洗浄法で洗浄し、その後４００℃で洗浄した半導体層１の表面をラジカル酸化法（プラズマ中で形成されたラジカル酸素によりシリコン表面を直接酸化する）により酸化して平均厚さ６ｎｍのゲート絶縁膜１０２を形成した。
　その後、通常の半導体分野で使用されている電極形成技術により、ゲート絶縁膜１０２上に電極１０３を形成した。
　本発明に於いては、便宜上、半導体層１０１とゲート絶縁膜１０２との間の界面１０４を「半導体層側界面１０４」、ゲート絶縁膜１０２と電極１０３との間の界面１０５を「電極側界面１０５」と記すこともある。
　半導体層側界面１０４の凹凸１０６と電極側界面１０５の凹凸１０７の大きさをそれぞれ測定した。
　絶縁膜１０２の延在する方向（紙面の左右方向）に沿った長さ（Ｌ）１μｍの大きさの任意領域における凹凸の大きさの最大値が、ピーク・トウ・バレー（ｐｅａｋ　ｔｏ　ｖａｌｌｅｙ）表示で、半導体層側界面１０４の凹凸１０６では０．９ｎｍ、電極側界面１０５の凹凸１０７では１．２ｎｍであった。
　同様の手法と手順で、５０枚のシリコンシリコンウエハーについて処理を施し、同様に、半導体層側界面１０４の凹凸１０６と電極側界面１０５の凹凸１０７の大きさをそれぞれ測定した。
　その結果、本発明者等は、以下に示す新たな知見を得た。その知見によると、酸化前の半導体層表面の凹凸の大きさがほぼそのまま酸化膜（絶縁膜）１０２と電極１０３との界面１０５の凹凸の大きさとして出現する。
　これに対して、ラジカル酸化によって半導体層１０１と酸化膜１０２との界面１０４の凹凸の大きさは、酸化前の半導体層表面の凹凸の大きさより小さくなり、凹凸の程度が緩和される。
　即ち、電極側界面１０５の凹凸１０７の大きさは、酸化前の半導体層１０１の表面の凹凸の大きさを略反映しており、半導体層側界面１０４の凹凸１０６は、ラジカル酸化工程を経ることによって元の大きさが緩和されて図示のごとく小さな凹凸となっている。
　本発明者らの実験によれば、この効果は、熱酸化でも得られる。即ち、もとの半導体層の表面平坦度（平均粗さ）Ｒａが０．１ｎｍより大であれば、熱酸化でもその凹凸が小さくなる傾向がある。しかし、ラジカル酸化では凹凸の大きさが小さくなる傾向は熱酸化よりも顕著である。
一方、半導体層のもとの表面の表面平坦度Ｒａが０．１ｎｍ以下の場合では、熱酸化では界面凹凸は元の凹凸より大きくなるが、ラジカル酸化ではほぼ変わらない。
　これまでに図１で説明した例（半導体層側界面１０４の凹凸１０６では０．９ｎｍ、電極側界面１０５の凹凸１０７では１．２ｎｍ）でいえば、例えば、ゲート絶縁膜１０２の（平均）膜厚１１８が６ｎｍであれば、界面凹凸の大きさは、ゲート絶縁膜１０２の（平均）膜厚１１８の１５％から２０％の割合を占める。
　しかも、現時点でもゲート絶縁膜の膜厚は、形成されるトランジスタの低電圧駆動とスイッチングスピードの向上のために薄膜化が進められており、この傾向は、今後も続くといわれている。
　その中で、２ｎｍの膜厚を有するゲート絶縁膜を備えたＭＯＳトランジスタも提案されている。この場合だと、界面凹凸の大きさは、ゲート絶縁膜の膜厚の４５％～６０％にも達することになる。
　ところで、ここで、膜厚１１８の膜厚を「平均膜厚」と記したのは、ゲート絶縁膜１０２の半導体層側界面１０４も電極側界面１０５も不規則な凹凸状になっていて、その膜厚の測定値に場所依存性があるので、ゲート絶縁膜１０２の長さ（Ｌ）の範囲内での複数の測定値の平均の値をゲート絶縁膜１０２の膜厚として便宜上本発明では取り扱っているからである。
　又、本発明においては、平均膜厚で表したゲート絶縁膜１０２の半導体層１側の架空表面を「第一主面」、電極１０３側の架空表面を「第二主面」と、表記することもある。
　図２（ａ）および（ｂ）はそれぞれ、電極側界面と半導体層側界面の原子間力顕微鏡像の一例（図１の例）を示すものである。
　以下の数１で定義される平均粗さＲａでいえば、電極側界面が０．０９ｎｍ、半導体層側界面が０．１２ｎｍである。
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　ここで、Ｚ（ｘ，ｙ）、ＺＡｖｅ、Ａはそれぞれ位置（ｘ，ｙ）における高さ、平均高さ、測定ポイント数を示す。
　図３および図４には、４００℃における酸素ラジカルを用いたラジカル酸化によって形成した膜厚が６ｎｍのシリコン酸化膜からなるゲート絶縁膜の絶縁破壊電界と破壊確率との関係と、ゲート絶縁膜に＋０．１Ａ／ｃｍ２の一定電流ストレスを印加した際の寿命の累積確率の一例（図１のゲート絶縁膜の例）が示される。
　この例によれば、ゲート絶縁膜に電界を印加すると、半導体層側界面および電極側界面の凹凸に起因した局所的電界集中が起こり、電界強度が局所的に高くなる場所が存在していることが伺える。
　本発明者等は、多くの実験結果から、ゲート絶縁膜の破壊電界強度が低かったり一定電流ストレス印加時のゲート絶縁膜の寿命が短かったり、或いは、それらの実験的値にばらつきがみられたりするのは、上記のことに起因しているものと考えている。図３に示すデータによれば、ゲート絶縁膜は、絶縁破壊電界１３．５ＭＶ／ｃｍ以下で破壊するものが３０％もある。
　また、図４に示すように、＋０．１Ａ／ｃｍ２の電流がゲート絶縁膜に与えられると、１×１０３秒以下で、３０％ものゲート絶縁膜が破壊されてしまうことが分る。
　本発明者等は、その実験結果から特許文献１に示す半導体装置のゲート絶縁膜もこれと同様の傾向を示すことを確認している。
　図５には、従来のゲート絶縁膜の他の例の模式的断面図を示す。
　図示されたゲート絶縁膜５０２は、面方位が（１００）面のＳｉからなる半導体層５０１の表面をＡｒ雰囲気中で、高温でアニールして原子間の最小段差程度に表面を平坦化してから熱酸化（水分酸化）によって６ｎｍの厚さに形成した。この絶縁膜５０２は、半導体層５０１との間に半導体層側界面５０４を、半導体層５０１とは反対側で、ゲート電極５０３との間に電極側界面５０５をそれぞれ有している。
　半導体層側界面５０４の凹凸５０６の大きさと電極側界面５０５の凹凸５０７の大きさは、前記の定義にしたがった長さ１μｍの領域において、それぞれ０．８ｎｍ、０．１４ｎｍである。
　図５から分かるように、電極側界面５０５の凹凸５０７は、酸化前のシリコン表面（半導体層５０２の元の表面）の平坦度を反映してＳｉの原子間の最少の段差のままであるが、半導体層側界面５０４の凹凸５０６は熱酸化によって大きくなってしまっている。
　ゲート絶縁膜５０２の平均膜厚５１８は、６ｎｍであるから、半導体層側界面５０４の凹凸５０６の大きさは、ゲート絶縁膜の平均膜厚５１８の１３．３％である。
　他方、電極側界面５０５の凹凸５０７の大きさは、面方位が（１００）面のＳｉの原子間の最少の段差の大きさで、ゲート絶縁膜５０２の平均膜厚５１８の２．３％である。
　図６（ａ）および（ｂ）には、それぞれ、電極側界面と半導体層側界面の原子間力顕微鏡像のもう一つの例が示される。
　平均粗さＲａは、電極側界面と半導体層側界面においてそれぞれ０．０８ｎｍ、０．０４ｎｍである。
　ここで、原子間力顕微鏡で測定される平均粗さＲａの下限値は測定器のノイズ信号強度によって決まり、現在のところその値はおよそ０．０４ｎｍである。つまり、実際には平均粗さＲａが０．０４ｎｍより小さい界面を測定しても、原子間力顕微鏡で測定されるＲａは０．０４ｎｍ程度となる。
　図７および図８には、７５０℃における水分酸化によって形成した膜厚が６ｎｍのシリコン酸化膜からなるゲート絶縁膜の絶縁破壊電界と破壊確率との関係と、ゲート絶縁膜に＋０．１Ａ／ｃｍ２の一定電流ストレスを印加した際の寿命の累積確率のもう一つの例（図５に示されたゲート絶縁膜の例）が示される。
　図７に示されてあるように、絶縁破壊電界１３．５ＭＶ／ｃｍで破壊されたサンプルが１０％もあり、１４．２ＭＶ／ｃｍ程度で全てのサンプルが破壊されている。
　図８からは、＋０．１Ａ／ｃｍ２の電流が流されると、４×１０２秒以下で殆ど全てのゲート絶縁膜（殆ど全てのサンプルが破壊されたことが判る。
　このことから、譬え電極側界面５０５の凹凸５０７の大きさが、半導体層５０１の表面の面方位が（１００）面におけるシリコン（Ｓｉ）の原子間の最少の段差の大きさであっても、半導体側界面５０４の凹凸５０６の大きさが絶縁膜５０２の膜厚の１０％より大きい場合、半導体層側界面５０４の凹凸５０６の大きさに起因して局所的に電界の集中が起こり、電界強度が局所的に高くなる場所が存在ものと思われる。
　このことに起因して、ゲート絶縁膜の破壊電界強度が低かったり、また、一定電流ストレス印加時のゲート絶縁膜の寿命が短かったり、或いは、これらの測定値にばらつきが生じたりするものと考えられる。 
　本発明は上記のような見直しによる知見に鑑みてなされたものである。
　本発明の主たる要件の一つは、トランジスタのような電子素子のゲート絶縁膜の両界面の凹凸の大きさが前記ゲート絶縁膜の膜厚の１０％以下であることである。
　更に具体的に述べれば、形成されるゲート絶縁膜の長さ（図１の例で示せば、紙面の左右方向）及び幅（図１の例で示せば、紙面の奥行方向）で区画されたゲート絶縁膜の表面（電極側界面）内の全ての凹凸の大きさと裏面（半導体層側界面）内の全ての凹凸の大きさとが、ゲート絶縁膜の平均膜厚の１０％以下であることが本発明の特徴である。
　さらに好適には、両界面の凹凸の大きさが前記半導体層の面方位における原子間の最小の段差の大きさであることが望ましい。
　図２１には、前述した酸化前のＳｉ半導体層表面の平均粗さＲａと、絶縁膜／半導体層界面（半導体層側界面）の平均粗さＲａの測定結果が示されている。
　尚、酸化前のＳｉ半導体層表面の平均粗さＲａは絶縁膜と電極との界面（電極側界面）における平均粗さＲａと略等しいことは、前述した理由の通りである。
　図２１には、シリコン酸化膜に換算して６ｎｍの膜厚を有する絶縁膜を、酸素ラジカル酸化によって形成した場合と、水分酸化（水分を用いた熱酸化）によって形成した場合とが夫々示されている。 
　これらの酸化の例では、何れも４００℃と７５０℃で行った。
　図２１の○印で示されるように、ラジカル酸化では、酸化前のＳｉ半導体層表面の平均粗さＲａが０．１０ｎｍ以下の場合、絶縁膜／Ｓｉ半導体層界面（半導体層側界面）の平均粗さＲａは、Ｓｉ半導体層の酸化前の平均粗さＲａと同等であることが分かる。
　酸化前のＳｉ半導体層表面の平均粗さＲａが０．１０ｎｍを越えている場合には、絶縁膜／Ｓｉ半導体層界面（半導体層側界面）の平均粗さＲａは、元の酸化前のＳｉ半導体層表面の平均粗さＲａよりは相当に緩和されている。
　これに対して、図２１の□印で示されるように、水分酸化では、酸化前のＳｉ半導体層表面の平均粗さＲａが０．１０ｎｍ以下の場合、絶縁膜／Ｓｉ半導体層界面（半導体層側界面）の平均粗さＲａは、元の酸化前のＳｉ半導体層表面の平均粗さＲａよりも粗くなっていることが分かる。
　酸化前のＳｉ半導体層表面の平均粗さが０．１０ｎｍを越えると、絶縁膜／Ｓｉ半導体層界面（半導体層側界面）の平均粗さＲａは、元の酸化前のＳｉ半導体層表面の平均粗さＲａよりは緩和されていることが分かる。
　図２２に、電極側界面の凹凸と半導体層側界面の凹凸の大きさの絶縁膜の膜厚に対する割合（％）のそれぞれと絶縁破壊電界（ＭＶ／ｃｍ）との関係を示す。測定用の試料としては、酸素ラジカル酸化によって膜面積４．０×１０－２ｃｍ２の大きさのゲート絶縁膜を電気測定が出来るように形成しものを１０個用意した。 
　絶縁破壊電圧値は測定したものの中の最小値のものを採用した。
　図２２からも明らかな通り、ゲート絶縁膜の膜厚に対する半導体側界面の凹凸・電極側界面の凹凸の割合（％）が夫々１０％を越えて２０％に達すると、絶縁破壊電界の最小値は１２．５ＭＶ／ｃｍとなっている。３０％になると、１２．５ＭＶ／ｃｍ以下になっている。
　他方、ゲート絶縁膜の膜厚に対する半導体側界面の凹凸・電極側界面の凹凸の割合（％）が夫々１０％以下であれば、絶縁破壊電界の最小値は、１４．２５ＭＶ／ｃｍから１４．７５ＭＶ／ｃｍまでに達している（電気耐圧性が高い）。この点から、ゲート絶縁膜の膜厚に対する半導体側界面の凹凸・電極側界面の凹凸の割合（％）が夫々１０％において、絶縁破壊電界値が臨界的に大きく変化することが判る。
　図２３には、ゲート絶縁膜（絶縁膜面積が４．０ｘ１０－２　ｃｍ２）の膜厚に対する半導体側界面の凹凸・電極側界面の凹凸の割合（％）の夫々と、ゲート絶縁膜の一定ストレス電流＋０．１Ａ／ｃｍ２印加時の寿命の累積確率が４０％以下である範囲から抽出したワイブル係数との関係が示されている。
　ここで、ワイブル係数は、絶縁破壊に至る寿命のバラツキを示す指標であり、値が小さいほど、バラツキが大きく絶縁破壊に至る寿命の短い範囲における破壊確率が高いことを示している。
　図２３において、図４に示された例のワイブル係数が点Ａで示されており、図１２に示された例のワイブル係数が点Ｂで示されており、図１７に示された例のワイブル係数が点Ｃで示されている。
　図２３に示されるように、絶縁膜の膜厚に対する前記凹凸の割合が１０％より大きいときには、ワイブル係数は１程度以下と低いことが分る。他方、絶縁膜の膜厚に対する前記凹凸の割合が１０％以下になると、ワイブル係数は急激に上昇して３以上となっている。
　このことからも、ゲート絶縁膜に対する半導体側界面の凹凸・電極側界面の凹凸の夫々の割合が１０％以下であれば、絶縁破壊に至る寿命が短い範囲における破壊確率が小さくなることが分る。
　このように、図２３に示されたワイブル係数からも、ゲート絶縁膜に対する半導体側界面の凹凸・電極側界面の凹凸のそれぞれの割合が１０％であることが臨界的な意義を有していることが分る。
　本発明に於いて、半導体層は、単結晶、多結晶、アモルファスのいずれでもよく、その構成材料は、Ｓｉ（シリコン），ＳｉＧｅｘ（シリコンゲルマ）（０＜ｘ＜１），Ｇｅ（ゲルマニウム），ＧａＡｓ（ガリウムヒ素），　ＧａＮ（窒化ガリウム），ＳｉＣ（シリコンカーバイト），ＩｎＰ（インジウム燐）などの半導体材料から選択される。
　本発明のゲート絶縁膜の製造方法は、半導体層上に該半導体層と接触する絶縁膜を形成し、その絶縁膜上に直接接触させて電極層を形成するゲート絶縁膜の製造方法であって、製造工程中に、前記半導体層表面の凹凸の大きさを形成する絶縁膜の厚さの１０％以下とするための平坦化処理工程を少なくとも１回以上含む。
　その後、形成される半導体層側界面の凹凸の大きさが、形成する絶縁膜の厚さの１０％以下となるように半導体層表面を酸化処理、酸窒化処理または窒化処理することで半導体層上に絶縁膜を形成する。
　前記平坦化処理工程は、９００℃以上の温度における水分または酸素、または水分と酸素の混合雰囲気下において半導体層表面を酸化して絶縁膜（絶縁性酸化膜）を形成し、その後、該絶縁膜の形成する電子素子にとって不要な部分を、フッ酸を含む薬液を用いて除去する工程を含んでもよい。
　また、前記平坦化処理工程は、半導体層表面の自然酸化膜を除去した後に、８００℃以上のＡｒ（アルゴン），Ｈ２（水素），Ａｒ／Ｈ２（アルゴン／水素）のいずれかの雰囲気中で熱処理する工程を含んでもよい。
　前記絶縁膜形成工程は、望ましくは、半導体層の面方位の違いに成膜速度が依存しない等方的な酸化、酸窒化または窒化処理工程、例えば、酸素ラジカルを用いた酸化処理工程、窒素ラジカルを用いた窒化処理工程、または、酸素ラジカルと窒素ラジカルの混合ラジカルやＮＨラジカルを用いた酸窒化処理工程を含のが、好ましい。
　また、前記絶縁膜形成工程は、Ｈｆ（ハフニウム），Ｌａ（ランタン），Ｔｉ（チタニウム），Ａｌ（アルミニウム），Ｏ（酸素），Ｓｉ（シリコン），Ｐｒ（プラセオジウム），Ｎ（窒素）のいずれかを含む絶縁膜を堆積する膜形成工程を含んでもよい。
　本発明に係るＭＯＳトランジスタは、半導体層と、該半導体層上に直に設けたゲート絶縁膜と、該絶縁膜上に直に設けたゲート電極層とを有し、前記半導体層と前記ゲート絶縁膜との界面の全ての凹凸の大きさと、前記ゲート絶縁膜と前記ゲート電極層との界面の全ての凹凸大きさとが、前記ゲート絶縁膜の延在方向に平行する方向の長さであって、任意の領域の１μｍの長さにおいて、前記ゲート絶縁膜の膜厚が薄いほどその薄さの程度に応じて小さいことを特徴とする。
　本発明に於いてのＭＯＳトランジスタでは、チャネルの極性はｎ型でもｐ型でもよい。
　本発明に係るＣＭＯＳ回路中の全てのＭＯＳトランジスタは、上記のＭＯＳトランジスタと同構成を有する。
　以下に、本発明の実施の形態について、図面を参照して説明する。
　第１実施形態
　本発明の第１実施形態に係るゲート絶縁膜の模式的断面図を図９に示す。
　ゲート絶縁膜の半導体層側界面とゲート絶縁膜の表面（半導体層側界面の反対側の面）の原子間力顕微鏡像の夫々を図１０の（ａ）（ｂ）に示す。
　図１０には平均粗さＲａを、図１１にはゲート絶縁膜面積（積層面の面積）が４．０ｘ１０－２ｃｍ２であるゲート絶縁膜の絶縁破壊電界強度と破壊確率との関係が示される。
　図１２には、ゲート絶縁膜面積が４．０ｘ１０－２ｃｍ２であるゲート絶縁膜の一定ストレス電流＋０．１Ａ／ｃｍ２印加時の寿命の累積確率が示される。
　Ｓｉ半導体層９０１を有する半導体基板を用意した。 
　ここでは、シリコン（Ｓｉ）を半導体層９０１として用いた。この半導体基板は、Ｓｉウエファーの表面にエピタキシャル法によって半導体層９０１が形成されたもので、半導体層９０１表面の面方位は（１００）面である。 
　半導体層９０１はｎ型で抵抗率は、１０Ω・ｃｍであった。
　本発明に於いては、半導体層９０１として、その抵抗率が、望ましくは８乃至１２Ω・ｃｍであるのが好ましい。
　半導体層９０１が設けてある基板もｎ型で、その抵抗率は０．０１Ω・ｃｍであった。
　本発明に於いては、基板の抵抗率は望ましくは０．００８乃至０．０１２Ω・ｃｍであるのが好ましい。
　本発明に於いては、半導体層９０１の極性はｐ型でもよく、またＣｚ法、ＦＺ法によって製造されたものでもよい。 
　また、半導体層９０１の面方位は（１００）面に限らない。
　先ず、平坦化処理を行った。 
　次いで、半導体層９０１の表面を酸化処理して絶縁性酸化膜を形成した。
　ここでは、温度１０００℃にして、水分と酸素との混合雰囲気下で半導体層９０１表面に１μｍ厚さの酸化膜を形成した。
　この形成した酸化膜を塩酸とフッ酸との混合薬液を用いて除去した。
　この平坦化処理によって、半導体層９０１の（１００）表面は０．０６ｎｍの平均粗さになった。表面に平行する方向の長さ１μｍの領域における凹凸の大きさの最大は０．６ｎｍであった。
　本発明では、平坦化処理の一部として、光が遮断され、薬液の溶存酸素濃度が１ｐｐｂ以下の環境下において、希フッ酸薬液に半導体基板を浸漬する方法を用いるのは、本発明の好ましい態様である。
　その後、上記のようにして形成した０．０６ｎｍの平均粗さを有する半導体層９０１表面を酸素ラジカル法で酸化してゲート絶縁膜９０２を形成した。
　即ち、マイクロ波励起高密度プラズマ装置を用いた酸素ラジカルを酸化種とする酸化方法を用いてゲート絶縁膜９０２を形成した。形成したゲート絶縁膜９０２の膜厚は６．０ｎｍであった。
　半導体層９０１とゲート絶縁膜９０２との界面及び形成したゲート絶縁膜９０２の表面の平均粗さは、０．０６ｎｍのまま維持されていることが確認された。
　この際の半導体層側界面９０４の凹凸９０６の中最大の凹凸の大きさは、ゲート絶縁膜９０２の平均膜厚の１０％であった。
　ゲート絶縁膜９０２の形成後、ゲート絶縁膜９０２の表面にゲート電極９０３を以下のようにして形成した。
　即ち、低圧化学気相成長法を用いて、Ｐ（燐）を約３ｘ１０２０　ｃｍ－３ドープしたアモルファスＳｉ膜をゲート絶縁膜９０２上に１５０ｎｍの膜厚に成膜し、成膜したアモルファスＳｉ膜を温度９００℃で３０分間アニールした。このアニールにより、Ｐ（燐）を活性化させるとともに、アモルファスＳｉ膜をｎ＋型の多結晶Ｓｉ化することが出来た。
　本発明に於いては、ノンドープのアモルファスＳｉ膜を成膜してから、該アモルファスＳｉ膜にＰ（燐）イオンを注入し、その後、Ｐ（燐）イオンを活性化させてｎ＋型多結晶Ｓｉ化してもよい。 
　この様にして、ｎ＋型多結晶Ｓｉのゲート電極９０３を形成した。
　本発明に於いては、ゲート電極の極性はｎ＋型に限られるものではなくｐ＋型としてもよい。また、ゲート電極９０３はＴｉ（チタン），Ｔａ（タンタル），Ｗ（タングステン），Ａｌ（アルミニウム）等の金属やＴｉＮ（窒化チタン），ＴａＮ（窒化タンタル）などの導電性窒化物を用いてもよい。
　その後、ゲート電極９０３をその表面が４．０ｘ１０－２ｃｍ２の面積になるようにパターニングした。 
　このようにして作成したゲート絶縁膜９０３の耐圧特性を測定した。
　その際の絶縁破壊電界強度と破壊確率との関係が図１１に示される。図１１によると、絶縁破壊電界強度が小さい範囲（即ち、１４．０ＭＶ／ｃｍ以下の範囲）における破壊確率が小さい（ゼロである）ことが分かる。
　また、一定ストレス電流＋０．１Ａ／ｃｍ２印加時の寿命の累積確率が図１２に示される。
　図１２によると、寿命が小さい範囲（即ち、１０３秒以下の範囲）の累積破壊確率が小さいことが分かる。
　第２実施形態
　本発明の第２実施形態に係るゲート絶縁膜の模式的断面図を図１３に示す。
　図１４の（ａ）（ｂ）には、平坦化工程後の半導体層表面の原子間力顕微鏡像と表面高さのプロファイルを示す。
　図１５の（ａ）には、ゲート絶縁膜の半導体層側界面の原子間力顕微鏡像及び平均粗さＲａを、図１５の（ｂ）には、ゲート絶縁膜の表面の原子間力顕微鏡像及び平均粗さＲａが示される。
　図１６には、形成したゲート絶縁膜の絶縁破壊電界強度と破壊確率との関係が示される。
　図１７には、形成したゲート絶縁膜の一定ストレス電流＋０．１Ａ／ｃｍ２印加時の寿命の累積確率が示される。
　半導体基板としは、第１実施態様と同様のものを使用した。 
　半導体層はｎ型でその抵抗率は１０　Ω・ｃｍであった。
　ｎ型の半導体層が形成された基体は、ｎ型Ｓｉ基体で、その抵抗率は０．０１Ω・ｃｍであった。まず、好適にはＳｉ半導体層表面の凹凸を、Ｓｉ基体の表面の面方位（１００）面における原子間の最小の段差の大きさとするための表面平坦化処理を行った。
　即ち、Ｓｉ半導体層表面の自然酸化膜を希フッ酸薬液によって除去した後に、大気圧下の高清浄なＡｒ雰囲気中において熱処理を行い、Ｓｉ半導体層表面の平坦化を行った。 
　熱処理条件は、９００℃で１時間であった。
　本発明において、平坦化処理の際の熱処理中の雰囲気は、Ｈ２（水素）もしくはＡｒ／Ｈ２（アルゴン／水素）であってもよい。 
　また、熱処理中の圧力は、大気圧よりも低圧としてもよい。
　この平坦化処理によって、図１４に示すように、Ｓｉ半導体層の（１００）面の表面は、原子レベルで平坦化されている。
　原子間力顕微鏡で測定された平均粗さＲａは０．０４ｎｍとなっているが、これは前述したように原子間力顕微鏡の測定ノイズレベルである。表面に平行する方向の長さ１μｍの領域における凹凸は、図１４の（ａ）及び（ｂ）からも明らかな通り、Ｓｉ半導体層（１００）面における原子間の最少の段差の大きさである０．１４ｎｍとなっている。
　その後、上記のように原子レベルで表面を平坦化されたＳｉ半導体層上に、マイクロ波励起高密度プラズマ装置を用いた酸素ラジカルを酸化種とする酸化方法を用いて酸化絶縁膜を形成することでゲート絶縁膜を形成した。 
　この際のゲート絶縁膜の膜厚は６ｎｍであった。
　Ｓｉ半導体層と形成したゲート絶縁膜との界面の凹凸の大きさ（図１５（ａ）参照）と、形成したゲート絶縁膜の表面を原子間力顕微鏡で観測した際の平均粗さＲａは、０．０４ｎｍのまま維持されることが確認された（図１５（ｂ）参照）。
　その後、ゲート電極を４．０ｘ１０－２ｃｍ２の面積にパターニングした。 
　パターニングされたゲート絶縁膜の絶縁破壊電界強度と破壊確率との関係を図１６に示す。図１６に示されているように、絶縁破壊電界強度が小さい範囲（即ち、１４．５ＭＶ／ｃｍ以下の範囲）における破壊確率が小さい（ゼロである）ことが分かる。
　また、パターニングされたゲート絶縁膜の一定ストレス電流＋０．１Ａ／ｃｍ２印加時の寿命の累積確率を図１７に示す。図１７によれば、寿命が小さい範囲（２×１０３秒以下の範囲）での累積破壊確率が小さいことが分かる。
　第３実施形態
　本発明の第３実施形態に係るＭＯＳトランジスタの断面構造図を図１８に示す。ここでは、第１あるいは第２実施形態で説明したゲート絶縁膜を備えているｎ型チャネルＭＯＳトランジスタについて記載するが、ｐ型チャネルＭＯＳトランジスタであってもよい。
　図１８に示すｎ型チャネルＭＯＳトランジスタ１８００の場合、Ｓｉからなる半導体層１８０１のゲート絶縁膜１８０２との界面１８０４付近の主な不純物としは、Ｂ（ボロン）を使用している。
　ゲート絶縁膜１８０２上にゲート電極１８０３が形成され、ゲート絶縁膜１８０２とゲート電極１８０３との間には、界面１８０５が形成される。半導体層１８０１とゲート絶縁膜１８０２との界面１８０４の平均粗さが、ゲート絶縁膜１８０２の表面における平均粗さにそのまま反映されるように形成されていることは、第２実施形態と同様である。
　ゲート電極１８０３の形成後、ソース領域１８０８、ドレイン領域１８０９を形成するために、Ａｓ（砒素）イオンを２０ｋｅＶ、２ｘ１０１５　ｃｍ－２という条件でイオン注入を行った。その後、温度１０００℃、５秒間のアニールを行い、Ａｓ（砒素）イオンを活性化させた。
　イオン注入条件は、作成するソース領域、ドレイン領域のｎ＋層の深さを目標の深さにするために調整してもよい。
　ここで、注入するイオン種はＡｓ（砒素）を含むクラスターイオンとしてもよい。また、注入するイオン種はＰ（燐）イオンとしてもよい。　本実施形態に係るＭＯＳトランジスタは、ゲート絶縁膜の絶縁破壊電界、及び寿命について、第１あるいは第２実施形態と同様の効果を有していた。
　また、半導体層に形成されるチャネルに印加される電界にばらつきの発生が実質的にみられなかった。
　第４実施形態
　本発明の第４実施形態に係るＣＭＯＳ回路の模式的断面構造図を図１９に示す。
　図１９に示すＣＭＯＳ回路１９００は、第３実施形態で説明したｎ型チャネルＭＯＳトランジスタ（左側トランジスタ：「図１９の（ａ）」）とｐ型チャネルＭＯＳトランジスタ（右側トランジスタ：「図１９の（ｂ）」）の直列接続からなるＣＭＯＳインバーター回路である。
　ｎ型ＭＯＳトランジスタ（ａ）のソース領域１９０８ａはグラウンド端子１９１０に接続されている。
　ｐ型ＭＯＳトランジスタ（ｂ）のソース領域１９０８ｂは電源端子１９１１ｂへ接続されている。
　また、ｐ型ＭＯＳトランジスタ（ａ）のゲーと電極１９０３ａとｐ型ＭＯＳトランジスタ（ｂ）のゲート電極１９０３ｂは共に入力端子１９１２に接続されている。
　ドレイン領域１９０９ａ、１９０９ｂは共に出力端子１９１３に接続されている。
　ｎ型ＭＯＳトランジスタのゲート絶縁膜１９０２ａ及びｐ型ＭＯＳトランジスタのゲート絶縁膜１９０２ｂ、及び界面１９０４ａ、１９０４ｂ、１９０５ａ、１９０５ｂは、第３実施形態と同様に形成した。
　本実施形態に係るＣＭＯＳ回路は、ゲート絶縁膜の絶縁破壊電界、及び寿命について、第１あるいは第２実施形態と同様の効果を有していた。
　また、半導体層に形成されるチャネルに印加される電界にばらつきの発生が実質的にみられなかった。
第５実施形態
　本発明の第５実施形態に係るフローティングゲート型トランジスタからなる半導体メモリの模式的断面図を図２０に示す。
　図２０に示す半導体メモリ２０００は、ゲート絶縁膜２００２、フローティングゲート電極２０１４の構成を、第３実施形態で説明したｎ型チャネルＭＯＳトランジスタと同等の構成とされている。
　半導体メモリ２０００は、フローティングゲート電極上２０１４に電極間絶縁膜２０１５、制御ゲート電極２０１６が順に積層された構造を備えている。 
　更にソース領域２００８、ドレイン領域２００９をも備えている。
　本実施形態に係る半導体メモリ２０００は、ゲート絶縁膜の絶縁破壊電界、及び寿命について、第１あるいは第２実施形態と同様の効果を有していた。
　書き込み時にゲート絶縁膜２００２を介してソース領域２００８からドレイン領域２００９に流す電流のばらつきが抑制されていた。その理由は、ゲート絶縁膜２００２に印加される電界のばらつきが抑制されているためであると考えられる。
　ゲート絶縁膜２００２を介して流す電流のばらつきが抑制されることから、書き込み不良や、読み出し不良の原因となるストレス誘起リーク電流のばらつきも抑制されていた。
　第５実施形態に係る半導体メモリ２０００（フローティングゲート型トランジスタ）は、書き込み不良や読み出し不良が抑制された信頼性の高い半導体メモリであることが示された。
　本発明は、絶縁膜、ＭＯＳキャパシタ、ＭＯＳトランジスタ、これらの少なくとも一つを採用したＣＭＯＳ回路や半導体メモリ回路、及びそれらの製造方法に適用できる。
１０１，５０１，９０１，１３０１・・・・・・半導体層
１０２，５０２，９０２，１３０２，１８０２，１９０２ａ，１９０２ｂ・・・ゲート絶縁膜
１０３，５０３，９０３，１３０３，１８０３，１９０３ａ，１９０３ｂ・・・ゲート電極
１０４，５０４，９０４，１３０４，１８０４，１９０４ａ，１９０４ｂ・・・半導体層側界面
１０５，５０５，９０５，１３０５，１８０５，１９０５ａ，１９０５ｂ・・・電極側界面
１０６，５０６，９０６，１３０６・・・・・・半導体層側界面の凹凸
１０７，５０７，９０７，１３０７・・・・・・電極側界面の凹凸
１１８，５１８，９１８，１３１８・・・・・・ゲート絶縁膜の膜厚
１８００・・・・・・ｎ型チャネルＭＯＳトランジスタ
１８０８・・・・・・ソース領域
１８０９・・・・・・ドレイン領域
１９００・・・・・・ＣＭＯＳインバーター回路
１９１０・・・・・・グラウンド端子
１９１１・・・・・・電源端子
１９１２・・・・・・入力端子
１９１３・・・・・・出力端子
２０００・・・・・・半導体メモリ
２０１４・・・・・・フローティングゲート電極
２０１５・・・・・・電極間絶縁膜
２０１６・・・・・・制御ゲート電極

Claims (8)

  1. 　半導体層と、
    　前記半導体層と界面で形成して接触する絶縁膜と、
    　前記絶縁膜と前記半導体層とは反対側で界面を形成して接触する電極層と
    　を有し、
    　前記半導体層と前記絶縁膜との界面の凹凸の大きさと、前記絶縁膜と前記電極層との界面の凹凸の大きさとが、それぞれ、前記絶縁膜の延在する方向に平行な方向の長さ１μｍの領域において、前記絶縁膜の厚さが小さいほどその小ささに対応した小ささであることを特徴とする半導体装置。
  2. 　前記半導体層と前記絶縁膜との界面の凹凸の大きさが前記絶縁膜の厚さの１０％以下で、かつ前記絶縁膜と前記電極層との界面の凹凸の大きさが前記絶縁膜の厚さの１０％以下であることを特徴とする請求項１に記載の半導体装置。
  3. 　前記両界面の凹凸が、それぞれ前記半導体層の面方位における原子間の最小の段差であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 　半導体層と、
    該半導体層上に直に接触している絶縁膜と、
    　前記半導体層とは反対側で前記絶縁膜と直に接触している電極と、
    を有する半導体装置の製造方法であって、
    　該製造方法の工程中に、
    用意した半導体層の表面の凹凸の大きさを、形成される絶縁膜の厚さの１０％以下にするための平坦化工程と、
    　前記半導体層と前記絶縁膜の接する界面の凹凸の大きさと絶縁膜の前記電極を設ける表面の凹凸の大きさがそれぞれ前記形成する絶縁膜の厚さの１０％以下になるような酸化、酸窒化または窒化方法によって前記絶縁膜を形成する絶縁膜形成工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. 　前記平坦化工程が、
    前記半導体層表面の凹凸を、前記半導体層の面方位における原子間の最小の段差にするための平坦化工程を含み、
    　前記絶縁膜形成工程が、
    前記半導体層と前記絶縁膜の接する界面の凹凸の大きさと絶縁膜の前記電極を設ける表面の凹凸の大きさがそれぞれ前記段差の大きさと同等乃至は実質的に同等となるように、酸化、酸窒化または窒化方法によって絶縁膜を形成する工程を含む
    請求項４に記載の半導体装置の製造方法。
  6. 　前記平坦化工程は、
    水分または酸素の雰囲気、または水分と酸素の混合した雰囲気下において９００℃以上の温度で前記用意した半導体層上に酸化膜を形成し、該形成した酸化膜を、フッ酸を含む薬液を用いて除去する工程
    を含む請求項４に記載の半導体装置の製造方法。
  7. 　前記平坦化工程は、
    前記用意した半導体層は、その表面の自然酸化膜を除去した後に、Ａｒ，Ｈ２，Ａｒ／Ｈ２のいずれかの雰囲気中において８００℃以上の温度で熱処理する工程を含むこと請求項４に記載の半導体装置の製造方法。
  8. 　半導体層と、
    　該半導体層と直に接触している絶縁膜と、
    　該絶縁膜と前記半導体層とは反対側で直に接触している電極とを有し、
    　前記半導体層と前記絶縁膜の界面の凹凸の大きさが、前記絶縁膜と前記電極との界面の凹凸の大きさに反映されるように、前記絶縁膜の厚さ及び前記両界面の凹凸が形成されていることを特徴とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016058500A (ja) * 2014-09-08 2016-04-21 国立大学法人東北大学 半導体素子の形成方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140090684A (ko) * 2011-11-17 2014-07-17 고쿠리츠다이가쿠호진 도호쿠다이가쿠 반도체 장치 및 그 제조 방법
US9922161B2 (en) * 2013-02-27 2018-03-20 The Regents Of The University Of California IC layout adjustment method and tool for improving dielectric reliability at interconnects

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11111674A (ja) * 1997-09-30 1999-04-23 Shin Etsu Handotai Co Ltd シリコンウエーハの表面粗さを改善する方法および表面粗さを改善したシリコンウエーハ
JP2005093562A (ja) * 2003-09-12 2005-04-07 Tadahiro Omi 半導体装置の製造方法
JP2010045204A (ja) * 2008-08-13 2010-02-25 Hikari Kobayashi 半導体基板、半導体装置およびその製造方法
JP2010050230A (ja) * 2008-08-20 2010-03-04 Shin Etsu Handotai Co Ltd シリコンウェーハの製造方法及びシリコンウェーハ
WO2011096417A1 (ja) * 2010-02-04 2011-08-11 国立大学法人東北大学 シリコンウェーハおよび半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3981426B2 (ja) * 1996-07-12 2007-09-26 シャープ株式会社 ゲート絶縁膜形成方法
US8026161B2 (en) * 2001-08-30 2011-09-27 Micron Technology, Inc. Highly reliable amorphous high-K gate oxide ZrO2
US6953730B2 (en) * 2001-12-20 2005-10-11 Micron Technology, Inc. Low-temperature grown high quality ultra-thin CoTiO3 gate dielectrics
US7179746B2 (en) * 2002-12-02 2007-02-20 Foundation fõr Advancement of Internati{dot over (o)}nal Science Method of surface treatment for manufacturing semiconductor device
US6723666B1 (en) * 2003-03-06 2004-04-20 Advanced Micro Devices, Inc. Method for reducing gate oxide surface irregularities
JP2004356114A (ja) * 2003-05-26 2004-12-16 Tadahiro Omi Ｐチャネルパワーｍｉｓ電界効果トランジスタおよびスイッチング回路
CN100524822C (zh) * 2004-04-09 2009-08-05 东京毅力科创株式会社 栅极绝缘膜的形成方法
US7544596B2 (en) * 2005-08-30 2009-06-09 Micron Technology, Inc. Atomic layer deposition of GdScO3 films as gate dielectrics
WO2008007748A1 (en) * 2006-07-13 2008-01-17 National University Corporation Tohoku University Semiconductor device
US7601648B2 (en) * 2006-07-31 2009-10-13 Applied Materials, Inc. Method for fabricating an integrated gate dielectric layer for field effect transistors
JP2008109014A (ja) * 2006-10-27 2008-05-08 Covalent Materials Corp 半導体ウェーハおよびその製造方法
US8445386B2 (en) * 2010-05-27 2013-05-21 Cree, Inc. Smoothing method for semiconductor material and wafers produced by same
WO2012169462A1 (ja) * 2011-06-07 2012-12-13 国立大学法人東北大学 フォトダイオード及びその製造方法、フォトダイオードアレイ、分光光度計、並びに固体撮像装置
KR20140090684A (ko) * 2011-11-17 2014-07-17 고쿠리츠다이가쿠호진 도호쿠다이가쿠 반도체 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11111674A (ja) * 1997-09-30 1999-04-23 Shin Etsu Handotai Co Ltd シリコンウエーハの表面粗さを改善する方法および表面粗さを改善したシリコンウエーハ
JP2005093562A (ja) * 2003-09-12 2005-04-07 Tadahiro Omi 半導体装置の製造方法
JP2010045204A (ja) * 2008-08-13 2010-02-25 Hikari Kobayashi 半導体基板、半導体装置およびその製造方法
JP2010050230A (ja) * 2008-08-20 2010-03-04 Shin Etsu Handotai Co Ltd シリコンウェーハの製造方法及びシリコンウェーハ
WO2011096417A1 (ja) * 2010-02-04 2011-08-11 国立大学法人東北大学 シリコンウェーハおよび半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016058500A (ja) * 2014-09-08 2016-04-21 国立大学法人東北大学 半導体素子の形成方法

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